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特許7523583同一サイト干渉軽減のための再構成可能な窒化ガリウム（ＧＡＮ）回転係数ＦＩＲフィルタ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-18
(45)【発行日】2024-07-26
(54)【発明の名称】同一サイト干渉軽減のための再構成可能な窒化ガリウム（ＧＡＮ）回転係数ＦＩＲフィルタ
(51)【国際特許分類】
H03H 17/06 20060101AFI20240719BHJP
【ＦＩ】
H03H17/06 631
H03H17/06 641Z
H03H17/06 633Z
【請求項の数】
20
(21)【出願番号】P 2022567748
(86)(22)【出願日】2021-05-24
(65)【公表番号】
(43)【公表日】2023-06-13
(86)【国際出願番号】 US2021033929
(87)【国際公開番号】W WO2021242701
(87)【国際公開日】2021-12-02
【審査請求日】2022-11-08
(31)【優先権主張番号】16/885,973
(32)【優先日】2020-05-28
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】503455363
【氏名又は名称】レイセオン カンパニー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】スブラマニアン，アジャイ
(72)【発明者】
【氏名】ワン，ジャオヤン，シー．
(72)【発明者】
【氏名】モートン，マシュー，エー．
(72)【発明者】
【氏名】ホロウェイ，ジャック
(72)【発明者】
【氏名】キャンジム，ジョン
【審査官】石田 昌敏
(56)【参考文献】
【文献】特開平０８－３３５８５４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／００７８２２６（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／００７０２１２（ＵＳ，Ａ１）
【文献】特開平０８－２５０９８０（ＪＰ，Ａ）
【文献】SungWon Chung et al.，Digital Post-Correction on Dynamic Nonlinearity in GaN HEMT Track-and-Hold Sampling Circuits，IEEE Composund Semiconductor Integrated Circuit Symposium (CSICS)，米国，IEEE，2017年10月22日，1-4
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｈ １７／００－１７／０８
Ｈ０３Ｈ １５／００－１５／０２
Ｈ０３Ｈ １９／００－２１／００
(57)【特許請求の範囲】
【請求項1】
有限インパルス応答(FIR)フィルタであって、RF入力信号を受信する前記FIRフィルタの入力と、
クロック信号を受信するように構成されたクロック入力と、
フィルタリングされた出力信号を提供する前記FIRフィルタの出力と、
並列に配置された複数のサンプル・アンド・ホールド回路及び複数の乗算器を含む複数の信号経路であり、各信号経路は前記RF入力信号及び前記クロック信号を受信して変調出力信号を提供するように構成されたそれぞれのサンプル・アンド・ホールド回路及びそれぞれの乗算器を含み、前記複数の信号経路のそれぞれの信号経路はそれぞれのクロック信号遅延に従って前記クロック信号を受信し、各クロック信号遅延は互いのクロック信号遅延とは異なり、各信号経路の各乗算器はそれぞれの信号経路に対応するそれぞれのタップ係数遅延を有するそれぞれのタップ係数信号を受信する、複数の信号経路と、
前記複数の信号経路からn個の変調出力信号を受信し、前記n個の変調出力信号を組み合わせて前記フィルタリングされた出力信号を生成するように構成された加算器と、
コントローラと
を含むFIRフィルタ。
【請求項2】
複数のスイッチを更に含み、前記複数のスイッチの各スイッチは前記コントローラに結合され、前記複数の信号経路の少なくとも1つの信号経路を選択的に接続及び切断するように構成される、請求項１に記載のFIRフィルタ。
【請求項3】
前記コントローラ及び前記複数のスイッチは制御可能であり、nの値を調整するように動作するように構成される、請求項２に記載のFIRフィルタ。
【請求項4】
前記複数の信号経路の各信号経路は経路遅延を含み、前記RF入力信号に対する前記フィルタリングされた出力信号の総遅延は、前記nの値を調整することによって制御される、請求項３に記載のFIRフィルタ。
【請求項5】
前記複数のサンプル・アンド・ホールド回路は、前記信号経路のそれぞれのクロック信号遅延に基づいて前記RF入力信号をサンプリングし、複数のサンプリングされた出力信号を提供するように更に構成される、請求項１に記載のFIRフィルタ。
【請求項6】
前記複数の乗算器は、前記サンプリングされた出力信号とそれぞれのタップ係数信号のそれぞれのタップ係数値を乗算して、複数の変調出力信号を提供するように構成される、請求項５に記載のFIRフィルタ。
【請求項7】
nの値は前記FIRフィルタのタップ数に対応し、送信信号干渉に対するキャンセル信号の遅延を制御するように調整される、請求項２に記載のFIRフィルタ。
【請求項8】
各タップ係数信号はタップ係数ソースによって繰り返し生成された係数値を含む、請求項１に記載のFIRフィルタ。
【請求項9】
前記複数のサンプル・アンド・ホールド回路及び前記複数の乗算器は、1つ以上の窒化ガリウム(GaN)デバイスを含み、前記コントローラは、電力消費及びスプリアス性能のうち少なくとも1つを最適化するために、前記RF入力信号の最大電圧に基づいて調整される供給電圧を前記1つ以上のGaNデバイスに提供する、請求項１に記載のFIRフィルタ。
【請求項10】
前記供給電圧は、前記RF入力信号の最大電圧変動をサポートするために必要な最小値に調整される、請求項９に記載のFIRフィルタ。
【請求項11】
前記複数のサンプル・アンド・ホールド回路の各サンプル・アンド・ホールド回路は、ゲートブートストラップ段及びサンプル・アンド・ホールド段に配置された複数のGaN HEMTを含む、請求項９に記載のFIRフィルタ。
【請求項12】
前記サンプル・アンド・ホールド段は、トラッキング期間中に前記RF入力信号の電圧を追跡し、ホールド期間中にコンデンサの電荷を保持するように前記コンデンサを充電及び/又は放電するように構成されたソースフォロワー及び切り替え式電流ソースを含む、請求項１１に記載のFIRフィルタ。
【請求項13】
前記ゲートブートストラップ段は、前記RF入力信号の大きい電圧変動が前記ホールド期間中に前記コンデンサの充電及び/又は放電を可能にするのを防ぐために、前記サンプル・アンド・ホールド段の前記ソースフォロワーに結合される、請求項１２に記載のFIRフィルタ。
【請求項14】
トランシーバシステムで使用するための有限インパルス応答(FIR)フィルタを含むアナログキャンセルモジュールであって、RF入力信号を受信する前記アナログキャンセルモジュールの入力であり、前記RF入力信号は前記トランシーバシステムの送信経路に提供される送信信号に対応する、前記アナログキャンセルモジュールの入力と、
送信信号干渉をキャンセルするために前記トランシーバシステムの受信経路にキャンセル信号を提供する前記アナログキャンセルモジュールの出力と、
前記受信経路及び加算器に対応する合成周波数応答を提供するように構成された複数の信号経路を含む前記FIRフィルタであり、各信号経路は前記RF入力信号を受信して変調出力信号を提供するように構成されたそれぞれのサンプル・アンド・ホールド回路及びそれぞれの乗算器を含み、前記複数の信号経路の各信号経路はそれぞれのクロック信号遅延に従ってクロック信号を受信し、各クロック信号遅延は互いのクロック信号遅延とは異なり、各信号経路の各乗算器は前記信号経路の前記クロック信号遅延に対応するそれぞれのタップ係数遅延を有するそれぞれのタップ係数信号を受信するように構成され、前記加算器は前記複数の信号経路からn個の変調出力信号を受信し、前記n個の変調出力信号を組み合わせて前記キャンセル信号を提供するように構成される、前記FIRフィルタと、
コントローラと
を含むアナログキャンセルモジュール。
【請求項15】
前記FIRフィルタの各サンプル・アンド・ホールド回路及び乗算器は、1つ以上の窒化ガリウム(GaN)デバイスを含み、前記コントローラは、電力消費及びスプリアス性能のうち少なくとも1つを最適化するために、前記RF入力信号の最大電圧に基づいて調整される供給電圧を前記1つ以上のGaNデバイスに提供する、請求項１４に記載のアナログキャンセルモジュール。
【請求項16】
前記FIRフィルタは、前記コントローラに結合され、前記複数の信号経路の少なくとも1つの信号経路を選択的に接続及び切断するように構成された複数のスイッチを更に含む、請求項１４に記載のアナログキャンセルモジュール。
【請求項17】
前記コントローラ及び前記FIRフィルタの前記複数のスイッチは制御可能であり、nの値を調整するように動作するように構成される、請求項１６に記載のアナログキャンセルモジュール。
【請求項18】
前記nの値は前記FIRフィルタのタップ数に対応し、前記送信信号干渉に対する前記キャンセル信号の遅延を制御するように調整される、請求項１７に記載のアナログキャンセルモジュール。
【請求項19】
各乗算器は、タップ係数ソースによって繰り返し生成されたタップ係数を受信し、各サンプル・アンド・ホールド回路の出力信号と前記タップ係数を乗算するように構成される、請求項１８に記載のアナログキャンセルモジュール。
【請求項20】
前記タップ係数ソースは、前記FIRフィルタの周波数応答に対応する係数値を各乗算器に提供する、請求項１９に記載のアナログキャンセルモジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、一般的に信号処理システムに関し、より具体的には有限インパルス応答(FIR, finite impulse response)フィルタに関する。
【背景技術】
【0002】
当該技術分野において知られているように、FIRフィルタは、アナログ及び/又はデジタルコンポーネントを使用して様々な周波数応答を実装するために使用されている。典型的には、フィルタ構造は、フィルタ出力を生成するための一連の遅延器、乗算器及び加算器を含む。FIRフィルタは、ローパス、ハイパス又はバンドパスフィルタとして機能するようにしばしば構成される。いくつかの場合、FIRフィルタは、信号チャネル又は経路のような特定の周波数応答を合成するように構成できる。したがって、レーダーシステムにおける信号調整にFIRフィルタを利用することが望ましい可能性がある。しかし、このようなレーダーシステムは、高信号出力で高周波数において動作するようにしばしば構成されており、FIRフィルタを実装するために使用できるコンポーネント及び構造のタイプを制限する。
【発明の概要】
【0003】
本開示の一態様は、RF入力信号を受信するFIRフィルタの入力と、クロック信号を受信するように構成されたクロック入力と、フィルタリングされた出力信号を提供するFIRフィルタの出力と、並列に配置された複数のサンプル・アンド・ホールド回路及び複数の乗算器を含む複数の信号経路であり、各信号経路はRF入力信号及びクロック信号を受信して変調出力信号を提供するように構成されたそれぞれのサンプル・アンド・ホールド回路及びそれぞれの乗算器を含む、複数の信号経路と、複数の信号経路からn個の変調出力信号を受信し、n個の変調出力信号を組み合わせてフィルタリングされた出力信号を生成するように構成された加算器と、コントローラとを含む有限インパルス応答(FIR, finite impulse response)フィルタを対象とする。
【0004】
一実施形態では、FIRフィルタは複数のスイッチを更に含み、複数のスイッチの各スイッチはコントローラに結合され、複数の信号経路の少なくとも1つの信号経路を選択的に接続及び切断するように構成される。いくつかの実施形態では、コントローラ及び複数のスイッチは制御可能であり、nの値を調整するように動作するように構成される。特定の実施形態では、複数の信号経路の各信号経路は経路遅延を含み、RF入力信号に対するフィルタリングされた出力信号の総遅延は、nの値を調整することによって制御される。
【0005】
いくつかの実施形態では、複数のサンプル・アンド・ホールド回路は、複数の遅延クロック信号を受信するように構成され、複数の遅延クロック信号の各遅延クロック信号は、異なる量だけ遅延したクロック信号である。様々な実施形態では、複数のサンプル・アンド・ホールド回路は、複数の遅延クロック信号に基づいてRF入力信号をサンプリングし、複数のサンプリングされた出力信号を提供するように更に構成される。
【0006】
一実施形態では、複数の乗算器は、それぞれのタップ係数信号を受信し、サンプリングされた出力信号とタップ係数信号のそれぞれのタップ係数値を乗算して、複数の変調出力信号を提供するように構成される。いくつかの実施形態では、タップ係数信号はnタップフィルタ構成の設定に対応する。特定の実施形態では、各タップ係数信号は少なくとも1つの回転タップ係数値を含む。
【0007】
様々な実施形態では、複数のサンプル・アンド・ホールド回路及び複数の乗算器は、FIRフィルタの線形動作を提供するように構成された1つ以上の窒化ガリウム(GaN, Gallium Nitride)デバイスを含む。いくつかの実施形態では、コントローラは、電力消費及びスプリアス性能のうち少なくとも1つを最適化するために、RF入力信号の最大電圧に基づいて調整される供給電圧を1つ以上のGaNデバイスに提供する。特定の実施形態では、供給電圧は、RF入力信号の最大電圧変動(swing)をサポートするために必要な最小値に調整される。
【0008】
一実施形態では、複数のサンプル・アンド・ホールド回路の各サンプル・アンド・ホールド回路は、ゲートブートストラップ(gate-bootstrapping)段及びサンプル・アンド・ホールド段に配置された複数のGaN HEMTを含む。いくつかの実施形態では、サンプル・アンド・ホールド段は、トラッキング期間中に入力信号の電圧を追跡し、ホールド期間中にコンデンサの電荷を保持するようにコンデンサを充電及び/又は放電するように構成されたソースフォロワー及び切り替え式電流ソースを含む。特定の実施形態では、ゲートブートストラップ段は、入力信号の大きい電圧変動がホールド期間中にコンデンサの充電及び/又は放電を可能にするのを防ぐために、サンプル・アンド・ホールド段のソースフォロワーに結合される。
【0009】
本開示の他の態様は、トランシーバシステムで使用するための有限インパルス応答(FIR, finite impulse response)フィルタを含むアナログキャンセルモジュールを対象とする。アナログキャンセルモジュールは、RF入力信号を受信するアナログキャンセルモジュールの入力であり、RF入力信号はトランシーバシステムの送信経路に提供される送信信号に対応する、アナログキャンセルモジュールの入力と、送信信号干渉をキャンセルするためにトランシーバシステムの受信経路にキャンセル信号を提供するアナログキャンセルモジュールの出力と、受信経路及び加算器に対応する合成周波数応答を提供するように構成された複数の信号経路を含むFIRフィルタであり、各信号経路はRF入力信号を受信して変調出力信号を提供するように構成されたそれぞれのサンプル・アンド・ホールド回路及びそれぞれの乗算器を含み、加算器は複数の信号経路からn個の変調出力信号を受信し、n個の変調出力信号を組み合わせてキャンセル信号を提供するように構成される、FIRフィルタと、コントローラとを含む。
【0010】
一実施形態では、FIRフィルタの各サンプル・アンド・ホールド回路及び乗算器は、FIRフィルタの線形動作を提供するように構成された1つ以上の窒化ガリウム(GaN, Gallium Nitride)デバイスを含む。いくつかの実施形態では、FIRフィルタは、コントローラに結合され、複数の信号経路の少なくとも1つの信号経路を選択的に接続及び切断するように構成された複数のスイッチを更に含む。特定の実施形態では、コントローラ及びFIRフィルタの複数のスイッチは制御可能であり、nの値を調整するように動作するように構成される。様々な実施形態では、nの値はFIRフィルタのタップ数に対応し、送信信号干渉に対するキャンセル信号の遅延を制御するように調整される。
【0011】
いくつかの実施形態では、各乗算器は、nタップフィルタ設定に対応する回転タップ係数を受信し、各サンプル・アンド・ホールド回路の出力信号と回転タップ係数を乗算してn個の変調出力信号を提供するように構成される。一実施形態では、nタップフィルタ設定は、トランシーバシステムの受信経路の周波数応答に対応する。
【図面の簡単な説明】
【0012】
少なくとも1つの実施形態の様々な態様について、添付の図面を参照して以下に説明する。図面は縮尺通りに描かれることを意図するものではない。図面は、様々な態様及び実施形態の例示及び更なる理解を提供するために含まれており、本明細書に組み込まれてその一部を構成するが、本発明の制限の定義として意図されるものではない。図面において、様々な図面に示すそれぞれの同一又はほぼ同一の個々のコンポーネントが同様の数字で表されている。明確にするために、全てのコンポーネントが全ての図面においてラベル付けされていないことがある。
【図1】ここに記載の態様によるFIRフィルタの機能ブロック図である。
【図2B】ここに記載の態様によるタップ係数値を示す一連のグラフである。
【図3A】ここに記載の態様によるサンプル・アンド・ホールド回路の概略図である。
【図4】ここに記載の態様による乗算器回路の概略図である。
【図5】ここに記載の態様による加算器回路の概略図である。
【図6A】ここに記載の態様によるトランシーバシステムの機能ブロック図である。
【発明を実施するための形態】
【0013】
ここで説明する方法及び装置の実施形態は、以下の説明に記載されるか或いは添付の図面に図示されるコンポーネントの構成及び配置の詳細への適用において限定されるものではないことが認識されるべきである。方法及び装置は、他の実施形態での実装が可能であり、様々な方法で実施又は実行が可能である。特定の実装の例は、例示目的のみのためにここに提供されており、限定することを意図するものではない。また、ここで使用される語句及び用語は、説明の目的のためのものであり、限定的なものとして考えられるべきではない。ここでの「含む(including)」、「含む(comprising)」、「有する(having)」、「包含する(containing)」、「伴う(involving)」、及びこれらの変形の使用は、その後に列挙される項目及びこれらの均等物と、更なる項目とを含むことを意味する。「又は」への言及は、「又は」を使用して記載されるいずれかの用語が、記載の用語の単一のもの、1つよりも多いもの及び全てのうちいずれかを示し得るように、包括的として解釈されてもよい。前及び後ろ、左及び右、頂部及び底部、上及び下、並びに垂直及び水平への言及は、説明の便宜を意図するものであり、本システム及び方法、又はこれらのコンポーネントをいずれか1つの位置的又は空間的方向に限定するものではない。
【0014】
上記のように、FIRフィルタは、信号チャネルのような様々な周波数応答を合成するために使用でき、レーダーシステムにおける信号調整にFIRフィルタを利用することが望ましいことがある。しかし、このようなレーダーシステムは、高信号出力で高周波数において動作するようにしばしば設計されている。したがって、このようなシステムにおいてFIRフィルタを実装するために使用できるコンポーネント及び構造のタイプは制限される可能性がある。例えば、デジタルFIRフィルタの実装はアナログ・デジタル変換段を含み、これは高無線周波数における高出力信号で実装することは高価で困難になる可能性がある。同様に、アナログFIRフィルタの実装は、許容可能な性能を提供するために限られた動作範囲(例えば、周波数、電力等)を有する半導体デバイスをしばしば含む。
【0015】
ここでは改善されたアナログFIRフィルタの実装が提供される。少なくとも1つの実施形態では、FIRフィルタ構造は、高出力信号に対して高い線形動作を提供するように構成された窒化ガリウム(GaN, Gallium Nitride)コンポーネントを含む。一例では、FIRフィルタはフロントエンド受信機の周波数応答を合成するように構成され、同一サイト送信干渉(co-site transmit interference)を軽減するためにレーダートランシーバシステムに含まれる。
【0016】
図１は、ここに記載の態様によるFIRフィルタ100の機能ブロック図を示す。一例では、FIRフィルタ100は、複数のサンプル・アンド・ホールド(S/H, sample-and-hold)回路102と、複数の乗算器104と、複数のスイッチ106と、加算器108とを含む。いくつかの例では、サンプル・アンド・ホールド回路は、代替としてトラック・アンド・ホールド(T/H, track-and-hold)回路と呼ばれてもよい。特定の例では、FIRフィルタ100はタップ係数ソース116とスイッチ制御ソース118とを含んでもよい。
【0017】
図示のように、複数のサンプル・アンド・ホールド回路102及び複数の乗算器104は、n個の並列信号経路に配置される。例えば、第1の経路は、第1のサンプル・アンド・ホールド回路102aと第1の乗算器104aとを含み、第2の経路は、第2のサンプル・アンド・ホールド回路102bと第2の乗算器104bとを含み、以下同様である。一例では、各経路の出力は加算器108に接続される。いくつかの例では、複数のスイッチ106は、個々の経路を選択的に無効にする(例えば、経路の出力を加算器108から分離する)ように動作できるn-1個のスイッチを含む。例えば、第2の経路は、第2の乗算器104bと加算器108との間に結合された第1のスイッチ106aを含む。
【0018】
一例では、クロック信号112は複数のサンプル・アンド・ホールド回路102の各サンプル・アンド・ホールド回路に提供される。いくつかの例では、クロック信号は異なる遅延で各サンプル・アンド・ホールド回路に提供される。例えば、第1のサンプル・アンド・ホールド回路102aは遅延なしでクロック信号を受信してもよく、第2のサンプル・アンド・ホールド回路102bはz-1に対応する遅延でクロック信号を受信してもよく、第nのサンプル・アンド・ホールド回路102nはn*z-1に対応する遅延でクロック信号を受信してもよい。同様に、入力信号114は複数のサンプル・アンド・ホールド回路102の各サンプル・アンド・ホールド回路に提供される。
【0019】
図２Ａに示すように、入力信号114は、入力周波数(例えば、2.5GHz)を有する無線周波数信号でもよい。いくつかの例では、各サンプル・アンド・ホールド回路が実質的に同時に(すなわち、同期的に)入力信号114を受信するように入力信号114が分配される。上記のように、クロック信号112は様々な遅延でサンプル・アンド・ホールド回路に分配される。一例では、第1のサンプル・アンド・ホールド回路102によって受信されるクロック信号212aは、クロック信号112に対応する。同様に、第2のサンプル・アンド・ホールド回路102bによって受信されるクロック信号212bは、第1の量(例えばz-1)だけ遅延したクロック信号112に対応し、第3のサンプル・アンド・ホールド回路102cによって受信されるクロック信号212cは、第2の量(例えば2*z-1)だけ遅延したクロック信号112に対応し、以下同様である。
【0020】
したがって、複数のサンプル・アンド・ホールド回路102の各サンプル・アンド・ホールド回路は、異なる時間に(すなわち、非同期的に)入力信号114をサンプリングしてもよい。いくつかの例では、一度に1つのみのサンプル・アンド・ホールド回路が入力信号114をサンプリングするように、クロック信号遅延がずらされることができる。一例では、各サンプル・アンド・ホールド回路は、受信クロック信号に基づいて入力信号114をサンプリングし、次のサンプルまでサンプリングされた値を保持するように構成される。
【0021】
各サンプル・アンド・ホールド回路は、受信クロック信号がハイ(例えば1)に駆動されているときに入力信号114をサンプリングしてもよい。しかし、他の例では、各サンプル・アンド・ホールド回路は、駆動される受信クロック信号がロー(例えば0)であるときに入力信号114をサンプリングしてもよい。図２Ａに示すように、信号214aは第1のサンプル・アンド・ホールド回路102aの出力に対応し、信号214bは第2のサンプル・アンド・ホールド回路102bの出力に対応し、信号214cは第3のサンプル・アンド・ホールド回路102cの出力に対応する。一例では、複数のサンプル・アンド・ホールド回路102の各サンプル・アンド・ホールド回路の出力は「タップ(tap)」と呼ばれることがある。
【0022】
いくつかの例では、クロック信号112は、入力信号周波数(例えば2.5GHz)よりも低いクロック周波数(例えば0.3～1.5GHz)を有することができる。複数のサンプル・アンド・ホールド回路102で並列に入力信号をサンプリングすることにより、入力信号はかなり高い周波数(例えば10GHz)で効果的にサンプリングされる。
【0023】
図１に戻り、各サンプル・アンド・ホールド回路(すなわち、タップ)の出力は、複数の乗算器104の対応する乗算器に接続される。例えば、第1の信号経路のサンプル・アンド・ホールド回路102aの出力は乗算器104aに接続され、第2の信号経路のサンプル・アンド・ホールド回路102bの出力は乗算器104bに接続され、以下同様である。一例では、複数の乗算器104の各乗算器はタップ係数ソース116に接続される。タップ係数ソース116は、FIRフィルタ100(例えば、ローパス、バンドパス等)の所望の周波数応答に対応する係数値及び/又は信号を各乗算器に提供してもよい。一例では、複数の乗算器104に提供されるタップ係数は、所望の周波数応答のインパルス応答に対応する。
【0024】
いくつかの例では、タップ係数ソース116は、各乗算器に提供される係数を回転するように構成される。例えば、タップ係数ソース116は、FIRフィルタ100の様々な特性(例えば、帯域幅、リップル等)を規定する振幅及び周波数を有するタップ係数信号を各乗算器に提供してもよい。
【0025】
一例では、タップ係数ソース116は、異なるフィルタタイプ(例えば、ハイパス、ローパス、バンドパス等)のタップ係数を含む係数回転テーブルを含む。いくつかの例では、係数回転テーブルは異なるタップ量(例えば、19、20、21等)のタップ係数を含んでもよい。例えば、図２Ｂは係数回転テーブルに記憶され得る異なるタップ量に対応するタップ係数の例を示す。いくつかの例では、タップ係数は、タップ係数ソース116によって提供されるタップ係数信号を生成するように繰り返される(すなわち、回転する)ことができる。上記のように、タップ係数信号の振幅及び周波数がFIRフィルタ100の特性を規定してもよい。さらに、タップ係数の分解能(すなわち、タップ量)がFIRフィルタ100のロールオフ及び阻止を規定してもよい。
【0026】
図２Ｃに示すように、タップ係数信号は様々な遅延で複数の乗算器104に提供されてもよい。一例では、タップ係数信号は、クロック信号(212a、212b等)と同じ遅延で提供できる。例えば、第1のタップ係数信号216aは第1の乗算器104aに提供されてもよい。同様に、第2の乗算器104bによって受信される第2のタップ係数信号216bは、第1の量(例えばz-1)だけ遅延した第1のタップ係数信号216aに対応してもよく、第3の乗算器214cによって受信される第3のタップ係数信号216cは、第2の量(例えば2*z-1)だけ遅延した第1のタップ係数信号216aに対応してもよく、以下同様である。
【0027】
一例では、複数の乗算器104は、サンプル・アンド・ホールド回路の出力(又はタップ)とタップ係数信号を乗算してn個の変調出力信号を生成するように構成される。例えば、第1の乗算器104aは、第1のサンプル・アンド・ホールド回路102aの出力と第1のタップ係数信号216aを乗算して第1の変調出力信号218aを生成するように構成され、第2の乗算器104bは、第2のサンプル・アンド・ホールド回路102bの出力と第2のタップ係数信号216bを乗算して第2の変調出力信号218bを生成するように構成され、以下同様である。
【0028】
上記のように、複数の乗算器104の各出力は加算器108に接続される。加算器108は、複数の乗算器104の出力を組み合わせてフィルタリングされた出力信号を生成するように構成される。例えば、図２Ｄに示すように、加算器108は、n個の変調出力信号(すなわち、218a、218b等)を組み合わせて、フィルタリングされた出力信号220を生成するように構成される。図示のように、フィルタリングされた出力信号220は、入力信号114に対して遅延してもよい。いくつかの例では、フィルタリングされた出力信号220は、FIRフィルタ100内の並列信号経路の数(すなわち、n)に対応する量だけ遅延する。一例では、フィルタリングされた出力信号220は、n*(1/4*fCLK)に対応する量だけ遅延し、fCLKは複数のサンプル・アンド・ホールド回路102に提供されるクロック信号(例えば、クロック信号112)の周波数である。
【0029】
図２Ｄに示すように、複数のスイッチ106は、個々の経路を加算器108から接続及び切断するように動作できる。いくつかの例では、FIRフィルタ100の構成に対して複数のスイッチ106が動作できる。一例では、FIRフィルタ100がnタップフィルタとして構成される場合、n個の並列経路(例えば、第1の経路及びn-1個の切り替え可能な経路)が加算器108に接続されるように複数のスイッチ106が動作できる。例えば、FIRフィルタ100が19タップフィルタとして構成される場合、19個の経路が加算器108に接続され、残りの経路が加算器108から切断するように、複数のスイッチ106が動作できる。いくつかの例では、複数のスイッチ106は、制御信号を受信するためにスイッチ制御ソース118に接続されてもよい。
【0030】
いくつかの例では、複数のスイッチ106は、プログラム可能な遅延を提供するように動作できる。上記のように、フィルタリングされた出力信号220はFIRフィルタ100内の並列信号経路の数(すなわち、n)に対応する量だけ遅延する。したがって、複数のスイッチ106は、FIRフィルタ100の出力遅延を調整するように動作できる。一例では、各並列経路が経路遅延を提供し、複数のスイッチ106がFIRフィルタ100の合計遅延を調整するように動作する。例えば、19タップフィルタとして構成されている場合、複数のスイッチ106は、19個の並列経路を加算器108に接続するように動作し、FIRフィルタ100は第1の合計遅延を提供する。20タップフィルタとして構成されている場合、複数のスイッチ106は、20個の並列経路を加算器108に接続するように動作し、FIRフィルタ100は、第1の合計遅延よりも大きい第2の合計遅延を提供する。同様に、18タップフィルタとして構成されている場合、複数のスイッチ106は、18個の並列経路を加算器108に接続するように動作し、FIRフィルタ100は、第1の合計遅延よりも小さい第3の合計遅延を提供する。
【0031】
いくつかの例では、クロック信号112のデューティサイクルは、接続された並列信号経路の数でスケーリングできる。例えば、クロック信号112のデューティサイクルは、接続された並列信号経路の数が増加すると減少し、並列信号経路の数が減少すると減少してもよい。
【0032】
様々な実施形態では、FIRフィルタ100は、1つ以上のコントローラによって動作してもよい。一例では、コントローラがFIRフィルタ100に含まれてもよい。しかし、他の例では、コントローラはFIRフィルタ100の外部にあってもよい。コントローラは、1つ以上の汎用コンピューティングプロセッサ、専用プロセッサ又はマイクロコントローラを含んでもよい。コントローラは、特別にプログラムされた特別目的のハードウェア、例えば、特定用途向け集積回路(ASIC, application-specific integrated circuit)、又はフィールドプログラマブルゲートアレイ(FPGA, field programmable gate array)若しくは汎用プロセッサのようなより一般的に設計されたハードウェアを含んでもよい。いくつかの実施形態では、コントローラは、ディスクドライブ、メモリ、フラッシュメモリ、組み込み若しくはオンチップメモリ、又はデータを記憶するための他のデバイスのような、1つ以上のメモリデバイスに接続されてもよい。
【0033】
一例では、コントローラはタップ係数ソース116及び/又はスイッチ制御ソース118を含むことができる。いくつかの例では、コントローラは、デジタルタップ係数値を複数の乗算器104に提供されるアナログ可変値に変換するように構成された1つ以上のデジタル・アナログ変換器(DAC, digital-to-analog converter)を含むことができる。同様に、1つ以上のDACは、アナログスイッチ制御を複数のスイッチ106に提供するために利用されてもよい。他の例では、タップ係数ソース116及びスイッチ制御ソース118が別々のコントローラに含まれてもよい。
【0034】
上記のように、FIRフィルタ100は、プログラム可能な遅延を有する合成周波数応答を提供することができる。このような特徴は、高周波及び高出力システム(例えば、レーダートランシーバ)を含む様々な信号調整用途での使用に有利になり得る。いくつかの例では、FIRフィルタ100のコンポーネントは、高周波数の高出力信号に対して高い線形性能を提供するように構成された半導体デバイスを含むことができる。
【0035】
一例では、FIRフィルタ100のコンポーネント(すなわち、S/H回路、乗算器等)は、1つ以上のGaNデバイスを含むことができる。例えば、FIRフィルタ100は、1つ以上の窒化ガリウム(GaN, Gallium Nitride)高電子移動度トランジスタ(HEMT, High-Electron-Mobility Transistors)を含むことができる。いくつかの例では、1つ以上のGaN HEMTは空乏モード(depletion-mode)HEMTでもよい。当業者に既知のように、GaN HEMTは高周波数(例えば1GHz以上)において高い線形性で動作しつつ大きい降伏電圧を提供できる。
【0036】
図３Ａは、ここに記載の態様によるサンプル・アンド・ホールド回路300の概略図を示す。一例では、サンプル・アンド・ホールド回路300はFIRフィルタ100の複数のサンプル・アンド・ホールド回路102に対応する。一例では、サンプル・アンド・ホールド回路300は、入力302と、クロック入力304と、複数のGaN HEMT306と、複数の抵抗308と、コンデンサ310と、電流ソース312と、出力314とを含む。一例では、複数のGaN HEMT306は、第1のGaN HEMT306aと、第2のGaN HEMT306bと、第3のGaN HEMT306cと、第4のGaN HEMT306dと、第5のGaN HEMT306eとを含む。図示のように、クロック入力304は通常クロック入力304aと反転クロック入力304bとを含んでもよい。しかし、他の例では、クロック入力304は単一のクロック入力でもよい。
【0037】
いくつかの例では、入力302は入力信号352(例えば、入力信号114)を受信するように構成される。同様に、クロック入力304aはクロック信号316a(例えば、クロック信号112)を受信するように構成され、反転クロック入力304bは反転クロック信号316bを受信するように構成される。
【0038】
一例では、第1のGaN HEMT306a、第3のGaN HEMT306c及び複数の抵抗308のうち第1の抵抗308aはゲートブートストラップ(gate-bootstrapping)段として配置される。いくつかの例では、第3のGaN HEMT306cは切り替え式電流ソースとして動作するように構成される。同様に、コンデンサ310、第2のGaN HEMT306b及び第4のGaN HEMT306dはトラック・アンド・ホールド段として配置される。いくつかの例では、第2のGaN HEMT306bはソースフォロワーとして構成され、第4のGaN HEMT306dは切り替え式電流ソースとして動作するように構成される。さらに、第5のGaN HEMT306e及び電流ソース312は出力バッファ段として配置される。
【0039】
いくつかの例では、ゲートブートストラップ段は、トラック・アンド・ホールド段の入力信号352を準備(例えば調整)する。トラック・アンド・ホールド段は、調整された入力信号を受信し、第2のGaN HEMT306bを通じてコンデンサ310によって信号が追跡及び保持されるように第4のGaN HEMT306dが動作する。一例では、クロック信号316aがハイ(例えば5V)であるときにトラッキング期間が発生し、クロック信号316aがロー(例えば0V)であるときにホールド期間が発生する。
【0040】
いくつかの例では、トラッキング期間中に第4のGaN HEMT306dがオンになり、第4のGaN HEMT306dに高電流が流れて第2のGaN HEMT306bをオンにすることができる。したがって、コンデンサ310の間の電圧は、第2のGaN HEMT306bのゲートに印加される電圧(すなわち、調整入力信号)を追跡する。コンデンサ310は、入力信号352の電圧レベルまで充電されるか、或いは、入力信号352の電圧レベルまで(第4のGaN HEMT306dを介して)放電される。グラフ318は、コンデンサ310の充電/放電に対応する第4のGaN HEMT306dを流れる電流の例を示す。いくつかの例では、コンデンサ310を電源(すなわち、Vdd)から直接充電することにより、入力信号352がコンデンサ310の充電/放電に関連するいずれかの大きい電圧変動及び/又は放電電流から分離でき、追跡誤差が低減できる。
【0041】
同様に、ホールド期間中に、クロック信号314aはローであり、第4のGaN HEMT306dがオフになる。その結果、第2のGaN HEMT306bはオフになり、コンデンサ310は前のサンプル(すなわち、電荷)を保持するように構成される。いくつかの例では、入力信号352の電圧変動は、第2のGaN HEMT306bを偶発的にオンにするのに十分な大きさになることがある。例えば、入力信号352がコンデンサ310の間の電圧レベルよりも大きい電圧レベルを有してもよく、第2のGaN HEMT306bが偶発的にオンになり、コンデンサ310がホールド期間中に充電することを可能にすることがある。このような事象の発生を防ぐために、反転クロック信号314bはホールド期間中にハイに駆動されて第3のGaN HEMT306cをオンにする。一例では、第3のGaN HEMT306cは、第1の抵抗器308aを通じて第2のGaN HEMT306bのゲート電圧を引き下げるための高電流ソースとして動作するように構成される。グラフ320に示すように、第3のGaN HEMT306cによって引き出される電流は、ホールド期間中に高く、トラッキング期間中に低い。したがって、第2のGaN HEMT306bのゲート対ソース電圧は、トラッキング期間中はハイであり、ホールド期間中はローに駆動されて第2のGaN HEMT306bをオフに保持する(グラフ322に示す)。
【0042】
図３Ｂは、ここに記載の態様によるサンプル・アンド・ホールド回路300の出力波形354を示す。図示のように、サンプル・アンド・ホールド回路300は、クロック316aがハイ(すなわちトラッキング期間)になる毎に入力信号352をサンプリングし、クロック信号316aがロー(すなわちホールド期間)である間、サンプリングされた値を保持する。サンプル・アンド・ホールド回路300は、クロック信号316aを介してトラッキング期間とホールド期間との間を遷移し、出力信号354を生成できる。上記のように、サンプル・アンド・ホールド回路300に含まれるソースフォロワー及びゲートブートストラップ技術は、大きい高速電圧信号の正確な追跡及び保持を提供できる。
【0043】
図４は、ここに記載の態様による乗算器回路400の概略図を示す。一例では、乗算器回路400はFIRフィルタ100の複数の乗算器104の各乗算器に対応する。いくつかの例では、乗算器回路400は、第1の入力402と、第2の入力404と、クロック入力406と、複数のGaN HEMT408とを含む。
【0044】
図示のように、第1の入力402は、差動入力信号を受信するために、第1の正の入力402aと第1の負の入力402bとを含むことができる。しかし、他の例では、第1の入力402はシングルエンド入力信号を受信するように構成された単一の入力でもよい。同様に、第2の入力404は、差動入力信号を受信するための第2の正の入力404a及び第2の負の入力404b、又はシングルエンド入力信号を受信するための単一の入力を含むことができる。いくつかの例では、クロック入力406は通常クロック入力406aと反転クロック入力406bとを含んでもよい。しかし、他の例では、クロック入力406は単一のクロック入力でもよい。
【0045】
一例では、複数のGaN HEMT408は、第1のGaN HEMT408aと、第2のGaN HEMT408bと、第3のGaN HEMT408cと、第4のGaN HEMT408dと、第5のGaN HEMT408eと、第6のGaN HEMT408fとを含む。他の例では、乗算器回路400は異なる数のGaN HEMTで構成されてもよい。
【0046】
いくつかの例では、第1の入力402はサンプル・アンド・ホールド回路からの出力信号(例えば、図２Ａの出力信号214a)を受信するように構成され、第2の入力404はタップ係数ソースからのタップ係数信号(例えば、図２Ｃのタップ係数信号216a)を受信するように構成される。同様に、クロック入力406a、406bは、クロック信号(例えば、図２Ａのクロック信号212a)を受信するように構成されてもよい。
【0047】
図示のように、第3のGaN HEMT408cのゲートは、通常クロック入力406aで受信したクロック信号によって変調される。同様に、第6のGaN HEMT408fのゲートは、反転クロック入力406bで受信した反転クロック信号によって変調される。第3及び第6のGaN HEMT 408c、408fを変調することにより、第1の入力402で受信したサンプル・アンド・ホールド出力信号は第2の入力404で受信したタップ係数信号と乗算され、変調出力信号(例えば、図２Ｃの変調出力信号218a)を生成できる。いくつかの例では、乗算器回路400は、差動出力信号をシングルエンド出力信号に変換するための変換器(例えばバラン)を含むことができる。
【0048】
図５は、ここに記載の態様による加算器回路500の概略図である。一例では、加算器回路500はFIRフィルタ100の加算器108に対応する。図示の例では、加算器回路500は、第1の入力502と、第2の入力504と、複数のGaN HEMT506とを含む。
【0049】
一例では、複数のGaN HEMT506は、第1のGaN HEMT506aと、第2のGaN HEMT506bと、第3のGaN HEMT506cと、第4のGaN HEMT506dとを含む。他の例では、加算器回路500は異なる数のGaN HEMTで構成されてもよい。
【0050】
図示のように、第1の入力502は、差動入力信号を受信するために、第1の正の入力502aと第1の負の入力502bとを含むことができる。しかし、他の例では、第1の入力502はシングルエンド入力信号を受信するように構成された単一の入力でもよい。同様に、第2の入力504は、差動入力信号を受信するための第2の正の入力504a及び第2の負の入力504b、又はシングルエンド入力信号を受信するための単一の入力を含むことができる。いくつかの例では、第1の入力502は第1の乗算器回路からの第1の変調出力信号(例えば、図２Ｃの変調出力信号218a)を受信するように構成され、第2の入力504は第2の乗算器回路からの第2の変調出力信号(例えば、図２Ｃの変調出力信号218b)を受信するように構成される。
【0051】
FIRフィルタ100内の並列信号経路の総数に従って、加算器回路500の入力及びGaN HEMTの数がスケーリングできることが認識されるべきである。例えば、FIRフィルタ100が20個の切り替え可能な並列信号経路で構成されている場合、加算器回路500は最大で20個の変調出力信号を受信するための20個の入力で構成できる。
【0052】
一例では、変調出力信号を複数のGaN HEMT506のゲートに提供することにより、変調出力信号は、フィルタリングされた出力信号(例えば、図２Ｄのフィルタリングされた出力信号220)を生成するように組み合わせることができる。上記のように、フィルタリングされた出力信号は、加算器回路500に接続された並列信号経路の数に対応する遅延を有してもよい。いくつかの例では、加算器回路500は、差動出力信号をシングルエンド出力信号に変換する変換器(例えばバラン)を含むことができる。
【0053】
図示しないが、FIRフィルタ100の複数のスイッチ106はまた、1つ以上のGaNデバイスを含んでもよい。例えば、各スイッチは直列に結合された複数のGaN HEMTを含んでもよい。いくつかの例では、直列に結合されたGaN HEMTの数がスイッチの最大電力定格を決定する。一例では、制御信号がスイッチ制御ソース118から各GaN HEMTのゲートに提供されて、スイッチをオン及びオフすることができる。いくつかの例では、各スイッチは、スイッチがオフになったときのアイソレーションを改善するために、直列結合されたGaN HEMTに接続されたGaN HEMTのシャントスタック(shunt stack)を含んでもよい。他の例では、各スイッチはポールスロー(pole-throw)配置に配置された複数のGaN HEMTを含んでもよい。
【0054】
一例では、上記のGaNベースのコンポーネントのそれぞれに同じ供給電圧(例えばVdd)が提供できる。いくつかの例では、各コンポーネントは、様々な入力信号に対応する大きい入力電圧変動をサポートするために、大きい供給電圧(例えば18V)を受け取ってもよい。他の例では、供給電圧は入力信号に基づいて調整できる。例えば、供給電圧は入力信号の最大電圧変動に対してスケーリングできる。一例では、電圧検出器及び/又はコントローラは、入力信号の電圧変動を追跡し、それに従って供給電圧を調整するために使用されてもよい。いくつかの例では、供給電圧の減少が、GaNベースのコンポーネントの電力消費を低減できる。さらに、減少した供給電圧での動作は、GaNベースのコンポーネントのスプリアス性能(すなわち、SFDR)を改善できる。他の例では、各GaNベースのコンポーネントは異なる供給電圧を受け取ってもよく、それに従って供給電圧が調整/スケーリングできる。
【0055】
一例では、上記のGaNベースのコンポーネントはCMOSデバイス/コントロールを使用して動作できる。いくつかの例では、CMOSデバイスは、制御電圧を様々なコンポーネントのGaN HEMTに提供するために使用できる。例えば、CMOSデバイスは、サンプル・アンド・ホールド回路300の動的切り替え制御を提供するために利用されてもよい。
【0056】
図６Ａは、ここに記載の態様によるトランシーバシステム600の機能ブロック図を示す。いくつかの例では、トランシーバシステム600は高周波数高出力レーダーシステムに含めることができる。一例では、トランシーバシステム600は、送信(TX)入力602と、TXビームステアリングモジュール604と、TX経路606と、受信(RX)経路608と、RXビームステアリングモジュール610と、アナログキャンセルモジュール612と、局部発振器(LO, local oscillator)入力614と、アンテナ616とを含む。
【0057】
一例では、TX入力602は送信信号ソースから送信信号を受信するように構成される。いくつかの例では、送信信号は高周波数(例えば2～4GHz)及び高出力レベル(例えば最大20dBm)を有する無線周波数信号である。図示のように、送信信号は送信される前にTXビームステアリングモジュール604に提供される。ビームステアリングモジュール604は、調整送信信号を生成するように構成されたフィルタ、移相器、減衰器及び増幅器を含むことができる。調整送信信号は、送信されるためにTX経路606を介してアンテナ616に提供できる。
【0058】
同様に、アンテナ616は受信信号を受信するように構成される。一例では、受信信号の出力レベルは送信信号の出力レベルよりもはるかに低い。いくつかの例では、受信信号は送信信号と実質的に同じ周波数(例えば2～4GHz)を有してもよい。しかし、他の例では、受信信号がより高い周波数又はより低い周波数を有してもよい。図示のように、受信信号はRX経路608を介してRXビームステアリングモジュール610に提供される。RXビームステアリングモジュール610は、調整受信信号を生成するように構成されたフィルタ、移相器、減衰器及び増幅器を含むことができる。調整受信信号は、更なる処理(例えばビームフォーミング)のためにRX出力に提供できる。いくつかの例では、RX出力に提供される前に、調整受信信号は、LO入力614で受信されたLO信号を使用して、ミキサー段によってより低い周波数にダウンコンバートできる。
【0059】
いくつかの例では、高出力送信信号が低出力受信信号と干渉することがある。例えば、TX経路及びRX経路606、608が近接して配置され、送信信号がRX経路608に結合することを可能にすることがある。さらに、アンテナ616は信号を送信及び受信するように構成されているので、送信信号がRX経路608に(例えば、方向性カプラを介して)漏れることがある。いくつかの例では、他のトランシーバ(例えば、異なるシステム、異なる送信要素等)によって送信される信号から干渉が発生する可能性がある。
【0060】
したがって、アナログキャンセルモジュール612は、RX経路608内の送信信号干渉を軽減(又はキャンセル)するように構成される。いくつかの例では、アナログキャンセルモジュール612は、図１のFIRフィルタ100を含む。上記のように、FIRフィルタ100は、高周波数及び高出力信号で使用するために、プログラム可能な遅延を有する合成周波数応答を提供するためのGaNベースのコンポーネントを含むことができる。
【0061】
一例では、調整送信信号のコピーがアナログキャンセルモジュール612(すなわち、FIRフィルタ100)に提供される。図示のように、カプラが送信経路606に配置されて、調整送信信号をサンプリングし、信号のコピーをFIRフィルタ100に提供できる。いくつかの例では、FIRフィルタ100は、RX経路608(すなわち、トランシーバシステム600のフロントエンド受信機)の周波数応答に対応する合成周波数応答を提供できる。例えば、FIRフィルタ100は、RX経路608の逆周波数応答に対応するタップ係数を使用するように構成されてもよい。いくつかの例では、FIRフィルタ100は、RX経路608における送信信号干渉の逆に対応するキャンセル信号を生成してもよい。したがって、キャンセル信号がRX経路608に注入されて、送信信号干渉を軽減(又はキャンセル)できる。図６Ｂに示すように、FIRフィルタ100の出力(すなわち、加算器108の出力)は、RX経路608にキャンセル信号を提供するように構成されたカプラ618に接続できる。
【0062】
他の例では、FIRフィルタ100は、RX経路608の通常の周波数応答に対応するタップ係数を使用するように構成されてもよい。したがって、キャンセル信号はRX経路608における実際の送信信号干渉に対応してもよい。例えば、図６Ｃは、RX経路608における送信干渉信号652の周波数領域表現と、FIRフィルタ100によって生成されるキャンセル信号654の周波数領域表現とを示す。いくつかの例では、キャンセル信号を反転させるために反転回路(例えば乗算器)がFIRフィルタ100の出力に含まれ、キャンセル信号654がRX経路608における送信信号干渉をキャンセルすることを可能にできる。
【0063】
一例では、FIRフィルタ100はここに記載のGaNベースのコンポーネントを含んでいるので、アナログキャンセルモジュール612は送信信号の実際の出力レベル(例えば最大20dBm)で動作できる。さらに、GaNベースのコンポーネントは、送信信号の出力レベル及び周波数で高い線形性の性能を提供し、キャンセル精度を改善できる。
【0064】
上記のように、FIRフィルタ100は、複数のスイッチ106を動作させ、タップ係数分解能を調整する(すなわち、nの値を変更する)ことによって、プログラム可能な遅延を提供できる。いくつかの例では、FIRフィルタ100によって提供される遅延を較正することは、送信信号干渉のキャンセルを更に改善できる。
【0065】
図６Ｄは、トランシーバシステム600の様々な波形を示すグラフ670である。図示のように、グラフ670は、RX経路608における送信干渉信号652とFIRフィルタ100のキャンセル信号654との時間領域表現を含む。一例では、第1の波形672は送信干渉信号652の同期キャンセルに対応する。同様に、第2の波形674は送信干渉652の同期外れキャンセルに対応する。
【0066】
一例では、送信干渉信号652及びキャンセル信号654が相関閾値(例えば1ピコ秒)を下回る信号相関分解能を有する場合、同期キャンセルが達成できる。いくつかの例では、信号の間の信号相関分解能が相関閾値を下回るまで、FIRフィルタ100の遅延が調整できる。例えば、加算器108に接続される並列信号経路の数(すなわち、n)と、複数の乗算器104に提供されるnタップ係数とが、許容可能な信号相関分解能を提供するように調整できる。
【0067】
特定の例では、FIRフィルタ100の帯域幅がRX経路608の通過帯域よりも大きい場合、同期外れキャンセルが発生し、RX経路608への帯域外信号を許容する可能性がある。したがって、FIRフィルタ100の許容可能な帯域幅が達成されるまで、異なるタップ係数が選択/回転できる。いくつかの例では、タップ係数の回転周波数を増加させることも、干渉キャンセルを改善できる。
【0068】
ここに記載の実施形態は、特定のタイプの送信信号干渉のキャンセルに限定されないことを認識すべきである。単一周波数送信信号のキャンセルについて上記に説明したが、他の例では、アナログキャンセルモジュール612(すなわち、FIRフィルタ100)は、多周波数送信信号(例えばチャープ(chirp))に関連する干渉をキャンセルするように構成されたキャンセル信号を提供できる。
【0069】
したがって、ここに記載の様々な態様及び例は、改善されたアナログFIRフィルタの実装を提供する。少なくとも1つの実施形態では、FIRフィルタ構造は、高出力信号に対して高い線形動作を提供するように構成された窒化ガリウム(GaN, Gallium Nitride)コンポーネントを含む。いくつかの例では、FIRフィルタはフロントエンド受信機の周波数応答を合成し、レーダートランシーバシステムにおける同一サイト送信干渉を軽減するように構成できる。
【0070】
上記の少なくとも1つの例のいくつかの態様について説明したが、様々な変更、修正、改良が当業者に容易に思い浮かぶことが認識される。このような変更、修正、改良は本開示の一部であり、本発明の範囲内にあることを意図している。したがって、上記の説明及び図面は単なる例示であり、本発明の範囲は、添付の特許請求の範囲及びその均等物の適切な構成から決定されるべきである。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3A】
【図3B】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図6D】