▶ シリコン ストーリッジ テクノロージー インコーポレイテッドの特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-18
(45)【発行日】2024-07-26
(54)【発明の名称】アナログニューラルメモリにおける書き込みと検証との同時動作
(51)【国際特許分類】
G11C 16/34 20060101AFI20240719BHJP
G06F 12/06 20060101ALI20240719BHJP
【ＦＩ】
G11C16/34 140
G06F12/06 525B
【請求項の数】
7
(21)【出願番号】P 2023512707
(86)(22)【出願日】2021-03-04
(65)【公表番号】
(43)【公表日】2023-09-20
(86)【国際出願番号】 US2021020963
(87)【国際公開番号】W WO2022046171
(87)【国際公開日】2022-03-03
【審査請求日】2023-04-17
(31)【優先権主張番号】63/070,051
(32)【優先日】2020-08-25
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/190,376
(32)【優先日】2021-03-02
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】500147506
【氏名又は名称】シリコン ストーリッジ テクノロージー インコーポレイテッド
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
(74)【代理人】
【識別番号】110000626
【氏名又は名称】弁理士法人英知国際特許商標事務所
(72)【発明者】
【氏名】トラン、ヒュー バン
【審査官】後藤 彰
(56)【参考文献】
【文献】特開２０１０－１１３７４２（ＪＰ，Ａ）
【文献】特開２００２－１３３８９９（ＪＰ，Ａ）
【文献】特表２０１９－５１７１３８（ＪＰ，Ａ）
【文献】特開２０１２－１２８９１８（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １６／３４
Ｇ０６Ｆ １２／０６
(57)【特許請求の範囲】
【請求項1】
アナログニューラルメモリシステムであって、不揮発性メモリセルの第１のアレイを備える、第１のバンクと、
不揮発性メモリセルの第２のアレイを備える、第２のバンクと、
前記第１のバンク及び前記第２のバンクによって共有される、書き込み回路と、
前記第１のバンク及び前記第２のバンクによって共有される、検知回路と、
前記第１のバンク及び前記第２のバンクのうちの一方に対して前記書き込み回路を使用する書き込み動作、並びに前記第１のバンク及び前記第２のバンクのうちの他方に対して前記検知回路を使用する検証動作を同時に実行するための制御回路と、を備え、
前記第１のバンクは、第１の書き込みマルチプレクサを介して前記書き込み回路に結合され、かつ第１の読み出しマルチプレクサを介して前記検知回路に結合され、
前記第２のバンクは、第２の書き込みマルチプレクサを介して前記書き込み回路に結合され、かつ第２の読み出しマルチプレクサを介して前記検知回路に結合される、アナログニューラルメモリシステム。
【請求項2】
前記第１のバンク内の前記不揮発性メモリセル及び前記第２のバンク内の前記不揮発性メモリセルは、共有ゲート不揮発性メモリセルである、請求項１に記載のシステム。
【請求項3】
前記第１のバンク内の前記不揮発性メモリセル及び前記第２のバンク内の前記不揮発性メモリセルは、スプリットゲート不揮発性メモリセルである、請求項１に記載のシステム。
【請求項4】
前記第１のバンクは、列マルチプレクサを介して前記第２のバンクに結合される、請求項１に記載のシステム。
【請求項5】
不揮発性メモリセルの第１のアレイを備える第１のバンクと、不揮発性メモリセルの第２のアレイを備える第２のバンクと、を備える、アナログニューラルメモリにおいて、書き込みと検証との同時動作を実行する方法であって、前記方法は、前記第１のバンク及び前記第２のバンクのうちの一方に対する前記第１のバンク及び前記第２のバンクによって共有される書き込み回路を使用する書き込み動作、並びに前記第１のバンク及び前記第２のバンクのうちの他方に対する前記第１のバンク及び前記第２のバンクによって共有される検知回路を使用する検証動作を同時に実行するステップを含み、
前記第１のバンクは、第１の書き込みマルチプレクサを介して前記書き込み回路に結合され、かつ第１の読み出しマルチプレクサを介して前記検知回路に結合され、
前記第２のバンクは、第２の書き込みマルチプレクサを介して前記書き込み回路に結合され、かつ第２の読み出しマルチプレクサを介して前記検知回路に結合される、方法。
【請求項6】
前記第１のバンク内の前記不揮発性メモリセル及び前記第２のバンク内の前記不揮発性メモリセルは、共有ゲート不揮発性メモリセルである、請求項５に記載の方法。
【請求項7】
前記第１のバンク内の前記不揮発性メモリセル及び前記第２のバンク内の前記不揮発性メモリセルは、スプリットゲート不揮発性メモリセルである、請求項５に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
（優先権の主張）
本出願は、２０２０年８月２５日出願の「Ｃｏｎｃｕｒｒｅｎｔ Ｗｒｉｔｅ Ａｎｄ Ｖｅｒｉｆｙ Ｏｐｅｒａｔｉｏｎｓ Ｉｎ Ａｎ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ」と題された米国仮特許出願第６３／０７０，０５１号、及び２０２１年３月２日出願の「Ｃｏｎｃｕｒｒｅｎｔ Ｗｒｉｔｅ Ａｎｄ Ｖｅｒｉｆｙ Ｏｐｅｒａｔｉｏｎｓ Ｉｎ Ａｎ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ」と題された米国特許出願第１７／１９０，３７６号に対する優先権を主張する。
本出願は、２０２０年８月２５日出願の「Ｃｏｎｃｕｒｒｅｎｔ Ｗｒｉｔｅ Ａｎｄ Ｖｅｒｉｆｙ Ｏｐｅｒａｔｉｏｎｓ Ｉｎ Ａｎ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ」と題された米国仮特許出願第６３／０７０，０５１号、及び２０２１年３月２日出願の「Ｃｏｎｃｕｒｒｅｎｔ Ｗｒｉｔｅ Ａｎｄ Ｖｅｒｉｆｙ Ｏｐｅｒａｔｉｏｎｓ Ｉｎ Ａｎ Ａｎａｌｏｇ Ｎｅｕｒａｌ Ｍｅｍｏｒｙ」と題された米国特許出願第１７／１９０，３７６号に対する優先権を主張する。
【0002】
（発明の分野）
書き込みと検証との同時動作を可能にするアナログニューラルメモリアレイ及び関連する回路の多数の実施形態が開示される。
書き込みと検証との同時動作を可能にするアナログニューラルメモリアレイ及び関連する回路の多数の実施形態が開示される。
【背景技術】
【0003】
人工ニューラルネットワークは、生物学的ニューラルネットワーク（動物の中枢神経系、特に脳）を模倣しており、多数の入力に依存し得、かつ、一般的に未知である関数を推定する又は近似するために使用される。人工ニューラルネットワークは、概して、メッセージを交換する相互接続した「ニューロン」の層を含む。
【0004】
図１は人工ニューラルネットワークを示しており、図中、円は、入力又はニューロンの層を表す。接続（シナプスと呼ばれる）は、矢印によって表され、経験に基づいてチューニングされ得る数値の重みを有する。これにより、人工ニューラルネットワークは入力に適応し、学習可能になる。典型的には、人工ニューラルネットワークは、複数の入力の層を含む。典型的には、１つ以上のニューロンの中間層、及びニューラルネットワークの出力を提供するニューロンの出力層が存在する。各レベルでニューロンは、シナプスから受信したデータに基づいて個々に又は集合的に決定を行う。
【0005】
高性能情報処理用の人工ニューラルネットワークの開発における主要な課題の１つは、適切なハードウェア技術の欠如である。実際には、実用人工ニューラルネットワークは、非常に多数のシナプスに依拠しており、これによりニューロン間の高い接続性、すなわち、非常に高度な計算処理の並列化が可能となる。原理的には、このような複雑性は、デジタルスーパーコンピュータ又は専用グラフィックプロセッシングユニットクラスタによって実現が可能である。しかしながら、高コストに加え、これらのアプローチはまた、生物学的ネットワークが主として低精度のアナログ計算を実施するのではるかに少ないエネルギーしか消費しないのと比較して、エネルギー効率が劣っていることに悩まされている。人工ニューラルネットワークにはＣＭＯＳアナログ回路が使用されてきたが、ほとんどのＣＭＯＳ実装シナプスは、多数のニューロン及びシナプスを前提とすると、嵩高過ぎていた。
【0006】
出願人は以前に、参照により組み込まれる米国特許公開第２０１７／０３３７４６６号として公開された米国特許出願第１５／５９４，４３９号において、シナプスとして１つ以上の不揮発性メモリアレイを利用する人工（アナログ）ニューラルネットワークを開示した。不揮発性メモリアレイは、アナログニューロモーフィックメモリとして動作する。本明細書で使用される場合、ニューロモーフィックという用語は、神経システムのモデルを実装する回路を意味する。アナログニューロモーフィックメモリは、第１の複数の入力を受信して、それから第１の複数の出力を生成するように構成されている第１の複数のシナプス、及び第１の複数の出力を受信するように構成された第１の複数のニューロンを含む。第１の複数のシナプスは複数のメモリセルを含み、各メモリセルは、半導体基板内に形成された、間にチャネル領域が延在する離間したソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に絶縁されて配設される浮遊ゲートと、チャネル領域の第２の部分の上方に絶縁されて配設される非浮遊ゲートと、を含む。複数のメモリセルの各々は、浮遊ゲートの多くの電子に対応する重み値を記憶するように構成されている。複数のメモリセルは、第１の複数の入力に、記憶された重み値を乗算して第１の複数の出力を生成するように構成される。この様式で配置されるメモリセルのアレイは、ベクトルマトリックス乗算（vector by matrix multiplication、ＶＭＭ）アレイと称され得る。任意選択で、メモリセルは、不揮発性メモリセルである。
【0007】
ここで、ＶＭＭで使用され得る異なる不揮発性メモリセルの例について論じる。
＜＜不揮発性メモリセル＞＞
＜＜不揮発性メモリセル＞＞
【0008】
様々なタイプの既知の不揮発性メモリセルは、ＶＭＭアレイで使用され得る。例えば、参照により本明細書に組み込まれる米国特許第５，０２９，１３０号（「’１３０号特許」）は、フラッシュメモリセルの一種であるスプリットゲート不揮発性メモリセルのアレイを開示する。このようなメモリセル２１０を図２に示す。各メモリセル２１０は、半導体基板１２内に形成されたソース領域１４及びドレイン領域１６を含み、ソース領域１４とドレイン領域１６との間にはチャネル領域１８がある。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に絶縁されて形成され（並びに、チャネル領域１８の第１の部分の導電性を制御して）、ソース領域１４の一部分の上方にかけて形成される。ワード線端子２２（典型的には、ワード線に結合される）は、チャネル領域１８の第２の部分の上方に絶縁されて配設される、（並びに、チャネル領域１８の第２の部分の導電性を制御する）第１の部分と、浮遊ゲート２０の上方で上に延在する第２の部分と、を有する。浮遊ゲート２０及びワード線端子２２は、ゲート酸化物によって基板１２から絶縁される。ビット線端子２４はドレイン領域１６に結合される。
【0009】
ワード線端子２２に高圧正電圧を加えることによって、メモリセル２１０に対して消去が行われ（電子が浮遊ゲートから除去される）、これによって、浮遊ゲート２０の電子は、浮遊ゲート２０からワード線端子２２までそれらの間にある絶縁体の中をファウラーノルドハイム（Fowler-Nordheim）トンネリングを介して通過する。
【0010】
メモリセル２１０は、ワード線端子２２に正電圧、及びソース領域１４に正電圧を加えることによってプログラムされる（電子が浮遊ゲートに印加される）。電子電流は、ドレイン領域１６からソース領域１４（ソース線端子）に向かって流れる。電子は加速し、ワード線端子２２と浮遊ゲート２０との間の間隙に達すると、励起される（発熱する）。熱せられた電子の一部は、浮遊ゲート２０からの静電引力に起因して、浮遊ゲート２０にゲート酸化物を介して注入される。
【0011】
メモリセル２１０は、ドレイン領域１６及びワード線端子２２に正の読み出し電圧を加える（ワード線端子の下方のチャネル領域１８の部分をオンにする）ことによって、読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子を消去する）と、浮遊ゲート２０の下方のチャネル領域１８の部分も同様にオンになり、電流はチャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、浮遊ゲート２０の下方のチャネル領域の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態つまり「０」の状態として検知される。
【0012】
表１は、読み出し、消去、及びプログラム動作を実行するためのメモリセル１１０の端子に印加され得る典型的な電圧範囲を示す。
表１：図２のフラッシュメモリセル２１０の動作
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。
表１：図２のフラッシュメモリセル２１０の動作
【表1】
【0013】
図３は、制御ゲート（control gate、ＣＧ）端子２８を追加した、図２のメモリセル２１０と同様のメモリセル３１０を示す。制御ゲート端子２８は、プログラミング中に高電圧（例えば、１０Ｖ）、消去中に低又は負電圧（例えば、０ｖ／－８Ｖ）、読み出し中に低又は中程度電圧（例えば、０ｖ／２．５Ｖ）でバイアスされる。他の端子は、図２の端子と同様にバイアスされる。
【0014】
図４は、ソース領域１４と、ドレイン領域１６と、チャネル領域１８の第１の部分の上方にある浮遊ゲート２０と、チャネル領域１８の第２の部分の上方にある選択ゲート２２（典型的には、ワード線、ＷＬ、に結合される）と、浮遊ゲート２０の上方にある制御ゲート２８と、ソース領域１４の上方にある消去ゲート３０と、を備える、４ゲートメモリセル４１０を示す。この構成は、あらゆる目的のため参照により本明細書に組み込まれる、米国特許第６，７４７，３１０号に記載されている。ここで、全てのゲートは、浮遊ゲート２０を除いて、非浮遊ゲートであり、つまり、それらは電圧源に電気的に接続される又は接続可能である。プログラミングは、熱せられた電子がチャネル領域１８から浮遊ゲート２０にその電子自体を注入することによって実行される。消去は、電子が浮遊ゲート２０から消去ゲート３０へトンネリングすることによって実行される。
【0015】
表２は、読み出し、消去、及びプログラム動作を実行するためのメモリセル４１０の端子に印加され得る典型的な電圧範囲を示す。
表２：図４のフラッシュメモリセル４１０の動作
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。
表２：図４のフラッシュメモリセル４１０の動作
【表2】
【0016】
図５は、メモリセル５１０が消去ゲートＥＧ端子を含まないことを除いて、図４のメモリセル４１０と同様のメモリセル５１０を示す。消去は、基板１８を高電圧にバイアスし、制御ゲートＣＧ端子２８を低電圧又は負電圧にバイアスすることによって実行される。代替的に、ワード線端子２２を正電圧にバイアスし、制御ゲート端子２８を負電圧にバイアスすることによって、消去が実行される。プログラミング及び読み出しは、図４のものと同様である。
【0017】
図６は、別の種類のフラッシュメモリセルである、３ゲートメモリセル６１０を示す。メモリセル６１０は、メモリセル６１０が別個の制御ゲート端子を有しないことを除いて、図４のメモリセル４１０と同一である。（消去ゲート端子の使用を通じて消去が起こる）消去動作及び読み出し動作は、制御ゲートバイアスが印加されないことを除いて、図４のものと同様である。プログラミング動作もまた、制御ゲートバイアスなしで行われるため、結果として、プログラム動作中は、制御ゲートバイアスの不足を補償するため、より高い電圧がソース線端子に印加されなければならない。
【0018】
表３は、読み出し、消去、及びプログラム動作を実行するためのメモリセル６１０の端子に印加され得る典型的な電圧範囲を示す。
表３：図６のフラッシュメモリセル６１０の動作
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。
表３：図６のフラッシュメモリセル６１０の動作
【表3】
【0019】
図７は、別の種類のフラッシュメモリセルである、積層ゲートメモリセル７１０を示す。メモリセル７１０は、浮遊ゲート２０がチャネル領域１８全体の上方にわたって延在し、制御ゲート端子２２（ワード線に結合される）が絶縁層（図示せず）によって分離されて浮遊ゲート２０の上方に延在することを除いて、図２のメモリセル２１０と同様である。プログラミングは、チャネル１８から、ドレイン領域１６の隣のチャネル領域内の浮遊ゲート２０へのホット電子注入を使用して実行され、消去は、浮遊ゲート２０から基板１２へのファウラーノルドハイム電子トンネリングを使用して実行される。読み出し動作は、メモリセル２１０について前述したものと同様の方法で動作する。
【0020】
【0021】
「読み出し１」は、セル電流がビット線に出力される読み出しモードである。「読み出し２」は、セル電流がソース線端子に出力される読み出しモードである。任意選択的に、メモリセル２１０、３１０、４１０、５１０、６１０、又は７１０の行及び列を含むアレイでは、ソース線は、メモリセルの１行又はメモリセルの隣接する２行に結合され得る。すなわち、ソース線端子は、メモリセルの隣接する行によって共有され得る。
【0022】
図８は、ツインスプリットゲートメモリセル８１０を示す。ツインスプリットゲートメモリセル８１０は、基板１２の上方に絶縁されて配設される浮遊ゲート２０（floating gate、ＦＧ）と、浮遊ゲート２０の上方に絶縁されて配設される制御ゲート２８（control gate、ＣＧ）と、浮遊ゲート２０及び制御ゲート２８に隣接して絶縁されて配設され、かつ基板１２の上方に絶縁されて配設される消去ゲート３０（erase gate、ＥＧ）であって、消去ゲート３０は、浮遊ゲート２０の上隅部がＴ字形の消去ゲート３０の内側隅部に面して消去効率を向上させるように、Ｔ字形で作成される、消去ゲート３０（ＥＧ）と、（ビット線コンタクト２４（bit line、ＢＬ）は、ドレイン拡散領域１６（drain diffusion region、ＤＲ）に接続されている）浮遊ゲート２０に隣接した基板１２内のドレイン領域１６（drain region、ＤＲ）と、を含む。メモリセルは、メモリセル対（左側のＡ及び右側のＢ）として形成され、共通消去ゲート３０を共有する。このセル設計は、少なくとも、消去ゲート３０の下のソース領域を欠き、選択ゲート（ワード線とも呼ばれる）を欠き、各メモリセルのチャネル領域を欠く点で、図２～図７を参照して上述されるメモリセルとは異なる。代わりに、単一の連続チャネル領域１８が両メモリセルの下に延在する（すなわち、一方のメモリセルのドレイン領域１６から他方のメモリセルのドレイン領域１６まで延在する）。一方のメモリセルの読み出し又はプログラムを行うためには、他方のメモリセルの制御ゲート２８を十分な電圧まで上昇させて、それらの間にある浮遊ゲート２０への電圧結合によって、下にあるチャネル領域部分を起動させる（例えば、セルＡの読み出し又はプログラムを行うには、ＣＧＢからの電圧結合によってＦＧＢ上の電圧を上昇させて、ＦＧＢ下のチャネル領域を起動させる）。消去は、浮遊ゲート２０から消去ゲート３０へのファウラーノルドハイム（Fowler Nordheim）電子トンネリングを使用して実行される。プログラミングは、チャネル領域１８から浮遊ゲート２０へのホット電子注入を使用して実行され、これは、表５にプログラム１として示されている。代替的に、プログラミングは、消去ゲート３０から浮遊ゲート２０へのファウラーノルドハイム電子トンネリングを使用して実行され、これは、表５にプログラム２として示されている。代替的に、プログラミングは、チャネル領域１８から浮遊ゲート２０へのファウラーノルドハイム電子トンネリングを使用して実行され、この場合、条件は、消去ゲート３０が低い正電圧でバイアスされている間に、基板１２は低電圧又は負電圧でバイアスされることを除いて、プログラム２と同様である。
【0023】
【0024】
上記の人工ニューラルネットワークにおける不揮発性メモリセルの種類のうちの１つを含むメモリアレイを利用するために、２つの修正が行われる。第一に、以下に更に説明されるように、アレイ内の他のメモリセルのメモリ状態に悪影響を与えずに各メモリセルを個々にプログラム、消去、及び読み出しできるように線を構成する。第二に、メモリセルの連続（アナログ）プログラミングを提供する。
【0025】
具体的には、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全に消去された状態から完全にプログラムされた状態へ、独立して、かつ他のメモリセルの異常が最小で、連続的に変えることができる。別の実施形態では、アレイ内の各メモリセルのメモリ状態（すなわち、浮遊ゲートの電荷）を、完全にプログラムされた状態から完全に消去された状態へ、及び逆もまた同様に、独立して、かつ他のメモリセルの異常が最小で、連続的に変えることができる。これはつまり、セル記憶がアナログであるか、又は多数の不連続値（１６個又は６４個の異なる値など）のうちの１つを最低限記憶することができることを意味し、これにより、メモリアレイ内の全てのセルが非常に正確に、かつ個々にチューニング可能となり、また、メモリアレイが、記憶、及びニューラルネットワークのシナプシスの重みへの微細チューニング調整に対して、理想的なものになる。
【0026】
本明細書に記載される方法及び手段は、限定することなく、ＦＩＮＦＥＴスプリットゲートフラッシュ又はスタックゲートフラッシュメモリ、ＮＡＮＤフラッシュ、ＳＯＮＯＳ（ケイ素－酸化物－窒化物－酸化物－ケイ素、窒化物中の電荷トラップ）、ＭＯＮＯＳ（金属－酸化物－窒化物－酸化物－ケイ素、窒化物中の金属電荷トラップ）、ＲｅＲＡＭ（抵抗変化型メモリ）、ＰＣＭ（相変化メモリ）、ＭＲＡＭ（磁気抵抗メモリ）、ＦｅＲＡＭ（強誘電体メモリ）、ＯＴＰ（バイレベル又はマルチレベルの１回のみのプログラムが可能）及びＣｅＲＡＭ（強相関電子メモリ）などの他の不揮発性メモリ技術に適用され得る。本明細書に記載される方法及び手段は、限定することなく、ＳＲＡＭ、ＤＲＡＭ、及び他の揮発性シナプスセルなどのニューラルネットワークに使用される揮発性メモリ技術に適用することができる。
＜＜不揮発性メモリセルアレイを使用するニューラルネットワーク＞＞
＜＜不揮発性メモリセルアレイを使用するニューラルネットワーク＞＞
【0027】
図９は、本実施形態の不揮発性メモリアレイを利用するニューラルネットワークの非限定例を概念的に示す。この例は、顔認識アプリケーション用に不揮発性メモリアレイニューラルネットワークを使用するが、不揮発性メモリアレイベースのニューラルネットワークを使用して他の適切なアプリケーションを実装することも可能である。
【0028】
Ｓ０は入力層であり、この例では、５ビット精度の３２×３２ピクセルＲＧＢ画像である（すなわち、各色Ｒ、Ｇ、及びＢにつき１つずつで３つの３２×３２ピクセルアレイであり、各ピクセルは５ビット精度である）。入力層Ｓ０から層Ｃ１に行くシナプスＣＢ１は、一部のインスタンスには異なる重みのセットを適用し、他のインスタンスには共有の重みを適用し、入力画像を３×３ピクセルの重なり合うフィルタ（カーネル）でスキャンし、１ピクセル（又はモデルによっては２ピクセル以上）ずつフィルタをシフトする。具体的には、画像の３×３部分における９ピクセルの値（すなわち、フィルタ又はカーネルと称される）は、シナプスＣＢ１に提供され、そこで、これらの９個の入力値に適切な重みを乗算し、その乗算の出力を合計後、単一の出力値が決定され、層Ｃ１の特徴マップのうちの１つのピクセルを生成するためにＣＢ１の第１のシナプスによって与えられる。３×３フィルタは次に、入力層Ｓ０内で右側に１ピクセルだけシフトされ（すなわち、３ピクセルの列を右側に追加し、左側で３ピクセルの列をドロップする）、これにより、この新しく位置づけられたフィルタの９ピクセル値はシナプスＣＢ１に提供され、そこでそれらに上記と同じ重みを乗算し、関連するシナプスによって第２の単一の出力値を決定する。このプロセスを、３×３フィルタが入力層Ｓ０の３２×３２ピクセル画像全体にわたって３色全て及び全てのビット（精度値）についてスキャンするまで続ける。プロセスは次に、層Ｃ１の特徴マップ全てが計算されるまで、異なる重みのセットを使用して繰り返されて、層Ｃ１の異なる特徴マップを生成する。
【0029】
本例では、層Ｃ１において、各々３０×３０ピクセルを有する１６個の特徴マップが存在する。各ピクセルは、入力とカーネルとの乗算から抽出された新しい特徴ピクセルであり、したがって、各特徴マップは、二次元アレイであり、したがってこの例では、層Ｃ１は、二次元アレイの１６層を構成する（本明細書で言及される層及びアレイは、必ずしも物理的関係ではなく論理的な関係であり、すなわち、アレイは必ずしも物理的な二次元アレイに配向されないことに留意されたい）。層Ｃ１内の１６個の特徴マップの各々は、フィルタスキャンに適用される異なるシナプス重みのセット１６個のうちの１つによって生成される。Ｃ１特徴マップは全て、境界同定など、同じ画像特徴の異なる態様を対象とすることができる。例えば、第１のマップ（この第１のマップを生成するために使用される全てのスキャンに共有される第１の重みセットを使用して生成される）は、円形エッジを識別することができ、第２のマップ（第１の重みセットと異なる第２の重みセットを使用して生成される）は、長方形エッジ又はある特定の特徴のアスペクト比などを識別することができる。
【0030】
層Ｃ１から層Ｓ１へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ１（プーリング）が適用される。プーリング関数Ｐ１の目的は、近隣の位置を平均すること（又はｍａｘ関数を使用することも可能である）、例えばエッジ位置の依存を低減すること、及び次の段階に行く前にデータサイズを低減することである。層Ｓ１において、１６個の１５×１５特徴マップ（すなわち、各々１５×１５ピクセルの異なるアレイ１６個）が存在する。層Ｓ１から層Ｃ２に行くシナプスＣＢ２は、層Ｓ１内のマップを４×４フィルタにより１ピクセルのフィルタシフトでスキャンする。層Ｃ２において、２２個の１２×１２特徴マップが存在する。層Ｃ２から層Ｓ２へ行く前には、各特徴マップ内の重なり合わずに連続する２×２領域からの値をプールする活性化関数Ｐ２（プーリング）が適用される。層Ｓ２において、２２個の６×６特徴マップが存在する。層Ｓ２から層Ｃ３へ行くシナプスＣＢ３では活性化関数（プーリング）が適用され、ここで層Ｃ３内の全てのニューロンは、ＣＢ３のそれぞれのシナプスを介して層Ｓ２内の全てのマップに接続する。層Ｃ３において、６４個のニューロンが存在する。層Ｃ３から出力層Ｓ３へと行くシナプスＣＢ４は、Ｃ３をＳ３に完全に接続する、すなわち、層Ｃ３内の全てのニューロンは、層Ｓ３内の全てのニューロンに接続される。Ｓ３における出力は、１０個のニューロンを含み、ここで出力が最も高いニューロンが、クラス（分類）を決定する。この出力は、例えば、元の画像の内容の同定又は分類を示すことができる。
【0031】
シナプスの各層は、不揮発性メモリセルのアレイ又はアレイの一部を使用して実装される。
【0032】
図１０は、その目的のために使用可能なシステムのブロック図である。ＶＭＭシステム３２は、不揮発性メモリセルを含み、ある層と次の層との間のシナプス（図９のＣＢ１、ＣＢ２、ＣＢ３、及びＣＢ４など）として利用される。具体的には、ＶＭＭシステム３２は、行及び列に配置された不揮発性メモリセルを備えるＶＭＭアレイ３３、消去ゲート及びワード線ゲートデコーダ３４、制御ゲートデコーダ３５、ビット線デコーダ３６、並びにソース線デコーダ３７を備え、それらのデコーダは、不揮発性メモリセルアレイ３３に対するそれぞれの入力をデコードする。ＶＭＭアレイ３３への入力は、消去ゲート及びワード線ゲートデコーダ３４から、又は制御ゲートデコーダ３５から行うことができる。この例におけるソース線デコーダ３７はまた、ＶＭＭアレイ３３の出力をデコードする。代替的に、ビット線デコーダ３６が、ＶＭＭアレイ３３の出力をデコードすることができる。
【0033】
ＶＭＭアレイ３３は、２つの目的を果たす。第一に、ＶＭＭアレイ３３は、ＶＭＭシステム３２によって使用される重みを記憶する。第二に、ＶＭＭアレイ３３は、効果的に、入力に、ＶＭＭアレイ３３に記憶された重みを乗算し、それらを出力線（ソース線又はビット線）ごとに合計して出力を生成し、これは、次の層への入力又は最後の層への入力になる。乗算及び加算の関数を実行することによって、ＶＭＭアレイ３３は、別個の乗算及び加算の論理回路の必要性をなくし、また、その場でのメモリ計算により電力効率も良い。
【0034】
ＶＭＭアレイ３３の出力は、ＶＭＭアレイ３３の出力を合計してその畳み込み用の単一の値を作成する、差動加算器（加算オペアンプ又は加算電流ミラーなど）３８に供給される。差動加算器３８は、正の重み入力及び負の重み入力両方の総和を実行して単一の値を出力するように配置される。
【0035】
差動加算器３８の合計された出力値は、次に出力を整流する活性化関数回路３９に供給される。活性化関数回路３９は、シグモイド関数、ｔａｎｈ関数、ＲｅＬＵ関数、又は任意の他の非線形関数を提供し得る。活性化関数回路３９の整流された出力値は、次の層（例えば図９のＣ１）の特徴マップの要素になり、次いで、次のシナプスに適用されて次の特徴マップ層又は最後の層を生成する。したがって、この例では、ＶＭＭアレイ３３は、複数のシナプス（それは、ニューロンの前の層から、又は画像データベースなどの入力層から、入力を受信する）を構成し、加算器３８及び活性化関数回路３９は、複数のニューロンを構成する。
【0036】
図１０のＶＭＭシステム３２への入力（ＷＬｘ、ＥＧｘ、ＣＧｘ、及び任意選択的にＢＬｘ及びＳＬｘ）は、アナログレベル、バイナリレベル、デジタルパルス（この場合、パルスを適切な入力アナログレベルに変換するためにパルス－アナログ変換器ＰＡＣが必要とされ得る）又はデジタルビット（この場合、デジタルビットを適切な入力アナログレベルに変換するためにＤＡＣが提供される）であり得、出力は、アナログレベル（例えば、電流、電圧、又は電荷）、バイナリレベル、デジタルパルス、又はデジタルビットであり得る（この場合、出力アナログレベルをデジタルビットに変換するために出力ＡＤＣが提供される）。
【0037】
図１１は、図中でＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅとして標示されたＶＭＭシステム３２の多数の層の使用を示すブロック図である。図１１に示されるように、入力（Ｉｎｐｕｔｘで示される）は、デジタル－アナログ変換器３１によってデジタルからアナログに変換され、入力ＶＭＭシステム３２ａに提供される。変換されたアナログ入力は、電圧又は電流であり得る。第１の層の入力Ｄ／Ａ変換は、入力ＶＭＭシステム３２ａのマトリックス乗算器の適切なアナログレベルに入力Ｉｎｐｕｔｘをマッピングする関数又はＬＵＴ（ルックアップテーブル）を使用することによって行うことができる。入力変換はまた、外部アナログ入力を入力ＶＭＭシステム３２ａへのマッピングされたアナログ入力に変換するように、アナログ－アナログ（ａｎａｌｏｇ ｔｏ ａｎａｌｏｇ、Ａ／Ａ）変換器によって行うこともできる。入力変換はまた、外部デジタル入力を入力ＶＭＭシステム３２ａへのマッピングされたデジタルパルスに変換するように、デジタル－デジタルパルス（ｄｉｇｉｔａｌ－ｔｏ－ｄｉｇｉｔａｌ ｐｕｌｅｓ、Ｄ／Ｐ）変換器によって行うこともできる。
【0038】
入力ＶＭＭシステム３２ａによって生成された出力は、次に、次のＶＭＭシステム（隠しレベル１）３２ｂへの入力として提供され、次に、次のＶＭＭシステム３２ｂが、さらにその次の入力ＶＭＭシステム（隠しレベル２）３２ｃへの入力として提供される出力を生成する、などとなる。ＶＭＭシステム３２の様々な層は、畳み込みニューラルネットワーク（convolutional neural network、ＣＮＮ）のシナプス及びニューロンの各層として機能する。各ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ及び３２ｅは、対応の不揮発性メモリアレイを備える、スタンドアローンの物理的システムとすることができるか、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの異なる部分を利用することができるか、又は複数のＶＭＭシステムは、同じ物理的不揮発性メモリアレイの重なり合う部分を利用することができる。各ＶＭＭシステム３２ａ、３２ｂ、３２ｃ、３２ｄ、及び３２ｅはまた、そのアレイ又はニューロンの様々な部分に対して時間多重化され得る。図１１に示される例は、５つの層（３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ）、すなわち、１つの入力層（３２ａ）、２つの隠れ層（３２ｂ、３２ｃ）、及び２つの全接続層（３２ｄ、３２ｅ）を含む。当業者であれば、これは単なる例示であり、代わりにシステムが２つを超える隠れ層及び２つを超える完全接続層を含み得ることを理解するであろう。
＜＜ＶＭＭアレイ＞＞
＜＜ＶＭＭアレイ＞＞
【0039】
図１２は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１２００を示す。ＶＭＭアレイ１２００は、不揮発性メモリセルのメモリアレイ１２０１と、不揮発性基準メモリセルの基準アレイ１２０２（アレイの頂部に位置する）と、を含む。代替的に、別の基準アレイが底部に位置することができる。
【0040】
ＶＭＭアレイ１２００では、制御ゲート線１２０３などの制御ゲート線が垂直方向に延びており（したがって、行方向の基準アレイ１２０２が、制御ゲート線１２０３に直交する）、消去ゲート線１２０４などの消去ゲート線が水平方向に延びている。ここで、ＶＭＭアレイ１２００への入力は、制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、ＣＧ３）に提供され、ＶＭＭアレイ１２００の出力は、ソース線（ＳＬ０、ＳＬ１）に現れる。一実施形態では、偶数行のみが使用され、別の実施形態では、奇数行のみが使用される。各ソース線（それぞれＳＬ０、ＳＬ１）の電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0041】
ニューラルネットワークについて本明細書に記載されているように、ＶＭＭアレイ１２００の不揮発性メモリセル、すなわちＶＭＭアレイ１２００のメモリセル３１０は、サブスレッショルド領域で動作するように構成されることが好ましい。
【0042】
本明細書に記載される不揮発性基準メモリセル及び不揮発性メモリセルは、以下のように弱い反転でバイアスされる：
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇはメモリセルのゲート電圧であり、Ｖｔｈはメモリセルのスレッショルド電圧であり、Ｖｔは熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷であり、ｎは傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、及びＣｏｘはゲート酸化物層の容量であり、Ｉｏは、スレッショルド電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは、（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
Ｉｄｓ＝Ｉｏ*ｅ(Vg-Vth)/nVt＝ｗ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗ＝ｅ(-Vth)/nVtであり、
式中、Ｉｄｓはドレイン－ソース間電流であり、Ｖｇはメモリセルのゲート電圧であり、Ｖｔｈはメモリセルのスレッショルド電圧であり、Ｖｔは熱電圧＝ｋ*Ｔ／ｑであり、ｋはボルツマン定数、Ｔはケルビン温度、ｑは電子電荷であり、ｎは傾斜係数＝１＋（Ｃｄｅｐ／Ｃｏｘ）であり、Ｃｄｅｐ＝空乏層の容量、及びＣｏｘはゲート酸化物層の容量であり、Ｉｏは、スレッショルド電圧に等しいゲート電圧におけるメモリセル電流であり、Ｉｏは、（Ｗｔ／Ｌ）*ｕ*Ｃｏｘ*（ｎ－１）*Ｖｔ2に比例し、式中、ｕはキャリア移動度であり、Ｗｔ及びＬはそれぞれ、メモリセルの幅及び長さである。
【0043】
メモリセル（基準メモリセル又は周辺メモリセルなど）又はトランジスタを使用して入力電流Ｉｄｓを入力電圧Ｖｇに変換するＩ－Ｖログ変換器を使用した場合、Ｖｇは以下のとおりである：
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
Ｖｇ＝ｎ*Ｖｔ*ｌｏｇ［Ｉｄｓ／ｗｐ*Ｉｏ］
式中、ｗｐは、基準又は周辺メモリセルのｗである。
【0044】
ベクトルマトリックス乗算器ＶＭＭアレイとして使用されるメモリアレイについて、出力電流は以下である：
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/nVt
Ｉｉｎ＝ｗｐ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗａは、メモリアレイの各メモリセルのｗである。
Ｉｏｕｔ＝ｗａ*Ｉｏ*ｅ(Vg)/nVt、すなわち
Ｉｏｕｔ＝（ｗａ／ｗｐ）*Ｉｉｎ＝Ｗ*Ｉｉｎ
Ｗ＝ｅ(Vthp-Vtha)/nVt
Ｉｉｎ＝ｗｐ*Ｉｏ*ｅ(Vg)/nVt
式中、ｗａは、メモリアレイの各メモリセルのｗである。
【0045】
ワード線又は制御ゲートは、入力電圧のためのメモリセルの入力として使用することができる。
【0046】
代替的に、本明細書に記載されたＶＭＭアレイの不揮発性メモリセルは、線形領域で動作するように構成することができる。
Ｉｄｓ＝ベータ*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重みＷは（Ｖｇｓ－Ｖｔｈ）に比例する。
Ｉｄｓ＝ベータ*（Ｖｇｓ－Ｖｔｈ）*Ｖｄｓ； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）
すなわち、直線領域における重みＷは（Ｖｇｓ－Ｖｔｈ）に比例する。
【0047】
ワード線又は制御ゲート又はビット線又はソース線は、線形領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、メモリセルの出力として使用することができる。
【0048】
Ｉ－Ｖ線形変換器用に、線形領域で動作するメモリセル（基準メモリセル又は周辺メモリセルなど）若しくはトランジスタ、又は抵抗器を使用して、入出力電流を入出力電圧に線形変換することができる。
【0049】
代替的に、本明細書に記載されたＶＭＭアレイのメモリセルは、飽和領域で動作するように構成することができる。
Ｉｄｓ＝（１／２）*ベータ*（Ｖｇｓ－Ｖｔｈ）2； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは（Ｖｇｓ－Ｖｔｈ）2に比例する。
Ｉｄｓ＝（１／２）*ベータ*（Ｖｇｓ－Ｖｔｈ）2； ベータ＝ｕ*Ｃｏｘ*Ｗｔ／Ｌ
Ｗ α （Ｖｇｓ－Ｖｔｈ）2、すなわち重みＷは（Ｖｇｓ－Ｖｔｈ）2に比例する。
【0050】
ワード線、制御ゲート、又は消去ゲートは、飽和領域内で動作するメモリセルの入力として使用することができる。ビット線又はソース線は、出力ニューロンの出力として使用することができる。
【0051】
代替的に、本明細書に記載されるＶＭＭアレイのメモリセルは、ニューラルネットワークの各層又は多層に対して全ての領域又はそれらの組み合わせ（サブスレッショルド、線形、又は飽和）で使用され得る。
【0052】
図１３は、図２に示されるメモリセル２１０に特に適したニューロンＶＭＭアレイ１３００を示し、入力層と次の層との間のシナプスとして利用される。ＶＭＭアレイ１３００は、不揮発性メモリセルのメモリアレイ１３０３と、第１の不揮発性基準メモリセルの基準アレイ１３０１と、第２の不揮発性基準メモリセルの基準アレイ１３０２と、を含む。アレイの列方向に配置された基準アレイ１３０１及び１３０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力が流入する状態で、マルチプレクサ１３１４（一部のみ示す）を通してダイオード接続される。基準セルは、目標基準レベルにチューニング（例えば、プログラム）される。目標基準レベルは、基準ミニアレイマトリックス（図示せず）によって提供される。
【0053】
メモリアレイ１３０３は、２つの目的を果たす。第一に、メモリアレイ１３０３は、ＶＭＭアレイ１３００により使用される重みを、それぞれのメモリセルに記憶する。第二に、メモリアレイ１３０３は、メモリアレイ１３０３に記憶された重みによって、入力（すなわち、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、これを基準アレイ１３０１及び１３０２が入力電圧に変換して、ワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に供給する）を有効に乗算して、次いで、全ての結果（メモリセル電流）を加算して、それぞれのビット線（ＢＬ０～ＢＬＮ）の出力を生成し、この出力は次の層への入力又は最後の層への入力となる。メモリアレイ１３０３が乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性はなくなり、また、電力効率も良い。ここで、電圧入力はワード線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３に提供され、出力は、読み出し（推論）動作中にそれぞれのビット線ＢＬ０～ＢＬＮに現れる。各々のビット線ＢＬ０～ＢＬＮの電流は、その特定のビット線に接続された全ての不揮発性メモリセルからの電流の合計関数を実行する。
【0054】
表６は、ＶＭＭアレイ１３００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示し、ＦＬＴは、浮遊、すなわち電圧が印加されないことを示す。行は、読み出し、消去、及びプログラムの動作を示す。
表６：図１３のＶＭＭアレイ１３００の動作
表６：図１３のＶＭＭアレイ１３００の動作
【表6】
【0055】
図１４は、図２に示されるメモリセル２１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１４００を示す。ＶＭＭアレイ１４００は、不揮発性メモリセルのメモリアレイ１４０３と、第１の不揮発性基準メモリセルの基準アレイ１４０１と、第２の不揮発性基準メモリセルの基準アレイ１４０２と、を含む。基準アレイ１４０１及び１４０２は、ＶＭＭアレイ１４００の行方向に延びる。ＶＭＭアレイは、ＶＭＭアレイ１４００においてワード線が垂直方向に延びることを除いて、ＶＭＭ１３００と同様である。ここで、入力はワード線（ＷＬＡ０、ＷＬＢ０、ＷＬＡ１、ＷＬＢ２、ＷＬＡ２、ＷＬＢ２、ＷＬＡ３、ＷＬＢ３）に提供され、出力は、読み出し動作中にソース線（ＳＬ０、ＳＬ１）に現れる。各ソース線の電流は、その特定のソース線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0056】
表７は、ＶＭＭアレイ１４００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表７：図１４のＶＭＭアレイ１４００の動作
表７：図１４のＶＭＭアレイ１４００の動作
【表7】
【0057】
図１５は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１５００を示す。ＶＭＭアレイ１５００は、不揮発性メモリセルのメモリアレイ１５０３と、第１の不揮発性基準メモリセルの基準アレイ１５０１と、第２の不揮発性基準メモリセルの基準アレイ１５０２と、を含む。基準アレイ１５０１及び１５０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に流入する電流入力を電圧入力ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３に変換するように機能する。実際には、第１及び第２の不揮発性基準メモリセルは、電流入力がＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３を通って流入する状態で、マルチプレクサ１５１２（一部のみ示す）を通してダイオード接続される。マルチプレクサ１５１２は、読み出し動作中に第１及び第２の不揮発性基準メモリセルの各々のビット線（ＢＬＲ０など）の一定電圧を確実にするために、対応のマルチプレクサ１５０５及びカスコーディングトランジスタ１５０４をそれぞれ含む。基準セルは、目標基準レベルにチューニングされる。
【0058】
メモリアレイ１５０３は、２つの目的を果たす。第一に、メモリアレイ１５０３は、ＶＭＭアレイ１５００によって使用される重みを記憶する。第二に、メモリアレイ１５０３は、入力（端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２、及びＢＬＲ３に提供された電流入力であり、基準アレイ１５０１及び１５０２がこれらの電流入力を入力電圧に変換して、制御ゲート（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に供給する）に、メモリセルアレイに記憶された重みを掛けて、次いで、全ての結果（セル電流）を加算して出力を生成し、この出力はＢＬ０～ＢＬＮに現れ、次の層への入力又は最後の層への入力となる。メモリアレイが乗算及び加算の関数を実行することで、別個の乗算及び加算の論理回路の必要性がなくなり、また、電力効率も良い。ここで、入力は制御ゲート線（ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３）に提供され、出力は、読み出し動作中にビット線（ＢＬ０～ＢＬＮ）に現れる。各ビット線の電流は、その特定のビット線に接続されたメモリセルからの全ての電流の合計関数を実行する。
【0059】
ＶＭＭアレイ１５００は、メモリアレイ１５０３内の不揮発性メモリセルの一方向チューニングを実装する。すなわち、各不揮発性メモリセルは消去され、次いで、浮遊ゲートの所望の電荷に達するまで部分的にプログラムされる。過度に多くの電荷が浮遊ゲートに加えられる場合（その場合は誤った値がセルに記憶される）、セルは消去され、一連の部分的なプログラミング動作が最初からやり直される。示されるように、同じ消去ゲート（ＥＧ０又はＥＧ１など）を共有する２つの行は、一緒に消去され（ページ消去として知られる）、その後、各セルは、浮遊ゲートの所望の電荷に達するまで部分的にプログラムされる。
【0060】
表８は、ＶＭＭアレイ１５００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表８：図１５のＶＭＭアレイ１５００の動作
表８：図１５のＶＭＭアレイ１５００の動作
【表8】
【0061】
図１６は、図３に示されるメモリセル３１０に特に適しており、かつ入力層と次の層との間でシナプス及びニューロンの一部として利用される、ニューロンＶＭＭアレイ１６００を示す。ＶＭＭアレイ１６００は、不揮発性メモリセルのメモリアレイ１６０３と、第１の不揮発性基準メモリセルの基準アレイ１６０１と、第２の不揮発性基準メモリセルの基準アレイ１６０２と、を備える。ＥＧ線ＥＧＲ０、ＥＧ０、ＥＧ１、及びＥＧＲ１は垂直に延び、ＣＧ線ＣＧ０、ＣＧ１、ＣＧ２、及びＣＧ３並びにＳＬ線ＷＬ０、ＷＬ１、ＷＬ２、及びＷＬ３は水平に延びる。ＶＭＭアレイ１６００は、ＶＭＭアレイ１６００が双方向チューニングを実装することを除いてＶＭＭアレイ１６００と同様であり、各個々のセルは、個別のＥＧ線の使用により、浮遊ゲートの所望の電荷量に達するために、完全に消去され、部分的にプログラムされ、必要に応じて部分的に消去することができる。示されるように、基準アレイ１６０１及び１６０２は、端子ＢＬＲ０、ＢＬＲ１、ＢＬＲ２及びＢＬＲ３内の入力電流を制御ゲート電圧ＣＧ０、ＣＧ１、ＣＧ２及びＣＧ３に変換し（マルチプレクサ１６１４を介したダイオード接続された基準セルの作用を通じて）、これらの電圧は行方向でメモリセルに印加される。電流出力（ニューロン）は、ビット線ＢＬ０～ＢＬＮ中にあり、各ビット線は、その特定のビット線に接続された不揮発性メモリセルからの全ての電流を合計する。
【0062】
表９は、ＶＭＭアレイ１６００の動作電圧を示す。表中の列は、選択セルのワード線、非選択セルのワード線、選択セルのビット線、非選択セルのビット線、選択セルの制御ゲート、選択セルと同じセクタ内の非選択セルの制御ゲート、選択セルとは異なるセクタ内の非選択セルの制御ゲート、選択セルの消去ゲート、非選択セルの消去ゲート、選択セルのソース線、及び非選択セルのソース線に加えられる電圧を示す。行は、読み出し、消去、及びプログラムの動作を示す。
表９：図１６のＶＭＭアレイ１６００の動作
表９：図１６のＶＭＭアレイ１６００の動作
【表9】
【0063】
ＶＭＭアレイへの入力は、アナログレベル、バイナリレベル、タイミングパルス、又はデジタルビットであり得、出力は、アナログレベル、バイナリレベル、タイミングパルス、又はデジタルビット（この場合、出力アナログレベルの電流又は電圧をデジタルビットに変換するために出力ＡＤＣが必要とされる）であり得る。
【0064】
ＶＭＭアレイ内の各々のメモリセルに関して、各々の重みＷは、単一のメモリセルによって、又は差分セルによって、又は２つのブレンドメモリセル（２つ以上のセルの平均）によって実装され得る。差分セルの場合では、重みＷを差分重み（Ｗ＝Ｗ＋－Ｗ－）として実装するために、２つのメモリセルが必要とされる。２つのブレンドメモリセルの場合は、２つのセルの平均として重みＷを実装するために２つのメモリセルが必要とされる。
【0065】
従来技術のＶＭＭシステムに関する１つの課題は、２つの可能な値（すなわち、１及び０）のみを記憶することができる従来のメモリアレイよりはるかに高い精度が必要とされるので、所望のアナログ値をセル（書き込み動作及び検証動作の１つ以上のシーケンスを含む）に記憶するのに比較的長い時間がかかる可能性があることである。ここで、書き込み動作は、消去動作、プログラム動作、又は消去動作とプログラム動作の両方を含み、検証動作は、書き込み動作が正しく実行されたことを確認するための読み出し動作である。
【0066】
所望のアナログ値を選択された不揮発性メモリセルに記憶するためのタイミングオーバーヘッドが低減された、改善されたＶＭＭシステムが必要とされている。更に、ＶＭＭアレイ内の他のメモリセルを同時に読み出しながら（例えば、重み調整動作中に検証動作を実行するため、又はニューラルネットワークの推論を実行するため）、ＶＭＭアレイ内のメモリセルに書き込むことができる（例えば、ニューラルネットワーク内の重み更新を実行するため）ＶＭＭシステムを有することが望ましい。
【発明の概要】
【0067】
書き込みと検証又は読み出しとの同時動作を可能にするＶＭＭシステム回路の多数の実施形態が開示される。「書き込み」は、セルをプログラムすること及び／又はセルを消去することなどによって、メモリセルに記憶された重みを変える動作を指す。「検証」とは、メモリセルの出力（セル電流など）を検知し、目標に達したことを確認する動作を指す。「読み出し」は、メモリセルの出力を検知する動作を指す。一部の実施形態では、書き込みと検証又は読み出しとの同時動作は、メモリの異なるバンク間で行われる。他の実施形態では、書き込みと検証又は読み出しとの同時動作は、メモリの異なるブロック間で行われ、各ブロックは、メモリの２つ以上のバンクを備える。実施形態は、ＶＭＭアレイにおける重み書き込み及び検証又は読み出し動作のためのタイミングオーバーヘッドを実質的に低減する。一実施形態では、アナログニューラルメモリシステムは、不揮発性メモリセルの第１のアレイを備える第１のバンクと、不揮発性メモリセルの第２のアレイを備える第２のバンクと、第１のバンク及び第２のバンクによって共有される書き込み回路と、第１のバンク及び第２のバンクによって共有される検知回路と、第１のバンク及び第２のバンクのうちの一方に対して書き込み回路を使用する書き込み動作、並びに第１のバンク及び第２のバンクのうちの他方に対して検知回路を使用する検証動作を同時に実行するための制御回路と、を備える。
【0068】
別の実施形態では、不揮発性メモリセルの第１のアレイを備える第１のバンクと、不揮発性メモリセルの第２のアレイを備える第２のバンクと、を備える、アナログニューラルメモリにおいて、書き込みと検証との同時動作を実行する方法が開示され、方法は、第１のバンク及び第２のバンクのうちの一方に対する書き込み動作、並びに第１のバンク及び第２のバンクのうちの他方に対する検証動作を同時に実行するステップを含む。
【0069】
別の実施形態では、アナログニューラルメモリシステムは、不揮発性メモリセルの２つ以上のバンクを備える第１のブロックであって、各バンクは不揮発性メモリセルのアレイを備える、第１のブロックと、不揮発性メモリセルの２つ以上のバンクを備える、第２のブロックであって、各バンクが不揮発性メモリセルのアレイを備える、第２のブロックと、第１のブロック及び第２のブロックのうちの一方に対する書き込み動作、並びに第１のバンク及び第２のバンクのうちの他方に対する検証動作を同時に実行するための制御回路と、を備える。
【0070】
別の実施形態では、不揮発性メモリセルの２つ以上のバンクを備える第１のブロックと、不揮発性メモリセルの２つ以上のバンクを備える第２のブロックと、を備える、アナログニューラルメモリにおいて、書き込みと検証との同時動作を実行する方法が開示され、方法は、第１のブロック及び第２のブロックのうちの一方に対する書き込み動作、並びに第１のブロック及び第２のブロックのうちの他方に対する読み出し動作を同時に実行するステップを含む。
【0071】
別の実施形態では、メモリセルの複数のベクトルマトリックス乗算（vector multiplication by matrix、ＶＭＭ）アレイを備えるニューラルネットワークにおいて、書き込みと検証又は読み出しとの同時動作を実行する方法が開示され、方法は、異なるＶＭＭアレイに書き込み動作及び検証又は読み出し動作を同時に実行するステップを含む。
【0072】
【0073】
【0074】
【0075】
【0076】
【0077】
【0078】
【0079】
【0080】
【0081】
【0082】
【0083】
【0084】
【0085】
【0086】
【0087】
【0088】
【0089】
【0090】
【0091】
【0092】
【0093】
【0094】
【0095】
【0096】
【図面の簡単な説明】
【0097】
【図1】先行技術の人工ニューラルネットワークを示す。
【図2】先行技術のスプリットゲートフラッシュメモリセルを示す。
【図3】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図4】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図5】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図6】別の先行技術のスプリットゲートフラッシュメモリセルを示す。
【図7】先行技術の積層ゲートフラッシュメモリセルを示す。
【図8】ツインスプリットゲートメモリセルを示す。
【図9】１つ以上のＶＭＭアレイを利用する例示的な人工ニューラルネットワークの様々なレベルを示す。
【図10】ＶＭＭアレイ及び他の回路を備えるＶＭＭシステムを示す。
【図11】１つ以上のＶＭＭシステムを利用する例示的な人工ニューラルネットワークを示す。
【図12】ＶＭＭアレイの一実施形態を示す。
【図13】ＶＭＭアレイの別の実施形態を示す。
【図14】ＶＭＭアレイの別の実施形態を示す。
【図15】ＶＭＭアレイの別の実施形態を示す。
【図16】ＶＭＭアレイの別の実施形態を示す。
【図17A】２つのバンクを備えるＶＭＭシステムを示す。
【図18A】２つのブロックに編成された４つのバンクを備える、ＶＭＭシステムを示す。
【図18B】１つのブロックに編成された４つのバンクを備える、ＶＭＭシステムを示す。
【図19】バンクごとの書き込みと検証との同時動作のための制御信号及び回路を示す。
【図20】ブロックごとの書き込みと検証との同時動作のための制御信号及び回路を示す。
【図21】ブロックごとの書き込みと検証との同時動作のために構成されたＶＭＭシステムを示す。
【図22】バンクごとの書き込みと検証との同時動作のために構成されたＶＭＭシステムを示す。
【図23】バンクごとの書き込みと検証との同時動作のために構成された別のＶＭＭシステムを示す。
【発明を実施するための形態】
【0098】
本発明のアナログニューラルネットワークのＶＭＭシステムは、ＣＭＯＳ技術及び不揮発性メモリアレイの組み合わせを利用する。
＜＜改善されたＶＭＭシステムの実施形態＞＞
＜＜改善されたＶＭＭシステムの実施形態＞＞
【0099】
図１７Ａは、ＶＭＭシステム１７００のブロック図を示す。ＶＭＭシステム１７００は、バンク１７３１及びバンク１７３２を備える。バンク１７３１は、ＶＭＭアレイ１７０１と、ＤＡＣ（デジタル－アナログ変換器）及び行デコーダ（行入力回路）１７０２と、高電圧デコーダ１７０３と、列デコーダ１７０４とを備える。バンク１７３２は、ＶＭＭアレイ１７０５と、ＤＡＣ及び行デコーダ１７０６と、高電圧デコーダ１７０７と、列デコーダ１７０８とを備える。ＤＡＣ及び行デコーダ１７０２のＤＡＣは、行入力デジタルビットを、ニューラル読み出し（ニューラルネットワークの推論動作）中などにＶＭＭアレイ１７０１の行入力に適用されるアナログバイアス／タイミングに変換するために使用される。
【0100】
ＶＭＭシステム１７００は、チャージポンプ１７１１、チャージポンプレギュレータ１７１２、及び高電圧レベル生成器１７１３を含む、高電圧ＨＶ生成ブロック１７１０を更に備える。ＶＭＭシステム１７００は、低電圧ＬＶ生成ブロック１７１８、アルゴリズムコントローラ１７１４、アナログ回路１７１５、制御論理１７１６、及び試験制御論理１７１７を更に備える。
【0101】
ＶＭＭシステム１７００は、検知回路（ビット線／列出力回路）１７２１及び（列）書き込み回路１７２２を更に備え、これらの両方は、ＶＭＭ１７０１及びＶＭＭ１７０５によって共有される。検知回路１７２１は、検証及び神経読み出しのための回路（推論のため、アナログ－デジタルＡＤＣ回路などを含む）を含む。書き込み回路１７２２は、ビット線バイアス電圧又はプログラム電流レベルを制御するなど、メモリセルのプログラミング／消去を重みターゲット（セル電流ターゲット）に制御する。したがって、図１７Ｂでは、検知回路１７２１は、ＶＭＭアレイ１７０１の検証又は読み出し動作中にＶＭＭアレイ１７０１に結合され、書き込み回路１７２２は、ＶＭＭアレイ１７０５の書き込み動作（プログラム又は消去）中にＶＭＭアレイ１７０５に結合される。同様に、図１７Ｃでは、検知回路１７２１は、ＶＭＭアレイ１７０５の検証又は読み出し動作中にＶＭＭアレイ１７０５に結合され、書き込み回路１７２２は、ＶＭＭアレイ１７０１の書き込み動作中にＶＭＭアレイ１７０１に結合される。
【0102】
再び図１７Ａを参照すると、ブロック１７４１は、バンク１７３１と、バンク１７３２と、検知回路１７２１と、書き込み回路１７２２と、を備える、論理ユニットである。
【0103】
図１８Ａは、図１７のＶＭＭシステム１７００の変形である、ＶＭＭシステム１８００を示す。ＶＭＭシステム１８００は、２倍の数のＶＭＭアレイ及び関連する回路を有する、ＶＭＭシステム１７００と同じ構成要素を備える。ＶＭＭシステム１８００は、２倍の数のＶＭＭアレイを有するように示されているが、これは決して限定することを意味するものではなく、範囲を超えることなく任意の数のＶＭＭアレイが設けられてもよい。したがって、ＶＭＭシステム１８００は、バンク１８３１及びバンク１８３２を更に備える。バンク１８３１は、ＶＭＭアレイ１８０１と、ＤＡＣ及び行デコーダ（行入力回路）１８０２と、高電圧デコーダ１８０３と、列デコーダ１８０４とを備える。バンク１８３２は、ＶＭＭアレイ１８０５と、ＤＡＣ及び行デコーダ１８０６と、高電圧デコーダ１８０７と、列デコーダ１８０８とを備える。ＶＭＭシステム１８００は、検知回路１８２１及び書き込み回路１８２２を更に備え、これらは両方ともＶＭＭ１８０１及びＶＭＭ１８０５によって共有される。
【0104】
高電圧発生ブロック１７１０、低電圧発生ブロック１７１８、アルゴリズムコントローラ１７１４、アナログ回路１７１５、制御ロジック１７１６、及びテスト制御ロジック１７１７は、ＶＭＭアレイ１７０１、１７０５、１８０１、及び１８０５によって共有される。
【0105】
ブロック１８４１は、バンク１８３１と、バンク１８３２と、検知回路１８２１と、書き込み回路１８２２と、を備える、論理ユニットである。
【0106】
図１８Ｂは、ＶＭＭシステム１８００を再び示す。ここで、ブロック１８５１は、バンク１７３１、１７３２、１８３１及び１８３２と、検知回路１７２１及び１８２１と、書き込み回路１７２２及び１８２２と、を備える、論理ユニットである。したがって、本明細書で使用される場合、「ブロック」は、２つのバンク又は３つ以上のバンクからなることができる。
【0107】
図１９は、アナログニューラルメモリシステムにおいて使用され得る、図１７～図１８に示されるもの等の複数のバンクにわたって検証と書き込みとの同時動作を実行するための制御信号１９００を示す。制御信号１９００は、制御ロジック１７１６、アルゴリズムコントローラ１７１４、高電圧発生ブロック１７１０、及び低電圧発生ブロック１７１８の組み合わせによって生成され、これらは一緒に又は部分的に制御回路１９０３と呼ぶことができる。この例では、バンクは、セット１９０１（第１のバンク及び場合によっては他のバンクを含む）及びセット１９０２（第２のバンク及び場合によっては他のバンクを含む）である、セットに分割される。制御信号１９００に応答して、バンクのセット１９０１が書き込み回路（書き込み回路１７２２又は１８２２など、図示せず）を使用して書き込まれている（ｗｒｔと示される）ときに、バンクのセット１９０２は、検知回路（検知回路１７２１又は１８２１など、図示せず）を使用して検証（読み出し）されている（ｖｆｙと示される）。制御信号１９００に応答して、バンクのセット１９０１が検証されている（又は読み出されている）ときに、バンクのセット１９０２は、書き込まれている（プログラム又は消去されている）。バンクを順次ではなく同時に動作させることによって、プログラム及び検証プロセスのための時間の総量は、最大で半分に短縮される。
【0108】
図２０は、複数のバンクにわたって検証と書き込みとの同時動作を実行するための制御信号２０００を示す。制御信号２０１０及び２０２０を含む制御信号２０００は、制御ロジック１７１６、アルゴリズムコントローラ１７１４、高電圧発生ブロック１７１０、及び低電圧発生ブロック１７１８の組み合わせによって生成され、これらは、ここでも、一緒に又は部分的に制御回路１９０３と呼ぶことができる。この例では、バンクは、セット２００１（例えば、第１のバンク及び場合によっては他のバンクを含むことができる）、セット２００２（例えば、第２のバンク及び場合によっては他のバンクを含むことができる）、セット２００３（例えば、第３のバンク及び場合によっては他のバンクを含むことができる）、及びセット２００４（例えば、第４のバンク及び場合によっては他のバンクを含むことができる）である、セットに分割される。制御信号２０１０に応答して、バンクのセット２００１が書き込み回路（書き込み回路１７２２又は１８２２など、図示せず）を使用して書き込まれていると示される）ときに、バンクのセット２００２は、検知回路（検知回路１７２１又は１８２１など、図示せず）を使用して検証（又は読み出し）されている。制御信号２０１０に応答して、バンクのセット２００１が検証されている（又は読み出されている）ときに、バンクのセット２００２が書き込まれており、バンクのセット２００１が書き込まれているときに、バンクのセット２００２が検証されている（又は読み出されている）。制御信号２０２０に応答して、バンクのセット２００３が書き込まれ、かつ検証されている（又は読み出されている）ときに、バンクのセット２００４は、推論ニューラルネットワーク動作（又は検証）などのために読み出されており、バンクのセット２００３が書き込まれているときに、バンクのセット２００４は、検証されている（又は読み出されている）。ブロックを順次ではなく同時に動作させることによって、プログラム及び検証プロセスのための時間の総量は、最大で半分に短縮される。ブロックに同時に動作することによって、ニューラルネットワークのいくつかの部分は、他の部分が重み更新などのための書き込み動作を実行している間に、（推論のための）ニューラル読み出しを実行することができる。
【0109】
図２０の実装の一例を図２１に示す。ＶＭＭシステム２１００は、ブロックのアレイを備え、ブロックのアレイの最初の行は、ブロック２１０１0,0、．．．、２１０１0,mを含み、ブロックのアレイの最後の行は、ブロック２１０１n,0、．．．、２１０１n,mを含み、ｍは、ＶＭＭシステム２１００におけるブロックの列の整数であり、ｎは、ＶＭＭシステム２１００におけるブロックの行の整数である。この例では、図２０を参照すると、ブロック２１０１0,0、２１０１n,0、２１０１n,m（並びに図示されていないアレイ内のいくつかの他のブロック）は、ブロックのセット２００１内にあり、ブロック２１０１0,m（並びに図示されていないアレイ内のいくつかの他のブロック）は、ブロックのセット２００２内にある。図２１に取り込まれた特定の時点において、セット２００１内のブロック（例えば、不揮発性メモリセルの２つ以上のバンクを含む第１のブロックを含むことができ、各バンクは不揮発性メモリセルのアレイを含む）が書き込まれており、セット２００２内のブロック（例えば、不揮発性メモリセルの２つ以上のバンクを含む第２のブロックを含むことができ、各バンクは不揮発性メモリセルのアレイを含む）が検証（読み出し）されている。
【0110】
図１７Ａの実装の一例を図２２に示す。ＶＭＭシステム２２００は、ＶＭＭアレイ１７０１及び１７０５と、検知回路１７２１と、書き込み回路１７２２と、第１及び第２の書き込みマルチプレクサ２２０１及び２２０２と、第１及び第２の読み出し（検証）マルチプレクサ２２０３及び２２０４と、を備える。第１の書き込みマルチプレクサ２２０１は、有効化されると、ＶＭＭアレイ１７０１を書き込み回路１７２２に結合する。第２の書き込みマルチプレクサ２２０２は、有効化されると、ＶＭＭアレイ１７０５を書き込み回路１７２２に結合する。第１の読み出しマルチプレクサ２２０３は、有効化されると、ＶＭＭアレイ１７０１を検知回路１７２１に結合する。第２の読み出しマルチプレクサ２２０４は、有効化されると、ＶＭＭアレイ１７０５を検知回路１７２１に結合する。上記では、２つの書き込みマルチプレクサ及び２つの読み出しマルチプレクサを用いて説明したが、これは限定を意味するものではないことを理解されたい。範囲を逸脱することなく、２つの別個のマルチプレクサの代わりに単一のマルチプレクサを使用することができる。
【0111】
図１７Ａの実装の別の例を図２３に示す。ＶＭＭシステム２３００は、ＶＭＭアレイ１７０１及び１７０５と、検知回路１７２１と、書き込み回路１７２２と、第１及び第２の書き込みマルチプレクサ２３０１及び２３０２と、第１及び第２の読み出し（検証）マルチプレクサ２３０３及び２３０４と、列マルチプレクサ２３０５と、を備える。第１の書き込みマルチプレクサ２３０１は、有効化されると、ＶＭＭアレイ１７０１を書き込み回路１７２２に結合する。第２の書き込みマルチプレクサ２３０２は、有効化されると、ＶＭＭアレイ１７０５を書き込み回路１７２２に結合する。第１の読み出しマルチプレクサ２３０３は、有効化されると、ＶＭＭアレイ１７０１を検知回路１７２１に結合する。第２の読み出しマルチプレクサ２３０４は、有効化されると、ＶＭＭアレイ１７０５を検知回路１７２１に結合する。列マルチプレクサ２３０５は、有効化されると、ＶＭＭアレイ１７０１内のビット線をＶＭＭアレイ１７０５内のビット線に接続し、その結果、ＶＭＭアレイ１７０１及び１７０５の両方が、同じビット線に結合され、かつ単一のアレイとして制御され得る。上記では、２つの書き込みマルチプレクサ及び２つの読み出しマルチプレクサを用いて説明したが、これは限定を意味するものではないことを理解されたい。範囲を逸脱することなく、２つの別個のマルチプレクサの代わりに単一のマルチプレクサを使用することができる。
【0112】
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17A】
【図17B】
【図17C】
【図18A】
【図18B】
【図19】
【図20】
【図21】
【図22】
【図23】