特許 7523983 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-19

(45)【発行日】2024-07-29

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/304 20060101AFI20240722BHJP

   H01L 27/00 20060101ALI20240722BHJP

   H01L 21/336 20060101ALI20240722BHJP

   H01L 29/788 20060101ALI20240722BHJP

   H01L 29/792 20060101ALI20240722BHJP

   H01L 21/3205 20060101ALI20240722BHJP

   H01L 21/768 20060101ALI20240722BHJP

   H01L 23/522 20060101ALI20240722BHJP

   H01L 21/02 20060101ALI20240722BHJP

   H01L 25/07 20060101ALI20240722BHJP

   H01L 25/065 20230101ALI20240722BHJP

   H01L 25/18 20230101ALI20240722BHJP

   H10B 41/27 20230101ALI20240722BHJP

   H10B 41/40 20230101ALI20240722BHJP

   H10B 43/27 20230101ALI20240722BHJP

   H10B 43/40 20230101ALI20240722BHJP

   H10B 80/00 20230101ALI20240722BHJP

【ＦＩ】

H01L21/304 622W

H01L27/00 301B

H01L29/78 371

H01L21/88 J

H01L21/02 B

H01L25/08 C

H10B41/27

H10B41/40

H10B43/27

H10B43/40

H10B80/00

【請求項の数】 20

(21)【出願番号】P 2020125438

(22)【出願日】2020-07-22

(65)【公開番号】P2022021688

(43)【公開日】2022-02-03

【審査請求日】2023-03-07

(73)【特許権者】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110000408

【氏名又は名称】弁理士法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】大久保 拓郎

(72)【発明者】

【氏名】林 秀和

【審査官】境 周一

(56)【参考文献】

【文献】米国特許出願公開第２０１３／０１６８０１７（ＵＳ，Ａ１）

【文献】特開２０１４－１６７９６６（ＪＰ，Ａ）

【文献】特開２０１５－０１８９６７（ＪＰ，Ａ）

【文献】特開平０２－２０２０２４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０３４０２６４（ＵＳ，Ａ１）

【文献】特開平１１－０６７７０１（ＪＰ，Ａ）

【文献】特開２０１２－２０９１３３（ＪＰ，Ａ）

【文献】特開２０２１－０４８３０３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３０４

Ｈ０１Ｌ ２７／００

Ｈ１０Ｂ ４１／４０

Ｈ１０Ｂ ４１／２７

Ｈ１０Ｂ ４３／４０

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／０２

Ｈ０１Ｌ ２５／０７

(57)【特許請求の範囲】

【請求項1】

第１の半導体基板と第２の半導体基板とを貼り合わせて積層体を形成し、
前記第１の半導体基板の外周部と、前記第２の半導体基板の外周部との間に設けられる間隙に、第１の粘度を有する第１のフィル材を埋め込み、
前記第１のフィル材を前記間隙に埋め込んだのち、前記第１のフィル材に隣接するように、前記第１の粘度より粘度の高い第２の粘度を有する第２のフィル材を前記間隙に埋め込み、
前記第２の半導体基板を薄層化する、
半導体装置の製造方法。

【請求項2】

前記第１のフィル材は有機化合物を含み、前記第２のフィル材はガラス材料又は無機ポリマーを含む、
請求項１に記載の半導体装置の製造方法。

【請求項3】

前記間隙は、前記積層体の断面視において、
前記第１の半導体基板の表面及び前記第２の半導体基板の表面に沿って設けられ、
前記第１の半導体基板の端部及び前記第２の半導体基板の端部よりも、前記第１の半導体基板及び前記第２の半導体基板の中心側に位置する第１の間隙部と、前記第１の間隙部と前記第１の半導体基板の端部及び前記第２の半導体基板の端部との間に設けられる第２の間隙部とを含む、
請求項２に記載の半導体装置の製造方法。

【請求項4】

前記第１のフィル材は前記第１の間隙部に埋め込み、前記第２のフィル材は前記第２の間隙部に埋め込む、
請求項３に記載の半導体装置の製造方法。

【請求項5】

前記積層体の断面視において、前記第２の間隙部の厚さは前記第１の間隙部の厚さよりも厚い、
請求項４に記載の半導体装置の製造方法。

【請求項6】

前記第１のフィル材は、スポイト、ディスペンサー、又は、スピンコートを用いて、前記第１の間隙部に埋め込む、
請求項４に記載の半導体装置の製造方法。

【請求項7】

前記第２のフィル材は、前記第２のフィル材を薄膜状に付着させたフィルムを、前記積層体の外周に沿って、前記積層体に擦り付けることにより、前記第２の間隙部に埋め込む、
請求項６に記載の半導体装置の製造方法。

【請求項8】

前記第２のフィル材を埋め込んだのちに、前記第２の間隙部からはみ出した前記第２のフィル材を、研磨フィルムを用いて除去する、
請求項４に記載の半導体装置の製造方法。

【請求項9】

前記積層体を形成する前に、
前記第１の半導体基板に、第１の回路部と、前記第１の回路部に電気的に接続される第１の金属パッドとを形成し、
前記第２の半導体基板に、第２の回路部と、前記第２の回路部に電気的に接続される第２の金属パッドとを形成し、
前記第１の金属パッドと、前記第２の金属パッドとを接続することで、前記第１の半導体基板と第２の半導体基板とを貼り合わせて前記積層体を形成する、
請求項４に記載の半導体装置の製造方法。

【請求項10】

前記積層体を形成する前に、前記第１の半導体基板と前記第２の半導体基板との少なくとも一方に貫通電極を形成する、
請求項４に記載の半導体装置の製造方法。

【請求項11】

第１の回路部を有する第１の半導体基板と、
前記第１の半導体基板の中心部において、前記第１の回路部と貼り合わされる第２の回路部を有し、前記第１の半導体基板よりも薄層化された第２の半導体基板と、
前記貼り合わされた前記第１の回路部と前記第２の回路部との外周部に設けられ、旦つ、前記第１の半導体基板の外周部と、前記第２の半導体基板の外周部との間に設けられる間隙と、
前記間隙に設けられ、第１の粘度を有する第１のフィル材と、
前記第１のフィル材に隣接し前記間隙に設けられ、前記第１の粘度より粘度の高い第２の粘度を有する第２のフィル材と、を有する、
半導体装置。

【請求項12】

前記第１のフィル材は有機化合物を含み、前記第２のフィル材はガラス材料又は無機ポリマーを含む、
請求項１１に記載の半導体装置。

【請求項13】

前記間隙は、
前記第１の半導体基板の表面及び前記第２の半導体基板の表面に沿って設けられ、
前記第１の半導体基板の端部及び前記第２の半導体基板の端部よりも、前記第１の半導体基板及び前記第２の半導体基板の中心側に位置する第１の間隙部と、前記第１の間隙部と前記第１の半導体基板の端部及び前記第２の半導体基板の端部との間に設けられる第２の間隙部とを含む、
請求項１２に記載の半導体装置。

【請求項14】

前記第１のフィル材は前記第１の間隙部に設けられ、前記第２のフィル材は前記第２の間隙部に設けられる、
請求項１３に記載の半導体装置。

【請求項15】

前記第２の間隙部の厚さは前記第１の間隙部の厚さよりも厚い、
請求項１４に記載の半導体装置。

【請求項16】

前記第１の回路部は、第１の金属パッドを有し、
前記第２の回路部は、第２の金属パッドを有し、
前記第１の金属パッドと、前記第２の金属パッドとは電気的に接続される、
請求項１４に記載の半導体装置。

【請求項17】

前記第１の半導体基板と前記第２の半導体基板との少なくとも一方は、貫通電極を有する、
請求項１４に記載の半導体装置。

【請求項18】

前記第１のフィル材は、前記第１の回路部と、前記第２の回路部と、前記第２のフィル材とのそれぞれと接する、請求項１１に記載の半導体装置。

【請求項19】

前記第１のフィル材は、前記第２の間隙部には設けられない、請求項１４に記載の半導体装置。

【請求項20】

前記第１のフィル材は、シリコン化合物と、有機溶剤とを含む、請求項１１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

半導体装置の製造方法として、例えば、ＣＭＯＳを含む周辺回路を有する第１の半導体基板と、メモリセルアレイを有する第２の半導体基板とを、それぞれ形成したのち、第１の半導体基板と、第２の半導体基板とを貼り合せる貼合プロセスが知られている。貼合プロセスでは、第１の半導体基板に設けられた金属パッドと、第２の半導体基板に設けられた金属パッドとを接合する。

【先行技術文献】

【特許文献】

【0003】

【文献】特許第５７８４６５８号公報

【文献】特許第６２１２７２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示の実施形態に係る半導体装置及び半導体装置の製造方法を用いて、半導体記憶装置の生産性を向上する。

【課題を解決するための手段】

【0005】

一実施形態に係る半導体装置の製造方法は、第１の半導体基板と第２の半導体基板とを貼り合わせて積層体を形成し、前記第１の半導体基板の外周部と、前記第２の半導体基板の外周部との間に設けられる間隙に、第１の粘度を有する第１のフィル材を埋め込み、前記第１のフィル材を前記間隙に埋め込んだのち、前記第１のフィル材に隣接するように、前記第１の粘度より粘度の高い第２の粘度を有する第２のフィル材を前記間隙に埋め込み、前記第２の半導体基板を薄層化する。

【0006】

一実施形態に係る半導体装置は、第１の半導体基板と、前記第１の半導体基板と貼り合わせて積層体を構成し、第１の半導体基板よりも薄層化された第２の半導体基板と、前記第１の半導体基板の外周部と、前記第２の半導体基板の外周部との間に設けられる間隙と、前記間隙に設けられ、第１の粘度を有する第１のフィル材と、前記第１のフィル材に隣接し前記間隙に設けられ、前記第１の粘度より粘度の高い第２の粘度を有する第２のフィル材と、を有する。

【図面の簡単な説明】

【0007】

【図1】一実施形態に係る半導体装置を示す斜視図である。

【図2】一実施形態に係る半導体装置を示す断面図である。

【図3】一実施形態に係る半導体装置を示す断面図である。

【図4】一実施形態に係る半導体装置の製造工程を示す断面図である。

【図5】一実施形態に係る半導体装置を製造する半導体製造装置を示す図である。

【図6】一実施形態に係る半導体装置の製造方法を説明するための図である。

【図7】一実施形態に係る半導体装置の製造方法を説明するための図である。

【図8】一実施形態に係る半導体装置を製造する半導体製造装置を示す図である。

【図9】一実施形態に係る半導体装置の構成例を示す断面図である。

【発明を実施するための形態】

【0008】

以下、実施形態にかかる半導体装置及び半導体装置の製造方法を、図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複する説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成要素の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想には、特許請求の範囲に記載されたものに対して、種々の変更を加えたものが含まれる。

【0009】

＜半導体装置１の全体構成＞
図１は、本実施形態に係る半導体装置１を示す斜視図である。図２は、図１に示す半導体装置１に含まれる領域１００のＡ１－Ａ２に沿った断面図である。図３は、図１に示す半導体装置１に含まれる領域１００のＡ１－Ａ２に沿ったより詳細な断面図である。本実施形態に係る半導体装置１の構成は、図１から図３までに示される構成に限定されない。

【0010】

図１に示すように、半導体装置１は第１の半導体基板２２、及び第２の半導体基板２３を有する。第１の半導体基板２２は、基板１１、及び基板１１の上に設けられる第１の回路部１２を有する。第２の半導体基板２３は、基板１３、及び基板１３の上に設けられる第２の回路部１４を有する。詳細は後述するが、第１の回路部１２及び第２の回路部１４は、複数のトランジスタ及び受動素子などのデバイスを有するデバイス層である。また、詳細は後述するが、第１の回路部１２は第１の金属パッド５（図３）を有し、第２の回路部１４は第２の金属パッド８（図３）を有し、第１の金属パッド５（図３）と第２の金属パッド８（図３）とを接続することで、第１の半導体基板２２は第２の半導体基板２３と貼合される。なお、図１では、第１のフィル材４１（図２）、及び第２のフィル材４２（図２）の図示を省略する。また、基板１１、及び基板１３は、例えばシリコン基板（シリコンウエハ）である。

【0011】

第１の半導体基板２２、及び第２の半導体基板２３を製造する過程で、それぞれの基板は、複数回の化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により加工される。その結果、第１の半導体基板２２、及び第２の半導体基板２３において、第１の回路部１２の端部及び第２の回路部１４の端部は、過剰に研磨された形状、所謂、ロールオフ（末端過研磨）な形状を有する。図１では、半導体装置１の構成を簡単に示すため、第１の回路部１２の厚さ及び第２の回路部１４の厚さは、一様としているが、実際は、図２以降で図示するように、第１の回路部１２の厚さ及び第２の回路部１４の厚さは、第１の半導体基板２２の中心部、及び第２の半導体基板２３の中心部から、第１の半導体基板２２の端部２２ｂ、及び第２の半導体基板２３の端部２３ｂにいくほど、薄くなる。

【0012】

図２に示すように、半導体装置１は、第１の半導体基板２２と第２の半導体基板２３との間に設けられる間隙１５を有する。図１と同一、又は類似する構成の説明は省略されることがある。半導体装置１の断面視において、間隙は、第１の半導体基板２２の表面２２ａ、及び第２の半導体基板２３の表面２３ａに沿って設けられる。間隙は、第１の間隙部１５ａ、及び第２の間隙部１５ｂを有する。第１の間隙部１５ａは、第１の半導体基板２２の端部２２ｂ及び前記第２の半導体基板２３の端部２３ｂよりも、第１の半導体基板２２及び前記第２の半導体基板２３の中心１０１側に位置する。第２の間隙部１５ｂは、第１の間隙部１５ａと、第１の間隙部１５ａと第１の半導体基板２２の端部２２ｂ及び第２の半導体基板２３の端部２３ｂとの間に設けられる。また、半導体装置１は、第１のフィル材４１、及び第２のフィル材４２を有する。

【0013】

符号Ｓは第１の半導体基板２２と第２の半導体基板２３との貼合面を示す。貼合面Ｓは便宜的に示す面である。半導体装置１は、第１の半導体基板２２と第２の半導体基板２３とを貼合した積層体を有し、第１の半導体基板２２と第２の半導体基板２３とは一体化されている。例えば、貼合面Ｓは半導体装置１の断面を解析することにより判別可能である。

【0014】

本実施形態に係る半導体装置１において、例えば、第１の半導体基板２２の表面２２ａは第１の半導体基板２２の外周部と呼んでもよく、第２の半導体基板２３の表面２３ａは第２の半導体基板２３の外周部と呼んでもよく、間隙１５は間隙部又は未貼合部と呼んでもよく、第１の間隙部１５ａは間隙１５の薄層部又は最内周薄層部と呼んでもよく、第２の間隙部１５ｂは間隙１５の厚層部又は最外周厚層部と呼んでもよい。

【0015】

例えば、第１の間隙部１５ａの（断面視における）厚さＬＶＭＨは５０μｍ以下であり、第１の間隙部１５ａの奥行方向の長さ（断面視における幅）ＬＶＭＤは、３５０μｍ以上３５００μｍ以下である。例えば、第２の間隙部１５ｂの（断面視における）厚さＨＶＭＨは５０μｍより厚く７００μｍ以下であり、第２の間隙部１５ｂの奥行方向の長さ（断面視における幅）ＨＶＭＤは、３５０μｍよりも小さい。第２の間隙部１５ｂの厚さＨＶＭＨは第１の間隙部１５ａの厚さＬＶＭＨよりも厚い。

【0016】

第１のフィル材４１は、間隙１５、特に第１の間隙部１５ａに設けられる。第１のフィル材４１が設けられる第１の間隙部１５ａは薄層であるため、第１のフィル材４１を構成する材料が粘度の大きい（高粘度）材料の場合は、第１のフィル材４１を構成する材料が第１の間隙部１５ａを埋めることができない可能性がある。その結果、第１の半導体基板２２と第２の半導体基板２３とを貼り合わせて積層体を形成したのち、第１の半導体基板２２と第２の半導体基板２３との少なくとも一方の半導体基板を薄膜化する際に、チッピング及び剥がれが生じる可能性がある。よって、第１のフィル材４１を構成する材料は、第１の間隙部１５ａに細部まで浸透するような粘度の小さい（低粘度）材料であることが好ましい。第１のフィル材４１を構成する材料は、有機化合物を含む。第１のフィル材４１を構成する材料は、例えば、シリコン化合物、及び有機溶剤を含む。また、第１のフィル材４１の材料の粘度μ１は、０．１ｍＰａ・ｓ（ミリパスカル秒）以上１０００ｍＰａ・ｓ未満であり、例えば、２．２ｍＰａ・ｓである。

【0017】

第２のフィル材４２は、間隙１５、特に第２の間隙部１５ｂに、第１のフィル材４１と隣接して設けられる。第２のフィル材４２が設けられる第２の間隙部１５ｂは厚層であるため、第２のフィル材４２を構成する材料が粘度の小さい（低粘度）材料の場合は、第２のフィル材４２を構成する材料が第２の間隙部１５ｂを埋めることができない可能性がある。その結果、第１の半導体基板２２と第２の半導体基板２３とを貼り合わせて積層体を形成したのち、第１の半導体基板２２と第２の半導体基板２３との少なくとも一方の半導体基板を薄膜化する際に、チッピング及び剥がれが生じる可能性がある。よって、第２のフィル材４２を構成する材料は、第１のフィル材４１、第１の半導体基板２２の表面２２ａ、及び第２の半導体基板２３の表面２３ａに密着し、第２の間隙部１５ｂを埋めることが可能な、粘度の高い材料が好ましい。第２のフィル材４２を構成する材料は、ガラス材料又は無機ポリマーを含む。第２のフィル材４２を構成する材料は、例えば、アルミニウムを含む酸化物を含む。また、第２のフィル材４２の材料の粘度μ２は、１０００ｍＰａ・ｓ（ミリパスカル秒）以上１００００００ｍＰａ・ｓ未満であり、例えば、５０ｍＰａ・ｓである。第２のフィル材４２を構成する材料の粘度は、第１のフィル材４１を構成する材料の粘度よりも高い。

【0018】

図３により詳細に示すように、第１の半導体基板２２は、基板１１を覆うように絶縁膜２５を有する。図１及び図２と同一、又は類似する構成の説明は省略されることがある。第１の回路部１２は、例えば、ＣＭＯＳを含む複数のトランジスタと、受動素子と、第１の金属パッド５の少なくとも一部に接続された配線層とを有する周辺回路部１２ａ、及び複数の電極層１２ｂを有する。複数の電極層１２ｂは、例えば、複数の配線層（図示は省略）と、複数の第１の金属パッド５と、複数のビアプラグ３４と、絶縁膜４４と、絶縁膜４５とを有する。周辺回路部１２ａは、複数のビアプラグ３４、及び絶縁膜４４及び絶縁膜４５内でビアプラグ３４上に設けられた複数の第１の金属パッド５に電気的に接続される。第１の半導体基板２２は、第１の半導体基板２２を貫く貫通電極（図示は省略）をあらかじめ形成しておいてもよい。なお、図３では、第１のフィル材４１（図２）、及び第２のフィル材４２（図２）の図示を省略する。

【0019】

第２の半導体基板２３は、基板１３を覆うように絶縁膜２５を有する。第２の回路部１４は、例えば、ＣＭＯＳを含む複数のトランジスタと、受動素子と、複数のメモリセルを含むメモリセルアレイと、複数のソース線と、複数のワード線と、複数のビット線と、第２の金属パッド８の少なくとも一部に接続された配線層とを有するメモリセル部１４ａ、及び複数の電極層１４ｂを有する。複数の電極層１４ｂは、例えば、複数の配線層（図示は省略）と、複数の第２の金属パッド８と、複数のビアプラグ３５と、絶縁膜４４と、絶縁膜４５とを有する。メモリセル部１４ａは、複数のビアプラグ３５、及び絶縁膜４４及び絶縁膜４５内でビアプラグ３５上に設けられた複数の第２の金属パッド８に電気的に接続される。第２の半導体基板２３は、第２の半導体基板２３を貫く貫通電極（図示は省略）をあらかじめ形成しておいてもよい。

【0020】

絶縁膜２５と、絶縁膜４４と、第１の金属パッド５とが第１の半導体基板２２の表面２２ａに露出する。絶縁膜２５と、絶縁膜４４と、第２の金属パッド８とが第２の半導体基板２３の表面２３ａに露出する。絶縁膜２５を構成する材料は、例えば酸化珪素を含む。絶縁膜４４を構成する材料は、例えば、絶縁膜２５を構成する材料とは異なる酸化物と珪素とを含む材料である。絶縁膜４５を構成する材料は、例えば、窒化珪素、炭化珪素、酸窒化珪素、窒素含有炭化珪素等の無機絶縁材料を含む。第１の金属パッド５及び第２の金属パッド８を構成する材料は、例えば、銅、又は銅合金を含んでもよく、それら以外の金属等の導電性材料を含んでもよい。

【0021】

第１の半導体基板２２と第２の半導体基板２３とを貼り合わせたのち、第２の半導体基板２３が薄膜化される。第２の半導体基板２３は、例えば、バックグラインド、又は薬液を用いて薄膜化される。このとき、第２の回路部１４が残存する程度に、第２の半導体基板２３が薄膜化される。また、第２の半導体基板２３の基板１３は残存していなくてもよく、残存していてもよい。

【0022】

第１の半導体基板２２及び第２の半導体基板２３において、第１の回路部１２の端部及び第２の回路部１４の端部はロールオフな形状を有しているため、第１の半導体基板２２と第２の半導体基板２３とを貼り合わせると間隙１５が生じる。間隙１５が生じたままの状態で、第２の半導体基板２３を薄膜化すると、積層体においてチッピングや剥がれが生じるおそれがある。その結果、半導体装置１の品質及び製造歩留りが低下するおそれがある。例えば、半導体装置１の品質及び製造歩留りの低下を抑制するため、間隙１５を１種類のフィル材で埋め込む方法がある。しかしながら、この方法では、間隙１５の第１の間隙部１５ａ（薄層部）と第２の間隙部１５ｂ（厚層部）との両方を充分に埋め込むことができないおそれがある。

【0023】

本実施形態の半導体装置１においては、第１の間隙部１５ａ（薄層部）を第１のフィル材４１で埋め込み、第２の間隙部１５ｂ（厚層部）を第１のフィル材４１より高い粘度の第２のフィル材４２で埋め込む。その結果、本実施形態の半導体装置１においては、間隙１５を充分に埋め込むことができるため、本実施形態の半導体装置１は、チッピングや剥がれを抑制するために有効な構成を有する。また、本実施形態の半導体装置１は、半導体装置１の品質及び製造歩留りの低下を抑制するために有効な構成を有する。

【0024】

＜半導体装置１の製造工程＞
図４は、本実施形態に係る半導体装置１の製造工程を示す断面図である。本実施形態に係る半導体装置１の製造工程は、図４に示される構成に限定されない。図１から図３までと同一、又は類似する構成の説明は省略されることがある。

【0025】

図４（Ａ）に示すように、第１の半導体基板２２及び第２の半導体基板２３を準備する。第１の半導体基板２２と第２の半導体基板２３とを貼合し、積層体を形成する。このとき、図３に示されるように、第１の半導体基板２２の表面２２ａに露出した絶縁膜４４の一部の表面と、第２の半導体基板２３の表面２３ａに露出した絶縁膜４４の一部の表面とが、絶縁物間の元素拡散、ファンデルワールス力、脱水縮合やポリマー化等の化学反応等により直接接合し、第１の金属パッド５の表面と、第２の金属パッド８の表面とが、金属間の元素拡散、ファンデルワールス力、体積膨張や溶融による再結晶化等により直接接合する。貼合プロセスは、当該技術分野において公知の技術を用いることができる。例えば、第１の半導体基板２２及び第２の半導体基板２３を、機械的圧力を用いて貼合してもよく、アニールを用いて貼合してもよく、機械的圧力、及びアニールを用いて貼合してもよい。なお、一部の第１の金属パッド５又は一部の第２の金属パッド８は、互いに接続されていないダミー電極であってもよい。

【0026】

次に、図４（Ｂ）に示すように、間隙１５にフィル材を埋め込む。具体的には、第１の間隙部１５ａを第１のフィル材４１で埋め込む。詳細は後述するが、第１の間隙部１５ａを第１のフィル材４１で埋め込む方法は、例えば、ディスペンスノズル、スポイト等のフィル材供給装置を用いる方法がある。

【0027】

次に、図４（Ｃ）に示すように、間隙１５にフィル材を埋め込む。具体的には、第２の間隙部１５ｂを第１のフィル材４１より高い粘度の第２のフィル材４２で埋め込む。詳細は後述するが、第２の間隙部１５ｂを第２のフィル材４２で埋め込む方法は、例えば、第２のフィル材４２を薄膜状に付着させたフィルムを、積層体の外周に沿って擦り付ける方法がある。

【0028】

次に、図４（Ｄ）に示すように、第２の半導体基板２３を薄膜化する。具体的には、第２の半導体基板２３の表面２３ａとは反対側の面（裏面、第２の金属パッド８（図３）が形成された面とは反対側の面）をバックグラインド、又は薬液を用いて薄膜化する。これによって、第２の半導体基板２３の厚さを所望の厚さまで薄膜化することができる。

【0029】

上述したとおり、本実施形態の半導体装置１においては、第１の半導体基板２２と第２の半導体基板２３とをそれぞれ製造し、第１の半導体基板２２と第２の半導体基板２３とを貼合わせる貼合プロセスを適用する。その結果、実施形態の半導体装置１は、製造過程の熱工程を分離することができるため、製造過程の温度の影響を抑制する有効な構成を有する。また、本実施形態の半導体装置１においては、周辺回路を有する第１の半導体基板２２とメモリセルアレイを有する第２の半導体基板２３をそれぞれ製造し、第１の半導体基板２２と第２の半導体基板２３とを貼合わせる貼合プロセスを適用する。その結果、実施形態の半導体装置１は、半導体装置１の面積を有効に活用可能な構成を有し、半導体装置のサイズを縮小可能な構成を有する。さらに、本実施形態の半導体装置１においては、間隙１５を第１のフィル材４１と、第１のフィル材４１より高い粘度の第２のフィル材４２との２種類のフィル材で埋め込む。その結果、本実施形態の半導体装置１においては、間隙１５を充分に埋め込むことができるため、チッピングや剥がれを抑制し、半導体装置１の品質及び製造歩留りの低下を抑制するために有効な構成を有する。したがって、本実施形態の半導体装置１及び半導体装置１の製造方法を用いることで、半導体記憶装置の生産性が向上する。

【0030】

＜第１のフィル材４１を間隙１５に埋め込む方法＞
図５（Ａ）は本実施形態に係る半導体装置１を製造する半導体製造装置２００Ａを第１の半導体基板２２の表面２２ａとは反対側の面１ａ（裏面、第１の金属パッド５（図３）が形成された面とは反対側の面）から見た図である。図５（Ｂ）は、半導体製造装置２００Ａを図５（Ａ）のＡの方向から見た側面図である。図６及び図７は、本実施形態に係る半導体装置１の製造方法の一例を説明するための図である。本実施形態に係る半導体装置を製造する半導体製造装置及び半導体装置の製造方法は、図５から図７までに示される構成に限定されない。図１から図４までと同一、又は類似する構成の説明は省略されることがある。

【0031】

図５（Ａ）及び図５（Ｂ）に示すように、半導体製造装置２００Ａは、第１の半導体基板２２と第２の半導体基板２３とを貼り合わせた積層体を取り付ける。半導体製造装置２００Ａは、保持部２１０と、ディスペンスノズル（フィル材供給装置）３１ａと、光照射装置５６とを有する。保持部２１０は、第１の半導体基板２２と第２の半導体基板２３とを貼り合わせた積層体の面１ａを真空吸着し当該積層体を保持する保持テーブル２１１と、保持テーブル２１１を支持する支持軸２１２と、支持軸２１２を回転させるためのモータ（図示は省略）とを有する。このとき、当該積層体の中心１０１（図１）が支持軸２１２の中心または略中心と重なり、且つ、当該積層体は地面に対して略直角になるように保持テーブル２１１の上に保持される。例えば、保持テーブル２１１の面が地面と略直角となるような状態を維持したまま、支持軸２１２を回転中心として保持テーブル２１１は回転する。ディスペンスノズル３１ａは、第１のフィル材４１を第１の間隙部１５ａに直接移送又は滴下する。第１のフィル材４１は毛細管現象によって第１の間隙部１５ａの奥行方向に浸透する。光照射装置５６は、第１の間隙部１５ａに移送又は滴下された第１のフィル材４１に対して光を照射して、第１のフィル材４１を硬化する。

【0032】

本実施形態の半導体製造装置２００Ａは、第１の間隙部１５ａに直接移送又は滴下された直後の第１のフィル材４１に光照射装置５６から光を照射する。その結果、第１のフィル材４１が第１の間隙部１５ａから垂れるまえに、第１のフィル材４１を第１の間隙部１５ａに埋め込み、第１のフィル材４１を硬化させることができる。

【0033】

図６に示すように、半導体製造装置２００Ｂは、半導体製造装置２００Ａのディスペンスノズル３１ａをスポイト３１ｂに置き換えた構成を有する。半導体製造装置２００Ｂのスポイト３１ｂ以外の構成は、半導体製造装置２００Ａと同様であり、ここでの説明は省略される。なお、スポイトは、シリンジであってもよい。

【0034】

図７に示すように、半導体製造装置２００Ｃは、スピンコーターである。スピンコーターは、当該技術分野において公知の装置であるから、ここでの詳細な説明は省略する。例えば、中心軸に対して回転可能なステージ（図示は省略）に、第１の半導体基板２２と第２の半導体基板２３とを貼り合わせた積層体を載置する。当該積層体を、中心軸に対して図７に示す白い矢印の方向（時計回り）に回転させ、ディスペンスノズル３１ｃから第１のフィル材４１を滴下する。滴下された第１のフィル材４１は、遠心力によって、黒い矢印に沿って、第２の半導体基板２３の端部２３ｂから表面２３ａに回り込む。さらに、第１のフィル材４１は、毛細管現象により、第１の間隙部１５ａ（図３）の奥行方向に埋め込まれる。第１のフィル材４１が第１の間隙部１５ａ（図３）の奥行方向に埋め込まれたのち、当該積層体をベイクし、アニールする。よって、第１のフィル材４１は、第１の間隙部１５ａ（図３）の奥行方向に埋め込まれたのち、硬化される。

【0035】

以上説明したとおり、本実施形態に係る半導体装置１の製造方法によって、第１のフィル材４１を、第１の間隙部１５ａの奥行方向に埋め込み、第１の間隙部１５ａから垂れることなく硬化させることができる。

【0036】

＜第２のフィル材４２を間隙１５に埋め込む方法＞
図８（Ａ）は本実施形態に係る半導体装置１を製造する半導体製造装置３００を側面から見た図である。図８（Ｂ）は、図８（Ａ）の第１の半導体基板２２及び第２の半導体基板２３の端部を拡大した図である。本実施形態に係る半導体装置を製造する半導体製造装置及び半導体装置の製造方法は、図８に示される構成に限定されない。図１から図７までと同一、又は類似する構成の説明は省略されることがある。

【0037】

図８（Ａ）に示すように、半導体製造装置３００は、第１の半導体基板２２と第２の半導体基板２３との積層体を保持する保持部（回転装置）３１０と、第２のフィル材付着テープ５４を第２の間隙部１５ｂに擦り付けるための擦り付けヘッド３２０とを有する。さらに、第２のフィル材付着テープ５４に所定の張力を与えつつ、第２のフィル材付着テープ５４を送り出し、且つ、巻き取るために、巻き取りリール３３１と送り出しリール２３２とを有する。

【0038】

保持部３１０は、当該積層体を真空吸着し、当該積層体を保持する保持テーブル３１１と、保持テーブル３１１を支持する支持軸３１２と、支持軸３１２を回転させるためのモータ３１３とを有している。支持軸３１２の下端はモータ３１３に連結され、モータ３１３により支持軸３１２と保持テーブル３１１とが一体となって回転する。例えば、当該積層体が保持される保持テーブル３１１の面が地面と略水平となるような状態を維持したまま、保持テーブル３１１は、支持軸３１２を回転軸として回転する。

【0039】

図８（Ｂ）に示すように、擦り付けヘッド３２０は、２つの突出部３２１ａと３２１ｂとを有する支持部３２１と、突出部３２１ａ及び突出部３２１ｂとの間に張設された弾性ゴム等からなる弾性部材３２２と、支持部３２１と接続されるエアシリンダ３２３とを有する。このエアシリンダ３２３を用いて、擦り付けヘッド３２０を最適な位置に移動させる。

【0040】

なお、半導体装置の製造工程における半導体基板の端部を研磨する際に使用される研磨装置の機構において、研磨テープを第２のフィル材付着テープ５４に置き換えることにより、研磨装置を本実施形態に係る半導体製造装置３００として用いることができる。

【0041】

図８（Ａ）に示すように、半導体製造装置３００において、保持テーブル３１１の上に当該積層体を保持する。この際、第１の半導体基板２２の中心及び第２の半導体基板２３の中心が支持軸３１２の中心と重なるように、当該積層体を保持テーブル３１１の上に配置する。第２のフィル材付着テープ５４は、フィルム５５側の面が弾性部材３２２に接するように取り付けられる。そして、エアシリンダ３２３を駆動させ、２つの突出部３２１ａ及び突出部３２１ｂの間に第１の半導体基板２２と第２の半導体基板２３との積層体が挟まれ、且つ、第１の半導体基板２２及び第２の半導体基板２３の外周部が第２のフィル材付着テープ５４を介して弾性部材３２２に接するように、擦り付けヘッド３２０を移動させる。次に、保持部３１０を用いて、当該積層体を一定速度で回転させる。さらに、巻き取りリール３３１と送り出しリール２３２とを一定の速度で回転させ、第２のフィル材付着テープ５４に一定の張力を与えつつ、第２のフィル材付着テープ５４を送り出し、且つ、巻き取る。

【0042】

さらに詳細には、図８（Ｂ）に示すように、第２のフィル材付着テープ５４は、突出部３２１ａと３２１ｂとの間に張設された弾性部材３２２により、第１の半導体基板２２と第２の半導体基板２３との積層体の外周部に押し当てられる。この際、第２のフィル材付着テープ５４を介して第１の半導体基板２２と第２の半導体基板２３との積層体の外周部に押し当てられた弾性部材３２２は、引き伸ばされ、弾性部材３２２に張力が発生する。この弾性部材３２２の張力により、第２のフィル材付着テープ５４を介して第１の半導体基板２２と第２の半導体基板２３との積層体の外周部に一定の力が印加され、第２のフィル材付着テープ５４の第２のフィル材４２が、第２の間隙部１５ｂに擦り付けられる。また、巻き取りリール３３１と送り出しリール２３２とが一定の速度で回転することから、第２のフィル材付着テープ５４の新しい面が常に間隙に押し当てられる。加えて、当該積層体が一定速度で回転していることから、第１の半導体基板２２と第２の半導体基板２３との積層体の外周部に沿って第２のフィル材４２を擦り付けることができる。

【0043】

第２の間隙部１５ｂに第２のフィル材４２を埋め込んだのち、必要に応じて、乾燥処理、加熱処理、又は、光照射処理を行い、第２のフィル材４２を硬化させる。第２のフィル材４２を硬化させる方法は、第２のフィル材４２の材料に応じて適宜選択する。

【0044】

また、第２のフィル材４２の形状を成形し、余分な第２のフィル材４２により当該積層体が汚染されることを抑制するために、第２のフィル材４２が硬化したあとに、第２の間隙部１５ｂからはみ出した余剰の第２のフィル材４２を研磨フィルムにより研磨除去してもよい。

【0045】

＜半導体装置１の構成例＞

【0046】

図９は本実施形態に係る半導体装置１の構成例を示す断面図である。本実施形態に係る半導体装置１の構成例は、図９に示される構成に限定されない。図１から図８までと同一、又は類似する構成の説明は省略されることがある。

【0047】

図９に示されるように、Ｘ方向及びＹ方向は基板２８の表面に平行で互いに垂直であり、Ｚ方向は、基板２８の表面に垂直である。ここでは、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。例えば、第２の半導体基板２３において第２の回路部１４（図３）として機能するメモリセルアレイ２４は基板２８の上方に位置しており、基板２８はメモリセルアレイ２４の下方に位置している。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。基板２８は、例えばシリコン基板（シリコンウエハ）である。

【0048】

第２の半導体基板２３は、メモリセルアレイ２４内の電極層として、複数のワード線ＷＬと、ソース線ＢＧと、ビット線ＢＬと、選択ゲート（図示は省略）とを有する。図９はメモリセルアレイ２４の階段構造部を示す。ワード線ＷＬを貫通する柱状部ＣＬは、一端がソース線ＢＧと電気的に接続され、他端がビット線ＢＬと電気的に接続される。メモリセルは、柱状部ＣＬとワード線ＷＬとの交差部に形成される。

【0049】

第１の半導体基板２２は、複数のトランジスタ２９を有する。複数のトランジスタ２９の各々は、基板２８上にゲート絶縁膜を介して設けられたゲート電極３０と、基板２８内に設けられたソース拡散層(図示は省略)及びドレイン拡散層(図示は省略)とを有する。また、第１の半導体基板２２は、複数のプラグ３１と、複数の配線を含む配線層３２と、複数の配線を含む配線層３３とを有する。複数のプラグ３１は複数のトランジスタ２９のソース拡散層又はドレイン拡散層上に設けられ、配線層３２は複数のプラグ３１上に設けられ、配線層３３は配線層３２上に設けられる。さらに、第１の半導体基板２２は、複数のビアプラグ３４と、複数の第１の金属パッド５とを有する。複数のビアプラグ３４は配線層３３上に設けられ、複数の第１の金属パッド５は絶縁膜２７内でビアプラグ３４上に設けられる。以上のような第１の回路部１２（図３）を有する第１の半導体基板２２は、第２の半導体基板２３を制御する制御回路（論理回路）として機能する。本実施形態等において、制御回路は周辺回路とも呼ばれる。

【0050】

第２の半導体基板２３は、複数の第２の金属パッド８と、複数のビアプラグ３５と、複数の配線を含む配線層３６とを有する。複数の第２の金属パッド８は、絶縁膜２６内で第１の金属パッド５上に設けられ、複数のビアプラグ３５は第２の金属パッド８上に設けられ、配線層３６はビアプラグ３５上に設けられる。各ワード線ＷＬや各ビット線ＢＬは、配線層３６内の対応する配線と電気的に接続される。また、第２の半導体基板２３は、配線層３６上に設けられたビアプラグ３７と、金属パッド３８とを有する。ビアプラグ３７は、絶縁膜２６内や絶縁膜２５内に設けられ、配線層３６上に設けられ、金属パッド３８は絶縁膜２５上やビアプラグ３７上に設けられる。

【0051】

金属パッド３８は図９に示す半導体チップ２１の外部接続パッドとして機能し、ボンディングワイヤ、はんだボール、金属バンプ等を介して実装基板や他の装置に接続可能である。第２の半導体基板２３は、絶縁膜２５および金属パッド３８上に形成されたパッシベーション膜３９を有する。パッシベーション膜３９は、金属パッド３８の上面を露出させる開口部Ｐを有し、開口部Ｐは例えば金属パッド３８にボンディングワイヤを接続するために使用される。

【0052】

以上、本開示のいくつかの実施形態の構成、製造方法などを説明したが、これらの構成、製造方法などは、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、適宜組み合わせて実施してもよく、種々の省略、置き換え、変更を行うことができる。これらの実施形態、実施形態の構成、製造方法など、または、その変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0053】

１：半導体装置、１ａ：面、５：第１の金属パッド、８：第２の金属パッド、１１：基板、１２：第１の回路部、１２ａ：周辺回路部、１２ｂ：電極層、１３：基板、１４：第２の回路部、１４ａ：メモリセル部、１４ｂ：電極層、１５：間隙、１５ａ：第１の間隙部、１５ｂ：第２の間隙部、２１：半導体チップ、２２：第１の半導体基板、２２ａ：表面、２２ｂ：端部、２３：第２の半導体基板、２３ａ：表面、２３ｂ：端部、２４：メモリセルアレイ、２５：絶縁膜、２６：絶縁膜、２７：絶縁膜、２８：基板、２９：トランジスタ、３０：ゲート電極、３１：プラグ、３１ａ：ディスペンスノズル（フィル材供給装置）、３１ｂ：スポイト、３１ｃ：ディスペンスノズル、３２：配線層、３３：配線層、３４：ビアプラグ、３５：ビアプラグ、３６：配線層、３７：ビアプラグ、３８：金属パッド、３９：パッシベーション膜、４１：第１のフィル材、４２：第２のフィル材、４４：絶縁膜、４５：絶縁膜、５４：第２のフィル材付着テープ、５５：フィルム、５６：光照射装置、１００：領域、１０１：中心、２００Ａ：半導体製造装置、２００Ｂ：半導体製造装置、２００Ｃ：半導体製造装置、２１０：保持部、２１１：保持テーブル、２１２：支持軸、２３２：リール、３００：半導体製造装置、３１０：保持部（回転装置）、３１１：保持テーブル、３１２：支持軸、３１３：モータ、３２０：ヘッド、３２１：支持部、３２１ａ：突出部、３２１ｂ：突出部、３２２：弾性部材、３２３：エアシリンダ、３３１：リール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】