特許 7524427 半導体記憶装置及び半導体記憶装置の制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-07-19

(45)【発行日】2024-07-29

(54)【発明の名称】半導体記憶装置及び半導体記憶装置の制御方法

(51)【国際特許分類】

   G11C 29/00 20060101AFI20240722BHJP

   G06F 11/10 20060101ALI20240722BHJP

【ＦＩ】

G11C29/00 426

G06F11/10 662

【請求項の数】 10

(21)【出願番号】P 2023131858

(22)【出願日】2023-08-14

【審査請求日】2023-08-14

(73)【特許権者】

【識別番号】512167426

【氏名又は名称】華邦電子股▲ふん▼有限公司

【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．

(74)【代理人】

【識別番号】100108833

【弁理士】

【氏名又は名称】早川 裕司

(74)【代理人】

【識別番号】100162156

【弁理士】

【氏名又は名称】村雨 圭介

(72)【発明者】

【氏名】二宮 敏夫

【審査官】後藤 彰

(56)【参考文献】

【文献】特開２００７－３５２４５（ＪＰ，Ａ）

【文献】特開昭６１－１２３１００（ＪＰ，Ａ）

【文献】特開昭６０－２０１５９９（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ ２９／００

Ｇ０６Ｆ １１／１０

(57)【特許請求の範囲】

【請求項1】

冗長救済動作時において検出された、メモリセルアレイの不良メモリセルの置換アドレス情報が書き込まれるデータ用メモリ、及び当該置換アドレス情報に対応して付加されるチェック情報が書き込まれるチェック用メモリを有し、ワンタイムプログラマブルメモリである記憶部と、
前記チェック情報に基づいて前記置換アドレス情報のエラー検出訂正を行うエラー検出訂正部とを備え、
前記データ用メモリは、置換アドレス情報を書き込み可能であるユニットを有し、
前記エラー検出訂正部は、一の前記ユニットに一の前記置換アドレス情報及びこの前記置換アドレス情報に対応した前記チェック情報のいずれかが書き込まれた場合に、さらに一の前記ユニットに別の置換アドレス情報が書き込まれると、前記エラー検出訂正を行わないように構成されていることを特徴とする半導体記憶装置。

【請求項2】

さらに制御部を備え、
当該制御部は、一の前記ユニットに一の前記置換アドレス情報に対応した前記チェック情報が書き込まれているかどうかを判断し、
当該チェック情報が書き込まれている場合には、第一論理値にフラグをセットし、
前記エラー検出訂正部は、当該フラグが前記第一論理値である場合には、前記エラー検出訂正を行わないように構成されていることを特徴とする請求項１記載の半導体記憶装置。

【請求項3】

前記制御部は、一の前記ユニットに一の前記置換アドレス情報に対応した前記チェック情報が書き込まれているかどうかを判断するとともに、当該ユニットを構成するメモリセルに不良メモリセルがあるかどうかを判断し、
前記チェック情報が書き込まれた場合に、かつ、当該ユニットには前記不良メモリセルがない場合に、前記第一論理値に前記フラグをセットすることを特徴とする請求項２記載の半導体記憶装置。

【請求項4】

前記記憶部は、一の前記ユニットに一の前記置換アドレス情報に対応した前記チェック情報が書き込まれているかどうかを示すフラグ用データ情報と、当該データ情報に付加されるフラグ用チェックビット情報とを記憶する領域とを備え
前記制御部は、一の前記ユニットに一の前記置換アドレス情報に対応した前記チェック情報が書き込まれているかどうかに応じて、前記フラグ用データ情報及び前記フラグ用チェックビット情報を生成することを特徴とする請求項２記載の半導体記憶装置。

【請求項5】

当該制御部は、前記冗長救済動作時を開始する際に、前記チェック情報が書き込まれているかどうかを判断し、前記チェック情報が書き込まれている場合には前記第一論理値に前記フラグをセットすることを特徴とする請求項２記載の半導体記憶装置。

【請求項6】

電圧を通常動作状態時の電圧範囲以外の電圧値で印可して前記置換アドレス情報及び前記フラグのうちの少なくともいずれかの読み出しを行い、前記ユニットを構成する前記メモリセルに前記不良メモリセルがあるかどうかを判断することを特徴とする請求項３記載の半導体記憶装置。

【請求項7】

さらにデータ領域であるメモリセルアレイを備えたことを特徴とする請求項１記載の半導体記憶装置。

【請求項8】

前記半導体記憶装置は、揮発性メモリであることを特徴とする請求項１～７のいずれか一項に記載の半導体記憶装置。

【請求項9】

冗長救済動作時において検出された、データ領域であるメモリセルアレイの不良メモリセルの置換アドレス情報が書き込まれるデータ用メモリ及び当該置換アドレス情報に対応して付加されるチェック情報が書き込まれるチェック用メモリを有し、ワンタイムプログラマブルメモリである記憶部を有し、
前記データ用メモリは、置換アドレス情報を書き込み可能であるユニットを有する半導体記憶装置の制御方法であって、
前記チェック情報に基づいて前記置換アドレス情報のエラー検出訂正を行うエラー検出訂正ステップを有し、
一の前記ユニットに一の前記置換アドレス情報及びこの前記置換アドレス情報に対応した前記チェック情報のいずれかが書き込まれると、一の前記ユニットに別の置換アドレス情報が書き込まれる際には、前記エラー検出訂正ステップを行わないことを特徴とする半導体記憶装置の制御方法。

【請求項10】

一の前記ユニットに一の前記置換アドレス情報に対応した前記チェック情報が書き込まれているかどうかを判断し、
当該チェック情報が書き込まれている場合には、フラグを第一論理値にセットするフラグ設定ステップを有し、
当該フラグが前記第一論理値である場合には、前記エラー検出訂正ステップを行わないことを特徴とする請求項９記載の半導体記憶装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置及び半導体記憶装置の制御方法に関する。

【背景技術】

【0002】

Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ (ＤＲＡＭ)等の大容量の半導体記憶装置では、一般的に冗長回路技術を採用し、救済試験を行う際にデータ領域であるメモリセルアレイに不良メモリセルが検出されれば、不良メモリセルを冗長メモリセルに置き換えて救済することで、歩留りの向上を図っている。ここで、半導体記憶装置は、不良メモリセル（フェイルビット）のアドレス情報を、一回だけ書き込みが可能であるＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリにプログラムしているが、この不良メモリセルのアドレス情報の記録に用いられるＯＴＰメモリ自体の欠陥によりデータ誤りが発生してしまい、歩留まりが低下することがある。このようなＯＴＰメモリのデータ誤りを補正するため、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ）機能が搭載されたＯＴＰメモリがある（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【文献】特表２０１６－５０８６５８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ＥＣＣ機能付きのＯＴＰメモリでは、データ用メモリとエラー訂正のためのチェックビット用メモリとを有し、それぞれ、置換アドレス情報であるデータ情報と、データ情報に対応するエラー検出/訂正用に付加されるチェックビット情報とを書き込むことができる。1ビットエラー検出/訂正の場合、例えば１６ビットのデータ情報に対しては５ビットのチェックビット情報、３２ビットのデータ情報に対しては６ビットのチェックビット情報が付加される。このように、１ビットエラーを検出/訂正する単位（ＥＣＣユニット）が大きいほど付加されるチェックビットのデータビットに対する割合は小さく済むが、ＥＣＣユニット内のデータビットは、データ領域における不良メモリセルの置換アドレス情報が複数セット入力できるようなサイズとなる。

【0005】

このような状況において、製品完成後に複数の救済試験工程（ウェハテスト、ポストパッケージテストなど）を行って冗長救済を行う場合を説明する。初めに、最初の救済試験工程において、データ領域において不良メモリセルを検出すると、ＥＣＣユニット内のデータ用メモリに１セットの置換アドレス情報とこれに対応するチェックビット情報とが書き込まれる。この時に、データ用メモリは、別の１セット以上の置換アドレス情報が入力できる領域が何も書き込まれずに残ってしまう。しかし、この書き込まれていない２番目の置換アドレス情報セットを、別の工程で利用しようとしても、一度しか書き込みできないＯＴＰメモリであるチェックビット用メモリにはすでに書き込みが行われているので、チェックビット用メモリへの書き込みを行うことができない。その結果、データ用メモリに書き込まれた２番目の置換アドレス情報とチェックビット用メモリに書き込まれた１番目の置換アドレス情報に対応したチェックビット情報とに基づいてエラー検出/訂正が行われると誤りになってしまい、歩留まりが全体として低下してしまう。他方で、置換アドレス情報を記憶するメモリは、不揮発性メモリであることが必要であるが、置換アドレス情報の記録のためだけに標準のＣＭＯＳプロセス以外に専用プロセスを追加するのはコストの点から好ましくないので、標準ＣＭＯＳプロセスで形成できる不揮発性記憶素子、特にＯＴＰメモリを用いることが望ましい。

【0006】

そこで、本発明の目的は、上記従来技術の問題点を解消することにあり、歩留まりの高いＥＣＣ機能が搭載されたＯＴＰメモリを有する半導体記憶装置、及びＥＣＣ機能が搭載されたＯＴＰメモリを有する半導体記憶装置の歩留まりの高い制御方法を提供することにある。

【課題を解決するための手段】

【0007】

本発明の半導体記憶装置は、冗長救済動作時において検出された、メモリセルアレイの不良メモリセルの置換アドレス情報が書き込まれるデータ用メモリ、及び当該置換アドレス情報に対応して付加されるチェック情報が書き込まれるチェック用メモリを有し、ワンタイムプログラマブルメモリである記憶部と、前記チェック情報に基づいて前記置換アドレス情報のエラー検出訂正を行うエラー検出訂正部とを備え、前記データ用メモリは、置換アドレス情報を書き込み可能であるユニットを有し、前記エラー検出訂正部は、一の前記ユニットに一の前記置換アドレス情報及びこの前記置換アドレス情報に対応した前記チェック情報のいずれかが書き込まれた場合に、さらに一の前記ユニットに別の置換アドレス情報が書き込まれると、前記エラー検出訂正を行わないように構成されていることを特徴とする。

【0008】

一の前記ユニットに一の前記置換アドレス情報及びこの前記置換アドレス情報に対応した前記チェック情報のいずれかが書き込まれた場合に一の前記ユニットに別の置換アドレス情報が書き込まれると、別の置換アドレス情報と、一の置換アドレス情報に対応したチェック情報とでエラー検出訂正が行われてしまうと、意図しないエラーが検出される可能性がある。そこで、本発明においては、かかる場合には前記エラー検出訂正を行わないことで、意図しないエラーが検出されることを抑制することができ、全体的な歩留まりを向上させることができる。

【0009】

このため、本発明の好ましい具体的な構成としては、さらに制御部を備え、当該制御部は、一の前記ユニットに一の前記置換アドレス情報に対応した前記チェック情報が書き込まれているかどうかを判断し、当該チェック情報が書き込まれている場合には、第一論理値にフラグをセットし、前記エラー検出訂正部は、当該フラグが前記第一論理値である場合には、前記エラー検出訂正を行わないように構成されることが挙げられる。制御部がフラグを設定するという簡易な構成でエラー検出訂正を行うかどうかを設定することができる。

【0010】

本発明の半導体記憶装置の制御方法は、冗長救済動作時において検出されたデータ領域の不良メモリセルの置換アドレス情報が書き込まれるデータ用メモリ及び当該置換アドレス情報に対応して付加されるチェック情報が書き込まれるチェック用メモリを有し、ワンタイムプログラマブルメモリである記憶部を有し、前記データ用メモリは、置換アドレス情報を書き込み可能であるユニットを有する半導体記憶装置の制御方法であって、前記チェック情報に基づいて前記置換アドレス情報のエラー検出訂正を行うエラー検出訂正ステップを有し、一の前記ユニットに一の前記置換アドレス情報及びこの前記置換アドレス情報に対応した前記チェック情報のいずれかが書き込まれると、一の前記ユニットに別の置換アドレス情報が書き込まれる際には、前記エラー検出訂正ステップを行わないことを特徴とする。

【発明の効果】

【0011】

本発明によれば、歩留まりの高いＥＣＣ機能が搭載されたＯＴＰメモリを有する半導体記憶装置、及びＥＣＣ機能が搭載されたＯＴＰメモリを有する半導体記憶装置の歩留まりの高い制御方法を提供することができる。

【図面の簡単な説明】

【0012】

【図1】実施形態１に係る半導体記憶装置の構成例を示すブロック図である。

【図2】実施形態１に係る半導体記憶装置における記憶部の動作例を示す図である。

【図3】実施形態２に係る半導体記憶装置における記憶部の構成を示す図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施形態に係る半導体記憶装置及び半導体記憶装置の制御方法について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。

【0014】

本発明における半導体記憶装置１は、制御部１０と、記憶部２０と、エラー検出訂正（ＥＣＣ）部３０と、置換アドレスレジスタ４０と、データ領域であるメモリセルアレイ５０とを備える。本実施形態における半導体記憶装置１は、揮発性メモリである。このような半導体記憶装置１は、製品完成後に複数の救済試験工程（ウェハテスト、ポストパッケージテストなど）を行って不良メモリセルに対する冗長救済動作が行われる。

【0015】

メモリセルアレイ５０に対して行われる冗長救済動作により不良メモリセルが検出された場合に、その不良メモリセルの置換アドレス情報であるデータ情報ｄｔ及びこれに対応して付与されたチェックビット情報ｃｂが記憶部２０に入力される。そして、この記憶部２０に対して設けられたエラー検出訂正部３０により、必要に応じてエラー検出訂正が行われて得られた置換アドレス情報ｓｓが置換アドレスレジスタ４０に入力され、この置換アドレス情報ｓｓに応じてメモリセルアレイ５０の冗長救済が行われる。以下、詳細に説明する。

【0016】

制御部１０は、メモリセルアレイ５０に対して冗長救済動作が開始され不良メモリセルが検出されると、その不良メモリセルの置換アドレス情報であるデータ情報ｄｔを生成し、記憶部２０に入力する。また、制御部１０は、このデータ情報ｄｔに対応するチェックビット情報ｃｂを生成し、記憶部２０に入力する。また、制御部１０は、ＥＣＣ停止フラグｆｌを生成し、記憶部２０に入力する。ＥＣＣ停止フラグｆｌは、エラー検出訂正部３０によるＥＣＣ動作の停止／作動を設定するためのフラグを示す信号であり、停止する場合にはハイレベル「１」であり、ＥＣＣ動作を行う場合にはローレベル「０」である。

【0017】

記憶部２０は、ワンタイムプログラマブル（ＯＴＰ）メモリからなる。標準のＣＭＯＳプロセスで実現できるＯＴＰメモリとしては、レーザー光線を用いてプログラムするフューズ素子と、電気的にプログラムするフューズ素子とがあるが、本実施形態では、電気的にプログラムするフューズ素子を用いている。データ用メモリ２１と、チェックビット用メモリ（チェック用メモリ）２２と、ＥＣＣ停止用メモリ２３とを備える。記憶部２０のデータ用メモリ２１、チェックビット用メモリ２２、ＥＣＣ停止用メモリ２３は、ロウ、カラムに対応付けされて二次元的に配置された複数のメモリセルから構成されている。データ用メモリ２１は、不良メモリセルの置換アドレス情報であるデータ情報ｄｔの記憶領域であり、チェックビット用メモリ２２は、データ情報ｄｔに対応するチェックビット情報ｃｂの記憶領域であり、ＥＣＣ停止用メモリ２３は、エラー検出訂正部３０によるＥＣＣ動作の停止／作動を設定するためのＥＣＣ停止フラグｆｌの記憶領域である。

【0018】

エラー検出訂正部３０には、記憶部２０から出力されたデータ情報ｄｔ及びチェックビット情報ｃｂ、並びにＥＣＣ停止フラグｆｌが入力される。エラー検出訂正部３０は、ＥＣＣ停止フラグｆｌが「１」（第一論理値）で入力されると、エラー検出訂正動作（エラー検出訂正ステップ）を行わず、データ情報ｄｔをそのまま置換アドレス情報ｓｓとして生成する。エラー検出訂正部３０は、ＥＣＣ停止フラグｆｌが「０」で入力されると、データ情報ｄｔ及びチェックビット情報ｃｂからエラー検出訂正を行い、エラーがあれば訂正して正しい置換アドレス情報ｓｓを生成する。エラー検出訂正部３０は、生成した置換アドレス情報ｓｓを置換アドレスレジスタ４０へ入力する。

【0019】

置換アドレスレジスタ４０には、エラー検出訂正部３０から入力された、置換アドレス情報ｓｓが一時的に記録され、メモリセルアレイ５０に出力される。

【0020】

メモリセルアレイ５０は、ロウ及びカラムに対応付けられ、二次元的に配置された複数の図示しない複数のメモリセルを備えている。ロウデコーダ５１には、メモリセルアレイの行（ロウ）方向を指定するロウアドレスｒａや、ロウ置換アドレスｓｓｒが入力され、これらをデコードする。そして、デコード結果に応じてワード線を選択し、データの書き替え、読み出しに必要な電圧を印加する。また、カラムデコーダ５２は、メモリセルアレイの列（カラム）方向を指定するカラムアドレス情報ｃａやカラム置換アドレス情報ｓｓｃが入力され、これらをデコードする。そして、デコード結果に応じてワード線を選択し、データの書き替え、読み出しに必要な電圧を印加する。置換アドレスレジスタ４０に入力された当該置換アドレス情報ｓｓのロウ置換アドレス情報ｓｓｒはロウデコーダ５１に、カラム置換アドレス情報ｓｓｃはカラムデコーダ５２にそれぞれ入力される。なお、置換アドレス情報以外のアドレス情報等は図１中図示しないメモリコントローラから各構成要素に入力されている。

【0021】

図２も用いて、記憶部２０について詳細に説明する。記憶部２０のデータ用メモリ２１、チェックビット用メモリ２２、ＥＣＣ停止用メモリ２３は、ユニットごとに構成されている。このユニットは、エラー検出訂正部３０が１ビットエラーを検出/訂正する単位であり、記憶部２０は複数のユニットから構成されている。なお、本実施形態ではこのユニットは、メモリセルアレイ５０の所定の領域に対応したものではないが、これに限定されない。冗長救済動作の救済方式によってはメモリセルアレイ５０の所定の領域に対応してユニットを設定してもよい。

【0022】

本実施形態の各ユニットを図２を用いて模式的に説明する。図２に示すように、各ユニットにおけるデータ用メモリ２１（以下、データビットともいう）は３２ビット、チェックビット用メモリ２２（以下、チェックビットともいう）は６ビット、ＥＣＣ停止用メモリ２３は１ビットで構成されている。前述のように、１ビットエラーを検出/訂正する単位であるユニットが大きくなるほど付加されるチェックビットのデータビットに対する割合は小さく済むが、データビットのサイズは、置換アドレス情報が複数セット入力できるサイズになる。

【0023】

具体的には、図２（１）に示すように、本実施形態では、例としてデータビットには、［０］～［１５］に置換アドレス情報が１セット入り、［１６］～［３１］にさらにもう一つ別の置換アドレス情報が１セット入ることができるサイズになっている。このように、本実施形態ではデータビットは、置換アドレス情報が入るセット１、セット２の二つのセット分のサイズを有している。なお、データビットには、例えば［０］～［７］、［８］～［１５］、［１６］～［２３］、［２４］～［３１］にそれぞれ置換アドレス情報が１セット入る等、置換アドレス情報やデータビットのサイズに応じて適宜構成されていればよい。

【0024】

このような半導体記憶装置１に対して製品完成後に複数の救済試験工程（ウェハテスト、ポストパッケージテストなど）を行ってメモリセルアレイ５０に対して冗長救済を行う場合を説明する。初めに、冗長救済動作を始める際には、制御部１０がチェックビットにすでに書き込みがなされているかどうかを判断する。そして、書き込みがなされていない場合には、ＥＣＣ停止フラグｆｌを「０」のままとする。

【0025】

次に、メモリセルアレイ５０に対して冗長救済動作が開始され不良メモリセルが検出されると、図２（２）に示すように、制御部１０は、その不良メモリセルの置換アドレス情報を、セット１即ちデータビットの［０］～［１５］に入力するとともに、対応するチェックビット情報ｃｂをチェックビットの［０］～［５］に入力する。そして、このデータ情報ｄｔとチェックビット情報ｃｂと「０」を示すＥＣＣ停止フラグｆｌとがエラー検出訂正部３０に入力される。

【0026】

エラー検出訂正部３０は、「０」を示すＥＣＣ停止フラグｆｌが入力されたことから、データ情報ｄｔとチェックビット情報ｃｂとに基づいてエラー検出訂正を行う。そして、エラー検出訂正部３０は、エラーが検出されれば訂正を行い、置換アドレス情報を生成し、置換アドレスレジスタ４０へ入力する。

【0027】

次いで、メモリセルアレイ５０に対して別の冗長救済動作が開始され不良メモリセルが検出されると、制御部１０は、図２（３）に示すように、その不良メモリセルの置換アドレス情報をデータビットの［１６］～［３１］に入力する。しかし、チェックビットには最初の冗長救済動作によりすでにセット１に入力されたデータ情報に対応した書き込みがなされており、かつ、記憶部２０はワンタイムプログラマブルメモリであることから、セット２に入力された置換アドレス情報に対応したチェックビット情報ｃｂの入力をすることはできない。即ち、チェックビットに入力された値は、最初の冗長救済動作において検出された不良メモリセルの置換アドレス情報に対応するチェックビット情報ｃｂのままである。このままこのセット２に入力されたデータ情報ｄｔとチェックビット情報ｃｂとがエラー検出訂正部３０に入力され、エラー検出訂正が行われると、データビットとチェックビットとは期待値が一致しないので、エラーとして検出されてしまい、データビットの値が意図しない値に訂正されてしまう。

【0028】

そこで、本実施形態では、制御部１０は、この別の冗長救済動作が開始されるタイミングでフラグ設定動作（フラグ設定ステップ）を行う。フラグ設定動作においては、動作当初においては、ＥＣＣ停止フラグｆｌは「０」（第２論理値）であり、制御部１０は、すでにチェックビットが書き込まれたかどうかを判断し、書き込みがされていれば、ＥＣＣ停止フラグｆｌを「１」（第１論理値）として入力する。そして、ＥＣＣ停止フラグｆｌが「１」でエラー検出訂正部３０に入力されると、エラー検出訂正部３０は、「１」を示すＥＣＣ停止フラグｆｌが入力されたことから、データ情報ｄｔとチェックビット情報ｃｂに基づいてエラー検出訂正が行わない。そして、エラー検出訂正部３０は、セット２に入力されたデータ情報ｄｔを置換アドレス情報ｓｓとして生成し、置換アドレスレジスタ４０へ入力する。

【0029】

このように、本実施形態では、データビットに複数の置換アドレス情報が書き込める場合に、この置換アドレス情報に対応したチェック情報が書き込まれると、制御部１０がＥＣＣ停止フラグｆｌを立てることで、エラー検出訂正部３０が、エラー検出訂正をしないように構成されている。これにより、エラー検出訂正部３０において意図しないエラーが検出されることを防止することができ、全体的な歩留まりを向上させることができる。

【0030】

また、本実施形態では、ＥＣＣ停止フラグｆｌが「１」でエラー検出訂正部３０に入力されると、エラー検出訂正は行われないように構成されているが、ＥＣＣ停止フラグｆｌが「１」で、かつ、当該ユニットには不良メモリセルがないことをエラー評価により確認した場合に、エラー検出訂正部はＥＣＣ動作をしないように構成されていてもよい。この場合のエラー評価は、例えば、電圧を通常動作条件の範囲外、即ち電圧を通常動作状態の電圧値よりも高く／低くする等の条件下の加速試験においてデータ情報ｄｔおよびＥＣＣ停止フラグｆｌの読み出しを行い、エラーが発生しないかどうかを確認することで行われる。好ましくは、試験条件を厳しくするために電圧を通常動作状態の電圧値よりも低くすることである。また、このエラー評価を行うタイミングは、エラー検出部がエラー検出を行うタイミングでもよく、また、全ての救済試験工程を始める前のタイミングや、それぞれの救済試験工程を始めるタイミングでもよい。このようにエラー評価をさらに行うことで、２セット目の置換アドレス情報が入力された際にこれに対応したチェック情報が入力されなかったとしても、置換アドレス情報の信頼性を高めることが可能である。

【0031】

（実施形態２）

【0032】

本実施形態では、上述のＥＣＣ停止用メモリ２３を複数ビットで構成し、ＥＣＣ停止用データビットとＥＣＣ停止用チェックビットとから構成することで、ＥＣＣ停止用メモリ２３に不良メモリセルが含まれていたとしてもそれを検出し、訂正することができるように構成している点が実施形態１とは異なる。

【0033】

本実施形態では、図３に示すように、本実施形態ではユニットにおけるＥＣＣ停止フラグｆｌを構成するＥＣＣ停止用メモリ２３は、１ビットからなるＥＣＣ停止用データビット３１と、２ビットからなるＥＣＣ停止用チェックビット３２とからなる。例えば、ＥＣＣ停止用データビット３１が「０」であり、かつ、ＥＣＣ停止用チェックビット３２が「００」の時にはＥＣＣ停止フラグｆｌは立たず（「０」）、また、ＥＣＣ停止用データビット３１が「１」であり、ＥＣＣ停止用チェックビット３２が「１１」の時にはＥＣＣ停止フラグｆｌが立つ（「１」）ように構成されている。

【0034】

本実施形態では、制御部１０は、別の冗長救済動作が開始されるタイミングで、すでにチェックビットにチェック情報が書き込まれたかどうかを判断し、結果に応じてＥＣＣ停止用メモリに書き込みを行う。例えば、制御部１０は、チェックビットにチェック情報がすでに書き込まれている場合には、ＥＣＣ停止用データビット３１に「１」を書き込み、かつ、ＥＣＣ停止用チェックビット３２に「１１」を入力する。そして、エラー検出訂正部３０は、ＥＣＣ動作をする前に、これらのＥＣＣ停止用データビット３１及びＥＣＣ停止用チェックビット３２に基づいてＥＣＣ動作をまず行ってＥＣＣ停止フラグｆｌが「１」であるか「０」であるかを判断し、これに応じてＥＣＣ動作を行う。

【0035】

このように、本実施形態ではＥＣＣ停止フラグｆｌのＥＣＣ停止用メモリ２３を複数ビットから構成し、エラー検出用ビットを付与することで、ＥＣＣ停止用データビット３１自体が不良メモリセルである可能性を排除することができ、より確実に歩留まりを向上させることが可能である。

【0036】

上述した各実施形態では、チェックビットにチェックビット情報ｃｂが書き込まれているかどうかにより、前回以前の冗長救済動作においてデータ情報ｄｔ及びチェックビット情報ｃｂの書き込みがあったことを検出したが、これに限定されない。例えば、データビットに書き込まれたデータ情報の有無により前回以前の冗長救済動作においてデータ情報ｄｔ及びチェックビット情報ｃｂの書き込みがあったことを検出してもよい。また、上述した各実施形態では、チェックビットにチェックビット情報ｃｂが書き込まれているかどうかによりＥＣＣ停止フラグｆｌを設定したが、ＥＣＣ停止フラグｆｌを用いない構成としてもよい。

【0037】

上述した各実施形態では、制御部１０は、別の冗長救済動作が開始されるタイミングで、すでにチェックビット用メモリ２２にチェックビット情報ｃｂが書き込まれたかどうかを判断してＥＣＣ停止ビットに「１」を入力したが、これに限定されない。置換アドレス情報に対応したチェックビット情報ｃｂが書き込まれた場合に、エラー検出訂正部３０が、エラー検出訂正をしないように構成されていればよく、例えば、制御部１０が最初の冗長救済動作を行ったあとにＥＣＣ停止フラグｆｌとして「１」を入力し、次の冗長救済動作を行ったときにこのＥＣＣ停止フラグｆｌをエラー検出訂正部３０が取得するように構成してもよい。いずれのタイミングでおいても、エラー検出訂正部３０がより好ましくエラー検出訂正を作動又は停止することができる。

【符号の説明】

【0038】

１ 半導体記憶装置
１０ 制御部
２０ 記憶部
２１ データ用メモリ
２２ チェックビット用メモリ
２３ ＥＣＣ停止用メモリ
３０ エラー検出訂正部
３１ ＥＣＣ停止用データビット
３２ ＥＣＣ停止用チェックビット
４０ 置換アドレスレジスタ
５０ メモリセルアレイ
５１ ロウデコーダ
５２ カラムデコーダ
ｆｌ ＥＣＣ停止フラグ
ｃａ カラムアドレス情報
ｃｂ チェックビット情報
ｄｔ データ情報
ｒａ ロウアドレス
ｓｓ 置換アドレス情報
ｓｓｃ カラム置換アドレス情報
ｓｓｒ ロウ置換アドレス情報

【要約】

【課題】歩留まりの高いＥＣＣ機能が搭載されたＯＴＰメモリを有する半導体記憶装置、及びその制御方法を提供する。
【解決手段】半導体記憶装置１は、冗長救済動作時において検出された、メモリセルアレイ５０の不良メモリセルの置換アドレス情報が書き込まれるデータ用メモリ２１、及び置換アドレス情報に対応して付加されるチェック情報が書き込まれるチェックビット用メモリ２２を有し、ワンタイムプログラマブルメモリである記憶部２０と、チェック情報に基づいて置換アドレス情報のエラー検出訂正を行うエラー検出訂正部３０とを備え、データ用メモリ２１は、置換アドレス情報を書き込み可能であるユニットを有し、エラー検出訂正部は、一のユニットに一の置換アドレス情報及びこの置換アドレス情報に対応したチェック情報のいずれかが書き込まれた場合に、さらに一のユニットに別の置換アドレス情報が書き込まれると、エラー検出訂正を行わないように構成されている。
【選択図】図１

【図1】

【図2】

【図3】