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特許7525240縦型電界効果トランジスタと集積化された抵抗変化型メモリ・セル
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-22
(45)【発行日】2024-07-30
(54)【発明の名称】縦型電界効果トランジスタと集積化された抵抗変化型メモリ・セル
(51)【国際特許分類】
H10B 63/00 20230101AFI20240723BHJP
H01L 21/336 20060101ALI20240723BHJP
H01L 29/78 20060101ALI20240723BHJP
H01L 21/20 20060101ALI20240723BHJP
【ＦＩ】
H10B63/00
H01L29/78 301X
H01L29/78 301Y
H01L29/78 301M
H01L21/20
【請求項の数】
20
(21)【出願番号】P 2022537231
(86)(22)【出願日】2020-12-04
(65)【公表番号】
(43)【公表日】2023-02-20
(86)【国際出願番号】 IB2020061481
(87)【国際公開番号】W WO2021124000
(87)【国際公開日】2021-06-24
【審査請求日】2023-05-25
(31)【優先権主張番号】16/723,217
(32)【優先日】2019-12-20
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(74)【代理人】
【識別番号】100120710
【弁理士】
【氏名又は名称】片岡 忠彦
(72)【発明者】
【氏名】レズニチェク、アレクサンダー
(72)【発明者】
【氏名】ヘクマットショアータバリ、バーマン
(72)【発明者】
【氏名】安藤 崇志
(72)【発明者】
【氏名】バラクリシュナン、カーシク
【審査官】小池 秀介
(56)【参考文献】
【文献】米国特許出願公開第２０１９／０１９８５７２（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１９／０１５７１６１（ＵＳ，Ａ１）
【文献】米国特許第０９４４３９８２（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｎ ７０／００
Ｈ０１Ｌ ２１／３３６
Ｈ１０Ｂ ６３／００
Ｈ１０Ｎ ９９／００
Ｈ０１Ｌ ２１／２０
(57)【特許請求の範囲】
【請求項1】
半導体デバイスを形成する方法であって、縦型電界効果トランジスタを形成することであり、前記縦型電界効果トランジスタが、前記縦型電界効果トランジスタのチャネル領域の上であって誘電体キャップの下にエピタキシャル領域を含み、前記エピタキシャル領域が、水平方向に前記チャネル領域を越えて延びる三角形の２つの対向する突き出た領域を含む、前記形成すること、および
前記縦型電界効果トランジスタ上に抵抗変化型メモリ・スタックを共形に２つ付着させることであり、前記抵抗変化型メモリ・スタックが、前記エピタキシャル領域の直接上に位置する酸化物層と、前記酸化物層の直接上に位置する頂部電極層と、前記頂部電極層の上に位置する金属充填材とを含み、前記エピタキシャル領域の前記２つの対向する突き出た領域の各々が、２つある前記抵抗変化型メモリ・スタックのうちの１つの底部電極としてそれぞれ機能する、前記付着させること
を含む方法。
【請求項2】
前記エピタキシャル領域が、異なる結晶面に沿った分化成長の菱形ファセット形成効果の結果を含むことにより、前記エピタキシャル領域の前記２つの対向する突き出た領域が＜１１１＞面を境界としている、請求項１に記載の方法。
【請求項3】
前記縦型電界効果トランジスタを形成することが、基板上にドープト・ソースを形成すること、
前記ドープト・ソースから延びる前記チャネル領域を形成すること、
前記チャネル領域の上に前記誘電体キャップを形成すること、
前記チャネル領域の部分から前記エピタキシャル領域を形成すること、
前記チャネル領域上および前記チャネル領域の周囲に配置された金属ゲート材料を形成すること、ならびに
前記金属ゲート材料の上に第１のインターレベル誘電体層を形成すること
をさらに含む、請求項１に記載の方法。
【請求項4】
前記基板と前記ドープト・ソースとの間にカウンタドープト層を形成することをさらに含み、前記ドープト・ソースが第１のドーパントを含み、前記カウンタドープト層が前記第１のドーパントとは異なる第２のドーパントを含む、請求項３に記載の方法。
【請求項5】
前記抵抗変化型メモリ・スタック、前記第１のインターレベル誘電体層および前記金属ゲート材料を同時にエッチングして、前記ドープト・ソースの上に位置する第１のスペーサの頂部を露出させること、ならびに前記抵抗変化型メモリ・スタックをエッチングして、前記第１のインターレベル誘電体層の部分を露出させること
をさらに含み、前記第１のスペーサおよび前記第１のインターレベル誘電体層の上に凹みが形成される、
請求項３に記載の方法。
【請求項6】
コンタクト形成の準備として第２のインターレベル誘電体層を付着させることをさらに含む、請求項５に記載の方法。
【請求項7】
前記ドープト・ソースと接するソース／ドレイン・コンタクトを形成すること、前記金属ゲート材料と接するゲート・コンタクトを形成すること、および
前記金属充填材の頂部と接する２つの抵抗変化型メモリ・コンタクトを形成すること
をさらに含む、請求項３に記載の方法。
【請求項8】
基板上にドープト・ソースを形成すること、前記ドープト・ソース上にダミー・ゲートを形成することであり、前記ダミー・ゲートが、前記ドープト・ソース上に配置された第１のスペーサと前記ダミー・ゲート上に配置された第２のスペーサとの間に配置される、前記形成すること、
前記ダミー・ゲート、前記第１のスペーサおよび前記第２のスペーサにトレンチを形成して、前記ドープト・ソースを露出させること、
前記トレンチの中に前記ドープト・ソースからエピタキシャル層をエピタキシャルに成長させて、前記ドープト・ソースから前記ダミー・ゲートを貫いて延びるチャネル領域を形成すること、
前記チャネル領域の頂部を凹ませて誘電体キャップを形成すること、
前記チャネル領域の一部の上にエピタキシャル領域をエピタキシャルに成長させて、前記ダミー・ゲートよりも上であって、且つ前記誘電体キャップの下にソース／ドレイン領域を形成することであり、前記エピタキシャル領域が、水平方向に前記チャネル領域を越えて延びる三角形の２つの対向する突き出た領域を含む、前記形成すること、
前記ダミー・ゲートを、前記チャネル領域を取り囲む金属ゲート材料を含むゲート・スタックに置き換えること、
前記金属ゲート材料をエッチングして前記エピタキシャル領域を露出させること、
前記エピタキシャル領域を前記金属ゲート材料から分離する第１のインターレベル誘電体層を形成すること、
前記第１のインターレベル誘電体層、前記エピタキシャル領域の外面および前記誘電体キャップの側壁の直接上に酸化物層を共形に付着させること、ならびに
前記酸化物層の直接上に頂部電極層を形成すること
を含む、半導体デバイスを形成する方法であって、
前記頂部電極層の上に金属充填材を付着させることをさらに含み、前記酸化物層、前記頂部電極層および前記金属充填材が、前記エピタキシャル領域および前記誘電体キャップのそれぞれの側方に１つずつ配置された抵抗変化型メモリ構造体を構成し、前記エピタキシャル領域の前記２つの突き出た領域の各々が、２つある前記抵抗変化型メモリ構造体のうちの１つの底部電極としてそれぞれ機能する、
方法。
【請求項9】
前記エピタキシャル領域が、異なる結晶面に沿った分化成長による菱形ファセット形成効果の結果を含むことにより、前記エピタキシャル領域の前記２つの対向する突き出た領域が＜１１１＞面を境界としている、請求項８に記載の方法。
【請求項10】
前記基板と前記ドープト・ソースとの間にカウンタドープト層を形成することをさらに含み、前記ドープト・ソースが第１のドーパントを含み、前記カウンタドープト層が前記第１のドーパントとは異なる第２のドーパントを含む、請求項８に記載の方法。
【請求項11】
前記酸化物層、前記頂部電極層、前記第１のインターレベル誘電体層および前記金属ゲート材料を同時にエッチングして、前記ドープト・ソースの上に位置する前記第１のスペーサの頂部を露出させること、ならびに前記酸化物層および前記頂部電極層をエッチングして、前記第１のインターレベル誘電体層の部分を露出させること
をさらに含み、前記第１のスペーサおよび前記第１のインターレベル誘電体層の上に凹みが形成される、
請求項８に記載の方法。
【請求項12】
コンタクト形成の準備として第２のインターレベル誘電体層を付着させることをさらに含む、請求項１１に記載の方法。
【請求項13】
前記ドープト・ソースと接するソース／ドレイン・コンタクトを形成すること、前記金属ゲート材料と接するゲート・コンタクトを形成すること、および
前記金属充填材の頂部と接する２つの抵抗変化型メモリ・コンタクトを形成すること
をさらに含む、請求項８に記載の方法。
【請求項14】
半導体デバイスであって、縦型電界効果トランジスタであり、前記縦型電界効果トランジスタが、前記縦型電界効果トランジスタのチャネル領域の上であって誘電体キャップの下に位置するエピタキシャル領域を含み、前記エピタキシャル領域が、水平方向に前記チャネル領域を越えて延びる三角形の２つの対向する突き出た領域を含む、前記縦型電界効果トランジスタと、
前記エピタキシャル領域および前記誘電体キャップのそれぞれの側方に１つずつある抵抗変化型メモリ構造体であり、前記抵抗変化型メモリ構造体が、前記エピタキシャル領域の外面および前記誘電体キャップの側壁の直接上に位置する酸化物層と、前記酸化物層の直接上に位置する頂部電極層と、前記頂部電極層の上に位置する金属充填材とを含み、前記エピタキシャル領域の前記２つの突き出た領域の各々が、２つある前記抵抗変化型メモリ構造体のうちの１つの底部電極としてそれぞれ機能する、前記抵抗変化型メモリ構造体と
を含む半導体デバイス。
【請求項15】
前記エピタキシャル領域が、異なる結晶面に沿った分化成長による菱形ファセット形成効果の結果を含むことにより、前記エピタキシャル領域の前記２つの対向する突き出た領域が＜１１１＞面を境界としている、請求項１４に記載の半導体デバイス。
【請求項16】
前記縦型電界効果トランジスタが、基板上のドープト・ソースであり、前記チャネル領域が前記ドープト・ソースから延びる、前記ドープト・ソースと、
前記チャネル領域上および前記チャネル領域の周囲に配置された金属ゲート材料と、
前記金属ゲート材料を前記エピタキシャル領域から分離する第１のインターレベル誘電体層と
をさらに含む、請求項１４に記載の半導体デバイス。
【請求項17】
前記基板と前記ドープト・ソースとの間のカウンタドープト層をさらに含み、前記ドープト・ソースが第１のドーパントを含み、前記カウンタドープト層が前記第１のドーパントとは異なる第２のドーパントを含む、請求項１６に記載の半導体デバイス。
【請求項18】
コンタクト形成のための第２のインターレベル誘電体層をさらに含む、請求項１７に記載の半導体デバイス。
【請求項19】
前記ドープト・ソースと接するソース／ドレイン・コンタクトと、前記金属ゲート材料と接するゲート・コンタクトと、
前記金属充填材の頂部と接する２つの抵抗変化型メモリ・コンタクトと
をさらに含む、請求項１６に記載の半導体デバイス。
【請求項20】
基板上のドープト・ソースから延びるチャネル領域と、
第１のスペーサと第２のスペーサの間で、前記チャネル領域上および前記チャネル領域の周囲に配置された金属ゲート材料と、
前記第２のスペーサに隣接する第１のインターレベル誘電体層と、
前記チャネル領域の上に位置し、前記第２のスペーサによって前記チャネル領域から分離されているエピタキシャル領域を含む頂部ソース／ドレイン領域であり、前記エピタキシャル領域が、前記チャネル領域から外側に向かう方向に延びる三角形の２つの対向する突き出た領域を含む、前記頂部ソース／ドレイン領域と、
前記チャネル領域の上面の上に位置する誘電体キャップと、
前記第１のインターレベル誘電体層の上面、前記第２のスペーサの上面、前記エピタキシャル領域の前記２つの突き出た領域の各々の上面、および前記誘電体キャップの側壁の上に共形に付着された酸化物層と、
前記酸化物層の上に共形に付着された頂部電極層と、
前記エピタキシャル領域のそれぞれの側方に抵抗変化型メモリ素子が１つずつ形成されるように、前記頂部電極層の上に付着された金属充填材と
を含み、
前記ソース／ドレイン領域の前記エピタキシャル領域の前記２つの突き出た領域の各々が、２つある前記抵抗変化型メモリ素子のうちの１つの底部電極としてそれぞれ機能する、
縦型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に磁気ストレージ・デバイスの分野に関し、より詳細には、抵抗変化型メモリ（resistive random access memory）（ＲｅＲＡＭ）デバイスを縦型電界効果トランジスタ（vertical field effect transistor）（ＶＦＥＴ）と集積化することに関する。
【背景技術】
【0002】
ＲｅＲＡＭは、不揮発性メモリ・デバイスの最も有望な技術の１つである。低電力および高速度の動作、高密度ＣＭＯＳとコンパチブルなインテグレーション、ならびに高いサイクリング耐久性のため、ＲｅＲＡＭ技術は、高密度ストレージ・アレイおよび新規のインメモリ・コンピューティング・システムに対する主流の選択肢となりつつある。
【0003】
ＲｅＲＡＭの本質的機構は、通常は２つの電極間に形成されるナノスケール導電性フィラメントの形成および破断に基づき、この形成および破断の結果として、高抵抗状態と低抵抗状態の間の反復可能な抵抗性スイッチングが起こる。ＲｅＲＡＭ機構の欠点は、この機構がランダム性に依存すること、および導電性フィラメントの位置を制御できないことである。したがって、ＲｅＲＡＭデバイスを形成するための改良された設計および技術が望ましいであろう。
【発明の概要】
【0004】
縦型電界効果トランジスタを形成することを含む、半導体デバイスを形成する方法を提供することによって、先行技術の短所が解消され、追加の利点が提供される。縦型電界効果トランジスタは、縦型電界効果トランジスタのチャネル領域の上であって誘電体キャップの下にエピタキシャル領域を含む。エピタキシャル領域は、水平方向にチャネル領域を越えて延びる三角形の２つの対向する突き出た領域を含む。縦型電界効果トランジスタ上に抵抗変化型メモリ・スタックを共形に付着させる。抵抗変化型メモリ・スタックは、エピタキシャル領域の直接上に位置する酸化物層と、酸化物層の直接上に位置する頂部電極層と、頂部電極層の上に位置する金属充填材（metal fill）とを含む。エピタキシャル領域の２つの対向する突き出た領域の各々は、抵抗変化型メモリ・スタックの底部電極として機能する。
【0005】
本発明の別の態様は、基板上にドープト・ソース（doped source）を形成すること、およびドープト・ソース上にダミー・ゲートを形成することを含む、半導体デバイスを形成する方法を提供する。ダミー・ゲートは、ドープト・ソース上に配置された第１のスペーサとダミー・ゲート上に配置された第２のスペーサとの間に配置される。ダミー・ゲート、第１のスペーサおよび第２のスペーサにトレンチを形成して、ドープト・ソースを露出させ、トレンチの中にドープト・ソースからエピタキシャル層を成長させて、ドープト・ソースからダミー・ゲートを貫いて延びるチャネル領域を形成する。チャネル領域の頂部を凹ませて誘電体キャップを形成する。チャネル領域の一部の上にエピタキシャル領域を成長させて、ダミー・ゲートよりも上であって、且つ誘電体キャップの下にソース／ドレイン領域を形成する。エピタキシャル領域は、水平方向にチャネル領域を越えて延びる三角形の２つの対向する突き出た領域を含む。ダミー・ゲートを、チャネル領域を取り囲む金属ゲート材料を含むゲート・スタックに置き換える。金属ゲート材料をエッチングしてエピタキシャル領域を露出させる。第１のインターレベル誘電体層（interlevel dielectric layer）を形成してエピタキシャル領域を金属ゲート材料から分離し、第１のインターレベル誘電体層、エピタキシャル領域の外面および誘電体キャップの側壁の上に酸化物層および頂部電極を共形に付着させる。
【0006】
本発明の別の態様は、縦型電界効果トランジスタであり、縦型電界効果トランジスタが、縦型電界効果トランジスタのチャネル領域の上であって誘電体キャップの下に位置するエピタキシャル領域を含み、エピタキシャル領域が、水平方向にチャネル領域を越えて延びる三角形の２つの対向する突き出た領域を含む、縦型電界効果トランジスタと、エピタキシャル領域および誘電体キャップのそれぞれの側方にある抵抗変化型メモリ構造体とを含む、半導体デバイスを提供する。抵抗変化型メモリ構造体は、エピタキシャル領域の外面および誘電体キャップの側壁の直接上に位置する酸化物層と、酸化物層の直接上に位置する頂部電極層と、頂部電極層の上に位置する金属充填材とを含む。エピタキシャル領域の２つの突き出た領域の各々は、抵抗変化型メモリ構造体の底部電極として機能する。
【0007】
以下の詳細な説明は、例として与えられ、本発明を以下の説明だけに限定することは意図されていないが、添付図面とともに検討したときに最もよく理解されるであろう。
【図面の簡単な説明】
【0008】
【図1】縦型電界効果トランジスタ（ＶＦＥＴ）を製造する方法中の中間ステップにおける、本開示の一実施形態による半導体デバイスの断面図である。
【図2】誘電体キャッピング層、第２のスペーサおよびダミー・ゲートを貫くトレンチを形成することを示している、本開示の一実施形態による半導体デバイスの断面図である。
【図3】ドープト・ソースを露出させ、自己整合接合（self-alignedjunction）を形成するために第１のスペーサを貫いてエッチングした後の、本開示の一実施形態による半導体デバイスの断面図である。
【図4】ダミー・ゲートの側壁の内側部分を酸化させた後の、本開示の一実施形態による半導体デバイスの断面図である。
【図5】ドープト・ソースからエピタキシャル層を成長させて、エピタキシャル・チャネル領域を形成した後の、本開示の一実施形態による半導体デバイスの断面図である。
【図6】平坦化プロセスを実行した後の、本開示の一実施形態による半導体デバイスの断面図である。
【図7】チャネル領域を部分的に凹ませ、誘電体材料を充填して誘電体キャップを形成し、誘電体材料を平坦化した後の、本開示の一実施形態による半導体デバイスの断面図である。
【図8】誘電体キャッピング層を除去し、チャネル領域上にエピタキシャル領域を形成して、ソース／ドレイン領域を形成した後の、本開示の一実施形態による半導体デバイスの断面図である。
【図9】エピタキシャル領域上にスペーサを付着させた後の、本開示の一実施形態による半導体デバイスの断面図である。
【図10】第２のスペーサおよびダミー・ゲートの一部を除去した後の、本開示の一実施形態による半導体デバイスの断面図である。
【図11】スペーサの下のダミー・ゲートの残りの部分を除去して薄い酸化物層を露出させた後の、本開示の一実施形態による半導体デバイスの断面図である。
【図12】薄い酸化物層を除去し、ゲート誘電体材料および仕事関数金属（workfunction metal）を共形に付着させた後の、本開示の一実施形態による半導体デバイスの断面図である。
【図13】ゲート誘電体材料および仕事関数金属をエッチングした後の、本開示の一実施形態による半導体デバイスの断面図である。
【図14】金属ゲート材料を充填し、金属ゲート材料上で平坦化プロセスを実行した後の、本開示の一実施形態による半導体デバイスの断面図である。
【図15】金属ゲート材料を部分的に凹ませた後の、本開示の一実施形態による半導体デバイスの断面図である。
【図16】金属ゲート材料上に第１のインターレベル誘電体層を付着させ、平坦化プロセスを実行した後の、本開示の一実施形態による半導体デバイスの断面図である。
【図17】第１のインターレベル誘電体層を部分的に凹ませた後の、本開示の一実施形態による半導体デバイスの断面図である。
【図18】スペーサを除去した後の、本開示の一実施形態による半導体デバイス１００の断面図である。
【図19】抵抗変化型メモリ・スタックを形成した後の、本開示の一実施形態による半導体デバイスの断面図である。
【図20】ゲート・リソグラフィおよびエッチングを実行した後の、本開示の一実施形態による半導体デバイス１００の断面図である。
【図21】第１のインターレベル誘電体層をさらにエッチングした後の、本開示の一実施形態による半導体デバイスの断面図である。
【図22】第２のインターレベル誘電体層を付着させた後の、本開示の一実施形態による半導体デバイスの断面図である。
【図23】ソース／ドレイン・コンタクト、ゲート・コンタクトおよびＲｅＲＡＭコンタクトを形成した後の、本開示の一実施形態による半導体デバイスの断面図である。
【発明を実施するための形態】
【0009】
図面の倍率は必ずしも一定ではない。図面は単に概略表現であり、図面が本発明の特定のパラメータを表現することは意図されていない。図面は、本発明の典型的な実施形態だけを示すことが意図されている。図面では同じ符号が同じ要素を表している。
【0010】
本明細書には、特許請求の範囲に記載された構造体および方法の詳細な実施形態が開示されているが、開示された実施形態は単に、さまざまな形態で実施することができる、特許請求の範囲に記載された構造体および方法の例を示しているだけであることを理解することができる。しかしながら、本発明は、多くの異なる形態で実施することができるのであり、本発明が、本明細書に記載された例示的な実施形態に限定されると解釈すべきではない。この説明では、提示された実施形態を不必要に不明瞭にすることを防ぐため、よく知られた特徴および技術の詳細が省かれていることがある。
【0011】
以降の説明の目的上、「上部（upper）」、「下部（lower）」、「右（right）」、「左（left）」、「縦（vertical）」、「水平（horizontal）」、「頂部（top）」、「底部（bottom）」などの用語、およびそれらの用語の派生語は、図面に配置されているときの開示された構造体および方法に関する。「～の上に（above）」、「～の上にある（overlying）」、「～の頂部に（atop）」、「～の上に（on top）」、「～上に配置された（positioned on）」または「～の頂部に配置された（positionedatop）」などの用語は、第１の構造体などの第１の要素が第２の構造体などの第２の要素上にあることを意味し、第１の要素と第２の要素との間に界面構造体などの介在要素が存在してもよい。用語「じかに接触する」は、第１の構造体などの第１の要素と第２の構造体などの第２の要素とが、それらの２つの要素の界面に中間導電層、絶縁層または半導体層が存在することなく接続されていることを意味する。
【0012】
本明細書では、さまざまな要素を記述するために第１、第２などの用語が使用されることがあるが、これらの用語によってそれらの要素が限定されるべきではないことが理解される。これらの用語は、１つの要素を別の要素から区別するために使用されているだけである。したがって、本発明の発想の範囲を逸脱することなく、下で論じられている第１の要素が第２の要素と呼ばれることも起こりうる。
【0013】
本発明の実施形態の提示を不明瞭にすることがないように、以下の詳細な説明では、当技術分野で知られているいくつかの処理ステップまたは動作が、提示および例示の目的上、一つに結合されていることがあり、また、いくつかの例では、当技術分野で知られているいくつかの処理ステップまたは動作が詳細には説明されていないことがある。他の例では、当技術分野で知られているいくつかの処理ステップまたは動作が全く説明されていないことがある。むしろ、以下の説明は、本発明のさまざまな実施形態の示差的な特徴または要素に焦点が当てられていることを理解すべきである。
【0014】
ＲｅＲＡＭ構造体は通常、頂部電極、底部電極、およびこれらの２つの電極間に配置された酸化物層を含む。酸化物ＲｅＲＡＭでは、電流伝導性フィラメントの電鋳が必要である。このプロセスは、酸化物ＲｅＲＡＭの電流伝導性フィラメントの位置の制御を妨げるランダム性に依存する。その結果、ＲｅＲＡＭセルがスケーリングされたときの形成電圧、およびデバイス変動性がより高くなる。
【0015】
本発明の実施形態は一般に磁気ストレージ・デバイスの分野に関し、より詳細には、抵抗変化型メモリ（ＲｅＲＡＭ）デバイスを縦型電界効果トランジスタ（ＶＦＥＴ）と集積化することに関する。提案された実施形態は、電流伝導性フィラメントの電鋳のランダム性を低減させることができ、同時に、デバイス・スケーラビリティを向上させることができる、１トランジスタ２抵抗器（１Ｔ２Ｒ）ＲｅＲＡＭ構造体を製造する方法および関連構造体を提供する。具体的には、提案された実施形態は、ＶＦＥＴの頂部ソース／ドレイン領域の部分をＲｅＲＡＭ構造体の底部電極として使用して、２つの酸化物ＲｅＲＡＭが、１つの縦型電界効果トランジスタと共に集積化された、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）用の縦に積み重ねられた１Ｔ２Ｒ不揮発性メモリ・セルを提供する。１トランジスタ２抵抗器ＲｅＲＡＭ構造体を形成する１つの手法は、突き出た外側部分を有するファセット形成エピタキシャル領域（faceted epitaxial region）を含むＶＦＥＴデバイスを形成すること、ならびにエピタキシャル領域の直接上にＲｅＲＡＭスタックを形成することであって、ＲｅＲＡＭスタックが、電極層の上の酸化物層および電極層の上の金属充填材を含み、酸化物層が、隣接するＲｅＲＡＭ要素の底部電極として機能するファセット形成エピタキシャル領域の突き出た外側部分とじかに接触する、形成することを含む。以下では、図１～２３Ａの添付図面を参照することによって、この１トランジスタ２抵抗器ＲｅＲＡＭ構造体を形成することができる実施形態を詳細に説明する。
【0016】
次に図１を参照すると、縦型電界効果トランジスタ（ＶＦＥＴ）を製造する方法中の中間ステップにおける、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図１Ａは半導体デバイス１００の上面図である。
【0017】
製造プロセスのこの時点で、半導体デバイス１００は、半導体基板（以後「基板」）１０２上に配置されたダミー・ゲート１２０および誘電体キャッピング層１４０を含んでいる。基板１０２は例えばバルク半導体基板を含む。基板１０２は１種または数種の半導体材料を含む。基板１０２用の適当な半導体材料の非限定的な例には、シリコン（Ｓｉ）、ストレインドＳｉ、炭化シリコン（ＳｉＣ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、シリコン－ゲルマニウム－炭素（ＳｉＧｅＣ）、Ｓｉ合金、Ｇｅ合金、ＩＩＩ－Ｖ族材料（例えばヒ化ガリウム（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、リン化インジウム（ＩｎＰ）もしくはヒ化アルミニウム（ＡｌＡｓ））、ＩＩ－ＶＩ族材料（例えばセレン化カドミウム（ＣｄＳｅ）、硫化カドミウム（ＣｄＳ）、テルル化カドミウム（ＣｄＴｅ）、酸化亜鉛（ＺｎＯ）、セレン化亜鉛（ＺｎＳｅ）、硫化亜鉛（ＺｎＳ）もしくはテルル化亜鉛（ＺｎＴｅ））、またはこれらの任意の組合せを含めることができる。一実施形態では基板１０２がゲルマニウムを含むことができる。
【0018】
基板１０２上のカウンタドープト層（counter-doped layer）１０４の上にドープト・ソース１０８が配置されている。ドープト・ソース１０８およびカウンタドープト層１０４は、基板１０２にドーパントを組み込むことによって、またはエピタキシャル成長によって基板１０２上に形成されたものである。一実施形態によれば、ドープト・ソース１０８はドーパントで濃くドープされており、ドーパントはｐ型ドーパント（例えばホウ素もしくはガリウム）またはｎ型ドーパント（例えばリンもしくはヒ素）とすることができる。カウンタドープト層１０４は、ドープト・ソース１０８のドーパントとは異なる／反対極性のドーパントを含む。例えば、ドープト・ソース１０８がｐ型ドーパントを含むときにはカウンタドープト層１０４がｎ型ドーパントを含み、ドープト・ソース１０８がｎ型ドーパントを含むときにはカウンタドープト層１０４がｐ型ドーパントを含む。ドープト・ソース１０８は濃くドープされており、約１０１９原子／ｃｍ３から約１０２２原子／ｃｍ３までの間で変動するドーパント濃度を含む。カウンタドープト層の厚さは、約５から約５０ｎｍまでまたは約１０から約２０ｎｍまで変動する範囲の厚さとすることができる。ドープト・ソース１０８の厚さは、約５０から約２５０ｎｍまでまたは約１００から約２００ｎｍまで変動する範囲の厚さとすることができる。
【0019】
ダミー・ゲート１２０は、ドープト・ソース１０８上の第１のスペーサ１１６と第２のスペーサ１１８の間に配置されている。第１のスペーサ１１６はドープト・ソース１０８上に付着させたものであり、ダミー・ゲート１２０は第１のスペーサ１１６上に付着させたものであり、第２のスペーサ１１８はダミー・ゲート１２０上に付着させたものである。第１のスペーサ１１６および第２のスペーサ１１８は、絶縁材料、例えば二酸化シリコン、窒化シリコン、ＳｉＯＣＮまたはＳｉＢＣＮを含むことができる。第１のスペーサ１１６および第２のスペーサ１１８用の材料の他の非限定的な例は、誘電性酸化物（例えば酸化シリコン）、誘電性窒化物（例えば窒化シリコン）、誘電性酸窒化物またはこれらの任意の組合せを含む。第１のスペーサ１１６および第２のスペーサ１１８を形成する材料は、例えば化学蒸着（ＣＶＤ）または物理蒸着（ＰＶＤ）を含む標準付着プロセスによって付着させたものである。第１のスペーサ１１６および第２のスペーサ１１８はそれぞれ、約３ｎｍから約１５ｎｍまでの間または約５ｎｍから約１０ｎｍまでの間で変動する厚さを有することができる。
【0020】
ダミー・ゲート１２０は犠牲ゲート材料、例えばアモルファス・シリコン（ａＳｉ）または多結晶シリコン（ポリシリコン）を含む。この犠牲ゲート材料は、限定はされないが、ＰＶＤ、ＣＶＤ、プラズマ加速化学蒸着（ＰＥＣＶＤ）、誘導結合プラズマ化学蒸着（ＩＣＰ ＣＶＤ）またはこれらの任意の組合せを含む付着プロセスによって付着させることができる。ダミー・ゲート１２０を形成する犠牲ゲート材料は、約８ｎｍから約１００ｎｍまでの間または約１０ｎｍから約３０ｎｍまでの間で変動する厚さを有する。
【0021】
誘電体キャッピング層１４０は、ダミー・ゲート１２０の上の第２のスペーサ１１８上に付着させたものである。誘電体キャッピング層１４０用の材料の非限定的な例は、二酸化シリコン、オルトケイ酸テトラエチル（ＴＥＯＳ）酸化物、高アスペクト比プラズマ（ＨＡＲＰ）酸化物、高温酸化物（ＨＴＯ）、高密度プラズマ（ＨＤＰ）酸化物、原子層堆積（ＡＬＤ）プロセスによって形成された酸化物（例えば酸化シリコン）、またはこれらの任意の組合せを含む。誘電体キャッピング層１４０は、約３０ｎｍから約２００ｎｍまでまたは約５０ｎｍから約１００ｎｍまで変動する範囲の厚さを有する。
【0022】
次に図２を参照すると、誘電体キャッピング層１４０、第２のスペーサ１１８およびダミー・ゲート１２０を貫くトレンチ２０４を形成して、第１のスペーサ１１６を露出させることを示している、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図２Ａは半導体デバイス１００の上面図である。
【0023】
トレンチ２０４は、誘電体キャッピング層１４０の上面から第１のスペーサ１１６の上面まで延びて第１のスペーサ１１６を露出させる。トレンチ２０４は、第１のスペーサ１１６を形成している材料に対して選択的な（第１のスペーサ１１６を形成している材料を実質的に除去しない）エッチング・プロセスを実行することによって形成する。このエッチング・プロセスは例えば反応性イオン・エッチング（ＲＩＥ）とすることができる。当業者には知られているとおり、トレンチ２０４を形成するために多数のエッチング・プロセスを実行することができる。例えば、第２のスペーサ１１８の材料に対して選択的な第１のエッチング・プロセスを実行して、誘電体キャッピング層１４０の一部を除去する。次いで、ダミー・ゲート１２０の材料に対して選択的な第２のエッチング・プロセスを実行して、第２のスペーサ１１８の、第１のエッチング・プロセスによって形成されたトレンチ２０４の部分の下にある部分を除去する。次いで、第１のスペーサ１１６の材料に対して選択的な第３のエッチング・プロセスを実行して、ダミー・ゲート１２０の、第２のエッチング・プロセスによって形成されたトレンチ２０４の部分の下にある部分を除去する。この図に示されているように、その結果得られるトレンチ２０４は、誘電体キャッピング層１４０の上面を貫いて第１のスペーサ１１６の露出部分の上面まで延びる。トレンチ２０４の幅は、約３ｎｍから約２０ｎｍまでまたは約５ｎｍから約１０ｎｍまで変動させることができる。トレンチ２０４の深さは、約５０ｎｍから約３００ｎｍまでまたは約１００ｎｍから約２００ｎｍまで変動させることができる。
【0024】
次に図３を参照すると、ドープト・ソース１０８を露出させ、自己整合接合を形成するために第１のスペーサ１１６を貫いてエッチングした後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図３Ａは半導体デバイス１００の上面図である。
【0025】
ドープト・ソース１０８の材料に対して選択的な（ドープト・ソース１０８の材料を実質的に除去しない）プロセスを使用して、第１のスペーサ１１６をエッチングすることができる。第１のスペーサ１１６は、例えば反応性イオン・エッチングによってエッチングすることができる。エッチング・プロセスによって第１のスペーサ１１６の露出部分を除去して、その下のソース・コンタクト層の部分を露出させる。これによって自己整合接合（図示せず）が形成される。これは、後に詳細に説明するように、ドープト・ソース１０８から第１のスペーサ１１６の上面までソース延長部分をエピタキシャルに成長させることができるためである。
【0026】
次に図４を参照すると、ダミー・ゲート１２０の側壁の内側部分を酸化させた後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図４Ａは半導体デバイス１００の上面図である。この酸化は、プラズマ酸化プロセス、または薄い酸化物層４１０を形成する他の酸化プロセスによって実行することができる。いくつかの実施形態では、第１のスペーサ１１６またはドープト・ソース１０８の一部も酸化されてもよい。このような実施形態では、図５～５Ａにおいて下で説明するエピタキシャル成長を実行する前に、これらの領域に形成された一切の酸化物を除去する。
【0027】
次に図５を参照すると、ドープト・ソース１０８からエピタキシャル層を成長させて、エピタキシャル・チャネル領域５０２（以後「チャネル領域」）を形成した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図５Ａは半導体デバイス１００の上面図である。当業者には知られているとおり、チャネル領域５０２のエピタキシャル成長はエピタキシャル半導体材料を含み、エピタキシャル成長もしくは付着あるいはその両方のプロセスは、半導体表面での形成に対して選択的であり、薄い酸化物層４１０、第１のスペーサ１１６または第２のスペーサ１１８などの他の表面に材料を付着させない。この図に示されているように、チャネル領域５０２のエピタキシャル成長は、誘電体キャッピング層１４０の上に延びる。
【0028】
チャネル領域５０２は、例えば化学蒸着（ＣＶＤ）（液相（ＬＰ）または減圧化学蒸着（ＲＰＣＶＤ））、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、有機金属化学蒸着（ＭＯＣＶＤ）または他の適当なプロセスを含む、適当なエピタキシャル成長プロセスを使用して成長させることができる。
【0029】
エピタキシャル・チャネル材料の供給源は、例えばシリコン、ゲルマニウムまたはこれらの組合せとすることができる。このエピタキシャル半導体材料の付着用のガス源には、シリコンを含むガス源、ゲルマニウムを含むガス源またはこれらの組合せを含めることができる。例えば、エピタキシャル・シリコン層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシランおよびこれらの組合せからなるグループから選択されたシリコン・ガス源から付着させることができる。エピタキシャル・ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびこれらの組合せからなるグループから選択されたゲルマニウム・ガス源から付着させることができる。エピタキシャル・シリコン・ゲルマニウム合金層は、このようなガス源の組合せを利用して形成することができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリア・ガスを使用することができる。
【0030】
次に図６を参照すると、平坦化プロセスを実行した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図６Ａは半導体デバイス１００の上面図である。半導体デバイス１００上で実行するこの平坦化プロセスは化学機械平坦化（ＣＭＰ）プロセスとすることができる。平坦化により、誘電体キャッピング層１４０の上の過剰なエピタキシャル成長物を除去する。
【0031】
次に図７を参照すると、チャネル領域５０２を部分的に凹ませ、誘電体材料を充填して誘電体キャップ７０８を形成し、誘電体材料を平坦化した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図７Ａは半導体デバイス１００の上面図である。チャネル領域５０２を、依然として誘電体キャッピング層１４０内で第２のスペーサ１１８よりも上のレベルまで、部分的に凹ませる。チャネル領域５０２は、例えば反応性イオン・エッチングまたはウェット・エッチング・プロセスを使用することによって凹ませる。
【0032】
チャネル領域５０２の上に形成された凹部（図示せず）に誘電体材料を充填して、チャネル領域５０２の上に誘電体キャップ７０８を形成する。誘電体キャップ７０８の形成は、スペーサ９２０（図９）の付着および続いて形成されるゲート構造体の自己整合を可能にする。誘電体キャップ７０８を形成する誘電体材料は、誘電性酸化物（例えば酸化シリコン）、誘電性窒化物（例えば窒化シリコン）、誘電性酸窒化物またはこれらの任意の組合せとすることができる。誘電体キャップ７０８を形成する誘電体材料は、例えばＣＶＤまたはＰＶＤなどの標準付着プロセスによって付着させる。付着後、過剰な誘電体材料を例えばＣＭＰによって平坦化する。
【0033】
次に図８を参照すると、誘電体キャッピング層１４０を除去し、チャネル領域５０２上にエピタキシャル領域８１０を形成することにより、ソース／ドレイン領域を形成した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図８Ａは半導体デバイス１００の上面図である。
【0034】
エピタキシャル領域８１０は、誘電体キャップ７０８とチャネル領域５０２の間に配置されている。当業者には知られているとおり、エピタキシャル領域８１０を形成する前に、チャネル領域５０２の第２のスペーサ１１８よりも上の部分を側壁に沿って凹ませることができる。エピタキシャル領域８１０は、半導体デバイス１００（すなわちＶＦＥＴデバイス）のソース／ドレイン領域を形成する。エピタキシャル領域８１０のエピタキシャル成長は、図５～５Ａにおいて上で説明したように実行することができる。
【0035】
エピタキシャル領域８１０において観察される菱形ファセット形成効果（diamond-shapedfaceting effect）は、異なる結晶面に沿った半導体分化成長（differentialsemiconductor growth）の結果であることに留意すべきである。ファセット形成エピタキシャル成長は最終的に、非常に低い成長速度に減速し、最も遅い成長速度を示す結晶面のセット（すなわち＜１１１＞面）で「終わり」、したがって、結果として生じる半導体構造体は、かかる最も遅い半導体成長速度を示す結晶面内で配向した表面を有する。エピタキシャル領域８１０は、この図に示されているように、水平方向にチャネル領域５０２を越えて延びる（＜１１１＞面を境界とする）三角形の２つの（対向する）突き出た領域または部分を含む。後に説明するように、この幾何形状は、突き出た領域の方への正孔／電子移動度を増強することができ、このことはＲｅＲＡＭ性能に関して有利たり得る。結晶面の異なるセットに沿った相対的成長速度を調節し、それによって結果として生じる半導体構造体の表面配向を制御するために、成長温度、成長圧力、処理ガスの流量などを含むさまざまな処理パラメータを容易に調整することができる。
【0036】
次に図９を参照すると、エピタキシャル領域８１０上にスペーサ９２０を付着させた後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図９Ａは半導体デバイス１００の上面図である。
【0037】
スペーサ９２０は、後続の処理ステップの間、エピタキシャル領域８１０を保護する。スペーサ９２０は、誘電体キャップ７０８の側壁にも配置する。スペーサ９２０は、絶縁材料、例えば誘電性酸化物（例えば酸化シリコン）、誘電性窒化物（例えば窒化シリコン）、誘電性酸窒化物またはこれらの任意の組合せを含む。スペーサ９２０材料は、例えばＣＶＤまたはＰＶＤなどの標準付着プロセスによって付着させる。スペーサ材料がエピタキシャル領域８１０を覆い、誘電体キャップ７０８および第２のスペーサ１１８の表面からスペーサ材料が除去されるように、ドライ・エッチング・プロセス、例えばＲＩＥプロセスによってスペーサ材料をエッチングすることができる。スペーサ９２０は、約５ｎｍから約５０ｎｍまでまたは約１５ｎｍから約３０ｎｍまで変動する幅を有する。
【0038】
次に図１０を参照すると、第２のスペーサ１１８およびダミー・ゲート１２０の一部を除去した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図１０Ａは半導体デバイス１００の上面図である。第２のスペーサ１１８およびダミー・ゲート１２０を凹ませて、水平方向にスペーサ９２０を越えて延びる部分を除去する。第１のスペーサ１１６に対して選択的な（第１のスペーサ１１６を実質的に除去しない）エッチング・プロセスを実行する。このエッチング・プロセスはドライ・エッチング・プロセス、例えばＲＩＥプロセスとすることができる。
【0039】
次に図１１を参照すると、スペーサ９２０の下のダミー・ゲート１２０の残りの部分を除去して薄い酸化物層４１０を露出させた後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図１１Ａは半導体デバイス１００の上面図である。例えば高温アンモニア（hot ammonia）を含むプロセスなどのウェット・エッチング・プロセスによって、ダミー・ゲート１２０の残りの部分を除去することができる。
【0040】
次に図１２を参照すると、薄い酸化物層４１０を除去し、ゲート誘電体材料１２１４および仕事関数金属１２１８を共形に付着させた後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図１２Ａは半導体デバイス１００の上面図である。ゲート誘電体材料１２１４および仕事関数金属１２１８は、ダミー・ゲート１２０に代わるゲート・スタックの部分を形成する。ゲート誘電体材料１２１４および仕事関数金属１２１８は、第１のスペーサ１１６、チャネル領域５０２、スペーサ９２０、および第２のスペーサ１１８の、エピタキシャル領域８１０の下の残存部分の上に配置する。
【0041】
ゲート誘電体材料１２１４は、３．９、７．０または１０．０よりも大きな誘電率を有する誘電体材料とすることができる。ゲート誘電体材料１２１４用の適当な材料の非限定的な例は、酸化物、窒化物、酸窒化物、ケイ酸塩（例えば金属ケイ酸塩）、アルミン酸塩、チタン酸塩、窒化物またはこれらの任意の組合せを含む。（７．０よりも大きな誘電率を有する）高ｋ材料の例は、限定はされないが、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化タンタルスカンジウム鉛、ニオブ酸亜鉛鉛などの金属酸化物を含む。高ｋ材料にはさらに、例えばランタンおよびアルミニウムなどのドーパントを含めることができる。ゲート誘電体材料１２１４は、例えばＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、蒸着、化学溶液付着または他の同様のプロセスを含む、適当な付着プロセスによって形成することができる。ゲート誘電体材料１２１４の厚さは、使用する付着プロセスならびに高ｋ誘電体材料の組成および数に応じて変動させることができる。
【0042】
仕事関数金属１２１８は、ゲート誘電体材料１２１４の上に配置することができる。仕事関数金属１２１８の型はトランジスタの型によって異なる。適当な仕事関数金属１２１８の非限定的な例は、ｐ型仕事関数金属材料およびｎ型仕事関数金属材料を含む。ｐ型仕事関数材料は、ルテニウム、パラジウム、白金、コバルト、ニッケルおよび導電性金属酸化物、またはこれらの任意の組合せなどの組成物を含む。ｎ型金属材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば炭化ハフニウム、炭化ジルコニウム、炭化チタンおよび炭化アルミニウム）、アルミナイド、またはこれらの任意の組合せなどの組成物を含む。仕事関数金属１２１８は、適当な付着プロセス、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱またはｅビーム蒸着、およびスパッタリングによって付着させることができる。
【0043】
次に図１３を参照すると、ゲート誘電体材料１２１４および仕事関数金属１２１８をエッチングした後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図１３Ａは半導体デバイス１００の上面図である。ゲート誘電体材料１２１４および仕事関数金属１２１８を凹ませて、水平方向にスペーサ９２０を越えて延びる部分を除去する。第１のスペーサ１１６に対して選択的な（第１のスペーサ１１６を実質的に除去しない）エッチング・プロセスを実行する。このエッチング・プロセスは例えば異方性エッチング・プロセスとすることができる。
【0044】
次に図１４を参照すると、金属ゲート材料１４２０を充填し、金属ゲート材料１４２０上で平坦化プロセスを実行した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図１４Ａは半導体デバイス１００の上面図である。金属ゲート材料１４２０は、ゲート・スタックを形成するためにゲート誘電体材料１２１４および仕事関数金属１２１８の上に付着させた導電性ゲート金属である。適当な導電性金属の非限定的な例は、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組合せを含む。金属ゲート材料１４２０を形成する導電性金属は、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱またはｅビーム蒸着、およびスパッタリングなどの適当な付着プロセスによって付着させることができる。平坦化プロセス、例えばＣＭＰを実行して、金属ゲート材料１４２０の表面を研磨する。
【0045】
次に図１５を参照すると、金属ゲート材料１４２０を部分的に凹ませた後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図１５Ａは半導体デバイス１００の上面図である。金属ゲート材料１４２０は、例えば反応性イオン・エッチング・プロセスなどのエッチング・プロセスによって部分的に凹ませる。
【0046】
次に図１６を参照すると、金属ゲート材料１４２０上に第１のインターレベル誘電体（ＩＬＤ）層１６１０を付着させ、平坦化プロセスを実行した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図１６Ａは半導体デバイス１００の上面図である。第１のＩＬＤ層１６１０は、限定はされないが、酸化シリコン、スピンオンガラス、フローアブル・オキサイド（flowable oxide）、高密度プラズマ酸化物、ホウリンケイ酸ガラス（ＢＰＳＧ）またはこれらの任意の組合せを含む、例えば（ｋ＜４．０の）低ｋ誘電体材料から形成することができる。第１のＩＬＤ層１６１０は、限定はされないが、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、蒸着、化学溶液付着または同様のプロセスを含む、付着プロセスによって付着させる。
【0047】
次に図１７を参照すると、第１のＩＬＤ層１６１０を部分的に凹ませた後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図１７Ａは半導体デバイス１００の上面図である。第１のＩＬＤ層１６１０は、例えば反応性イオン・エッチング・プロセスなどの適当な任意のエッチング・プロセスによって部分的に凹ませる。スペーサ９２０を除去する準備として、第１のＩＬＤ層１６１０を凹ませてスペーサ９２０を露出させる。
【0048】
次に図１８を参照すると、スペーサ９２０を除去した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図１８Ａは半導体デバイス１００の上面図である。スペーサ９２０は、適当な任意のエッチング・プロセスによって除去することができる。この図に示されているように、スペーサ９２０を除去して、エピタキシャル領域８１０および誘電体キャップ７０８を露出させる。
【0049】
次に図１９を参照すると、抵抗変化型メモリ（ＲｅＲＡＭ）スタックを形成した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図１９Ａは半導体デバイス１００の上面図である。この実施形態では、単純化して示したＲｅＲＡＭスタックが、酸化物層１９１０、酸化物層１９１０の上の電極層１９１２、および電極層１９１２の上の金属充填材１９２０を含む。酸化物層１９１０は、第１のＩＬＤ層１６１０およびエピタキシャル領域８１０（ソース／ドレイン領域）の露出した上面、ならびに誘電体キャップ７０８の露出した側壁に沿って共形に付着させる。
【0050】
酸化物層１９１０は、例えばＡＬＤなどの知られている付着技術を使用して共形に付着させることができる。酸化物層１９１０は、金属酸化物材料または高ｋ材料でできたものとすることができる。酸化物層１９１０用の適当な材料の非限定的な例には酸化チタン、酸化タンタルおよび酸化ハフニウムを含めることができる。酸化物層１９１０は、エピタキシャル領域８１０を電極層１９１２から分離する、ＲｅＲＡＭ構造体の誘電体層の役目を果たす。
【0051】
電極層１９１２は、酸化物層１９１０の上に共形に付着させる。電極層１９１２は、例えばＡＬＤなどの知られている付着技術を使用して付着させることができる。電極層１９１２は、窒化チタンおよびアルミニウムがドープされた窒化チタンなどの材料でできたものとすることができる。この実施形態では、電極層１９１２が、ＲｅＲＡＭ構造体の頂部電極の役目を果たし、一方で、エピタキシャル領域８１０が２つの機能を提供することができることに留意すべきである。具体的には、エピタキシャル領域８１０は、ＶＦＥＴデバイスの頂部ソース／ドレイン領域として機能し、ドープト・ソース１０８がＶＦＥＴデバイスの底部ソース／ドレイン領域として機能する。エピタキシャル領域８１０はさらに、ＲｅＲＡＭ構造体の底部電極としても機能する。
【0052】
電極層１９１２を酸化物層１９１０の上に共形に付着させた後、電極層１９１２の上に金属充填材１９２０を付着させる。金属充填材１９２０を付着させた後、半導体デバイス１００をＣＭＰプロセスにかけて、この図に示された滑らかで平らな表面を得る。金属充填材１９２０は、例えばタングステンまたは銅などの適当な低抵抗率金属でできたものとすることができる。金属充填材１９２０は、電極層１９１２と、続いて金属充填材１９２０の上面に形成されるコンタクトとの間の電気導体の役目を果たす。
【0053】
次に図２０を参照すると、ゲート・リソグラフィおよびエッチングを実行した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図２０Ａは半導体デバイス１００の上面図である。
【0054】
金属充填材１９２０上にマスク（図示せず）を配置し、続いてパターニングすることができる。理解することができるように、このゲート・リソグラフィおよびエッチングのプロセスは、ＲｅＲＡＭスタック（例えば酸化物層１９１０、電極層１９１２および金属充填材１９２０）のエッチングと同時に実行する。当業者には知られているとおり、金属充填材１９２０および金属ゲート材料１４２０にパターンを転写し、この図に示されているように、金属充填材１９２０および金属ゲート材料１４２０の一部を除去し、第１のスペーサ１１６の一部を露出させる。いくつかの実施形態では、ＲｅＲＡＭスタック、第１のＩＬＤ層１６１０および金属ゲート材料１４２０の一部を除去するために、ＲＩＥプロセスの組合せを実行することができる。
【0055】
金属ゲート材料１４２０およびＲｅＲＡＭスタックのリソグラフィおよびパターニング中に、図２１Ａで観察することができるように、第１のＩＬＤ層１６１０の部分は露出させるが、金属ゲート材料１４２０の部分は露出させないように、ＲｅＲＡＭスタックをさらに凹ませることに留意すべきである。図２１および２１Ａに示されているように、（ゲート）コンタクトのパターニングの準備として、第１のＩＬＤ層１６１０の対向する部分だけを露出させる。
【0056】
次に図２２を参照すると、第２のＩＬＤ層２２１０を形成した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図２２Ａは半導体デバイス１００の上面図である。第１のＩＬＤ層１６１０を形成している誘電体材料と同様の誘電体材料を付着させて、半導体デバイス１００の凹部に充填する。付着した誘電体材料は第２のＩＬＤ層２２１０を形成し、第２のＩＬＤ層２２１０は、第１のＩＬＤ層１６１０と類似の材料を含み、第１のＩＬＤ層１６１０と同様の手法で形成する。
【0057】
次に図２３を参照すると、ソース／ドレイン・コンタクト２３１０、ゲート・コンタクト２３１２およびＲｅＲＡＭコンタクト２３１４を形成した後の、本開示の一実施形態による半導体デバイス１００の断面図が示されている。この実施形態において、図２３Ａは半導体デバイス１００の上面図である。ソース／ドレイン・コンタクト２３１０は、第２のＩＬＤ層２２１０および第１のスペーサ１１６を貫いてドープト・ソース１０８まで延び、トレンチ（図示せず）の中に形成される。ソース／ドレイン・コンタクトを形成するプロセスは、標準の当技術分野でよく知られているプロセスである。通常、このプロセスは、導電性材料または導電性材料の組合せをトレンチに充填してソース／ドレイン・コンタクト２３１０を形成することを含む。ソース／ドレイン・コンタクト２３１０に充填する導電性材料は、導電性金属、例えばアルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組合せを含む。この導電性材料は、適当な付着プロセス、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱もしくはｅビーム蒸着、またはスパッタリングによって付着させることができる。平坦化プロセス、例えばＣＭＰを実行して、第２のＩＬＤ層２２１０の表面から一切の導電性材料を除去する。
【0058】
ゲート・コンタクト２３１２（図２３Ａに示されている）は、第２のＩＬＤ層２２１０の表面から第１のＩＬＤ層１６１０を貫いて金属ゲート材料１４２０まで延びる。ゲート・コンタクト２３１２を形成するプロセスは、標準の当技術分野でよく知られているプロセスである。このプロセスは一般に、適当なエッチング・プロセスを使用して第２のＩＬＤ層２２１０および第１のＩＬＤ層１６１０に金属ゲート材料１４２０に達するトレンチ（図示せず）を形成し、このトレンチに導電性材料または導電性材料の組合せを充填してゲート・コンタクト２３１２を形成することを含む。ゲート・コンタクト２３１２を形成する導電性材料は、適当な付着プロセス、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱もしくはｅビーム蒸着、またはスパッタリングによって付着させた導電性金属、例えばアルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組合せとすることができる。平坦化プロセス、例えばＣＭＰを実行して、第２のＩＬＤ層２２１０の表面から一切の導電性材料を除去する。
【0059】
続いて、金属充填材１９２０の上に、金属充填材１９２０とじかに接触させて、ＲｅＲＡＭコンタクト２３１４を形成することができる。このＲｅＲＡＭコンタクトは、例えばアルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組合せを含む、導電性金属でできたものとすることができる。
【0060】
したがって、最終的な半導体デバイス１００は、誘電体キャップ７０８によって分離されたエピタキシャル領域８１０のそれぞれの側方に１つのＲｅＲＡＭ要素または構造体を有する縦型電界効果トランジスタを含む。この図に示されているように、両方のＲｅＲＡＭ構造体は誘電体キャップ７０８の側方にあって対向するように配置されるとともに、エピタキシャル領域８１０は外側に向かって金属充填材１９２０の方へ突き出た角のある領域を含んでおり、金属充填材１９２０はエピタキシャル領域８１０、酸化物層１９１０および電極層１９１２の三角形の形状によって画定されている。上で説明したとおり、この角のある領域は、エピタキシャル領域８１０のファセット形成エピタキシャル成長の結果である。より具体的には、エピタキシャル領域８１０が異なる結晶面に沿った分化成長による菱形ファセット形成効果の結果を含むことにより、エピタキシャル領域８１０の２つの反対側の突き出た領域は＜１１１＞面を境界としている。ＲｅＲＡＭ構造体の突き出た角のある領域は、電流伝導性フィラメントの電鋳を強化する。したがって、提案されたＲｅＲＡＭ構造体内において、電鋳による電流伝導性フィラメントのランダム性が低減する。さらに、ＲｅＲＡＭ構造体と集積化されたＶＦＥＴを有することは、空間を節約し、同じフットプリント上により多くのＶＦＥＴを製造することを可能にする。
【0061】
したがって、本開示の実施形態は、ＶＦＥＴデバイスの頂部の両側に縦に集積された２つのＲｅＲＡＭ要素を含む半導体デバイスおよび該半導体デバイスを製造する方法を提供する。具体的には、提案された実施形態では、最終的な半導体デバイスの中のそれぞれのメモリ・セルが２つの抵抗変化型メモリ要素および１つのセレクタ（１Ｔ－２Ｒ）を含むことにより、フットプリントの低減を可能にする。抵抗変化型メモリ要素の底部電極は、縦型電界効果トランジスタの頂部ソース／ドレイン領域である。提案された半導体デバイスはさらに、デバイス性能をさらに高める単結晶半導体材料でできたチャネル領域を含む。
【0062】
本発明のさまざまな実施形態の以上の説明は例示のために示したものであり、以上の説明が網羅的であること、または、以上の説明が、開示された実施形態だけに限定されることは意図されていない。当業者には、記載された実施形態の範囲を逸脱しない多くの変更および変形が明らかとなろう。本明細書で使用した用語は、実施形態の原理、実用的用途、もしくは市販されている技術にはない技術的改善点を最もよく説明するように、または本明細書に開示された実施形態を当業者が理解できるように選択した。
【図1】
【図1A】
【図2】
【図2A】
【図3】
【図3A】
【図4】
【図4A】
【図5】
【図5A】
【図6】
【図6A】
【図7】
【図7A】
【図8】
【図8A】
【図9】
【図9A】
【図10】
【図10A】
【図11】
【図11A】
【図12】
【図12A】
【図13】
【図13A】
【図14】
【図14A】
【図15】
【図15A】
【図16】
【図16A】
【図17】
【図17A】
【図18】
【図18A】
【図19】
【図19A】
【図20】
【図20A】
【図21】
【図21A】
【図22】
【図22A】
【図23】
【図23A】
