特許 7525405 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-22

(45)【発行日】2024-07-30

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240723BHJP

   H10B 43/50 20230101ALI20240723BHJP

   H01L 21/336 20060101ALI20240723BHJP

   H01L 29/788 20060101ALI20240723BHJP

   H01L 29/792 20060101ALI20240723BHJP

   H01L 29/786 20060101ALI20240723BHJP

【ＦＩ】

H10B43/27

H10B43/50

H01L29/78 371

H01L29/78 613B

H01L29/78 618B

H01L29/78 626A

【請求項の数】 5

(21)【出願番号】P 2020567658

(86)(22)【出願日】2019-11-20

(86)【国際出願番号】 IB2019059962

(87)【国際公開番号】W WO2020152523

(87)【国際公開日】2020-07-30

【審査請求日】2022-11-21

(31)【優先権主張番号】P 2019011605

(32)【優先日】2019-01-25

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2019013347

(32)【優先日】2019-01-29

(33)【優先権主張国・地域又は機関】JP

【新規性喪失の例外の表示】特許法第３０条第２項適用 ［刊行物名］ ｉｎｔｅｒｎａｔｉｏｎａｌ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ ｍｅｅｔｉｎｇ ２０１８ ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ， ３１２－３１５ 発行年月日 平成３０年１２月１日 ［集会名］ ２０１８ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ 開催日 平成３０年１２月１日－５日

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】山崎 舜平

(72)【発明者】

【氏名】大貫 達也

(72)【発明者】

【氏名】松嵜 隆徳

(72)【発明者】

【氏名】加藤 清

【審査官】加藤 俊哉

(56)【参考文献】

【文献】特開２０１９－０１２８２２（ＪＰ，Ａ）

【文献】特開２０１４－０１７４７７（ＪＰ，Ａ）

【文献】特開２０１６－２２５６１４（ＪＰ，Ａ）

【文献】特開２０１２－０６９９３２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ１０Ｂ ４３／５０

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

積層体を有し、
前記積層体は、
第１の絶縁体と、
前記第１の絶縁体上の、第１の導電体と、
前記第１の導電体上の、第２の絶縁体と、
前記第１の絶縁体、前記第１の導電体、及び前記第２の絶縁体に設けられた第１の開口の内側に位置する酸化物と、
前記第１の開口において、前記酸化物の外側に位置する、第３の絶縁体と、
前記第１の開口において、前記酸化物の内側に位置する、第２の導電体と、
前記第１の開口において、前記酸化物と、前記第２の導電体と、の間に位置する第４の絶縁体と、を有し、
前記酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を有し、
前記酸化物は、
第１の層と、
前記第１の層の内側に接して設けられた第２の層と、
前記第２の層の内側に接して設けられた第３の層と、を有し、
前記第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、又はその近傍の組成であり、
前記第３の絶縁体は、
前記第１の開口の側面に位置するゲート絶縁層と、
前記酸化物の外側に位置するトンネル絶縁層と、
前記ゲート絶縁層と前記トンネル絶縁層の間に位置する電荷蓄積層と、を有する、半導体装置。

【請求項2】

請求項１において、
前記積層体は、
前記第１の絶縁体の上方に位置する、第３の導電体と、
前記第３の導電体上の、第５の絶縁体と、
前記第３の導電体、及び前記第５の絶縁体に設けられた第２の開口の内側に位置する前記酸化物と、
前記第２の開口の側面と前記酸化物との間に位置する前記ゲート絶縁層と、
前記第２の開口において、前記酸化物の内側に位置する、前記第２の導電体と、
前記第１の開口において、前記酸化物と、前記第２の導電体と、の間に位置する前記第４の絶縁体と、を有し、
前記第２の開口は、前記第１の開口と重畳する領域に位置する、半導体装置。

【請求項3】

請求項１または請求項２において、
前記第２の層のエネルギーギャップは、前記第１の層のエネルギーギャップより狭く、
前記第２の層のエネルギーギャップは、前記第３の層のエネルギーギャップより狭い、半導体装置。

【請求項4】

請求項１乃至請求項３のいずれか一項において、
前記酸化物はＡＬＤ法を用いて形成された、半導体装置。

【請求項5】

請求項１乃至請求項４のいずれか一項において、
制御回路を有し、
前記制御回路は、前記積層体の下方に位置する、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、例えば、半導体装置に関する。または、本発明は、例えば、半導体装置の作製方法に関する。または、本発明は、例えば、半導体装置が有するメモリトランジスタ、および該メモリトランジスタの作製方法に関する。または、本発明は、例えば、半導体装置の動作方法に関する。または、本発明は、例えば、記憶装置、プロセッサ、電子機器に関する。または、記憶装置、プロセッサ、電子機器の作製方法に関する。または、記憶装置、プロセッサ、電子機器の動作方法に関する。

【0002】

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。

【0003】

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、記憶装置、半導体回路および電子機器は、半導体装置を有する場合がある。

【背景技術】

【0004】

近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する半導体装置が求められている。単位面積あたりの記憶容量を増加させるためには、メモリセルを積層して形成することが有効である（特許文献１、特許文献２、特許文献３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。

【先行技術文献】

【特許文献】

【0005】

【文献】米国特許出願公開２０１１／００６５２７０号明細書

【文献】米国特許第９６３４０９７号明細書

【文献】米国特許第９１７７８７２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

特許文献１、および特許文献２においては、記憶素子（メモリセルともいう）が複数積層しており、これらが直列に接続することで、三次元構造のメモリセルアレイ（メモリストリングともいう）を構成している。一方、このような、三次元構造のメモリセルアレイでは、記憶素子の積層数が多くなるほど、メモリセル間の直列抵抗が高くなり、メモリセルアレイの抵抗が高くなる。メモリセルアレイの抵抗が高くなることで、メモリセルアレイを流れる電流のロスや、メモリセルアレイが発熱するといった問題があった。

【0007】

また、特許文献１においては、柱状に設けられた半導体パターンが、電荷蓄積層を有する絶縁体と接している。また、特許文献２においては、柱状に設けられた半導体パターンが、トンネル誘電体として機能する絶縁体と接している。半導体と、絶縁体が接する場合、これらの界面には、トラップセンターが形成される場合がある。半導体と、絶縁体との界面に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス方向に変動させるため、トランジスタのオン状態における電流駆動力、つまりオン電流、及び電界効果移動度や、信頼性に悪影響を及ぼす恐れがある。

【0008】

上記の問題に鑑み、本発明の一態様は、良好な電気特性を有し、かつトラップセンターの形成が抑制された半導体装置を提供することを課題の一とする。

【0009】

また、本発明の一態様は、単位面積あたりの記憶容量の大きい半導体装置を提供することを課題の一とする。また、本発明の一態様は、メモリセルを積層した新規な構造の半導体装置を提供することを課題の一とする。また、本発明の一態様は、生産性の高い半導体装置を提供することを課題の一とする。

【0010】

また、本発明の一態様は、該半導体装置を有するモジュールを提供することを課題の一とする。また、本発明の一態様は、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。また、本発明の一態様は、新規なモジュールを提供することを課題の一とする。また、本発明の一態様は、新規な電子機器を提供することを課題の一とする。

【0011】

また、本発明の一態様は、回路動作において、消費電力の低減された半導体装置を提供することを課題の一とする。また、本発明の一態様は、回路動作において、消費電力の低減された、該半導体装置を有するモジュールを提供することを課題の一とする。また、本発明の一態様は、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。

【0012】

また、本発明の一態様は、新規な半導体装置の作製方法を提供することを課題の一とする。また、本発明の一態様は、新規な半導体装置の動作方法を提供することを課題の一とする。

【0013】

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

【課題を解決するための手段】

【0014】

（１）
本発明の一態様は、積層体を有し、積層体は、第１の絶縁体と、第１の絶縁体上の、第１の導電体と、第１の導電体上の、第２の絶縁体と、第１の絶縁体、第１の導電体、及び第２の絶縁体に設けられた第１の開口の内側に位置する酸化物と、第１の開口において、酸化物の外側に位置する第３の絶縁体と、第１の開口において、酸化物の内側に位置する、第２の導電体と、第１の開口において、酸化物と、第２の導電体と、の間に位置する第４の絶縁体と、を有し、第３の絶縁体は、第１の開口の側面に位置するゲート絶縁層と、酸化物の外側に位置するトンネル絶縁層と、ゲート絶縁層とトンネル絶縁層の間に位置する電荷蓄積層と、を有する、半導体装置である。

【0015】

（２）
また、本発明の一態様は、上記（１）の構成において、積層体は、第１の絶縁体の上方に位置する、第３の導電体と、第３の導電体上の、第５の絶縁体と、第３の導電体、及び第５の絶縁体に設けられた第２の開口の内側に位置する酸化物と、第２の開口の側面と酸化物との間に位置するゲート絶縁膜と、第２の開口において、酸化物の内側に位置する、第２の導電体と、第１の開口において、酸化物と、第２の導電体と、の間に位置する第４の絶縁体と、を有し、第２の開口は、第１の開口と重畳する領域に位置する、半導体装置である。

【0016】

（３）
また、本発明の一態様は、上記（１）又は（２）の構成において、酸化物は、第１の層と、第１の層の内側に接して設けられた第２の層と、第２の層の内側に接して設けられた第３の層と、を有し、第２の層のエネルギーギャップは、第１の層のエネルギーギャップより狭く、第２の層のエネルギーギャップは、第３の層のエネルギーギャップより狭い、半導体装置である。

【0017】

（４）
また、本発明の一態様は、上記（３）の構成において、酸化物は、少なくともインジウムを有する、半導体装置である。

【0018】

（５）
また、本発明の一態様は、上記（３）の構成において、酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、半導体装置である。

【0019】

（６）
また、本発明の一態様は、上記（５）の構成において、元素ＭはＧａであって、第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、又はその近傍の組成である、半導体装置である。

【0020】

（７）
また、本発明の一態様は、上記（５）の構成において、元素ＭはＧａであって、第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、又はその近傍の組成である、半導体装置である。

【0021】

（８）
また、本発明の一態様は、上記（１）乃至（７）のいずれか一の構成において、制御回路を有し、制御回路は、積層体の下方に位置する、半導体装置である。

【0022】

（９）
また、本発明の一態様は、第１の絶縁体を形成し、第１の絶縁体上に、第１の導電体を形成し、第１の導電体上に、第２の絶縁体を形成し、第２の絶縁体、第１の導電体、及び第１の絶縁体を加工し、第１の開口を有する第１の積層体を形成し、第１の開口において、第１の絶縁体、第１の導電体、および第２の絶縁体と接するように第３の絶縁体を形成し、第３の絶縁体と接するように酸化物を形成し、酸化物と接するように第４の絶縁体を形成し、第４の絶縁体に接するように第２の導電体を形成する、半導体装置の作製方法である。

【0023】

（１０）
また、本発明の一態様は、上記（９）の方法において、第１の絶縁体の上方に、第３の導電体を形成し、第３の導電体上に、第５の絶縁体を形成し、第３の導電体、及び第５の絶縁体を加工し、第１の開口と重畳する領域に第２の開口が位置する第２の積層体を形成し、第２の開口において、第３の導電体、及び第５の絶縁体と接するように第３の絶縁体を形成し、第３の絶縁体に接するように酸化物を形成し、酸化物と接するように第４の絶縁体を形成し、第４の絶縁体に接するように第２の導電体を形成する、半導体装置の作製方法である。

【0024】

（１１）
また、本発明の一態様は、上記（９）又は（１０）の方法において、酸化物の形成は、第３の絶縁体に接するように第１の層を形成し、第１の層の内側に接するように第２の層を形成し、第２の層の内側に接するように第３の層を形成することによって行われ、第２の層のエネルギーギャップは、第１の層のエネルギーギャップより狭く、第２の層のエネルギーギャップは、第３の層のエネルギーギャップより狭い、半導体装置の作製方法である。

【0025】

（１２）
また、本発明の一態様は、上記（１１）の方法において、酸化物は、少なくともインジウムを有する、半導体装置の作製方法である。

【0026】

（１３）
また、本発明の一態様は、上記（１１）の方法において、酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、半導体装置の作製方法である。

【0027】

（１４）
また、本発明の一態様は、上記（１３）において、元素ＭはＧａであって、第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、又はその近傍の組成である、半導体装置の作製方法である。

【0028】

（１５）
また、本発明の一態様は、上記（１３）において、元素ＭはＧａであって、第２の層に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、又はその近傍の組成である、半導体装置の作製方法である。

【0029】

（１６）
また、本発明の一態様は、バックゲートを有する第１のトランジスタと、バックゲートと、電荷蓄積層と、を有する第２のトランジスタと、バックゲートを有する第３のトランジスタと、を有し、第１乃至第３のトランジスタのそれぞれのチャネル形成領域は、金属酸化物を有し、第１のトランジスタのソース又はドレインの一方は、第２のトランジスタのソース又はドレインの一方に電気的に接続され、第２のトランジスタのソース又はドレインの他方は、第３のトランジスタのソース又はドレインの一方に電気的に接続されている、半導体装置の動作方法であって、書き込み動作と、読み出し動作と、を有し、書き込み動作は、第１乃至第３のトランジスタのそれぞれのバックゲートに、第１の電位を印加する動作と、第１のトランジスタのゲートに、第１のトランジスタがオン状態となる高レベル電位を印加する動作と、電荷蓄積層に電子を注入するために、第２のトランジスタのゲートに第３の電位を印加する動作と、第１のトランジスタのソース又はドレインの他方に第４の電位を印加する動作と、を有し、読み出し動作は、第１乃至第３のトランジスタのそれぞれのバックゲートに、第１の電位を印加する動作と、第１のトランジスタのゲートに、第１のトランジスタがオン状態となる高レベルを印加する動作と、第３のトランジスタのゲートに、第３のトランジスタがオン状態となる高レベルを印加する動作と、第２のトランジスタのゲートに、第５の電位を印加する動作と、第１のトランジスタのソース又はドレインの他方に第６の電位を印加する動作と、第３のトランジスタのソース又はドレインの他方に第７の電位を印加する動作と、を有し、第１の電位は負の電位である、半導体装置の動作方法である。

【0030】

（１７）
また、本発明の一態様は、上記（１６）の動作方法において、消去動作を有し、消去動作は、第１乃至第３のトランジスタのそれぞれのバックゲートに、第１の電位を印加する動作と、第３のトランジスタのゲートに、第３のトランジスタがオン状態となる高レベル電位を印加する動作と、第３のトランジスタのソース又はドレインの他方に、第２のトランジスタの電荷蓄積層から電子を引き抜くための第８の電位を印加する動作と、を有する、半導体装置の動作方法である。

【0031】

（１８）
また、本発明の一態様は、上記（１６）又は（１７）の動作方法において、金属酸化物は、少なくともＩｎを有する、半導体装置の動作方法である。

【0032】

（１９）
また、本発明の一態様は、上記（１６）又は（１７）の動作方法において、金属酸化物は、Ｉｎと、Ｚｎと、を有する、半導体装置の動作方法である。

【0033】

（２０）
また、本発明の一態様は、上記（１９）の動作方法において、金属酸化物は、ＺｎよりもＩｎの割合が多い、半導体装置の動作方法である。

【0034】

（２１）
また、本発明の一態様は、上記（１９）の動作方法において、金属酸化物に含まれている、Ｉｎと、Ｚｎとの原子数比は、Ｉｎ：Ｚｎ＝２：１、又はその近傍の組成である、半導体装置の作製方法である。

【0035】

（２２）
また、本発明の一態様は、上記（１９）の動作方法において、金属酸化物に含まれている、Ｉｎと、Ｚｎとの原子数比は、Ｉｎ：Ｚｎ＝５：１、又はその近傍の組成である、半導体装置の作製方法である。

【0036】

（２３）
また、本発明の一態様は、上記（１９）の動作方法において、金属酸化物に含まれている、Ｉｎと、Ｚｎとの原子数比は、Ｉｎ：Ｚｎ＝１０：１、又はその近傍の組成である、半導体装置の作製方法である。

【0037】

（２４）
また、本発明の一態様は、上記（１６）又は（１７）の構成において、金属酸化物は、Ｉｎと、元素Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有する、半導体装置の動作方法である。

【0038】

（２５）
また、本発明の一態様は、上記（２４）の構成において、元素ＭはＧａであって、金属酸化物に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３、又はその近傍の組成である、半導体装置の動作方法である。

【0039】

（２６）
また、本発明の一態様は、上記（２４）の構成において、元素ＭはＧａであって、金属酸化物に含まれている、Ｉｎと、Ｇａと、Ｚｎとの原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３、又はその近傍の組成である、半導体装置の動作方法である。

【発明の効果】

【0040】

本発明の一態様により、良好な電気特性を有し、トラップセンターの形成が抑制された半導体装置を提供することが可能となる。

【0041】

また、本発明の一態様により、単位面積あたりの記憶容量の大きい半導体装置を提供することができる。また、本発明の一態様により、メモリセル（メモリトランジスタ、セルトランジスタなどともいう）を積層した新規な構造の半導体装置を提供することができる。また、本発明の一態様により、生産性の高い半導体装置を提供することができる。

【0042】

また、本発明の一態様により、該半導体装置を有するモジュールを提供することができる。また、本発明の一態様により、該半導体装置、または該モジュールを有する電子機器を提供することができる。また、本発明の一態様により、新規な半導体装置を提供することができる。また、本発明の一態様により、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。

【0043】

また、本発明の一態様により、回路動作において、消費電力の低減された半導体装置を提供することができる。また、本発明の一態様により、回路動作において、消費電力の低減された、該半導体装置を有するモジュールを提供することができる。また、本発明の一態様により、該半導体装置、または該モジュールを有する電子機器を提供することができる。

【0044】

また、本発明の一態様により、新規な半導体装置の作製方法を提供することができる。また、本発明の一態様により、新規な半導体装置の動作方法を提供することができる。

【0045】

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

【図面の簡単な説明】

【0046】

図１は半導体装置の例を説明する断面図である。
図２Ａは半導体装置の例を説明する上面図、図２Ｂは半導体装置の例を説明する断面図である。
図３Ａ、図３Ｂは半導体装置の例を説明する断面図である。
図４は半導体装置の例を説明する上面図である。
図５は半導体装置の例を説明する断面図である。
図６は半導体装置の例を説明する断面図である。
図７ＡはＩＧＺＯの結晶構造の分類を示す表、図７Ｂは石英ガラスのＸＲＤスペクトルを説明する図、図７Ｃは結晶性ＩＧＺＯのＸＲＤスペクトルを説明する図である。
図８Ａ、図８Ｂは半導体装置の作製工程の例を説明する断面図である。
図９Ａ、図９Ｂ、図９Ｃは半導体装置の作製工程の例を説明する断面図である。
図１０Ａ、図１０Ｂは半導体装置の作製工程の例を説明する断面図である。
図１１Ａ、図１１Ｂは半導体装置の作製工程の例を説明する断面図である。
図１２は半導体装置の作製工程の例を説明する図である。
図１３Ａは半導体装置の作製工程の例を説明する上面図、図１３Ｂ、図１３Ｃは半導体装置の作製工程の例を説明する断面図である。
図１４Ａは半導体装置の作製工程の例を説明する上面図、図１４Ｂ、図１４Ｃは半導体装置の作製工程の例を説明する断面図である。
図１５Ａは半導体装置の作製工程の例を説明する上面図、図１５Ｂ、図１５Ｃは半導体装置の作製工程の例を説明する断面図である。
図１６Ａは半導体装置の作製工程の例を説明する上面図、図１６Ｂ、図１６Ｃは半導体装置の作製工程の例を説明する断面図である。
図１７Ａは半導体装置の作製工程の例を説明する上面図、図１７Ｂ、図１７Ｃは半導体装置の作製工程の例を説明する断面図である。
図１８Ａは半導体装置の作製工程の例を説明する上面図、図１８Ｂ、図１８Ｃは半導体装置の作製工程の例を説明する断面図である。
図１９Ａは半導体装置の作製工程の例を説明する上面図、図１９Ｂ、図１９Ｃは半導体装置の作製工程の例を説明する断面図である。
図２０Ａは半導体装置の作製工程の例を説明する上面図、図２０Ｂ、図２０Ｃは半導体装置の作製工程の例を説明する断面図である。
図２１Ａは半導体装置の作製工程の例を説明する上面図、図２１Ｂ、図２１Ｃは半導体装置の作製工程の例を説明する断面図である。
図２２Ａは半導体装置の作製工程の例を説明する上面図、図２２Ｂ、図２２Ｃ、図２２Ｄは半導体装置の作製工程の例を説明する断面図である。
図２３Ａは半導体装置の作製工程の例を説明する上面図、図２３Ｂ、図２３Ｃは半導体装置の作製工程の例を説明する断面図である。
図２４Ａは半導体装置の作製工程の例を説明する上面図、図２４Ｂ、図２４Ｃは半導体装置の作製工程の例を説明する断面図である。
図２５Ａは半導体装置の作製工程の例を説明する上面図、図２５Ｂ、図２５Ｃは半導体装置の作製工程の例を説明する断面図である。
図２６Ａは半導体装置の作製工程の例を説明する上面図、図２６Ｂ、図２６Ｃは半導体装置の作製工程の例を説明する断面図である。
図２７Ａは半導体装置の作製工程の例を説明する上面図、図２７Ｂ、図２７Ｃは半導体装置の作製工程の例を説明する断面図である。
図２８Ａは半導体装置の作製工程の例を説明する上面図、図２８Ｂ、図２８Ｃは半導体装置の作製工程の例を説明する断面図である。
図２９Ａは半導体装置の作製工程の例を説明する上面図、図２９Ｂ、図２９Ｃは半導体装置の作製工程の例を説明する断面図である。
図３０Ａは記憶装置の構成例を示す機能ブロック図、図３０Ｂはメモリストリングの構成例を示す回路図である。
図３１は記憶装置の構成例を示す機能ブロック図である。
図３２はメモリセルアレイの３次元構造構成例を示す図である。
図３３はメモリセルアレイの３次元構造構成例を示す図である。
図３４はメモリセルアレイの３次元構造構成例を示す図である。
図３５Ａ、図３５Ｂ、図３５Ｃは記憶装置の動作例を説明するための回路図である。
図３６Ａ、図３６Ｂ、図３６Ｃは記憶装置の動作例を説明するためのタイミングチャートである。
図３７Ａは半導体ウェハの一例を示す斜視図、図３７Ｂはチップの一例を示す斜視図、図３７Ｃ、図３７Ｄは電子部品の一例を示す斜視図である。
図３８Ａ、図３８Ｂ、図３８Ｃ、図３８Ｄ、図３８Ｅは記憶装置の例の模式図である。
図３９はＡＩシステムの構成例を示すブロック図である。
図４０Ａ、図４０ＢはＡＩシステムの応用例を説明するブロック図である。
図４１Ａは電子機器の例を示す図、図４１Ｂは電子機器の構成例を示すブロック図である。
図４２Ａ、図４２Ｂ、図４２Ｃ、図４２Ｄ、図４２Ｅ、図４２Ｆは電子機器の例を示す斜視図である。

【発明を実施するための形態】

【0047】

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

【0048】

また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。また、図面において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。

【0049】

また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではない。そのため、例えば、「第１の」を「第２の」又は「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

【0050】

また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

【0051】

また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

【0052】

なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。

【0053】

また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

【0054】

また、本明細書等において、「平行」とは、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。したがって、－５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が－３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

【0055】

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

【0056】

なお、本明細書において、バリア膜とは、水素などの不純物および酸素の透過を抑制する機能を有する膜のことであり、該バリア膜が導電性を有する場合は、導電性バリア膜と呼ぶことがある。

【0057】

本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。

【0058】

また、本明細書等について、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３またはその近傍とは、原子数の総和に対して、Ｉｎが４の場合、Ｇａが１以上３以下（１≦Ｇａ≦３）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが５以上７以下（５≦Ｚｎ≦７）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはその近傍とは、原子数の総和に対して、Ｉｎが１の場合、Ｇａが０．１より大きく２以下（０．１＜Ｇａ≦２）であり、Ｚｎが０．１より大きく２以下（０．１＜Ｚｎ≦２）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３またはその近傍とは、原子数の総和に対して、Ｉｎが５の場合、Ｇａが０．５以上１．５以下（０．５≦Ｇａ≦１．５）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３またはその近傍とは、原子数の総和に対して、Ｉｎが１０の場合、Ｇａが０．５以上１．５以下（０．５≦Ｇａ≦１．５）であり、Ｚｎが２以上４．１以下（２≦Ｚｎ≦４．１）とする。また、Ｉｎ：Ｚｎ＝２：１またはその近傍とは、原子数の総和に対して、Ｚｎが１の場合、Ｉｎは１より大きく３以下（１＜Ｉｎ≦３）とする。また、Ｉｎ：Ｚｎ＝５：１またはその近傍とは、原子数の総和に対して、Ｚｎが１の場合、Ｉｎは３より大きく７以下（３＜Ｉｎ≦７）とする。また、Ｉｎ：Ｚｎ＝１０：１またはその近傍とは、原子数の総和に対して、Ｚｎが１の場合、Ｉｎは７より大きく１３以下（７＜Ｉｎ≦１３）とする。

【0059】

（実施の形態１）
本実施の形態では、開示する発明の一態様の半導体装置である記憶装置の構成例、作製方法の例、回路構成例、および動作例について、図１乃至図３５を参照して説明する。

【0060】

＜メモリトランジスタＭＴ、メモリセルアレイ７００＞
はじめに、半導体装置のメモリトランジスタＭＴ、およびメモリセルアレイの構成について、図１、図２Ａ、図２Ｂ、図３Ａ、及び図３Ｂを参照して説明する。図１は、メモリセルアレイ７００の断面図である。図２Ａは、メモリセルアレイ７００の上面図である。なお、図２Ａは、図１にＡ５－Ａ６の一点鎖線で示した面における上面図であり、一部の構成要素を省略している。また、図１は、図２ＡにＡ１－Ａ２の一点鎖線で示す部位の断面図である。また、図２Ｂは、図２ＡにＡ３－Ａ４の一点鎖線で示す部位の断面図であり、メモリストリングの一例を説明する断面図である。また、図３Ａは、図１において、一点鎖線７９１で囲まれた部分を拡大した断面図であり、メモリセルとして機能するメモリトランジスタＭＴの一例を説明する図である。また、図３Ｂは、図１において、一点鎖線７９２で囲まれた部分を拡大した断面図であり、選択トランジスタとして機能するトランジスタの一例を説明する図である。なお、以下においては、図１などに示すように、ｘ軸、ｙ軸、ｚ軸からなる直交座標系を便宜上設定して説明する。ここで、ｘ軸およびｙ軸は、メモリセルアレイ７００を設ける基体７２０の上面に平行にとり、ｚ軸は基体７２０の上面に垂直にとる。

【0061】

メモリセルアレイ７００は、基体７２０上に、絶縁体７２１を有し、絶縁体７２１上に、導電体７０１（導電体７０１＿１乃至導電体７０１＿ｍ：ｍは、２以上の自然数）及び絶縁体７２２（絶縁体７２２＿１乃至絶縁体７２２＿ｍ）、が交互に積層された積層体を有し、該積層体上に導電体７０２を有し、導電体７０２及び該積層体上に絶縁体７２４を有し、絶縁体７２４と導電体７０２と該積層体と絶縁体７２１とを貫通するように形成された開口部の内側に、絶縁体７０３（絶縁体７０３＿１乃至絶縁体７０３＿４）を有し、絶縁体７０３の内側に酸化物７０４（酸化物７０４＿１乃至酸化物７０４＿４）を有し、酸化物７０４の内側に絶縁体７１１（絶縁体７１１＿１乃至絶縁体７１１＿４）を有し、絶縁体７１１の内側に導電体７１２（導電体７１２＿１乃至導電体７１２＿４）を有し、酸化物７０４＿１乃至酸化物７０４＿４の上端部にそれぞれ電気的に接続する導電体７０５（導電体７０５＿１乃至導電体７０５＿４）を有し、酸化物７０４＿１乃至酸化物７０４＿４の下端部にそれぞれ電気的に接続する導電体７０６（導電体７０６＿１乃至導電体７０６＿４）を有し、導電体７０１＿１乃至導電体７０１＿ｍにそれぞれ電気的に接続する導電体７０７（導電体７０７＿１乃至導電体７０７＿ｍ）を有し、導電体７０７＿１乃至導電体７０７＿ｍにそれぞれ電気的に接続する導電体７０８（導電体７０８＿１乃至導電体７０８＿ｍ）を有し、導電体７０２と電気的に接続する導電体７０９を有し、導電体７０９と電気的に接続する導電体７１０を有し、絶縁体７２４と導電体７０５と導電体７０８と導電体７１０との上に、絶縁体７１７及び絶縁体７１３を有し、導電体７１２＿１乃至導電体７１２＿４にそれぞれ電気的に接続する導電体７１４（図２Ｂでは導電体７１４＿１と図示している）及び導電体７１５（図２Ｂでは導電体７１５＿１と図示している）を有する。なお、図１、図２Ａ、及び図２Ｂでは、複数の導電体７０１を表すために、導電体７０１を４段以上表示しているが、本実施の形態は図１に限られることなく、少なくとも導電体７０１を２段以上有していればよい。

【0062】

ここで、図１及び図２Ａに示すように、導電体７０１はｘ軸方向に延伸して設けられる。また、図１及び図２Ｂに示すように、絶縁体７０３及び酸化物７０４はｚ軸方向に延伸して設けられる。つまり、導電体７０１と、絶縁体７０３及び酸化物７０４と、は互いに垂直に交差して設けられることが好ましい。また、図１に示すように、導電体７０７はｚ軸方向に延伸して設けられる。また、導電体７０８をｙ軸方向に延伸して設けてもよい。また、導電体７０５に接続される配線ＢＬとして機能する導電体をｙ軸方向に延伸して設けてもよい。なお、導電体７０５の一部を配線ＢＬとして機能させ、当該導電体をｙ軸方向に延伸して設けてもよい。

【0063】

導電体７１２は、柱状に形成されており、ｚ軸方向に延伸して設けられる。また、導電体７１２を囲うように絶縁体７１１が設けられ、さらに絶縁体７１１を囲うように酸化物７０４が設けられ、それぞれｚ軸方向に延伸して設けられる。別言すると、ｚ軸方向に延伸して設けられた柱状の酸化物７０４の内部に、導電体７１２が芯のように設けられ、酸化物７０４と導電体７１２の間に、絶縁体７１１が設けられる。また、絶縁体７０３は、柱状の酸化物７０４の側周辺を囲うように設けられている。また、導電体７０７は、柱状に形成されており、ｚ軸方向に延伸して設けられる。

【0064】

柱状の酸化物７０４は、ｚ軸方向の下端において、導電体７０６と電気的に接続し、上端において、導電体７０５と電気的に接続する。また、図２Ｂに示すように、導電体７０６は、隣り合う２つの柱状の酸化物７０４の下端と電気に接続し、該２つの柱状の酸化物７０４の上端は、それぞれ、電気的に分離した導電体７０５と、電気的に接続する。本実施の形態では、２つの柱状の酸化物７０４を導電体７０６で電気的に接続したＵ字型のメモリストリングについて説明するが、本発明は、これに限らない。例えば、導電体７０６を、ビット線ＢＬおよびソース線ＳＬの一方とし、導電体７０５を、ビット線ＢＬおよびソース線ＳＬの他方としてもよい。この場合、導電体７０６は、複数の柱状の酸化物７０４と電気的に接続してもよいし、一つの柱状の酸化物７０４と電気的に接続してもよい。また、導電体７０５は、複数の柱状の酸化物７０４と電気的に接続してもよいし、一つの柱状の酸化物７０４と電気的に接続してもよい。

【0065】

柱状の酸化物７０４の下端をビット線ＢＬおよびソース線ＳＬの一方と電気的に接続し、上端を他方と電気的に接続する場合、柱状の酸化物７０４の下端付近と、上端付近に選択トランジスタを設けることが好ましい。例えば、導電体７０６をビット線ＢＬの一部、導電体７０５をソース線ＳＬの一部とした場合、導電体７０６とメモリトランジスタＭＴの間に、選択トランジスタＳＳＴ、導電体７０５とメモリトランジスタＭＴの間に、選択トランジスタＳＤＴを設ける。

【0066】

ここで、導電体７０１と、絶縁体７０３および酸化物７０４と、が交差する領域およびその近傍がメモリトランジスタＭＴとして機能する。また、導電体７０２と、絶縁体７０３および酸化物７０４と、が交差する領域およびその近傍が選択トランジスタとして機能する。これらのメモリトランジスタＭＴおよび選択トランジスタのチャネル長方向はｚ軸に平行になる。メモリトランジスタＭＴおよび選択トランジスタが電気的に直列に接続されており、これらがメモリストリングを構成している。

【0067】

図３Ａは、図１において、一点鎖線７９１で囲まれた部分を拡大した断面図であり、一例として、ｋ段目（ｋは、２以上ｍ－１以下の整数）のメモリトランジスタＭＴの断面を示す図である。メモリトランジスタＭＴは、導電体７０１＿ｋと、絶縁体７０３（絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃ）と、酸化物７０４（酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃ）と、を有する。また、メモリトランジスタＭＴは、導電体７１２、および絶縁体７１１を有していてもよい。

【0068】

導電体７０１＿ｋは、メモリトランジスタＭＴのゲートとして機能し、絶縁体７０３ａは、ゲート絶縁層として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、絶縁体７０３ｃは、トンネル絶縁層として機能する。

【0069】

詳細は後述するが、酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃを有しており、酸化物７０４ａは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広く、酸化物７０４ｃは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広い。別言すると、酸化物７０４ｂは、酸化物７０４ａおよび酸化物７０４ｃに対して、相対的にエネルギーギャップが狭い。

【0070】

ｋ段目のメモリトランジスタＭＴに含まれている酸化物７０４は、チャネル形成領域として機能する。また、ｋ段目のメモリトランジスタＭＴとｋ－１段目のメモリトランジスタＭＴとの間の酸化物７０４、ｋ段目のメモリトランジスタＭＴとｋ＋１段目のメモリトランジスタＭＴとの間の酸化物７０４は、低抵抗領域として機能するのが好ましい。酸化物７０４は、チャネル形成領域と、低抵抗領域が交互に形成された構造を有することによって、メモリセルが積層されたメモリストリング、またはメモリセルアレイにおいて、メモリセル間の直列抵抗を低減することができる。

【0071】

導電体７１２を設ける場合、導電体７０１＿ｋは、第１のゲートとして機能し、導電体７１２は、第２のゲートとして機能する。なお、第１のゲートを、単にゲート、またはコントロールゲートと呼び、第２のゲートをバックゲートと呼ぶことがある。また、酸化物７０４と、導電体７１２の間には、絶縁体７１１が設けられ、第２のゲート絶縁層として機能する。このとき、絶縁体７０３ａは、第１のゲート絶縁層として機能する。メモリトランジスタＭＴの回路動作において、第２のゲートとして機能する導電体７１２の電位を制御することで、メモリトランジスタＭＴの消費電力を低減することができる。

【0072】

図３Ｂは、図１において、一点鎖線７９２で囲まれた部分を拡大した断面図であり、選択トランジスタ（ビット線側トランジスタ：ＳＤＴ、およびソース線側トランジスタ：ＳＳＴ）の断面を示す図である。選択トランジスタは、導電体７０２と、絶縁体７０３と、酸化物７０４（酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃ）と、を有する。また、導電体７１２、および絶縁体７１１を有していてもよい。

【0073】

導電体７０２は、選択トランジスタのゲートとして機能し、絶縁体７０３ａは、ゲート絶縁層として機能する。ゲート絶縁層は、少なくとも絶縁体７０３ａを有していればよく、絶縁体７０３ｂ、および絶縁体７０３ｃは、設けなくてもよい。あるいは、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを設けた後、部分的に絶縁体７０３ｂ、および絶縁体７０３ｃを除去してもよい。

【0074】

酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃ有しており、酸化物７０４ａは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広く、酸化物７０４ｃは、酸化物７０４ｂに対して、相対的にエネルギーギャップが広い。別言すると、酸化物７０４ｂは、酸化物７０４ａおよび酸化物７０４ｃに対して、相対的にエネルギーギャップが狭い。

【0075】

導電体７１２を設ける場合、導電体７０２は、第１のゲートとして機能し、導電体７１２は、第２のゲートとして機能する。なお、第１のゲートを、単にゲート、またはトップゲートと呼び、第２のゲートをバックゲートと呼ぶことがある。また、酸化物７０４と、導電体７１２の間には、絶縁体７１１が設けられ、第２のゲート絶縁層として機能する。このとき、絶縁体７０３ａは、第１のゲート絶縁層として機能する。第２のゲートとして機能する導電体７１２により、選択トランジスタのしきい値を制御することができる。

【0076】

なお、本実施の形態に示す半導体装置の構成は一例であり、本発明は、本実施の形態に係る図面等に示す、回路素子および配線等の、個数および配置等に限定されるものではない。本実施の形態に係る半導体装置が有する、回路素子および配線等の、個数および配置等は、回路構成や駆動方法に合わせて適宜設定することができる。

【0077】

メモリセルアレイ７００を設ける基体７２０は絶縁表面を有していることが好ましい。絶縁表面を有する基板としては、表面に絶縁体が形成された半導体基板、絶縁体基板、表面に絶縁体が形成された導電体基板などを用いればよい。半導体基板としては、例えば、シリコン、ゲルマニウムなどのいずれか一を材料とした半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムなどのいずれか一を材料とした半導体基板などを用いればよい。また、絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などを用いればよい。また、前述の半導体基板において内部に絶縁体領域を有する基板として、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いてもよい。また、導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などを用いればよい。

【0078】

導電体７０１は、メモリトランジスタＭＴのゲートとして機能し、ワード線と電気的に接続する。すなわち、導電体７０１、導電体７０７、および導電体７０８は、ワード線の一部としても機能する。ここで、導電体７０１は、図１に示すように、下層の導電体７０１が上層の導電体７０１よりＡ２側に延伸した、階段状に設けられることが好ましい。このように、導電体７０１を設けることにより、下層の導電体７０１の上面の一部の領域が、より上層の導電体７０１と重ならないので、導電体７０１各層の当該領域と各導電体７０７を接続させることができる。

【0079】

導電体７０１として、不純物が添加されたシリコンや、金属など、導電性を有する材料を用いることができる。導電体７０１として、シリコンを用いる場合、アモルファスシリコンや微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることができる。また、シリコンに導電性を持たせるため、ｐ型不純物やｎ型不純物を添加してもよい。また、シリコンを含む導電性材料として、チタン、コバルト、またはニッケルを含むシリサイドを導電体７０１として用いることができる。また、金属材料を導電体７０１に用いる場合、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。

【0080】

導電体７０２は、導電体７０１の上に設けられる。導電体７０２は、選択トランジスタ（ビット線側選択トランジスタ：ＳＤＴ、およびソース線側選択トランジスタ：ＳＳＴ）のゲートとして機能し、配線ＤＧＬ、または配線ＳＧＬと電気的に接続する。すなわち、導電体７０２、導電体７０９、および導電体７１０は、配線ＤＧＬ、または配線ＳＧＬの一部としても機能する。また、導電体７０２は、導電体７０１と同様の材料を用いることができる。また、導電体７０２は、導電体７０１と同じ材料を用いてもよいし、異なる材料を用いてもよい。導電体７０１、および導電体７０２は、用途に応じて、仕事関数などを考慮し、決定すればよい。

【0081】

導電体７０１、および導電体７０２の上層、および下層に設けられる絶縁膜として、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などを用いることができる。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂は、比誘電率が低いため、該絶縁膜に用いることは好適である。

【0082】

一方、該絶縁膜として、酸化アルミニウム、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを用いることも可能だが、これらは比誘電率が高いため、導電体７０１間、または導電体７０１および導電体７０２の間に寄生容量が生じる場合がある。デバイスの設計、用途に応じて該絶縁膜に用いる材料を決めることができる。

【0083】

絶縁体７０３は、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを有する。絶縁体７０３ａは、導電体７０１側に設けられ、絶縁体７０３ｃは、酸化物７０４側に設けられ、絶縁体７０３ｂは、絶縁体７０３ａと絶縁体７０３ｃの間に設けられる。絶縁体７０３ａは、ゲート絶縁層として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、絶縁体７０３ｃは、トンネル絶縁層として機能する。

【0084】

なお、選択トランジスタは、メモリトランジスタＭＴと同じ構造でもよい。一方、図３Ｂに示すように、選択トランジスタには、電荷蓄積層およびトンネル絶縁層を設けなくてもよい。ビット線側トランジスタＳＤＴ、およびソース線側トランジスタＳＳＴにおいて、絶縁体７０３ｂおよび絶縁体７０３ｃを除去し、絶縁体７０３として絶縁体７０３ａのみを設ける構成にしてもよい。または、ビット線側トランジスタＳＤＴ、およびソース線側トランジスタＳＳＴにおいて、絶縁体７０３ｂおよび絶縁体７０３ｃを設けず、絶縁体７０３ａのみを絶縁体７０３として設ける構成にしてもよい。また、図３Ｂにおいて、第２のゲート電極として、導電体７１２を設けてもよい。この場合、導電体７０２は、第１のゲート電極として機能し、絶縁体７０３ａは、第１のゲート絶縁膜として機能し、絶縁体７１１は第２のゲート絶縁膜として機能する。導電体７１２により、選択トランジスタのしきい値を制御することができる。

【0085】

絶縁体７０３ａとして、酸化シリコンや、酸化窒化シリコンなどを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、またはアルミニウム、ハフニウム、ジルコニウムから選ばれた２つ以上を含む酸化物を用いてもよい。また、これらを積層して絶縁体７０３ａとしてもよい。

【0086】

絶縁体７０３ｂは、電荷蓄積層として機能する材料を用いることが好ましく、窒化シリコンや、窒化酸化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、またはアルミニウム、ハフニウム、ジルコニウムから選ばれた２つ以上を含む酸化物を有してもよい。

【0087】

絶縁体７０３ｃとして、酸化シリコンや、酸化窒化シリコンを用いることが好ましい。また、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、またはアルミニウム、ハフニウム、ジルコニウムから選ばれた２つ以上を含む酸化物を用いてもよい。また、これらを積層して絶縁体７０３ｃとしてもよい。

【0088】

特に、絶縁体７０３ａ、絶縁体７０３ｂ、絶縁体７０３ｃの少なくとも一には、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いてもよい。例えば、絶縁体７０３ａ、絶縁体７０３ｂ、絶縁体７０３ｃのいずれか一を積層構造とする場合、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、が順に形成された３層積層や、酸化ジルコニウムと、酸化アルミニウムと、酸化ジルコニウムと、酸化アルミニウムと、が順に形成された４層積層などを用いれば良い。また、絶縁体７０３ａ、絶縁体７０３ｂ、絶縁体７０３ｃの少なくとも一には、ハフニウムと、ジルコニウムとが含まれる化合物などを用いても良い。

【0089】

また、詳細は後述するが、絶縁体７０３ｃがトンネル絶縁層として機能することで、メモリトランジスタＭＴへのデータの書き込み動作、または消去動作において、絶縁体７０３ｃを通って、酸化物７０４と絶縁体７０２ｂの間で、電荷の移動が行われる。このように、絶縁体７０３ｃがトンネル絶縁層として機能するためには、絶縁体７０３ｃの膜厚は、絶縁体７０３ａより薄いことが好ましい。

【0090】

なお、導電体７０１、導電体７０２、及び絶縁膜を有する積層体に設けられた開口に絶縁体７０３を形成する場合、開口の底部に形成された絶縁体７０３は、ドライエッチングなどを用いた異方性エッチングにより除去する必要がある。異方性エッチングの際、絶縁体７０３ｃは、側面においても、プラズマ、ラジカル、ガス、薬液などに曝される。これらによって絶縁体７０３ｃの側面がダメージを受けると、絶縁体７０３ｃにトラップセンターが生じ、トランジスタの電気特性に影響を与える場合がある。トラップセンターの生成を抑制するためには、絶縁体７０３ｃの側面は、エッチングによるダメージに対して高い耐性を有していることが求められる。この場合、絶縁体７０３ｃとして、酸化アルミニウム、酸化シリコンと酸化アルミニウムの積層、または酸化窒化シリコンと酸化アルミニウムの積層を用いることが好ましい。

【0091】

絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃは、ＡＬＤ法やＣＶＤ法を用いて形成することができる。また、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃの界面の汚染を防ぐためには、同一チャンバー内で、または複数のチャンバーを有するマルチチャンバー方式の成膜装置を用いて、大気雰囲気に曝すことなく、連続で成膜することが好ましい。

【0092】

酸化物７０４は、酸化物半導体として機能する金属酸化物（以下、酸化物半導体ともいう）を用いることが好ましい。

【0093】

例えば、酸化物７０４として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。また、酸化物７０４として、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ酸化物などを用いてもよい。

【0094】

酸化物７０４は、絶縁体７０３ｃ側に設けられる酸化物７０４ａと酸化物７０４ａの内側に設けられる酸化物７０４ｂと、酸化物７０４ｂの内側に設けられる酸化物７０４ｃと、を有することが好ましい。このとき、酸化物７０４ａは、酸化物７０４ｂに対して、相対的にエネルギーギャップの広い酸化物を用いることが好ましい。また、酸化物７０４ｃは、酸化物７０４ｂに対して、相対的にエネルギーギャップの広い酸化物を用いることが好ましい。ここで、エネルギーギャップの広い酸化物を、ワイドギャップである酸化物、エネルギーギャップの狭い酸化物をナローギャップである酸化物と呼ぶことがある。なお、図３Ａ、および図３Ｂにおいて、酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃの３層構造としているが、これに限らない。酸化物７０４は、酸化物７０４ａ、および酸化物７０４ｂの２層構造を有していてもよいし、４層以上の積層構造でもよい。

【0095】

酸化物７０４ａ、および酸化物７０４ｃをワイドギャップとし、酸化物７０４ｂをナローギャップとする場合、酸化物７０４ａ、および酸化物７０４ｃの伝導帯下端のエネルギーが、酸化物７０４ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物７０４ａ、および酸化物７０４ｃの電子親和力が、酸化物７０４ｂの電子親和力より小さいことが好ましい。

【0096】

また、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃは、各金属原子の原子数比が異なる組み合わせにすることが好ましい。具体的には、酸化物７０４ａ、および酸化物７０４ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物７０４ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物７０４ａ、および酸化物７０４ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物７０４ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物７０４ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物７０４ａ、および酸化物７０４ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。

【0097】

酸化物７０４ａ、および酸化物７０４ｃには、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４の組成、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２の組成、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。また、酸化物７０４ｂには、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の組成、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。また、上述した以外の組成としては、酸化物７０４ｂには、例えば、Ｉｎ：Ｇａ：Ｚｎ＝５：１：３の組成、Ｉｎ：Ｇａ：Ｚｎ＝１０：１：３の組成、Ｉｎ：Ｚｎ＝２：１の組成、Ｉｎ：Ｚｎ＝５：１の組成、Ｉｎ：Ｚｎ＝１０：１の組成、これらのいずれか一の近傍の組成などを有する金属酸化物を用いることができる。これらの酸化物７０４ａおよび酸化物７０４ｂを上記の原子数比の関係を満たして組み合わせることが好ましい。例えば、酸化物７０４ａ、および酸化物７０４ｃを、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４の組成およびその近傍の組成を有する金属酸化物、酸化物７０４ｂを、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３から４．１の組成およびその近傍の組成を有する金属酸化物とするのが好ましい。なお、上記組成は、基体上に形成された酸化物中の原子数比、またはスパッタターゲットにおける原子数比を示す。また、酸化物７０４ｂの組成として、Ｉｎの比率を高めることは、トランジスタのオン電流、または電界効果移動度などを高めることが出来るため好適である。また、酸化物７０４ｂのＩｎ比率を高めることで、ノーマリーオンのトランジスタ特性となる場合が多い。ただし、本発明の一態様では、ノーマリーオンのトランジスタ特性であっても良好な半導体装置の動作方法を提供することができる。なお、本発明の一態様の半導体装置の動作方法の詳細については、後述する。

【0098】

なお、本明細書等において、ノーマリーオンとは、ゲートに電圧を印加しなくてもチャネルが存在し、トランジスタに電流が流れてしまう状態のことをいう。また、ノーマリーオフとは、ゲートに電位を印加しない、またはゲートに接地電位を与えたときに、トランジスタに流れるチャネル幅１μｍあたりの電流が、室温において１×１０^－２０Ａ以下、８５℃において１×１０^－１８Ａ以下、または１２５℃において１×１０^－１６Ａ以下であることをいう。

【0099】

また、酸化物７０４ａ、および酸化物７０４ｃとして、後述する、ＣＡＡＣ－ＯＳを用い、酸化物７０４ｂとして、ＣＡＣ－ＯＳを用いることが好ましい。酸化物７０４ａ、および酸化物７０４ｃとして、ＣＡＡＣ－ＯＳを用いる場合、ｃ軸は、図１、図２などに示すｘ－ｙ平面に平行、すなわちｚ軸に垂直で、かつ開口の側面から中心に向かうように配向することが好ましい。

【0100】

ここで、酸化物７０４ａと酸化物７０４ｂの接合部、および酸化物７０４ｃと酸化物７０４ｂの接合部において、伝導帯下端はなだらかに変化する。換言すると、酸化物７０４ａと酸化物７０４ｂの接合部、および酸化物７０４ｃと酸化物７０４ｂの接合部における伝導帯下端は、連続的に変化または連続接合する。このようにするためには、酸化物７０４ａと酸化物７０４ｂとの界面、および酸化物７０４ｃと酸化物７０４ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。

【0101】

具体的には、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃが、酸素以外に共通の元素を有する（主成分とする。）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物７０４ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物７０４ａ、および酸化物７０４ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。これにより、酸化物７０４ａと酸化物７０４ｂとの界面、および酸化物７０４ｃと酸化物７０４ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、メモリトランジスタＭＴは高いオン電流を得られる。

【0102】

なお、酸化物７０４として用いることができる金属酸化物のより詳細な説明については、後述する。

【0103】

図３Ａは、図１において一点鎖線７９１で囲まれたメモリトランジスタＭＴの拡大図である。図３Ａに示すように、酸化物７０４ｂは、酸化物７０４ａと酸化物７０４ｃに挟まれるように設けられている。このような構成において、酸化物７０４に、導電体７０５から導電体７０６への方向、あるいは導電体７０６から導電体７０５への方向にキャリアを流す際、ナローギャップを有する成分において、主にキャリアが流れる。このため、上記構成を用いる場合、ナローギャップである酸化物７０４ｂをワイドギャップである酸化物７０４ａ、および酸化物７０４ｃで挟むことにより、酸化物７０４を流れるキャリアを酸化物７０４ｂに閉じ込めることができ、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

【0104】

また、酸化物７０４ｂと、絶縁体７０３ｃと、の間に酸化物７０４ａを設けることで、キャリアパスとなる酸化物７０４ｂと、絶縁体７０３ｃが直接接することがなく、トラップセンターの形成を抑制することができる。半導体（酸化物半導体）と、絶縁体との界面に形成されたトラップセンターは、電子を捕獲し、トランジスタのしきい値電圧をプラス方向に変動させるため、トランジスタの信頼性や、オン、オフ特性に悪影響を及ぼす恐れがある。よって、当該酸化物を用いるトランジスタは、トラップセンターによる電気特性の影響を受けることがないため、オン状態においてより高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。また、当該トランジスタ、および当該トランジスタを用いた半導体装置は、高い信頼性を得ることができる。

【0105】

また、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜が、水素を吸収する特性を有する場合、酸化物７０４に当該膜を接することで、酸化物７０４中の水素は、当該膜へと吸収される。従って、酸化物７０４中の不純物である水素を低減することができる。また、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は、後の工程で、酸化物７０４から吸収した水素とともに除去してもよい。これによって、酸化物７０４は、高純度化（水、水素などの不純物の低減）し、より高抵抗化する。

【0106】

なお、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は、必ずしも除去しなくともよい。例えば、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜が、酸化物７０４から吸収した酸素により、酸化し、絶縁体となり、高抵抗化している場合は、残存させてもよい。その場合、絶縁体７１１と同様に、第２のゲート絶縁層として機能する場合がある。

【0107】

また、例えば、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜に、導電性を有する領域が残存している場合、熱処理を行うことにより、導電性を有する領域を酸化させることで、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は絶縁体となり、高抵抗化する。当該熱処理は、例えば、酸化性雰囲気下で行うことが好ましい。また、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜の近傍に酸素を有する構造体がある場合、熱処理を行うことで、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は、当該構造体が有する酸素と反応し、酸化する場合がある。

【0108】

金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜を、絶縁体として残存させることで、絶縁体７１１と同様に、第２のゲート絶縁層として機能させることができる。

【0109】

例えば、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜は、０．５ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下の膜厚で設けることが好ましい。例えば、０．５ｎｍ以上５ｎｍ以下のアルミニウムを、加熱処理により酸化させると０．７ｎｍ以上８ｎｍ以下の酸化アルミニウムとなる場合がある。なお、酸化性雰囲気下で熱処理を行う場合には、酸化物７０４と、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜とが、接した状態で、窒素を含む雰囲気下において一度熱処理を行ったあとに行うと好適である。窒素を含む雰囲気下において、一度熱処理を行うことで、酸化物７０４中の酸素が金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜に拡散しやすくなる。

【0110】

ここで、酸化物半導体を用いたメモリトランジスタや、選択トランジスタは、酸化物半導体中のチャネルが形成される領域に不純物及び酸素欠損が存在すると、電気特性が変動しやすく、信頼性が悪くなる場合がある。また、酸化物半導体中のチャネルが形成される領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となりやすい。従って、チャネルが形成される領域中の酸素欠損はできる限り低減されていることが好ましい。なお、半導体装置の仕様によっては、メモリトランジスタはノーマリーオン特性で動作させてもよい。

【0111】

導電体７１２を設ける場合、導電体７１２として、導電体７０１と同様な材料を用いることができる。導電体７１２は、アスペクト比の大きい開口内部（別言すると、酸化物７０４、および絶縁体７１１の凹部）に形成する必要があるため、ＣＶＤ法、ＡＬＤ法、または、メッキ法にて形成されることが好ましい。この時、絶縁体７１１は、絶縁体７０３と同様の材料を用いることができる。

【0112】

また、酸化物７０４ｃの内側に絶縁体７１１を設ける場合、絶縁体７１１は、酸化物７０４に酸素を供給できる材料であることが好ましい。絶縁体７１１として、水素や窒素を極力含まない酸化物を用いることで、酸化物７０４に酸素を供給できる場合がある。酸化物７０４に酸素を供給することで、酸化物７０４は高純度化する。高純度化された酸化物を酸化物７０４として用いることで、メモリトランジスタＭＴ、および当該メモリトランジスタＭＴを用いた半導体装置は、高い信頼性を得ることができる。

【0113】

また、絶縁体７１１は、水素や窒素などの不純物を供給できる材料としてもよい。絶縁体７１１として、例えば、水素や窒素を含む酸化物を用いることで、酸化物７０４に水素や窒素を供給できる場合がある。酸化物７０４に水素や窒素を供給することで、酸化物７０４の抵抗値が下がる場合がある。酸化物７０４の抵抗値を、回路動作の弊害にならない程度に下げることで、より低い駆動電圧で、メモリトランジスタＭＴを動作させることができる。また、メモリトランジスタＭＴのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

【0114】

なお、メモリトランジスタＭＴが設けられる積層体に形成された開口は、図２Ａ等において、上面を円形状としているがこれに限られるものではなく、例えば上面を楕円形状としてもよいし、三角形、四角形などの多角形状にしてもよい。また、多角形状とする場合、角部が丸みを帯びている形状としてもよい。また、当該開口の上面形状に合わせて、絶縁体７０３、及び酸化物７０４の上面形状も変化することがある。また、当該開口は、上方（導電体７０５側）の開口の断面積に比較して下方（導電体７０６側）の開口の断面積が狭くなる形状としてもよい。

【0115】

酸化物７０４、絶縁体７０３、及び導電体７０１（導電体７０１＿１乃至導電体７０１＿ｍのいずれか一）により、メモリトランジスタＭＴが構成される。図１、および図２には、メモリトランジスタＭＴがｍ段（ｍは２以上の自然数）積層している例を示している。なお、図１、及び図２では、複数の導電体７０１を表すために、導電体７０１を４段以上表示しているが、本実施の形態は図１に限られることなく、少なくとも導電体７０１を２段以上有していればよい。

【0116】

導電体７０５は、酸化物７０４と電気的に接続し、ソース線ＳＬ、またはビット線ＢＬの一部として機能する。導電体７０５として、金属元素を含む導電性材料を用いることが好ましい。あるいは、導電体７０５として、上述した金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜に用いることができる材料の内、導電性を有する材料を用いることができる。この場合、酸化物７０４の一部は、低抵抗化する。また、導電体７０５と酸化物７０４の界面には、導電体７０５が有する金属元素と、酸化物７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物層が形成されることで、導電体７０５と、酸化物７０４とのコンタクト抵抗が低減するため好ましい。または、酸化物７０４に含まれる酸素を、導電体７０５が吸収し、酸化物７０４の、導電体７０５と酸化物７０４の界面近傍の抵抗を低減することで、導電体７０５と、酸化物７０４とのコンタクト抵抗を低減することができる。

【0117】

導電体７０５として、アルミニウム、ルテニウム、チタン、タンタル、クロム、タングステン、および銅から選ばれた一、または複数の金属元素を含む導電性材料を用いることが好ましい。

【0118】

導電体７０６は、図２Ｂに示すように、ビット線ＢＬの一部として機能する導電体７０６と電気的に接続する酸化物７０４と、ソース線ＳＬの一部として機能する導電体７０５と電気的に接続する酸化物７０４と、を電気的に接続することで、メモリストリングを構成する。図２Ａの点線で囲まれた領域は、メモリストリングを表している。すなわち、図２Ａでは、４つのメモリストリングを有するメモリセルアレイ７００を示している。

【0119】

導電体７０６は、導電体７０５と同様の材料を用いることができる。あるいは、導電体７０６として、上述した金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜に用いることができる材料の内、導電性を有する材料を用いることができる。この場合、上述した通り、酸化物７０４の一部は、低抵抗化する。また、導電体７０６は、導電体７０５と同じ材料を用いてもよいし、異なる材料を用いてもよい。

【0120】

また、導電体７０６と酸化物７０４の界面には、導電体７０６が有する金属元素と、酸化物７０４の成分とを含む金属化合物層が形成されていることが好ましい。該金属化合物層が形成されることで、導電体７０６と、酸化物７０４とのコンタクト抵抗が低減するため好ましい。または、酸化物７０４に含まれる酸素を、導電体７０６が吸収し、酸化物７０４の、導電体７０６と酸化物７０４の界面近傍の抵抗を低減することで、導電体７０６と、酸化物７０４とのコンタクト抵抗を低減することができる。

【0121】

導電体７０７、導電体７０８、導電体７０９、導電体７１０、導電体７１４、及び導電体７１５は、導電体７０１、導電体７０２、または導電体７１２に用いることができる材料を、同様に用いることができる。各導電体は、同じ材料を用いてもよいし、異なる材料を用いてもよい。

【0122】

＜メモリセルアレイ７００Ａ＞
図４は、メモリトランジスタＭＴを６段有するメモリセルアレイ７００を複数組み合わせたメモリセルアレイ７００Ａを説明する上面図である。なお、図４では、説明を容易にするため、一部の構成要素を省略している。例えば、導電体７０１上に設けられる選択トランジスタ（ビット線側トランジスタＳＤＴ、およびソース線側トランジスタＳＳＴ）や、それらの構成要素である導電体７０２は、省略している。また、ビット線ＢＬやソース線ＳＬの一部として機能する導電体７０５、ワード線ＷＬ（ワード線ＷＬａ＿１乃至ワード線ＷＬａ＿６、ワード線ＷＬｂ＿１乃至ワード線ＷＬｂ＿６）の一部として機能する導電体７０８、第２のゲートとして機能する導電体７１２と電気的に接続する配線ＢＧの一部として機能する導電体７１５は、実線にて示している。

【0123】

メモリセルアレイ７００Ａにおいて、各メモリセルアレイ７００は、６段のメモリトランジスタＭＴを有するメモリストリングを４つ有する。

【0124】

メモリストリングのビット線側の端は、それぞれ異なるビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿４）と電気的に接続されている。一方、メモリストリングのソース線側の端は、ソース線ＳＬと電気的に接続されており、共通の電位が与えられている。ソース線ＳＬは、接地されていてもよいし、一定の電位が与えられていてもよい。また、回路の動作に合わせて、電位を変動させてもよい。

【0125】

導電体７０１＿１乃至導電体７０１＿６は、それぞれ異なるワード線ＷＬと電気的に接続されている。ビット線側の導電体７０１＿１乃至導電体７０１＿６は、それぞれワード線ＷＬａ＿１乃至ワード線ＷＬａ＿６と電気的に接続され、ソース線側の導電体７０１＿１乃至導電体７０１＿６は、それぞれワード線ＷＬｂ＿１乃至ワード線ＷＬｂ＿６と電気的に接続されている。

【0126】

各メモリストリングが有する導電体７１２は、配線ＢＧと電気的に接続されている。図４では、列方向に配列された導電体７１２が共通の配線ＢＧと電気的に接続されている例を示しているが、本発明は、これに限らない。行方向に配列された導電体７１２が共通の配線ＢＧと電気的に接続されていてもよい。また、配線ＢＧ毎に異なる電位を印加してもよいし、複数の配線ＢＧに同じ電位が印加されてもよい。複数の配線ＢＧに同じ電位を印加する場合、複数の配線ＢＧは、お互いに電気的に接続されていることが好ましい。複数の配線ＢＧとは、メモリセルアレイ７００Ａが有する全ての配線ＢＧを指す場合がある。

【0127】

また、配線ＢＧに、任意の電位を印加するためには、配線ＢＧは、配線ＢＧの電位を制御する回路（例えばＢＧドライバ、またはＢＧドライバ回路と呼ぶ場合がある。また、単にドライバ、またはドライバ回路と呼ぶ場合がある。）と電気的に接続されていることが好ましい。ＢＧドライバ回路は、配線ＢＧ毎に設けてもよいし、一つのＢＧドライバ回路に複数の配線ＢＧが電気的に接続されていてもよい。例えば、メモリセルアレイ７００Ａは、一つのＢＧドライバ回路を有し、メモリセルアレイ７００Ａが有する全ての配線ＢＧが該ＢＧドライバ回路と電気的に接続されていてもよい。

【0128】

ビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿４）、およびワード線（ワード線ＷＬａ＿１乃至ワード線ＷＬａ＿６、及びワード線ＷＬｂ＿１乃至ワード線ＷＬｂ＿６）を適宜選択することで、メモリセルアレイ７００内の任意のメモリトランジスタＭＴを選択することができる。また、選択されたメモリトランジスタＭＴに対して、書き込み、読み出し、消去などを行うことができる。

【0129】

また、各メモリストリングには、選択トランジスタ（図示しない）が設けられているため、メモリセルアレイ７００Ａ内の任意のメモリセルアレイ７００を選択し、選択されたメモリセルアレイ７００内の任意のメモリトランジスタＭＴに対して、書き込み、読み出し、消去などを行うことができる。

【0130】

＜記憶装置７５０の構成例＞
図５に、メモリセルアレイ７００Ａを、回路３００の上に積層して設けた記憶装置７５０の構成例を示す。図５に示すように、メモリセルアレイ７００Ａは、トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を有する回路３００が形成されている領域に積層して設けられている。なお、トランジスタ３０１、及びトランジスタ３０２により、センスアンプ３０４を構成し、トランジスタ３０３は、列選択スイッチとして機能する。具体的には、メモリセルアレイ７００Ａのビット線ＢＬは、トランジスタ３０１のソースおよびドレインの一方と電気的に接続し、トランジスタ３０１のゲートは、トランジスタ３０２のソースおよびドレインの一方と電気的に接続し、トランジスタ３０２のゲートは、トランジスタ３０１のソースおよびドレインの他方と電気的に接続する。また、トランジスタ３０１のソースおよびドレインの一方と、トランジスタ３０２のソースおよびドレインの他方は、列選択スイッチとして機能する、トランジスタ３０３のソースおよびドレインの一方と電気的に接続する。これにより記憶装置７５０のレイアウト面積を縮小することができる。なお、図５には、１０段のメモリトランジスタＭＴが設けられ、１つのメモリストリングあたり、２０個のメモリトランジスタＭＴを設けた例を示している。ただし、メモリトランジスタＭＴを積層する段数は、これに限らない。例えば、３２段、６４段、１２８段積層してもよいし、２００段以上積層してもよい。

【0131】

メモリセルアレイ７００Ａのビット線ＢＬは、絶縁体７２６、絶縁体７２２などに、埋め込まれるように形成された導電体７５２を介して、センスアンプ３０４や、列選択スイッチとして機能するトランジスタ３０３と電気的に接続している。なお、回路３００が有する回路やトランジスタは、一例であり、本発明の一態様はその回路構成や、トランジスタ構造に限定されない。上記以外にも、制御回路、行デコーダ、行ドライバ、ソース線ドライバ、入出力回路など、記憶装置７５０の構成や、その駆動方法に応じて適切な回路やトランジスタを設けることができる。

【0132】

トランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３は、基板３１１に設けられ、それぞれ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。なお、図５に示すように、一つの低抵抗領域を、トランジスタ３０１およびトランジスタ３０２の、一方のソース領域またはドレイン領域、かつ他方のソース領域またはドレイン領域として共有する場合がある。

【0133】

トランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３は、チャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。

【0134】

トランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３は、それぞれｐチャネル型、あるいはｎチャネル型のいずれでもよいが、トランジスタ３０１とトランジスタ３０２は、それぞれ異なる極性を有するトランジスタであることが好ましい。

【0135】

半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。

【0136】

低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。

【0137】

絶縁体３１５は、トランジスタ３０１、トランジスタ３０２、及びトランジスタ３０３のゲート絶縁膜として機能する。

【0138】

ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。

【0139】

なお、導電体の材料により、仕事関数が定まるため、導電体の材料を変更することで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

【0140】

また、導電体３１６の上方には、エッチストッパーとして機能する絶縁体３１７が設けられていることが好ましい。また、絶縁体３１５の側面には、スペーサーとして機能する絶縁体３１８が設けられていることが好ましい。絶縁体３１７および絶縁体３１８を設けることで、低抵抗領域３１４ａ、及び低抵抗領域３１４ｂと導電体３２８が電気的に接続する領域を自己整合的に定めることができる。よって、低抵抗領域３１４ａ、および低抵抗領域３１４ｂの一部を露出するための開口を形成する際に、アライメントずれが生じたとしても、意図した領域を露出するための開口を形成することができる。このようにして形成された開口に、導電体３２８を形成することで、低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８の間で、コンタクト抵抗が低減した良好なコンタクトが得られる。このようにして形成された低抵抗領域３１４ａ、および低抵抗領域３１４ｂと導電体３２８とのコンタクトを、セルフアラインコンタクトと呼ぶ場合がある。

【0141】

トランジスタ３０１、トランジスタ３０２、およびトランジスタ３０３を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７が順に積層して設けられている。

【0142】

絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、および絶縁体３２７として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

【0143】

絶縁体３２２は、その下方に設けられるトランジスタ３０１などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。

【0144】

また、絶縁体３２４には、基板３１１、またはトランジスタ３０１などから、メモリセルアレイ７００Ａが設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

【0145】

水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、メモリトランジスタＭＴ等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、メモリトランジスタＭＴと、トランジスタ３０１などとの間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

【0146】

水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０^１５ａｔｏｍｓ／ｃｍ^２以下、好ましくは５×１０^１５ａｔｏｍｓ／ｃｍ^２以下であればよい。

【0147】

なお、絶縁体３２６、および絶縁体３２７は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６、及び絶縁体３２７の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６、及び絶縁体３２７の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

【0148】

また、絶縁体３１７、絶縁体３２０、絶縁体３２２、絶縁体３２４、絶縁体３２６、及び絶縁体３２７にはメモリセルアレイ７００Ａと電気的に接続する導電体３２８、導電体３２９、導電体３３０等が埋め込まれている。なお、導電体３２８、導電体３２９、及び導電体３３０はプラグ、または配線としての機能を有する。導電体３２９は、一例として、絶縁体３１７及び絶縁体３２２の開口に埋め込まれており、かつ導電体３２９は、導電体３１６に電気的に接続されている。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

【0149】

各プラグ、および配線（導電体３２８、導電体３２９、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特に、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

【0150】

絶縁体３２７、及び導電体３３０上に、配線層を設けてもよい。例えば、図５において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、プラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができる。

【0151】

なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。つまり、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体３５６が形成されることが好ましい。当該構成により、トランジスタ３０１などと、メモリトランジスタＭＴとは、バリア層により分離することができ、トランジスタ３０１などからメモリトランジスタＭＴへの水素の拡散を抑制することができる。

【0152】

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３０１などからの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。

【0153】

絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図５において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ、または配線としての機能を有する。なお導電体３６６は、導電体３２８、導電体３２９、および導電体３３０と同様の材料を用いて設けることができる。

【0154】

なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。つまり、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体３６６が形成されることが好ましい。当該構成により、トランジスタ３０１などと、メモリトランジスタＭＴとは、バリア層により分離することができ、トランジスタ３０１などからメモリトランジスタＭＴへの水素の拡散を抑制することができる。

【0155】

絶縁体３６４、および導電体３６６上には絶縁体７２２が設けられ、さらに絶縁体７２２の上方には、メモリセルアレイ７００Ａが設けられている。絶縁体３６４と絶縁体７２２の間に、絶縁体３２４と同様の材料を用いたバリア膜を設けてもよい。

【0156】

図５では、２つの柱状の酸化物７０４を導電体７０６で電気的に接続したＵ字型のメモリストリングを有するメモリセルアレイ７００Ａの例を示したが、本発明はこれに限らない。図６は、８段のメモリトランジスタＭＴと、２つの選択トランジスタ（ＳＤＴ、ＳＳＴ）を有する柱状の酸化物７０４において、１つの柱状の酸化物７０４の下端が、ビット線ＢＬとして機能する導電体７０５Ｂと電気的に接続し、上端が、ソース線ＳＬとして機能する導電体７０５Ｓと電気的に接続する例を示している。すなわち、１つの柱状の酸化物７０４にて１つのメモリストリングが構成されている。図６において、導電体７０５Ｂは、４つの柱状酸化物の下端と電気的に接続しているが、本発明はこれに限らない。１つの柱状の酸化物７０４に１つの導電体７０５Ｂが電気的に接続していてもよいし、２以上の柱状の酸化物７０４に１つの導電体７０５Ｂが電気的に接続していてもよい。また、導電体７０５Ｓは、２つの柱状酸化物の上端と電気的に接続しているが、本発明はこれに限らない。１つの柱状の酸化物７０４に１つの導電体７０５Ｓが電気的に接続していてもよいし、２以上の柱状の酸化物７０４に１つの導電体７０５Ｓが電気的に接続していてもよい。

【0157】

導電体７０５ＢとメモリトランジスタＭＴの間には、選択トランジスタＳＤＴが設けられ、導電体７０５ＳとメモリトランジスタＭＴの間には、選択トランジスタＳＳＴが設けられている。ビット線ＢＬとして機能する導電体７０５Ｂが、下方に設けられた回路３００と電気的に接続しているため、メモリセルアレイ７００Ａと回路３００を電気的に接続するための配線（引き回し配線）やプラグの数を削減することができ、記憶装置７５０のレイアウト面積をより縮小することができるため、好ましい。なお、図６においては、積層するメモリトランジスタＭＴを８段としたが、本発明はこれに限らない。２段以上７段以下としてもよいし、９段以上としてもよい。例えば、３２段、６４段、１２８段積層してもよいし、２００段以上積層してもよい。

【0158】

＜＜金属酸化物＞＞
以下では、本発明に係る酸化物７０４に適用可能な金属酸化物について説明する。

【0159】

金属酸化物は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

【0160】

ここでは、金属酸化物が、インジウム、元素Ｍおよび亜鉛を有するＩｎ‐Ｍ‐Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

【0161】

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

【0162】

［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。

【0163】

ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

【0164】

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

【0165】

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

【0166】

また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。

【0167】

すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

【0168】

［金属酸化物の構造］
酸化物半導体（金属酸化物）は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

【0169】

また、酸化物半導体は、結晶構造に着目した場合、上記とは異なる分類となる場合がある。ここで、酸化物半導体における、結晶構造の分類について、図７Ａを用いて説明を行う。図７Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。

【0170】

図７Ａに示すように、ＩＧＺＯは、大きく分けてＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅと、Ｃｒｙｓｔａｌと、に分類される。また、Ａｍｏｒｐｈｏｕｓの中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、Ｃｒｙｓｔａｌｌｉｎｅの中には、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）が含まれる。また、Ｃｒｙｓｔａｌの中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。

【0171】

なお、図７Ａに示す太枠内の構造は、Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅに属する構造である。当該構造は、Ａｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌとの間の境界領域にある。すなわち、エネルギー的に不安定なＡｍｏｒｐｈｏｕｓと、Ｃｒｙｓｔａｌｌｉｎｅとは全く異なる構造と言い換えることができる。

【0172】

なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）像を用いて評価することができる。ここで、石英ガラス、及びＣｒｙｓｔａｌｌｉｎｅに分類される結晶構造を有するＩＧＺＯ（結晶性ＩＧＺＯともいう。）のＸＲＤスペクトルを図７Ｂ、図７Ｃに示す。また、図７Ｂが石英ガラス、図７Ｃが結晶性ＩＧＺＯのＸＲＤスペクトルである。なお、図７Ｃに示す結晶性ＩＧＺＯとしては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の組成である。また、図７Ｃに示す結晶性ＩＧＺＯとしては、厚さ５００ｎｍである。

【0173】

図７Ｂの矢印に示すように、石英ガラスは、ＸＲＤスペクトルのピークがほぼ対称である。一方で、図７Ｃの矢印に示すように、結晶性ＩＧＺＯは、ＸＲＤスペクトルのピークが非対称である。ＸＲＤスペクトルのピークが非対称であることは、結晶の存在を明示している。別言すると、ＸＲＤスペクトルのピークで左右対称でないと、Ａｍｏｒｐｈｏｕｓであるとは言えない。

【0174】

ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

【0175】

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。

【0176】

また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。

【0177】

ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損（Ｖ_Ｏ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。

【0178】

ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

【0179】

ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。

【0180】

酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。

【0181】

［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。

【0182】

なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

【0183】

ここで、金属酸化物の電気伝導の仮説の一例について説明する。

【0184】

固体中の電気伝導は、散乱中心と呼ばれる散乱源によって阻害される。例えば、単結晶シリコンの場合、格子散乱とイオン化不純物散乱が、主な散乱中心であることが知られている。換言すると、格子欠陥や不純物の少ない本質的な状態のとき、固体中の電気伝導の阻害要因がなく、キャリアの移動度は高い。

【0185】

上記のことは、金属酸化物に対しても、あてはまると推測される。例えば、化学量論的組成を満たす酸素よりも少ない酸素を含む金属酸化物では、酸素欠損Ｖ_Ｏが多く存在すると考えられる。この酸素欠損周りに存在する原子は、本質的な状態よりも、歪んだ場所に位置する。この酸素欠損による歪みが散乱中心となっている可能性がある。

【0186】

また、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む金属化合物では、過剰酸素が存在する。金属化合物中で遊離した状態で存在する過剰酸素は、電子を受け取ることで、Ｏ^－やＯ^２－になる。Ｏ^－やＯ^２－となった過剰酸素が散乱中心になる可能性がある。

【0187】

以上のことから、金属酸化物が、化学量論的組成を満たす酸素を含む本質的な状態を有する場合、キャリアの移動度は高いと考えられる。

【0188】

インジウムと、ガリウムと、亜鉛と、を有する金属酸化物の一種である、インジウム－ガリウム－亜鉛酸化物（以下、ＩＧＺＯ）は、とくに、大気中では結晶成長がし難い傾向があるため、大きな結晶（ここでは、数ｍｍの結晶、または数ｃｍの結晶）よりも小さな結晶（例えば、上述のナノ結晶）とする方が、構造的に安定となる場合がある。これは、大きな結晶を形成するよりも、小さな結晶同士が連結する方が、歪みエネルギーが緩和されるためと考えられる。

【0189】

なお、小さな結晶同士が連結する領域においては、該領域の歪みエネルギーを緩和するために、欠陥が形成される場合がある。したがって、該領域に欠陥を形成することなく、歪みエネルギーを緩和させることで、キャリアの移動度を高くすることができる。

【0190】

また、トランジスタには、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア濃度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア濃度が１×１０^１８ｃｍ^－３未満であることが好ましく、１×１０^１７ｃｍ^－３未満であることがより好ましく、１×１０^１６ｃｍ^－３未満であることがさらに好ましく、１×１０^１３ｃｍ^－３未満であることがさらに好ましく、１×１０^１２ｃｍ^－３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０^－９ｃｍ^－３とすることができる。

【0191】

また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

【0192】

また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。

【0193】

したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

【0194】

［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。

【0195】

金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

【0196】

また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

【0197】

また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

【0198】

また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

【0199】

不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、トランジスタのオフ電流を低減し、安定した電気特性を付与することができる。

【0200】

＜メモリセルの作製方法＞
次に、本発明のメモリセルとして機能するメモリトランジスタＭＴの作成方法の一態様を図８乃至図１２を参照して説明する。なお、図８乃至図１２は、メモリトランジスタＭＴの作製工程の断面を示す図である。

【0201】

まず、図８Ａに示すように、導電体７０１、および絶縁体７２２を交互に積層する。

【0202】

次に、図８Ｂに示すように、導電体７０１、および絶縁体７２２を加工し、導電体７０１、および絶縁体７２２にφ１の径を有する開口を形成する。

【0203】

次に図９Ａに示すようにφ１の径を有する開口の内部に絶縁体７０３、および酸化物７０４を形成する。なお、図９Ａには図示しないが、絶縁体７０３は、絶縁体７０３ａ、絶縁体７０３ｂ、および絶縁体７０３ｃを順に積層して形成される。また、酸化物７０４は、酸化物７０４ａ、酸化物７０４ｂ、および酸化物７０４ｃを順に積層して形成される。また、酸化物７０４の形成前に、開口底部の絶縁体７０３を除去しておくことが好ましい。絶縁体７０３ａは、導電体７０１の側面、及び絶縁体７２２の側面に対して接するように、高い被膜性で形成される。

【0204】

ところで、酸化物７０４をφ１の径を有する開口の内部に形成する場合、酸化物７０４は、図９Ｂに示すように、開口底部の導電体７０６上に、開口側面よりも厚く形成される場合がある。この場合、酸化物７０４の形成後に逆スパッタ処理を用いてもよい。本明細書等において、逆スパッタ処理とは、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）電源を用いて、基板側に電圧を印加し、基板近傍にプラズマを形成して表面を改質する処理のことを指す。図９Ｂに示す積層体に対して、例えば、Ａｒガスなどを導入した逆スパッタ処理を用いて開口底部に対してＡｒ照射を行うことによって、開口底部に形成された酸化物７０４の金属成分７０４ｍｃを叩き出して、金属成分７０４ｍｃを開口側面に形成することができる（図９Ｃ）。

【0205】

なお、酸化物７０４を高抵抗化または低抵抗化するには、図１０Ａに示す通り、膜７１８を酸化物７０４に接するように形成すればよい。酸化物７０４を高抵抗化する場合、膜７１８として水素を吸収する特性を有する膜を用いればよい。酸化物７０４を低抵抗化する場合、膜７１８として水素や窒素などの不純物を供給する特性を有する膜（例えば、金属膜、金属元素を有する酸化膜、金属元素を有する窒化膜など）を用いればよい。また、このとき、必要に応じて熱処理を行ってもよい。酸化物７０４を高抵抗化、又は低抵抗化した後は、図１０Ｂに示すように、膜７１８は除去してもよい。

【0206】

なお、上記熱処理としては、例えば、絶縁体７２１、絶縁体７２６を形成したのち、絶縁体７１７を形成する前に行うことができる当該熱処理を行うことで、酸化物７０４に含まれうる不純物（代表的には、水または水素）を除去することができる。また、上記熱処理は、例えば、絶縁体７２１、絶縁体７２６、絶縁体７１７を形成したのちに行ってもよいし、絶縁体７１７の形成前と形成後の両方で行ってもよい。また、上記熱処理を行う場合、絶縁体７２１、絶縁体７２６、絶縁体７１７は、酸化アルミニウムと、窒化シリコンとを組み合わせる構成が好ましい。

【0207】

なお、酸化アルミニウムは、水素を捕獲、または水素を固着する機能を有する。また、窒化シリコンは、水素に対するブロッキング性が高い機能を有する。絶縁体７２１、絶縁体７２６、絶縁体７１７に上記２つの機能を有する積層体を用いることで、効率的に水素を除去することが可能となる。具体的には、例えば、絶縁体７０３が有する絶縁体７０３ｂとして、水素に対するブロッキング性が高い窒化シリコンが用いられる場合、酸化物７０４に含まれる水素は、絶縁体７０３ｃ、及び絶縁体７１１に拡散し、絶縁体７１７に到達する。このとき、絶縁体７１７が上記の２つの機能を有する積層体である場合、絶縁体７１７によって、酸化物７０４から絶縁体７０３ｃ、及び絶縁体７１１に拡散された水素を捕獲、または固着することができる。また、例えば、絶縁体７０３が水素に対するブロッキング性を持たない場合、絶縁体７２１、絶縁体７２６を、酸化アルミニウムと、窒化シリコンとを組み合わせる構成とすることによって、酸化物７０４から水素を効率よく引き抜くことができる。更に、絶縁体７２１は過剰酸素を有すると好ましい。

【0208】

なお、酸化物７０４中に存在する水素は、酸化物７０４に接する絶縁体７０３ｃと絶縁体７１１と、絶縁体７１７と、を介して、他の構造体へと拡散する。具体的には、絶縁体７０３ｃ中、及び絶縁体７１１中の過剰酸素が酸化物７０４の水素と反応しＯＨ結合をなし、当該水素原子が絶縁体７０３ｃ中、及び絶縁体７１１中を拡散する。ＯＨ結合を有した水素原子は、水素を捕獲、または固着する機能を有する材料（例えば、酸化アルミニウム）に到達した際に、酸化アルミニウム中の金属原子と結合した酸素原子と反応し、絶縁体７１７中に捕獲される、または固着する場合がある。また、絶縁体７１７中に捕獲されない、または固着しなかったＯＨ結合を有した水素原子は、絶縁体７０３を介して、絶縁体７２２、絶縁体７２４などに拡散する場合がある。この場合、水素は、絶縁体７２２、絶縁体７２４を透過して、絶縁体７２６に捕獲される、または固着する。一方、ＯＨ結合を有していた過剰酸素の酸素原子は、過剰酸素として絶縁体７０３ｃ中、及び絶縁体７１１中に残ると推測される。つまり、当該水素の拡散において、絶縁体７０３ｃ中、及び絶縁体７１１中の過剰酸素が、橋渡し的な役割を担う蓋然性が高い。

【0209】

なお、上記の熱処理は、例えば、酸素を含む雰囲気、窒素を含む雰囲気、または酸素と窒素の混合雰囲気にて、３５０℃以上、好ましくは４００℃以上の温度で行うと好適である。また、熱処理の時間は、１時間以上、好ましくは４時間以上、さらに好ましくは８時間以上である。

【0210】

なお、膜７１８は、必ずしも除去しなくともよい。例えば、膜７１８が、絶縁体である場合、または酸化物７０４から吸収した酸素により、酸化して絶縁体となっている場合は、残存させてもよい。その場合、絶縁体７１１と同様に、第２のゲート絶縁層として機能する場合がある。

【0211】

酸化物７０４を低抵抗化する場合、膜７１８は、酸化物７０４に水素を供給する機能、酸化物７０４に窒素を供給する機能、および酸化物７０４から酸素を引き抜く機能、の少なくとも一を有することが好ましい。このような機能を有する膜７１８が、酸化物７０４と接することで、酸化物７０４内にキャリアが生成される。

【0212】

具体的には、酸化物７０４から酸素が引き抜かれることにより、酸化物７０４には、酸素欠損が生じる。この酸素欠損に水素がトラップされることにより、キャリアが生成される。または、生じた酸素欠損に窒素がトラップされる場合、２つのインジウムと結合していた酸素と窒素が置換されることになる。これら二つのインジウムに窒素が結合するとき、窒素は、不対電子を持ち、キャリアとして機能することが考えられる。

【0213】

酸化物７０４に水素を供給する機能を有する材料として、水素を含む窒化シリコンを用いることができる。また、形成時に水素を含むガスを用いて形成される材料を用いることができ、モノシラン、ジシラン、アンモニアなどを用いて形成される、シリコン、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンなどを用いることができる。酸化物７０４に窒素を供給する機能を有する材料として、シリコンや金属元素を含む窒化物を用いることができる。このような材料として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコンなどを用いることができる。また、アルミニウム、タンタル、チタンの一、または複数を含む窒化物を用いることができる。具体的には、窒化アルミニウム、窒化タンタル、窒化チタン、アルミニウムとタンタルを含む窒化物、アルミニウムとチタンを含む窒化物などを用いることができる。

【0214】

例えば、膜７１８は、０．５ｎｍ以上５ｎｍ以下、好ましくは１ｎｍ以上２ｎｍ以下の膜厚で設けることが好ましい。例えば、０．５ｎｍ以上５ｎｍ以下のアルミニウムを、加熱処理により酸化させると０．７ｎｍ以上８ｎｍ以下の酸化アルミニウムとなる場合がある。なお、酸化性雰囲気下で熱処理を行う場合には、酸化物７０４と、金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜とが、接した状態で、窒素を含む雰囲気下において一度熱処理を行ったあとに行うと好適である。窒素を含む雰囲気下において、一度熱処理を行うことで、酸化物７０４中の酸素が金属膜、金属元素を有する酸化膜、または金属元素を有する窒化膜に拡散しやすくなる。

【0215】

酸化物７０４と、金属元素、水素、および窒素のいずれか一を含む膜７１８を接するように設けた後、熱処理を行うことが好ましい。熱処理を行うことで、酸素の引き抜き、水素の供給、あるいは、窒素の供給が促進され、効率的に酸化物７０４を低抵抗化することができる。

【0216】

上記のように、酸化物７０４を低抵抗化することで、メモリセルが積層されたメモリストリング、またはメモリセルアレイにおいて、メモリセル間の直列抵抗を低減することができる。

【0217】

次に、酸化物７０４の内側に、絶縁体７１１を形成し、絶縁体７１１の内側に、導電体７１２を形成する（図１１Ａ参照。）。なお、前の工程で膜７１８を除去していない場合は、膜７１８を絶縁体７１１として扱ってもよく、また、膜７１８の内側に絶縁体７１１を形成してもよい。また、図１１Ｂは、図１１Ａにおいて、一点鎖線で囲んだ部分の拡大図であり、ｋ－１段目の導電体７０１＿ｋ－１、および絶縁体７２２＿ｋ－１、ｋ段目の導電体７０１＿ｋ、および絶縁体７２２＿ｋ、およびｋ＋１段目の導電体７０１＿ｋ＋１（ｋは、２以上ｍ－１以下の整数）の断面を示す。

【0218】

酸化物７０４の領域７３４は、ｋ段目に位置するメモリトランジスタＭＴのチャネル形成領域として機能する。また、領域７３１ａは、ｋ段目に位置するメモリトランジスタＭＴのソースおよびドレインの一方として機能し、領域７３１ｂは、ｋ段目に位置するメモリトランジスタＭＴのソースおよびドレインの他方として機能する。導電体７０１＿ｋは、ｋ段目に位置するメモリトランジスタＭＴの第１のゲートとして機能し、導電体７１２は、第２のゲートとして機能し、絶縁体７０３ａは、第１のゲート絶縁層として機能し、絶縁体７０３ｂは、電荷蓄積層として機能し、絶縁体７０３ｃは、トンネル絶縁層として機能し、絶縁体７１１は、第２のゲート絶縁層として機能する。なお、導電体７０１＿ｋをゲートとするメモリトランジスタＭＴのソース、またはドレインは、上下に位置するトランジスタにおいて、ドレイン、またはソースとして機能する場合がある。例えば、領域７３１ｂが、導電体７０１＿ｋをゲートとするトランジスタのソースとして機能する場合、該領域７３１ｂは、導電体７０１＿ｋ＋１をゲートとするトランジスタのドレインとして機能する場合がある。また、領域７３２ａ、領域７３２ｂは、領域７３４と同様にチャネル形成領域として機能してもよいし、領域７３１ａ、領域７３１ｂと同様にソース又はドレインとして機能してもよい。

【0219】

以上の工程により、メモリセルとして機能するメモリトランジスタＭＴを形成することができる。上記の方法により、各層ごとにメモリトランジスタＭＴを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタＭＴを一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタＭＴの層数を増やしても、メモリトランジスタＭＴのパターン形成およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の高い半導体装置を提供することができる。

【0220】

図１２は、導電体７０１の異なる例を示す図である。図１２において、導電体７０１は、導電体７０１ａ、導電体７０１ｂ、および導電体７０１ｃの３層構造を有している。このような形状とすることで、領域７３４だけでなく、領域７３２に対しても導電体７０１からの電界を加えることができ、メモリトランジスタＭＴのオン特性が向上し好ましい。

【0221】

＜メモリセルアレイの作製方法＞
次に、本発明のメモリセルアレイの作製方法の一態様を図１３乃至図２９を参照して説明する。なお、図１３乃至図２９において、各図のＡは、ｚ軸方向から見た上面図であり、各図のＢは、対応するＡの図においてＡ１－Ａ２の一点鎖線で示す部位の断面図である。また、各図のＣは、対応するＡの図においてＡ３－Ａ４の一点鎖線で示す部位の断面図である。また、図２２Ｄは、図２２Ｂにおいて、一点鎖線で囲まれた部分を拡大した断面図である。

【0222】

まず、絶縁表面を有する基体７２０上に導電体７０６を形成し、導電体７０６を覆うように、絶縁体７２１を形成する（図１３Ａ乃至図１３Ｃ参照）。

【0223】

まず、導電膜を形成し、リソグラフィー法を用いて該導電膜を加工し、導電体７０６を形成する。ただし、導電体７０６、および絶縁体７２１の形成方法はこれに限らない。基体７２０上に絶縁体７２１を形成し、絶縁体７２１の不要な部分を除去することで、溝や開口を形成し、該溝や該開口部に導電体７０６を埋め込むように形成してもよい。このような導電体の形成方法をダマシン法（シングルダマシン法、デュアルダマシン法）と呼ぶ場合がある。ダマシン法で形成された導電体７０６、および絶縁体７２１上にさらに絶縁膜を形成することで、図１３Ａ乃至図１３Ｃに示す構造を得ることができる。

【0224】

導電体７０６や、絶縁体７２１の形成は、スパッタリング法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、分子線エピタキシー（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、パルスレーザ堆積（ＰＬＤ：Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法またはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行うことができる。

【0225】

なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法、光を利用する光ＣＶＤ（Ｐｈｏｔｏ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。

【0226】

プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。また、熱ＣＶＤ法は、プラズマを用いないため、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。例えば、半導体装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、半導体装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない熱ＣＶＤ法の場合、こういったプラズマダメージが生じないため、半導体装置の歩留まりを高くすることができる。また、熱ＣＶＤ法では、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。

【0227】

また、ＡＬＤ法も、被処理物へのプラズマダメージを小さくすることが可能な成膜方法である。ＡＬＤ法も、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。

【0228】

ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。

【0229】

ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、半導体装置の生産性を高めることができる場合がある。

【0230】

なお、リソグラフィー法では、まず、フォトマスクを介してレジストを露光する。次に、露光された領域を、現像液を用いて除去または残存させてレジストマスクを形成する。次に、当該レジストマスクを介してエッチング処理することで導電体、半導体または絶縁体などを所望の形状に加工することができる。例えば、ＫｒＦエキシマレーザ光、ＡｒＦエキシマレーザ光、ＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）光などを用いて、レジストを露光することでレジストマスクを形成すればよい。また、基板と投影レンズとの間に液体（例えば水）を満たして露光する、液浸技術を用いてもよい。また、前述した光に代えて、電子ビームやイオンビームを用いてもよい。なお、電子ビームやイオンビームを用いる場合には、マスクは不要となる。なお、レジストマスクの除去には、アッシングなどのドライエッチング処理を行う、ウェットエッチング処理を行う、ドライエッチング処理後にウェットエッチング処理を行う、またはウェットエッチング処理後にドライエッチング処理を行うことができる。

【0231】

また、レジストマスクの代わりに絶縁体や導電体からなるハードマスクを用いてもよい。ハードマスクを用いる場合、導電膜上にハードマスク材料となる絶縁膜や導電膜を形成し、その上にレジストマスクを形成し、ハードマスク材料をエッチングすることで所望の形状のハードマスクを形成することができる。

【0232】

該加工はドライエッチング法やウェットエッチング法を用いることができる。ドライエッチング法による加工は微細加工に適している。

【0233】

ドライエッチング装置としては、平行平板型電極を有する容量結合型プラズマ（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることができる。平行平板型電極を有する容量結合型プラズマエッチング装置は、平行平板型電極の一方の電極に高周波電源を印加する構成でもよい。または平行平板型電極の一方の電極に複数の異なった高周波電源を印加する構成でもよい。または平行平板型電極それぞれに同じ周波数の高周波電源を印加する構成でもよい。または平行平板型電極それぞれに周波数の異なる高周波電源を印加する構成でもよい。または高密度プラズマ源を有するドライエッチング装置を用いることができる。高密度プラズマ源を有するドライエッチング装置は、例えば、誘導結合型プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置などを用いることができる。

【0234】

導電膜のエッチングにハードマスクを用いる場合、当該エッチング処理は、ハードマスクの形成に用いたレジストマスクを除去してから行っても良いし、レジストマスクを残したまま行っても良い。後者の場合、エッチング中にレジストマスクが消失することがある。上記導電膜のエッチング後にハードマスクをエッチングにより除去しても良い。一方、ハードマスクの材料が後工程に影響が無い、あるいは後工程で利用できる場合、必ずしもハードマスクを除去する必要は無い。

【0235】

導電体７０６となる導電膜は、スパッタリング法を用いて、金属元素を含む導電膜を形成することが好ましい。また、ＣＶＤ法を用いて形成することもできる。

【0236】

絶縁体７２１の表面は、必要に応じて、平坦化処理が行われていることが好ましい。平坦化処理には、化学機械研磨（ＣＭＰ）法やリフロー法を用いることができる。

【0237】

導電体７０６、および絶縁体７２１上に導電膜７０１Ａ、および絶縁膜７２２Ａを交互に積層する（図１４Ａ乃至図１４Ｃ参照）。本実施の形態では、絶縁体７２１上に導電膜７０１Ａを形成し、導電膜７０１Ａ上に絶縁膜７２２Ａを形成する例を示しているが、形成の順序はこれに限らない。絶縁体７２１上に絶縁膜７２２Ａを形成し、絶縁膜７２２Ａ上に導電膜７０１Ａを形成してもよい。導電膜７０１Ａ、および絶縁膜７２２Ａの形成には、ＣＶＤ法を用いることができる。また、スパッタリング法を用いてもよい。

【0238】

また、本実施の形態では、導電膜７０１Ａ、および絶縁膜７２２Ａをそれぞれ４層形成する例を示したが、積層数は、これに限らない。求められる半導体装置の性能に応じて、それぞれ５層以上形成してもよい。例えば、導電膜７０１Ａ、および絶縁膜７２２Ａは、それぞれ３２層、６４層、１２８層形成してもよいし、２００層以上形成してもよい。

【0239】

最上層の絶縁膜７２２Ａの上に導電膜７０２Ａを形成する。導電膜７０２Ａの上にマスク７２３を形成する（図１４Ａ乃至図１４Ｃ参照）。導電膜７０２Ａは、導電膜７０１Ａと同様な方法を用い、同様な材料を用いて形成することができる。なお、導電膜７０２Ａは、導電膜７０１Ａと同じ方法で形成してもよいし、異なる方法で形成してもよい。また、導電膜７０２Ａは、導電膜７０１Ａと同じ材料でもよいし、異なる材料でもよい。

【0240】

次に、導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａを加工し、図１５Ｂに示すような階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、及び絶縁膜７２２Ｂを形成する。導電膜７０２Ａ、導電膜７０１Ａ、及び絶縁膜７２２Ａの加工において、導電膜７０２Ａ、導電膜７０１Ａ、及び絶縁膜７２２Ａのエッチングと、マスク７２３のスリミングを交互に行うことで、階段状の導電膜７０１Ｂ、導電膜７０２Ｂ、および絶縁膜７２２Ｂを形成することができる。導電膜７０２Ａ、導電膜７０１Ａ、および絶縁膜７２２Ａの加工により、マスク７２３は、幅、厚さ共に縮小し、マスク７２３Ａとなる（図１５Ａ乃至図１５Ｃ参照）。

【0241】

次に、マスク７２３Ａを除去し、絶縁体７２４を形成する。絶縁体７２４は、ＣＶＤ法を用いて形成することができる。絶縁体７２４は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。絶縁体７２４上にマスク７２５を形成する。平坦化された絶縁体７２４上にマスク７２５を形成することで、リソグラフィーの精度が向上する（図１６Ａ乃至図１６Ｃ参照）。

【0242】

次に、マスク７２５を用いて、絶縁体７２４、導電膜７０２Ｂ、導電膜７０１Ｂ、絶縁膜７２２Ｂ、および絶縁体７２１を加工する。該加工により、メモリトランジスタＭＴのゲートとして機能し、ワード線と電気的に接続する導電体７０１と、選択トランジスタのゲートとして機能する導電体７０２が形成される。また、絶縁膜７２２Ｂは、該加工により絶縁体７２２となる（図１７Ａ乃至図１７Ｃ参照）。

【0243】

次に、マスク７２５を除去する。その後に、絶縁体７２４、導電膜７０２Ｂ、導電膜７０１Ｂ、絶縁膜７２２Ｂ、および絶縁体７２１の、上記加工により除去された部分を埋め込むように絶縁体７２６を形成する。絶縁体７２６は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁体７２６を形成してもよい。絶縁体７２６は、ＣＭＰ法や、リフロー法を用いて、平坦化処理されていることが好ましい。ＣＭＰ法を用いて平坦化処理を行う場合、絶縁体７２４の表面が露出するまで絶縁体７２６を研磨してもよい。また、絶縁体７２４と絶縁体７２６を一緒に研磨してもよい。この場合、絶縁体７２４の膜厚は、薄くなる。

【0244】

次に、絶縁体７２４を、リソグラフィー法を用いて加工し、導電体７０１、及び導電体７０２を露出するように第１の開口を形成する。第１の開口は、階段状に形成された導電体７０１それぞれに対して形成する（図１８Ａ乃至図１８Ｃ参照）。

【0245】

次に、第１の開口に埋め込むように、導電体７０１と電気的に接続する導電体７０７、および導電体７０２と電気的に接続する導電体７０９を形成する（図１９Ａ乃至図１９Ｃ参照。）。導電体７０７、および導電体７０９は、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて導電体７０７、及び導電体７０９を形成してもよい。また、導電体７０７、及び導電体７０９は、複数の層からなる積層構造を有していてもよい。導電体７０７、及び導電体７０９は、絶縁体７２４上、及び第１の開口内部に導電体７０７、及び導電体７０９となる導電膜を形成し、ＣＭＰなどを用いて不要な導電膜を除去することで、形成することができる。

【0246】

次に、絶縁体７２４、および絶縁体７２６上にマスク７２９を形成し、絶縁体７２４、導電体７０２、導電体７０１、絶縁体７２２、および絶縁体７２１を、リソグラフィー法を用いて加工し、導電体７０６を露出するように第２の開口を形成する（図２０Ａ乃至図２０Ｃ参照）。

【0247】

次に、絶縁体７２４、絶縁体７２６、およびマスク７２９を覆って、第２の開口内部に、絶縁体７０３となる絶縁膜７０３Ａを形成する（図２１Ａ乃至図２１Ｃ参照）。なお、図２１Ａ乃至図２１Ｃには図示しないが、絶縁膜７０３Ａは、絶縁体７０３ａとなる絶縁膜と、絶縁体７０３ｂとなる絶縁膜と、絶縁体７０３ｃとなる絶縁膜を順次積層して形成すればよい。絶縁膜７０３Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて絶縁膜７０３Ａを形成してもよい。絶縁体７０３ａとなる絶縁膜、絶縁体７０３ｂとなる絶縁膜、および絶縁体７０３ｃとなる絶縁膜は、同じ成膜装置で形成されてもよいし、異なる成膜装置で形成されてもよい。なお、絶縁体７０３ｃが、絶縁体７０３ａより薄くなるように、絶縁体７０３ｃとなる絶縁膜は、絶縁体７０３ａとなる絶縁膜よりも薄く形成することが好ましい。

【0248】

上記の方法で形成された絶縁膜７０３Ａは、被覆性が良く、導電体７０１、および導電体７０２のそれぞれの側面に接するように絶縁膜７０３Ａを形成することができる。

【0249】

次に、第２の開口底部に形成された絶縁膜７０３Ａを除去し、絶縁体７０３を得る。絶縁膜７０３Ａの除去には、異方性エッチングを用いることが好ましい。このとき、マスク７２９上の絶縁膜７０３Ａも除去されるため、絶縁体７０３は、第２の開口の側壁のみに設けられる（図２２Ａ乃至図２２Ｄ参照）。第２の開口底部の絶縁膜７０３Ａを除去することで、再び導電体７０６が露出する。

【0250】

ここで、図２２Ｄに示すように、第２の開口上部に位置する絶縁体７０３の絶縁体７０３ｂ、および絶縁体７０３ｃを除去してもよい。図２２Ｄは、図２２Ｂにおいて、一点鎖線で囲まれた部分の拡大図である。まず第２の開口内部に後工程にて容易に除去可能な材料７２７（犠牲層とも呼ぶ）を埋め込むように形成し、第２の開口内部の所望の深さまで、エッチングなどにより除去する。該エッチングにより、露出した絶縁体７０３ｃ、および絶縁体７０３ｂを順次除去することで、導電体７０２の水平方向（ｘ－ｙ方向）に位置する絶縁体７０３を、絶縁体７０３ａのみとすることができる。この場合、選択トランジスタＳＳＴ、及び選択トランジスタＳＤＴのゲート絶縁膜は、絶縁体７０３ａにより構成される。絶縁体７０３ｃ、および絶縁体７０３ｂの除去後、材料７２７を除去する。

【0251】

次に、第２の開口内部に、酸化物７０４となる酸化膜７０４Ａを形成する（図２３Ａ乃至図２３Ｃ参照）。酸化膜７０４Ａは、マスク７２９上、および第２の開口内部に、酸化物７０４ａとなる酸化膜と、酸化物７０４ｂとなる酸化膜と、酸化物７０４ｃとなる酸化膜を順次成膜することで形成することができる。また、酸化膜７０４Ａは、絶縁体７０３を介して、導電体７０１、および導電体７０２の側面に沿って形成される。酸化膜７０４Ａの一部は、導電体７０６と接するように形成する。

【0252】

酸化物７０４ａとなる酸化膜、酸化物７０４ｂとなる酸化膜、酸化物７０４ｃとなる酸化膜は、ＣＶＤ法やＡＬＤ法、スパッタリング法などを用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて酸化膜を形成してもよい。また、酸化膜ごとに、異なる成膜方法や成膜装置を用いてもよい。

【0253】

ところで、酸化物７０４を低抵抗化する場合、酸化膜７０４Ａに、アルゴン、水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、ヘリウム、ネオン、クリプトン、キセノンなどの元素や、アルミニウム、ルテニウム、チタン、タンタル、タングステン、クロム、インジウムなどの、酸化物７０４の導電性を高める金属元素を添加すればよい。上記元素の添加方法として、プラズマ処理、イオンインプランテーション処理、イオンドーピング処理、逆スパッタ処理などを用いることができる。プラズマ処理は、エッチング装置や、ＣＶＤ装置を用いて行うことができる。また、逆スパッタ処理は、スパッタリング装置を用いて行うことができる（図示しない。）。

【0254】

一方、酸化物７０４を高抵抗化する場合、酸化膜７０４Ａに、水素を吸収する特性を有する膜７１８（例えば、金属膜、金属元素を有する酸化膜、金属元素を有する窒化膜など）を形成すればよい（図２４Ａ乃至図２４Ｃ参照）。その後、膜７１８を、吸収した水素と共に除去してもよいし、また、水素を吸収した膜７１８が高抵抗となる場合は絶縁体として残してもよい。

【0255】

なお、本作製方法では、酸化物７０４には、低抵抗化処理も高抵抗化処理も施さないものとして説明する。

【0256】

次に、酸化膜７０４Ａの内側に、絶縁膜７１１Ａを形成し、絶縁膜７１１Ａの内側に、導電膜７１２Ａを形成する。絶縁膜７１１Ａや導電膜７１２Ａは、ＣＶＤ法やＡＬＤ法を用いて形成することができる。特に、ＡＬＤ法を用いることで、アスペクト比の大きい溝や開口部に対しても、厚さの均一な膜を形成することができるため、好ましい。または、ＡＬＤ法と、ＣＶＤ法を組み合わせて形成してもよい（図２５Ａ乃至図２５Ｃ参照）。

【0257】

絶縁体７１１は、メモリトランジスタＭＴや、該メモリトランジスタＭＴを有する半導体装置に必要な特性に合わせて、酸化物７０４に酸素を供給する材料や、水素を供給する材料を用いることができる。

【0258】

次に、加熱処理を行う。加熱処理は、窒素を含む雰囲気で、好ましくは２００℃以上５００℃以下、より好ましくは３００℃以上４００℃以下で行う。加熱処理を行う雰囲気は、上記に限らず、窒素、酸素、およびアルゴンの少なくとも一を含む雰囲気で行えばよい。また、加熱処理は、減圧雰囲気で行われてもよいし、大気圧雰囲気で行われてもよい。

【0259】

酸化膜７０４Ａと、導電体７０６が接している状態で加熱処理をおこなうことで、酸化膜７０４Ａは低抵抗化する場合がある。酸化膜７０４Ａと、導電体７０６が接することで、導電体７０６と酸化膜７０４Ａの界面には、導電体７０６が有する金属元素と、酸化膜７０４Ａの成分とを含む金属化合物層が形成される場合がある。該金属化合物が形成されることで、導電体７０６と、酸化膜７０４Ａとのコンタクト抵抗が低減するため好ましい。また、酸化膜７０４Ａに含まれる酸素を、導電体７０６が吸収する場合がある。このとき、酸化膜７０４Ａの、導電体７０６と酸化膜７０４Ａの界面近傍の抵抗が低減し、導電体７０６と、酸化膜７０４Ａとのコンタクト抵抗が低減するため、好ましい。酸化膜７０４Ａと、導電体７０６が接する状態で、加熱処理を行うことで、酸化膜７０４Ａは、より低抵抗化し、導電体７０６と、酸化膜７０４Ａとのコンタクト抵抗は、より低減する。

【0260】

次に、マスク７２９、および図２５Ｂ、及び図２５Ｃに点線で示した部分から上部の、不要な導電膜７１２Ａ、絶縁膜７１１Ａ、酸化膜７０４Ａ、絶縁体７０３などを、ＣＭＰ法等を用いて除去し、酸化物７０４、絶縁体７１１、導電体７１２を得る（図２６Ａ乃至図２６Ｃ参照）。なお、前述した加熱処理は、不要な導電膜７１２Ａ、絶縁膜７１１Ａ、酸化膜７０４Ａを除去した後に行ってもよい。また、第１の開口形成後から絶縁膜７０３Ａを形成する前にマスク７２９を除去している場合は、本工程にてマスク７２９を除去する必要はない。

【0261】

次に、図２７Ａ乃至図２７Ｃに示すように、導電体７０５、導電体７０８、導電体７１０を形成する。特に、導電体７０５は、酸化物７０４と電気的に接続するように設ける。また、導電体７０８は、導電体７０７と電気的に接続するように設ける。また、酸化物７０４の内側に、導電体７１２が設けられている場合、導電体７０５には、少なくとも導電体７１２を露出する開口を設け、導電体７０５と導電体７１２を電気的に分離することが好ましい。このとき、該開口は、絶縁体７１１が露出するように設けられていてもよい。また、酸化物７０４の一部が露出していてもよい。また、導電体７０５は、ビット線ＢＬ、またはソース線ＳＬの一部として機能し、導電体７０８は、ワード線ＷＬの一部として機能し、導電体７１０は、選択ゲート線の一部として機能する。

【0262】

次に、図２８Ａ乃至図２８Ｃに示すように、導電体７０５を覆うように、絶縁体７１７を形成する。絶縁体７１７には、導電体７０５の一部（ビット線側の酸化物７０４と電気的に接続する導電体７０５）、および導電体７１２を露出する開口が設けられる。導電体７１２を露出する開口を形成する際、該開口が有する径は、導電体７０５に設けられた開口の径より大きくてもよい。導電体７０５に開口が設けられているため、導電体７１２を露出する開口は、自己整合的に形成され、開口の底部の径が意図しない大きさに形成される不具合や、該開口が導電体７１２からずれるといった不具合を抑制することができ好ましい。

【0263】

次に、図２９Ａ乃至図２９Ｃに示すように、絶縁体７１７に設けられた、導電体７１２を露出する開口の側面に位置する絶縁体７１３を形成する。絶縁体７１７上にＣＶＤ法やＡＬＤ法を用いて絶縁体７１３となる絶縁膜を形成し、異方性エッチングを行うことにより、開口底部に形成された該絶縁膜を除去する。このとき、絶縁体７１７上の該絶縁膜も除去され、絶縁体７１３が形成される。また、該絶縁膜は、リソグラフィー法を用いて加工してもよい。このとき、形成される絶縁体７１３は、絶縁体７１７上にも存在する場合がある。

【0264】

次に、ビット線ＢＬ、及び配線ＢＧとして機能する導電体７１４、及び導電体７１５を形成する。図２９Ａ乃至図２９Ｃにおいて、導電体７１４、および導電体７１５は、異なる層として図示しているが、本発明はこれに限らない。導電体７１４、および導電体７１５は、一つの導電体として一括で形成してもよい。導電体７１４と、導電体７１５を別々に形成する場合、絶縁体７１７上に、また絶縁体７１７に形成された開口を埋め込むように導電体７１４となる導電膜を形成し、不要な該導電膜を、ＣＭＰ法等を用いて除去することで導電体７１４を形成することができる。その後、導電体７１５を形成すればよい。導電体７１５の形成には、リソグラフィー法を用いてもよいし、ダマシン法を用いてもよい。このとき、絶縁体７１７、および導電体７０５に形成された開口の側面には、絶縁体７１３が設けられているため、導電体７１２と電気的に接続する導電体７１５が、導電体７０５と電気的に接続することは無い。導電体７１４と、導電体７１５を一括で形成する場合、絶縁体７１７上に、また絶縁体７１７に形成された開口を埋め込むように導電膜を形成し、リソグラフィー法を用いて加工し、導電体７１４、および導電体７１５となる導電体を形成することができる。

【0265】

以上の工程により、メモリセルアレイを作製することができる。本作製工程の説明において、メモリセルアレイは、４層のメモリトランジスタＭＴと、４つのメモリストリングを含むが、これに限らない。５層以上のメモリトランジスタＭＴを含んでいてもよいし、５つ以上のメモリストリングを含んでいてもよい。例えば、メモリトランジスタＭＴを、３２層、６４層、１２８層有するメモリセルアレイを作製することができる。また、２００層以上のメモリトランジスタＭＴを有するメモリセルアレイを作製することができる。

【0266】

以上のようにメモリセルアレイを作製することにより、各層ごとにメモリトランジスタＭＴを作製するためのパターン形成を行うことなく、複数の層のメモリトランジスタＭＴを一括で作製することができる。さらに、上記の方法でメモリセルアレイを作製する場合、メモリトランジスタＭＴの層数を増やしても、メモリトランジスタＭＴのパターン形成およびエッチング処理の工程数が増えない。このように、メモリセルアレイ作製の工程を短縮することができるので、生産性の高い半導体装置を提供することができる。

【0267】

＜３Ｄ ＮＡＮＤの構成例＞
図３０Ａに、３次元構造のＮＡＮＤ型不揮発性記憶装置（３Ｄ ＮＡＮＤ）の構成例を示す。図３０Ａに示す記憶装置１００は、制御回路１０５、メモリセルアレイ１１０、周辺回路を有する。

【0268】

制御回路１０５は記憶装置１００全体を統括的に制御し、データの書き込み、データの読み出しを行う。制御回路１０５は、外部からのコマンド信号を処理して、周辺回路の制御信号を生成する。周辺回路として、行デコーダ１２１、行ドライバ１２２、センスアンプ１２３、ソース線ドライバ１２４、入出力回路１２５が設けられている。

【0269】

メモリセルアレイ１１０は、複数のメモリストリング１１２を有する。図３０Ｂにメモリストリング１１２の回路構成例を示す。メモリストリング１１２において、ビット線ＢＬとソース線ＳＬ間に、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ２ｋ（ｋは１以上の整数）、選択トランジスタＳＤＴが電気的に直列接続されている。

【0270】

なお、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ２ｋを区別しない場合、メモリトランジスタＭＴと呼ぶ。その他の要素についても同様である。

【0271】

選択トランジスタＳＳＴ、選択トランジスタＳＤＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ２ｋは、それぞれ、前述した通り、チャネルが金属酸化物で形成されているトランジスタである。メモリトランジスタＭＴは電荷蓄積層を備えており、不揮発性メモリセルを構成する。

【0272】

選択トランジスタＳＳＴ、選択トランジスタＳＤＴのゲートは、それぞれ、選択ゲート線ＳＧＬ、選択ゲート線ＤＧＬに電気的に接続されている。メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ２ｋのゲートは、それぞれ、ワード線ＷＬ１乃至ワード線ＷＬ２ｋに電気的に接続されている。ビット線ＢＬは列方向に延在し、選択ゲート線ＳＧＬ、選択ゲート線ＤＧＬ、ワード線ＷＬ（ワード線ＷＬ１乃至ワード線ＷＬ２ｋ）は行方向に延在する。

【0273】

また、選択トランジスタＳＳＴ、選択トランジスタＳＤＴ、およびメモリトランジスタＭＴは、図３０Ｂに示すように、それぞれ第２のゲートを有していてもよい。第２のゲートは、配線ＢＧと電気的に接続する。図３０Ｂでは、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴｋが有する第２のゲートと電気的に接続する配線ＢＧと、選択トランジスタＳＤＴ、メモリトランジスタＭＴｋ＋１乃至メモリトランジスタＭＴ２ｋが有する第２のゲートと電気的に接続する配線ＢＧを示している。配線ＢＧには、それぞれ異なる電位が印加されてもよいし、等電位としてもよい。また、配線ＢＧはお互いに電気的に接続されていてもよい。

【0274】

配線ＢＧは、ビット線ＢＬと平行に、列方向に延在することが好ましいが、行方向に延在するように配置してもよい。

【0275】

配線ＢＧにより、選択トランジスタＳＳＴ、選択トランジスタＳＤＴのしきい値を制御することができる。また、メモリセルアレイの回路動作に合わせて、配線ＢＧの電位を制御してもよい。

【0276】

入出力回路１２５は、メモリセルアレイ１１０への書き込みデータの一時的な保持や、メモリセルアレイ１１０から読み出されたデータの一時的な保持等を行う。

【0277】

ソース線ドライバ１２４は、ソース線ＳＬを駆動する。

【0278】

ビット線ＢＬはセンスアンプ１２３に電気的に接続される。センスアンプ１２３は、データの読み出し時において、メモリストリング１１２からビット線ＢＬに読みだされた電圧を検知し、増幅する。また、データの書き込み時において、書き込みデータに応じた電圧をビット線ＢＬに入力する。

【0279】

行デコーダ１２１は、外部から入力されるアドレスデータをデコードし、アクセスされる行を選択する。行ドライバ１２２は、行デコーダ１２１のデコード結果に応じて、データの書込み、読出し、および消去に必要な電圧を、選択信号線ＤＧＬ、選択信号線ＳＧＬ、ワード線ＷＬに入力する。

【0280】

また、メモリセルアレイ１１０は、制御回路１０５や、センスアンプ１２３などの周辺回路と異なる層に設けてもよい。特に、メモリセルアレイ１１０が、センスアンプ１２３と重なるように積層して設けることで、各メモリセルアレイ１１０からセンスアンプ１２３へ引き回す配線を簡素化でき、好ましい。図３１は、図３０Ａで示した記憶装置１００において、制御回路１０５、行デコーダ１２１、行ドライバ１２２、センスアンプ１２３、ソース線ドライバ１２４、入出力回路１２５の上に、メモリセルアレイ１１０がセンスアンプ１２３と重なるように設けられた、三次元構造の記憶装置１００をブロック図で示している。

【0281】

図３２乃至図３４に、メモリセルアレイ１１０の三次元積層構造例を示す。図３２は、メモリセルアレイ１１０の３次元構造例を回路図で模式的に表した図である。説明しやすいように、一部の回路（メモリストリング）を省略している。図３３は、メモリセルアレイ１１０の３次元構造例を示す斜視図である。図３４は、ワード線ＷＬと、導電体７０１の接続部の３次元構造例を示す斜視図である。図３２に示すように、メモリセルアレイ１１０はセンスアンプ１２３が形成されている領域に積層して設けられている。これにより記憶装置１００のレイアウト面積を縮小することができる。図３３および図３４に示すように、同じ段の導電体７０１でも、ビット線ＢＬ側の導電体７０１ａはワード線ＷＬａに接続され、ソース線ＳＬ側の導電体７０１ｂはワード線ＷＬｂに接続される。導電体７１２と電気的に接続する配線ＢＧは、ビット線ＢＬと同じレイヤに設けられ、かつビット線ＢＬと同様に列方向に延在する例を示しているが、本発明はこれに限らない。ビット線ＢＬ上に絶縁体を設け、該絶縁体上に配線ＢＧを設けてもよい。また、配線ＢＧは、列方向に限らず、行方向に延在するように設けられてもよい。なお、図３２乃至図３４には、１のメモリストリング１１２あたり、８個のメモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８を設けた例を示している。

【0282】

＜記憶装置の回路動作の説明１＞
次に、メモリストリング１１２へのデータの書き込みと読み出し動作について、図３５Ａ乃至図３５Ｃを用いて説明する。なお、以降において、ワード線ＷＬ１乃至ワード線ＷＬ２ｋを共有するメモリトランジスタＭＴのまとまりをページと呼ぶ。

【0283】

図３５Ａ乃至図３５Ｃでは、一例として、メモリストリング１１２がメモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８を有する例を示しているが、メモリトランジスタＭＴの数はこれに限定されない。

【0284】

＜＜消去動作＞＞
メモリトランジスタＭＴにデータを書き込む場合は、書き込み動作の前にデータを消去しておくことが好ましい。なお、データを消去する動作をリセット動作ともいう場合がある。消去動作は、メモリストリング１１２（ブロックともいう）ごとに行う。例えば、データを消去したいブロックを選択し、図３５Ａに示すように、ワード線ＷＬ１乃至ワード線ＷＬ８には低電位（メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８が非導通となる電位、例えば０Ｖ）を印加し、ソース線ＳＬおよびビット線ＢＬに消去電位ＶＥを印加し、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴを導通させることで行うことができる。リセット動作により、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれの電荷蓄積層に蓄積された電子を引き抜くことができる。これにより、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８は、データ“１”を保持している状態となる。

【0285】

また、消去動作は、配線ＢＧに消去電位を印加することで実行できる。配線ＢＧに例えば１５Ｖの消去電位を印加し、ワード線ＷＬ１乃至ワード線ＷＬ８には低電位（メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８が非導通となる電位、例えば０Ｖ）を印加し、選択トランジスタＳＤＴ及び選択トランジスタＳＳＴを導通させることで行うことができる。

【0286】

または、選択トランジスタＳＤＴ及び選択トランジスタＳＳＴを非導通状態とし、メモリトランジスタＭＴのチャネル形成領域を含む酸化物をフローティングとし、配線ＢＧに消去電位として正の電荷（例えば１５Ｖ）を印加することにより、メモリトランジスタＭＴのデータを消去することができる。このとき、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴは、非導通状態であるため、ビット線ＢＬ、およびソース線ＳＬの電位は任意でよい。ワード線ＷＬ１乃至ワード線ＷＬ８には、例えば、低電位（メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８が非導通となる電位、例えば０Ｖ）を印加しておく。その結果、チャネル形成領域を含む酸化物がフローティングであるため、配線ＢＧの電位の上昇とともに、酸化物の電位も上昇し、電荷蓄積層に蓄積された電子を酸化物側に引き抜くことができる。

【0287】

さらに異なる消去動作として、ワード線ＷＬ１乃至ワード線ＷＬ８には、例えば、低電位（メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８が非導通となる電位、例えば０Ｖ）を印加しておく。そして、選択トランジスタＳＤＴおよび選択トランジスタＳＳＴを導通状態にし、ビット線ＢＬ、およびソース線ＳＬの電位を上昇させる。このとき、ビット線ＢＬ、およびソース線ＳＬの電位は、配線ＢＧの電位より低くする。例えば、ビット線ＢＬ、およびソース線ＳＬの電位を１０Ｖとし、配線ＢＧの電位を１２Ｖとする。このとき、配線ＢＧの電位によりメモリトランジスタＭＴがＯＮとなり、メモリトランジスタＭＴが有する酸化物も１０Ｖとなる。この結果、電荷蓄積層に蓄積された電子を酸化物側に引き抜くことができる。

【0288】

なお、データの書き換えを行わないメモリトランジスタＭＴのデータは、ブロックの消去動作の前に別のメモリ領域に格納しておくことが好ましい。

【0289】

＜＜書き込み動作＞＞
次に、データの書き込み動作について図３５Ｂを用いて説明する。

【0290】

初めに、配線ＢＧに正の電位、例えば、２Ｖを印加する。これにより、領域７３１ａ、領域７３１ｂ、領域７３２ａ、領域７３２ｂ、領域７３４（図１１Ｂ参照。）において、キャリアが誘起されるため、酸化物７０４が低抵抗化する。特に、メモリトランジスタＭＴでは、しきい値電圧が下がるため、メモリトランジスタＭＴはノーマリーオン特性となる。

【0291】

データの書き込み動作は、上述したページごとに行うことができる。まず、書き込みを行うページのワード線に書き込み電位（例えば１５Ｖ）を印加し、書き込みを行わないページのワード線に正電位（トランジスタが導通する電位、例えば３Ｖ）を印加する。ここでは、図３５Ｂに示すように、まずワード線ＷＬ１に書き込み電位を印加し、ワード線ＷＬ２乃至ＷＬ８に正電位を印加する。そして、選択トランジスタＳＳＴを非導通状態とし、選択トランジスタＳＤＴを導通状態とする。そうすることで、ビット線ＢＬの電位に応じたデータがメモリトランジスタＭＴ１に書き込まれる。具体的には、ビット線ＢＬの電位が低い電位（例えば０Ｖ）である場合、ワード線ＷＬ１に印加された書き込み電位との電位差が大きくなることによってメモリトランジスタＭＴ１の電荷蓄積層に電子が注入される。また、例えば、ビット線ＢＬの電位が正電位である場合、ワード線ＷＬ１に印加された書き込み電位との電位差が小さくなることによって、メモリトランジスタＭＴ１の電荷蓄積層には電子が注入されない。即ち、ビット線ＢＬに低い電位が印加された場合には、メモリトランジスタＭＴ１にデータ“０”が書き込まれ、正電位が印加された場合にはメモリトランジスタＭＴ１が保持するデータは“１”のままとなる。

【0292】

ここで、ビット線ＢＬにメモリストリング１１２ごとに異なる電位を印加することで、ページごとのデータの書き込みを行うことができる。

【0293】

なお、メモリトランジスタＭＴに多値のデータを書き込むこともできる。例えば、ビット線ＢＬなどの電位や、電位を印加する時間によってメモリトランジスタＭＴの電荷蓄積層に注入される電荷量を制御すればよい。

【0294】

＜＜読み出し動作＞＞
次に、データの読み出し動作について図３５Ｃを用いて説明する。

【0295】

データの読み出し動作においても、配線ＢＧに正の電位を印加することが好ましい。書き込み動作と同様に、例えば、配線ＢＧに正の電位として２Ｖ印加することによって、酸化物７０４が低抵抗化となる。そのため、データの読み出し速度が速くなる場合がある。また、ワード線ＷＬに印加する電位を低減でき、記憶装置の消費電力を低減することができる場合がある。また、メモリトランジスタＭＴのしきい値電圧（Ｖｔｈ）がマイナスシフトするため、書き込みが行われていないメモリトランジスタＭＴは、ノーマリーオンとなるように調整される。これによって、データの読み出し動作において、誤った読み出しを防止することができる。

【0296】

データの読み出し動作も、ページごとに行うことができる。まず、読み出しを行うページのワード線に低い電位（例えば０Ｖ）を印加し、読み出しを行わないページのワード線に正電位（トランジスタが導通する電位、例えば３Ｖ）を印加する。ここでは、図３５Ｃに示すように、まずワード線ＷＬ１に低い電位を印加し、ワード線ＷＬ２乃至ＷＬ８に正電位を印加する。そして、選択トランジスタＳＳＴおよび選択トランジスタＳＳＴを導通状態とする。また、ビット線ＢＬに読み出し電位（例えば１Ｖ）を印加し、ソース線ＳＬに低い電位（例えば０Ｖ）を印加する。このとき、メモリトランジスタＭＴがデータ“１”であればメモリストリング１１２に電流が流れ、ビット線ＢＬの電位が降下する。メモリトランジスタＭＴ１が記憶するデータが“０”であれば、メモリストリング１１２に電流は流れず、ビット線ＢＬの電位は変化しない。センスアンプ１２３は、ビット線ＢＬの電位を検知し、増幅する。以上により、メモリストリング１１２のデータを読み出すことができる。

【0297】

ここで、各メモリストリング１１２のデータをビット線ＢＬに読み出すことで、ページ単位でデータを読み出すことができる。

【0298】

＜記憶装置の回路動作の説明２＞
次に、上記とは異なる記憶装置の回路の動作方法の例について説明する。具体的には、上記では、選択トランジスタＳＤＴ、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８をノーマリーオンの特性とした動作例としたが、本動作例では、選択トランジスタＳＤＴ、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８をノーマリーオフの特性とした場合について説明する。

【0299】

図３６Ａ乃至図３６Ｃのそれぞれは、メモリストリング１１２に対して行われる消去動作、書き込み動作、読み出し動作の例を示すタイミングチャートであって、当該タイミングチャートには、配線ＢＧ、ビット線ＢＬ、ソース線ＳＬ、選択ゲート線ＤＧＬ、選択ゲート線ＳＧＬ、ワード線ＷＬ１乃至ワード線ＷＬ８のそれぞれの電位の変化を示している。なお、図３６Ａ乃至図３６Ｃに記載しているｈｉｇｈは、高レベル電位を示し、ｌｏｗは低レベル電位を示している。また、図３６Ａでは、ワード線ＷＬ１乃至ワード線ＷＬ８については、いずれの配線に対してほぼ等しい電位を与えるため、まとめて図示している。また、図３６Ｂでは、メモリトランジスタＭＴ１に対してデータを書き込むため、ワード線ＷＬ１と、ワード線ＷＬ２乃至ワード線ＷＬ８と、を分けて図示している。また、図３６Ｃでは、メモリトランジスタＭＴ１からデータを読み出すため、ワード線ＷＬ１と、ワード線ＷＬ２乃至ワード線ＷＬ８と、を分けて図示している。

【0300】

＜＜消去動作＞＞
上述と同様に、メモリトランジスタＭＴにデータを書き込む場合は、書き込み動作の前にデータを消去しておくことが好ましい。図３６Ａは、時刻ＥＴ１から時刻ＥＴ４までの間、及びその近傍の時刻において行われる、データの消去動作の例を示している。

【0301】

時刻ＥＴ１より前において、配線ＢＧには、例えば、接地電位が与えられている。なお、図３６では、接地電位をＶ_ＧＮＤとして図示している。また、配線ＢＧに与えられる電位は、正の電位、又は負の電位としてもよい。

【0302】

また、時刻ＥＴ１より前において、ワード線ＷＬ１乃至ワード線ＷＬ８には、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれがオフ状態となるような低レベル電位ＶＬ（例えば、０Ｖ）が印加されている。

【0303】

時刻ＥＴ１から時刻ＥＴ２までの間において、配線ＢＧには、時刻ＥＴ１の時点での電位よりも低い電位として、負の電位である電圧Ｖ_ＭＳ（例えば、－２Ｖ）が印加される。これにより、選択トランジスタＳＤＴ、選択トランジスタＳＳＴ、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれがノーマリーオフの特性となる。

【0304】

また、時刻ＥＴ１から時刻ＥＴ２までの間において、選択ゲート線ＤＧＬ、選択ゲート線ＳＧＬのそれぞれには、低レベル電位（例えば、０Ｖ）が与えられている。そのため、選択トランジスタＳＤＴ、選択トランジスタＳＳＴは、オフ状態となる。

【0305】

また、選択トランジスタＳＤＴ、選択トランジスタＳＳＴは、オフ状態となっているため、時刻ＥＴ１から時刻ＥＴ２までの間では、ビット線ＢＬ、及びソース線ＳＬの電位は、任意の電位としてもよい。なお、図３６Ａでは、ソース線ＳＬの電位をＶＳ、ビット線ＢＬの電位をＶＢ、と図示している。また、電位ＶＳ、及び電位ＶＢは、互いに等しくてもよく、又は互いに異なっていてもよい。

【0306】

また、時刻ＥＴ１から時刻ＥＴ２までの間において、ワード線ＷＬ１乃至ワード線ＷＬ８には、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８がオフ状態になるような電位ＶＬ（例えば、０Ｖ）が与えられている。

【0307】

時刻ＥＴ２から時刻ＥＴ３までの間において、選択ゲート線ＳＧＬには高レベル電位が印加され、配線ＳＬには消去電位ＶＥ（例えば、１０Ｖ以上）が印加される。このとき、選択ゲート線ＳＧＬに与えられる高レベル電位は、選択トランジスタＳＳＴがオン状態となるような電位（例えば、４Ｖ以上）であることが好ましい。

【0308】

時刻ＥＴ１から時刻ＥＴ３までの間の動作を行うことによって、直列に電気的に接続されたメモリトランジスタＭ１乃至メモリトランジスタＭＴ８のソース端子又はドレイン端子に消去電位ＶＥを与えることができる。これにより、それぞれの電荷蓄積層に蓄積された電子を引き抜くことができる。これにより、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８は、データ“１”を保持している状態となる。

【0309】

時刻ＥＴ３から時刻ＥＴ４までの間において、選択ゲート線ＳＧＬには低レベル電位が印加され、ソース線ＳＬには電位ＶＳが印加される。これにより、選択トランジスタＳＳＴは、オフ状態となる。

【0310】

時刻ＥＴ４以降において、配線ＢＧにはＶ_ＭＳよりも高い電位、例えば、接地電位Ｖ_ＧＮＤが与えられる。

【0311】

時刻ＥＴ１から時刻ＥＴ４までの間、及びその近傍の時刻の動作によって、記憶回路、又は半導体装置に含まれているメモリストリング１１２に対して、データの消去動作を行うことができる。

【0312】

なお、本動作例では、選択トランジスタＳＤＴを常にオフ状態としたが、本発明の一態様の半導体装置の動作方法は、これに限定されない。例えば、選択トランジスタＳＳＴと同様に、時刻ＥＴ２から時刻ＥＴ３までの間に、選択トランジスタＳＤＴをオン状態にし、時刻ＥＴ２から時刻ＥＴ３までの間に、選択トランジスタＳＤＴをオフ状態にし、かつ、選択トランジスタＳＤＴをオン状態のときに、配線ＢＬの電位をＶＥとしてもよい。これにより、上記の動作よりも速くデータの消去動作をおこなうことができる。

【0313】

なお、本動作例の消去動作では、配線ＢＧに電位Ｖ_ＭＳを印加した後に、選択ゲート線ＳＧＬに高レベル電位を印加しているが、本発明の一態様の半導体装置の動作方法は、これに限定されない。例えば、配線ＢＧへの電位Ｖ_ＭＳの印加は、選択ゲート線ＳＧＬへの高レベル電位の印加とほぼ同じタイミングで行ってもよい。また、例えば、消去動作を速く行いたい場合、配線ＢＧへの電位Ｖ_ＭＳの印加は、常に行うことが好ましい。

【0314】

＜＜書き込み動作＞＞
次に、データの書き込み動作について説明する。図３６Ｂは、時刻ＷＴ１から時刻ＷＴ６までの間、及びその近傍の時刻において行われる、データの書き込み動作の例を示している。

【0315】

時刻ＷＴ１より前の時刻、及び時刻ＷＴ１から時刻ＷＴ２までの間の動作は、消去動作の時刻ＥＴ１より前の時刻、及び時刻ＥＴ１から時刻ＥＴ２までの動作と、同様とすることができる。そのため、時刻ＷＴ１より前の時刻、及び時刻ＷＴ１から時刻ＷＴ２までの間の動作に関しては、消去動作の時刻ＥＴ１より前の時刻、及び時刻ＥＴ１から時刻ＥＴ２までの動作の記載を参酌する。

【0316】

時刻ＷＴ２から時刻ＷＴ３までの間において、選択ゲート線ＤＧＬには高レベル電位が印加され、配線ＢＬには書き込み用のデータに応じた電位ＶＢＤが印加される。電位ＶＢＤとしては、例えば、後述するＶｐｇｍ、Ｖｐａｓｓよりも低い電位、接地電位などとすることができる。なお、電位ＶＢが電位Ｖｐｇｍ、Ｖｐａｓｓよりも十分に低い場合は、電位ＶＢのまま変化しなくてもよい。このとき、選択ゲート線ＤＧＬに与えられる高レベル電位は、選択トランジスタＳＤＴがオン状態となるような電位（例えば、４Ｖ以上）であることが好ましい。

【0317】

時刻ＷＴ３から時刻ＷＴ４までの間に、メモリトランジスタＭＴ１にデータの書き込みが開始される。具体的には、書き込みが行われるページのワード線ＷＬ１には書き込むための選択電位としてＶｐｇｍ（例えば、１５Ｖ以上）が印加され、書き込みが行われないページのワード線ＷＬ２乃至ＷＬ８には正電位Ｖｐａｓｓが印加される。このとき、ワード線ＷＬ２乃至ＷＬ８に与えられるＶｐａｓｓは、メモリトランジスタＭＴ２乃至メモリトランジスタＭＴ８がオン状態となるような電位（例えば、５Ｖ以上７Ｖ以下）であることが好ましい。

【0318】

これにより、ビット線ＢＬの電位に応じたデータがメモリトランジスタＭＴ１に書き込まれる。具体的には、ビット線ＢＬの電位が低い電位（例えば０Ｖ）である場合、ワード線ＷＬ１に印加された書き込み電位との電位差が大きくなることによってメモリトランジスタＭＴ１の電荷蓄積層に電子が注入される。また、例えば、ビット線ＢＬの電位が正電位である場合、ワード線ＷＬ１に印加された書き込み電位との電位差が小さく、メモリトランジスタＭＴ１の電荷蓄積層には電子が注入されない。即ち、ビット線ＢＬに低い電位が印加された場合にはメモリトランジスタＭＴ１にデータ“０”が書き込まれ、正電位が印加された場合にはメモリトランジスタＭＴ１が保持するデータは“１”のままとなる。

【0319】

時刻ＷＴ４から時刻ＷＴ５までの間において、ワード線ＷＬ１乃至ＷＬ８には電位ＶＬが印加される。これにより、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれは、オフ状態となる。

【0320】

時刻ＷＴ５から時刻ＷＴ６までの間において、選択ゲート線ＤＧＬには低レベル電位が印加され、ビット線ＢＬには電位ＶＢが印加される。これにより、選択トランジスタＳＤＴは、オフ状態となる。

【0321】

時刻ＷＴ６以降において、配線ＢＧにはＶ_ＭＳよりも高い電位、例えば、接地電位Ｖ_ＧＮＤが与えられる。

【0322】

時刻ＷＴ１から時刻ＷＴ６までの間、及びその近傍の時刻の動作によって、記憶回路、又は半導体装置に含まれているメモリストリング１１２に対して、データの書き込み動作を行うことができる。

【0323】

なお、本動作例の書き込み動作では、選択ゲート線ＤＧＬに高レベル電位を印加した後に、ワード線ＷＬ１乃至ＷＬ８のそれぞれに所定の電位を印加しているが、本発明の一態様の半導体装置の動作方法は、これに限定されない。例えば、選択ゲート線ＤＧＬへの高レベル電位の印加は、ワード線ＷＬ１乃至ＷＬ８のそれぞれに所定の電位を印加するのとほぼ同じタイミングで行ってもよい。また、例えば、ワード線ＷＬ１乃至ＷＬ８のそれぞれに所定の電位を印加した後に、選択ゲート線ＤＧＬに高レベル電位を印加してもよい。また、例えば、配線ＢＧへの電位Ｖ_ＭＳの印加は、選択ゲート線ＤＧＬへの高レベル電位の印加とほぼ同じタイミングで行ってもよい。また、例えば、書き込み動作を速く行いたい場合、配線ＢＧへの電位Ｖ_ＭＳの印加は、常に行うことが好ましい。

【0324】

＜＜読み出し動作＞＞
次に、データの読み出し動作について説明する。図３６Ｃは、時刻ＲＴ１から時刻ＲＴ６までの間、及びその近傍の時刻において行われる、データの読み出し動作の例を示している。

【0325】

時刻ＲＴ１より前の時刻、及び時刻ＲＴ１から時刻ＲＴ２までの間の動作は、消去動作の時刻ＥＴ１より前の時刻、及び時刻ＥＴ１から時刻ＥＴ２までの動作と、同様とすることができる。そのため、時刻ＲＴ１より前の時刻、及び時刻ＲＴ１から時刻ＲＴ２までの間の動作に関しては、消去動作の時刻ＥＴ１より前の時刻、及び時刻ＥＴ１から時刻ＥＴ２までの動作の記載を参酌する。

【0326】

時刻ＲＴ２から時刻ＲＴ３までの間において、選択ゲート線ＤＧＬには高レベル電位が印加され、選択ゲート線ＳＧＬには高レベル電位が印加され、配線ＢＬには読み出し動作用の電位としてＶＢＲ（例えば、１Ｖ）がプリチャージされ、配線ＳＬにはＶＢＲよりも低い電位としてＶＳＲ（例えば、接地電位、０Ｖなど）が印加される。このとき、選択ゲート線ＤＧＬに与えられる高レベル電位は、選択トランジスタＳＤＴがオン状態となるような電位（例えば、４Ｖ以上）であることが好ましく、かつ選択ゲート線ＳＧＬに与えられる高レベル電位は、選択トランジスタＳＳＴがオン状態となるような電位（例えば、４Ｖ以上）であることが好ましい。

【0327】

時刻ＲＴ３から時刻ＲＴ４までの間に、メモリトランジスタＭＴ１からデータの読み出しが開始される。具体的には、読み出しが行われるページのワード線ＷＬ１には読み出すための選択電位としてＶｒ（例えば、３Ｖ）が印加され、読み出しが行われないページのワード線ＷＬ２乃至ワード線ＷＬ８にはＶｒｅａｄが印加される。このとき、ワード線ＷＬ２乃至ワード線ＷＬ８に与えられるＶｒｅａｄは、Ｖｒよりも高く、かつメモリトランジスタＭＴ２乃至トランジスタＭＴ８がオン状態となるような電位（例えば、５Ｖ以上７Ｖ以下）であることが好ましい。

【0328】

これによって、メモリトランジスタＭＴ１に保持されているデータを読み出すことができる。具体的には、例えば、ビット線ＢＬにＶＢＲとして１Ｖが印加され、ソース線ＳＬにＶＳＲとして０Ｖが印加されたとき、メモリトランジスタＭＴがデータ“１”であればメモリストリング１１２（ビット線ＢＬとソース線ＳＬとの間）に電流が流れ、ビット線ＢＬの電位が降下する。メモリトランジスタＭＴ１が記憶するデータが“０”であれば、メモリストリング１１２に電流は流れず、ビット線ＢＬの電位は変化しない。センスアンプ１２３は、ビット線ＢＬの電位を検知し、増幅する。なお、図３６Ｃでは、ビット線ＢＬにおいて、読み出し動作によって電位が変化することがある期間をハッチングで示している。

【0329】

時刻ＲＴ４から時刻ＲＴ５までの間において、ワード線ＷＬ１乃至ワード線ＷＬ８には電位ＶＬが印加される。これにより、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれは、オフ状態となる。

【0330】

時刻ＲＴ５から時刻ＲＴ６までの間において、選択ゲート線ＤＧＬには低レベル電位が印加され、選択ゲート線ＳＧＬには低レベル電位が印加され、ビット線ＢＬには電位ＶＢが印加され、ソース線ＳＬには電位ＶＳが印加される。これにより、選択トランジスタＳＤＴ及び選択トランジスタＳＳＴは、オフ状態となる。

【0331】

時刻ＲＴ６以降において、配線ＢＧにはＶ_ＭＳよりも高い電位、例えば、接地電位Ｖ_ＧＮＤが与えられる。

【0332】

時刻ＲＴ１から時刻ＲＴ６までの間、及びその近傍の時刻の動作によって、記憶回路、又は半導体装置に含まれているメモリストリング１１２に対して、データの読み出し動作を行うことができる。

【0333】

なお、本動作例の読み出し動作では、選択ゲート線ＤＧＬ、及び選択ゲート線ＳＧＬのそれぞれに高レベル電位を印加した後に、ワード線ＷＬ１乃至ワード線ＷＬ８のそれぞれに所定の電位を印加しているが、本発明の一態様の半導体装置の動作方法は、これに限定されない。例えば、選択ゲート線ＤＧＬ、及び選択ゲート線ＳＧＬのそれぞれへの高レベル電位の印加は、ワード線ＷＬ１乃至ワード線ＷＬ８のそれぞれに所定の電位を印加するのとほぼ同じタイミングで行ってもよい。また、例えば、ワード線ＷＬ１乃至ワード線ＷＬ８のそれぞれに所定の電位を印加した後に、選択ゲート線ＤＧＬ、及び選択ゲート線ＳＧＬのそれぞれに高レベル電位を印加してもよい。また、例えば、配線ＢＧへの電位Ｖ_ＭＳの印加は、選択ゲート線ＤＧＬ、及び選択ゲート線ＳＧＬのそれぞれへの高レベル電位の印加とほぼ同じタイミングで行ってもよい。また、例えば、読み出し動作を速く行いたい場合、配線ＢＧへの電位Ｖ_ＭＳの印加は、常に行うことが好ましい。

【0334】

なお、本動作例では、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれの電荷蓄積層に電子が注入された状態をデータ“０”、電荷蓄積層から電子が引き抜かれた状態をデータ“１”とする２値についてのデータの書き込み、読み出し、消去を説明したが、本発明の一態様はこれに限定されない。例えば、メモリストリング１１２のメモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれの電荷蓄積層に保持されるデータは多値、又はアナログ値としてもよい。

【0335】

なお、本明細書等において、記憶装置又は半導体装置の動作で、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれの電荷蓄積層に電子が注入された状態をデータ“０”、電荷蓄積層から電子が引き抜かれた状態をデータ“１”としたが、本発明の一態様はこれに限定されない。例えば、メモリトランジスタＭＴ１乃至メモリトランジスタＭＴ８のそれぞれの電荷蓄積層に電子が注入された状態をデータ“１”、電荷蓄積層から電子が引き抜かれた状態をデータ“０”としてもよい。

【0336】

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

【0337】

（実施の形態２）
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。

【0338】

＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図３７Ａを用いて説明する。

【0339】

図３７Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。

【0340】

半導体ウェハ４８００は、ウェハ４８０１の表面に、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。

【0341】

次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３には、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１を平行になるように設け、複数のスクライブラインＳＣＬ２を平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。

【0342】

ダイシング工程を行うことにより、図３７Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。これを達成するには、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。

【0343】

なお、本発明の一態様の素子基板の形状は、図３７Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。

【0344】

＜電子部品＞
図３７Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図３７Ｃに示す電子部品４７００は、モールド４７１１内にチップ４８００ａを有している。なお、図３７Ｃに示すチップ４８００ａには、回路部４８０２が積層された構成を示している。回路部４８０２として、上記の実施の形態で説明した半導体装置を適用することができる。図３７Ｃは、電子部品４７００の内部を示すために、一部の部品を省略している。電子部品４７００は、モールド４７１１の外側にランド４７１２を有する。ランド４７１２は電極パッド４７１３と電気的に接続され、電極パッド４７１３はチップ４８００ａとワイヤ４７１４によって電気的に接続されている。電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。

【0345】

図３７Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。

【0346】

電子部品４７３０は、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などを用いることができる。また、半導体装置４７３５には、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。

【0347】

パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。

【0348】

インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。

【0349】

インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。また、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。

【0350】

ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。

【0351】

また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。

【0352】

また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。

【0353】

電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図３７Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。

【0354】

電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。

【0355】

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

【0356】

（実施の形態３）
本実施の形態では、先の実施の形態に示す半導体装置、又は電子部品を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図３８Ａ乃至図３８Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。

【0357】

図３８ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。

【0358】

図３８ＢはＳＤカードの外観の模式図であり、図３８Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。

【0359】

図３８ＤはＳＳＤの外観の模式図であり、図３８Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。

【0360】

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

【0361】

（実施の形態４）
本実施の形態では、図３９を用いて、上記実施の形態に示す半導体装置、又は電子部品を適用した、ＡＩシステムについて説明を行う。

【0362】

図３９はＡＩシステム４０４１の構成例を示すブロック図である。ＡＩシステム４０４１は、演算部４０１０と、制御部４０２０と、入出力部４０３０を有する。

【0363】

演算部４０１０は、アナログ演算回路４０１１と、ＤＯＳＲＡＭ４０１２と、ＮＯＳＲＡＭ４０１３と、ＦＰＧＡ４０１４と、３Ｄ－ＮＡＮＤ４０１５を有する。

【0364】

ここで、ＤＯＳＲＡＭ（登録商標）とは、「Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、１Ｔ（トランジスタ）１Ｃ（容量）型のメモリセルを有するＲＡＭを指す。

【0365】

また、ＮＯＳＲＡＭ（登録商標）とは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。ＤＯＳＲＡＭ、及びＮＯＳＲＡＭは、酸化物を半導体に用いたトランジスタ（以下、ＯＳトランジスタと呼ぶ。）のオフ電流が低いことを利用したメモリである。なお、以下において、ＮＯＳＲＡＭのようにＯＳトランジスタを用いたメモリ装置を、ＯＳメモリと呼ぶ場合がある。

【0366】

制御部４０２０は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２１と、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０２２と、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）４０２３と、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０２４と、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２５と、メモリコントローラ４０２６と、電源回路４０２７と、ＰＭＵ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｕｎｉｔ）４０２８と、を有する。

【0367】

入出力部４０３０は、外部記憶制御回路４０３１と、音声コーデック４０３２と、映像コーデック４０３３と、汎用入出力モジュール４０３４と、通信モジュール４０３５と、を有する。

【0368】

演算部４０１０は、ニューラルネットワークによる学習または推論を実行することができる。

【0369】

アナログ演算回路４０１１はＡ／Ｄ（アナログ／デジタル）変換回路、Ｄ／Ａ（デジタル／アナログ）変換回路、および積和演算回路を有する。

【0370】

アナログ演算回路４０１１はＯＳトランジスタを用いて形成することが好ましい。ＯＳトランジスタを用いたアナログ演算回路４０１１は、アナログメモリを有し、学習または推論に必要な積和演算を、低消費電力で実行することが可能になる。

【0371】

ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを用いて形成されたＤＲＡＭであり、ＤＯＳＲＡＭ４０１２は、ＣＰＵ４０２１から送られてくるデジタルデータを一時的に格納するメモリである。ＤＯＳＲＡＭ４０１２は、ＯＳトランジスタを含むメモリセルと、Ｓｉトランジスタを含む読み出し回路部を有する。上記メモリセルと読み出し回路部は、積層された異なる層に設けることができるため、ＤＯＳＲＡＭ４０１２は、全体の回路面積を小さくすることができる。

【0372】

ニューラルネットワークを用いた計算は、入力データが１０００を超えることがある。上記入力データをＳＲＡＭに格納する場合、ＳＲＡＭは回路面積に制限があり、記憶容量が小さいため、上記入力データを小分けにして格納せざるを得ない。ＤＯＳＲＡＭ４０１２は、限られた回路面積でも、メモリセルを高集積に配置することが可能であり、ＳＲＡＭに比べて記憶容量が大きい。そのため、ＤＯＳＲＡＭ４０１２は、上記入力データを効率よく格納することができる。

【0373】

ＮＯＳＲＡＭ４０１３はＯＳトランジスタを用いた不揮発性メモリである。ＮＯＳＲＡＭ４０１３は、フラッシュメモリや、ＲｅＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの他の不揮発性メモリと比べて、データを書き込む際の消費電力が小さい。また、フラッシュメモリやＲｅＲＡＭのように、データを書き込む際に素子が劣化することもなく、データの書き込み可能回数に制限が無い。

【0374】

また、ＮＯＳＲＡＭ４０１３は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。ＮＯＳＲＡＭ４０１３は多値データを記憶することで、１ビット当たりのメモリセル面積を小さくすることができる。

【0375】

また、ＮＯＳＲＡＭ４０１３は、デジタルデータの他にアナログデータを記憶することができる。そのため、アナログ演算回路４０１１は、ＮＯＳＲＡＭ４０１３をアナログメモリとして用いることもできる。ＮＯＳＲＡＭ４０１３は、アナログデータのまま記憶することができるため、Ｄ／Ａ変換回路やＡ／Ｄ変換回路が不要である。そのため、ＮＯＳＲＡＭ４０１３は周辺回路の面積を小さくすることができる。なお、本明細書においてアナログデータとは、３ビット（８値）以上の分解能を有するデータのことを指す。上述した多値データがアナログデータに含まれる場合もある。

【0376】

ニューラルネットワークの計算に用いられるデータやパラメータは、一旦、ＮＯＳＲＡＭ４０１３に格納することができる。上記データやパラメータは、ＣＰＵ４０２１を介して、ＡＩシステム４０４１の外部に設けられたメモリに格納してもよいが、内部に設けられたＮＯＳＲＡＭ４０１３の方が、より高速に且つ低消費電力で上記データやパラメータを格納することができる。また、ＮＯＳＲＡＭ４０１３は、ＤＯＳＲＡＭ４０１２よりもビット線を長くすることができるので、記憶容量を大きくすることができる。

【0377】

ＦＰＧＡ４０１４は、ＯＳトランジスタを用いたＦＰＧＡである。ＡＩシステム４０４１は、ＦＰＧＡ４０１４を用いることによって、ハードウェアで後述する、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの、ニューラルネットワークの接続を構成することができる。上記のニューラルネットワークの接続をハードウェアで構成することで、より高速に実行することができる。

【0378】

ＦＰＧＡ４０１４はＯＳトランジスタを有するＦＰＧＡである（ＯＳ‐ＦＰＧＡ）。ＯＳ‐ＦＰＧＡは、ＳＲＡＭで構成されるＦＰＧＡよりもメモリの面積を小さくすることができる。そのため、コンテキスト切り替え機能を追加しても面積増加が少ない。また、ＯＳ‐ＦＰＧＡはブースティングによりデータやパラメータを高速に伝えることができる。

【0379】

３Ｄ－ＮＡＮＤ４０１５は酸化物半導体を用いた不揮発性メモリである。３Ｄ－ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量が大きい。

【0380】

また、３Ｄ－ＮＡＮＤ４０１５は、１ビットの２値データの他に、２ビット以上の多値データを記憶することができる。３Ｄ－ＮＡＮＤ４０１５は多値データを記憶することで、１ビット当たりのメモリセル面積を、さらに小さくすることができる。

【0381】

また、３Ｄ－ＮＡＮＤ４０１５として、例えば、上記実施の形態に示す半導体装置を用いることができる。これにより、メモリセルにおける占有面積を低減することができるので、３Ｄ－ＮＡＮＤ４０１５をさらに高集積化させることができる。よって、３Ｄ－ＮＡＮＤ４０１５の単位面積当たりの記憶容量を増加させることができる。

【0382】

ＡＩシステム４０４１は、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を１つのダイ（チップ）の上に設けることができる。そのため、ＡＩシステム４０４１は、高速に且つ低消費電力で、ニューラルネットワークの計算を実行することができる。また、アナログ演算回路４０１１、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４は、同じ製造プロセスで作製することができる。そのため、ＡＩシステム４０４１は、低コストで作製することができる。

【0383】

なお、演算部４０１０は、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４を、全て有する必要はない。ＡＩシステム４０４１が解決したい課題に応じて、ＤＯＳＲＡＭ４０１２、ＮＯＳＲＡＭ４０１３、およびＦＰＧＡ４０１４の一または複数を、選択して設ければよい。

【0384】

ＡＩシステム４０４１は、解決したい課題に応じて、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができる。ＰＲＯＭ４０２５は、これらの手法の少なくとも１つを実行するためのプログラムを保存することができる。また、当該プログラムの一部または全てを、ＮＯＳＲＡＭ４０１３または３Ｄ－ＮＡＮＤ４０１５に保存してもよい。３Ｄ－ＮＡＮＤ４０１５は、高集積化されたメモリであり、単位面積あたりの記憶容量が大きいので、大容量のプログラムを保存することができる。

【0385】

ライブラリとして存在する既存のプログラムは、ＧＰＵの処理を前提としているものが多い。そのため、ＡＩシステム４０４１はＧＰＵ４０２２を有することが好ましい。ＡＩシステム４０４１は、学習と推論で用いられる積和演算のうち、律速となる積和演算を演算部４０１０で実行し、それ以外の積和演算をＧＰＵ４０２２で実行することができる。そうすることで、学習と推論を高速に実行することができる。

【0386】

電源回路４０２７は、論理回路用の低電源電位を生成するだけではなく、アナログ演算のための電位生成も行う。電源回路４０２７はＯＳメモリを用いてもよい。電源回路４０２７は、基準電位をＯＳメモリに保存することで、消費電力を下げることができる。

【0387】

ＰＭＵ４０２８は、ＡＩシステム４０４１の電力供給を一時的にオフにする機能を有する。

【0388】

ＣＰＵ４０２１およびＧＰＵ４０２２は、レジスタとしてＯＳメモリを有することが好ましい。ＣＰＵ４０２１およびＧＰＵ４０２２はＯＳメモリを有することで、電力供給がオフになっても、ＯＳメモリ中にデータ（論理値）を保持し続けることができる。その結果、ＡＩシステム４０４１は、電力を節約することができる。

【0389】

ＰＬＬ４０２３は、クロックを生成する機能を有する。ＡＩシステム４０４１は、ＰＬＬ４０２３が生成したクロックを基準に動作を行う。ＰＬＬ４０２３はＯＳメモリを有することが好ましい。ＰＬＬ４０２３はＯＳメモリを有することで、クロックの発振周期を制御するアナログ電位を保持することができる。

【0390】

ＡＩシステム４０４１は、ＤＲＡＭなどの外部メモリにデータを保存してもよい。そのため、ＡＩシステム４０４１は、外部のＤＲＡＭとのインターフェースとして機能するメモリコントローラ４０２６を有することが好ましい。また、メモリコントローラ４０２６は、ＣＰＵ４０２１またはＧＰＵ４０２２の近くに配置することが好ましい。そうすることで、データのやり取りを高速に行うことができる。

【0391】

制御部４０２０に示す回路の一部または全ては、演算部４０１０と同じダイの上に形成することができる。そうすることで、ＡＩシステム４０４１は、高速に且つ低消費電力で、ニューラルネットワークの計算を実行することができる。

【0392】

ニューラルネットワークの計算に用いられるデータは外部記憶装置（ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）など）に保存される場合が多い。そのため、ＡＩシステム４０４１は、外部記憶装置とのインターフェースとして機能する外部記憶制御回路４０３１を有することが好ましい。

【0393】

ニューラルネットワークを用いた学習と推論は、音声や映像を扱うことが多いので、ＡＩシステム４０４１は音声コーデック４０３２および映像コーデック４０３３を有する。音声コーデック４０３２は、音声データのエンコード（符号化）およびデコード（復号）を行い、映像コーデック４０３３は、映像データのエンコードおよびデコードを行う。

【0394】

ＡＩシステム４０４１は、外部センサから得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は汎用入出力モジュール４０３４を有する。汎用入出力モジュール４０３４は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）やＩ２Ｃ（Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などを含む。

【0395】

ＡＩシステム４０４１は、インターネットを経由して得られたデータを用いて学習または推論を行うことができる。そのため、ＡＩシステム４０４１は、通信モジュール４０３５を有することが好ましい。

【0396】

アナログ演算回路４０１１は、多値のフラッシュメモリをアナログメモリとして用いてもよい。しかし、フラッシュメモリは書き換え可能回数に制限がある。また、多値のフラッシュメモリは、エンベディッドで形成する（演算回路とメモリを同じダイの上に形成する）ことが非常に難しい。

【0397】

また、アナログ演算回路４０１１は、ＲｅＲＡＭをアナログメモリとして用いてもよい。しかし、ＲｅＲＡＭは書き換え可能回数に制限があり、記憶精度の点でも問題がある。さらに、２端子でなる素子であるため、データの書き込みと読み出しを分ける回路設計が複雑になる。

【0398】

また、アナログ演算回路４０１１は、ＭＲＡＭをアナログメモリとして用いてもよい。しかし、ＭＲＡＭは抵抗変化率が低く、記憶精度の点で問題がある。

【0399】

以上を鑑み、アナログ演算回路４０１１は、ＯＳメモリをアナログメモリとして用いることが好ましい。

【0400】

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

【0401】

（実施の形態５）
＜ＡＩシステムの応用例＞
本実施の形態では、上記実施の形態に示すＡＩシステムの応用例について図４０Ａ及び図４０Ｂを用いて説明を行う。

【0402】

図４０Ａは、図３９で説明したＡＩシステム４０４１を並列に配置し、バス線を介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ａである。

【0403】

図４０Ａに図示するＡＩシステム４０４１Ａは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎ（ｎは自然数）を有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、バス線４０９８を介して互いに接続されている。なお、図４０Ａには、ＡＩシステム４０４１＿１、ＡＩシステム４０４１＿２、ＡＩシステム４０４１＿ｎを図示しており、それ以外のＡＩシステムについては図示を省略している。

【0404】

また図４０Ｂは、図３９で説明したＡＩシステム４０４１を図４０Ａと同様に並列に配置し、ネットワークを介してシステム間での信号の送受信を可能にした、ＡＩシステム４０４１Ｂである。

【0405】

図４０Ｂに図示するＡＩシステム４０４１Ｂは、複数のＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎを有する。ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎは、ネットワーク４０９９を介して互いに接続されている。なお、図４０Ｂには、ＡＩシステム４０４１＿１、ＡＩシステム４０４１＿２、ＡＩシステム４０４１＿ｎを図示しており、それ以外のＡＩシステムについては図示を省略している。

【0406】

ネットワーク４０９９は、ＡＩシステム４０４１＿１乃至ＡＩシステム４０４１＿ｎのそれぞれに通信モジュールを設け、無線または有線による通信を行う構成とすればよい。通信モジュールは、アンテナを介して通信を行うことができる。例えばＷｏｒｌｄ Ｗｉｄｅ Ｗｅｂ（ＷＷＷ）の基盤であるインターネット、イントラネット、エクストラネット、ＰＡＮ（Ｐｅｒｓｏｎａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＣＡＮ（Ｃａｍｐｕｓ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＧＡＮ（Ｇｌｏｂａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）等のコンピュータネットワークに各電子装置を接続させ、通信を行うことができる。無線通信を行う場合、通信プロトコル又は通信技術として、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）、ＧＳＭ（Ｇｌｏｂａｌ Ｓｙｓｔｅｍ ｆｏｒ Ｍｏｂｉｌｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎ：登録商標）、ＥＤＧＥ（Ｅｎｈａｎｃｅｄ Ｄａｔａ Ｒａｔｅｓ ｆｏｒ ＧＳＭ Ｅｖｏｌｕｔｉｏｎ）、ＣＤＭＡ２０００（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ２０００）、Ｗ－ＣＤＭＡ（登録商標）などの通信規格、またはＷｉ－Ｆｉ（登録商標）、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＺｉｇＢｅｅ（登録商標）等のＩＥＥＥにより通信規格化された仕様を用いることができる。

【0407】

図４０Ａ、及び図４０Ｂの構成とすることで、外部のセンサ等で得られたアナログ信号を別々のＡＩシステムで処理することができる。例えば、生体情報のように、脳波、脈拍、血圧、体温等といった情報を脳波センサ、脈波センサ、血圧センサ、温度センサといった各種センサで取得し、別々のＡＩシステムでアナログ信号を処理することができる。別々のＡＩシステムのそれぞれで信号の処理、または学習を行うことで一つのＡＩシステムあたりの情報処理量を少なくできる。そのため、より少ない演算量で信号の処理、または学習を行うことができる。その結果、認識精度を高めることができる。それぞれのＡＩシステムで得られた情報から、複雑に変化する生体情報の変化を瞬時に統合的に把握することができるといったことが期待できる。

【0408】

本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いることができる。

【0409】

（実施の形態６）
＜電子機器＞
本発明の一態様に係る半導体装置は、様々な電子機器に用いることができる。図４１Ａ、図４１Ｂ、図４２Ａ乃至図４２Ｆに、本発明の一態様に係る半導体装置を用いた電子機器の具体例を示す。

【0410】

図４１Ａに示すロボット２０００は、演算装置２００１、センサ２００２、ライト２００３、リフト２００４、駆動部２００５、移動機構２０１１を備えており、移動しながら静止画や動画を撮影することができる。このようなロボットは、警備システムや、監視システムとして用いることができる。

【0411】

ロボット２０００は、さらに、通信手段２００６、スピーカ２００７、マイクロフォン２００８、表示部２００９、発光部２０１０などを備えていてもよい。

【0412】

演算装置２００１には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置２００１には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。センサ２００２は、ロボット２０００の周囲を撮影する、カメラとしての機能を有する。ライト２００３は、センサ２００２でロボット２０００の周囲を撮影する際のライトとして用いることができる。なお、センサ２００２で、静止画を撮影する際には、ライト２００３は、フラッシュライトとして機能することが好ましい。センサ２００２は、リフト２００４を介して、ロボット本体と接続されている。センサ２００２の高さは、リフト２００４により調整することができる。リフト２００４は、伸縮式であることが好ましい。また、リフト２００４は、複数のブームにより構成された折り畳み式のものでもよい。また、ロボット２０００には、駆動部２００５と、駆動部２００５に接続された移動機構２０１１が設けられているため、センサ２００２による撮像範囲、すなわち監視範囲が広がり、好ましい。

【0413】

通信手段２００６は、センサ２００２により撮像された情報を管理者や、管理者が所有するサーバへ送信することができる。また、センサ２００２により撮像された情報を演算装置２００１にて解析し、犯罪、事故、火災などの非常事態と判断された場合は、警備会社、警察、消防、医療機関、土地や建物のオーナーへ連絡することができる。スピーカ２００７は、犯罪者への警告、怪我人や急病人への問いかけ、避難の誘導など、ロボット周囲に情報の発信を行うことができる。マイクロフォン２００８は、ロボット２０００周囲の音声の取得に用いることができる。また、通信手段２００６、およびスピーカ２００７と合わせて用いることで、ロボット２０００は電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と会話することができる。表示部２００９は、任意の情報を表示することができる。非常時の場合は、災害情報や避難経路を表示することができる。また、通信手段２００６、スピーカ２００７、およびマイクロフォン２００８と合わせて用いることで、ロボット２０００はテレビ電話としての機能を有することができる。ロボット２０００周囲にいる人は、管理者や任意の人と表示部２００９を見ながら会話することができる。

【0414】

発光部２０１０は、ロボット２０００の進行方向や停止状態を文字や光で示すことができる。また、非常事態を示してもよい。

【0415】

図４１Ｂは、ロボット２０００の構成を示すブロック図である。演算装置２００１は、センサ２００２により得られた映像などの情報から、ライト２００３の点灯や消灯、明るさの調整を行う。また、リフト２００４の高さの調整、あるいは、駆動部２００５の制御を行い、ロボット２０００や、センサ２００２の位置合わせを行う。また、駆動部２００５の動作状況を、発光部２０１０を用いて示すことができる。また、通信手段２００６を用いて、センサ２００２やマイクロフォン２００８から得られたロボット２０００の周囲の情報を管理者、または管理者が所有するサーバに送信することができる。また、演算装置２００１や、管理者の判断により、スピーカ２００７や表示部２００９を用いて、ロボット２０００の周囲に情報を発信することができる。

【0416】

センサ２００２として、周囲が暗くても撮像が可能なセンサを用いる場合は、ライト２００３は設けなくてもよい。このようなセンサとして、受光部にセレン（Ｓｅ）を用いたイメージセンサを用いることができる。

【0417】

このようなロボット２０００は、商業施設や、オフィスの警備に用いることができる。センサ２００２やマイクロフォン２００８から得られた情報は、演算装置２００１やサーバに保存される。保存された情報は、ＡＩシステムにより解析され、物品の紛失や破損、不審者の侵入、火災などの災害などの異常の有無を判断する。情報の解析には、ディープラーニングを用いてもよい。異常が発生したと判断した場合、ロボット２０００は、管理者への連絡および周囲への情報発信を行い、周囲の状況を記録する。

【0418】

また、ロボット２０００は、農作物の生育状況の監視に用いてもよい。田んぼや畑に設置されたロボット２０００は、センサ２００２により、農作物の葉、あるいは実の形、大きさ、色を監視し、病気になっていないか、害虫の付着が無いかを判断する。ロボット２０００には、移動機構２０１１が設けられているため、広範囲の農作物の生育状況を監視することができる。また、ロボット２０００には、リフト２００４が設けられているため、農作物の種類や、生育状況によらず、任意の高さの葉や実を監視することができる。監視結果は、通信手段２００６を用いて生産者に送られ、生産者は、農作物に必要な肥料や農薬の種類、量、散布時期を判断することができる。また、演算装置２００１を用いて、監視結果を、ＡＩシステムにより解析し、農作物に必要な、肥料や農薬の種類、量、散布時期を判断して、生産者に通知してもよい。監視結果の解析には、ディープラーニングを用いてもよい。

【0419】

図４２Ａは、ロボット３００１を用いた、仕分けシステム３０００を示す。ロボット３００１は、演算装置３００２、ブーム３００３、およびアーム３００４を備えている。また、ロボット３００１は有線、または無線の通信手段３０１１を備えていてもよい。また、仕分けシステム３０００は、センサ３００９を有する筐体３００８を備えている。筐体３００８は、通信手段３０１０を有している。筐体３００８は、仕分けシステム３０００、または仕分け作業エリアの天井、壁、梁（いずれも図示せず）に設けられる。また、筐体３００８は、ロボット３００１に設けられていてもよい。例えば、ブーム３００３、またはアーム３００４に設けられていてもよい。筐体３００８がロボット３００１に設けられている場合は、センサ３００９により得られた情報は、通信手段３０１０、および通信手段３０１１を介さず、演算装置３００２に送られ、処理されてもよい。

【0420】

ブーム３００３は、可動式となっており、アーム３００４を所望の位置に配置することができる。また、アーム３００４は伸縮式としてもよい。所望の物品３００７上に配置されたアーム３００４を伸ばし、所望の物品３００７を掴み、アーム３００４を縮めた後、ブーム３００３によりアーム３００４を移動してもよい。

【0421】

仕分けシステム３０００は、容器３００５内の物品３００７を容器３００６に移動させることができる。容器３００５と容器３００６は、同一形状でも良いし、異なる形状でもよい。また、一つの容器３００５に入れられた複数の物品３００７を複数の容器３００６に振り分けて移動してもよい。

【0422】

容器３００５、および容器３００６として、コンテナ、段ボール箱、商品を梱包する箱、ケース、フィルム、または袋、食品保管用のバット、弁当箱などが用いられる。また、容器３００５、および容器３００６の少なくとも一方は、鍋やフライパンなどの調理器具でもよい。

【0423】

演算装置３００２には、本発明の一態様に係る半導体装置を用いることができる。また、演算装置３００２には、本発明の一態様に係るＡＩシステムが組み込まれたＩＣを用いることができる。

【0424】

センサ３００９は、容器３００５の位置や個数、容器３００６の位置や個数、容器３００５内、および容器３００５内の物品３００７の状態を読み取り、通信手段３０１０を用いて演算装置３００２に情報を送信する。情報の送信は無線または、有線で行う。また、通信手段３０１０を用いずに、有線にて情報を送信してもよい。演算装置３００２は、送信された情報の解析を行う。ここで、物品３００７の状態とは、形、数、物品３００７同士の重なりなどのことを指す。演算装置３００２は、センサ３００９からの情報をもとに解析を行い、物品３００７の詳細情報を導出する。演算装置３００２、またはロボット３００１と通信可能なサーバに保存されたデータと比較し、物品３００７の三次元形状や、硬さ（柔らかさ）を導出する。また、物品３００７の三次元形状や硬さ（柔らかさ）から、アーム３００４の形状を変えることができる。また、物品３００７の形状や大きさに応じて容器３００６内の配置場所を変え、仕分けを行ってもよいし、複数の異なる容器３００６に配置し、仕分けを行ってもよい。

【0425】

物品３００７の詳細情報を導出するには、ＡＩシステムを用いた解析を利用することができる。情報の解析には、ディープラーニングを用いてもよい。

【0426】

図４２Ｂは、一対の板３０２１が水平方向に移動し、物品３００７を挟むことができるアームである。一対の板３０２１が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を面で捉えることができ、立方体や直方体など、柱状の形を有する物品３００７を掴むのに適している。図４２Ｃは、複数のバー３０２２が水平方向に移動し、物品３００７を挟むことができるアームである。複数のバー３０２２が中心に向かって水平方向に移動することで、物品３００７を挟むことができる。このようなアームは、物品３００７を点で捉えることができ、球状の形を有する物品３００７、または物品３００７の形が一定でない場合、すなわち不定型な物品３００７を掴むに適している。なお、図４２Ｃでは、バー３０２２の数を４本としたが、本実施の形態はこれに限らない。バー３０２２は３本でもよいし、５本以上でも良い。図４２Ｄは、一対の板３０２３が、共通の軸を中心に、お互いが近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を面で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７を掴むのに適している。図４２Ｅは、一対のかぎ状の板３０２４が、共通の軸を中心に、お互いの先端が近づくように回転することで物品３００７を挟むことができるアームである。このようなアームは、物品３００７を点、または線で捉えることができ、紙やフィルムなど、薄膜状の形を有する物品３００７や、より小さい粒状の形を有する物品３００７を掴むのに適している。また、図４２Ｆに示すように、アームの先端にヘラ３０２５を取り付け、より小さい粒状の形を有する物品３００７をすくってもよい。

【0427】

図４２Ａ乃至図４２Ｆに示すアームは、一例であり、本発明の一態様はこれらの形状に限らない。また、各アームの用途の説明も一例であり、本発明の一態様はこれらの記載に限らない。

【0428】

ロボット３００１は、演算装置３００２からの信号に基づき、ブーム３００３を動かし、アーム３００４を、容器３００５内の所望の物品３００７上に移動する。伸縮式のアーム３００４の場合、アーム３００４を伸ばし、アーム３００４の先端を物品３００７の高さまで降ろす。アームの先端を動かし、所望の物品３００７を掴む。物品３００７を掴んだまま、アームを縮める。再びブーム３００３を動かし、アーム３００４を、容器３００６の所望の位置に移動する。このとき、容器３００６に対する物品３００７の角度を調整する為、アーム３００４を回転してもよい。アーム３００４を伸ばし、物品３００７を容器３００６に配置し、アーム３００４は、物品３００７を放す。以上の操作を繰り返し行い、ロボット３００１は、物品３００７を容器３００５から容器３００６に移動させることができる。

【0429】

容器３００５、および容器３００６の位置情報、および物品３００７の状態を、ＡＩシステムを用いて解析しているため、物品３００７の形状や硬さによらず、確実に物品３００７を移動することができる。物品３００７の例としては、立方体、または直方体の箱、または任意の形状の箱やケースに詰められた物品だけでなく、卵、ハンバーグやコロッケなど、成形された加工食品、ジャガイモやトマトなど、不定形な野菜などの食品、ネジやナットなどの機械部品、紙やフィルムなどの薄膜などが挙げられる。本実施の形態に示した仕分けシステム３０００は、物品３００７の形状や硬さを考慮してアームの形状を変えることができるため、上記に例示した物品３００７を、形状や硬さによらず、容器３００５から容器３００６に移動させることができる。

【0430】

例えば、本発明の一態様の半導体装置を用いた記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。

【0431】

また、例えば、上述した電子機器の演算装置などに、上記ＡＩシステムが組み込まれたＩＣを用いることができる。これにより、本実施の形態に示す電子機器は、ＡＩシステムによって、状況に応じた的確な動作を、低消費電力で行うことができる。

【0432】

本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。

【符号の説明】

【0433】

１００：記憶装置、１０５：制御回路、１１０：メモリセルアレイ、１１２：メモリストリング、１２１：行デコーダ、１２２：行ドライバ、１２３：センスアンプ、１２４：ソース線ドライバ、１２５：入出力回路、３００：回路、３０１：トランジスタ、３０２：トランジスタ、３０３：トランジスタ、３０４：センスアンプ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３１７：絶縁体、３１８：絶縁体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２７：絶縁体、３２８：導電体、３２９：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、７００：メモリセルアレイ、７００Ａ：メモリセルアレイ、７０１：導電体、７０１ａ：導電体、７０１Ａ：導電膜、７０１ｂ：導電体、７０１Ｂ：導電膜、７０１ｃ：導電体、７０２：導電体、７０２Ａ：導電膜、７０２ｂ：絶縁体、７０２Ｂ：導電膜、７０３：絶縁体、７０３ａ：絶縁体、７０３Ａ：絶縁膜、７０３ｂ：絶縁体、７０３ｃ：絶縁体、７０４：酸化物、７０４ａ：酸化物、７０４Ａ：酸化膜、７０４ｂ：酸化物、７０４ｃ：酸化物、７０５：導電体、７０５Ｂ：導電体、７０５Ｓ：導電体、７０６：導電体、７０７：導電体、７０８：導電体、７０９：導電体、７１０：導電体、７１１：絶縁体、７１１Ａ：絶縁膜、７１２：導電体、７１２Ａ：導電膜、７１３：絶縁体、７１４：導電体、７１５：導電体、７１７：絶縁体、７１８：膜、７２０：基体、７２１：絶縁体、７２２：絶縁体、７２２Ａ：絶縁膜、７２２Ｂ：絶縁膜、７２３：マスク、７２３Ａ：マスク、７２４：絶縁体、７２５：マスク、７２６：絶縁体、７２７：材料、７２９：マスク、７３１ａ：領域、７３１ｂ：領域、７３２：領域、７３２ａ：領域、７３２ｂ：領域、７３４：領域、７５０：記憶装置、７５２：導電体、１１００：ＵＳＢメモリ、１１０１：筐体、１１０２：キャップ、１１０３：ＵＳＢコネクタ、１１０４：基板、１１０５：メモリチップ、１１０６：コントローラチップ、１１１０：ＳＤカード、１１１１：筐体、１１１２：コネクタ、１１１３：基板、１１１４：メモリチップ、１１１５：コントローラチップ、１１５０：ＳＳＤ、１１５１：筐体、１１５２：コネクタ、１１５３：基板、１１５４：メモリチップ、１１５５：メモリチップ、１１５６：コントローラチップ、２０００：ロボット、２００１：演算装置、２００２：センサ、２００３：ライト、２００４：リフト、２００５：駆動部、２００６：通信手段、２００７：スピーカ、２００８：マイクロフォン、２００９：表示部、２０１０：発光部、２０１１：移動機構、３０００：システム、３００１：ロボット、３００２：演算装置、３００３：ブーム、３００４：アーム、３００５：容器、３００６：容器、３００７：物品、３００８：筐体、３００９：センサ、３０１０：通信手段、３０１１：通信手段、３０２１：板、３０２２：バー、３０２３：板、３０２４：板、３０２５：ヘラ、４０１０：演算部、４０１１：アナログ演算回路、４０１２：ＤＯＳＲＡＭ、４０１３：ＮＯＳＲＡＭ、４０１４：ＦＰＧＡ、４０２０：制御部、４０２１：ＣＰＵ、４０２２：ＧＰＵ、４０２３：ＰＬＬ、４０２５：ＰＲＯＭ、４０２６：メモリコントローラ、４０２７：電源回路、４０２８：ＰＭＵ、４０３０：入出力部、４０３１：外部記憶制御回路、４０３２：音声コーデック、４０３３：映像コーデック、４０３４：汎用入出力モジュール、４０３５：通信モジュール、４０４１：ＡＩシステム、４０４１Ａ：ＡＩシステム、４０４１Ｂ：ＡＩシステム、４０９８：バス線、４０９９：ネットワーク、４７００：電子部品、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング

【図1】

【図2A】

【図2B】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図9A】

【図9B】

【図9C】

【図10A】

【図10B】

【図11A】

【図11B】

【図12】

【図13A】

【図13B】

【図13C】

【図14A】

【図14B】

【図14C】

【図15A】

【図15B】

【図15C】

【図16A】

【図16B】

【図16C】

【図17A】

【図17B】

【図17C】

【図18A】

【図18B】

【図18C】

【図19A】

【図19B】

【図19C】

【図20A】

【図20B】

【図20C】

【図21A】

【図21B】

【図21C】

【図22A】

【図22B】

【図22C】

【図22D】

【図23A】

【図23B】

【図23C】

【図24A】

【図24B】

【図24C】

【図25A】

【図25B】

【図25C】

【図26A】

【図26B】

【図26C】

【図27A】

【図27B】

【図27C】

【図28A】

【図28B】

【図28C】

【図29A】

【図29B】

【図29C】

【図30A】

【図30B】

【図31】

【図32】

【図33】

【図34】

【図35A】

【図35B】

【図35C】

【図36A】

【図36B】

【図36C】

【図37A】

【図37B】

【図37C】

【図37D】

【図38A】

【図38B】

【図38C】

【図38D】

【図38E】

【図39】

【図40A】

【図40B】

【図41A】

【図41B】

【図42A】

【図42B】

【図42C】

【図42D】

【図42E】

【図42F】