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特許7525484アナログ－デジタル変換装置、アナログ－デジタル変換装置の制御方法、及び、オーディオ装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-22
(45)【発行日】2024-07-30
(54)【発明の名称】アナログ－デジタル変換装置、アナログ－デジタル変換装置の制御方法、及び、オーディオ装置
(51)【国際特許分類】
H03M 3/02 20060101AFI20240723BHJP
H03M 1/18 20060101ALI20240723BHJP
H04R 3/00 20060101ALI20240723BHJP
H03G 3/30 20060101ALI20240723BHJP
H03G 3/20 20060101ALI20240723BHJP
【ＦＩ】
H03M3/02
H03M1/18
H04R3/00 320
H03G3/30 C
H03G3/20 A
【請求項の数】
10
(21)【出願番号】P 2021522694
(86)(22)【出願日】2020-04-15
(86)【国際出願番号】 JP2020016629
(87)【国際公開番号】W WO2020241102
(87)【国際公開日】2020-12-03
【審査請求日】2023-04-07
(31)【優先権主張番号】P 2019099965
(32)【優先日】2019-05-29
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】高木 裕
【審査官】北村 智彦
(56)【参考文献】
【文献】特開平０７－１４６３１４（ＪＰ，Ａ）
【文献】米国特許第０６２８８６６４（ＵＳ，Ｂ１）
【文献】特開２００６－１６５９１２（ＪＰ，Ａ）
【文献】特開２０１１－１５５３８６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｍ ３／０２
Ｈ０３Ｍ １／１８
Ｈ０４Ｒ ３／００
Ｈ０３Ｇ ３／３０
Ｈ０３Ｇ ３／２０
ＩＥＥＥ Ｘｐｌｏｒｅ
(57)【特許請求の範囲】
【請求項1】
入力された第１のアナログ信号を増幅する可変利得アンプ、前記可変利得アンプから出力された第２のアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
前記アナログ－デジタル変換器から出力される前記デジタル信号を減衰させる減衰器、
前記第１のアナログ信号のレベルを検出するレベル検出部、及び、
前記レベル検出部の検出レベルに基づいて、前記可変利得アンプの利得、及び、前記減衰器の減衰量を制御する制御部を備え、
前記制御部は、前記減衰器の減衰量を、前記可変利得アンプの利得を相殺する値にするように、前記可変利得アンプの制御タイミングに対して、前記アナログ－デジタル変換器のトポロジーによる遅延時間と、前記レベル検出部と前記可変利得アンプとの入出力間遅延差に基づく時間とを追加したタイミングで、制御する、
アナログ－デジタル変換装置。
【請求項2】
第３のアナログ信号を取り込んで、前記第１のアナログ信号を前記可変利得アンプに供給するプリアンプをさらに備え、前記レベル検出部は、前記プリアンプを経た後の前記第１のアナログ信号のレベルを検出する、
請求項１に記載のアナログ－デジタル変換装置。
【請求項3】
前記レベル検出部は、互いに異なる閾値を有する複数の比較器を有する、請求項２に記載のアナログ－デジタル変換装置。
【請求項4】
前記レベル検出部は、前記プリアンプの出力信号のバイアスよりも高い第１の閾値を有する第１の比較器、及び、前記プリアンプの出力信号のバイアスよりも低い第２の閾値を有する第２の比較器を有する、請求項３に記載のアナログ－デジタル変換装置。
【請求項5】
前記第１の比較器は、前記第１のアナログ信号のレベルが前記第１の閾値よりも高いときに真の論理を出力し、前記第２の比較器は、前記第１のアナログ信号のレベルが前記第２の閾値よりも低いときに真の論理を出力する、
請求項４に記載のアナログ－デジタル変換装置。
【請求項6】
前記レベル検出部は、前記第１の比較器の出力、及び、前記第２の比較器の出力の論理和を、前記第１のアナログ信号の検出レベルとして出力する、請求項５に記載のアナログ－デジタル変換装置。
【請求項7】
前記アナログ－デジタル変換器は、前記可変利得アンプを経た前記第２のアナログ信号をオーバーサンプリングし、前記第２のアナログ信号の振幅に応じたパルス列の信号に変換するデルタ－シグマ変調器から成る、請求項１～６のいずれか１項に記載のアナログ－デジタル変換装置。
【請求項8】
前記デルタ－シグマ変調器から出力され、前記減衰器を経たパルス列の信号を、折り返し雑音の影響を受けずに必要な信号情報を取得できるサンプリング周波数のデジタル信号に変換するデシメーションフィルタをさらに備える、請求項７に記載のアナログ－デジタル変換装置。
【請求項9】
入力信号である第１のアナログ信号を増幅する可変利得アンプ、前記可変利得アンプから出力された第２のアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、及び、
前記アナログ－デジタル変換器から出力される前記デジタル信号を減衰させる減衰器を備えるアナログ－デジタル変換装置の制御に当たって、
レベル検出部を用いて、前記第１のアナログ信号のレベルを検出し、
制御部は、
当該検出レベルに基づいて、前記可変利得アンプの利得、及び、前記減衰器の減衰量の制御を行い、
前記減衰器の減衰量を、前記可変利得アンプの利得を相殺する値にするように、前記可変利得アンプの制御タイミングに対して、前記アナログ－デジタル変換器のトポロジーによる遅延時間と、前記レベル検出部と前記可変利得アンプとの入出力間遅延差に基づく時間とを追加したタイミングで、制御する、
アナログ－デジタル変換装置の制御方法。
【請求項10】
入力信号である第１のアナログ信号を増幅する可変利得アンプ、前記可変利得アンプから出力された第２のアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
前記アナログ－デジタル変換器から出力される前記デジタル信号を減衰させる減衰器、
前記第１のアナログ信号のレベルを検出するレベル検出部、及び、
前記レベル検出部の検出レベルに基づいて、前記可変利得アンプの利得、及び、前記減衰器の減衰量を制御する制御部を備え、
前記制御部は、前記減衰器の減衰量を、前記可変利得アンプの利得を相殺する値にするように、前記可変利得アンプの制御タイミングに対して、前記アナログ－デジタル変換器のトポロジーによる遅延時間と、前記レベル検出部と前記可変利得アンプとの入出力間遅延差に基づく時間とを追加したタイミングで、制御する、
アナログ－デジタル変換装置を有するオーディオ装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、アナログ－デジタル変換装置、アナログ－デジタル変換装置の制御方法、及び、オーディオ装置に関する。
【背景技術】
【0002】
種々のオーディオ装置において、マイクロホン等から入力されるアナログのオーディオ信号をデジタル信号に変換するために、アナログ－デジタル変換装置が用いられている。Ｓ／Ｎやダイナミックレンジを最大限に確保するために、オーディオ装置に用いられる、従来のアナログ－デジタル変換装置は、マイク出力特性に応じて静的利得でアナログ－デジタル変換器の入力前段にてレベル調整し、アナログ－デジタル変換器の後段に配されたデシメーションフィルタの出力レベルを調整するようにしていた（例えば、特許文献１参照）。特許文献１には、アナログ－デジタル変換装置のデルタ－シグマ変調器のフィードバックを改良することで、純粋に特性を改善する技術も開示されている。
また、オーディオ装置に用いられる、従来のアナログ－デジタル変換装置では、アナログ－デジタル変換器の後段に配されたデシメーションフィルタの出力レベルを検出し、その検出レベルを、アナログ－デジタル変換器の前段に配された可変利得アンプにフィードバックし、当該可変利得アンプの利得を制御するようにしていた（例えば、特許文献２参照）。
また、オーディオ装置に用いられる、従来のアナログ－デジタル変換装置では、アナログ－デジタル変換器の後段に配されたデシメーションフィルタの出力レベルを検出し、その検出レベルを、アナログ－デジタル変換器の前段に配された可変利得アンプにフィードバックし、当該可変利得アンプの利得を制御するようにしていた（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００９－３０３１５７号公報
【文献】特開平８－１８４５７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に記載の従来技術に係るアナログ－デジタル変換装置は、デルタ－シグマ変調器のフィードバック部を改良することで歪み特性を改善して許容入力レベルを引き上げているが、デルタ－シグマ変調器の特性変更が困難である、という問題がある。
特許文献２に記載の従来技術に係るアナログ－デジタル変換装置は、フィードバック制御であるために、信号レベルに応じて可変利得アンプの利得を制御する制御ループの応答性が遅い。具体的には、アナログ－デジタル変換器の処理遅延、デシメーションフィルタの処理遅延、及び、レベル検出回路の処理遅延が存在する分だけ制御ループの応答性が遅い。このように、特許文献２に記載の従来技術では、制御ループの応答性が遅く、ノイズキャンセルに必要な応答性を保証できない、という問題がある。
特許文献２に記載の従来技術に係るアナログ－デジタル変換装置は、フィードバック制御であるために、信号レベルに応じて可変利得アンプの利得を制御する制御ループの応答性が遅い。具体的には、アナログ－デジタル変換器の処理遅延、デシメーションフィルタの処理遅延、及び、レベル検出回路の処理遅延が存在する分だけ制御ループの応答性が遅い。このように、特許文献２に記載の従来技術では、制御ループの応答性が遅く、ノイズキャンセルに必要な応答性を保証できない、という問題がある。
【0005】
本開示は、信号レベルに応じて可変利得アンプの利得を制御する制御ループの応答性に優れたアナログ－デジタル変換装置、アナログ－デジタル変換装置の制御方法、及び、オーディオ装置を提供することを目的とする。
【課題を解決するための手段】
【0006】
上記の目的を達成するための本開示のアナログ－デジタル変換装置は、
入力されるアナログ信号を増幅する可変利得アンプ、
可変利得アンプを経たアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
アナログ－デジタル変換器から出力されるデジタル信号を減衰させる減衰器、
入力されるアナログ信号のレベルを検出するレベル検出部、及び、
レベル検出部の検出レベルに基づいて、可変利得アンプの利得、及び、減衰器の減衰量を制御する制御部を備える。
入力されるアナログ信号を増幅する可変利得アンプ、
可変利得アンプを経たアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
アナログ－デジタル変換器から出力されるデジタル信号を減衰させる減衰器、
入力されるアナログ信号のレベルを検出するレベル検出部、及び、
レベル検出部の検出レベルに基づいて、可変利得アンプの利得、及び、減衰器の減衰量を制御する制御部を備える。
【0007】
上記の目的を達成するための本開示のアナログ－デジタル変換装置の制御方法は、
入力されるアナログ信号を増幅する可変利得アンプ、
可変利得アンプを経たアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、及び、
アナログ－デジタル変換器から出力されるデジタル信号を減衰させる減衰器を備えるアナログ－デジタル変換装置において、
入力されるアナログ信号のレベルを検出し、
その検出レベルに基づいて、可変利得アンプの利得、及び、減衰器の減衰量の制御を行う。
入力されるアナログ信号を増幅する可変利得アンプ、
可変利得アンプを経たアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、及び、
アナログ－デジタル変換器から出力されるデジタル信号を減衰させる減衰器を備えるアナログ－デジタル変換装置において、
入力されるアナログ信号のレベルを検出し、
その検出レベルに基づいて、可変利得アンプの利得、及び、減衰器の減衰量の制御を行う。
【0008】
また、上記の目的を達成するための本開示のオーディオ装置は、上記の構成のアナログ－デジタル変換装置を有する。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、本開示の技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示の技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示のアナログ－デジタル変換装置、アナログ－デジタル変換装置の制御方法、及び、オーディオ装置、全般に関する説明
２．本開示の実施形態に係るアナログ－デジタル変換装置
２－１．システム構成の概略
２－２．具体的な回路例
２－２－１．デジタル減衰器について
２－２－２．エネルギー比較器について
２－２－３．制御部について
２－２－４．システム内の各ポイントにおける入出力信号や制御信号について
２－２－５．動作クロックについて
２－２－６．アナログ－デジタル変換器による遅延時間について
２－２－７．可変利得アンプの利得設定動作の遅延について
２－２－８．利得と減衰量の制御タイミング差の設定について
２－２－９．設定反映の遅延の実装について
２－２－１０．レベル割り込みと可変利得アンプの利得設定について
２－２－１１．減衰量の設定について
２－３．実施形態に係る制御方法、及び、作用、効果
２－４．実装例
２－４－１．５１２ｆs動作ブロックの実装例
２－４－２．１２８ｆs動作ブロックの実装例１
２－４－３．１２８ｆs動作ブロックの実装例２
２－４－４．１２８ｆs動作ブロックの実装例３
２－４－５．１２８ｆs動作ブロックの実装例４
３．本開示の実施形態に係るオーディオ装置
４．変形例
５．本開示がとることができる構成
１．本開示のアナログ－デジタル変換装置、アナログ－デジタル変換装置の制御方法、及び、オーディオ装置、全般に関する説明
２．本開示の実施形態に係るアナログ－デジタル変換装置
２－１．システム構成の概略
２－２．具体的な回路例
２－２－１．デジタル減衰器について
２－２－２．エネルギー比較器について
２－２－３．制御部について
２－２－４．システム内の各ポイントにおける入出力信号や制御信号について
２－２－５．動作クロックについて
２－２－６．アナログ－デジタル変換器による遅延時間について
２－２－７．可変利得アンプの利得設定動作の遅延について
２－２－８．利得と減衰量の制御タイミング差の設定について
２－２－９．設定反映の遅延の実装について
２－２－１０．レベル割り込みと可変利得アンプの利得設定について
２－２－１１．減衰量の設定について
２－３．実施形態に係る制御方法、及び、作用、効果
２－４．実装例
２－４－１．５１２ｆs動作ブロックの実装例
２－４－２．１２８ｆs動作ブロックの実装例１
２－４－３．１２８ｆs動作ブロックの実装例２
２－４－４．１２８ｆs動作ブロックの実装例３
２－４－５．１２８ｆs動作ブロックの実装例４
３．本開示の実施形態に係るオーディオ装置
４．変形例
５．本開示がとることができる構成
【0011】
＜本開示のアナログ－デジタル変換装置、アナログ－デジタル変換装置の制御方法、及び、オーディオ装置、全般に関する説明＞
本開示のアナログ－デジタル変換装置、その制御方法、及び、オーディオ装置にあっては、入力されるアナログ信号を取り込んで可変利得アンプに供給するプリアンプを有する構成とすることができる。そして、レベル検出部について、プリアンプを経た後のアナログ信号のレベルを検出する構成とすることができる。また、レベル検出部について、互いに異なる閾値を有する複数の比較器を有する構成とすることができる。
本開示のアナログ－デジタル変換装置、その制御方法、及び、オーディオ装置にあっては、入力されるアナログ信号を取り込んで可変利得アンプに供給するプリアンプを有する構成とすることができる。そして、レベル検出部について、プリアンプを経た後のアナログ信号のレベルを検出する構成とすることができる。また、レベル検出部について、互いに異なる閾値を有する複数の比較器を有する構成とすることができる。
【0012】
上述した好ましい構成を含む本開示のアナログ－デジタル変換装置、その制御方法、及び、オーディオ装置にあっては、レベル検出部について、プリアンプの出力信号のバイアスよりも高い第１の閾値を有する第１の比較器、及び、プリアンプの出力信号のバイアスよりも低い第２の閾値を有する第２の比較器を有する構成とすることができる。そして、第１の比較器については、アナログ信号のレベルが第１の閾値よりも高いときに真の論理を出力し、第２の比較器については、アナログ信号のレベルが第２の閾値よりも低いときに真の論理を出力する構成とすることができる。また、レベル検出部について、第１の比較器の出力、及び、第２の比較器の出力の論理和を、アナログ信号の検出レベルとして出力する構成とすることができる。
【0013】
また、上述した好ましい構成を含む本開示のアナログ－デジタル変換装置、その制御方法、及び、オーディオ装置にあっては、プリアンプについて、可変利得アンプ及びレベル検出器の動作変化に対して、出力インピーダンスを一定にする役割を持つ構成とすることができる。
【0014】
また、上述した好ましい構成を含む本開示のアナログ－デジタル変換装置、その制御方法、及び、オーディオ装置にあっては、制御部について、減衰器の減衰量を、可変利得アンプの利得を相殺する値に制御する構成とすることができる。また、制御部について、減衰器の減衰量を、可変利得アンプの制御タイミングに対して一定のタイミング差を維持しながら制御する構成とすることができる。
【0015】
また、上述した好ましい構成を含む本開示のアナログ－デジタル変換装置、その制御方法、及び、オーディオ装置にあっては、アナログ－デジタル変換器について、可変利得アンプを経たアナログ信号をオーバーサンプリングし、アナログ信号の振幅に応じたパルス列の信号に変換するデルタ－シグマ変調器から成る構成とすることができる。
【0016】
また、上述した好ましい構成を含む本開示のアナログ－デジタル変換装置、その制御方法、及び、オーディオ装置にあっては、デルタ－シグマ変調器から出力され、減衰器を経たパルス列の信号を、折り返し雑音の影響を受けずに必要な信号情報を取得できるサンプリング周波数のデジタル信号に変換するデシメーションフィルタを有する構成とすることができる。
【0017】
＜本開示の実施形態に係るアナログ－デジタル変換装置＞
図１は、本開示の実施形態に係るアナログ－デジタル変換装置のシステム構成の概略を示すブロック図である。本実施形態に係るアナログ－デジタル変換装置１０には、外部の図示せぬマイクロホン（以下、単に「マイク」と記述する場合がある）から、ｎ系統（図１では、ｎ＝１）のアナログのオーディオ信号が入力される（マイク入力）。
図１は、本開示の実施形態に係るアナログ－デジタル変換装置のシステム構成の概略を示すブロック図である。本実施形態に係るアナログ－デジタル変換装置１０には、外部の図示せぬマイクロホン（以下、単に「マイク」と記述する場合がある）から、ｎ系統（図１では、ｎ＝１）のアナログのオーディオ信号が入力される（マイク入力）。
【0018】
［システム構成の概略］
本実施形態に係るアナログ－デジタル変換装置１０は、プリアンプ１１、可変利得アンプ１２、アナログ－デジタル変換器（ＡＤＣ）１３、デジタル減衰器１４、デジタルフィルタの一例であるデシメーションフィルタ１５、レベル検出部１６、及び、制御部１７を有する構成となっている。
本実施形態に係るアナログ－デジタル変換装置１０は、プリアンプ１１、可変利得アンプ１２、アナログ－デジタル変換器（ＡＤＣ）１３、デジタル減衰器１４、デジタルフィルタの一例であるデシメーションフィルタ１５、レベル検出部１６、及び、制御部１７を有する構成となっている。
【0019】
アナログ－デジタル変換装置１０は、制御部１７による制御の下に、プリアンプ１１を通して入力されるアナログのオーディオ信号を、可変利得アンプ１２、アナログ－デジタル変換器１３、デジタル減衰器１４、及び、デシメーションフィルタ１５を経由して、オーディオＰＣＭ（Pulse Code Modulation）信号として出力する。
【0020】
上記の構成のアナログ－デジタル変換装置１０において、プリアンプ１１は、利得が可変であり、前段のマイクロホンや、後段の可変利得アンプ１２及びレベル検出部１６の動作変化に対して、出力インピーダンスを一定にする役割を持っている。プリアンプ１１は更に、入力側に接続されるマイクロホン（図示せず）に応じて適切な利得を設定する。
【0021】
可変利得アンプ１２は、例えば、プログラマブル利得アンプ（Programmable Gain Amp：ＰＧＡ）から成り、プリアンプ１１を通して入力されるアナログのオーディオ信号を、制御部１７による制御の下に、レベル検出部１６の検出レベルに応じて決定される利得（増幅量）で増幅する。そして、可変利得アンプ１２は、増幅したアナログのオーディオ信号を、オーバーサンプリングで動作している次段のアナログ－デジタル変換器１３に供給する。
【0022】
可変利得アンプ１２は、制御部１７による制御の下に、マイク入力レベルが小さいときに利得がとなり大、マイク入力レベルが大きいときに利得が小となるような動作になる。マイク入力レベルが大→小の変化時には、緩やかなスロープでゆっくり（例えば、０．２ｄＢステップ）利得がアップする。そして、可聴帯域外の低い周波数になる周期でステップが変化する。マイク入力レベルが小→大 の変化時には、急峻なスロープで瞬時に利得がダウンする。これにより、アナログ－デジタル変換器１３の許容入力や、可変利得アンプ１２の許容出力を瞬間的に超えるだけでも発生する全周波数帯域の付帯音を防ぐことができる。
【0023】
アナログ－デジタル変換器１３は、例えば、可変利得アンプ１２で増幅されて入力されるアナログ信号（オーディオ信号）をオーバーサンプリングし、アナログ信号の振幅に応じたパルス列の信号（即ち、デジタル信号）に変換する１ｂｉｔのデルタ－シグマ変調器（以下、「ΔΣ変調器」と記述する）から成る。
【0024】
デジタル減衰器１４は、オーバーサンプリングで動作しているアナログ－デジタル変換器１３の出力を、次段のデジタルフィルタでデシメーションする前に、減衰させる処理を行う。具体的には、デジタル減衰器１４は、制御部１７による制御の下に、アナログ－デジタル変換器１３から出力されるデジタルのオーディオ信号を、可変利得アンプ１２での増幅量を相殺する減衰量を加味した値に変換する。アナログ－デジタル変換器１３の出力のビット数が１ｂｉｔの場合は、単純な値のマッピングとなる。
【0025】
デジタルフィルタの一例であるデシメーションフィルタ１５は、例えば、ＣＩＣ（Cascaded Integrator Comb：カスケード積分櫛形）フィルタから成る。このデシメーションフィルタ１５は、アナログ－デジタル変換器１３から出力され、デジタル減衰器１４を経たパルス列の信号を、折り返し雑音の影響を受けずに必要な信号情報を取得できるサンプリング周波数のデジタル信号に変換し、オーディオＰＣＭ信号として出力する。
【0026】
デシメーションフィルタ１５は、後段の回路が要求するサンプリング周波数に合わせてデシメーションを行ってオーディオＰＣＭ信号として出力する。代表的なサンプリング周波数は、４ｆs（ｆs：fundamental sampling frequency），８ｆs，１６ｆsである。
【0027】
レベル検出部１６は、インピーダンスやプリアンプ１１に設定される利得による影響を受けないように、その入力端がプリアンプ１１の出力端に接続される。レベル検出部１６は、ｎ系統のアナログ入力に対して、ｘ系統（本例では、２系統）のエネルギー比較器１６_1、１６_2を有している。２系統のエネルギー比較器１６_1、１６_2は、互いに異なる閾値を有しており、プリアンプ１１を経た後のアナログのオーディオ信号のレベルを検出する。以下、便宜上、エネルギー比較器１６_1をＣＭＰ_1と記述し、エネルギー比較器１６_2をＣＭＰ_2と記述する場合がある。
【0028】
制御部１７は、例えば、ＡＲＣ（Adaptive Range Control）回路から成り、レベル検出部１６の検出レベルに基づいて、可変利得アンプ１２の利得、及び、デジタル減衰器１４の減衰量を制御する。そして、制御部１７は、可変利得アンプ１２の制御タイミングとデジタル減衰器１４の制御タイミングとを正確に設定する。この正確な制御タイミングについては、アナログ－デジタル変換器１３のトポロジーで決定できる固定遅延量、及び、バラツキを加味しても変動幅が小さい可変利得アンプ１２の入出力遅延の特性から設定することができる。
【0029】
上述したように、本実施形態に係るアナログ－デジタル変換装置１０は、入力されるアナログ信号のレベルをレベル検出部１６で検出し、その検出レベルに基づいて、可変利得アンプ１２の利得、及び、デジタル減衰器１４の減衰量を制御するフィードフォワード制御の構成となっている。
【0030】
［具体的な回路例］
図２は、本開示の実施形態に係るアナログ－デジタル変換装置の具体的な回路例を示すブロック図である。ここでは、例えば２チャンネルのアナログオーディオ信号が、ＭＩＣ１及びＭＩＣ２としてアナログ－デジタル変換装置１０に入力される場合の回路構成を例示している。
図２は、本開示の実施形態に係るアナログ－デジタル変換装置の具体的な回路例を示すブロック図である。ここでは、例えば２チャンネルのアナログオーディオ信号が、ＭＩＣ１及びＭＩＣ２としてアナログ－デジタル変換装置１０に入力される場合の回路構成を例示している。
【0031】
従って、本回路例に係るアナログ－デジタル変換装置１０は、プリアンプ１１_1、１１_2、可変利得アンプ１２_1、１２_2、アナログ－デジタル変換器１３_1、１３_2、デジタル減衰器１４_1、１４_2、デシメーションフィルタ１５、エネルギー比較器１６_11、１６_12、エネルギー比較器１６_21、１６_22、及び、制御部１７を有する構成となっている。
【0032】
上記の回路例に係るアナログ－デジタル変換装置１０において、ＰＧＡから成る可変利得アンプ１２は、制御部１７による制御の下に、デジタル値に応じて利得が設定される。本回路例では、０ｄＢから６ｄＢまで、例えば０．２ｄＢステップで利得の制御が行われる。設定できる利得の可変幅が大きければ、その分だけ、ダイナミックレンジの拡大が期待できるが、ポップノイズの発生が顕著になるため、実用可変幅は３ｄＢ～６ｄＢ程度が好ましい。
【0033】
接続されるマイクロホン、プリアンプ１１_1，１１_2の利得、及び、アナログ－デジタル変換器１３_1、１３_2の許容最大入力に応じて、可変利得アンプ１２_1、１２_2の最適利得が求められる。これは、プリアンプ１１_1，１１_2の出力を、アナログ－デジタル変換器１３_1、１３_2の許容最大入力に近づける目的である。制御部１７は、マイク入力レベルが小さいときに、可変利得アンプ１２_1、１２_2の利得が大きくなり、マイク入力レベルが大きいときに、可変利得アンプ１２_1、１２_2の利得が小さくなるように制御される。
【0034】
本実施形態に係るアナログ－デジタル変換装置１０では、プリアンプ１１_1，１１_2の利得を、ダイナミックレンジの可変幅よりも広い範囲が設定できるように構成する。ステップ幅については、実現可能な範囲内で小さい値がよい。その代表例は０．２ｄＢである。
【0035】
制御部１７には、２チャンネルに対応して２つのＡＲＣ回路１７１_1、１７１_2が設けられている。２つのＡＲＣ回路１７１_1、１７１_2はそれぞれ、タイミング生成部１７１_11、１７１_21及び制御値生成部１７１_12、１７１_22を有している。ＡＲＣ回路１７１_1のタイミング生成部１７１_11は、可変利得アンプ１２_1の利得を制御するタイミングを決めるタイミング信号Ｔ_1を生成する。ＡＲＣ回路１７１_2のタイミング生成部１７１_21は、可変利得アンプ１２_2の利得を制御するタイミングを決めるタイミング信号Ｔ_2を生成する。
【0036】
ＡＲＣ回路１７１_1の制御値生成部１７１_12は、可変利得アンプ１２_1の利得を制御する制御値Ｎ_p1、及び、デジタル減衰器１４_1の減衰量を制御する制御値Ｎ_a1を生成する。ＡＲＣ回路１７１_2の制御値生成部１７１_22は、可変利得アンプ１２_2の利得を制御する制御値Ｎ_p2、及び、デジタル減衰器１４_2の減衰量を制御する制御値Ｎ_a2を生成する。
【0037】
可変利得アンプ１２_1、１２_2の各利得の設定は、上記の構成の制御部１７による制御の下に、２つのＡＲＣ回路１７１_1、１７１_2の各制御値生成部１７１_12、１７１_22で生成される制御値（設定値）Ｎ_p1，Ｎ_p2によって行われる。更に、遷移期間中の利得については、設定前後の中間利得になるように設定される。また、デジタル減衰器１４_1，１４_2の各減衰量の設定は、上記の構成の制御部１７による制御の下に、２つのＡＲＣ回路１７１_1、１７１_2の各制御値生成部１７１_12、１７１_22で生成された制御値Ｎ_a1，Ｎ_a2によって行われる。
【0038】
ここで、アナログ－デジタル変換器１３_1、１３_2の代表的な動作速度及びビット幅について説明する。アナログ－デジタル変換器１３_1、１３_2は、１２８ｆs（ｆs：fundamental sampling frequency.４４．１ｋＨｚ／４８ｋＨｚ）で１ｂｉｔである。制御部１７に設けられるディザ回路１７２_1、１７２_2についても１ｂｉｔである。
【0039】
上記の構成のアナログ－デジタル変換装置１０において、プリアンプ１１_1、１１_2、可変利得アンプ１２_1、１２_2、エネルギー比較器１６_11、１６_12、及び、エネルギー比較器１６_21、１６_22は、アナログ・ブロックを構成し、アナログ－デジタル変換器１３_1、１３_2、デジタル減衰器１４_1、１４_2、デシメーションフィルタ１５、及び、制御部１７は、デジタル・ブロックを構成している。
【0040】
尚、半導体プロセスとして、アナログ・ブロック側とデジタル・ブロック側とで異なるプロセスを利用する際には、デジタル構成のアナログ－デジタル変換器１３_1、１３_2及びディザ回路１７２_1、１７２_2についてはアナログ・ブロック側のプロセスとする。
【0041】
尚、ここでは、アナログ－デジタル変換器１３_1、１３_2の動作速度及びビット幅について、１２８ｆsで１ｂｉｔを例示したが、これに限られるものではない。例えば、６４ｆsや１２８ｆsで３ｂｉｔ、ディザ回路１７２_1、１７２_2について２ｂｉｔなどであってもよく、アナログ－デジタル変換器１３_1、１３_2について、特に制約はない。
【0042】
（デジタル減衰器について）
次に、デジタル減衰器１４（１４_1、１４_2）の回路構成について説明する。１ｂｉｔのアナログ－デジタル変換器の場合は、減衰量に応じた固定値へのマッピングで実現できる。本回路例では、１６ｂｉｔにマッピングしている。３ｂｉｔのアナログ－デジタル変換器など多ビットのアナログ－デジタル変換器の場合は、減衰処理を乗算器による乗算や、マッピングした値のビット数分の加算のような筆算式の乗算などの方法で実現できる。
次に、デジタル減衰器１４（１４_1、１４_2）の回路構成について説明する。１ｂｉｔのアナログ－デジタル変換器の場合は、減衰量に応じた固定値へのマッピングで実現できる。本回路例では、１６ｂｉｔにマッピングしている。３ｂｉｔのアナログ－デジタル変換器など多ビットのアナログ－デジタル変換器の場合は、減衰処理を乗算器による乗算や、マッピングした値のビット数分の加算のような筆算式の乗算などの方法で実現できる。
【0043】
減衰ステップについては、可変利得アンプ１２の利得ステップと同じステップ量を実現する。可変利得アンプ１２の利得ステップが０．２ｄＢの場合は、減衰ステップの許容される最大値は０．２ｄＢである。実装を簡易にするため、デジタル減衰器１４のステップ量は可変利得アンプ１２のステップ量と同じ、もしくは、２の階乗分の１、０．１ｄＢ，０．０５ｄＢ，０．０２５ｄＢ，・・・で定義する。
【0044】
より細かいステップ設定については、デシメーションフィルタ１５の出力の０ｄＢＦＳを正確に定義できるメリットがある。大抵、デシメーションフィルタ１５の出力を２４ｂｉｔや３２ｂｉｔなど、より広いダイナミックレンジの広いＰＣＭ信号のビット幅で運用するが、複数チャンネルのマイク入力の基準と、アナログ－デジタル変換器１３の出力の０ｄＢＦＳ（ＦＳ：Full Scale）とを合わせる際に有効である。複数チャンネル間のレベル合わせの乗算処理を、複数箇所で実施する必要がなくなる。但し、回路規模との兼ね合いで決定する。
【0045】
（エネルギー比較器について）
次に、レベル比較部１６を構成するエネルギー比較器１６_1（１６_11、１６_12）及びエネルギー比較器１６_2（１６_21、１６_22）について説明する。
次に、レベル比較部１６を構成するエネルギー比較器１６_1（１６_11、１６_12）及びエネルギー比較器１６_2（１６_21、１６_22）について説明する。
【0046】
エネルギー比較器１６_1，１６_2は、エネルギーによって比較値との比較結果の真偽を出力する。１つのエネルギーに対して、プリアンプ１１（１１_1，１１_2）の出力信号のバイアスと比較して、高い閾値（第１の閾値）を有するエネルギー比較器１６_1、及び、低い閾値（第２の閾値）を有するエネルギー比較器１６_2で入力信号を検出する。
【0047】
閾値がバイアスよりも高い側のエネルギー比較器１６_1は、閾値よりも高い入力のときに真の論理を出力する。閾値がバイアスよりも低い側のエネルギー比較器１６_2は、閾値よりも低い入力のときに真の論理を出力する。そして、それら２つのエネルギー比較器１６_1，１６_2の出力の論理和がエネルギーの比較結果となる。エネルギーの閾値が、最低でも２つ設定できるように構成する。
【0048】
エネルギーの閾値の設定例については、次の通りである。すなわち、アナログ－デジタル変換器１３が無歪みで出力できるアナログ－デジタル変換器１３への入力レベルを０ｄＢとして、可変利得アンプ１２の利得を制御可変幅の下限値を設定したときに、アナログ－デジタル変換器１３の入力レベルが－６ｄＢと－９ｄＢとなるプリアンプ１１の出力レベルに設定する。閾値の大きい方については、可変利得アンプ１２に設定する最大利得の逆数に等しく、次の閾値についてはその３ｄＢ小さい値に設定する。
【0049】
（制御部について）
次に、ＡＲＣ回路から成る制御部１７について説明する。制御部１７は、２レベルのエネルギー比較器１６_1，１６_2の出力信号を優先付非同期のレベル割り込み信号として扱い、当該レベル割り込み信号に応じて、可変利得アンプ１２の利得を制御する。制御部１７は更に、レベル割り込み信号に応じて、デジタル減衰器１４の減衰量を設定する。
次に、ＡＲＣ回路から成る制御部１７について説明する。制御部１７は、２レベルのエネルギー比較器１６_1，１６_2の出力信号を優先付非同期のレベル割り込み信号として扱い、当該レベル割り込み信号に応じて、可変利得アンプ１２の利得を制御する。制御部１７は更に、レベル割り込み信号に応じて、デジタル減衰器１４の減衰量を設定する。
【0050】
制御部１７は、デジタル減衰器１４の減衰量について、可変利得アンプ１２の制御タイミングに対して常に一定のタイミング差を維持しながら、可変利得アンプ１２の利得を相殺する値に制御する。デジタル減衰器１４の制御タイミングについては、可変利得アンプ１２の制御タイミングに、アナログ－デジタル変換器１３の構成による理論遅延クロック・サイクル、及び、エネルギー比較器１６_1，１６_2と可変利得アンプ１２の入出力間遅延の差を考慮した時間分のクロック・サイクルを追加して生成する。
【0051】
制御部１７は、上記のレベル割り込み信号に応じて決定される目標の可変利得アンプ１２の利得設定値よりも、現在の可変利得アンプ１２の利得設定値が高い場合には、即座に、可変利得アンプ１２を低い目標利得に制御する。制御部１７は、目標の可変利得アンプ１２の利得設定値よりも、現在の可変利得アンプ１２の利得設定値が低い場合には、割り込みタイミングによって一時的にスロープが変化しないように制御する。
【0052】
制御部１７は、一定の利得変化のスロープを維持しながら、ステップ的に可変利得アンプ１２の利得を制御する。ステップ的に制御するタイミングについては、可聴帯域よりも低い周波数の周期よりも長くする。但し、ステップ周期を１秒間隔など長く設定すると、アナログ－デジタル変換器１３のビット数やディザ回路の構成によっては回避不可能な、アナログ－デジタル変換器１３の量子化によるスプリアス成分で発生する雑音に音色が付く現象に気づくことがある。その場合、ステップ周期について、３００ｍｓなど可聴帯域外の高めの周波数の周期に設定する。
【0053】
（システム内の各ポイントにおける入出力信号や制御信号について）
続いて、図１に示すアナログ－デジタル変換装置１０のシステム内の各ポイント（Ａ）～（Ｅ）における入出力信号や制御信号について説明する。
続いて、図１に示すアナログ－デジタル変換装置１０のシステム内の各ポイント（Ａ）～（Ｅ）における入出力信号や制御信号について説明する。
【0054】
図３は、システム内の各ポイントにおける入出力信号や制御信号の変化を示す概略模式図である。図３の横軸は時間である。マイク入力はアナログ信号であるが、図３では、理解を容易にするために、ステップ信号を与えて図示している。尚、図３の（Ａ）～（Ｅ）は、図１の各ポイント（Ａ）～（Ｅ）の各波形を表している。
【0055】
図３において、１段目は、プリアンプ１１の出力信号であり、可変利得アンプ１２の入力信号ＰＧＡinの波形を表している。２段目は、エネルギー比較器１６_1及びエネルギー比較器１６_2によって設定される可変利得アンプ１２の目標利得である。３段目は、ＡＲＣ回路から成る制御部１７が可変利得アンプ１２に設定する利得である。４段目は、制御部１７がデジタル減衰器１４に設定する減衰量である。
【0056】
５段目は、１段目の可変利得アンプ１２の入力信号ＰＧＡinに３段目の可変利得アンプ１２の利得が反映された可変利得アンプ１２の出力信号ＰＧＡoutであり、アナログ－デジタル変換器１３の入力信号ＡＤＣinの波形を表している。６段目は、１ｂｉｔのアナログ－デジタル変換器１３によってＰＤＭ（Pulse Density Modulation）信号に変換された後の信号ＡＤＣoutの波形を表している。
【0057】
７段目は、アナログ－デジタル変換器１３の出力信号ＡＤＣoutが４段目の減衰量で減衰処理された後の信号であり、デシメーションフィルタ１５の入力信号ＣＩＣinの波形を表している。８段目は、最後に、デシメーションフィルタ１５でＰＣＭ化された後の信号ＭＩＣ（ＣＩＣ）outの波形を表している。
【0058】
定常状態における各ステージのレベル・ダイアグラムを図４及び図５に示す。図４は、可変利得アンプ１２の利得０ｄＢが、アナログ－デジタル変換器１３の許容最大入力に適切な場合のレベル・ダイアグラムである。尚、図４及び図５において、ポイント（Ａ）～（Ｄ）は、図１のポイント（Ａ）～（Ｄ）に対応している。通常、図４及び図５におけるエネルギー比較器１６_1（ＣＭＰ_1）の閾値は、最大許容入力レベルの－６ｄＢ、エネルギー比較器１６_2（ＣＭＰ_2）の閾値は、最大許容入力レベルの－９ｄＢのレベルに設定する。
【0059】
図５は、可変利得アンプ１２の利得＞０ｄＢが、アナログ－デジタル変換器１３の許容最大入力に適切な場合、換言すれば、可変利得アンプ１２の利得が０ｄＢでは、外部入力が最大でもアナログ－デジタル変換器１３の入力レンジを有効に使えない場合のレベル・ダイアグラムである。可変利得アンプ１２の利得を０ｄＢではなく、最小利得ｐminに設定している。０ｄＢＦＳは、外部入力の最大値に設定される。デシメーションフィルタ１５でＰＣＭ化された後のオーディオＰＣＭ信号のビット幅を２４ｂｉｔ程度確保できずに切り詰めないときの対応である。
【0060】
（動作クロックについて）
図２のブロック図において、プリアンプ１１_1，１１_2、可変利得アンプ１２_1、１２_2、エネルギー比較器１６_11、１６_12、及び、エネルギー比較器１６_21、１６_22は、アナログ回路で構成されている。その他の構成要素は、動作時にクロック供給を必要とするデジタル回路で構成されており、遅延のないリアルタイム性が要求される。従って、動作クロックの源振は全ての構成要素で共通である。割り込み検出以外、制御に非同期乗り換えが不要なインターフェースで構成される。
図２のブロック図において、プリアンプ１１_1，１１_2、可変利得アンプ１２_1、１２_2、エネルギー比較器１６_11、１６_12、及び、エネルギー比較器１６_21、１６_22は、アナログ回路で構成されている。その他の構成要素は、動作時にクロック供給を必要とするデジタル回路で構成されており、遅延のないリアルタイム性が要求される。従って、動作クロックの源振は全ての構成要素で共通である。割り込み検出以外、制御に非同期乗り換えが不要なインターフェースで構成される。
【0061】
基本的なサンプリング周波数ｆsを定義する。オーディオのため、サンプリング周波数ｆsは、４４．１ｋＨｚもしくは４８ｋＨｚで代表する。この場合、源振のクリスタル発振器の発信周波数は、５１２ｆs、即ち、２２．５７９２ＭＨｚもしくは２４．５７６ＭＨｚである。デジタル－アナログ変換器やデジタル・アンプが接続される出力側は、クロックのジッタが影響を与えるため、クリスタル発振器を必要とする。
【0062】
本システムがクリスタル発振器を直接要求する訳ではないが、アナログ－デジタル変換器とデジタル－アナログ変換器とを同時に扱う際には、デジタル－アナログ変換器側で利用するクリスタル発振器に周波数は依存する。そのため、無線システムなど位相雑音が気になるシステム内に組み込まれる場合は、デジタル－アナログ変換器と無線部とでXクリスタル発振器を共有することがＢＯＭ（Bill Of Materials）の観点では望ましく、サンプリング周波数ｆsは若干高い周波数となる。無線システムなどでは２６ＭＨｚや３２ＭＨｚがよく利用される。これらを５１２ｆsとして、サンプリング周波数ｆsは、５０．７８１２５ｋＨｚや６２．５ｋＨｚとして扱う。
【0063】
アナログ－デジタル変換器１３を１２８ｆsで動作させる場合、図２のデジタル・ブロックの動作周波数は以下になる。
１．制御部１７のブロック
ＡＲＣ回路１７１_1、１７１_2のタイミング生成部１７１_11、１７１_21：１２８ｆs×４＝５１２ｆs
２．制御部１７のブロック
ＡＲＣ回路１７１_1、１７１_2の制御値生成部１７１_12、１７１_22：１２８ｆs
３．制御部１７のブロック
ディザ回路：２５６ｆs ＲＺ 信号生成、１２８ｆs ＮＲＺ 信号生成
４．デジタル減衰器１４及びデシメーションフィルタ１５：１２８ｆs×Ｎ（Ｎ：演算器共有時２以上)
１．制御部１７のブロック
ＡＲＣ回路１７１_1、１７１_2のタイミング生成部１７１_11、１７１_21：１２８ｆs×４＝５１２ｆs
２．制御部１７のブロック
ＡＲＣ回路１７１_1、１７１_2の制御値生成部１７１_12、１７１_22：１２８ｆs
３．制御部１７のブロック
ディザ回路：２５６ｆs ＲＺ 信号生成、１２８ｆs ＮＲＺ 信号生成
４．デジタル減衰器１４及びデシメーションフィルタ１５：１２８ｆs×Ｎ（Ｎ：演算器共有時２以上)
【0064】
ここで、ＡＲＣ回路１７１_1、１７１_2のタイミング生成部１７１_11、１７１_21、及び、制御値生成部１７１_12、１７１_22のクロック周波数を選択している理由について、図６のタイミング・ダイアグラムを用いて説明する。
【0065】
・アナログ－デジタル変換器１３_1、１３_2の動作クロックと同じ周波数で可変利得アンプ１２_1、１２_2の制御値の設定を実現する際に、制御値が変化したときにのみ、可変利得アンプ１２に制御値を設定するためのタイミング信号ＣＨＧを発行する。タイミング信号ＣＨＧは、図２のタイミング信号Ｔ_1，Ｔ_2に相当し、タイミング生成部１７１_11、１７１_21で生成される。
・タイミング信号ＣＨＧは、制御値の変化を検出したら高レベルに遷移し、次のサイクルでは必ず低レベルとなる。
・可変利得アンプ１２に制御値の最小変化幅の半分のパルス幅で、かつ、タイミング信号ＣＨＧの変化点が、可変利得アンプ１２に制御値の変化点と重ならないように生成する。アナログ－デジタル変換器１３_1、１３_2のサンプリング周波数の４倍が適切である。
・エネルギー比較器１６_1、１６_2はレベル信号として取り込む。非同期入力信号であるため、同期化クロックの最長で２サイクル遅延が発生する。同期化クロックについては、アナログ－デジタル変換器１３_1、１３_2のサンプリング周波数の４倍が適切である。
・タイミング信号ＣＨＧは、制御値の変化を検出したら高レベルに遷移し、次のサイクルでは必ず低レベルとなる。
・可変利得アンプ１２に制御値の最小変化幅の半分のパルス幅で、かつ、タイミング信号ＣＨＧの変化点が、可変利得アンプ１２に制御値の変化点と重ならないように生成する。アナログ－デジタル変換器１３_1、１３_2のサンプリング周波数の４倍が適切である。
・エネルギー比較器１６_1、１６_2はレベル信号として取り込む。非同期入力信号であるため、同期化クロックの最長で２サイクル遅延が発生する。同期化クロックについては、アナログ－デジタル変換器１３_1、１３_2のサンプリング周波数の４倍が適切である。
【0066】
図７に、可変利得アンプ１２_1、１２_2の入力信号ＰＧＡinであるプリアンプ１１_1，１１_2の出力信号に対する、エネルギー比較器１６_1、１６_2の出力信号ＡＩＮx_ＣＭＰ_1，ＡＩＮx_ＣＭＰ_2のタイミング・ダイアグラムを示す。
【0067】
プリアンプ１１_1，１１_2の出力信号の電力が、指定した値ＣＭＰxＨ_1_ＶＴＨ，ＣＭＰxＬ_1_ＶＴＨ／ＣＭＰxＨ_2_ＶＴＨ，ＣＭＰxＬ_2_ＶＴＨを越えたときにハイ（Ｈｉ）アクティブでアサートする、割り込みソースとする。１系統の割り込みは、バイアス（ｂｉａｓ）の＋側と－側２つ１組の比較出力ＡＩＮx_ＣＭＰ_1，ＡＩＮx_ＣＭＰ_2で生成する。割り込みについては、２系統もしくは２系統以上準備し、同時に割り込みがアサートするときには、電力閾値がより大きい方を優先的に扱う。エネルギー比較器１６_1をＣＭＰ_1の方に大きい値を設定する前提で動作させる場合、エネルギー比較器１６_1の方が優先割り込みとなる。
【0068】
ここで、制御部１７のＡＲＣ回路１７１_1、１７１_2によるデジタル減衰器１４_1、１４_2の減衰量の制御について説明する。
【0069】
可変利得アンプ１２_1，１２_2の利得設定後、可変利得アンプ１２_1，１２_2及びアナログ－デジタル変換器１３_1、１３_2の固有遅延にタイミングを合わせて、ＡＲＣ回路１７１_1、１７１_2内の制御値生成部１７１_12，１７１_22が補正用の減衰量を制御値ＭＩＣx_ＶＯＬとして出力する。制御値ＭＩＣｘ_ＶＯＬは、図２の制御値Ｎ_a1，Ｎ_a2に相当する。
【0070】
デジタル減衰器１４_1，１４_2は、ＣＭＰ_1_ＶＯＬの設定値を最小利得ｐminと解釈して、可変利得アンプ１２_1，１２_2の利得を最小利得ｐminに設定した際に制御値ＭＩＣx_ＶＯＬが０ｄＢになるように制御する。ＡＲＣ回路１７１_1、１７１_2とデジタル減衰器１４_1、１４_2との間のインターフェースは、減衰量ではなく、負の利得を０．０５ｄＢステップでマッピングしたボリューム値である。
ＭＩＣx_ＶＯＬ＋ＰＧＡ_ＶＯＬ＝ＣＭＰ_1_ＶＯＬ
の関係である。
ＭＩＣx_ＶＯＬ＋ＰＧＡ_ＶＯＬ＝ＣＭＰ_1_ＶＯＬ
の関係である。
【0071】
（アナログ－デジタル変換器による遅延時間について）
制御部１７は、可変利得アンプ１２_1，１２_2の利得の制御と、デジタル減衰器１４_1，１４_2の減衰量の制御とを、適切な時間間隔で実施する。図８に、可変利得アンプ１２（１２_1，１２_2）からデジタル減衰器１４（１４_1，１４_2）までの経路を示す。
制御部１７は、可変利得アンプ１２_1，１２_2の利得の制御と、デジタル減衰器１４_1，１４_2の減衰量の制御とを、適切な時間間隔で実施する。図８に、可変利得アンプ１２（１２_1，１２_2）からデジタル減衰器１４（１４_1，１４_2）までの経路を示す。
【0072】
アナログ－デジタル変換器１３（１３_1，１３_2）による遅延時間は、トポロジーで一意に決まる。回路からＳＴＦ(ｆ)（ＳＴＦ：Signal Transfer Function）を求め、arg（ＳＴＦ(ｆ)）／２πｆで遅延時間Δtを求めることができる。ｆは２０ｋＨｚとして計算する。ｆs＝４８ｋＨｚ，４４．１ｋＨｚと、利用するクリスタル発振器や基準クロックによって様々であるが、サイクル数は、サンプリングｆsや動作クロックに依らずトポロジーによって一定である。
【0073】
小数点以下の端数は可変利得アンプ１２_1，１２_2の遅延と合わせて判断する。制御部１７の動作クロックは、５１２ｆsであるため、５１２ｆsクロックによるサイクル数で換算しても良いが、アナログ部でバラつくため精度は５１２ｆsまでは追い込まず、タイミング調整を含めた制御部１７本体はアナログ－デジタル変換器１３と同じ周波数である１２８ｆsで動作させる。
一例として、ある３次のΔΣ変調器の場合、１２８ｆsで８．４サイクルである。
一例として、ある３次のΔΣ変調器の場合、１２８ｆsで８．４サイクルである。
【0074】
（可変利得アンプの利得設定動作の遅延について）
可変利得アンプ１２（１２_1，１２_2）は、アナログ・ブロックのため、遅延バラツキがあるが、実設計では、１２８ｆsクロックの１サイクル程度に遅延を収めることが可能である。また、可変利得アンプ１２の利得によっても異なるが、可変利得アンプ１２の利得範囲が０～６ｄＢ程度では、１２８ｆsクロックの２サイクルから４サイクルの範囲内に遅延を収めることが可能なため、遅延バラツキに対しては固定サイクル数で補正する。
可変利得アンプ１２（１２_1，１２_2）は、アナログ・ブロックのため、遅延バラツキがあるが、実設計では、１２８ｆsクロックの１サイクル程度に遅延を収めることが可能である。また、可変利得アンプ１２の利得によっても異なるが、可変利得アンプ１２の利得範囲が０～６ｄＢ程度では、１２８ｆsクロックの２サイクルから４サイクルの範囲内に遅延を収めることが可能なため、遅延バラツキに対しては固定サイクル数で補正する。
【0075】
設定利得に応じても遅延時間が変化するため、遅延設定サイクルは可変とする。利得が大→小への変化はステップが大きく即座に行うため、利得が小の方の遅延値で補正する。利得が小→大への変化は０．２ｄＢのように小さなステップで非常にゆっくり行うため、現在の可変利得アンプ１２の制御値に対して適切な遅延値で補正する。
【0076】
実例では、０ｄＢ時と６ｄＢ時の補正ステップ数の差が１．５程度のため、利得が小→大の変化時の補正ステップ値と、利得が大→小の変化時の補正ステップ値との２つだけでの運用も可能である。
【0077】
アナログ遅延のため、基準クロックによるｆsの周波数に応じてサイクル数は変化する。可変利得アンプ１２の利得（PGA gain）に対する最小遅延時間（Min.ns）、通常遅延時間（Typ.ns）、最大遅延時間（Max.ns）の関係（ΔΣ変調器同等の入力容量（５ｐＦ）による可変利得アンプ１２の遅延）を表１に示す。また、可変利得アンプ１２の利得（PGA gain）に対するｆs周波数、最小サイクル（Min.cycle）、通常サイクル（Typ.cycle）、最大サイクル（Typ.cycle）の関係（可変利得アンプ１２の遅延用の１２８ｆsサイクル）を表２に示す。動作クロック周波数による変化があるので、システム全体でｆsを定義しているレジスタ値を参照して補正値サイクル数が変化できるようにする。
【0078】
【0079】
【0080】
（利得と減衰量の制御タイミング差の設定について）
次に、可変利得アンプ１２の利得制御のタイミングと、デジタル減衰器１４の減衰量制御のタイミングとのタイミング差の設定について説明する。
次に、可変利得アンプ１２の利得制御のタイミングと、デジタル減衰器１４の減衰量制御のタイミングとのタイミング差の設定について説明する。
【0081】
一例では、アナログ－デジタル変換器１３を構成するΔΣ変調器の遅延、及び、可変利得アンプ１２の遅延を合算すると、アナログ－デジタル変換器１３の動作クロック周波数が１２８sの場合、約１１サイクル又は１２サイクルになる。 以下のように、ΔΣ変調器の遅延共通サイクル８を引き、別々に設定可能にしておく。
減衰量の設定が小→大のときに、ΔΣ変調器の遅延以外で３サイクル
減衰量の設定が大→小のときに、ΔΣ変調器の遅延以外で４サイクル
減衰量の設定が小→大のときに、ΔΣ変調器の遅延以外で３サイクル
減衰量の設定が大→小のときに、ΔΣ変調器の遅延以外で４サイクル
【0082】
可変利得アンプ１２の利得を設定してから、ΔΣ変調器の遅延８サイクルと、上記の可変利得アンプ１２の遅延を合算したサイクルだけ遅延させた後、デジタル減衰器１４の減衰量を設定する。実装の都合で、パイプラインを挿入する場合、パイプラインのサイクル数だけレジスタの設定推奨値を減らす。
【0083】
（設定反映の遅延の実装について）
シフト・レジスタで遅延させる構成をとるものとすると、フリップフロップの数が１００個と１ｋゲート規模になってしまう。ローパスフィルタの時定数で実現するものとすると、ゲートクロックが推論されず、ＨＡＬＴ機能とＨＡＬＴ ｃｌｏｃｋ構成にしないと乗算・加算回路が常時動作し消費電力が無駄である。
シフト・レジスタで遅延させる構成をとるものとすると、フリップフロップの数が１００個と１ｋゲート規模になってしまう。ローパスフィルタの時定数で実現するものとすると、ゲートクロックが推論されず、ＨＡＬＴ機能とＨＡＬＴ ｃｌｏｃｋ構成にしないと乗算・加算回路が常時動作し消費電力が無駄である。
【0084】
図８の外部入力が小→大の変化時には、即時に、可変利得アンプ１２の利得及びデジタル減衰器１４の減衰量を設定する必要があるため、仮に、エネルギー比較器１６_1，１６_2からの割り込みが２つ連続して入力される場合、利得設定及び減衰量設定の処理間隔を、それぞれの割り込みに対して別々に計測して各設定を実施する必要がある。
【0085】
一方、外部入力が大→小の変化時には、０．０２５秒程度の差で可変利得アンプ１２の利得及びデジタル減衰器１４の減衰量を設定するため、動作クロック周波数が１２８ｆsであってもサイクル数に余裕がある。ＦＳＭ（Finite State Machine：有限状態機械）の遷移間隔を、可変利得アンプ１２の利得設定及びデジタル減衰器１４の減衰量設定の処理間隔よりも遅くできる。
【0086】
よって、実装・検証のしやすさと、消費電力の観点から、可変利得アンプ１２の利得設定及びデジタル減衰器１４の減衰量設定の処理間隔を管理するタイマーカウンタを３つ準備し、ＦＳＭで実装する。
【0087】
可変利得アンプ１２の利得設定の動作例のタイミング・ダイグラムを図９Ａ及び図９Ｂに示す。図９Ａ及び図９Ｂには、エネルギー比較器１６_1（ＣＭＰ_1）の出力信号、エネルギー比較器１６_2（ＣＭＰ_2）の出力信号、可変利得アンプ１２の目標利得、及び、可変利得アンプ１２の利得ＰＶＯＬを示している。
【0088】
可変利得アンプ１２の利得設定及びデジタル減衰器１４の減衰量設定の処理間隔を管理する３つのタイマーカウンタの動作例のタイミング・ダイグラムを図１０Ａ及び図１０Ｂに示す。図１０Ａ及び図１０Ｂには、ＣＭＰ_1の出力信号、ＣＭＰ_2の出力信号、可変利得アンプ１２の目標利得、可変利得アンプ１２の利得ＰＶＯＬ、及び、デジタル減衰器１４の減衰量ＭＶＯＬを示している。
【0089】
可変利得アンプ１２の利得ＰＶＯＬを下げるタイミングは即時である。可変利得アンプ１２の利得ＰＶＯＬを上げていくタイミング間隔は常に一定になるように制御する。可変利得アンプ１２の利得ＰＶＯＬの設定、及び、デジタル減衰器１４の減衰量ＭＶＯＬの設定の遅延も、設定以外のタイミングにならないように、換言すれば、時間差が一定になるように制御する。
【0090】
（レベル割り込みと可変利得アンプの利得設定について）
エネルギー比較器１６_1（ＣＭＰ_1）の出力信号、及び、エネルギー比較器１６_2（ＣＭＰ_2）の出力信号については、レベル割り込みとして扱う。２系統の割り込みは、５１２ｆsのクロックで非同期乗り換えした後、それぞれイネーブルレジスタによって割り込みを利用するか否かを決定する。両方有効の際には、優先付き割り込みとして、ＣＭＰ_1を優先的に処理する。
エネルギー比較器１６_1（ＣＭＰ_1）の出力信号、及び、エネルギー比較器１６_2（ＣＭＰ_2）の出力信号については、レベル割り込みとして扱う。２系統の割り込みは、５１２ｆsのクロックで非同期乗り換えした後、それぞれイネーブルレジスタによって割り込みを利用するか否かを決定する。両方有効の際には、優先付き割り込みとして、ＣＭＰ_1を優先的に処理する。
【0091】
よって、ＣＭＰ_1の閾値設定レジスタＣＭＰnＨx_ＶＴＨに電力を大きく設定し、割り込み要求を処理する際に設定する可変利得アンプ１２の利得設定レジスタＣＭＰx_ＶＯＬについては、ＣＭＰ_1の方に小さな利得を設定する。アナログ入力系統ｎとエネルギー比較器の系統ｘ毎に設定値のレジスタを準備する。
【0092】
より優先度の高い割り込みが存在しない場合、割り込みの系統に対応した目標利得設定値に、可変利得アンプ１２の利得ＰＶＯＬを設定するように動作する。現在設定している可変利得アンプ１２の利得ＰＶＯＬと、割り込みに対応した目標利得設定値との大小関係で動作が異なる。
【0093】
１．割り込みに対応した目標利得設定値よりも、現在の利得設定値が高い場合
即座に設定レジスタの値に可変利得アンプ１２の利得を設定する。
２．割り込みに対応した目標利得設定値よりも、現在の利得設定値が低い場合
所定のレジスタに設定したインターバルで可変利得アンプ１２の利得を目標値に漸近させていく。一度に遷移する可変利得アンプ１２の利得ステップは通常０．２ｄＢである。設定値は可変とする。
即座に設定レジスタの値に可変利得アンプ１２の利得を設定する。
２．割り込みに対応した目標利得設定値よりも、現在の利得設定値が低い場合
所定のレジスタに設定したインターバルで可変利得アンプ１２の利得を目標値に漸近させていく。一度に遷移する可変利得アンプ１２の利得ステップは通常０．２ｄＢである。設定値は可変とする。
【0094】
可変利得アンプ１２の利得は、レジスタ値を整数表現して０．２倍にした値を実際の値とする。可変利得アンプ１２の利得設定の上限、下限を設定できるようにする。
【0095】
利得設定の下限値は、外部マイクの最大入力がプリアンプ１１を経由しても、アナログ－デジタル変換器１３の入力レンジを使い切れない場合を想定して設定する。最大入力でも、＋６ｄＢ利得ではなく、＋３ｄＢ利得で使うことを可能とする。この値を最小利得ｐminとする。
【0096】
利得設定の上限値は、利得が高いときの可変利得アンプ１２の雑音指数が悪く、システム全体で、通常動作時のＳ／Ｎをかえって悪化させてしまう場合があることを想定している。＋６ｄＢで使うよりも＋４ｄＢで使う方がよいときに対応する。この値を最大利得ｐmaxとする。
【0097】
プリアンプ１１からのオーディオ信号の出力から、可変利得アンプ１２の利得設定までの遅延時間の説明図を図１１に示す。
【0098】
エネルギー比較器１６_1，１６_2の遅延量の一例は０．４μｓである。レベル割り込みは、システムで最速、かつ、制御部１７の動作クロックと同期関係にある最速のクロックで非同期乗り換えする。最速が５１２ｆsの周波数で、ｆs＝４４．１ｋＨｚの場合０．０８９μｓである。この割り込み信号を利用してＦＳＭを動作し、制御レジスタ値を操作するので、最速でも制御部１７の動作クロックの１サイクルの遅延が発生する。
【0099】
非同期乗り換えと制御部１７の動作による遅延により、制御部１７のＡＲＣ回路１７１_1、１７１_2の入力レベルの比較判定から、可変利得アンプ１２の利得設定までの遅延は、これらの合算になる。制御部１７の動作クロック１２８ｆsと源振の１／４の速度とすると、１６_1，１６_2の出力から５１２ｆsクロックの６サイクルから１０サイクルの遅延が発生する。時間にすると、０．６６６μｓから０．８３４μｓのため、この部分の遅延は無視するシステムとする。
【0100】
（減衰量の設定について）
デジタル減衰器１４_1，１４_2の減衰量の設定については、最小利得ｐmin、及び、可変利得アンプ１２_1，１２_2の利得設定値ｐvolの２つで決定する。利得設定値ｐvolは、図２の制御値Ｎ_p1，Ｎ_p2に相当する。ここで、減衰量をｍattとし、負数のボリューム表現をｍvolとすると、負数のボリューム表現ｍvolは、
ｍvol＝ｐmin－ｐvol
となり、減衰量ｍattは、
ｍatt＝ｐvol－ｐmin
となる。最小利得ｐmin、利得設定値ｐvol、及び、最大利得ｐmaxの大小関係は、
ｐmin≦ｐvol≦ｐmax
である。
デジタル減衰器１４_1，１４_2の減衰量の設定については、最小利得ｐmin、及び、可変利得アンプ１２_1，１２_2の利得設定値ｐvolの２つで決定する。利得設定値ｐvolは、図２の制御値Ｎ_p1，Ｎ_p2に相当する。ここで、減衰量をｍattとし、負数のボリューム表現をｍvolとすると、負数のボリューム表現ｍvolは、
ｍvol＝ｐmin－ｐvol
となり、減衰量ｍattは、
ｍatt＝ｐvol－ｐmin
となる。最小利得ｐmin、利得設定値ｐvol、及び、最大利得ｐmaxの大小関係は、
ｐmin≦ｐvol≦ｐmax
である。
【0101】
表３は、デジタル減衰器１４_1，１４_2を制御するレジスタＭＩＣ_ＶＯＬの設定仕様の一例である。レジスタＭＩＣ_ＶＯＬは、図２の制御値生成部１７１_12，１７１_22内に設けられている。ミュート（Ｍｕｔｅ）及び０ｄＢ設定が変則である。可変利得アンプ１２_1，１２_2の利得設定値ｐvolを使った規則的な演算で、負数のボリューム表現ｍvolをデジタル減衰器１４_1，１４_2に出力する。８ビット目に見えない符号ビットを考え、それを削除してインターフェースしている、と考えると、２の補数で表現できる。ミュートを指定すると問題になるため、負数側は、０×８２でオーバーフロー処理をする。正数側は、０×００で処理をする。
【0102】
【0103】
０．２や０．０５をそのまま２進数の固定小数で表現すると無理数になるため、整数に変換して扱う。利得設定値ｐvolのステップの最小単位は０．２ｄＢであり、負数のボリューム表現ｍvolのステップの４倍である。よって、ｐvol，ｐmin，ｐmaxをそれぞれ５倍した整数値ＰVOL，ＰMIN，ＰMAXを使って演算した結果を、更に４倍した値ＭVOLがデジタル減衰器１４_1，１４_2に供給される信号レベルになる。ＭVOLの最上位ビットである符号ビットを除いてインターフェースする。整数値ＰVOL，ＰMIN，ＰMAXは出力信号及びレジスタ設定値と同じある。
【0104】
デジタル減衰器１４_1，１４_2は、チャンネル単位で 調整を取るために、減衰量を０．２ｄＢよりも細かく設定可能である。デジタル減衰器１４_1，１４_2の減衰量は、固定量のため、独立してオフセットを与えることができる。
【0105】
［実施形態に係る制御方法、及び、作用、効果］
上記の構成の本実施形態に係るアナログ－デジタル変換装置１０は、入力されるアナログ信号のレベルを検出し、その検出レベルに基づいて、可変利得アンプ１２の利得、及び、デジタル減衰器１４の減衰量を制御するフィードフォワード制御の構成となっている。そして、フィードフォワード制御であることで、フィードバック制御に比べて、制御ループの応答性に優れたアナログ－デジタル変換装置を提供できる。
上記の構成の本実施形態に係るアナログ－デジタル変換装置１０は、入力されるアナログ信号のレベルを検出し、その検出レベルに基づいて、可変利得アンプ１２の利得、及び、デジタル減衰器１４の減衰量を制御するフィードフォワード制御の構成となっている。そして、フィードフォワード制御であることで、フィードバック制御に比べて、制御ループの応答性に優れたアナログ－デジタル変換装置を提供できる。
【0106】
更に、本実施形態に係るアナログ－デジタル変換装置１０によれば、次のような作用、効果を得ることができる。
・オーディオ用途において、アナログ－デジタル変換器１３（１３_1，１３_2）の入力ダイナミックレンジよりも広い動作時のダイナミックレンジを得ることができる。
・突発的な強入力変化に対して、オーディオで問題になるポップノイズの発生を十分に抑制することができる。
・信号強度が一定の可聴帯域信号の入力時は、入力信号にシステムからの影響を与えず一定の静特性を得ることができる。
・強入力から弱入力に変化したときに違和感なく、ダイナミックレンジの拡大を行うことができる。
・アナログ・ブロックは、比較器と論理和で構成するエネルギー比較器を追加し、細かい利得設定を可能にする必要があるが、回路規模が小規模な構成で実現できる。
・デジタル・ブロックは、ＤＳＰ(Digital Signal Processor)等による演算が不要で、ＦＳＭを主体とした小規模な構成で実現することができる。
・オーディオ用途において、アナログ－デジタル変換器１３（１３_1，１３_2）の入力ダイナミックレンジよりも広い動作時のダイナミックレンジを得ることができる。
・突発的な強入力変化に対して、オーディオで問題になるポップノイズの発生を十分に抑制することができる。
・信号強度が一定の可聴帯域信号の入力時は、入力信号にシステムからの影響を与えず一定の静特性を得ることができる。
・強入力から弱入力に変化したときに違和感なく、ダイナミックレンジの拡大を行うことができる。
・アナログ・ブロックは、比較器と論理和で構成するエネルギー比較器を追加し、細かい利得設定を可能にする必要があるが、回路規模が小規模な構成で実現できる。
・デジタル・ブロックは、ＤＳＰ(Digital Signal Processor)等による演算が不要で、ＦＳＭを主体とした小規模な構成で実現することができる。
【0107】
［実装例］
続いて、図２に示す本実施形態に係るアナログ－デジタル変換装置１０の実装例について説明する。
続いて、図２に示す本実施形態に係るアナログ－デジタル変換装置１０の実装例について説明する。
【0108】
（５１２ｆs動作ブロックの実装例）
図１２は、５１２ｆs動作ブロックの実装例について説明する図である。エネルギー比較器１６_1，１６_2の入力Ａ_Ｗ_ＡＩＮn_ＣＭＰxを単純な同期回路で同期してレベル割り込み信号ＡＩＮn_ＣＭＰxとして出力する。割リ込みのアサートとネゲートに対応した応答処理に要求する時間に大きな差がある。アサート時は即座ですが、ネゲート時は最低でも、１２８ｆsのクロックで動作するＦＳＭで３２サイクル以上のインターバルでデータ遷移を促す。よって、レベル割り込み信号のチャタリング除去はＦＳＭで制御すればよく、入力段は対応不要なため実施しない。これにより、割り込みアサート時も同期化した信号が最速でアサートする。
図１２は、５１２ｆs動作ブロックの実装例について説明する図である。エネルギー比較器１６_1，１６_2の入力Ａ_Ｗ_ＡＩＮn_ＣＭＰxを単純な同期回路で同期してレベル割り込み信号ＡＩＮn_ＣＭＰxとして出力する。割リ込みのアサートとネゲートに対応した応答処理に要求する時間に大きな差がある。アサート時は即座ですが、ネゲート時は最低でも、１２８ｆsのクロックで動作するＦＳＭで３２サイクル以上のインターバルでデータ遷移を促す。よって、レベル割り込み信号のチャタリング除去はＦＳＭで制御すればよく、入力段は対応不要なため実施しない。これにより、割り込みアサート時も同期化した信号が最速でアサートする。
【0109】
可変利得アンプ１２_1，１２_2の利得設定については、利得設定値Ａ_Ｗ_ＰＧＡx_ＶＯＬを与えた後に設定信号Ａ_Ｗ_ＰＧＡx_ＣＨＧをアサートして実現する。５１２ｆs動作ブロックでは、設定信号Ａ_Ｗ_ＰＧＡx_ＣＨＧの生成に専用のＦＳＭを構成する。１２８ｆsのクロックで動作しているＦＳＭから生成される可変利得アンプ１２_1，１２_2の利得設定値を観測する。変化の検出を待機しているＩＤＬＥ（１）ステート、変化を検出したら遷移するＣＨＧ（２）ステート、ＣＨＧステートから無条件に５１２ｆs１サイクルで遷移するＨＯＬＤ（３）ステート、非同期リセット時に遷移するＲＥＳＥＴ（０）ステートで構成する。ＲＥＳＥＴステートからは非同期リセットが解除された後、無条件にＩＤＬＥステートに遷移する。このように構成し、ステート値を保持した２ｂｉｔレジスタの最上位ビット側を、可変利得アンプ１２_1，１２_2の利得値を設定する信号として出力する。
【0110】
（１２８ｆs動作ブロックの実装例１）
図１３Ａ及び図１３Ｂは、１２８ｆs動作ブロックの実装例１について説明するタイミング・ダイグラムである。実装例１では、１２８ｆsクロックで動作するＦＳＭ、ＦＳＭで生成される制御信号で動作するブロックから利得設定値ＰＶＯＬ（Ａ_Ｗ_ＰＧＡx_ＶＯＬ）と減衰量設定信号ＭＶＯＬ（Ａ_Ｍ_ＭＩＣx_ＶＯＬ）を生成する概要について説明する。
図１３Ａ及び図１３Ｂは、１２８ｆs動作ブロックの実装例１について説明するタイミング・ダイグラムである。実装例１では、１２８ｆsクロックで動作するＦＳＭ、ＦＳＭで生成される制御信号で動作するブロックから利得設定値ＰＶＯＬ（Ａ_Ｗ_ＰＧＡx_ＶＯＬ）と減衰量設定信号ＭＶＯＬ（Ａ_Ｍ_ＭＩＣx_ＶＯＬ）を生成する概要について説明する。
【0111】
目標利得設定値がＦＳＭの入力で利用する優先割り込み信号と割り込みに応じて設定されることも示している。目標利得設定値は、可変利得アンプ１２_1，１２_2の利得ＰＶＯＬの生成に利用される。利得ＰＶＯＬは、ＦＳＭ内部で管理されて設定すべき値を出力する。
【0112】
回路規模を小さく実現するために、利得設定タイミングと減衰量設定タイミングの遅延制御は３つの遅延タイマーによって構成する。いずれの遅延タイマーも、スタート信号で動作を開始し、あらかじめ決められた設定閾値に到達したら、減衰量設定信号を利得設定値から生成する。３つの遅延タイマーは、エネルギー比較器ＣＭＰ1がアサートしたら動作を開始する遅延タイマー１、エネルギー比較器ＣＭＰ2のみがアサートしたら動作を開始する遅延タイマー２、エネルギー比較器ＣＭＰ1，ＣＭＰ2のアサート状態で決定される目標利得設定値が現在の利得設定値よりも低く設定されるタイミングで動作を開始する遅延タイマー３で構成される。
【0113】
エネルギー比較器ＣＭＰ1，ＣＭＰ2がアサートしたときに設定される利得設定値は一定である。レジスタによって可変とする。図中では、遅延タイマー１で参照されるエネルギー比較器ＣＭＰ1がアサートしたときに設定される目標利得設定値ＰＶＯＬ1は、最小利得ｐminである。ＡＩＮx_ＣＭＰ1_ＶＯＬレジスタに設定値を格納し、信号名ＣＳＹＮ_ＡＩＮxＣＭＰ1_ＶＯＬとして供給される。
【0114】
遅延タイマー２で参照されるエネルギー比較器ＣＭＰ2がアサートしたときに設定される目標利得設定値ＰＶＯＬ2は、中間利得であり、ＡＩＮx_ＣＭＰ2_ＶＯＬレジスタに設定値を格納し、ＣＳＹＮ_ＡＩＮxＣＭＰ2_ＶＯＬとして供給される。遅延タイマー３で参照される目標利得設定値は現在設定している利得値ＰＶＯＬとなる。
【0115】
３つの遅延タイマーの終了タイミング、及び、供給される利得設定値から、減衰量設定値ＭＶＯＬが、信号名Ａ_Ｍ_ＭＩＣx_ＶＯＬとして生成される。減衰量設定値ＭＶＯＬが、デジタルメーションフィルタ１５の入力信号の振幅を決定する。
【0116】
（１２８ｆs動作ブロックの実装例２）
図１４は、１２８ｆs動作ブロックの実装例２について説明する図である。実装例２は、利得設定値ＰＶＯＬ（Ａ_Ｗ_ＰＧＡx_ＶＯＬ）を固定値に強制設定する実装例である。通常は、ＦＳＭにより設定値が制御されるが、固定設定レジスタＰＧＡx_ＶＯＬ、信号名ＣＳＹＮ_ＰＧＡx_ＶＯＬの値をイネーブルがアサートしたときに反映される。
図１４は、１２８ｆs動作ブロックの実装例２について説明する図である。実装例２は、利得設定値ＰＶＯＬ（Ａ_Ｗ_ＰＧＡx_ＶＯＬ）を固定値に強制設定する実装例である。通常は、ＦＳＭにより設定値が制御されるが、固定設定レジスタＰＧＡx_ＶＯＬ、信号名ＣＳＹＮ_ＰＧＡx_ＶＯＬの値をイネーブルがアサートしたときに反映される。
【0117】
（１２８ｆs動作ブロックの実装例３）
図１５Ａは、１２８ｆs動作ブロックの実装例３についての説明図であり、図１５Ｂは、実装例３についての説明に供するタイミング・ダイグラムである。実装例３は、ＦＳＭの実装例である。
図１５Ａは、１２８ｆs動作ブロックの実装例３についての説明図であり、図１５Ｂは、実装例３についての説明に供するタイミング・ダイグラムである。実装例３は、ＦＳＭの実装例である。
【0118】
ＦＳＭを制御するカウンタが１つある。０以外の値のときにインクリメントする実装である。このカウンタは、目標利得設定値が現在の利得設定値ＰＶＯＬよりも大きいときに一定間隔で可変利得アンプ１２_1，１２_2の利得を変化させるＦＳＭ動作を制御するものである。
【0119】
ＦＳＭは、ＣＳＹＮ_ＡＲＣx_ＥＮ信号がアサートしているときに動作する。ネゲートしているときはＲＥＳＥＴ（０）ステートにいる。ＣＳＹＮ_ＡＲＣx_ＥＮ信号がアサートすると、ＲＥＳＥＴ（０）ステートからＥＱＵＡＬ（１）ステートに遷移する。
【0120】
ＥＱＵＡＬ（１）ステートでは、利得設定値ＰＶＯＬが目標利得設定値と等しいときにＥＱＵＡＬ（１）ステートに留まる。割り込みにより 目標利得設定値が更新され、その値が現在の利得設定値より高いとき、一定タイミング毎に可変利得アンプ１２_1，１２_2の利得を設定値レジスタＡＲＣxＰＧＡ_ＳＴＥＰ、信号名ＣＳＹＮ_ＡＲＣxＰＧＡ_ＳＴＥＰ、通常時、０．２ｄＢステップ相当上昇するためのステートに遷移する。
【0121】
ＬＥＳＳ_ＴＨＡＮ（２）ステートに遷移し、同時に、ＦＳＭ制御カウンタを１にセットしてインクリメントを開始する。ＦＳＭ制御カウンタが３２に到達したらＩＮＴＥＲＶＡＬ（３）ステートに遷移する。ＩＮＴＥＲＶＡＬ（３）ステートでは、利得設定値をＡＲＣxＰＧＡ_ＳＴＥＰレジスタに設定された単位、通常０．２ｄＢ相当でステップアップしていく時間間隔を、ＦＳＭ制御カウンタを観測して作り出す。
【0122】
可聴帯域外の低い周波数の１周期に相当するため、ＦＳＭの動作クロック１２８ｆsで動作するカウンタの下位ビットは無視して上位ビットだけの比較でタイミングを作り出せる。カウンタの上位ビットと比較するための閾値はＡＲＣnＴＩＭＥＲ_ＴＨレジスタ、信号名ＣＳＹＮ_ＡＲＣnＴＩＭＥＲ_ＴＨで行う。カウンタが閾値に逹したら、ＬＥＳＳ_ＴＨＡＮ（２）ステートに遷移し、ＦＳＭ制御カウンタを１に設定し直して次のインターバルを作り出す。
【0123】
ＩＮＴＥＲＶＡＬ（３）ステートからＬＥＳＳ_ＴＨＡＮ（２）ステートへの遷移時に利得設定値ＰＶＯＬをステップアップした値に更新する。同時に、減衰量設定値ＭＶＯＬを、遅延差を持って動作させるための遅延タイマー３のインクリメント動作を開始し、更新値を、減衰量設定値ＭＶＯＬを生成する回路に通達するためのＰＶＯＬ３レジスタを利得設定値ＰＶＯＬと同じ値に設定する。遷移時に遅延タイマー３を動作開始させるため、遷移判定したサイクルでのみアサートするスタート３信号を生成する。
【0124】
割り込みによって更新される目標利得設定値が、現在の利得設定値よりも低いとき、どのステートであっても、次のサイクルで可変利得アンプ１２_1，１２_2の利得を目標値に設定してＥＱＵＡＬ（１）ステートに遷移する。同時に発生した割り込みに応じてデジタル減衰器１４_1，１４_2の制御用の遅延タイマー１もしくは遅延タイマー２のインクリメント動作を開始する。遅延タイマー１／遅延タイマー２のインクリメント動作開始にはスタート信号を生成する。
【0125】
この論理は、現在の利得設定値が目標利得設定値よりも大きい、で実現できる。次のサイクルでは必ず現在の利得設定値は目標利得設定値と等しくなるためである。ＦＳＭ制御用のカウンタも０に設定して動作を停止させる。
【0126】
いずれの遅延タイマーも、０以外の値でインクリメント、スタート信号がアサートしたら次のサイクルに１に設定、閾値に到達したら０に設定される論理で構成する。
【0127】
（１２８ｆs動作ブロックの実装例４）
実装例４は、遅延タイマーの動作例である。遅延タイマーの動作のタイミング・ダイアグラムの一例を図１６に示す。ここでは、遅延タイマーの閾値が、３１を越えることはない前提で規定している。
実装例４は、遅延タイマーの動作例である。遅延タイマーの動作のタイミング・ダイアグラムの一例を図１６に示す。ここでは、遅延タイマーの閾値が、３１を越えることはない前提で規定している。
【0128】
図１６のタイミング・ダイアグラムは、遅延タイマーの閾値が最大設定値３１のときを表している。遅延タイマーの閾値は、先述した（利得と減衰量の制御タイミング差の設定について）の項で規定した通りに準備する１２８ｆsΔΣ変調器で最大１２サイクル、同じトポロジーのΔΣ変調器を６４ｆsで動作させた場合でもΔΣ変調器による遅延サイクルが１６のため、最大でも２０サイクルである。従って、遅延タイマーの閾値については、３１の設定で十分である。
【0129】
遅延タイマーは、２つの利得設定値を低い方へ遷移させるために発生するＦＳＭとは異なるタイミングのイベントと利得設定値を高い方へ遷移させる１つのＦＳＭによるイベントによる、異なる３つの利得設定の変化点から、小規模な回路動作でデジタル減衰器１４_1，１４_2の変化点を作るための回路である。
【0130】
それぞれ独立してタイミングが発生するため、いずれかの遅延タイマーが閾値に到達したときのタイミングで、それぞれのイベントに適した減衰量設定値を生成する。減衰量設定値は、利得設定値から計算されるもののため、現在の利得設定値とは別に、タイミング毎に適切な利得設定値ＰＶＯＬ1，ＰＶＯＬ2，ＰＶＯＬ3を参照する。それぞれ独立したタイミングで発生し、先述した（可変利得アンプの利得設定動作の遅延について）の項にて、遅延時間の定義を利得別ではなく、利得設定の変化方向で遅延サイクルを定義することを規定している。これは遅延タイマー１と 遅延タイマー２との遅延サイクル数を同じにして、閾値到達までの時間が絶対に前後しないことを保証する。
【0131】
設定遅延が１２８ｆs単位のため誤差の知覚は無視でき、実装を軽くする前提のためにかけた制限である。遅延タイマー３が動作中に、エネルギー比較器１６_1，１６_2からの割り込みで発生する利得設定値変更は発生し得るため、遅延タイマー３の停止のための条件は、遅延タイマー１もしくは遅延タイマー２が閾値に到達したタイミングを含む。よって、遅延タイマー３の閾値到達が遅延タイマー１もしくは遅延タイマー２の閾値到達と同時の場合は、遅延タイマー１もしくは遅延タイマー２の閾値到達が優先されるため、可変利得アンプ１２_1，１２_2の利得変更の即時有効の動作を、デジタル減衰器１４_1，１４_2の制御でも優先的に実行できる。
【0132】
このように、遅延タイマーの動作によって、デジタル減衰器１４_1，１４_2に設定する減衰量設定値の設定タイミングの優先順位も確定するので、減衰量設定値を保持するレジスタは、それぞれの遅延タイマーの到達タイミング時に遅延タイマーに応じた利得設定値ＰＶＯＬ1，ＰＶＯＬ2，ＰＶＯＬ3の値を参照して値を確定する回路を、優先順位を考慮せずに構成できる。
【0133】
減衰量設定値ＭＶＯＬの生成については、先述した（減衰量の設定について）の項で定義した算出式で決定し、オーバーフロー処理も施す。遅延タイマーの閾値到達タイミングを１サイクル早く通達して減衰量設定値ＭＶＯＬの生成のための利得設定値ＰＶＯＬ1，ＰＶＯＬ2，ＰＶＯＬ3の値の選択を１サイクル早く確定し、パイプラインで保持す。そのため、先述した（利得と減衰量の制御タイミング差の設定について）の項で定義したように、遅延タイマーの閾値を制御する設定レジスタには１サイクル小さい値を与える。
【0134】
＜本開示の実施形態に係るオーディオ装置＞
以上説明した本開示の実施形態に係るアナログ－デジタル変換装置１０は、アナログ－デジタル変換装置を備える各種のオーディオ装置において、当該アナログ－デジタル変換装置として用いることができる。
以上説明した本開示の実施形態に係るアナログ－デジタル変換装置１０は、アナログ－デジタル変換装置を備える各種のオーディオ装置において、当該アナログ－デジタル変換装置として用いることができる。
【0135】
図１７は、本開示の実施形態に係るアナログ－デジタル変換装置１０を用いる、本開示の実施形態に係るオーディオ装置のシステム構成の概略を示すブロック図である。本実施形態に係るオーディオ装置１００は、例えば、マイクロホン１１０、アナログ－デジタル変換装置１２０、信号処理部１３０、デジタル－アナログ変換装置１４０、及び、スピーカ１５０を備える構成となっている。
【0136】
上記の構成のオーディオ装置１００において、マイクロホン１１０から入力されるアナログのオーディオ信号をオーディオＰＣＭ信号に変換するアナログ－デジタル変換装置１２０として、先述した実施形態に係るアナログ－デジタル変換装置１０を用いることができる。このアナログ－デジタル変換装置１０は、入力されるアナログのオーディオ信号のレベルを検出し、その検出レベルに基づいて利得制御を行うフィードフォワード制御であることから、アナログ－デジタル変換装置１２０として、制御ループの応答性に優れたアナログ－デジタル変換装置を実現できる。
【0137】
＜変形例＞
以上、本開示の技術について、好ましい実施形態に基づき説明したが、本開示の技術は当該実施形態に限定されるものではない。上記の実施形態において説明したアナログ－デジタル変換装置及びオーディオ装置の構成、構造は例示であり、適宜、変更することができる。
以上、本開示の技術について、好ましい実施形態に基づき説明したが、本開示の技術は当該実施形態に限定されるものではない。上記の実施形態において説明したアナログ－デジタル変換装置及びオーディオ装置の構成、構造は例示であり、適宜、変更することができる。
【0138】
例えば、上記の実施形態では、アナログ－デジタル変換装置１０をオーディオ装置１００に適用する場合を例に挙げて説明したが、オーディオ装置への適用に限られるものではない。また、上記の実施形態では、アナログ－デジタル変換装置１０におけるアナログ－デジタル変換器１３として、ΔΣ変調器から成るアナログ－デジタル変換器（デルタ－シグマ変調型アナログ－デジタル変換器）を用いるものとしたが、これに限られるものではなく、逐次比較型アナログ－デジタル変換器など、他の形態のアナログ－デジタル変換器を用いることができる。
【0139】
＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
尚、本開示は、以下のような構成をとることもできる。
【0140】
≪Ａ．アナログ－デジタル変換装置≫
［Ａ－１］入力されるアナログ信号を増幅する可変利得アンプ、
可変利得アンプを経たアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
アナログ－デジタル変換器から出力されるデジタル信号を減衰させる減衰器、
アナログ信号のレベルを検出するレベル検出部、及び、
レベル検出部の検出レベルに基づいて、可変利得アンプの利得、及び、減衰器の減衰量を制御する制御部を備える、
アナログ－デジタル変換装置。
［Ａ－２］入力されるアナログ信号を取り込んで可変利得アンプに供給するプリアンプを有し、
レベル検出部は、プリアンプを経た後のアナログ信号のレベルを検出する、
上記［Ａ－１］に記載のアナログ－デジタル変換装置。
［Ａ－３］レベル検出部は、互いに異なる閾値を有する複数の比較器を有する、
上記［Ａ－２］に記載のアナログ－デジタル変換装置。
［Ａ－４］レベル検出部は、プリアンプの出力信号のバイアスよりも高い第１の閾値を有する第１の比較器、及び、プリアンプの出力信号のバイアスよりも低い第２の閾値を有する第２の比較器を有する、
上記［Ａ－３］に記載のアナログ－デジタル変換装置。
［Ａ－５］第１の比較器は、アナログ信号のレベルが第１の閾値よりも高いときに真の論理を出力し、
第２の比較器は、アナログ信号のレベルが第２の閾値よりも低いときに真の論理を出力する、
上記［Ａ－４］に記載のアナログ－デジタル変換装置。
［Ａ－６］レベル検出部は、第１の比較器の出力、及び、第２の比較器の出力の論理和を、アナログ信号の検出レベルとして出力する、
上記［Ａ－５］に記載のアナログ－デジタル変換装置。
［Ａ－７］プリアンプは、可変利得アンプ及びレベル検出器の動作変化に対して、出力インピーダンスを一定にする役割を持っている、
上記［Ａ－１］乃至上記［Ａ－６］のいずれかに記載のアナログ－デジタル変換装置。
［Ａ－８］制御部は、減衰器の減衰量を、可変利得アンプの利得を相殺する値に制御する、
上記［Ａ－１］乃至上記［Ａ－７］のいずれかに記載のアナログ－デジタル変換装置。
［Ａ－９］制御部は、減衰器の減衰量を、可変利得アンプの制御タイミングに対して一定のタイミング差を維持しながら制御する、
［Ａ－８］に記載のアナログ－デジタル変換装置。
［Ａ－１０］アナログ－デジタル変換器は、可変利得アンプを経たアナログ信号をオーバーサンプリングし、アナログ信号の振幅に応じたパルス列の信号に変換するデルタ－シグマ変調器から成る、
上記［Ａ－１］乃至上記［Ａ－９］のいずれかに記載のアナログ－デジタル変換装置。
［Ａ－１１］デルタ－シグマ変調器から出力され、減衰器を経たパルス列の信号を、折り返し雑音の影響を受けずに必要な信号情報を取得できるサンプリング周波数のデジタル信号に変換するデシメーションフィルタを有する、
上記［Ａ－１０］に記載のアナログ－デジタル変換装置。
［Ａ－１］入力されるアナログ信号を増幅する可変利得アンプ、
可変利得アンプを経たアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
アナログ－デジタル変換器から出力されるデジタル信号を減衰させる減衰器、
アナログ信号のレベルを検出するレベル検出部、及び、
レベル検出部の検出レベルに基づいて、可変利得アンプの利得、及び、減衰器の減衰量を制御する制御部を備える、
アナログ－デジタル変換装置。
［Ａ－２］入力されるアナログ信号を取り込んで可変利得アンプに供給するプリアンプを有し、
レベル検出部は、プリアンプを経た後のアナログ信号のレベルを検出する、
上記［Ａ－１］に記載のアナログ－デジタル変換装置。
［Ａ－３］レベル検出部は、互いに異なる閾値を有する複数の比較器を有する、
上記［Ａ－２］に記載のアナログ－デジタル変換装置。
［Ａ－４］レベル検出部は、プリアンプの出力信号のバイアスよりも高い第１の閾値を有する第１の比較器、及び、プリアンプの出力信号のバイアスよりも低い第２の閾値を有する第２の比較器を有する、
上記［Ａ－３］に記載のアナログ－デジタル変換装置。
［Ａ－５］第１の比較器は、アナログ信号のレベルが第１の閾値よりも高いときに真の論理を出力し、
第２の比較器は、アナログ信号のレベルが第２の閾値よりも低いときに真の論理を出力する、
上記［Ａ－４］に記載のアナログ－デジタル変換装置。
［Ａ－６］レベル検出部は、第１の比較器の出力、及び、第２の比較器の出力の論理和を、アナログ信号の検出レベルとして出力する、
上記［Ａ－５］に記載のアナログ－デジタル変換装置。
［Ａ－７］プリアンプは、可変利得アンプ及びレベル検出器の動作変化に対して、出力インピーダンスを一定にする役割を持っている、
上記［Ａ－１］乃至上記［Ａ－６］のいずれかに記載のアナログ－デジタル変換装置。
［Ａ－８］制御部は、減衰器の減衰量を、可変利得アンプの利得を相殺する値に制御する、
上記［Ａ－１］乃至上記［Ａ－７］のいずれかに記載のアナログ－デジタル変換装置。
［Ａ－９］制御部は、減衰器の減衰量を、可変利得アンプの制御タイミングに対して一定のタイミング差を維持しながら制御する、
［Ａ－８］に記載のアナログ－デジタル変換装置。
［Ａ－１０］アナログ－デジタル変換器は、可変利得アンプを経たアナログ信号をオーバーサンプリングし、アナログ信号の振幅に応じたパルス列の信号に変換するデルタ－シグマ変調器から成る、
上記［Ａ－１］乃至上記［Ａ－９］のいずれかに記載のアナログ－デジタル変換装置。
［Ａ－１１］デルタ－シグマ変調器から出力され、減衰器を経たパルス列の信号を、折り返し雑音の影響を受けずに必要な信号情報を取得できるサンプリング周波数のデジタル信号に変換するデシメーションフィルタを有する、
上記［Ａ－１０］に記載のアナログ－デジタル変換装置。
【0141】
≪Ｂ．アナログ－デジタル変換装置の制御方法≫
［Ｂ－１］入力されるアナログ信号を増幅する可変利得アンプ、
可変利得アンプを経たアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、及び、
アナログ－デジタル変換器から出力されるデジタル信号を減衰させる減衰器を備えるアナログ－デジタル変換装置の制御に当たって、
アナログ信号のレベルを検出し、
その検出レベルに基づいて、可変利得アンプの利得、及び、減衰器の減衰量の制御を行う、
アナログ－デジタル変換装置の制御方法。
［Ｂ－２］デルタ－シグマ変調器から出力され、減衰器を経たパルス列の信号を、折り返し雑音の影響を受けずに必要な信号情報を取得できるサンプリング周波数のデジタル信号に変換する、
上記［Ｂ－１］に記載のアナログ－デジタル変換装置の制御方法。
［Ｂ－１］入力されるアナログ信号を増幅する可変利得アンプ、
可変利得アンプを経たアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、及び、
アナログ－デジタル変換器から出力されるデジタル信号を減衰させる減衰器を備えるアナログ－デジタル変換装置の制御に当たって、
アナログ信号のレベルを検出し、
その検出レベルに基づいて、可変利得アンプの利得、及び、減衰器の減衰量の制御を行う、
アナログ－デジタル変換装置の制御方法。
［Ｂ－２］デルタ－シグマ変調器から出力され、減衰器を経たパルス列の信号を、折り返し雑音の影響を受けずに必要な信号情報を取得できるサンプリング周波数のデジタル信号に変換する、
上記［Ｂ－１］に記載のアナログ－デジタル変換装置の制御方法。
【0142】
≪Ｃ．オーディオ装置≫
［Ｃ－１］入力されるアナログ信号を増幅する可変利得アンプ、
可変利得アンプを経たアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
アナログ－デジタル変換器から出力されるデジタル信号を減衰させる減衰器、
アナログ信号のレベルを検出するレベル検出部、及び、
レベル検出部の検出レベルに基づいて、可変利得アンプの利得、及び、減衰器の減衰量を制御する制御部を備える、
アナログ－デジタル変換装置を有するオーディオ装置。
［Ｃ－２］入力されるアナログ信号を取り込んで可変利得アンプに供給するプリアンプを有し、
レベル検出部は、プリアンプを経た後のアナログ信号のレベルを検出する、
上記［Ｃ－１］に記載のオーディオ装置。
［Ｃ－３］レベル検出部は、互いに異なる閾値を有する複数の比較器を有する、
上記［Ｃ－２］に記載のオーディオ装置。
［Ｃ－４］レベル検出部は、プリアンプの出力信号のバイアスよりも高い第１の閾値を有する第１の比較器、及び、プリアンプの出力信号のバイアスよりも低い第２の閾値を有する第２の比較器を有する、
上記［Ｃ－３］に記載のオーディオ装置。
［Ｃ－５］第１の比較器は、アナログ信号のレベルが第１の閾値よりも高いときに真の論理を出力し、
第２の比較器は、アナログ信号のレベルが第２の閾値よりも低いときに真の論理を出力する、
上記［Ｃ－４］に記載のオーディオ装置。
［Ｃ－６］レベル検出部は、第１の比較器の出力、及び、第２の比較器の出力の論理和を、アナログ信号の検出レベルとして出力する、
上記［Ｃ－５］に記載のオーディオ装置。
［Ｃ－７］プリアンプは、可変利得アンプ及びレベル検出器の動作変化に対して、出力インピーダンスを一定にする役割を持っている、
上記［Ｃ－１］乃至上記［Ｃ－６］のいずれかに記載のオーディオ装置。
［Ｃ－８］制御部は、減衰器の減衰量を、可変利得アンプの利得を相殺する値に制御する、
上記［Ｃ－１］乃至上記［Ｃ－７］のいずれかに記載のオーディオ装置。
［Ｃ－９］制御部は、減衰器の減衰量を、可変利得アンプの制御タイミングに対して一定のタイミング差を維持しながら制御する、
［Ｃ－８］に記載のオーディオ装置。
［Ｃ－１０］アナログ－デジタル変換器は、可変利得アンプを経たアナログ信号をオーバーサンプリングし、アナログ信号の振幅に応じたパルス列の信号に変換するデルタ－シグマ変調器から成る、
上記［Ｃ－１］乃至上記［Ｃ－９］のいずれかに記載のオーディオ装置。
［Ｃ－１１］デルタ－シグマ変調器から出力され、減衰器を経たパルス列の信号を、折り返し雑音の影響を受けずに必要な信号情報を取得できるサンプリング周波数のデジタル信号に変換するデシメーションフィルタを有する、
上記［Ｃ－１０］に記載のオーディオ装置。
［Ｃ－１］入力されるアナログ信号を増幅する可変利得アンプ、
可変利得アンプを経たアナログ信号をデジタル信号に変換するアナログ－デジタル変換器、
アナログ－デジタル変換器から出力されるデジタル信号を減衰させる減衰器、
アナログ信号のレベルを検出するレベル検出部、及び、
レベル検出部の検出レベルに基づいて、可変利得アンプの利得、及び、減衰器の減衰量を制御する制御部を備える、
アナログ－デジタル変換装置を有するオーディオ装置。
［Ｃ－２］入力されるアナログ信号を取り込んで可変利得アンプに供給するプリアンプを有し、
レベル検出部は、プリアンプを経た後のアナログ信号のレベルを検出する、
上記［Ｃ－１］に記載のオーディオ装置。
［Ｃ－３］レベル検出部は、互いに異なる閾値を有する複数の比較器を有する、
上記［Ｃ－２］に記載のオーディオ装置。
［Ｃ－４］レベル検出部は、プリアンプの出力信号のバイアスよりも高い第１の閾値を有する第１の比較器、及び、プリアンプの出力信号のバイアスよりも低い第２の閾値を有する第２の比較器を有する、
上記［Ｃ－３］に記載のオーディオ装置。
［Ｃ－５］第１の比較器は、アナログ信号のレベルが第１の閾値よりも高いときに真の論理を出力し、
第２の比較器は、アナログ信号のレベルが第２の閾値よりも低いときに真の論理を出力する、
上記［Ｃ－４］に記載のオーディオ装置。
［Ｃ－６］レベル検出部は、第１の比較器の出力、及び、第２の比較器の出力の論理和を、アナログ信号の検出レベルとして出力する、
上記［Ｃ－５］に記載のオーディオ装置。
［Ｃ－７］プリアンプは、可変利得アンプ及びレベル検出器の動作変化に対して、出力インピーダンスを一定にする役割を持っている、
上記［Ｃ－１］乃至上記［Ｃ－６］のいずれかに記載のオーディオ装置。
［Ｃ－８］制御部は、減衰器の減衰量を、可変利得アンプの利得を相殺する値に制御する、
上記［Ｃ－１］乃至上記［Ｃ－７］のいずれかに記載のオーディオ装置。
［Ｃ－９］制御部は、減衰器の減衰量を、可変利得アンプの制御タイミングに対して一定のタイミング差を維持しながら制御する、
［Ｃ－８］に記載のオーディオ装置。
［Ｃ－１０］アナログ－デジタル変換器は、可変利得アンプを経たアナログ信号をオーバーサンプリングし、アナログ信号の振幅に応じたパルス列の信号に変換するデルタ－シグマ変調器から成る、
上記［Ｃ－１］乃至上記［Ｃ－９］のいずれかに記載のオーディオ装置。
［Ｃ－１１］デルタ－シグマ変調器から出力され、減衰器を経たパルス列の信号を、折り返し雑音の影響を受けずに必要な信号情報を取得できるサンプリング周波数のデジタル信号に変換するデシメーションフィルタを有する、
上記［Ｃ－１０］に記載のオーディオ装置。
【符号の説明】
【0143】
１０・・・アナログ－デジタル変換装置、１１（１１_1、１１_2）・・・プリアンプ、１２（１２_1、１２_2）・・・可変利得アンプ、１３（１３_1、１３_2）・・・アナログ－デジタル変換器（ＡＤＣ）、１４（１４_1、１４_2）・・・デジタル減衰器、１５・・・デシメーションフィルタ、１６・・・レベル検出部、１６_1（１６_11、１６_12）、１６_2（１６_21、１６_22）・・・エネルギー比較器、１７・・・制御部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】