特許 7525656 リソグラフィックメモリスティブアレイ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-22

(45)【発行日】2024-07-30

(54)【発明の名称】リソグラフィックメモリスティブアレイ

(51)【国際特許分類】

   H10B 53/20 20230101AFI20240723BHJP

   G06N 3/063 20230101ALI20240723BHJP

【ＦＩ】

H10B53/20

G06N3/063

【請求項の数】 20

(21)【出願番号】P 2022572505

(86)(22)【出願日】2021-06-22

(65)【公表番号】

(43)【公表日】2023-07-19

(86)【国際出願番号】 US2021038502

(87)【国際公開番号】W WO2021262730

(87)【国際公開日】2021-12-30

【審査請求日】2022-12-13

(31)【優先権主張番号】63/044,104

(32)【優先日】2020-06-25

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/088,325

(32)【優先日】2020-10-06

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】520363395

【氏名又は名称】レイン・ニューロモーフィックス・インコーポレーテッド

【氏名又は名称原語表記】ＲＡＩＮ ＮＥＵＲＯＭＯＲＰＨＩＣＳ ＩＮＣ．

(74)【代理人】

【識別番号】110000028

【氏名又は名称】弁理士法人明成国際特許事務所

(72)【発明者】

【氏名】クマー・スハス

(72)【発明者】

【氏名】ケンダル・ジャック・デビッド

(72)【発明者】

【氏名】コンクリン・アレクサンダー・アルメラ

【審査官】宮本 博司

(56)【参考文献】

【文献】米国特許出願公開第２０１７／０１６１６０５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０３４８４６５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／０３０１１８９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０２０７１０９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１４／０１２９４９８（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２０／００６６３４０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０３１１０１８（ＵＳ，Ａ１）

【文献】国際公開第２０１９／１９５６６０（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ５３／２０

Ｇ０６Ｎ ３／０６３

(57)【特許請求の範囲】

【請求項1】

メモリスティブデバイスであって、
第１複数の導電ラインを備える第１層と、前記第１複数の導電ラインはリソグラフィで規定され、
第２複数の導電ラインを備える第２層と、前記第２層は前記第１層とは異なり、前記第２複数の導電ラインは前記第１複数の導電ラインから絶縁され、前記第２複数の導電ラインはリソグラフィで規定され、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方の各導電ラインは、複数の方向に方向付けられている複数の長軸を有する複数のラインセグメントを備え、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分とメモリスティブに結合されていると共に前記第２複数の導電ラインの第２部分とメモリスティブに結合されている複数のメモリスティブ層間コネクタとを備え、前記複数のメモリスティブ層間コネクタの各々は導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在する、メモリスティブデバイス。

【請求項2】

メモリスティブデバイスであって、
第１複数の導電ラインを備える第１層と、前記第１複数の導電ラインはリソグラフィで規定され、
第２複数の導電ラインを備える第２層と、前記第２層は前記第１層とは異なり、前記第２複数の導電ラインは前記第１複数の導電ラインから絶縁され、前記第２複数の導電ラインはリソグラフィで規定され、前記第１複数の導電ラインは、第１方向に方向付けられている第１長軸を有し、前記第２複数の導電ラインは、第２方向に方向付けられている第２長軸を有し、前記第１方向は、前記第２方向と非ゼロの鋭角をなし、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分とメモリスティブに結合されていると共に前記第２複数の導電ラインの第２部分とメモリスティブに結合されている複数のメモリスティブ層間コネクタとを備え、前記複数のメモリスティブ層間コネクタの各々は導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在する、メモリスティブデバイス。

【請求項3】

メモリスティブデバイスであって、
第１複数の導電ラインを備える第１層と、前記第１複数の導電ラインはリソグラフィで規定され、
第２複数の導電ラインを備える第２層と、前記第２層は前記第１層とは異なり、前記第２複数の導電ラインは前記第１複数の導電ラインから絶縁され、前記第２複数の導電ラインはリソグラフィで規定され、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方の各導電ラインは、非線形の部分を備え、少なくとも１つの不規則なネットワークを形成し、前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分とメモリスティブに結合されていると共に前記第２複数の導電ラインの第２部分とメモリスティブに結合されている複数のメモリスティブ層間コネクタとを備え、前記複数のメモリスティブ層間コネクタの各々は導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在する、メモリスティブデバイス。

【請求項4】

メモリスティブデバイスであって、
第１複数の導電ラインを備える第１層と、前記第１複数の導電ラインはリソグラフィで規定され、
第２複数の導電ラインを備える第２層と、前記第２層は前記第１層とは異なり、前記第２複数の導電ラインは前記第１複数の導電ラインから絶縁され、前記第２複数の導電ラインはリソグラフィで規定され、前記第１複数の導電ラインは、第１結合性を有し、前記第２複数の導電ラインは、第２結合性を有し、前記メモリスティブデバイスは、前記第１結合性よりも低く前記第２結合性よりも低い第３結合性を有し、前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分とメモリスティブに結合されていると共に前記第２複数の導電ラインの第２部分とメモリスティブに結合されている複数のメモリスティブ層間コネクタとを備え、前記複数のメモリスティブ層間コネクタの各々は導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在する、メモリスティブデバイス。

【請求項5】

メモリスティブデバイスであって、
第１複数の導電ラインを備える第１層と、前記第１複数の導電ラインはリソグラフィで規定され、
第２複数の導電ラインを備える第２層と、前記第２層は前記第１層とは異なり、前記第２複数の導電ラインは前記第１複数の導電ラインから絶縁され、前記第２複数の導電ラインはリソグラフィで規定され、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分とメモリスティブに結合されていると共に前記第２複数の導電ラインの第２部分とメモリスティブに結合されている複数のメモリスティブ層間コネクタと、前記複数のメモリスティブ層間コネクタの各々は導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在し、
前記複数のメモリスティブ層間コネクタに対応する複数の導電層間コネクタと、を備え、
前記複数の導電層間コネクタは、前記第１複数の導電ラインの第３部分に電気接続され、前記第２複数の導電ラインの第４部分に電気接続されている、メモリスティブデバイス。

【請求項6】

請求項５に記載のメモリスティブデバイスであって、さらに、
前記複数の導電層間コネクタの少なくとも一部に結合されている複数の入力ニューロンと、
前記複数のメモリスティブ層間コネクタの少なくとも一部に結合されている複数の出力ニューロンと、
を備える、メモリスティブデバイス。

【請求項7】

請求項５に記載のメモリスティブデバイスであって、前記第１複数の導電ラインの前記第３部分および前記第２複数の導電ラインの前記第４部分の少なくとも一方は、複数のクラスタを含む、メモリスティブデバイス。

【請求項8】

メモリスティブデバイスであって、
第１複数の導電ラインを備える第１層と、前記第１複数の導電ラインはリソグラフィで規定され、
第２複数の導電ラインを備える第２層と、前記第２層は前記第１層とは異なり、前記第２複数の導電ラインは前記第１複数の導電ラインから絶縁され、前記第２複数の導電ラインはリソグラフィで規定され、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方は、電気的に浮遊しており、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分とメモリスティブに結合されていると共に前記第２複数の導電ラインの第２部分とメモリスティブに結合されている複数のメモリスティブ層間コネクタとを備え、前記複数のメモリスティブ層間コネクタの各々は導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在する、メモリスティブデバイス。

【請求項9】

請求項１に記載のメモリスティブデバイスであって、前記導電部分は、側壁を有する導電ピラーであり、
前記メモリスティブ部分は、前記側壁の少なくとも一部を囲んでいる、メモリスティブデバイス。

【請求項10】

メモリスティブデバイスであって、
第１複数の導電ラインを備える第１層と、前記第１複数の導電ラインはリソグラフィで規定され、
第２複数の導電ラインを備える第２層と、前記第２層は前記第１層とは異なり、前記第２複数の導電ラインは前記第１複数の導電ラインから絶縁され、前記第２複数の導電ラインはリソグラフィで規定され、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分とメモリスティブに結合されていると共に前記第２複数の導電ラインの第２部分とメモリスティブに結合されている複数のメモリスティブ層間コネクタとを備え、前記複数のメモリスティブ層間コネクタの各々は導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在し、前記第１複数の導電ラインの前記第１部分および前記第２複数の導電ラインの前記第２部分の少なくとも一方は各々、導電ブランチ構造によって前記複数のメモリスティブ層間コネクタに結合されている、メモリスティブデバイス。

【請求項11】

請求項１０に記載のメモリスティブデバイスであって、前記複数のメモリスティブ層間コネクタの各々の前記メモリスティブ部分は、前記導電ブランチ構造に近接するメモリスティブ層を備える、メモリスティブデバイス。

【請求項12】

ニューラルネットワークであって、
第１複数の導電ラインを備えている第１層と、前記第１複数の導電ラインはリソグラフィで規定され、
第２複数の導電ラインを備えている第２層と、前記第２層は前記第１層とは異なり、前記第２複数の導電ラインは前記第１複数の導電ラインから絶縁され、前記第２複数の導電ラインはリソグラフィで規定され、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方は、電気的に浮遊しており、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分とメモリスティブに結合されると共に前記第２複数の導電ライン第２部分とメモリスティブに結合されている複数のメモリスティブ層間コネクタと、前記複数のメモリスティブ層間コネクタの各々は、導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は、前記導電部分と、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在し、
前記複数のメモリスティブ層間コネクタに結合されている複数のニューロンと、
を備える、ニューラルネットワーク。

【請求項13】

方法であって、
第１層内に第１複数の導電ラインをリソグラフィで規定し、
第２層内に第２複数の導電ラインをリソグラフィで規定し、前記第２層は、前記第１層とは異なり、前記第２複数の導電ラインは、前記第１複数の導電ラインから絶縁され、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方の各導電ラインは、複数の方向に方向付けられている複数の長軸を有する複数のラインセグメントを備え、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分と結合されると共に前記第２複数の導電ライン第２部分と結合された複数のメモリスティブ層間コネクタを提供することを備え、前記複数のメモリスティブ層間コネクタの各々は、導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は、前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在する、方法。

【請求項14】

方法であって、
第１層内に第１複数の導電ラインをリソグラフィで規定し、前記第１複数の導電ラインをリソグラフィで規定することは、さらに、前記第１複数の導電ラインのために第１方向に方向付けられている第１長軸を規定することを含み、
第２層内に第２複数の導電ラインをリソグラフィで規定し、前記第２層は、前記第１層とは異なり、前記第２複数の導電ラインは、前記第１複数の導電ラインから絶縁され、前記第２複数の導電ラインをリソグラフィで規定することは、さらに、第２方向に方向付けられている第２長軸を規定することを含み、
前記第１方向は、前記第２方向と非ゼロの鋭角をなし、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分と結合されると共に前記第２複数の導電ライン第２部分と結合された複数のメモリスティブ層間コネクタを提供することを備え、前記複数のメモリスティブ層間コネクタの各々は、導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は、前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在する、方法。

【請求項15】

方法であって、
第１層内に第１複数の導電ラインをリソグラフィで規定し、
第２層内に第２複数の導電ラインをリソグラフィで規定し、前記第２層は、前記第１層とは異なり、前記第２複数の導電ラインは、前記第１複数の導電ラインから絶縁され、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分と結合されると共に前記第２複数の導電ライン第２部分と結合された複数のメモリスティブ層間コネクタを提供し、前記複数のメモリスティブ層間コネクタの各々は、導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は、前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在し、
前記複数のメモリスティブ層間コネクタに対応する複数の導電層間コネクタを提供することを備え、前記複数の導電層間コネクタは、前記第１複数の導電ラインの第３部分に電気接続され、前記第２複数の導電ラインの第４部分に電気接続されている、方法。

【請求項16】

請求項１５に記載の方法であって、さらに、
前記複数の導電層間コネクタの少なくとも一部に結合された複数の入力ニューロンを提供し、
前記複数のメモリスティブ層間コネクタの少なくとも一部に結合された複数の出力ニューロンを提供すること、
を備える、方法。

【請求項17】

請求項１６に記載の方法であって、前記第１複数の導電ラインの前記第３部分および前記第２複数の導電ラインの前記第４部分の少なくとも一方は、複数のクラスタを含む、方法。

【請求項18】

方法であって、
第１層内に第１複数の導電ラインをリソグラフィで規定し、
第２層内に第２複数の導電ラインをリソグラフィで規定し、前記第２層は、前記第１層とは異なり、前記第２複数の導電ラインは、前記第１複数の導電ラインから絶縁され、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方は、電気的に浮遊しており、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分と結合されると共に前記第２複数の導電ライン第２部分と結合された複数のメモリスティブ層間コネクタを提供することを備え、前記複数のメモリスティブ層間コネクタの各々は、導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は、前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在する、方法。

【請求項19】

請求項８に記載のメモリスティブデバイスであって、前記導電部分は、側壁を有する導電ピラーであり、
前記メモリスティブ部分は、前記側壁の少なくとも一部を囲んでいる、メモリスティブデバイス。

【請求項20】

請求項８に記載のメモリスティブデバイスであって、前記第１複数の導電ラインは、第１方向に方向付けられている第１長軸を有し、前記第２複数の導電ラインは、第２方向に方向付けられている第２長軸を有し、前記第１方向は、前記第２方向と非ゼロの鋭角をなす、メモリスティブデバイス。

【発明の詳細な説明】

【背景技術】

【0001】

他の出願への相互参照
本願は、２０２０年６月２５日出願の「ＭＥＭＲＩＳＴＩＶＥ ＡＲＲＡＹ ＨＡＶＩＮＧ ＦＬＯＡＴＩＮＧ ＥＬＥＣＴＲＯＤＥＳ」と題する米国仮特許出願第６３／０４４，１０４号および、２０２０年１０月６日出願の「ＳＰＡＲＳＥ ＮＥＵＲＡＬ ＡＲＲＡＹ」と題する米国仮特許出願第６３／０８８，３２５号に基づく優先権を主張し、これらの出願は、すべての目的のために参照により本明細書に組み込まれる。

【0002】

様々な計算用途で、行列乗算が利用されている。例えば、多層のベクトル行列乗算演算が、多層のクロスバーアレイによって実行されうる。かかる用途では、入力信号が、クロスバーアレイの入力に提供される入力ベクトルを形成する。入力信号は、静止画、動画フレーム、および／または、その他の情報のためのデータでありうる。入力信号は、重みの行列を乗じられる。重みの行列は、入力と出力との間の交差点において抵抗によって提供される。クロスバーアレイにおいて、各入力は、出力すべてに接続されている（すなわち、全結合されている）。出力信号は、入力信号へのベクトル行列乗算演算の結果であり、出力ベクトルを形成する。出力ベクトルは、次のクロスバーアレイへの入力ベクトルとして提供されうる。この一連の動作は、処理が完了するまで継続する。したがって、最後のクロスバーアレイの出力がシステムの出力である。クロスバーアレイによって実行されるかかるベクトル行列乗算は、ニューラルネットワークにおいても実行されうる。かかる場合、クロスバーへの入力は、入力ニューロンであり、クロスバーへの出力は、出力ニューロンでありうる。また、複数のクロスバーアレイが、ニューラルネットワーク用途で用いられうる。かかる場合、第１クロスバーアレイへの入力は入力ニューロンである。最後のクロスバーアレイの出力は、出力ニューロンへの出力である。

【0003】

メモリスタは、クロスバーアレイの入力および出力の間に抵抗（すなわち、重み）を提供できる。メモリスタは、デバイスを通った以前の電流またはデバイスにわたって駆動された電圧に依存しうる抵抗を有する。したがって、メモリスタは、クロスバーアレイにプログラム可能な重みを提供する。例えば、クロスバーアレイは、デバイスの２つの異なる層に、第１セットの並列金属ラインと、第２セットの並列金属ラインと、を備える。第１セット内の金属ラインは、第２セット内の金属ラインと名目上直交している。メモリスタは、ラインが交差している位置において、第１セットの並列ラインと第２セットの並列ラインとの間の接続を提供する。かかるアレイが利用されているが、演算（行列乗算など）を実行するための改良メカニズムが求められている。

【図面の簡単な説明】

【0004】

以下の詳細な説明および添付の図面において、本発明の様々な実施形態を開示する。

【0005】

【図1A】メモリスティブデバイスの実施形態の一部を示す図。

【図1B】メモリスティブデバイスの実施形態の一部を示す図。

【図1C】メモリスティブデバイスの実施形態の一部を示す図。

【図1D】メモリスティブデバイスの実施形態の一部を示す図。

【0006】

【図2】メモリスティブデバイスの一部の一実施形態を示す図。

【0007】

【図3】メモリスティブデバイスの一部の一実施形態を示す図。

【0008】

【図4】メモリスティブデバイスの一部の一実施形態を示す図。

【0009】

【図5】メモリスティブデバイスの一部の一実施形態を示す図。

【0010】

【図6】メモリスティブデバイスを提供するための方法の一実施形態を示すフローチャート。

【0011】

【図7A】形成中のメモリスティブデバイスの一実施形態を示す図。

【図7B】形成中のメモリスティブデバイスの一実施形態を示す図。

【図7C】形成中のメモリスティブデバイスの一実施形態を示す図。

【図7D】形成中のメモリスティブデバイスの一実施形態を示す図。

【図7E】形成中のメモリスティブデバイスの一実施形態を示す図。

【図7F】形成中のメモリスティブデバイスの一実施形態を示す図。

【図7G】形成中のメモリスティブデバイスの一実施形態を示す図。

【0012】

【図8】メモリスティブデバイスの一部の一実施形態を示す図。

【0013】

【図9A】形成中のメモリスティブデバイスの一部の一実施形態を示す図。

【図9B】形成中のメモリスティブデバイスの一部の一実施形態を示す図。

【図9C】形成中のメモリスティブデバイスの一部の一実施形態を示す図。

【図9D】形成中のメモリスティブデバイスの一部の一実施形態を示す図。

【図9E】形成中のメモリスティブデバイスの一部の一実施形態を示す図。

【図9F】形成中のメモリスティブデバイスの一部の一実施形態を示す図。

【図9G】形成中のメモリスティブデバイスの一部の一実施形態を示す図。

【0014】

【図10】メモリスティブデバイスの一部の一実施形態を示す図。

【0015】

【図11】メモリスティブデバイスの一部の一実施形態を示す図。

【0016】

【図12】疎結合ニューラルアレイを備えているデバイスの一部の一実施形態を示す図。

【0017】

【図13A】製造中の疎なニューラルアレイを備えているデバイスの一部の一実施形態を示す図。

【図13B】製造中の疎なニューラルアレイを備えているデバイスの一部の一実施形態を示す図。

【図13C】製造中の疎なニューラルアレイを備えているデバイスの一部の一実施形態を示す図。

【図13D】製造中の疎なニューラルアレイを備えているデバイスの一部の一実施形態を示す図。

【図13E】製造中の疎なニューラルアレイを備えているデバイスの一部の一実施形態を示す図。

【0018】

【図14】疎結合ニューラルアレイを利用するための方法の一実施形態を示すフローチャート。

【発明を実施するための形態】

【0019】

本発明は、処理、装置、システム、物質の組成、コンピュータ読み取り可能な記憶媒体上に具現化されたコンピュータプログラム製品、および／または、プロセッサ（プロセッサに接続されたメモリに格納および／またはそのメモリによって提供される命令を実行するよう構成されているプロセッサ）を含め、様々な形態で実施されうる。本明細書では、これらの実施例または本発明が取りうる任意の他の形態が、技術と呼ばれうる。一般に、開示されている処理の工程の順序は、本発明の範囲内で変更されてもよい。特に言及しない限り、タスクを実行するよう構成されるものとして記載されたプロセッサまたはメモリなどの構成要素は、或る時間にタスクを実行するよう一時的に構成された一般的な構成要素として、または、タスクを実行するよう製造された特定の構成要素として実装されてよい。本明細書で用いられている「プロセッサ」という用語は、コンピュータプログラム命令などのデータを処理するよう構成されている１または複数のデバイス、回路、および／または、処理コアを指す。

【0020】

以下では、本発明の原理を示す図面を参照しつつ、本発明の１または複数の実施形態の詳細な説明を行う。本発明は、かかる実施形態に関連して説明されているが、どの実施形態にも限定されない。本発明の範囲は、特許請求の範囲によってのみ限定されるものであり、本発明は、多くの代替物、変形物、および、等価物を含む。以下の説明では、本発明の完全な理解を提供するために、多くの具体的な詳細事項が記載されている。これらの詳細事項は、例示を目的としたものであり、本発明は、これらの具体的な詳細事項の一部または全てがなくとも特許請求の範囲に従って実施可能である。明確にするために、本発明に関連する技術分野で周知の技術事項については、本発明が必要以上にわかりにくくならないように、詳細には説明していない。

【0021】

クロスバーアレイは、ベクトル行列乗算など、様々な用途で用いられる。メモリスタは、デバイスにかかった以前の電圧またはデバイスを通った電流に依存しうる抵抗を有しており、クロスバーアレイにおいてプログラム可能な重みを提供するために利用可能である。プログラム可能な重みとして利用される場合、メモリスタが、各結合点にある。また、クロスバーアレイは、典型的には、密結合される。言い換えると、すべての利用可能な結合が、クロスバーアレイの入力および出力の間でなされる。かかる密結合されたネットワークは、本質的に規則的であり、設計し、構築し、動作させるのに高価かつ複雑でありえ、比較的大きい面積を占めえ、スケーリングが困難でありうる。

【0022】

疎結合された導電ラインの複数の層を備えているメモリスティブデバイスが開示されている。例えば、メモリスティブタデバイスは、少なくとも第１層および第２層を有する。第１層は、リソグラフィで規定された第１複数の導電ラインを備える。第２層は、第１層とは異なっており、第２複数の導電ラインを備える。第２複数の導電ラインは、第１複数の導電ラインから絶縁されている。第２複数の導電ラインも、リソグラフィで規定されたものである。メモリスティブ層間コネクタが、第１複数の導電ラインの第１部分とメモリスティブに結合されると共に、第２複数の導電ラインの第２部分とメモリスティブに結合されている。したがって、メモリスティブ層間コネクタは、第１複数の導電ラインと疎結合されると共に、第２複数の導電ラインと疎結合されている。各メモリスティブ層間コネクタは、導電部分およびメモリスティブ部分を有する。メモリスティブ部分は、導電部分と、第１複数の導電ラインおよび／または第２複数の導電ラインの内の対応するラインとの間にある。いくつかの実施形態において、第１および／または第２複数の導電ラインは浮遊している。

【0023】

このように、メモリスティブデバイスは、疎結合されうる。疎結合ネットワークは、ネットワークの入力および出力の間のすべての可能なまたは利用可能な接続がなされているわけではないネットワークである。したがって、メモリスティブデバイスは、疎結合性の結果として、性能、スケーリング、および／または、圧縮が改善される用途（ニューラルネットワークなど）で利用されてよい。第１層および第２層における導電ラインの幾何形状と、メモリスティブ層間コネクタのレイアウトとを選択することにより、結合の密度が調整されうる。さらに、メモリスティブデバイスの構成要素は、決定論的に（例えば、リソグラフィで）加工されうるが、結合は、本質的に確率論的であってよい。個々の層およびメモリスティブ層間コネクタは、リソグラフィで規定されうるので、（いくぶんランダムに接続された）メモリスティブデバイスも、再現可能に加工されうる。その結果として、かかるメモリスティブデバイスの加工および性能が改善されうる。

【0024】

メモリスティブ層間コネクタの導電部分は、側壁を有する導電ピラーであってよい。いくつかのかかる実施形態において、メモリスティブ部分は、側壁の少なくとも一部を囲んでいる。いくつかの実施形態において、第１および／または第２複数の導電ラインは、導電ブランチ構造によってメモリスティブ層間コネクタに結合されている。いくつかのかかる実施形態において、各メモリスティブ層間コネクタのメモリスティブ部分は、導電ブランチ構造に近接するメモリスティブ層を備える。

【0025】

いくつかの実施形態において、第１複数の導電ラインは、第１方向に方向付けられている第１長軸を有し、第２複数の導電ラインは、第２方向に方向付けられている第２長軸を有する。第１方向は、第２方向と非ゼロの鋭角をなす。メモリスティブ層間コネクタの位置と、第１および第２複数のラインの幾何形状とにより、メモリスティブコネクタは、第１および第２複数の導電ラインに疎結合されている。いくつかの実施形態において、第１および／または第２複数の導電ラインの各導電ラインは、複数の方向に方向付けられている長軸を有するラインセグメントを備える。いくつかの実施形態において、第１および／または第２複数の導電ラインの各導電ラインは、非線形部分を備える。したがって、導電ラインは、非周期的および／または不規則なネットワークを形成する。

【0026】

いくつかの実施形態において、第１複数の導電ラインは、第１結合性を有し、第２複数の導電ラインは、第２結合性を有する。メモリスティブデバイスは、第１結合性よりも低く第２結合性よりも低い第３結合性を有する。したがって、いくつかの実施形態において、メモリスティブ層間コネクタに疎結合された各層における導電ラインだけではなく、メモリスティブデバイスの結合性は、それの層の内の１層の結合性よりも低い。

【0027】

いくつかの実施形態において、メモリスティブデバイスは、さらに、導電層間コネクタを備える。これらの導電層間コネクタは、メモリスティブ層間コネクタに対応しうる。例えば、メモリスティブ層間コネクタおよび導電層間コネクタは、対になっていてよい。導電層間コネクタは、第１複数の導電ラインの第３部分に電気接続され、第２複数の導電ラインの第４部分に電気接続されている。したがって、導電層間コネクタも、第１層および／または第２層における導電ラインに疎結合されうる。メモリスティブデバイスは、さらに、入力ニューロンおよび出力ニューロンを備えてよい。入力ニューロンは、導電層間コネクタに接続されていてよく、一方、出力ニューロンは、メモリスティブ層間コネクタに接続されている。いくつかのかかる実施形態において、メモリスティブ層間コネクタおよび導電層間コネクタに接続されている第１層および／または第２層における導電ラインは、クラスタを形成してよい。

【0028】

また、ニューラルネットワークについて説明する。ニューラルネットワークは、第１複数のリソグラフィティで規定された導電ラインを含む第１層と、第２複数のリソグラフィで規定された導電ラインを含む第２層と、メモリスティブ層間コネクタと、メモリスティブ層間コネクタに結合されているニューロンと、を備える。いくつかの実施形態において、第２層は、省略されてもよい。第１層および第２層は、メモリスティブデバイスに関して記載したものと同様である。同様に、メモリスティブ層間コネクタは、メモリスティブデバイスについて記載したものと同様である。したがって、いくつかの実施形態において、第１および／または第２複数の導電ラインは浮遊している。いくつかの実施形態において、ニューラルネットワークは、導電層間コネクタを備える。これらの導電層間コネクタは、メモリスティブデバイスの文脈で記載したものと類似している。したがって、いくつかの実施形態において、導電ラインとメモリスティブ層間コネクタとの間の個々のメモリスティブ接続は、個別にアドレス可能である。いくつかのかかる実施形態において、メモリスティブ層間コネクタおよび導電層間コネクタに接続されている第１層および／または第２層における導電ラインは、クラスタを形成してよい。

【0029】

メモリスティブデバイスを提供する方法も記載されている。方法は、第１層に第１複数の導電ラインをリソグラフィで規定する工程と、第２層に第２複数の導電ラインをリソグラフィで規定する工程と、を備える。第２層は、第１層とは異なる。第２複数の導電ラインは、第１複数の導電ラインから絶縁されている。方法は、さらに、第１複数の導電ラインの第１部分に結合されると共に第２複数の導電ラインの第２部分に結合されたメモリスティブ層間コネクタを提供する工程を備える。メモリスティブ層間コネクタは、第１複数の導電ラインと疎結合されると共に、第２複数の導電ラインと疎結合される。各メモリスティブ層間コネクタは、導電部分、ならびに、導電部分と、第１および／または第２複数の導電ラインの内の対応するラインとの間にあるメモリスティブ部分、を備える。いくつかの実施形態において、第１および／または第２複数の導電ラインは浮遊している。

【0030】

いくつかの実施形態において、第１複数の導電ラインをリソグラフィで規定する工程は、さらに、第１複数の導電ラインのために第１方向に方向付けられている第１長軸を規定する工程を含む。かかる実施形態において、第２複数の導電ラインをリソグラフィで規定する工程は、第２方向に方向付けられている第２長軸を規定する工程を含む。第１方向は、第２方向と非ゼロの鋭角をなす。いくつかの実施形態において、第１および／または第２複数の導電ラインの各導電ラインは、複数の方向に方向付けられている長軸を有するラインセグメントを備える。

【0031】

いくつかの実施形態において、方法は、複数のメモリスティブ層間コネクタに対応する導電層間コネクタを提供する工程を備える。導電層間コネクタは、第１複数の導電ラインの第３部分に電気接続され、第２複数の導電ラインの第４部分に電気接続されている。いくつかのかかる実施形態において、方法は、入力ニューロンおよび出力ニューロンを提供する工程を備える。入力ニューロンは、導電層間コネクタの少なくとも一部に結合される。出力ニューロンは、メモリスティブ層間コネクタの少なくとも一部に結合される。第１および／または第２複数の導電ラインの一部が、クラスタを形成してよい。

【0032】

いくつかのかかる実施形態において、方法は、メモリスティブ層間コネクタの導電部分に電圧を印加することによって、メモリスティブデバイス内の第１導電ラインへアクセスする工程を備える。いくつかのかかる実施形態において、メモリスティブ接続が、メモリスティブ層間コネクタの導電部分と、対応する導電層間コネクタとの間に電圧差を提供することによって、個別にプログラムされてよい。

【0033】

また、ニューラルデバイスについて説明する。ニューラルデバイスは、少なくとも１つの層を備える。層は、リソグラフィで規定されうる導電ラインを備える。ニューラルデバイスは、さらに、メモリスティブ層間コネクタと、メモリスティブ層間コネクタに対応する導電層間コネクタと、を備える。メモリスティブ層間コネクタは、メモリスティブ層間コネクタが複数の導電ラインと疎結合されるように、導電ラインの第１部分とメモリスティブに結合されている。各メモリスティブ層間コネクタは、導電部分、ならびに、導電部分と、導電ラインの第１部分の内の対応するラインとの間にあるメモリスティブ部分、を備える。導電層間コネクタは、複数の導電ラインの第２部分に電気接続されている。ニューラルデバイスは、さらに、入力ニューロンおよび出力ニューロンを備える。入力ニューロンは、導電層間コネクタの少なくとも一部に結合されている。出力ニューロンは、メモリスティブ層間コネクタの少なくとも一部に結合されている。いくつかの実施形態において、メモリスティブ層間コネクタに結合されている導電ラインの第１部分は、導電ラインのクラスタを含む。したがって、いくつかのかかる実施形態において、導電ライン、導電層間コネクタ、および、メモリスティブ層間コネクタの間の接続は、クラスタを形成する。いくつかの実施形態において、ニューラルデバイスは、導電ラインの複数の層を備える。いくつかのかかる実施形態において、導電ラインの層は、本明細書に記載のメモリスティブデバイスと類似した方法で構成されている。

【0034】

様々な構成が、本明細書に記載されている。構成の特定の組みあわせが示されているが、かかる構成の態様の一部または全部が、別個に、および／または、明示的に論じられていない組みあわせで、提供されてもよい。例えば、特定のメモリスティブデバイスにおける導電ラインのタイプは、層の内の１または複数の層における様々な実施形態（例えば、直線状、曲線状、任意形状、導電ブランチ構造を含むもの、および／または、格子の一部で形成されたもの）からの導電ラインを含んでよい。同様に、特定のデバイスが、層の内の１または複数の層における複数の実施形態（例えば、様々なサイズ、メモリスティブシェル、メモリスティブ層、および／または、メモリスティブタブ）からのメモリスティブ相互接続のタイプを含んでよい。

【0035】

図１Ａ～図１Ｄは、メモリスティブデバイス１００および１００’の実施形態の一部を示す。図１Ａ～図１Ｂは、メモリスティブデバイス１００の層を示す図である。図１Ｃは、メモリスティブデバイス１００の一部を示す断面図である。図１Ｄは、メモリスティブデバイス１００の一実施形態を示している。明確にするために、メモリスティブデバイス１００および１００’の一部のみが図示されており、図１Ａ～図１Ｄは、正確な縮尺または比率ではない。簡単のために、一部の構造のみに符号が付されている。

【0036】

図１Ａ～図１Ｃを参照すると、メモリスティブデバイスは、下層基板１０１を備えており、下層基板１０１の中または上に、デバイス１０６および１０８が形成されていてよい。例えば、デバイス１０６および１０８は、ニューロン（ＣＭＯＳニューロンなど）であってよい。いくつかの実施形態において、その他および／または追加のデバイスが存在してもよい。基板１０１の中に示されているが、デバイス１０６および１０８は、基板１０１の中、上、および／または、上方に形成されてよい。絶縁層１０２が、基板１０１上に示されている。

【0037】

メモリスティブデバイス１００は、層１１１および１２１と、メモリスティブ層間コネクタと、を備える。簡単のために、４つのメモリスティブ層間コネクタ１４０Ａ、１４０Ｂ、１４０Ｃ、および、１４０Ｄ（集合的または一般的に、メモリスティブ層間コネクタ１４０）のみに、符号が付されている。図１Ｃに示すように、メモリスティブ層間コネクタ１４０は、複数の層１１１および１２１を貫通して、それらの層を接続している。メモリスティブ層間コネクタは各々、導電部分１４２およびメモリスティブ部分１４４を備えてよい。簡単のために、メモリスティブ層間コネクタ１４０Ａのみが、導電部分１４２およびメモリスティブ部分１４４に符号を付されている。メモリスティブ部分１４４は、ＨｆＯ_ｘおよび／またはＴｉＯ_ｘ（ここで、ｘは様々な化学量を示す）など、メモリスティブ材料であってよい。導電部分１４２は、Ｃｕ、Ａｌ、および／または、それらの合金など、金属または金属合金であってよい。図の実施形態において、メモリスティブ層間コネクタ１４０は、ビアとして構成されている。したがって、メモリスティブ部分１４４は、導電部分１４２の側壁の周りにシェルを形成してよい。さらに、導電部分１４２は、ピラーとして形成されている。しかしながら、他の実施形態において、メモリスティブ層間コネクタ１４０は、他の構成を有してもよい。例えば、メモリスティブ材料１４４は、導電ピラー１４２の側壁の一部のみを覆っていてもよい。図の実施形態において、層間コネクタ１４０は、層１１１および１２１と実質的に垂直である。ただし、その他の角度も可能である。図の実施形態において、メモリスティブ層間コネクタ１４０は、或る方向のピッチ（図の実施形態における中心間の距離）ｄ１と、垂直方向のピッチｄ２と、オフセットΔと、を有する。

【0038】

メモリスティブ層間コネクタ１４０も、リソグラフィで加工される。例えば、メモリスティブ層間コネクタ１４０の位置と整列された開口部を有するマスクが加工され、露出した構造のエッチングが所望の深さまで実行され、形成されたビアが、メモリスティブ部分１４４および導電部分１４２で再充填されてよい。したがって、メモリスティブ層間コネクタ１４０の位置、サイズ、および、形状は、加工中に決定論的に決定される。

【0039】

層１１１は、導電ライン１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄ、および、１１０Ｅ（集合的または一般的に、導電ライン１１０）を備える。同様に、層１２１は、導電ライン１２０Ａ、１２０Ｂ、１２０Ｃ、１２０Ｄ、１２０Ｅ、および、１２０Ｆ（集合的または一般的に、導電ライン１２０）を備える。導電ライン１１０および１２０は、金属ラインであってよい。例えば、導電ライン１１０および／または１２０は、Ｃｕ、Ａｌ、それらの合金、別の金属、および／または、別の金属合金で形成されてよい。導電ライン１１０は、層１１１においてピッチｐ１を有する。導電ライン１２０は、層１２１においてピッチｐ２を有する。層１１１および１２１は、さらに、それぞれ、絶縁体１１２および１１４を備える。絶縁体１１２および１２２は、侮辱的な誘電体であってよい。例えば、二酸化シリコンが、絶縁体１１２および１２２に用いられてよい。いくつかの実施形態において、絶縁体１１２および／または１２２は、公称で２００ナノメートルの厚さの二酸化シリコン層を含む（ただし、厚さは任意に異なってよい）。いくつかの実施形態において、導電ライン１１０および／または１２０の一部が、メモリスティブ部分を含まない導電層間コネクタを介して、別の層の導電ラインに接続されている。かかる実施形態において、かかる導電ラインは、より長く、複数の層に伸びていると考えられうる。図の実施形態において、導電ライン１２０の長軸は、導電ライン１１０の長軸の方向と非ゼロの鋭角θをなす。図の実施形態において、導電ライン１１０および１２０は、浮遊している（別の構造へ直接的に電気接続されていない）。他の実施形態において、導電ライン１１０および／または１２０の内の１または複数へ直接的な接触がなされてもよい。このように、導電ライン１１０および／または１２０は、浮遊している必要はない。さらに、「ライン」として図示され「ライン」と呼ばれているが、導電ライン１１０および／または１２０は、線分、曲線、および／または、ループ（これらに限定されない）を組み込んだ任意の形状を有してよい。

【0040】

導電ライン１１０および１２０も、リソグラフィで規定（例えば、加工）される。例えば、導電ライン１１０の位置と整列された開口部を有するマスクが加工され、金属層が蒸着され、マスクがリフトオフされてよい。あるいは、導電ライン１１０の位置と整列された開口部を有するマスクが加工され、下層の絶縁層が、絶縁層にトレンチまたは開口部を形成するためにエッチングされ、トレンチ／開口部が金属で充填され、金属がリフトオフされてもよい。他の実施形態において、金属層が蒸着され、導電ライン１１０に対応する領域を覆うマスクが提供され、露出した金属層がエッチングされてもよい。他の技術が、導電ライン１１０を加工するために用いられてもよい。導電ライン１２０は、類似した方法で形成されてよい。したがって、導電ライン１１０および１２０の位置、サイズ、および、形状は、加工中に決定論的に決定される。

【0041】

導電ライン１１０および１２０は、メモリスティブ層間コネクタ１４０にメモリスティブに接続されている。言い換えると、導電ライン１１０および１２０は、メモリスティブ部分１４４を通して導電部分１４２に電気接続されている。メモリスティブ接続のこの領域は、一般に、図１Ｃのメモリスティブ部分１４４内に点線によって示されている。導電ライン１１０または１２０と金属コア１４２との間に挟まれたエリアを囲む点線の各ペアが、単一のメモリスタを形成していると見なされてよい。各メモリスティブ層間コネクタ１４０は、層１１１または１２１における０または１本の導電ライン１１０または１２０に接続されていることが図示されているが、メモリスティブ層間コネクタ１４０は、所与の層における２以上の導電ラインに接触していてもよい。導電ライン１１０および１２０ならびにメモリスティブ層間コネクタ１４０は、層１１０および１２０ならびにメモリスティブデバイス１００が疎結合されるように構成されている。言い換えると、導電ライン１１０は、メモリスティブ層間コネクタ１４０にメモリスティブに疎結合され、導電ライン１２０は、メモリスティブ層間コネクタ１４０にメモリスティブに疎結合されている。疎結合ネットワークは、ネットワークの入力および出力の間のすべての可能なまたは利用可能な接続がなされているわけではないネットワークである。疎結合ネットワークは、クロスバーアレイの入力および出力の間のすべての利用可能な接続がなされている密結合ネットワーク（例えば、クロスバーアレイ）とは対照的である。例えば、導電ライン１１０Ａは、導電ライン１１０Ａに最も近い３つのメモリスティブ層間コネクタ１４０の内の２つのみに電気接続されている（図において物理的に接触／接している）。同様に、導電ライン１１０Ｂは、１つのみのメモリスティブ層間コネクタ１４０Ｂに電気接続されている。いくつかの実施形態において、結合性は、層間コネクタに接続されている層（またはデバイス）内の導電ラインの割合によって示されうる。したがって、導電ライン１１０が、すべてのメモリスティブ層間コネクタ１４０に接続されている場合、結合性は、１である。メモリスティブデバイス１００は、そのように構成されてよい（すなわち、密結合されてよい）。いくつかの実施形態において、メモリスティブデバイス１００の結合性は、その層の内のどの層の結合性よりも低い（すなわち、メモリスティブデバイス１００は、層１１１および層１２１よりも疎結合されている）。いくつかの実施形態において、メモリスティブデバイス１００の結合性が疎であることは、さらなる層に対して維持されうる。例えば、導電ラインの別の疎結合層を導入しても、メモリスティブデバイス１００における結合密度を著しく下げえない（および／または上げえない）。

【0042】

メモリスティブ層間コネクタ１４０との導線１１０の疎結合は、メモリスティブ層間コネクタ１４０ならびに導電ライン１１０および１２０の位置、サイズ、および、形状に基づいてなされてよい。疎結合を達成するために、導電ライン１１０の幾何形状は、導電ライン１２０の幾何形状と異なっている。例えば、導電ライン１２０は、導電ライン１１０の電流路（例えば、長軸）と角度θをなす電流路（例えば、長軸）を提供する。層１１１および１２１の幾何形状のその他の態様が、異なっていてもよい。例えば、疎結合のために、ピッチｐ１およびｐ２が、異なっていてよく（または同じであってよく）、ピッチｐ２が一定である状態でピッチｐ１が層１１１の平面にわたって変化してよく、ピッチｐ１が一定である状態でピッチｐ２が層１２１の平面にわたって変化してよく、ピッチｐ２が層１２１にわたって変化するのと異なる方法でピッチｐ１が層１１１の平面にわたって変化してよく、相対角度θが変化してよく、導電ライン１１０および／または１２０の幅が変化してよく、導電ライン１１０および／または１２０の長さが変化してよく、メモリスティブ層間コネクタ１４０の間の距離（ｄ１および／またはｄ２）が変化してよく、オフセットΔが、疎結合のために変化しおよび／または選択されてよく、層内の導電ライン１１０および／または１２０が平行ではなくてよく、メモリスティブ層間コネクタ１４０のサイズｓが変化しおよび／または調整されてよく、ならびに／もしくは、メモリスティブ層間コネクタ１４０の形状が異なっていてよい。いくつかの実施形態において、導電ライン１１０および／または１２０の形状は、ランダムであってもよい。

【0043】

メモリスティブデバイス１１０ならびに層１１１および１２１が疎結合されていることに加えて、メモリスティブデバイス１００の結合性は、さらなる層の追加によってますますランダムになりうる。例えば、図１Ｄは、メモリスティブデバイス１００’の斜視図である。メモリスティブデバイス１００’は、メモリスティブデバイス１００と類似している。したがって、メモリスティブデバイス１００は、導電ライン１１０および１２０をそれぞれ有する層１１１および１２１と類似している導電ライン１１０および１２０をそれぞれ有する層１１１’および１２１’を備える。さらに、導電部分１４２およびメモリスティブ部分１４４を有するメモリスティブ層間コネクタ１４０は、メモリスティブデバイス１００のものと類似している。メモリスティブデバイス１００’は、さらなる層１３１も備える。したがって、メモリスティブデバイス１００’は、層１３１内に導電ライン１３０を備える。導電ライン１３０は、導電ライン１１０と垂直である。したがって、導電ライン１３０は、導電ライン１２０と非ゼロの鋭角（π／２－θ）をなす。導電ライン１３０も、リソグラフィで形成される。導電ライン１３０の寸法、位置、ピッチ、厚さ、幅、長さ、形状、用いられている材料、および／または、その他の特徴は、導電ライン１１０および／または１２０と類似している。導電ライン１３０は、メモリスティブ層間コネクタ１４０と、ひいては、導電ライン１１０および１２０と、メモリスティブに疎結合されている。さらに、メモリスティブ層間コネクタ１４０と導電ライン１３０との間の結合性は、メモリスティブ層間コネクタ１４０とライン１１０および／または１２０との間の結合性とは異なる。導電ラインのさらなる層（図示せず）が追加されてもよい。いくつかの実施形態において、メモリスティブデバイス１００および／または１００’の疎性は、層の追加に伴って、上昇、低下、または、実質的にそのままでありうる。いくつかの実施形態において、メモリスティブデバイス１００および／または１００’のランダム性および／または不規則性は、さらなる層の追加に伴って、上昇、低下、または、同じままでありうる。

【0044】

動作中、層間コネクタ１４０のメモリスティブ部分１４４は、所望の重みがメモリスティブ層間コネクタ１４０のメモリスティブ部分１４４を通して電流を駆動する（すなわち、電圧を印加する）ようにプログラムされている。導電ライン１１０および１２０ならびに／もしくは導電ライン１１０、１２０、および、１３０は、対応するメモリスティブ層間コネクタ１４０の導電部分１４２に電圧を印加することによって電気的にアクセスされる。いくつかの実施形態において、導電ライン１１０、１２０、および／または、１３０の一部または全部が浮遊している。かかる浮遊導電ライン１１０、１２０、および／または、１３０は、対応するメモリスティブ層間コネクタ１４０を通してのみアクセス可能である。いくつかの実施形態において、メモリスティブ層間コネクタ１４０は、制御電極として機能する。他の実施形態において、さらなる導電層間コネクタが、導電ライン１１０、１２０、および／または、１３０にアクセスするために提供および利用されてよい。

【0045】

メモリスティブデバイス１００および／または１１０’は、プログラマブル抵抗が求められる場合に用いられてよい。メモリスティブデバイス１００および／または１００’は、複雑で、ランダム化され、および／または、疎結合されたネットワークが、リソグラフィで決定論的に形成されることを可能にする。各層１１１／１１１’、１２１／１２１’、および、１３１が、リソグラフィで提供されうるので、各層における導電ライン１１０、１２０、および、１３０の経路が既知である。同様に、メモリスティブ層間コネクタ１４０の位置および幾何形状も所定である。しかしながら、多くの層を備えるメモリスティブデバイスは、層間の差に起因して、本質的によりランダムなネットワークを形成しうる。結果的に、疎なネットワークの利点（ニューラルネットワークにおける生体システムのモデリングの改善、性能の改善、および／または、スケーリングの改善、など）が達成されうる。さらに、各デバイスにおける各層の加工は、簡単かつ再現可能である。（再現可能に加工された）層１１１、１２１、１３１、および、任意の後続の層の幾何形状の差のために、不規則な（例えば、確率論的またはランダムな）ネットワークが形成されうる。同じ不規則なネットワークを有する複数のデバイスが製造されうる。したがって、メモリスティブデバイス１００および１００’内の疎結合のパターンは、ランダム化されるが、再現可能でありうる。結果的に、メモリスティブデバイス１００および／または１００’を用いるシステムの性能が改善されうる。

【0046】

図２は、メモリスティブデバイス２００の一実施形態の一部を示す斜視図である。明確にするために、メモリスティブデバイス２００の一部のみが図示されており、図２は、正確な縮尺ではない。簡単のために、一部の構造のみに符号が付されている。メモリスティブデバイス２００は、メモリスティブデバイス１００および／または１００’と類似している。したがって、メモリスティブデバイス２００は、メモリスティブ層間コネクタ１４０、ならびに、層１１１、１２１、および／または、１３１とそれぞれ類似しているメモリスティブ層間コネクタ２４０、ならびに、層２１１、２２１、２３１を備える。したがって、メモリスティブ層間コネクタ２４０は、導電部分１４２およびメモリスティブ部分１４４とそれぞれ類似している導電部分２４２およびメモリスティブ部分２４４を備える。層２１１は、導電ライン１１０と類似している導電ライン２１０を備える。層２２１は、導電ライン１２０と類似している導電ライン２２０を備える。層２３１は、導電ライン１３０と類似している導電ライン２３０を備える。メモリスティブデバイス２００は、さらに、層２１１、２２１、および／または、２３１、ならびに、導電ライン２１０、２２０、および／または、２３０と類似している導電ライン２５０を備えているさらなる層２５１を備える。したがって、導電ライン２１０、２２０、２３０、および、２５０は、リソグラフィで規定される。

【0047】

導電ライン２１０、２２０、２３０、および、２５０は、導電ライン１１０、１２０、および、１３０よりも任意な形状を有する（例えば、直線ではない）。ただし、導電ライン２１０、２２０、２３０、および、２５０は、それでもフォトリソグラフィで加工されてよい。例えば、異なる方向に伸びる層内の直線状の導電ラインセグメントが交差してよい。交差点において、導電ライン２１０、２２０、２３０、および、２５０は、コーナー、ノード、曲線、および／または、その他の非線形セクションを有する。かかる導電ラインセグメントは、電気接続されており、より任意な形状を有する。かかる非線形の任意形状の導電ライン２１０、２２０、２３０、および、２５０は、より容易に、メモリスティブ層間コネクタ２４０への不規則、無秩序（例えば、ランダム）、および／または、疎な結合性を有しうる。したがって、導電ライン２１０、２２０、２３０、および、２５０は、密結合または疎結合されてよい。ただし、各層２１０、２２０、２３０、および／または、２５０の加工は、それでも決定論的かつ再現可能でありうる。さらに、すべての層２１０、２２０、２３０、および、２５０が、任意形状の導電ライン２１０、２２０、２３０、および、２５０を有するように図示されているが、いくつかの実施形態において、１または複数の層が、直線状の導電ラインを有してもよい。

【0048】

図３は、メモリスティブデバイス３００の一実施形態における層３１１を示す上面図である。明確にするために、メモリスティブデバイス３００の一部のみが図示されており、図３は、正確な縮尺ではない。簡単のために、一部の構造のみに符号が付されている。メモリスティブデバイス３００は、メモリスティブデバイス１００、１００’、および／または、２００と類似している。したがって、メモリスティブデバイス３００は、メモリスティブ層間コネクタ１４０、ならびに、導電ライン１１０および／または２１０と類似している、メモリスティブ層間コネクタ（符号付きのメモリスティブコネクタ３４０Ａ、３４０Ｂ、３４０Ｃ、および、３４０Ｄ（集合的または一般的に、メモリスティブコネクタ３４０）など）、ならびに、導電ライン３１０Ａ、３１０Ｂ、および、３１０Ｃ（集合的または一般的に、導電ライン３１０）を備える。

【0049】

層３１１において、導電ライン３１０の幅と、導電ライン３１０の間の距離（すなわち、ピッチ）とが変化している。したがって、導電ライン３１０Ａおよび３１０Ｂは、距離ｈ１だけ離れており、一方、導電ライン３１０Ｂおよび３１０Ｃは、異なる距離ｈ２だけ離れている。さらに、導電ライン３１０Ｂは、幅ｗ１を有する一方で、導電ライン３１０Ｃは、異なる幅ｗ２を有する。メモリスティブ層間コネクタ３４０の幾何形状も変化している。したがって、様々な距離ｌ１、ｌ２、ｌ３、および、ｌ４が、メモリスティブ層間コネクタ３４０を隔てている。いくつかの実施形態において、その他の方向における距離が変化していてもよい。また、層３１１は、疎結合されている。他の実施形態において、層３１１は、密結合されてもよい。距離が変化しているが、メモリスティブデバイス３００は、それでもリソグラフィで形成されるため、その加工時に決定論的かつ再現可能である。しかしながら、層３１１における変化、および、その他の層（図示せず）における変化が、メモリスティブデバイス３００において、より大きい不規則性を可能にしうる。

【0050】

図４は、メモリスティブデバイス４００の一実施形態における層４１１を示す上面図である。明確にするために、メモリスティブデバイス４００の一部のみが図示されており、図４は、正確な縮尺ではない。簡単のために、一部の構造のみに符号が付されている。メモリスティブデバイス４００は、メモリスティブデバイス１００、１００’、２００、および／または、３００と類似している。したがって、メモリスティブデバイス４００は、メモリスティブ層間コネクタ１４０、ならびに、導電ライン１１０および／または２１０と類似している、メモリスティブ層間コネクタ（符号付きのメモリスティブコネクタ４４０Ａ、４４０Ｂ、４４０Ｃ、および、４４０Ｄ（集合的または一般的に、メモリスティブコネクタ４４０）など）、ならびに、導電ライン４１０Ａ、４１０Ｂ、４１０Ｃ、および、４１０Ｄ（集合的または一般的に、導電ライン４１０）を備える。

【0051】

層４１１において、導電ライン４１０の幅と、導電ライン４１０の間の距離とが変化している。さらに、導電ライン４１０は、平行ではなく、異なる距離にわたって伸びている。例えば、導電ライン４１０Ｂは、図に示した視野の中で終端している。さらに、導電ライン４１０Ｂは、ループを含むよう図示されている。導電ライン４１０Ｃは、コーナーで交わり異なる方向に伸びている複数のラインセグメントを有するだけではなく、幅も変化している。メモリスティブ層間コネクタ４４０の幾何形状も変化している。また、メモリスティブ層間コネクタ４４０は、異なる直径ｓ１およびｓ２を有する。また、層４１１は、疎結合されている。他の実施形態において、層４１１は、密結合されてもよい。幾何形状が変化しているが、メモリスティブデバイス４００は、それでもリソグラフィで提供されるため、その加工時に決定論的かつ再現可能である。層４１１における変化、および、その他の層（図示せず）における変化が、メモリスティブデバイス４００において、より大きい不規則性を可能にしうる。

【0052】

図５は、メモリスティブデバイス５００の一実施形態を示す断面図である。明確にするために、メモリスティブデバイス５００の一部のみが図示されており、図５は、正確な縮尺ではない。簡単のために、一部の構造のみに符号が付されている。メモリスティブデバイス５００は、メモリスティブデバイス１００、１００’、２００、３００、および／または、４００と類似している。したがって、メモリスティブデバイス５００は、メモリスティブ層間コネクタ１４０、ならびに、導電ライン１１０および／または１２０と類似している、メモリスティブ層間コネクタ５４０Ａおよび５４０Ｂ（集合的または一般的に、メモリスティブ層間コネクタ５４０）、ならびに、導電ライン５１０Ａおよび５２０Ａを備える。また、絶縁体１０２、１１２、および、１２２とそれぞれ類似している絶縁体５０２、５１２、および、５２２も示されている。

【0053】

メモリスティブ層間コネクタ５４０Ａおよび５４０Ｂは、異なる深さを有する。したがって、メモリスティブ層間コネクタ５４０Ａは、導電ライン５１０Ａを通して伸びている。しかしながら、メモリスティブ層間コネクタ５４０Ｂは、基板５０１の中まで伸びている。したがって、結合性が、メモリスティブ層間コネクタ１１０が貫通している深さ（例えば、層の数）を用いて制御されてもよい。さらに、メモリスティブ相互接続が、複数のデバイスまで伸ばされてもよい。例えば、メモリスティブ相互接続５４０Ａおよび／または５４０Ｂは、メモリスティブデバイス５００の上面上に加工された導電性（例えば、金属／はんだ）のバンプを介して別のデバイスに接続されてよい。別のメモリスティブデバイスまたはその他の半導体デバイスが、導電バンプにおいてメモリスティブ相互接続５４０Ａおよび／または５４０Ｂに電気接続されてよい。したがって、複数の層における導電ラインがメモリスティブ相互接続を通して結合されてよいだけではなく、複数のデバイスが、メモリスティブ相互接続を介して結合されてもよい。

【0054】

メモリスティブデバイス２００、３００、４００、および／または、５００は、メモリスティブデバイス１００および／または１００’と類似している。したがって、メモリスティブデバイス２００、３００、４００、および／または、５００は、メモリスティブデバイス１００および／または１００’の利点を共有しうる。メモリスティブデバイス２００、３００、４００、および／または、５００は、複雑で、ランダム化され、不規則であり、および／または、疎結合されているが、リソグラフィで決定論的に形成されるネットワークを提供しうる。結果的に、疎なネットワークの利点（ニューラルネットワークにおける生体システムのモデリングの改善、性能の改善、および／または、スケーリングの改善、など）が達成されうる。さらに、各デバイスにおける各層、ならびに、デバイス２００、３００、４００、および／または、５００全体の加工が、簡単かつ再現可能になる。結果として、メモリスティブデバイス２００、３００、４００、および／または、５００を用いるシステムの性能が改善されうる。

【0055】

図６は、メモリスティブデバイスを提供するための方法５８０の一実施形態を示すフローチャートである。明確にするために、一部の工程のみが図示されている。その他および／または追加の手順が、いくつかの実施形態において実行されてもよい。フローの文脈で説明されているが、方法５８０における処理は、並列で実行されてもよく、および／または、インターリーブされてもよい。

【0056】

メモリスティブデバイスの第１層における第１セットの導電ラインが、工程５８２で、リソグラフィで規定される。言い換えると、リソグラフィ（例えば、フォトリソグラフィ、ＵＶリソグラフィ、および／または、ＤＵＶリソグラフィ）が、第１セットの導電ラインを加工する際に用いられる。メモリスティブデバイスの第１層と呼ばれているが、工程５８２で加工される層は、下層構造上に形成されてよい。例えば、基板、ニューロン、絶縁層、導電ライン、その他の半導体デバイス、電極、および／または、その他の構造が、すでに形成されていてよい。さらに、その他の構造が、メモリスティブデバイスのこの層に形成されてもよい。第１セットの導電ラインは、ダマシン処理（絶縁層に提供されたトレンチ内にラインが形成される）、導電層（例えば、金属層）が蒸着およびパターニングされる処理、および／または、その他の技術を用いて、形成されてよい。

【0057】

第２セットの導電ラインが、工程５８４で、メモリスティブデバイスの第２層に対してリソグラフィで規定される。第２セットの導電ラインの一部または全部が、第１セットの導電ラインから絶縁される。したがって、工程５８２または５８４の一部として、絶縁層が、第１セットの導電ライン上に蒸着されてよい。工程５８４の一部として、第２セットの導電ラインも、絶縁されてよい。いくつかの実施形態において、工程５８４は、工程５８２と類似した方法で実行される。導電ラインの後続の層が、工程５８６で任意選択的に加工される。いくつかの実施形態において、工程５８６は、工程５８２および／または５８４と類似した方法で実行される。このように、導電ラインの複数の層が形成されうる。

【0058】

メモリスティブ層間コネクタが、工程５８８で、リソグラフィで提供される。メモリスティブ層間コネクタは、第１層における第１セットの導電ラインの第１部分に結合されると共に、第２層における第２セットの導電ラインの第２部分に結合される。メモリスティブ層間コネクタは、第１複数の導電ラインと疎結合されると共に、第２複数の導電ラインと疎結合されてよい。メモリスティブ層間コネクタは、後続の層における導電ラインの一部にも結合される。例えば、工程５８８は、メモリスティブ層間コネクタの位置に開口部を有するマスクを提供する工程と、メモリスティブデバイスの露出部分を除去（例えば、エッチング）する工程と、を含んでよい。このように、ビアが形成される。次いで、メモリスティブ材料が、ビアの側面を被覆するように蒸着されてよい。次いで、ビアは、導電（例えば、金属）材料で充填される。他の実施形態において、メモリスティブ層間コネクタは、別の方法で形成されてもよい。例えば、メモリスティブ層は、上述したビアの形成の前に、蒸着され、任意選択的にパターニングされてよい。ビアは、メモリスティブ層がメモリスティブ層間コネクタの導電部分と導電ラインとの間に挟まれるように、導電材料で充填されてよい。いくつかの実施形態において、工程５８８の一部が、工程５８２、５８４、および／または、５８６とインターリーブされてもよい。例えば、層の一部が加工された後に、導電ビアが形成されてよい。

【0059】

いくつかの実施形態において、さらなる導電層間コネクタが、工程５９０で加工される。これらの導電層間コネクタは、リソグラフィで形成されてよい。例えば、工程５９０は、導電層間コネクタの位置に開口部を有するマスクを提供する工程と、メモリスティブデバイスの露出部分を除去（例えば、エッチング）する工程と、を含んでよい。このように、ビアが形成される。次いで、ビアは、導電層間コネクタを提供するために、導電（例えば、金属）材料で充填される。このように、メモリスティブデバイスが形成されてよい。

【0060】

例えば、図７Ａ～図７Ｇは、方法５８０を用いて形成中のメモリスティブデバイス６００の一実施形態を示す。明確にするために、メモリスティブデバイス６００の一部のみが図示されており、図７Ａ～図７Ｇは、正確な縮尺ではない。簡単のために、一部の構造のみに符号が付されている。図７Ａ～図７Ｂは、方法５８０の開始前のメモリスティブデバイス６００を示している。したがって、下層の絶縁基板および埋め込みパッド６４１が示されている。パッド６４１は、絶縁基板上に形成された金属パッド（例えば、金属０）であってよい。パッド６４１は、形成されているメモリスティブ層間コネクタの一部であると見なされてもよいし、メモリスティブ層間コネクタが電気接続されうる別個の構成要素であると見なされてもよい。いくつかの実施形態では、その他のデバイス（図示せず）も形成されている。例えば、ニューロンまたはその他のデバイスが、絶縁基板の上または中に提供されていてもよい。図７Ｂは、絶縁層６０２（例えば、絶縁体１）が埋め込みパッド６４１上に形成された後のメモリスティブデバイス６００を示している。

【0061】

図７Ｃは、方法５８０の工程５８２で絶縁層１０２上に形成された第１層６１１のための導電ライン（例えば、金属１）６１０を示している。いくつかの実施形態において、導電ライン６１０は、絶縁層１０２上に形成されている。かかる実施形態において、導電ライン６１０は、絶縁誘電体の次の層（図７Ｃでは図示せず）によって絶縁される。いくつかの実施形態において、ダマシン処理が、工程５８２で用いられてよい（例えば、絶縁層におけるトレンチの形成後に、トレンチ内に金属ラインを形成する）。ただし、その他の技術が用いられてもよい。いくつかの実施形態において、導電ライン６１０は、下層の埋め込みパッド６４１に電気接続される。導電ライン６１０、層６１１、ならびに、絶縁体６０２は、導電ライン１１０、層１１１、ならびに、絶縁体１０２または１１２と類似している。

【0062】

図７Ｄは、工程５８４で第２層に第２セットの導電ラインを形成した後のメモリスティブデバイス６００を示している。さらに、工程５８４は、工程５８２と類似した方法で実行されてよい。このように、第２層６２１における導電ライン６２０が、絶縁層６２２に形成されている。絶縁層６２２は、第２絶縁層（絶縁体２）であってよい。第２セットの導電ライン６２０は、第２金属層（金属２）であってよい。導電ライン６２０は、導電ライン６１０と非ゼロの鋭角をなすように形成されている。したがって、導電ライン６２０、層６２１、および、絶縁体６２２は、導電ライン１２０、層１２１、および、絶縁体１２２と類似している。

【0063】

図７Ｅは、工程５８６が実行された後のメモリスティブデバイス６００を示している。したがって、メモリスティブデバイス６００は、第３絶縁層６３２（例えば、絶縁層３）と第３セットの導電ライン６３０（例えば、金属３）とを含む第３層６３１を備える。図の実施形態において、導電ライン６３０は、導電ライン６１０と垂直である。ただし、その他の角度も可能である。導電ライン６３０、層６３１、および、絶縁体６３２は、導電ライン１３０、層１３１、および、絶縁体１３２と類似している。

【0064】

図７Ｆは、工程５８８の一部でメモリスティブ層間コネクタ６４０のメモリスティブ部分を形成したメモリスティブデバイス６００を示している。いくつかの実施形態において、メモリスティブ層間コネクタ６４０は、少なくとも層１１１における導電ライン１２０（例えば、金属１）に、かつ、いくつかの実施形態において、下層の埋め込みパッド６４１（例えば、金属０）に、ビアを提供することによって形成される。メモリスティブ材料が、蒸着されている。メモリスティブ材料６４２は、ビアの側壁の少なくとも一部（または全部）を覆っている。ただし、図７Ｆに示されているように、各ビアの中央部分は空っぽのままであってよい。他の実施形態において、メモリスティブ材料の一部が除去されてもよい。

【0065】

図７Ｇは、工程５８８の一部でメモリスティブ層間コネクタ６４０の導電部分６４２（例えば、金属ピラー）を形成した後のメモリスティブデバイス６００を示している。このように、導電ピラー６４２（例えば、コア）が、ビアの各々に提供され、メモリスティブ層間コネクタ６４０が形成されている。図７Ｆ～図７Ｇは、この順序で、ビアが複数の金属層を通して形成され、複数の金属層のためのメモリスティブ材料が形成され、複数の金属層のための導電ピラーが形成されることを示している。他の実施形態において、ビアは、単一の金属層を通して形成されてもよく、後続の金属層が形成される前に形成された金属層のためのメモリスティブ材料および導電ピラー（例えば、金属）が形成される。メモリスティブ層間コネクタのかかる部分は、図に示すメモリスティブ層間コネクタを形成するように、整列およびスタックされてよい。いくつかの実施形態において、メモリスティブ層間コネクタは、いくつかの金属層だけを通して形成されてもよい（例えば、金属１と金属２との間に形成されるが金属２と金属３との間に形成されない、もしくは、金属２と金属３との間のみに形成される）。

【0066】

このように、メモリスティブデバイス（メモリスティブデバイス６００など）が、リソグラフィで加工されうる。したがって、メモリスティブデバイス６００は、メモリスティブデバイス１００、１００’、２００、３００、４００、および／または、５００の利点を共有しうる。メモリスティブデバイス６００は、複雑で、ランダム化され、不規則であり、および／または、疎結合されているが、リソグラフィで決定論的に形成されるネットワークを提供しうる。結果的に、疎なネットワークの利点（ニューラルネットワークにおける生体システムのモデリングの改善、性能の改善、および／または、スケーリングの改善、など）が達成されうる。さらに、各デバイスにおける各層、および、デバイス６００自体の加工が、簡単かつ再現可能になる。結果として、メモリスティブデバイス６００を用いるシステムの性能が改善されうる。

【0067】

図８は、メモリスティブデバイス７００の一実施形態の一部を示す平面図である。明確にするために、メモリスティブデバイス７００の一部のみが図示されており、図８は、正確な縮尺ではない。簡単のために、一部の構造のみに符号が付されている。メモリスティブデバイス７００は、メモリスティブデバイス１００、１００’、２００、３００、４００、５００、および／または、６００と類似している。したがって、メモリスティブデバイス７００は、メモリスティブ層７１１と、メモリスティブ層間コネクタ７４０Ａ、７４０Ｂ、７４０Ｃ、および、７４０Ｄ（一般的または集合的に、メモリスティブ層間コネクタ７４０）と、導電ライン７１０Ａ、７１０Ｂ、および、７１０Ｃ（一般的または集合的に、導電ライン７１０）と、を備える。層７１１、メモリスティブ層間コネクタ７４０、ならびに、導電ライン７１０は、層１１１、１２１、および／または、１３１、メモリスティブ層間コネクタ１４０、ならびに、導電ライン１１０、１２０、および／または、１３０とそれぞれ類似している。

【0068】

メモリスティブデバイス７００は、さらに、導電ブランチ構造７１４Ａ、７１４Ｂ、および、７１４Ｃ（一部のみに符号が付されている）（一般的または集合的に、導電ブランチ構造７１４）を備える。いくつかの実施形態において、導電ブランチ構造７１４は、短い金属ラインセグメントである。導電ブランチ構造７１４は、対応するメモリスティブ層間コネクタ７４０と導電ライン７１０との間に伸びている。列内のすべてのメモリスティブ層間コネクタ７４０が、導電ブランチ構造７１４を通して近くの導電ライン７１０にメモリスティブに接続されているように示されているが、いくつかの実施形態において、列内のより少ない（ゼロを含む）メモリスティブ層間コネクタ７４０が、近くの導電ライン７１０に結合されていてもよい。例えば、特定の層における導電ブランチ構造７１４の一部が省略されてもよい。（もしあれば）省略される導電ブランチ構造が、層の間で異なってもよい。導電ブランチ構造７１４は、導電ライン７１０と類似した方法でリソグラフィでによって加工されてよい。

【0069】

メモリスティブデバイス７００は、メモリスティブデバイス１００、１００’、２００、３００、４００、５００、および／または、６００の利点を共有しうる。メモリスティブデバイス７００は、複雑で、ランダム化され、不規則であり、および／または、疎結合されているが、リソグラフィで決定論的に形成されるネットワークを提供しうる。結果的に、疎なネットワークの利点（ニューラルネットワークにおける生体システムのモデリングの改善、性能の改善、および／または、スケーリングの改善、など）が達成されうる。さらに、各デバイスにおける各層、および、デバイス７００の加工が、簡単かつ再現可能になる。結果として、メモリスティブデバイス７００を用いるシステムの性能が改善されうる。

【0070】

図９Ａ～図９Ｇは、形成中のメモリスティブデバイス８００の一部の一実施形態を示す。明確にするために、メモリスティブデバイス８００の一部のみが図示されており、図９Ａ～図９Ｇは、正確な縮尺ではない。簡単のために、一部の構造のみに符号が付されている。メモリスティブデバイス８００は、メモリスティブデバイス７００と類似している。メモリスティブデバイス８００は、方法５８０を用いて形成されてよく、方法５８０の文脈で説明されている。ただし、その他の技術が、メモリスティブデバイス８００の形成に用いられてもよい。図９Ａ～図９Ｂは、方法５８０の開始前のメモリスティブデバイス８００を示している。したがって、下層の絶縁基板および埋め込みパッド８４１が示されている。パッド８４１は、絶縁基板上に形成された金属パッド（例えば、金属０）であってよい。パッド８４１は、形成されているメモリスティブ層間コネクタの一部であると見なされてもよいし、メモリスティブ層間コネクタが電気接続されうる別個の構成要素であると見なされてもよい。いくつかの実施形態では、その他のデバイス（図示せず）も形成されている。例えば、ニューロンまたはその他のデバイスが、絶縁基板の上または中に提供されていてもよい。図８Ｂは、絶縁層８０２（例えば、絶縁体１）が埋め込みパッド８４１上に形成された後のメモリスティブデバイス８００を示している。

【0071】

図９Ｃは、方法５８０の工程５８２で絶縁層１０２上に形成された第１層８１１のための導電ライン（例えば、金属１）８１０を示している。いくつかの実施形態において、導電ライン８１０は、絶縁層８０２上に形成されている。かかる実施形態において、導電ライン８１０は、絶縁誘電体の次の層（図９Ｃでは図示せず）によって絶縁される。いくつかの実施形態において、ダマシン処理が、工程５８２で用いられてよい（例えば、絶縁層８０２におけるトレンチの形成後に、トレンチ内に金属ラインを形成する）。ただし、その他の技術が用いられてもよい。いくつかの実施形態において、導電ライン８１０は、下層の埋め込みパッド８４１に電気接続されている。導電ライン８１０、層８１１、ならびに、絶縁体８０２は、導電ライン１１０、層１１１、ならびに、絶縁体１０２または１１２と類似している。

【0072】

図９Ｄは、方法５８０の工程５８８の一部として、導電ライン８１０上へのメモリスティブ材料８４４の層の形成を示している。メモリスティブ材料８４４は、メモリスティブ層間コネクタで用いられてよい。図の実施形態では、メモリスティブ材料８４４のシートが蒸着されている。いくつかの実施形態において、メモリスティブ材料８４４は、メモリスティブタブが、導電ライン８１０と、形成される導電ブランチ構造（図９Ｄでは図示せず）とに近い領域のみに存在するように、パターニングされる。

【0073】

図９Ｅは、導電ライン８１０のための導電ブランチ構造８１４の形成を示している。ブランチ構造８１４は、ブランチ構造７１４と類似している。ただし、図の実施形態において、ブランチ構造８１４は、メモリスティブ層によって対応する主な導電ライン８１０から分離されている。しかしながら、ブランチ構造は、それでも、導電ライン８１０（ひいては第１金属層）の一部と見なされてよい。したがって、工程５８２の一部が、導電ブランチ構造８１４に対して実行されたと見なされてよい。

【0074】

図９Ｆは、方法５８０の工程５８８の一部として導電（例えば、金属）接続８４２を形成した後のメモリスティブデバイス８００を示している。いくつかの実施形態において、導電体８４２は、下層の金属パッドに電気接続している。したがって、ビアが、層８１１（金属１）および絶縁層８０２（絶縁層１）を通して埋め込みパッド８４１（金属０）へ形成されてよい。ビアは、導電材料８４２（例えば、金属）で充填される。このように、メモリスティブ材料８４４および導電体８４２の一部を含むメモリスティブ層間コネクタ８４０が形成される。代替実施形態において、ビアは、図１に示したものと類似するメモリスティブシェル／層を備えてもよい。ただし、図の実施形態において、かかる追加のメモリスティブ材料は利用されない。

【0075】

この処理は、工程５８４、５８６、および、５８８で、後続の金属層に対して繰り返される。工程５８４で形成された第２層８２１を備えているメモリスティブデバイス８００が、図９Ｇに示されている。図の実施形態において、金属ライン８２０が、工程８４で絶縁層８２２に形成されている。別のメモリスティブ層８４４’および別の導電部分８４２’が形成されている。メモリスティブ層間コネクタが、メモリスティブ部分８４４および８４４’と、導電部分８４２および８４２’と、を備える。このように、メモリスティブ層間コネクタ８４０の形成が、方法５８０の工程５８８において継続した。したがって、メモリスティブ相互接続８４０は、まだ、導電ライン８１０および８２０とメモリスティブに結合されている。ただし、メモリスティブ相互接続８４０は、メモリスティブシェルの代わりに、メモリスティブ層８４４および８４４’で構成されている。図の実施形態において、導電ライン８２０は、導電ライン８１０と垂直である。ただし、後続の層の導電ラインは、異なる方向に伸びてもよい。いくつかの実施形態において、層８１１および／または８２１は、任意の形状を有する導電ラインを備えてよい。いくつかの実施形態において、各層は、異なる（例えば、独自の）配線パターンを有する。

【0076】

メモリスティブデバイス８００は、メモリスティブデバイス１００、１００’、２００、３００、４００、５００、６００、および／または、７００の利点を共有しうる。メモリスティブデバイス８００は、複雑で、ランダム化され、不規則であり、および／または、疎結合されているが、リソグラフィで決定論的に形成されるネットワークを提供しうる。結果的に、疎なネットワークの利点（ニューラルネットワークにおける生体システムのモデリングの改善、性能の改善、および／または、スケーリングの改善、など）が達成されうる。さらに、各デバイスにおける各層、および、デバイス８００の加工が、簡単かつ再現可能になる。結果として、メモリスティブデバイス８００を用いるシステムの性能が改善されうる。

【0077】

図１０は、メモリスティブデバイス９００の一実施形態の一部を示す斜視図である。明確にするために、メモリスティブデバイス９００の一部のみが図示されており、図１０は、正確な縮尺ではない。簡単のために、一部の構造のみに符号が付されている。メモリスティブデバイス９００は、メモリスティブデバイス１００、１００’、２００、３００、４００、５００、６００、７００、および／または、８００と類似している。簡単のために、１つの層９１１のみが図示されている。ただし、メモリスティブデバイス９００は、複数の層を備えてよい。メモリスティブデバイス９００は、メモリスティブ層間コネクタ１４０および８４０、ならびに、導電ライン１１０および８１０とそれぞれ類似しているメモリスティブ層間コネクタ９４０、ならびに、導電ライン９１０を備える。

【0078】

メモリスティブデバイス９００は、さらに、導電ブランチ構造９１４（１つのみに符号が付されている）を備える。いくつかの実施形態において、導電ブランチ構造９１４は、短い金属ラインセグメントである。導電ブランチ構造９１４は、対応するメモリスティブ層間コネクタ９４０と導電ライン９１０との間に伸びている。導電ブランチ構造９１４は、導電ライン９１０と類似した方法でリソグラフィでによって加工されてよい。

【0079】

図の実施形態において、メモリスティブデバイス９００は、導電ブランチ構造９１４と導電ライン９１０との間に挟まれたメモリスティブ層タブ９４４を備える。このように、メモリスティブデバイス９００は、メモリスティブデバイス８００と類似しているが、メモリスティブデバイス８００では、メモリスティブ層８４４がパターニングされている。

【0080】

メモリスティブデバイス９００は、メモリスティブデバイス１００、１００’、２００、３００、４００、５００、６００、７００、および／または、８００の利点を共有しうる。メモリスティブデバイス９００は、複雑で、ランダム化され、不規則であり、および／または、疎結合されているが、リソグラフィで決定論的に形成されるネットワークを提供しうる。結果的に、疎なネットワークの利点（ニューラルネットワークにおける生体システムのモデリングの改善、性能の改善、および／または、スケーリングの改善、など）が達成されうる。さらに、各デバイスにおける各層、および、デバイス９００の加工が、簡単かつ再現可能になる。結果として、メモリスティブデバイス９００を用いるシステムの性能が改善されうる。

【0081】

図１１は、メモリスティブデバイス１０００の一実施形態の一部を示す平面図である。明確にするために、メモリスティブデバイス１０００の一部のみが図示されており、図１１は、正確な縮尺ではない。簡単のために、一部の構造のみに符号が付されている。メモリスティブデバイス１０００は、メモリスティブデバイス１００、１００’、２００、３００、４００、５００、６００、７００、８００、および／または、９００と類似している。１つの層のみが図示されている。ただし、メモリスティブデバイス１０００は、複数の層を備えてよい。メモリスティブデバイス１０００は、導電ライン１１０、８１０、および／または、９１０、導電ブランチ構造８１４および／または９１４、ならびに、メモリスティブ層間コネクタ１４０、８４０、および／または、９４０とそれぞれ類似している導電ライン１０１０（１つのみに符号が付されている）、導電ブランチ構造１０１４（１つのみに符号が付されている）、ならびに、メモリスティブ層間コネクタ１０４０（１つのみに符号が付されている）。メモリスティブ材料が、メモリスティブ層間コネクタ１０４０の導電ピラーを囲むシェルとして、または、導電ブランチ構造１０１４と導電ライン１０１０との間のタブとして、組み込まれてよい。

【0082】

また、導電層間コネクタ１０６０が示されている。１つの導電層間コネクタ１００のみが示されているが、２以上のコネクタがデバイス内に存在してもよい。導電層間コネクタ１０６０は、（例えば、図５の文脈で説明したのと類似する導電バンプを介して）別の層、複数の他の層、および／または、他のデバイスへの電気接続を提供しうる。あるいは、導電層間コネクタは、単に金属パッドであってもよい。導電層間コネクタ１０６０は、導電ライン１０７０と結合されており、導電ライン１０７０は、メモリスティブ層間コネクタ１０４０への電気接続を提供する。図１１に示すように、導電ライン１０１０および１０７０は、交差しているにもかかわらず短絡されていない。導電層間コネクタ１０６０は、短絡ビアとして機能しうる。例えば、導電層間コネクタ１０６０は、「破断した」ラインの修理に役立ち、および／または、金属ラインの有効長を伸ばしうる。したがって、より高い密度の結合性が達成されうる。

【0083】

このように、メモリスティブデバイス（メモリスティブデバイス１０００など）が、リソグラフィで加工されうる。したがって、メモリスティブデバイス１０００は、メモリスティブデバイス１００、１００’、２００、３００、４００、５００、６００、７００、８００、および／または、９００の利点を共有しうる。メモリスティブデバイス１０００は、複雑で、ランダム化され、不規則であり、および／または、疎結合されているが、リソグラフィで決定論的に形成されるネットワークを提供しうる。結果的に、疎なネットワークの利点（ニューラルネットワークにおける生体システムのモデリングの改善、性能の改善、および／または、スケーリングの改善、など）が達成されうる。さらに、各デバイスにおける各層、および、デバイス１０００自体の加工が、簡単かつ再現可能になる。結果として、メモリスティブデバイス１０００を用いるシステムの性能が改善されうる。

【0084】

導電層間コネクタは、いくつかの応用例において、他の目的および／またはさらなる目的に対して利用されてもよい。例えば、図１２は、疎結合ニューラルアレイを備えているデバイス１１００の一実施形態を示す平面図である。明確にするために、メモリスティブデバイス１１００の一部のみが図示されており、図１２は、正確な縮尺ではない。簡単のために、一部の構造のみに符号が付されている。図１２において、単一の層１１１１が示されている。メモリスティブデバイス１１００は、複数の層を備えてもよい。例えば、層１１１１（および／または上述のその他の層）と類似したさらなる層が備えられてよい。ただし、かかる層は、層１１１１とは異なる導電経路（すなわち、様々な構成要素の幾何形状）を有しうる。メモリスティブデバイス１１００の構成要素の一部または全部が、メモリスティブデバイス１００、１００’、２００、３００、４００、５００、６００、７００、８００、９００、および、１０００に関して論じたように、リソグラフィで加工されてよい。

【0085】

デバイス１１００において、図に示す層１１１１の下または上に存在しうるニューロン（図示せず）への接続がなされる。例えば、ニューロンは、図のデバイス１１００の一部の下に存在してよい。したがって、下層の断面図は、図１Ｃのデバイス１０６および１０８と類似しているデバイスを含みうる。

【0086】

デバイス１１００は、絶縁体１１０１と、導電層間コネクタ１１６０（黒丸、一部のみに符号が付されている）と、メモリスティブ層間コネクタ１１４０（白丸、１つのみに符号が付されている）と、導電ライン１１１０（黒いラインセグメントから形成されており、一部のみに符号が付されている）と、を備える。導電層間コネクタ１１６０およびメモリスティブ層間コネクタ１１４０は、下層の（または上層の）ニューロンへの接続の長方形（例えば、正方形）格子を形成していると見なされてよい。他の実施形態において、異なる格子が用いられてもよい。導電層間コネクタ１１６０は、導電層間コネクタ１０６０と類似している。したがって、導電層間コネクタ１１６０は、メモリスティブシェルまたは類似の構成要素を備えていない。その結果として、導電層間コネクタ１１６０への直接的な電気接触がなされうる。導電層間コネクタ１１６０と導電ライン１１１０との間の電気接触は、導電ブランチセグメント１１７０（黒い輪郭の白いセグメントであり、一部のみに符号が付されている）を介してなされる。導電ブランチセグメント１１７０は、導電ブランチ構造１１１４と類似しているが、導電ライン１１１０を導電層間コネクタ１１６０に接続している。いくつかの実施形態において、導電層間コネクタ１１６０は、層１１１１の下に存在しうる入力ニューロン（図１２では図示せず）へ電気接続されている。

【0087】

メモリスティブ層間コネクタ１１４０は、メモリスティブ層間コネクタ１４０、２４０、３４０、４４０、５４０、６４０、７４０、８４０、９４０、および／または、１０４０の内の１または複数と類似している。したがって、メモリスティブ層間コネクタ１１４０は、導電ライン１１１０へメモリスティブに結合されている。図の実施形態において、メモリスティブ層間コネクタ１１４０は、導電ブランチ構造１１１４（灰色のラインセグメント、一部のみに符号が付されている）によって導電ライン１１１０へメモリスティブに結合されている。導電ブランチ構造１１１４は、導電ブランチ構造７１４、８１４、９１４、および／または、１０１４と類似している。他の実施形態において、メモリスティブ層間コネクタ１１４０と導電ライン１１１０との間の接続は、別の方法でなされてもよい。例えば、導電ライン１１１０およびメモリスティブ層間コネクタ１１４０は、図１Ａ～図１Ｄに示したように、直接的な接触を介してメモリスティブに接続されてもよい。いくつかの実施形態において、メモリスティブ層間コネクタ１１４０は、層１１１１の下に存在しうる出力ニューロン（図１２では図示せず）へ結合されている。

【0088】

導電ライン１１１０のセグメントは、ノード１１１８（灰色の円、一部のみに符号が付されている）に接続されまたは終端している。ノード１１１８は、金属（例えば、Ｃｕ）などの導電体で形成されている。かかるセグメントで形成された導電ライン１１１０は、任意の形状を有してよく、クラスタと見なされてよい。例えば、導電ライン１１１０（黒いラインセグメント）を含む１つのクラスタ１１８０が、図１１において破線１１８０で囲まれている。その他のクラスタには、明確にするために符号が付されていない。導電ライン１１１０は、メモリスティブ層間コネクタ１１４０および導電層間コネクタ１１６０と疎結合されている（およびそれらのコネクタを介して疎結合されている）。図の実施形態において、各クラスタ１１８０は、１つの導電層間コネクタ１１６０および複数のメモリスティブ層間コネクタ１１４０と結合されている。したがって、各クラスタ１１８０は、１つの入力ニューロンと接続され、複数の出力ニューロンとメモリスティブに接続されている。他の実施形態において、その他の結合性も可能である。

【0089】

導電層間コネクタ１１６０は、絶縁体１１０１および任意の所望の下層（または上層）を通して入力ニューロンまで伸びている。いくつかの実施形態において、各導電層間コネクタ１１６０は、１つの入力ニューロンへ電気接続されている。メモリスティブ層間コネクタ１１４０は、絶縁体１１０１および任意の所望の下層（または上層）を通して出力ニューロンまで伸びている。いくつかの実施形態において、各メモリスティブ層間コネクタ１１４０は、１つの出力ニューロンへ接続されている。したがって、コネクタ１１４０および１１６０が電気的結合を提供するニューロンは、（導電層間コネクタ１１６０へ接続された）入力ニューロンおよび（メモリスティブ層間コネクタ１１４０へ接続された）出力ニューロンに分配されていると見なされうる。いくつかの実施形態において、導電層間コネクタ１１６０およびメモリスティブ層間コネクタ１１４０の役割は、入れ換えられてもよい。したがって、かかる実施形態では、メモリスティブ層間コネクタ１１４０が、入力ニューロンへ電気接続されてよく、一方、層間コネクタ１１６０が、出力ニューロンへ電気接続される。導電層間コネクタ１１６０が、メモリスティブ層間コネクタ１１４０に対応していてもよい。例えば、図の実施形態において、導電層間コネクタ１１６０およびメモリスティブ層間コネクタ１１４０は、対になっている。いくつかの実施形態において、導電層間コネクタ１１６０とメモリスティブ層間コネクタ１１４０との間に一対一の対応関係がある必要はない。

【0090】

メモリスティブデバイス１１００において、個々のメモリスタ（すなわち、出力ニューロンに対する重み）は、個別にアドレスされうる。言い換えると、個々のメモリスタの抵抗（特定の層のためのメモリスティブ相互接続１１４０の部分）が、個別にプログラムされうる。例えば、符号の付されたクラスタ１１８０において、対応する導電ライン１１１０、導電ブランチ構造１１１４（符号の付されたクラスタ１１８０内では符号を付されていない）、および、導電層間コネクタ１１６０は、ノード（すべてが同じ電位にある／短絡されている）と見なされうる。個々の電圧差が、符号の付されたクラスタ１１８０内の導電層間コネクタ１１６０と、直接的に接続されているメモリスティブ層間接続１１４０（符号の付されたクラスタ１１８０について、１つのみに符号が付されている）のいずれかとの間に確立されうる。例えば、ゼロボルトの電圧が、入力ニューロン（すなわち、符号の付されたクラスタ１１８０の導電層間コネクタ１１６０）に接続されてよく、４ボルトの電圧が、クラスタ１１８０について、符号の付されたメモリスティブ層間コネクタ１１４０（ひいては、対応する出力ニューロン）に接続されてよい。導電ライン１１１０とメモリスティブ層間コネクタ１１４０のメモリスティブ部分とを通る電流が、対応する重みに対してプログラムされる。同様の手順が、符号の付されたクラスタ１１８０内のその他のメモリスティブ層間コネクタ１１４０のための重みをプログラムするために実行されてよい。重み（メモリスタの抵抗）は、類似した方法でその他のクラスタ１１８０に結合されているその他の出力ニューロンに対してプログラムされうる。したがって、メモリスティブデバイス１１００において、メモリスティブ層間コネクタ１１４０を通して形成されたメモリスティブデバイスは、個別にプログラムされうる。

【0091】

さらに、メモリスティブデバイス１１００は、入力ニューロンと出力ニューロンとの間に、様々なタイプの疎結合性（例えば、非常に疎な結合性、より密な疎結合性、局所的／短距離の結合性、長距離の結合性）を提供しうる。１つの層１１１１のみが示されているが、いくつかの実施形態が、異なる構成の格子、導電ライン１１１０、クラスタ１１８０、ならびに／もしくは、コネクタ１１４０および／または１１６０への接続を有する複数の層を備えてもよい。このように、様々な結合性と、結合パターンにおける高い柔軟性が提供されうる。これは、形成されうる結合パターンにおける高い柔軟性を可能にする。非常に疎な結合性から非常に密な結合性（それでも、おそらくは疎である）までの範囲が、層間および層内で提供されうる。さらに、層１１１１ひいてはメモリスティブデバイス１１００の規則性（もしくは、不規則性およびランダム性）が、制御されうる。メモリスタが、メモリスティブ層間コネクタ１１６０に対して形成されるので、すべてのメモリスタの個々の制御が、層１１１１のネットワークにおいて提供されうる。さらに、導電格子クラスタ１１８０の形成、ひいては、結合性の程度およびタイプが、制御されうる。したがって、デバイス１１００の加工と形成の再現性が改善されうる。いくつかの実施形態において、完全並列畳み込みが、可能でありうる。その結果として、ニューロンのかかる疎結合アレイを用いるデバイスの性能が改善されうる。

【0092】

図１３Ａ～図１３Ｅは、製造中の疎なニューラルアレイを備えているデバイス１２００の一部の一実施形態を示す図である。明確にするために、メモリスティブデバイス１２００の一部（すなわち、単一の層）のみが図示されており、図１３Ａ～図１３Ｅは、正確な縮尺ではない。簡単のために、一部の構造のみに符号が付されている。メモリスティブデバイス１２００は、メモリスティブデバイス１１００と類似している。メモリスティブデバイス１２００は、方法５８０を用いて形成されてよく、方法５８０の文脈で説明されている。ただし、その他の技術が、メモリスティブデバイス１１００の形成に用いられてもよい。

【0093】

図１３Ａは、方法５８０の工程５９０を用いて、絶縁体１２０１を通して導電層間コネクタ１２６０（黒丸、１つのみに符号が付されている）を形成した後のデバイス１２００を示している。したがって、導電層間コネクタ１２６０は、リソグラフィで加工されている。導電層間コネクタ１２６０は、導電層間コネクタ１１６０と類似している。いくつかの実施形態において、金属ピラーが、すべての介在層を通して垂直に成長され、入力ニューロンに接続している。例えば、導電層間コネクタ１２６０は、図の層の下にあるＣＭＯＳ内の入力ニューロンのアクソン（軸索）に接続してよい。

【0094】

図１３Ｂは、方法５８０の工程５８８を用いて、絶縁体１２０１を通してメモリスティブ層間コネクタ１２４０（白丸、１つのみに符号が付されている）を形成した後のデバイス１２００を示している。したがって、メモリスティブ層間コネクタは、リソグラフィによって提供されている。メモリスティブ層間コネクタ１２４０は、メモリスティブ層間コネクタ１１４０と類似している。いくつかの実施形態において、工程５８８は、（絶縁層１２０１を含む）層を通してビアをエッチングする工程と、すべての介在層を通して垂直にビアを被覆するメモリスティブ層を成長させる工程と、出力ニューロンへ接続するための導電（例えば、金属）ピラーを提供する工程と、を含む。例えば、メモリスティブ層間コネクタ１２４０は、図の層の下にあるノードＣＭＯＳ内の出力ニューロンのデンドライト（樹状突起）に接続してよい。したがって、メモリスティブ層間コネクタ１２４０を通して、他の構成要素が、出力ニューロンにメモリスティブに接続されうる。

【0095】

図１３Ｃは、方法５８０の工程５８２において、ニューロン間の結合を提供する導電ライン１２１０の格子を形成した後のデバイス１２００を示している。導電ライン１２１０は、リソグラフィで形成されてよく、導電ライン１１１０と類似している。格子は、長方形格子上に形成され、導電格子クラスタ１２８０（３つのみに符号が付され、破線で囲まれている）を形成する導電ライン１２１０のセグメント（黒いライン）を備える。セグメントは、図の実施形態において、ノード１２１８に終端され、および／またはノード１２１８によって接続されている。いくつかの実施形態において、ノード１２１８を含む導電ライン１２１０は、金属である。低いセグメント密度を有する実施形態／領域は、局所的な接続を形成するために利用できる多くのクラスタを生成しうる。高いセグメント密度を有する実施形態／領域は、長距離の接続を形成するために利用できるより少ないクラスタを生成しうる。導電ライン１２１０のセグメントは、正方格子として形成されるよう図示されているが、その他の格子も可能である。例えば、導電ライン１２１０のセグメントは、対角線上に形成され、ノード１２１８によって接続されてもよい。

【0096】

図１３Ｄは、導電ブランチセグメント１２７０（白い長方形、１つのみに符号が付されている）の形成後のデバイス１２００を示している。導電ブランチセグメント１２７０は、導電ブランチセグメント１１７０と類似しており、金属ラインであってよく、入力ニューロンに接続されている。したがって、導電ブランチセグメント１２７０は、入力ラインと見なされてよい。いくつかの実施形態において、導電ブランチセグメント１２７０の加工は、方法５８０の工程５８２を用いて導電ライン１２１０を形成する一部と見なされてよい。他の実施形態において、導電ブランチセグメント１２７０の加工は、方法５８０の工程５９０を用いて導電層間コネクタ１２６０を形成する一部と見なされてよい。したがって、いくつかの実施形態において、導電ブランチセグメント１２７０は、リソグラフィで形成される。導電格子クラスタ１２８０が、入力導電ブランチセグメント１２７０を通して導電層間コネクタ１２０に接続されている。図の実施形態において、１つのみの導電層間コネクタ１２６０、ひいては、１つのみの入力ニューロンが、各導電格子クラスタ１２８０に接続されている。

【0097】

図１３Ｅは、導電ブランチ構造１２１４（灰色のライン、一部のみに符号が付されている）の形成後のデバイス１２００を示している。導電ブランチ構造１２１４は、導電ブランチ構造１１１４と類似しており、金属ラインであってよく、出力ニューロンに接続されている。したがって、導電ブランチ構造は、出力ラインと見なされてよい。いくつかの実施形態において、導電ブランチ構造１２１４の加工は、方法５８０の工程５８２を用いて導電ライン１２１０を形成する一部と見なされてよい。他の実施形態において、ブランチ構造１２１４の加工は、方法５８０の工程５８８を用いてメモリスティブ層間コネクタ１２４０を形成する一部と見なされてよい。したがって、いくつかの実施形態において、ブランチ構造１２１４は、リソグラフィで形成される。導電格子クラスタ１２８０が、導電ブランチ構造１２１４を通してメモリスティブ層間コネクタ１２４０に接続されている。図の実施形態において、複数のメモリスティブ層間コネクタ１２４０、ひいては、複数の出力ニューロンが、各導電格子クラスタ１２８０に接続されている。いくつかの実施形態において、層あたり出力ニューロンあたり４つまでの接続が許容される。したがって、かかる実施形態において、特定のメモリスティブ層間コネクタ１２４０が、４つ以下の（すなわち、１、２、３、または、４つの）導電格子クラスタ１２８０に接続されてよい。

【0098】

類似した処理が、方法５８０の工程５８４および５８６を用いて、さらなる層に対して繰り返されてよい。異なる導電格子クラスタ（例えば、異なるセグメントおよび／または異なる構成のセグメント）が、さらなる接続層の各々に対して形成されてよい。層の間に重複がなくてよい。層の間で異なる密度の接続／格子クラスタが、短距離および長距離の接続の両方を形成するために用いられてよい。

【0099】

メモリスティブデバイス１２００は、メモリスティブデバイス１１００と類似しており、メモリスティブデバイス１１００の利点を共有する。したがって、メモリスティブデバイス１２００は、個々のメモリスタ（すなわち、出力ニューロンに対する重み）が個別にアドレスされることを可能にする。このように、個々のメモリスタの抵抗（特定の層におけるメモリスティブ相互接続１２４０の部分）が、個別にプログラムされうる。さらに、メモリスティブデバイス１２００は、入力ニューロンと出力ニューロンとの間に、様々なタイプの疎結合性（例えば、非常に疎な結合性、より密な疎結合性、局所的／短距離の結合性、長距離の結合性）を提供しうる。メモリスティブデバイスは、異なる構成の格子、導電ライン１２１０、クラスタ１２８０、ならびに／もしくは、コネクタ１２４０および／または１２６０への接続を有する複数の層を備えてもよい。このように、様々な結合性と、結合パターンにおける高い柔軟性が提供されうる。さらに、メモリスティブデバイス１２００の個々の層は、リソグラフィによって決定論的かつ再現可能に加工される。メモリスティブデバイス１２００の規則性（もしくは、不規則性およびランダム性）が、制御されうる。したがって、デバイス１２００の加工と形成の再現性が改善されうる。その結果として、メモリスティブデバイス１２００を用いるデバイスの性能が改善されうる。

【0100】

図１４は、疎結合ニューラルアレイを利用するための方法１４００の一実施形態を示すフローチャートである。明確にするために、一部の工程のみが図示されている。その他および／または追加の手順が、いくつかの実施形態において実行されてもよい。フローの文脈で説明されているが、方法１４００における処理は、並列で実行されてもよく、および／または、インターリーブされてもよい。

【0101】

メモリスタが、工程１４０２で個別にプログラムされる。例えば、メモリスティブデバイス内の導電ラインが、工程１４０２で、メモリスティブ層間コネクタの導電部分に電圧を印加することによってアクセスされる。さらに、工程１４０２で、電圧が、導電ラインに結合されたノードに印加される。これは、導電ラインに結合された導電層間コネクタに電圧を印加する工程を含んでよい。この手順は、すべての所望のメモリスタが適切な重みに対してプログラムされるまで、繰り返される。次いで、メモリスタを組み込んだニューラルネットワークまたはその他のデバイスは、工程１４０４で利用されてよい。結果として得られた出力に基づいて、新たな重みが、デバイス内のメモリスタの一部または全部に対して求められてよい。その結果として、メモリスタの一部または全部が、工程１４０６で再プログラムされる。工程１４０６のために実行される手順は、工程１４０２の手順と類似している。工程１４０４および１４０６は、所望の出力が達成されるまで繰り返されてよい。

【0102】

例えば、デバイス１１００において、工程１４０２で、符号の付されたクラスタ１１８０の導電層間コネクタ１１６０と、符号の付されたクラスタ１１８０の符号の付されたメモリスティブ層間コネクタ１１４０とに、異なる電圧が印加されてよい。導電ライン１１１０とメモリスティブ層間コネクタ１１４０のメモリスティブ部分とを通る電流が、対応する重みに対してプログラムされる。工程１４０２で、符号の付されたクラスタ１１８０内の他のメモリスティブ層間コネクタ１１４０と、メモリスティブデバイス１１００の残り部分との重みをプログラムするために、同様の手順が実行されてよい。したがって、所望の重み（メモリスタの抵抗）が、メモリスティブデバイス１１００に対して個別にプログラムされうる。次いで、メモリスティブデバイス１１００は、工程１４０４で利用される。出力に基づいて、メモリスティブ層間コネクタ１１４０の内の１または複数のためのメモリスタが、工程１４０６で再プログラムされてよい。したがって、メモリスティブデバイス１１００のための所望の重みが、決定され、個別に提供されうる。方法１４００を利用すれば、メモリスティブデバイス１１００の利点が達成され、メモリスティブデバイス１１００を用いるデバイスの性能が改善されうる。

【0103】

上述の実施形態は、理解しやすいようにいくぶん詳しく説明されているが、本発明は、提供されている詳細事項に限定されるものではない。本発明を実施する多くの代替方法が存在する。開示されている実施形態は、例示であり、限定を意図するものではない。
［適用例１］メモリスティブデバイスであって、
第１複数の導電ラインを備える第１層と、前記第１複数の導電ラインはリソグラフィで規定され、
第２複数の導電ラインを備える第２層と、前記第２層は前記第１層とは異なり、前記第２複数の導電ラインは前記第１複数の導電ラインから絶縁され、前記第２複数の導電ラインはリソグラフィで規定され、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分とメモリスティブに結合されていると共に前記第２複数の導電ラインの第２部分とメモリスティブに結合されている複数のメモリスティブ層間コネクタとを備え、前記複数のメモリスティブ層間コネクタの各々は導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在する、メモリスティブデバイス。
［適用例２］適用例１に記載のメモリスティブデバイスであって、前記第１複数の導電ラインは、第１方向に方向付けられている第１長軸を有し、前記第２複数の導電ラインは、第２方向に方向付けられている第２長軸を有し、前記第１方向は、前記第２方向と非ゼロの鋭角をなす、メモリスティブデバイス。
［適用例３］適用例１に記載のメモリスティブデバイスであって、前記第１複数の導電ラインおよび前記第２複数の導電ラインの前記少なくとも一方の各導電ラインは、複数の方向に方向付けられている複数の長軸を有する複数のラインセグメントを備える、メモリスティブデバイス。
［適用例４］適用例１に記載のメモリスティブデバイスであって、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方の各導電ラインは、非線形の部分を備え、少なくとも１つの不規則なネットワークを形成している、メモリスティブデバイス。
［適用例５］適用例１に記載のメモリスティブデバイスであって、前記第１複数の導電ラインは、第１結合性を有し、前記第２複数の導電ラインは、第２結合性を有し、前記メモリスティブデバイスは、前記第１結合性よりも低く前記第２結合性よりも低い第３結合性を有する、メモリスティブデバイス。
［適用例６］適用例１に記載のメモリスティブデバイスであって、さらに、
前記複数のメモリスティブ層間コネクタに対応する複数の導電層間コネクタを備え、
前記複数の導電層間コネクタは、前記第１複数の導電ラインの第３部分に電気接続され、前記第２複数の導電ラインの第４部分に電気接続されている、メモリスティブデバイス。
［適用例７］適用例６に記載のメモリスティブデバイスであって、さらに、
前記複数の導電層間コネクタの少なくとも一部に結合されている複数の入力ニューロンと、
前記複数のメモリスティブ層間コネクタの少なくとも一部に結合されている複数の出力ニューロンと、
を備える、メモリスティブデバイス。
［適用例８］適用例６に記載のメモリスティブデバイスであって、前記第１複数の導電ラインの前記第３部分および前記第２複数の導電ラインの前記第４部分の少なくとも一方は、複数のクラスタを含む、メモリスティブデバイス。
［適用例９］適用例１に記載のメモリスティブデバイスであって、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方は、電気的に浮遊している、メモリスティブデバイス。
［適用例１０］適用例１に記載のメモリスティブデバイスであって、前記導電部分は、側壁を有する導電ピラーであり、
前記メモリスティブ部分は、前記側壁の少なくとも一部を囲んでいる、メモリスティブデバイス。
［適用例１１］適用例１に記載のメモリスティブデバイスであって、前記第１複数の導電ラインの前記第１部分および前記第２複数の導電ラインの前記第２部分の少なくとも一方は各々、導電ブランチ構造によって前記複数のメモリスティブ層間コネクタに結合されている、メモリスティブデバイス。
［適用例１２］適用例１１に記載のメモリスティブデバイスであって、前記複数のメモリスティブ層間コネクタの各々の前記メモリスティブ部分は、前記導電ブランチ構造に近接するメモリスティブ層を備える、メモリスティブデバイス。
［適用例１３］ニューラルネットワークであって、
第１複数の導電ラインを備えている第１層と、前記第１複数の導電ラインはリソグラフィで規定され、
第２複数の導電ラインを備えている第２層と、前記第２層は前記第１層とは異なり、前記第２複数の導電ラインは前記第１複数の導電ラインから絶縁され、前記第２複数の導電ラインはリソグラフィで規定され、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分とメモリスティブに結合されると共に前記第２複数の導電ライン第２部分とメモリスティブに結合されている複数のメモリスティブ層間コネクタと、前記複数のメモリスティブ層間コネクタの各々は、導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は、前記導電部分と、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在し、
前記複数のメモリスティブ層間コネクタに結合されている複数のニューロンと、
を備える、ニューラルネットワーク。
［適用例１４］方法であって、
第１層内に第１複数の導電ラインをリソグラフィで規定し、
第２層内に第２複数の導電ラインをリソグラフィで規定し、前記第２層は、前記第１層とは異なり、前記第２複数の導電ラインは、前記第１複数の導電ラインから絶縁され、
前記第１複数の導電ラインと疎結合されると共に前記第２複数の導電ラインと疎結合されるように、前記第１複数の導電ラインの第１部分と結合されると共に前記第２複数の導電ライン第２部分と結合された複数のメモリスティブ層間コネクタを提供することを備え、前記複数のメモリスティブ層間コネクタの各々は、導電部分およびメモリスティブ部分を備え、前記メモリスティブ部分は、前記導電部分と、前記第１複数の導電ラインまたは前記第２複数の導電ラインの少なくとも一方の少なくとも１つの対応するラインとの間に存在する、方法。
［適用例１５］適用例１４に記載の方法であって、
前記第１複数の導電ラインをリソグラフィで規定することは、さらに、前記第１複数の導電ラインのために第１方向に方向付けられている第１長軸を規定することを含み、
前記第２複数の導電ラインをリソグラフィで規定することは、さらに、第２方向に方向付けられている第２長軸を規定することを含み、
前記第１方向は、前記第２方向と非ゼロの鋭角をなす、方法。
［適用例１６］適用例１４に記載の方法であって、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方の各導電ラインは、複数の方向に方向付けられている複数の長軸を有する複数のラインセグメントを備える、方法。
［適用例１７］適用例１４に記載の方法であって、さらに、
前記複数のメモリスティブ層間コネクタに対応する複数の導電層間コネクタを提供することを備え、前記複数の導電層間コネクタは、前記第１複数の導電ラインの第３部分に電気接続され、前記第２複数の導電ラインの第４部分に電気接続されている、方法。
［適用例１８］適用例１７に記載の方法であって、さらに、
前記複数の導電層間コネクタの少なくとも一部に結合された複数の入力ニューロンを提供し、
前記複数のメモリスティブ層間コネクタの少なくとも一部に結合された複数の出力ニューロンを提供すること、
を備える、方法。
［適用例１９］適用例１８に記載の方法であって、前記第１複数の導電ラインの前記第３部分および前記第２複数の導電ラインの前記第４部分の少なくとも一方は、複数のクラスタを含む、方法。
［適用例２０］適用例１４に記載の方法であって、前記第１複数の導電ラインおよび前記第２複数の導電ラインの少なくとも一方は、電気的に浮遊している、方法。

【図1A】

【図1B】

【図1C】

【図1D】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7A】

【図7B】

【図7C】

【図7D】

【図7E】

【図7F】

【図7G】

【図8】

【図9A】

【図9B】

【図9C】

【図9D】

【図9E】

【図9F】

【図9G】

【図10】

【図11】

【図12】

【図13A】

【図13B】

【図13C】

【図13D】

【図13E】

【図14】