特許 7526180 多層水平ＮＯＲ型薄膜メモリストリングの形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-23

(45)【発行日】2024-07-31

(54)【発明の名称】多層水平ＮＯＲ型薄膜メモリストリングの形成方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240724BHJP

   H01L 21/336 20060101ALI20240724BHJP

   H01L 29/788 20060101ALI20240724BHJP

   H01L 29/792 20060101ALI20240724BHJP

   H01L 21/3065 20060101ALI20240724BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

H01L21/302 105A

【請求項の数】 16

(21)【出願番号】P 2021531502

(86)(22)【出願日】2019-12-04

(65)【公表番号】

(43)【公表日】2022-01-26

(86)【国際出願番号】 US2019064538

(87)【国際公開番号】W WO2020117978

(87)【国際公開日】2020-06-11

【審査請求日】2022-11-08

(31)【優先権主張番号】62/775,310

(32)【優先日】2018-12-04

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】518109985

【氏名又は名称】サンライズ メモリー コーポレイション

(74)【代理人】

【識別番号】110001379

【氏名又は名称】弁理士法人大島特許事務所

(72)【発明者】

【氏名】ヘルナー、スコット ブラッド

(72)【発明者】

【氏名】チエン、ウー－イー・ヘンリー

(72)【発明者】

【氏名】シュウ、ジエ

(72)【発明者】

【氏名】ハラリ、エリ

【審査官】加藤 俊哉

(56)【参考文献】

【文献】国際公開第２０１８／０３９６５４（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１６／０１２６２９２（ＵＳ，Ａ１）

【文献】特開２０１０－２５１５７２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ４３／２７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ０１Ｌ ２１／３０６５

(57)【特許請求の範囲】

【請求項1】

基板の平面上に形成されるメモリ構造のための高アスペクト比のエッチング方法であって、
前記平面上に、前記平面に実質的に直交する第１の方向に沿って互いに積層された、第１の導電性材料のそれぞれ第１の層および第２の層を含む複数の材料多層を準備するステップと、
前記材料多層を介して前記第１の方向に沿って延在する複数の誘電体ピラーを提供するステップと、
前記誘電体ピラーが提供された後に、前記材料多層を１つのグループをなす多層スタックに分割する１つのセットのトレンチを作製するように、前記第１の方向に沿って前記材料多層をマスクを用いてパターニングおよびエッチングするステップであって、各トレンチが、前記基板の前記平面に実質的に平行な第２の方向に沿って延在し、かつ、前記誘電体ピラーが、２つの隣接する多層スタックに接するように、前記１つのセットのトレンチを作製する、該ステップと含む方法。

【請求項2】

前記第１の導電性材料は、ドープされた半導体材料を含むことを特徴とする、請求項１に記載の方法。

【請求項3】

前記トレンチを誘電体材料で充填し、かつ、各前記トレンチ内の前記誘電体材料の一部を、前記第１の方向に沿って延在する複数の導電性カラムで置き換えるステップをさらに含む、請求項１に記載の方法。

【請求項4】

各前記トレンチ内の前記誘電体材料の一部を置き換えるステップは、
前記トレンチ内の前記誘電体材料をエッチングして、前記第１の方向に沿って延在する複数のシャフトを提供するステップと、
データ蓄積材料を各前記シャフトにコンフォーマルに堆積させるステップと、
前記導電性カラムを形成するために各前記シャフトに第２の導電性材料を充填するステップとを含む、請求項３に記載の方法。

【請求項5】

前記材料多層を準備する前に、半導体基板の前記平面の上に、前記第１の方向および前記第２の方向のそれぞれに実質的に直交する第３の方向に沿って延在する複数の導体を設けるステップをさらに含む、請求項４に記載の方法。

【請求項6】

各前記導体がドープされた半導体または金属を含む、請求項５に記載の方法。

【請求項7】

各前記導電性カラムの前記導体の１つへの電気的な接続を可能にする導電路を提供するステップをさらに含む、請求項５に記載の方法。

【請求項8】

前記多層スタックの上に、前記第１の方向および前記第２の方向のそれぞれに実質的に直交する第３の方向に沿って延在する複数の導体を設けるステップをさらに含む、請求項４に記載の方法。

【請求項9】

各前記導電性カラムの導電体の１つへの電気的な接続を可能にする導電路を提供するステップをさらに含む、請求項８に記載の方法。

【請求項10】

前記基板に回路素子を提供するステップと、
対応する前記回路素子の上に実質的に位置する前記導電性カラムのうち選択されたものを対応する前記回路素子に電気的に接続するステップとをさらに含む、請求項８に記載の方法。

【請求項11】

前記回路素子と前記導電性カラムの間に絶縁層を設けるステップをさらに含み、
前記導電性カラムのうち選択されたものを対応する前記回路素子に電気的に接続するステップは、前記絶縁層を貫通して導電路を形成するステップを含む、請求項１０に記載の方法。

【請求項12】

各前記多層スタックの１つ以上の端部に、前記第２の方向に沿って前記多層スタックの層を連続的に拡張する階段構造を作成するステップをさらに含む、請求項１に記載の方法。

【請求項13】

前記階段構造の上に電気絶縁材料を提供するステップと、
前記階段構造の段の露出した半導体層、または導電層に電気的に接続するために、前記第１の方向に沿ったバイア接続を提供するステップとをさらに含む、請求項１２に記載の方法。

【請求項14】

各前記材料多層は、前記第１の導電性材料の前記第１の層および前記第２の層の間に犠牲層をさらに含み、前記犠牲層の一部を前記第１の導電性材料の第３の層で置き換えるステップをさらに含む、請求項１に記載の方法。

【請求項15】

各前記材料多層が、前記第１の導電性材料の前記第１の層に隣接する犠牲層をさらに含み、前記犠牲層の一部を第３の導電性材料で置き換えるステップをさらに含む、請求項１に記載の方法。

【請求項16】

第３の導電性材料が金属を含む、請求項１４に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

（関連出願の相互参照）
本願は、（ｉ）２０１８年１２月４日に出願された「Ｍｅｔｈｏｄｓ ｆｏｒ Ｆｏｒｍｉｎｇ Ｍｕｌｔｉｌａｙｅｒ Ｈｏｒｉｚｏｎｔａｌ ＮＯＲ－ｔｙｐｅ Ｔｈｉｎ－ｆｉｌｍ Ｍｅｍｏｒｙ Ｓｔｒｉｎｇｓ」と題された米国仮出願（「仮出願Ｉ」）第６２／７７５，３１０号明細書に関連し、その優先権を主張するものである。

【0002】

また、本発明は、（ｉ）２０１８年７月１２日出願に出願された「Ｆａｂｒｉｃａｔｉｏｎ Ｍｅｔｈｏｄ ｆｏｒ ａ ３－Ｄｉｍｅｎｓｉｏｎａｌ ＮＯＲ Ｍｅｍｏｒｙ Ａｒｒａｙ」と題された米国仮出願（「仮出願ＩＩ」）第６２／６９７，０８５号明細書、（ｉｉ）２０１８年１０月２９日に出願された「３－Ｄｉｍｅｎｓｉｏｎａｌ ＮＯＲ Ｍｅｍｏｒｙ Ａｒｒａｙ ｗｉｔｈ Ｖｅｒｙ Ｆｉｎｅ Ｐｉｔｃｈ： Ｄｅｖｉｃｅ ａｎｄ Ｍｅｔｈｏｄ」と題された米国仮出願（「仮出願ＩＩＩ」）第６２／７５２，０９２号明細書、および（ｉｉｉ）２０１８年１１月２７日に出願された「Ｓｔａｉｒｃａｓｅ Ｓｔｒｕｃｔｕｒｅｓ ｆｏｒ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｃｏｎｎｅｃｔｉｎｇ Ｍｕｌｔｉｐｌｅ Ｈｏｒｉｚｏｎｔａｌ Ｃｏｎｄｕｃｔｉｖｅ Ｌａｙｅｒｓ ｏｆ ａ ３－Ｄｉｍｅｎｓｉｏｎａｌ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ」と題された米国仮特許出願（「仮出願ＩＶ」）第６２／７７１，９２２号明細書に関連するものである。

【0003】

また、本願は、２０１８年６月１９日に出願された「３－Ｄｉｍｅｎｓｉｏｎａｌ ＮＯＲ Ｍｅｍｏｒｙ Ａｒｒａｙ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ｆａｂｒｉｃａｔｉｏｎ Ｔｈｅｒｅｏｆ」と題された米国非仮特許出願（以下、「非仮出願」）、第１６／０１２，７３１号に関連する。

【0004】

仮出願Ｉ、ＩＩ、ＩＩＩ、ＩＶ、および非仮出願の開示内容は、参照によりその全体が本明細書に組み込まれる。

【0005】

（技術分野）
本発明は、３次元メモリ構造の形成に関するものである。特に、本発明は、ＮＯＲ型薄膜メモリストリングの３次元メモリ構造を、半導体基板の表面に、実質的に平行に形成することに関するものである。

【背景技術】

【0006】

水平ＮＯＲ型（以下、ＨＮＯＲ）の薄膜メモリストリングを形成する方法は、これまでにも説明されてきた。

【0007】

例えば、上記の参照により組み込まれた仮出願ＩＩに開示されている３次元の水平ＮＯＲ型メモリストリングを参照されたい。本明細書では、「活性ストリップ（いくつかの場合では、「ＮＩＮストリップ」または「ビット線ストリップ」とも称する）」という語は、半導体やその他の材料のさまざまな層を含む薄くて細長いストリップを指し、活性ストリップは、その長さに沿って薄膜トランジスタのチャネル、ソース、ドレイン領域が形成またはそれを容易に形成できるようにする。

【0008】

これらの薄膜トランジスタは、共通のソース領域と共通のドレイン領域を共有することで、ＮＯＲ型メモリストリングとして構成することができる。ある実施形態では、共通ドレイン領域は、ＮＯＲ型メモリストリングのビット線として機能し、ソース領域は、ＮＯＲ型メモリストリング内の１つまたは複数のトランジスタを介してアクセスされる場合を除いて、電気的に浮遊している。

【0009】

活性ストリップ内の材料層の集合を、「活性層」と呼ぶ。仮出願ＩＩに記載されているプロセスフローでは、まず複数の活性層を成膜し、続いて複数の活性層を通過してパターニングとエッチングを行うことで、活性ストリップのスタック（「活性スタック」）を形成する。その結果、各スタックの活性ストリップは互いに平行に走り、隣り合う活性スタックは深いトレンチによって互いに分離される。これらの活性スタックは、水平方向に配列されたＮＯＲ型メモリストリングの３次元アレイ（「ＨＮＯＲメモリアレイ」）を表すブロックに整理することができる。

【0010】

仮出願ＩＩのプロセスでは、高アスペクト比のエッチングを行う必要がある狭い活性ストリップと背の高い活性スタックの形成能力を向上させることで、大規模かつ低コストのＨＮＯＲメモリアレイを実現している。そのため、非仮特許出願では、構造的または機械的な安定性を高めるために、各活性スタックの長さに沿って適切な間隔でブレースまたはストラットを使用することを開示している。構造的な不安定さは、隣接する活性ストリップ間の傾斜、蛇行、ねじれ、反り、リボン化、短絡を引き起こす可能性がある。これらの現象は、活性層の数が多く高さのあるスタックにより悪化する。この構造的な不安定さは、各活性ストリップをより短い活性ストリップに分割したり、より多くのブレースをより短い間隔で配置したり、より広い活性ストリップを形成したり、スタックの高さを低くすることで緩和することができる。これらのアプローチはいずれも構造的な剛性の向上に貢献するが、１ビットあたりのシリコン面積が大きくなるため、１ビットあたりのコストが高くなる。

【発明の概要】

【課題を解決するための手段】

【0011】

本発明の第１実施形態による方法は、難易度の高い高アスペクト比の単一のエッチングステップを、難易度の低いアスペクト比の２つ以上のエッチングステップに置き換えることで、上述の制限を実質的に克服するとともに、優れたスケーリングを実現している。

【0012】

本発明の第２実施形態による方法は、誘電体ピラーを使用して、メモリ構造を支持し、高アスペクト比のエッチングステップおよびその後の処理ステップ中に構造安定性を維持する。

【0013】

本発明の第３の実施形態による方法は、複数のマスキングステップを使用して、難易度の低いアスペクト比の２つ以上のエッチングステップを提供する。これは、より広く、より機械的に安定した活性ストリップを含む。

【0014】

本発明は、添付の図面と併せて、以下の詳細な開示を考慮することにより、よりよく理解される。

【図面の簡単な説明】

【0015】

【図1】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図2】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図3】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図4】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図5】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図6】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図7】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図8】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図9】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図10】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図11】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図12】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図13】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図14】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図15】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図16】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図17】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図18】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図19】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図20】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図21】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図22】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図23】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図24】本発明の第１実施形態において、ＨＮＯＲメモリアレイの活性スタックを２以上のエッチングステップで形成する様子を示した図である。

【図25】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図26】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図27】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図28】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図29】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図30】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図31】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図32】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図33】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図34】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図35】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図36】本発明の第２実施形態による、一組の活性層をＨＮＯＲメモリアレイの活性スタックにエッチングする単一のエッチングステップを用いたＨＮＯＲメモリアレイの形成を示す図である。

【図37】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図38】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図39】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図40】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図41】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図42】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図43】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図44】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図45】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図46】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図47】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図48】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図49】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図50】本発明の第３実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示す図である。

【図51A】リボン化現象を示す図である。

【図51B】リボン化現象を示す図である。

【0016】

以下の詳細な説明と図との間の要素の相互参照を容易にするために、同様の要素には同様の参照番号が割り当てられる。

【発明を実施するための形態】

【0017】

詳細な説明では、本発明の様々な実施形態によるプロセスフローを示している。このとき、製造可能性の理由から1つ以上の実施形態が好まれる場合があるが、他の理由から他の実施形態が好まれる場合もある。この詳細な説明で示されるように、必要に応じて、いくつかの実施形態で特定の機能を採用することは、リボン化の防止、構造的な不安定さや層間のずれの防止など、製造上の考慮事項に基づいてトレードオフになることがある。

【0018】

たとえば、図１～２４による実施形態では、複数のエッチングステップで活性スタックを形成することにより、リボン化を回避する。活性スタックを２以上のエッチングステップで形成することにより、各エッチングで達成する必要のあるアスペクト比が減少し、形成される活性ストリップの構造的安定性も向上する。しかしながら、２以上のエッチングステップで活性スタックをエッチングすることにより、同じステップでエッチングされていない活性ストリップ間のアライメントが損なわれる可能性がある。

【0019】

（図５１Ａと図５１Ｂは、微細な長方形の地形の応力による変形であるリボン化の現象を示している。図５１Ａは、幅Ｘ１、長さＹ１、高さＺ１を意図して作られた微細な長方形の地形（例えば、マスキング材料を現像して作られた特徴）を示している。製造プロセスによっては、アスペクト比Ｚ１／Ｘ１が１０を超えると、長方形の地形にかかる応力により、長さＹ１に沿って変形が生じ、結果として、意図した直線から、図５１Ｂに示すような一連の接続されたＳ字カーブになるような「リボン化」が生じることがある。リボン化は、幅が小さいほど顕著で、特に幅Ｘ１が約４５ｎｍ以下になると顕著になる。）

【0020】

以下の詳細な説明において、文脈で指示しない限り、または本明細書で特に明記しない限り、本明細書で論じられる異なるプロセスステップは、任意の順序でまたは同時に実行されてもよい。さらに、文脈が指示しない限り、または本明細書で特に明記しない限り、１または複数の追加のステップは、本明細書で論じられる任意のプロセスステップの前または後に、または本明細書で論じられる任意の２つのプロセスステップ間で実行されてもよい。例えば、ある実施形態では、1つ以上の金属層に、他の実施形態では説明していない保護半導体膜バリア層を外装するステップを記載しているが、このような外装ステップは、他の各実施形態と組み合わせて使用されてもよい。

【0021】

図１～２４は、本発明の第１の実施形態による、ＨＮＯＲメモリアレイの活性スタックを２つのエッチングステップで形成する様子を示している。図１に示されるように、メモリ構造１０は、ハードマスク層３０とエッチング停止層４０との間に異なる材料の８つの連続して堆積された活性層（例えば、活性層２０）を含む。（図１は８つの活性層を示しているが、活性層のこの数は、説明のみを目的として提供されている。１、２、４、６、１６、３２、またはそれ以上の活性層など、任意の適切な数の活性層を提供されてもよい。各活性層（例えば、活性層２０）は、（ｉ）第１の半導体層（「ソース層」）５０、（ｉｉ）第１の犠牲層（「ＳＡＣ１」）層６０、（ｉｉｉ）第２の半導体層（「ドレイン層」）７０、（ｉｖ）第２の犠牲層（「ＳＡＣ４」）８０、および（ｖ）層間誘電体層（「ＩＬＤ層」）９０を含んでいてもよい。ソース層５０およびドレイン層７０は、任意の適切な半導体材料（例えば、シリコン、シリコンゲルマニウム、ｐ型半導体ではホウ素やインジウム、ｎ型半導体ではヒ素やリン、アンチモンなどの１つ以上の適切なドーパントでｎ型またはｐ型になるようにドーピングされたもの）を含んでいてもよい）。

【0022】

ハードマスク層３０、エッチング停止層４０、ＳＡＣ１層６０、ＳＡＣ４層８０、およびＩＬＤ層９０は、任意の適切な材料、例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、シリコンゲルマニウム、またはＳｉＣＯＨを含んでいてもよい。例えば、一実装形態では、ＳＡＣ１層６０はＳｉＯ_２を含んでいてもよく、ＳＡＣ４層８０はＳｉＮを含んでいてもよく、ＩＬＤ層９０はＳｉＣＯＨであってもよい。活性層２０の各材料層は、低圧化学気相蒸着法（ＬＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ、別の形態のＣＶＤ）、スパッタリング、または蒸着などの任意の適切な技術を用いて堆積させてもよく、好ましくはＰＥＣＶＤによって堆積させる。

【0023】

マスキング層１００は、メモリ構造１０の上に堆積されてもよい。マスキング層１００は、例えば、炭素系層とフォトレジスト層の両方を含んでいてもよい。図２は、マスキング層１００がパターン化された後の、図１のメモリ構造１０を示している。図２に示すように、マスキング層１００は、それぞれが幅Ｌ_２を有し、それぞれが幅Ｌ_１のトレンチによって隣接構造から分離されたマスキング構造１１５にパターニングされ、幅Ｌ_２は好ましくは所望の幅Ｌ_１の２倍以上である。幅Ｌ₁は、形成される活性ストリップ間のトレンチの望ましい幅を画定している。

【0024】

図３は、メモリ構造１０にトレンチ１１０を作成するエッチングステップを示している。図３のエッチングステップに続いて、図４に示されるように、マスキング層１００が除去される。

【0025】

その後、トレンチ１１０に露出する各活性層のＳＡＣ１層６０を選択的にエッチングして、他の層を実質的にエッチングすることなく、所定の深さ（例えば、５～１０ナノメートルの間）の凹型キャビティを形成する。選択的エッチングは、任意の適切な技術、例えば、腐食性ガス、湿式化学酸または塩基、好ましくは腐食性ガスによって達成されてもよい。図４は、ＳＡＣ１層６０のごく一部が、トレンチ１１０の反対側にあるＳＡＣ１層の露出面した表面のそれぞれから選択的エッチングによって除去されることを示している。

【0026】

次に、図５を参照すると、トレンチ１１０は、ＬＰＣＶＤまたはＡＬＤのような任意の適切な技術を使用して、任意の適切な材料（例えば、ｐ型またはｎ型のシリコンまたはシリコンゲルマニウムで、その場でドープされてもよい）を含むような半導体層１２０によって充填される。半導体層１２０は、トレンチ１１０が完全に充填できず、狭いトレンチ１３５を残すような厚さにコンフォーマルに堆積されてもよい。

【0027】

図６は、異方性エッチングと部分的な横方向のエッチングの後、半導体層１２０がＳＡＣ１層６０の凹型キャビティを除いてトレンチ１１０から除去された状態を示している。凹型キャビティに残っている半導体層１２０は、最終的に、形成される薄膜ＮＯＲトランジスタのためのｐ型またはｎ型チャネル領域として機能する。

【0028】

図７を参照すると、トレンチ１１０は、次に、ボイドを形成しないように注意しながら、ＬＰＣＶＤ、ＰＥＣＶＤ、またはＡＬＤなどの任意の適切な技術を用いて、１つまたは複数の誘電体材料（例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、ＳｉＣ、多孔質ＳｉＯ_２、またはＳｉＣＯＨ）で充填される。メモリ構造１０の上部に堆積された誘電体材料は、制御されたエッチングまたはＣＭＰ（化学機械研磨）によって除去されてもよい。一実施形態では、トレンチ１１０は、以下２つの層の誘電体材料によって充填されてもよい。（ｉ）コンフォーマルな極薄の壁保護層１３０（例えば、ＳｉＮ）と、（ｉｉ）壁保護層１３０の上に堆積される厚めの層１４０（例えば、ＳｉＯ_２）である。誘電体層１３０および１４０は、トレンチ１１０を完全に充填する。

【0029】

図８に示すように、既に形成されたトレンチ１１０と平行している１つのセットの第２のトレンチをエッチングする際に使用するハードマスク構造１５５を形成するために、ハードマスク層が堆積され、パターニングされる。図２のマスキング構造１１５のように、ハードマスク構造１５５は、それぞれが幅Ｌ_２を有し、それぞれが幅Ｌ_１のトレンチによって隣接構造から分離されている。ハードマスク構造１５５は、トレンチ１１０を完全に保護するように、マスキング構造１１５の位置に対してそれぞれずれている。また、ハードマスク構造１５５はそれぞれ、各スタックが幅Ｌ_１（すなわち、各活性ストリップの所望の幅）以上重なるように、その直下のトレンチの両側にある活性スタックの上に延びている。実際には、既存のリソグラフィ装置の制限により、多少のずれが生じ、各ハードマスク構造１５５の下にある左右のスタックに対する重なりが正確には等しくならないことがある。

【0030】

たとえば、ターゲット幅Ｌ₁が５０ナノメートルで、最悪の場合のずれが±５ナノメートルの場合、左側の重なりは５５ナノメートルの幅になり、右側の重なりは４５ナノメートルの幅になる。このような製造上のばらつきは、チップ設計の中で吸収することができる。例えば、各スタックの左側と右側の薄膜トランジスタを２つの別々のグループとして扱い、各グループには、それぞれのグループ内で構成された専用の基準トランジスタまたは基準メモリストリングが提供される。

【0031】

図９は、１つのセットの第２のトレンチ１６０を提供するためにエッチングされて、活性スタック１７０を形成するメモリ構造１０を示している。各活性スタックは、マスキング構造１５５の幅Ｌ_２よりもかなり小さい公称幅Ｌ₁を有する。マスキング構造１５５の比較的広い幅Ｌ_２は、リボン化を防ぐ。

【0032】

図１０を参照すると、ＳＡＣ４層８０は、トレンチ１６０の露出した側壁から開始される選択的エッチングステップによって除去される（以前にＳＡＣ４層８０によって占められていた各活性ストリップのスペースは、図１０において参照数字８０´で示されている）。このようなエッチングは、任意の適切な技術（例えば、腐食性ガス、湿式化学酸または塩基によるエッチング）を用いて成し遂げることができる。例えば、ＳＡＣ４層８０を実装するのに適したＳｉＮ層を、１８０℃に加熱したリン酸でウェットエッチングして除去してもよい。ＳＡＣ４層８０がトレンチ１１０内の充填材料１３０および１４０まで完全にエッチングされると、エッチングは停止する。誘電体材料層１３０および１４０がエッチングされないため、それらの支持により、各活性ストリップの構成ＳＡＣ４層８０が除去され、それにより活性スタック１７０にキャビティまたは不連続性が生じても、活性スタック１７０が意図された構造形態（すなわち、全長に沿ってそれぞれ細長く、高さがある）を維持することができる。既存の最先端技術の下で狭い活性スタック１７０を支持するために、適切な間隔で配置されたブレースは必要ないことに留意されたい。ただし、将来、大規模な３次元ＨＮＯＲメモリアレイでは、幅Ｌ_２がさらに狭くなったり、または活性スタックが非常に高くなったりする場合（たとえば、活性ストリップの数が非常に多い場合）、非常に長い活性スタックを適切な間隔で支持することが賢明になるため、このようなブレースが必要になる可能性がある。

【0033】

図１１は、トレンチ１６０の側壁と活性ストリップにおいて選択的にエッチングされたキャビティの両方が金属で充填され、選択的エッチングによって除去されたＳＡＣ４層８０が金属層１７５に置き換えられている状態を示す（トレンチ１６０は完全に充填されていないことが好ましいことに留意されたい）。金属層１７５は、任意の適切な材料（例えば、ＴｉＮ、ＴａＮ、Ｔａ、Ｗ、Ｍｏ、またはそれらの任意の組み合わせ）を含んでいてもよい。例えば、図１１は、金属層１７５が薄いＴｉＮ層と比較的厚いタングステン（Ｗ）の組み合わせであることを示している。

【0034】

次に、金属層１７５は、適切なエッチングによってトレンチ１６０の側壁から除去され、図１２に示されるように、金属層１７５は、活性ストリップにのみ残される。ある実施形態では、金属層１７５は、当業者に知られているように、そこに配置される酸化物キャップ層またはシリコンバリアキャップ層を収容するように、トレンチ１６０の側壁から約６ナノメートルまでを選択的にエッチングすることによって、さらに凹んでいる。酸化物キャップ層またはシリコンバリアキャップ層は、金属層１７５を、まだ形成されていない電荷トラップ層に直接接触しないように分離する。同様の金属交換スキームは、非仮出願に開示されている。

【0035】

トレンチ１６０に露出した活性ストリップの側壁は、ＳＡＣ１層６０の表面を含むことに留意されたい。図１３は、ＳＡＣ１層６０の２回目の選択的エッチングの後、ＳＡＣ１層６０の凹部分が、図４と併せて前述したトレンチ１１０に面するＳＡＣ１層６０の凹部分と同様に、各活性ストリップに形成される様子を示す。

【0036】

次に、図１４を参照すると、半導体層１８０は、トレンチ１６０およびＳＡＣ１層６０の凹部を埋めるように堆積される。半導体層１８０は、トレンチ１６０を部分的に充填するだけでよい。図１５は、半導体層１８０のエッチング後、半導体層１８０が、活性ストリップのＳＡＣ１層６０の凹部分と、金属層１７５の任意の凹部分にのみ残されることを示している。

【0037】

その後、図１６に示されるように、トレンチ１１０の充填に関して上述した方法で、ボイドを形成しないように注意しながら、トレンチ１６０に誘電体材料１３０および１４０を充填する。

【0038】

この段階で、８つの活性層は、狭い活性ストリップのスタックに形成され、各活性ストリップは、ソース層、置換された金属層（すなわちビット線）と接触するドレイン、およびソース層とドレイン層の間の活性ストリップの反対側にあり、ソース層とドレイン層と接触する凹型の半導体ストリップを有する。これらの層は、活性ストリップの両側縁に形成されるトランジスタの共通ソース領域、共通ドレイン領域、チャネル領域をそれぞれ形成するために設けられている（もちろん、片側だけに凹型チャネルを持つ活性ストリップを形成することで、上述のプロセスフローを簡略化してもよい。このような活性ストリップでは、活性ストリップに沿って形成されるトランジスタの数が半分にしかならない）。

【0039】

３次元ＨＮＯＲメモリアレイを完成させるために、次のプロセスステップは、電荷トラップ層、制御ゲートとして機能するローカルワード線、およびメモリ構造１０の上下のグローバルワード線を提供して、ローカルワード線を半導体基板の回路に接続する。さらに、ＨＮＯＲメモリアレイ内のメモリストリングのビット線を半導体基板内のＣＭＯＳロジックデバイス（たとえば、センスアンプ、デコーダ、制御および入力または出力ロジック装置）と相互接続するための導体には、階段構造が形成される。次に、これらのプロセスステップについて説明する。

【0040】

図１７は、トレンチ１６０内の誘電体層１３０および１４０の部分がパターン化およびエッチングされて（例えば、マスキング層（図示せず）を使用して）、メモリ構造１０の底部まで延在する１つのセットの第１のシャフト（図１７において、参照番号１９０で示している）を形成する状態を示す。誘電体層１４０は、例えば、高出力バイアスプラズマを用いた腐食性ガス異方性エッチング、または別の適切なエッチングを使用して除去されるようなＳｉＯ_２を含んでいてもよい。誘電体層１３０は、例えば、ＳｉＮを含んでいてもよく、これは、高出力バイアスプラズマエッチングの間、露出部半導体層（すなわち、ソース層５０、ドレイン層７０、および堆積した半導体層１２０および１８０）を損傷から保護する。続いて、誘電体層１３０は、半導体層に損傷を与えない湿式化学エッチング（例えば、高温リン酸）を使用して除去されてもよい。別の実施形態では、１つのセットの第２のシャフト１９０（図１７には示されていない）は、トレンチ１１０の誘電体層１３０および１４０にも同時に形成される。

【0041】

次に、図１８の挿入図を参照すると、トンネル酸化物層２００、電荷蓄積層２１０、およびブロッキング誘電体層２２０が、トレンチ１６０のシャフト１９０に連続的かつコンフォーマルに堆積されている。トンネル酸化物層２００はＳｉＯ_２を含んでいてよく、電荷蓄積層２１０はＳｉＮまたはシリコンリッチＳｉＮを含んでいてもよく、ブロッキング誘電体層２２０はＳｉＯ_２、Ａｌ_２Ｏ_３、ＨｆＣｋ、別の誘電体材料またはこれらの誘電体材料の２つ以上の任意の組み合わせを含んでいてもよい。層２００、２１０、および２２０は、任意の適切な方法（例えば、ＣＶＤまたはＡＬＤ）を使用して堆積させてもよい。ある実施形態では、これらの層で良好な材料品質を確保するために、それらの堆積後にアニーリングステップを実行してもよい。

【0042】

その後、異方性エッチングにより、トレンチ１６０内の各シャフトの底部にあるトンネル酸化物層２００、電荷蓄積層２１０およびブロッキング誘電体層、ならびにメモリ構造１０の底部とグローバルワード線２３０（挿入図に示す）または他のランディングパッド（図示せず）との間の絶縁層を貫通するバイアを打ち抜き、メモリ構造１０の下方（例えば、半導体基板内）にある回路に接続するように開く。バイアエッチング中に保護するために、まずブロッキング誘電体層２２０の側壁上にシリコンの薄層（図示せず）を堆積させてもよい。

【0043】

次に、ゲート層２４０が堆積されて各シャフトを充填し、「ローカルワード線」を形成する。各ローカルワード線は、半導体基板の表面に垂直な方向に沿って延在している。図１８の左の挿入図に示されるように、各ローカルワード線は、メモリ構造１０の活性層の堆積の前に形成されたグローバルワード線２３０の１つと接触する。グローバルワード線２３０は、ローカルワード線を半導体基板または他の位置の回路に接続する。ゲート層２４０は、（ｉ）ｎ型またはｐ型の高濃度にドープされたシリコン、シリコンゲルマニウムまたは別の半導体、または（ｉｉ）金属（例えば、ＴｉＮ、ＴａＮ、Ｔｉ、Ｔａ、ＭｏまたはＷ、または２つ以上のそのような金属の任意の組み合わせ）、好ましくは、ＣＶＤまたはＡＬＤなどの任意の適切な技術を使用して堆積された、高い金属加工機能を有する金属のような、任意の適切な導電性材料を含んでいてもよい。トンネル層２００、電荷蓄積層２１０、ブロッキング誘電体層２２０、およびゲート層２４０の上面は、平坦化技術（例えば、ＣＭＰまたはエッチングバック）を使用して平坦化されて、基礎となる半導体基板（図示せず）の平面に実質的に平行な表面２５０を提供してもよい。

【0044】

トレンチ１６０の誘電体層１３０、１４０にシャフト１９０をパターニングしてエッチングし、層２００、２１０、２２０を堆積させ、ゲート層２４０によって残りのシャフトを埋めてローカルワード線を形成し、ローカルワード線をグローバルワード線２３０に接続する図１７、１８のステップを繰り返して、トレンチ１６０に１つのセットの第２のローカルワード線を形成する（別の実施形態では、同様のシャフトは、トレンチ１１０およびトレンチ１６０の両方で同時にエッチングされる。さらに、トレンチ１１０および１６０のシャフトは、互いに対してずらされてもよい。）。

【0045】

その後、図１７～１９のステップもまた、トレンチ１１０内で繰り返されて、別の1つのセットのローカルワード線２７０を形成する。一実施形態では、トレンチ１６０内のローカルワード線は、トレンチ１１０内のローカルワード線に対して互い違いに配置されて、隣接する列のローカルワード線間の追加の空間的分離を提供する。一実施形態では、トレンチ１１０内のこの1つのセットの第２のローカルワード線２７０は、グローバルワード線２３０に接続させない（例えば、シャフトの底部でバイアオープンステップをスキップすることによる）。代わりに、１つのセットのローカルワード線２７０は、形成されるグローバルワード線の別の組み合わせに接続される。図２０は、メモリ構造１０の上に形成されたグローバルワード線２８０を示しており、これらは、半導体基板および他の場所の回路を接続してローカルワード線２７０を設定するために提供される。

【0046】

非常に細かいピッチでのＨＮＯＲメモリアレイのローカルワード線の形成も、上記の参照により組み込まれた仮出願ＩＩＩに開示されている。

【0047】

いくつかの実施形態では、ダイサイズを考慮して、グローバルワード線２３０またはグローバルワード線２８０を介して電気的に接続されている一部の回路（例えば、デコード回路、および一部の読み出し、書き込み、および消去の供給電圧源）を、メモリ構造１０の直下にある半導体基板の一部に配置することが有利な場合がある（これらのデコード回路と電圧源は図２０には示されていない）。

【0048】

グローバルワード線２３０と半導体基板内のこれらの回路との間の電気的接続は容易に行うことができる。半導体基板内のこれらの回路をメモリ構造１０上のグローバルワード線２８０に電気的に接続するには、メモリ構造１０の１つまたは複数の側面に提供される垂直コネクタと、グローバルワード線２３０と半導体基板内の回路との間に配置される水平コネクタの提供を必要とする場合がある。一実施形態では、グローバルワード線２８０を、高密度に配置されたメモリ構造１０および高密度に配置されたグローバルワード線２３０を介して直接半導体基板内の回路に接続する垂直導体を設けることにより、このような遠回りの経路を回避することができる。これらの垂直導体は、半導体基板内の回路に接続するための導体としても機能するように、ローカルワード線２７０（図１９）の１つを選択することによって実装することができる。これらの垂直導体を用いて電気経路を確立するためには、半導体基板上の回路の真上または真下の位置に、それぞれの軸の下部にあるバイアホールをパンチスルーするための追加のマスクとエッチングステップが必要になる場合がある。

【0049】

ある実施形態では、ローカルワード線２４０がすべてメモリ構造１０の上に形成されたグローバルワード線２８０に接続されている場合、メモリ構造１０の下にあるグローバルワード線２３０を形成する必要はない。そのような配置は、シャフト１９０の底部にバイアを形成するために必要とされるパンチスルーマスキングおよびエッチングステップを不要にする。逆に、ローカルワード線２４０はすべて、パンチスルーバイアを介して、メモリ構造１０の底部にあるグローバルワード線２３０に接触することができる。いずれの場合も、２つのセットのグローバルワード線のうちの１つを省略することができるが、グローバルワード線がグローバルワード線２３０またはグローバルワード線２８０の約１／２のピッチを有することが条件となり、二重露光またはより高度なリソグラフィが必要となる場合がある。

【0050】

ビット線への接続は「階段」方式で行われる。階段構造では、活性スタック内の活性ストリップが連続的に大きく切断され、垂直方向の導体が段差で連続する活性ストリップのドレイン層に接触できるようにしている。そのような方法の例は、例えば、上記の参照により組み込まれた仮出願ＩＶに開示されている。

【0051】

図２１は、堆積およびパターン化されたマスキング層３００がメモリ構造１０上に提供され、その長さに沿って一端または両端で活性層の一部（参照番号３１０によって示される）が除去された状態を示す（図２１はまた、活性スタック１７０の上部の活性ストリップを切断することによって形成される段差を示す。図２１のメモリ構造１０は、図２０から９０°回転させて見ており、活性ストリップの長さに沿った端部のみを示すことに留意されたい。）。例えば、仮出願ＩＶに記載されているフォトレジストリセス技術を用いて、マスキング層３００の一端または両端を追加のフォトリソグラフィ工程なしに凹ませ、後続のエッチング工程のために活性層３１０および３２０の一部を露出させる。

【0052】

エッチングステップで得られた構造を図２２に示す。フォトレジストのリセッシングおよびエッチングのステップは、最も低い活性層を除くすべての活性層がエッチングされて階段構造を形成するまで繰り返されてもよい。繰り返されたステップから得られた構造を図２３に示す。階段構造は、連続する各活性層のソース層６０またはドレイン層７０を露出させる。次に、誘電体材料が階段構造上に堆積され、ＣＭＰによって平坦化される。

【0053】

図２４は、結果として得られた誘電体材料がパターニングされ、バイア開口部のためにエッチングされ、次にそのバイア開口部に導電性材料（例えば、タングステンなどの耐火性金属）４００が充填され、階段構造によって露出した各活性層内のソース層６０またはドレイン層７０（すなわち、ビット線）の端部に接点を設ける様子を示している。このようにして、各ビット線は、半導体基板内の選択回路（例えば、デコーダおよびセンスアンプ）、または別個のコンパニオン集積回路上に接続される。このような集積回路は、当技術分野で知られているフリップウェハー技術（例えば、接続されたウェハー間の多数の小型銅スタッドを介して）を用いて、半導体基板内の回路に接続することができる。

【0054】

本発明の第２の実施形態によれば、図２５～３６に示されるように、単一のエッチングステップを使用して、不整合を回避するために、ＨＮＯＲメモリアレイの活性スタックに活性層をエッチングする。機械的サポートを提供するために、活性層をエッチングして活性スタックを作成する前に、誘電体ピラーが形成される。これらのピラーは、構造的安定性を維持することにより、その後に形成される活性スタックをサポートする。フィーチャのアスペクト比を適切に選択することで、高アスペクト比のエッチングステップ中にリボン化が発生するのを防ぐ。

【0055】

図２５は、図１のように、ハードマスク層３０とエッチング停止層４０との間に８つの活性層（例えば、活性層２０）を含むメモリ構造１０を示している。各活性層の構成層は、図１を参照して論じられたそれらの活性層と同じでよい。マスキング構造５００は、メモリ構造１０がパターニングされ、エッチングされてエッチング停止層４０になり、1つのセットのバイア５０５（図示せず）を提供することを可能にする。マスキング構造５００が除去された後、バイア５０５は誘電体材料で充填され、したがって、図２６に示される誘電体ピラー５１０を形成する。誘電体ピラー５１０は、任意の適切な誘電体材料（例えば、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、ＳｉＣＯＨ）を含んでもよく、これらは、ＬＰＣＶＤ、ＡＬＤ、または高密度プラズマＣＶＤ（「ＨＤＰ ＣＶＤ」）などの任意の適切な方法を用いて堆積されてもよい。堆積後、メモリ構造１０の上面５２０上の誘電体材料は、ＣＭＰまたはエッチングバックなどの任意の適切な平坦化技術を使用して除去することができる。

【0056】

その後、図２７に示されるように、メモリ構造１０は、活性スタック５３０にパターニングおよびエッチングされ、活性ステップ間のトレンチ５４０を切断する。エッチングステップは、誘電体ピラー５１０をそのまま残し、これらのピラーが形成中の活性スタック５３０に構造的完全性と機械的強度を提供できるようにする。次に、上記のトレンチ１１０および１６０内の誘電体層１３０および１４０のような誘電体層５５０および５６０を、トレンチ５４０に堆積させて、トレンチ５４０を充填させてもよい。次に、マスキング層（図示せず）が適用され、パターニングされて、活性スタック５３０および充填されたトレンチ５４０の半分が保護される。次に、トレンチ５４０の露出されたものがエッチングされて、誘電体層５５０および５６０が除去されるが、誘電体ピラー５１０はエッチングされない。この結果の構造は図２９に示されている。

【0057】

図２９を参照すると、活性スタック５３０の各活性層内のＳＡＣ４層８０は、その後、選択的エッチングによって除去されてもよい。図３０に示すように、金属層５７０は、掘削されたトレンチ５４０を部分的に充填し、そして除去されたＳＡＣ４層８０の代わりに堆積される。次に、図３１を参照すると、金属層５７０の一部は、トレンチ５４０からの選択的異方性エッチングによって除去され、各活性ストリップのＳＡＣ４層８０を置き換えた金属層５７０の一部が残る。

【0058】

その後、残りの誘電体層５５０および５６０は、図３２に示されるように、選択的エッチングによってあらゆる部分が充填されたトレンチ５４０から除去され、活性スタック５３０および誘電体ピラー５１０が残る。次に、図３３を参照すると、各活性ストリップのＳＡＣ１層６０の一部は、選択的エッチングによって凹まされている。この選択的エッチングはマスキング層を必要としない。さらに、図３４に示すように、各活性層の金属層５７０の一部もまた、マスキング層なしで選択的エッチングによって凹ませ、各活性ストリップの金属層５７０を、トレンチ５４０に凹んだ面を有する細長い金属ストリップに成形する。

【0059】

次に、半導体層５８０が堆積される。図３５に示すように、半導体層５８０は、トレンチ５４０を部分的に充填し、凹型キャビティ５８０Ａおよび５８０Ｂを充填し、ここで、各活性ストリップのＳＡＣ１層６０の一部および金属層５７０の部分がそれぞれ除去されている。次に、半導体層５８０の一部は、図３６に示されるように、選択的異方性エッチングによって除去される。半導体層５８０Ａは、形成される薄膜トランジスタのチャネル領域を形成し、半導体層５８０Ｂは、金属層５７０を被覆し、メモリ構造１０から形成されるＨＮＯＲメモリアレイのためのビット線を形成する。半導体層５８０Ｂは、後続の構造の金属汚染を最小限に抑え、金属層５７０と形成される電荷トラップ層との間の直接接触を排除する。

【0060】

図３６のメモリ構造１０の製造の残りの部分は、誘電体ピラー５１０を無傷で、上記の図１７から図２４によって示されるのと同じ方法で進めてもよい。

【0061】

本発明の第３の実施形態によれば、図３７～５０に示されるように、２つのエッチングステップでＨＮＯＲメモリアレイの活性スタックを形成する方法が提供されるが、これは、リボン化の可能性を最小限にし、構造安定性を維持する。この第３の実施形態による方法は、異なる特性の３つのマスクを使用して、活性ストリップを形成する。（ｉ）すべての活性ストリップを同時に確定することで、活性ストリップ間の不整合を回避する第１のマスク。（ｉｉ）第１のマスクの上に配置され、活性ストリップの前半部分を画定する第２のマスク。（ｉｉｉ）第１および第２のマスクが除去された後に提供される、活性ストリップの残りの半分を画定する第３のマスク。

【0062】

図３７に示されるように、メモリ構造１０は、ハードマスク層３０とエッチング停止層４０との間の８つの活性層（例えば、活性層２０）から始まる。図３７では、第１のマスキング層が堆積され、活性スタック内の各活性ストリップの所望の幅を表す幅Ｌ_１のマスキング構造６００をそれぞれ有するようにパターニングされている（例えば、上述の図９を参照）。その後、図３８に示されるように、マスキング構造６１０を有する第２のマスキング層が堆積され、マスキング構造６００と重なるようにパターニングされ、層間のずれを考慮して、マスキング構造６１０がマスキング構造６００を隔てる１つおきの空間を占有して保護するようになる。第１および第２のマスキング層は、異なるエッチング特性を有し、異なる材料を含んでいてもよい。

【0063】

次に、図３９を参照すると、メモリ構造１０を通るトレンチ６２０がエッチングされている。図４０を参照すると、トレンチ６２０に露出した各活性層のＳＡＣ１層６０の一部は、マスク構造６００および６１０をそのままにして、所定の深さ（例えば、５～１０ナノメートルの間）まで選択的エッチングによって凹まされる。その後、図４１に示されるように、半導体層６３０が堆積され、トレンチ６２０および各活性ストリップ内のＳＡＣ１層６０の一部を除去した結果から生じる凹型キャビティを、実質的に上記の図５と併せて論じた半導体層１２０と同じような方法で部分的に充填する。次に、図４２に示されるように、トレンチ６２０の側壁に沿った半導体層６３０の一部が除去され、半導体層６３０の一部が凹型キャビティに残される。

【0064】

その後、図４３に示されるように、トレンチ６２０は、上記の図７に関連して論じられた誘電体層１３０および１４０と実質的に同じ方法で、誘電体層６４０および６５０で充填され、続いて、第２のマスキングのマスキング構造６１０がエッチングにより除去される。図４４は、トレンチ６２５がメモリ構造１０にエッチングされる様子を示している。次に、図４５を参照すると、ＳＡＣ４層８０は、トレンチ６２５の露出表面からの選択的エッチングによって除去され、続いて、図４６に示すように、トレンチ６２５および各活性ストリップのＳＡＣ４層８０の除去から生じるキャビティを部分的に充填する金属層６６０が堆積される。次に、図４７を参照すると、トレンチ６２５の側壁上の金属層６６０の一部は、選択的異方性エッチングおよび横方向等方性エッチングによって除去される。

【0065】

図４８を参照すると、次に、トレンチ６２５に露出された各活性層のＳＡＣ１層６０の一部は、選択的エッチングによって凹まされる。その後、半導体層６７０が堆積され、図４９に示されるように、各活性層のトレンチ６２５およびＳＡＣ１層６０の凹型キャビティを部分的に充填する。次に、メモリ構造１０の上の誘電体層６２０および誘電体層６４０の一部が、第１のマスキング層のマスキング構造６００と共に除去される。次に、トレンチ６２５の側壁上の半導体層６７０の一部は、図５０に示されるように、選択的異方性エッチングによって除去され、図４５と併せて上記で論じたのと実質的に同じ方法で、誘電体層６４０および誘電体層６５０によって置き換えられる。メモリ構造１０の製造の残りの部分は、上記の図１７～２４に示されているのと同じ方法で進めることができる。

【0066】

上記で論じたように、２つのエッチングステップで活性スタックを形成する第１の実施形態による方法は、最大約±５ナノメートルのリソグラフィのずれが発生し、隣接する活性スタックの幅に影響を与える。たとえば、このようなずれにより、代替の活性スタックの幅が異なる場合がある（たとえば、１つの活性スタックの幅がＬ_１＋５ナノメートルで、隣接する活性ストリップの幅がＬ_１－５ナノメートルの場合がある）。高度にスケーリングされた寸法を除いて、そのようなずれはメモリチップ設計内で容易に対応することができる。他方で、各エッチングステップの幅が広いため、第２の実施形態による方法と組み合わせて使用されるもののように、面積の大きい支持ピラーを所定の間隔で配置する必要がなく、より安定性が高い。

【0067】

本発明によるＨＮＯＲメモリアレイでは、活性ストリップの典型的な公称最小幅Ｌ_１は５０ナノメートルであるが、隣接する活性スタックを分離するトレンチ１１０（図３）の公称最小幅は８０ナノメートルであってもよく、８つの活性層を持つ活性スタックは、約２，０００ナノメートル（２ミクロン）であってもよい。５０ナノメートル幅の単独の活性スタックのアスペクト比は２０００／５０、つまり４０：１となり、エッチング中に直立状態を維持することはもちろん、歩留まりやコストに悪影響を及ぼす連続したプロセスステップでも、非常に困難となる。しかしながら、本発明の第１または第３の実施形態による方法を使用すると、図３の各マスキング構造１１５の幅Ｌ_２は５０＋８０＋５０＝１８０ナノメートルであり、したがってマスキング構造１１５を使用するエッチングのアスペクト比は２，０００／１８０、すなわち１１：１である。

【0068】

第２の実施形態による方法では、活性スタックは１つのエッチングステップで形成され、それにより、活性スタック間で発生する可能性がある＋５ナノメートルのずれを回避する。このような方法は、活性スタック形成の前に誘電体ピラーを形成して、その後に形成される活性スタックを支持し、構造的安定性を維持する。しかし、第２実施形態の方法では、エッチング工程での高アスペクト比によるリボン化と、誘電体ピラーが占める領域による有用なメモリアレイ領域の減少の両方が発生する可能性がある。

【0069】

本発明の第３の実施形態による方法では、第１のマスクは、第２および第３のマスクを提供するために使用される材料と比較して第１のマスクに対して選択的である、少なくとも２つの活性スタックエッチングステップに耐えることが必要である。

【0070】

さらに、第１および第２のマスクを提供するために使用されるハードマスク材料は、特定の誘電体堆積（例えば、ＬＰＣＶＤ ＳｉＯ_２）と互換性がある必要がある。一部のハードマスク材料（カーボンなど）はＳｉＯ_２堆積と互換性がなく、酸素を必要とする。このようなハードマスク材料は酸素と反応し、酸素によってエッチングされる。

【0071】

上記の詳細な説明は、本発明の特定の実施形態を説明するために提供されており、限定することを意図するものではない。本発明の範囲内の多数の変形および修正が可能である。本発明は、添付の特許請求の範囲に記載されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51A】

【図51B】