特許 7526808 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-24

(45)【発行日】2024-08-01

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240725BHJP

   H01L 29/78 20060101ALI20240725BHJP

【ＦＩ】

H01L29/78 301D

H01L29/78 301S

【請求項の数】 14

(21)【出願番号】P 2022560420

(86)(22)【出願日】2020-11-09

(86)【国際出願番号】 IB2020000931

(87)【国際公開番号】W WO2022096908

(87)【国際公開日】2022-05-12

【審査請求日】2023-04-19

(73)【特許権者】

【識別番号】000003997

【氏名又は名称】日産自動車株式会社

(73)【特許権者】

【識別番号】507308902

【氏名又は名称】ルノー エス．ア．エス．

【氏名又は名称原語表記】ＲＥＮＡＵＬＴ Ｓ．Ａ．Ｓ．

【住所又は居所原語表記】１２２－１２２ ｂｉｓ， ａｖｅｎｕｅ ｄｕ Ｇｅｎｅｒａｌ Ｌｅｃｌｅｒｃ， ９２１００ Ｂｏｕｌｏｇｎｅ－Ｂｉｌｌａｎｃｏｕｒｔ， Ｆｒａｎｃｅ

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100111235

【弁理士】

【氏名又は名称】原 裕子

(74)【代理人】

【識別番号】100170575

【弁理士】

【氏名又は名称】森 太士

(72)【発明者】

【氏名】丸井 俊治

(72)【発明者】

【氏名】林 哲也

(72)【発明者】

【氏名】沼倉 啓一郎

(72)【発明者】

【氏名】倪 威

(72)【発明者】

【氏名】田中 亮太

(72)【発明者】

【氏名】岩▲崎▼ 裕一

【審査官】市川 武宜

(56)【参考文献】

【文献】国際公開第２０１７／２０８３０１（ＷＯ，Ａ１）

【文献】国際公開第２０１８／０２９７９６（ＷＯ，Ａ１）

【文献】特開２００８－１９８６７６（ＪＰ，Ａ）

【文献】特開２０１０－１０２５６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板の主面上に形成された第１導電型ソース領域と、
前記基板の主面上に形成され、前記第１導電型ソース領域と電気的に接続された第２導電型ウェル領域と、
前記基板の主面上に形成され、前記第２導電型ウェル領域と接した第１導電型ドリフト領域と、
前記基板の主面上に形成され、前記第１導電型ドリフト領域と接した第１導電型ドレイン領域と、
前記第１導電型ソース領域と電気的に接続された第１電極と、
前記第１導電型ドレイン領域と電気的に接続された第２電極と、
前記第１導電型ソース領域と前記第２導電型ウェル領域と前記第１導電型ドリフト領域と絶縁膜を介して接するように形成された第３電極と、
前記第１導電型ソース領域と接し、かつ前記第３電極と前記絶縁膜を介して接するように形成され、前記第１導電型ソース領域よりも抵抗値が高い寄生容量低減領域と
を有することを特徴とする半導体装置。

【請求項12】

請求項１～１１のいずれか１項に記載された半導体装置を製造する半導体装置の製造方法であって、
イオン注入により、前記基板に不純物を添加して、前記第１導電型ソース領域と前記第２導電型ウェル領域と前記第１導電型ドリフト領域と前記第１導電型ドレイン領域を形成することを特徴とする半導体装置の製造方法。

【請求項14】

前記寄生容量低減領域は、前記第１導電型ソース領域をイオン注入で形成するときに、前記第１導電型ソース領域が形成される領域の一部をマスキングして形成されることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

従来では、耐圧を向上させることを目的とした半導体装置として特許文献１が開示されている。この特許文献１に開示された半導体装置では、低ドープもしくはノンドープ半導体基板に不純物を添加（ドープ）して、Ｎ型ソース領域、Ｐ型ウェル領域、Ｎ型ドリフト領域、Ｎ型ドレイン領域がそれぞれ形成されていた。

【先行技術文献】

【特許文献】

【0003】

【文献】国際公開第２０１５／００８５５０号

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、上述した従来の半導体装置では、Ｎ型ソース領域のゲート電極側の側面の全体がゲート電極と接しているので、Ｎ型ソース領域のゲート電極側の側面全体にゲートソース間容量Ｃ_ＧＳが発生してしまうという問題点があった。

【0005】

そこで、本発明は、上記課題に鑑みて成されたものであり、ソース電極とゲート電極との間に発生するゲートソース間容量Ｃ_ＧＳを低減することのできる半導体装置及びその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一態様に係る半導体装置は、基板の主面上に形成された第１導電型ソース領域と、第１導電型ソース領域と第２導電型ウェル領域と第１導電型ドリフト領域と絶縁膜を介して接するように形成された第３電極とを有する。そして、第１導電型ソース領域と接し、かつ第３電極と絶縁膜を介して接するように寄生容量低減領域を形成し、寄生容量低減領域の抵抗値を第１導電型ソース領域よりも高くする。

【発明の効果】

【0007】

本発明によれば、ソース電極とゲート電極との間に発生するゲートソース間容量Ｃ_ＧＳを低減することができる。

【図面の簡単な説明】

【0008】

【図1】図１は、本発明の第１実施形態に係る半導体装置の構造を示す断面斜視図である。

【図2】図２は、本発明の第１実施形態に係る半導体装置のゲート電圧、ドレイン電流、ドレイン電圧の関係を示す図である。

【図3A】図３Ａは、本発明の第１実施形態に係る半導体装置の効果を説明するための図である。

【図3B】図３Ｂは、本発明の第１実施形態に係る半導体装置の効果を説明するための図である。

【図4A】図４Ａは、本発明の第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その１）。

【図4B】図４Ｂは、本発明の第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その２）。

【図4C】図４Ｃは、本発明の第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その３）。

【図4D】図４Ｄは、本発明の第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その４）。

【図4E】図４Ｅは、本発明の第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その５）。

【図4F】図４Ｆは、本発明の第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その６）。

【図4G】図４Ｇは、本発明の第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その７）。

【図4H】図４Ｈは、本発明の第１実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その８）。

【図5】図５は、本発明の第２実施形態に係る半導体装置の構造を示す断面斜視図である。

【図6】図６は、本発明の第２実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である。

【図7】図７は、本発明の第３実施形態に係る半導体装置の構造を示す断面斜視図である。

【図8】図８は、本発明の第３実施形態に係る半導体装置の構造を示す断面斜視図である。

【図9A】図９Ａは、本発明の第３実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その１）。

【図9B】図９Ｂは、本発明の第３実施形態に係る半導体装置の製造方法を説明するための模式的な工程図である（その２）。

【発明を実施するための形態】

【0009】

以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含んでいる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

【0010】

また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に限定されない。例えば、「何らかの電気的作用を有するもの」には、電極、配線、スイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。

【0011】

［第１実施形態］
［半導体装置の構造］
図１は、本実施形態に係る半導体装置の構造を示す図である。図１に示すように、本実施形態に係る半導体装置１００はＮ型ＭＯＳＦＥＴであり、トレンチゲート構造横型ＭＯＳデバイスである。この半導体装置１００は、基板１と、第１導電型のソース領域３と、第２導電型のウェル領域５と、第１導電型のドリフト領域７と、第１導電型のドレイン領域９と、寄生容量低減領域１１と、第２導電型のコラム領域１３とを有する。また、半導体装置１００は、ソース領域３に接合されたソース電極（第１電極）１５と、ドレイン領域９に接合されたドレイン電極（第２電極）１７と、ウェル領域５とその周囲の領域にゲート絶縁膜１９を介して埋め込まれたゲート電極（第３電極）２１を有する。

【0012】

尚、第１導電型と第２導電型は互いに異なる導電型である。すなわち、第１導電型がＰ型であれば、第２導電型はＮ型であり、第１導電型がＮ型であれば、第２導電型はＰ型である。本実施形態では、第１導電型がＮ型、第２導電型がＰ型の場合について説明する。

【0013】

基板１は、絶縁性半導体基板である。これにより、同一の基板１に複数の半導体装置を集積する際の素子分離プロセスを簡略化することができる。また、冷却器に半導体装置を実装する場合に、基板１と冷却器の間に設置する絶縁性基板を省略することが可能である。ここで、絶縁性基板とは、基板の抵抗率が数ｋΩ・ｃｍ以上のことをいう。

【0014】

例えば、基板１に絶縁性を有する炭化珪素基板（ＳｉＣ基板）を用いることができる。ＳｉＣはワイドバンドギャップ半導体であり真性キャリヤ数が少ないため、高い絶縁性を得やすく、耐圧の高い半導体装置を実現できる。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、代表的な４ＨのＳｉＣ基板を基板１として用いることができる。基板１にＳｉＣ基板を用いることにより、基板１の絶縁性を高く、かつ、熱伝導率を高くできる。このため、基板１の裏面を冷却機構に直接取り付けて、半導体装置を効率よく冷却することができる。この構造によれば、ＳｉＣ基板の熱伝導率が大きいため、半導体装置がオン状態のときの主電流による発熱を効率よく発散させることができる。

【0015】

また、基板１は、ＳｉＣ基板に限らず、バンドギャップの広い半導体材料からなる半導体基板を使用してもよい。バンドギャップの広い半導体材料には、例えばＧａＮ、ダイヤモンド、ＺｎＯ、ＡｌＧａＮなどが挙げられる。

【0016】

ソース領域３は、基板１の主面上に形成され、ウェル領域５と電気的に接続されている。ソース領域３のＮ型の不純物濃度はドリフト領域７よりも高濃度であり、例えば、１×１０^１８／ｃｍ^３～１×１０^２１／ｃｍ^３程度である。ソース領域３の表面にはソース電極１５が電気的に接続され、ソース領域３の一部に寄生容量低減領域１１が形成されている。また、ソース領域３は、ゲート絶縁膜１９を介してゲート電極２１に接している。

【0017】

ウェル領域５は、基板１の主面上に形成され、ソース領域３と電気的に接続され、ドリフト領域７と接している。ウェル領域５のＰ型の不純物濃度は、例えば、１×１０^１５／ｃｍ^３～１×１０^１９／ｃｍ^３程度である。ウェル領域５の一部にはゲート電極２１が形成され、ゲート絶縁膜１９を介してゲート電極２１に接している。尚、低いオン抵抗と高い絶縁破壊電界を両立させることができるので、ウェル領域５はワイドバンドギャップ半導体で形成することが好ましい。また、基板１とウェル領域５を同一の材料から形成すれば、異なる材料を用いた場合に生じる格子不整合等の性能劣化を防止することができる。

【0018】

ドリフト領域７は、基板１の主面上に形成され、ウェル領域５とドレイン領域９と接している。ドリフト領域７のＮ型の不純物濃度は、例えば、１×１０^１５／ｃｍ^３～１×１０^１９／ｃｍ^３程度である。ドリフト領域７の一部にはコラム領域１３が形成されており、ドリフト領域７はコラム領域１３と接するとともに、ゲート絶縁膜１９を介してゲート電極２１にも接している。尚、低いオン抵抗と高い絶縁破壊電界を両立させることができるので、ドリフト領域７はワイドバンドギャップ半導体で形成することが好ましい。また、基板１とドリフト領域７を同一の材料から形成すれば、異なる材料を用いた場合に生じる格子不整合等の性能劣化を防止することができる。

【0019】

ドレイン領域９は、基板１の主面上に形成され、ドリフト領域７と接している。ドレイン領域９のＮ型の不純物濃度はドリフト領域７よりも高濃度であり、例えば、１×１０^１８／ｃｍ^３～１×１０^２１／ｃｍ^３程度である。また、ドレイン領域９の表面には、ドレイン電極１７が電気的に接続されている。

【0020】

寄生容量低減領域１１は、ソース領域３と接し、かつゲート電極２１とゲート絶縁膜１９を介して接しており、抵抗値がソース領域３よりも高くなるように形成されている。具体的に、寄生容量低減領域１１は、基板１と同一の材料で形成されている。これにより、寄生容量低減領域１１の抵抗値は、Ｎ型の不純物が添加されているソース領域３よりも高くなる。このような寄生容量低減領域１１を形成したことにより、ソース電極１５とゲート電極２１の間に、寄生容量低減領域１１に起因する容量を挟むことができるので、ゲートソース間容量Ｃ_ＧＳを低減することができる。尚、寄生容量低減領域１１は、深い位置まで形成したほうがゲートソース間容量Ｃ_ＧＳの低減効果が大きくなるので、ソース領域３の表面から基板１の深さまで形成されていることが好ましい。

【0021】

コラム領域１３は、ドリフト領域７の一部に形成され、ドリフト領域７と接し、かつゲート電極２１とゲート絶縁膜１９を介して接している。コラム領域１３は、基板１にイオン注入によってＰ型の不純物を添加することによって形成される。このようにコラム領域１３を形成したことにより、スーパージャンクション構造になり、高耐圧、かつ低オン抵抗の特性を得ることができる。

【0022】

ソース電極１５は、ソース領域３の表面に形成され、ソース領域３及びウェル領域５と電気的に接続されている。

【0023】

ドレイン電極１７は、ドレイン領域９の表面に形成され、ドリフト領域７及びドレイン領域９と電気的に接続されている。

【0024】

ゲート電極２１は、ソース領域３とウェル領域５とドリフト領域７と寄生容量低減領域１１とコラム領域１３にゲート絶縁膜１９を介して接するように形成されている。ゲート電極２１は、ソース領域３とウェル領域５とドリフト領域７と寄生容量低減領域１１とコラム領域１３に接するようにゲート溝を形成し、ゲート溝の内面にゲート絶縁膜１９を形成した後に、ポリシリコンを堆積させて形成される。

【0025】

［半導体装置の動作］
次に、本実施形態に係る半導体装置１００における基本的な動作の一例を説明する。

【0026】

図１に示す構成の半導体装置１００は、ソース電極１５の電位を基準として、ドレイン電極１７に正の電位を印加した状態で、ゲート電極２１の電位を制御することによって、トランジスタとして機能する。すなわち、ゲート電極２１とソース電極１５の間の電圧を所定の閾値電圧以上にすると、ゲート電極２１の側面のＰ型ウェル領域５のチャネル部に反転層が形成されてオン状態となり、ドレイン電極１７からソース電極１５へ電流が流れる。

【0027】

一方、ゲート電極２１とソース電極１５の間の電圧を所定の閾値電圧より低くすると、反転層が消滅してオフ状態となり、ドレイン電極１７からソース電極１５への電流が遮断される。理想的には、Ｐ型コラム領域１３とＮ型ドリフト領域７がピンチオフ状態になることで、Ｐ型コラム領域１３とＮ型ドリフト領域７の電界分布が均一な長方形の分布となり、最大電界が大きく低下することで耐圧が向上する。

【0028】

次に、本発明の効果について説明する。反転層がオフ状態からオン状態およびオフ状態からオン状態に遷移する時間は、ゲートソース間容量Ｃ_ＧＳが大きく関与することが分かっている。

【0029】

図２は、ゲート電圧Ｖ_Ｇが閾値電圧Ｖ_ＴＨからプラトー電圧Ｖ_ＧＰ（トランジスタが負荷電流に制御可能な電流を流せるようになる電圧）まで変化する際にかかる時間ｔ_１－ｔ_２及びその際のゲート電圧Ｖ_Ｇ、ドレイン電流ｉ_Ｄ、ドレイン電圧Ｖ_Ｄの関係を示す。

【0030】

ここで、ｔ_１、ｔ_２は、下記の式（１）、（２）で表される。

【数1】

【数2】

式（１）、（２）において、ゲートソース間容量Ｃ_ＧＳはゲートドレイン間容量Ｃ_ＧＤよりも十分に大きいので、Ｃ_ＧＤの項を無視すると、ドレイン電流ｉ_Ｄのスイッチング時間ｔ_１－ｔ_２はゲートソース間容量Ｃ_ＧＳの値に比例することが分かる。したがって、ゲートソース間容量Ｃ_ＧＳを小さくできれば、ドレイン電流ｉ_Ｄのスイッチング時間ｔ_１－ｔ_２を短縮することができる。

【0031】

次に、寄生容量低減領域１１を設けた場合と設けなかった場合のゲートソース間容量Ｃ_ＧＳの変化を説明する。図３Ａは寄生容量低減領域１１を設けていない従来の半導体装置２００の構造を示し、図３Ｂは寄生容量低減領域１１を設けた本実施形態の半導体装置１００の構造を示している。

【0032】

図３Ａに示すように、従来の半導体装置２００では、ゲート電極２１０とソース電極２２０の間の部分の寄生容量Ｃ_ＧＳは、ゲート絶縁膜２３０に起因するＣｇａｔｅのみによって決まる。一方、図３Ｂに示すように、寄生容量低減領域１１を設けた本実施形態の半導体装置１００では、ゲート電極２１とソース電極１５の間の寄生容量Ｃ_ＧＳは、ゲート絶縁膜１９に起因するＣｇａｔｅと、寄生容量低減領域１１に起因するＣｒｅｄの直列接続となる。

【0033】

通常、ゲート絶縁膜１９は、数１０ｎｍの膜厚であるのに対して、寄生容量低減領域１１の厚さは０．５μｍ以上になる。そのため、Ｃｒｅｄ＜＜Ｃｇａｔｅの関係となり、ＣｒｅｄとＣｇａｔｅの直列接続の容量は、以下の式（３）に示すように、ゲート絶縁膜１９に起因するＣｇａｔｅよりも非常に小さな値となる。

【数3】

すなわち、本実施形態の半導体装置１００のゲートソース間容量Ｃ_ＧＳは、ゲート絶縁膜１９に起因するＣｇａｔｅよりも非常に小さな値となる。

【0034】

したがって、ソース電極１５とゲート電極２１の間の寄生容量低減領域１１の幅が、所定値以上、すなわちゲート絶縁膜１９よりも十分に大きければ、ゲートソース間容量Ｃ_ＧＳはゲート絶縁膜１９に起因するＣｇａｔｅよりも非常に小さくなる。

【0035】

このように、本実施形態の半導体装置１００では、寄生容量低減領域１１を設けたことによって、ゲートソース間容量Ｃ_ＧＳは、ゲート絶縁膜１９のみが形成されている場合よりも低減されることになる。そして、ドレイン電流ｉ_Ｄのスイッチング時間ｔ_１－ｔ_２はゲートソース間容量Ｃ_ＧＳの値に比例するので、ゲートソース間容量Ｃ_ＧＳを低減したことにより、本実施形態の半導体装置１００のスイッチング時間ｔ_１－ｔ_２を短縮することができる。

【0036】

尚、通常は、ゲート電極２１とソース電極１５の間には０．５μｍ以上の間隔がプロセスの安全設計上設置されているので、寄生容量低減領域１１をゲート電極２１とソース電極１５の間に設けたとしても、半導体装置１００の各部の寸法に影響を与えることはない。

【0037】

［半導体装置の製造方法］
次に、図４Ａ～図４Ｈを参照して、本実施形態に係る半導体装置１００の製造方法の一例を説明する。

【0038】

まず、不純物が添加されていない基板１を用意する。次に、図４Ａに示すように、基板１上に形成したマスク材５１をパターニングして、ウェル領域５を形成する領域を露出させる。そして、マスク材５１をマスクとして基板１にＰ型の不純物を選択的に添加するイオン注入を行ってウェル領域５を形成する。

【0039】

一般的なマスク材としては、シリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。パターニングの方法としては、フォトリソグラフィ法を用いることができる。即ち、パターニングされたフォトレジスト膜をマスクにしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いることができる。マスク材をエッチングした後、フォトレジスト膜を酸素プラズマや硫酸などで除去する。このようにして、マスク材５１がパターニングされる。

【0040】

次に、図４Ｂに示すように、基板１及びウェル領域５の上に形成されたマスク材５３をパターニングして、コラム領域１３を形成する領域を露出させる。そして、マスク材５３をマスクとして基板１にＰ型の不純物を選択的に添加するイオン注入を行ってコラム領域１３を形成する。

【0041】

次に、図４Ｃに示すように、基板１、ウェル領域５及びコラム領域１３の上に形成されたマスク材５５をパターニングして、ドリフト領域７を形成する領域を露出させる。そして、マスク材５５をマスクとして基板１にＮ型の不純物を選択的に添加するイオン注入を行ってドリフト領域７を形成する。

【0042】

次に、図４Ｄに示すように、基板１、ウェル領域５、コラム領域１３及びドリフト領域７の上に形成されたマスク材５７をパターニングして、ソース領域３及びドレイン領域９を形成する領域を露出させる。そして、マスク材５７をマスクとして基板１にＮ型の不純物を選択的に添加するイオン注入を行って、高濃度のソース領域３及びドレイン領域９を形成する。このとき、ソース領域３を形成する領域の一部にマスク材５７を形成しておき、イオン注入が行われないようにすることで寄生容量低減領域１１を形成する。これにより、寄生容量低減領域１１は、基板１と同一の材料で形成された領域となる。また、寄生容量低減領域１１は、ソース領域３の表面から基板１の深さまで形成されることになる。

【0043】

尚、本実施形態におけるＮ型の不純物としては、例えば、窒素（Ｎ）を用いることができ、Ｐ型の不純物としては、例えば、アルミニウム（Ａｌ）やボロン（Ｂ）を用いることができる。また、基板の温度を６００℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じることを抑制することができる。

【0044】

このとき、Ｎ型ドリフト領域７とＰ型コラム領域１３の不純物の濃度は、１×１０^１５／ｃｍ^３～１×１０^１９／ｃｍ^３が好適である。また、Ｎ型ドリフト領域７のドナー濃度とＰ型コラム領域１３のアクセプタ濃度の組み合わせは、以下の式（４）の関係が成立することが好適な条件となる。式（４）において、Ｎ型ドリフト領域７のドナー濃度がＮｄ、Ｐ型コラム領域１３のアクセプタ濃度がＮａ、Ｎ型ドリフト領域７の幅がＷｎ、Ｐ型コラム領域１３の幅がＷｐである。
Ｎａ×Ｗｐ＝Ｎｄ×Ｗｎ ・・・（４）

【0045】

さらに、上述の各工程においてイオン注入した不純物は、熱処理することで活性化させることができる。例えば、アルゴン雰囲気中や窒素雰囲気中で、１７００℃程度の熱処理を行う。

【0046】

また、高い注入エネルギーで不純物を添加して高濃度不純物領域を形成するイオン注入条件と、低い注入エネルギーで不純物を添加して低濃度不純物領域を形成するイオン注入条件とを適宜切り替えるようにしてもよい。これにより、１回の連続したイオン注入で高濃度不純物領域と低濃度不純物領域を連続して形成することができる。例えば、低濃度不純物領域であるドリフト領域７と高濃度不純物領域であるソース領域３を連続的に形成することができる。

【0047】

上記のようにイオン注入の途中でイオン注入条件を切り替えて深さ方向の不純物濃度を変化させながら活性領域の一部であるドリフト領域７、ウェル領域５、ソース領域３、ドレイン領域９を形成することにより、深さ方向の不純物濃度を自由に設計できる。これにより、電界の集中を緩和し、半導体装置の最大印加電圧を向上させることができる。

【0048】

また、イオン注入によって、Ｎ型又はＰ型の不純物領域を形成することにより、エピタキシャル成長によって形成する場合よりも製造コストを低減できる。

【0049】

次に、図４Ｅに示すように、パターニングしたマスク材（図示せず）をマスクとして、ドライエッチングを行う。これにより、ソース領域３の一部、寄生容量低減領域１１の一部、ウェル領域５の一部、ドリフト領域７の一部、及びコラム領域１３の一部を選択的にエッチングして、ゲート電極２１を埋め込むゲート溝５９を形成する。この結果、ゲート溝５９は、ソース領域３、ウェル領域５、ドリフト領域７、コラム領域１３及び寄生容量低減領域１１に接する位置に形成される。

【0050】

次に、図４Ｆに示すように、ゲート溝５９の内部にゲート絶縁膜１９及びゲート電極２１を形成する。ゲート電極２１は、ゲート絶縁膜１９を介して、ソース領域３、寄生容量低減領域１１、ウェル領域５、コラム領域１３、及びドリフト領域７のそれぞれと接するように形成される。

【0051】

ゲート絶縁膜１９は、ゲート溝５９の内壁面に形成され、例えば、熱酸化法、又は堆積法を用いて形成することができる。一例として、熱酸化の場合、基板を酸素雰囲気下で１１００℃程度に加熱することで、基板が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ただし、シリコン酸化膜ではなく、シリコンの窒化膜でもよいし、シリコン酸化膜とシリコン窒化膜の積層であってもよい。シリコン窒化膜の場合の等方性エッチングは、１６０℃の熱燐酸による洗浄でエッチングすることができる。

【0052】

ゲート絶縁膜１９を形成した後、ウェル領域５とゲート絶縁膜１９との界面における界面準位を低減するために、窒素、アルゴン、Ｎ_２Ｏなどの雰囲気下で１０００℃程度のアニールを行ってもよい。また、直接ＮＯ又はＮ_２Ｏ雰囲気下での熱酸化も可能である。その場合の温度は１１００℃～１４００℃が好適である。ゲート絶縁膜１９の厚さは数十ｎｍ程度である。

【0053】

ゲート電極２１は、ゲート絶縁膜１９の形成されたゲート溝５９の内部に堆積するように形成される。ゲート電極２１の材料は、例えば、ポリシリコン膜を用いることができる。本実施形態では、ゲート電極２１にポリシリコン膜を用いる場合を説明する。

【0054】

ポリシリコン膜の堆積方法としては、減圧ＣＶＤ法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さをゲート溝５９の幅の２分の１よりも大きな値にして、ゲート溝５９をポリシリコン膜で埋める。ゲート溝５９の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、ゲート溝５９をポリシリコン膜によって埋めることができる。例えば、ゲート溝５９の幅が２μｍの場合は、膜厚が１μｍよりも大きくなるようにポリシリコン膜を形成する。また、ポリシリコン膜を堆積した後に、オキシ塩化リン（ＰＯＣｌ_３）中で９５０℃のアニール処理することで、Ｎ型のポリシリコン膜が形成され、ゲート電極２１に導電性を付与する。

【0055】

ポリシリコン膜は、エッチングなどにより平坦化する。エッチング方法は等方性エッチングでも異方性の選択エッチングでもよい。エッチング量は、ゲート溝５９の内部にポリシリコン膜が残るように設定する。例えば、幅が２μｍのゲート溝５９についてポリシリコン膜を１．５μｍの厚さに堆積した場合、ポリシリコン膜のエッチング量を１．５μｍにする。しかし、エッチングの制御において、１．５μｍのエッチング量について数％のオーバーエッチングでも問題はない。尚、ここでは、Ｎ型のポリシリコンを用いて説明したが、Ｐ型のポリシリコンでもよい。また、他の半導体材料でもよいし、メタル材料などの導電性のある材料でもよい。例えば、Ｐ型ポリ炭化珪素、ＳｉＧｅ、Ａｌなどでもよい。

【0056】

次に、図４Ｆに示すように、ソース領域３及びウェル領域５上に配置されるようにゲート配線６１を形成し、ゲート電極２１同士を電気的に接続する。ゲート配線６１は、ゲート電極２１と同じポリシリコン、又は金属を用いることができる。

【0057】

次に、図４Ｇに示すように、層間絶縁膜６３を形成する。層間絶縁膜６３は、例えば、シリコン酸化膜を用いることができる。シリコン酸化膜の堆積方法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。また、層間絶縁膜６３にシリコン窒化膜を用いてもよい。

【0058】

その後、パターニングしたフォトレジスト膜（図示せず）をマスクにして層間絶縁膜６３を選択的にエッチングし、ソース領域３の上面が露出するようにソース電極コンタクトホール６５を形成する。同様に、ドレイン領域９の上面が露出するようにドレイン電極コンタクトホール６７を形成する。エッチング方法としては、例えば、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いる。

【0059】

次に、図４Ｈに示すように、コンタクトホール６５、６７を埋め込むように成膜した電極膜をパターニングしてソース電極１５及びドレイン電極１７を形成する。ソース電極１５及びドレイン電極１７の材料には、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）などの金属配線に用いる金属材料を好適に用いることができる。また、チタン／ニッケル／銀（Ｔｉ／Ｎｉ／Ａｇ）などの積層膜をソース電極１５及びドレイン電極１７に用いてもよい。ソース電極１５及びドレイン電極１７の形成は、スパッタ法や電子ビーム（ＥＢ）蒸着法などにより全面に金属材料を堆積した後、金属材料をエッチングして形成する。また、メッキプロセスによってコンタクトホールを金属材料で埋め込んで、ソース電極１５及びドレイン電極１７を形成してもよい。こうして、ソース電極１５及びドレイン電極１７が形成されると、本実施形態に係る半導体装置１００が完成する。

【0060】

［第１実施形態の効果］
以上、詳細に説明したように、本実施形態に係る半導体装置１００では、ソース領域３と接し、かつゲート電極２１とゲート絶縁膜１９を介して接するように寄生容量低減領域１１を形成し、寄生容量低減領域１１の抵抗値をソース領域３よりも高くする。これにより、ソース電極１５とゲート電極２１の間に発生するゲートソース間容量Ｃ_ＧＳを低減することができる。そして、ゲートソース間容量Ｃ_ＧＳを低減したことによって、半導体装置１００のスイッチング時間を短縮することができる。

【0061】

また、本実施形態に係る半導体装置１００では、寄生容量低減領域１１が基板１と同一の材料で形成されている。これにより、ソース領域３を形成するときにマスキングによって同時に寄生容量低減領域１１を形成できるので、製造プロセスの増加を防止することができる。

【0062】

さらに、本実施形態に係る半導体装置１００では、基板１を絶縁基板とする。これにより、半導体装置１００を冷却器等に実装する際に、別体の絶縁性基板の使用を省略することができる。

【0063】

また、本実施形態に係る半導体装置１００では、寄生容量低減領域１１をソース領域３の表面から基板１の深さまで形成する。これにより、寄生容量低減領域１１の深さが浅い場合と比較して、ゲートソース間容量Ｃ_ＧＳの低減効果をより大きくすることができる。

【0064】

さらに、本実施形態に係る半導体装置１００では、基板１が炭化珪素で形成されている。これにより、炭化珪素の高い熱伝導率特性を利用して冷却性能を高くすることができる。

【0065】

また、本実施形態に係る半導体装置１００では、ウェル領域５とドリフト領域７がワイドバンドギャップ半導体から形成されている。これにより、低いオン抵抗と高い絶縁破壊電界を両立させることができる。

【0066】

さらに、本実施形態に係る半導体装置１００では、基板１とドリフト領域７を同一の材料から形成する。これにより、異なる材料を用いた場合に生じる格子不整合等の性能劣化を防止することができる。

【0067】

また、本実施形態に係る半導体装置の製造方法では、イオン注入により基板１に不純物を添加して、ソース領域３とウェル領域５とドリフト領域７とドレイン領域９を形成する。これにより、エピタキシャル成長で形成した場合と比較して製造コストを大きく削減することができる。

【0068】

さらに、本実施形態に係る半導体装置の製造方法では、ソース領域３とウェル領域５とドリフト領域７とドレイン領域９を、イオン注入のときに深さ方向の不純物濃度を変化させて形成する。これにより、深さ方向のドープ濃度を自由に設計して、最大印加電圧をより向上させることができる。

【0069】

また、本実施形態に係る半導体装置の製造方法では、ソース領域３をイオン注入で形成するときに、ソース領域３が形成される領域の一部をマスキングして、寄生容量低減領域１１を形成する。これにより、ソース領域３と寄生容量低減領域１１を同時に作製することができ、製造プロセスの増加を防止することができる。

【0070】

［第２実施形態］
以下、本発明を適用した第２実施形態について図面を参照して説明する。図面の記載において同一部分には同一符号を付して説明を省略する。

【0071】

［半導体装置の構造］
図５は、本実施形態に係る半導体装置の構造を示す図である。図５に示すように、本実施形態に係る半導体装置１００では、寄生容量低減領域１１が、ソース領域３よりも不純物濃度が低いＰ型の半導体材料で形成されていることが第１実施形態と相違している。また、寄生容量低減領域１１が、ソース領域３よりも不純物濃度が低いＮ型の半導体材料で形成されていてもよい。

【0072】

このように、寄生容量低減領域１１は、ソース領域３よりも不純物濃度が低いＮ型またはＰ型の半導体材料で形成されているので、抵抗値がソース領域３よりも高くなる。このような寄生容量低減領域１１を形成することにより、ソース電極１５とゲート電極２１の間のソース領域３にゲート電極２１から空乏層を広げることができるので、ゲートソース間容量Ｃ_ＧＳを低減することができる。尚、その他の構成については、第１実施形態と同様の構造となるので、詳細な説明は省略する。

【0073】

［半導体装置の製造方法］
次に、図６を参照して、本実施形態に係る半導体装置１００の製造方法の一例を説明する。ただし、第１実施形態で説明した製造方法と相違する工程のみを説明し、第１実施形態と同一の工程については詳細な説明を省略する。

【0074】

第１実施形態と同様の方法で、基板１にウェル領域５を形成した後に、図６に示すように、基板１及びウェル領域５の上に形成されたマスク材７１をパターニングして、寄生容量低減領域１１及びコラム領域１３を形成する領域を露出させる。そして、マスク材７１をマスクとして基板１にＰ型の不純物を選択的に添加するイオン注入を行って、寄生容量低減領域１１及びコラム領域１３を形成する。この後、第１実施形態と同様の方法で、半導体装置１００を完成させる。

【0075】

また、寄生容量低減領域１１がＮ型の半導体材料で形成されている場合には、コラム領域１３を形成する工程とは別に、寄生容量低減領域１１を形成する工程を設ければよい。その工程では、基板１及びウェル領域５の上に形成されたマスク材をパターニングして、寄生容量低減領域１１を形成する領域を露出させ、マスク材をマスクとして基板１にＮ型の不純物を添加するイオン注入を行えばよい。

【0076】

［第２実施形態の効果］
以上、詳細に説明したように、本実施形態に係る半導体装置１００では、寄生容量低減領域１１が、ソース領域３よりも不純物濃度が低いＮ型の半導体材料で形成されている。これにより、ソース電極１５とゲート電極２１の間のソース領域３にゲート電極２１から空乏層を広げることができるので、ゲートソース間容量Ｃ_ＧＳを低減することができる。

【0077】

また、本実施形態に係る半導体装置１００では、寄生容量低減領域１１が、ソース領域３よりも不純物濃度が低いＰ型の半導体材料で形成されている。これにより、ソース電極１５とゲート電極２１の間のソース領域３にゲート電極２１から空乏層を広げることができるので、ゲートソース間容量Ｃ_ＧＳを低減することができる。

【0078】

［第３実施形態］
以下、本発明を適用した第３実施形態について図面を参照して説明する。図面の記載において同一部分には同一符号を付して説明を省略する。

【0079】

［半導体装置の構造］
図７は、本実施形態に係る半導体装置の構造を示す図である。図７に示すように、本実施形態に係る半導体装置１００では、寄生容量低減領域１１が、絶縁膜で形成されていることが第１実施形態と相違している。また、図８に示すように、寄生容量低減領域１１が溝で形成されていてもよい。

【0080】

このように、寄生容量低減領域１１は絶縁膜で形成されているので、抵抗値がソース領域３よりも高くなる。また、寄生容量低減領域１１が溝である場合も、抵抗値はソース領域３よりも高くなる。このように寄生容量低減領域１１を絶縁膜で形成することにより、ソース電極１５とゲート電極２１の間に非常に小さな絶縁体容量を挟むことになるので、ゲートソース間容量Ｃ_ＧＳを低減することができる。また、寄生容量低減領域１１を溝にしたことにより、溝の両端の容量がゼロになるので、ゲートソース間容量Ｃ_ＧＳを低減することができる。尚、その他の構成については、第１実施形態と同様の構造となるので、詳細な説明は省略する。

【0081】

［半導体装置の製造方法］
次に、図９Ａ～図９Ｂを参照して、本実施形態に係る半導体装置１００の製造方法の一例を説明する。ただし、第１実施形態で説明した製造方法と相違する工程のみを説明し、第１実施形態と同一の工程については詳細な説明を省略する。

【0082】

第１実施形態と同様の方法で、基板１上にウェル領域５、コラム領域１３、ドリフト領域７、ソース領域３及びドレイン領域９を形成した後に、マスク材を成長させる。そのマスク材の上にレジストをパターニングして、ドライエッチングまたはウェットエッチングにより、ソース領域３の一部を選択的にエッチングして、図９Ａに示すように、寄生容量低減領域１１を埋め込む溝８１を形成する。この結果、溝８１は、ソース領域３とウェル領域５に接する位置に形成される。

【0083】

次に、図９Ｂに示すように、溝８１の内部に絶縁膜８３を形成する。絶縁膜８３は、溝８１が埋まる程度の膜厚まで成長させる。本実施形態では、絶縁膜８３として、シリコン酸化膜を用いるが、シリコン窒化膜であってもよい。そして、ドライエッチングもしくはウェットエッチングによって平坦化して、溝８１の中にシリコン酸化膜が埋め込まれた寄生容量低減領域１１を形成する。この後、第１実施形態と同様の方法で、半導体装置１００を完成させる。尚、寄生容量低減領域１１が溝である場合には、絶縁膜８３を形成せずに溝８１を残したままゲート電極２１を形成する工程へ進めばよい。

【0084】

［第３実施形態の効果］
以上、詳細に説明したように、本実施形態に係る半導体装置１００では、寄生容量低減領域１１が絶縁膜８３で形成されている。これにより、ソース電極１５とゲート電極２１の間に非常に小さな絶縁体容量を挟むことになるので、ゲートソース間容量Ｃ_ＧＳを低減することができる。

【0085】

また、本実施形態に係る半導体装置１００では、寄生容量低減領域１１が溝８１で形成されている。これにより、溝８１の両端の容量をゼロにすることができるので、ゲートソース間容量Ｃ_ＧＳを低減することができる。

【0086】

なお、上述の実施形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計などに応じて種々の変更が可能であることは勿論である。

【符号の説明】

【0087】

１ 基板
３ ソース領域
５ ウェル領域
７ ドリフト領域
９ ドレイン領域
１１ 寄生容量低減領域
１３ コラム領域
１５ ソース電極
１７ ドレイン電極
１９ ゲート絶縁膜
２１ ゲート電極
５１、５３、５５、５７、７１ マスク材
５９ ゲート溝
６１ ゲート配線
６３ 層間絶縁膜
６５ ソース電極コンタクトホール
６７ ドレイン電極コンタクトホール
８１ 溝
８３ 絶縁膜

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図4F】

【図4G】

【図4H】

【図5】

【図6】

【図7】

【図8】

【図9A】

【図9B】