特許7527287ホール集積回路およびウェハ積層を用いたホール集積回路の対応する製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-25
(45)【発行日】2024-08-02
(54)【発明の名称】ホール集積回路およびウェハ積層を用いたホール集積回路の対応する製造方法
(51)【国際特許分類】
H10N 52/00 20230101AFI20240726BHJP
【ＦＩ】
H10N52/00 P
H10N52/00 Z
H10N52/00 S
【請求項の数】
15
(21)【出願番号】P 2021527873
(86)(22)【出願日】2019-11-21
(65)【公表番号】
(43)【公表日】2022-01-18
(86)【国際出願番号】 IB2019060044
(87)【国際公開番号】W WO2020104998
(87)【国際公開日】2020-05-28
【審査請求日】2022-11-02
(31)【優先権主張番号】18207662.0
(32)【優先日】2018-11-21
(33)【優先権主張国・地域又は機関】EP
(73)【特許権者】
【識別番号】516140753
【氏名又は名称】エルファウンドリー エッセ．エッレ．エッレ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(74)【代理人】
【識別番号】100133400
【弁理士】
【氏名又は名称】阿部 達彦
(72)【発明者】
【氏名】シュミット カルステン
(72)【発明者】
【氏名】ブラジーニ マリオ
(72)【発明者】
【氏名】スピッツルスパーガー ゲルハルト
(72)【発明者】
【氏名】モンターニャ アレッサンドロ
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２００５－２５９８０３（ＪＰ，Ａ）
【文献】特開２０１４－００２７２５（ＪＰ，Ａ）
【文献】特開２０１８－１１３４２９（ＪＰ，Ａ）
【文献】特開平０５－１３６４８０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｎ ５２／００
(57)【特許請求の範囲】
【請求項1】
縦型ホール素子（１００）を含むホール集積回路であって、垂直方向（ｚ）に積層された第１のウェハ（１０）および第２のウェハ（２０）を含み、前記第２のウェハ（２０）は、前記縦型ホール素子（１００）に結合されるように構成されたＣＭＯＳ処理回路を集積したＣＭＯＳ基板（２０１）と、前記ＣＭＯＳ基板（２０１）上に配置された誘電体層の積層体（２０４）とを備え、前記第１のウェハ（１０）は、垂直方向（ｚ）に沿って対向する第１の面（１０ｂ）および第２の面（１０ｄ）を有し、前記垂直方向（ｚ）と直交する水平面（ｘｙ）に延びるホールセンサ層（１０２）を備え、前記第１および第２のウェハ（１０、２０）は、前記ホールセンサ層（１０２）の前記第１の面（１０ｂ）の上方に配置された誘電体層（１０５）の介在物と結合される、ホール集積回路であり、前記縦型ホール素子（１００）は、
前記ホールセンサ層（１０２）の前記第１の面（１０ｂ）に配置された第１のドープ領域である、第１のホール端子（１）と、
垂直方向（ｚ）に沿って前記第１のドープ領域に整列して前記ホールセンサ層（１０２）の前記第２の面（１０ｄ）に配置された第２のドープ領域である、第２のホール端子（４）と、
前記第１の面（１０ｂ）から前記第２の面（１０ｄ）まで前記ホールセンサ層（１０２）を貫通して延び、前記第１および第２のホール端子（１、４）が配置された前記ホールセンサ層（１０２）のホールセンサ領域を囲み隔離するディープトレンチ隔離リング（１０７）と、
前記第１および第２のホール端子（１、４）にそれぞれ結合され、前記第２のウェハ（２０）の積層体（２０４）に埋め込まれたそれぞれのコンタクトパッド（２２１、２２４）に電気的に接続されるように構成された第１および第２の導電性構造体（１１１、１１４）とを備える、ホール集積回路。
【請求項2】
前記ホールセンサ層（１０２）がエピタキシャルシリコン層であり、前記第１および第２のホール端子（１、４）が、前記ホールセンサ層（１０２）内の、前記ホールセンサ層と同じタイプの導電性を有するドープ領域である、請求項１に記載の回路。
【請求項3】
前記縦型ホール素子（１００）は、前記ホールセンサ層（１０２）の前記第１の面（１０ｂ）に配置された第３のドープ領域である、第３のホール端子（２）と、
垂直方向（ｚ）に沿って前記第３のドープ領域に整列して前記ホールセンサ層（１０２）の前記第２の面（１０ｄ）に配置された第４のドープ領域である、第４のホール端子（３）と、
前記第３および第４のホール端子（２、３）にそれぞれ結合され、前記第３および第４のホール端子（２、３）を前記第２のウェハ（２０）の前記積層体（２０４）に埋め込まれたそれぞれのコンタクトパッド（２２２、２２３）にそれぞれ電気的に接続するように構成された第３および第４の導電性構造体（１１２、１１３）とを
備えた、請求項１または２に記載の回路。
【請求項4】
前記第１および第２のホール端子（１、４）と前記第３および第４のホール端子（２、３）とが、前記ディープトレンチ隔離リング（１０７）から同じ横方向の距離（ｄ）で配置されている、請求項３に記載の回路。
【請求項5】
前記縦型ホール素子（１００）は、前記第１および第２の導電性構造体（１１１、１１４）を前記第２のウェハ（２０）の前記積層体（２０４）に埋め込まれた前記コンタクトパッド（２２１、２２４）に電気的に接続するように構成された、前記ホールセンサ層（１０２）を貫通するシリコン貫通ビア（１２１、１４１、１６４）をさらに備える、請求項１～４のいずれか一項に記載の回路。
【請求項6】
前記第１の面（１０ｂ）上の酸化物層（１０４）と、前記第２の面（１０ｄ）上の第２の誘電体層（１０６、１０８）とをさらに備え、前記第１の導電性構造体（１１１）は、前記第１のホール端子（１）の前記第１のドープ領域と接触する前記酸化物層（１０４）を貫通する開口部の金属充填物と、前記酸化物層（１０４）上に配置された第１の金属ワイヤであって、前記金属充填物と接触し、前記ディープトレンチ隔離リング（１０７）の外側に横方向の延伸部を有する第１の金属ワイヤとを備え、
前記第１の導電性構造体（１１１）の前記第１の金属ワイヤを前記第２の面（１０ｄ）の上方の前記第２の誘電体層（１０６、１０８）上に形成された導電性ブリッジ（１１５）に電気的に接続する第１のシリコン貫通ビア（１２１）と、前記導電性ブリッジ（１１５）を前記第２のウェハ（２０）の前記積層体（２０４）に埋め込まれた前記コンタクトパッド（２２１、２２４）のうちの第１のコンタクトパッド（２２１）に電気的に接続する第２のシリコン貫通ビア（１４１）とを備え、
前記第２の導電性構造体（１１４）は、前記第２のホール端子（４）の前記第２のドープ領域と接触する前記第２の誘電体層（１０６、１０８）を貫通する開口部のそれぞれの金属充填物と、前記酸化物層（１０６、１０８）上に配置された第２の金属ワイヤであって、前記金属充填物と接触し、前記ディープトレンチ隔離リング（１０７）の外側に横方向の延伸部を有する第２の金属ワイヤとを備え、
第３のシリコン貫通ビア（１６４）は、前記第２の導電性構造体（１１４）の前記第２の金属ワイヤを、前記第２のウェハ（２０）の前記積層体（２０４）に埋め込まれた前記コンタクトパッド（２２１、２２４）のうちの第２のコンタクトパッド（２２４）に電気的に接続する、
請求項５に記載の回路。
【請求項7】
前記ＣＭＯＳ処理回路の一部が、前記第１のウェハ（１０）の前記ホールセンサ層（１０２）の一部に集積される、請求項１～６のいずれか一項に記載の回路。
【請求項8】
縦型ホール素子（１００）を含むホール集積回路の製造方法であって、垂直方向（ｚ）に沿って対向する第１の面（１０ｂ）および第２の面（１０ｄ）を有し、前記垂直方向（ｚ）に直交する水平面（ｘｙ）に延びるホールセンサ層（１０２）を含む第１のウェハ（１０）と、
前記縦型ホール素子（１００）に結合されるように構成されたＣＭＯＳ処理回路を集積したＣＭＯＳ基板（２０１）と、前記ＣＭＯＳ基板（２０１）上に配置された誘電体層の積層体（２０４）とを含む第２のウェハ（２０）であって、前記第１および第２のウェハ（１０、２０）が、前記ホールセンサ層（１０２）の前記第１の面（１０ｂ）の上方に配置された誘電体層（１０５）を介在して結合されている第２のウェハ（２０）と
の垂直方向（ｚ）の積層体を形成することを含み、
前記縦型ホール素子（１００）は、
前記ホールセンサ層（１０２）の前記第１の面（１０ｂ）に配置された第１のドープ領域である、第１のホール端子（１）と、
前記垂直方向（ｚ）に沿って前記第１のドープ領域に整列して前記ホールセンサ層（１０２）の前記第２の面（１０ｄ）に配置された第２のドープ領域である、第２のホール端子（４）と、
前記第１の面（１０ｂ）から前記第２の面（１０ｄ）まで前記ホールセンサ層（１０２）を貫通して延び、前記第１および第２のホール端子（１、４）が配置された前記ホールセンサ層（１０２）のホールセンサ領域を囲み隔離するディープトレンチ隔離リング（１０７）と、
前記第１および第２のホール端子（１、４）にそれぞれ結合され、前記第２のウェハ（２０）の前記積層体（２０４）に埋め込まれたそれぞれのコンタクトパッド（２２１、２２４）に電気的に接続されるように構成された第１および第２の導電性構造体（１１１、１１４）とを
備える、方法。
【請求項9】
前記積層体を形成することは、基板（１０１）および前記基板（１０１）上に形成されたエピタキシャル層を含む前記第１のウェハ（１０）を提供することを含み、前記エピタキシャル層は、前記第１の面（１０ｂ）と、前記垂直方向（ｚ）に沿った前記第１の面（１０ｂ）に対向する裏面（１０ａ）を有する前記基板（１０１）を規定し、
前記第１の面（１０ｂ）に前記第１のホール端子（１）の前記第１のドープ領域を形成することと、
前記第１のホール端子（１）に結合された前記第１の導電性構造体（１１１）および前記第１の導電性構造体（１１１）の上方の、上面（１０ｃ）を有する前記誘電体層（１０５）を形成することと、
前記第１のウェハ（１０）を裏返し、前記誘電体層（１０５）の前記上面（１０ｃ）を前記第２のウェハ（２０）の前記積層体（２０４）のそれぞれの上面（２０ｃ）に接合することと、
前記裏面（１０ａ）から前記第１のウェハ（１０）を薄くし、それによって前記基板（１０１）を除去し、前記エピタキシャル層およびその前記第２の面（１０ｄ）から前記ホールセンサ層（１０２）を規定することと、
前記第２の面（１０ｄ）に前記第２のホール端子（４）の前記第２のドープ領域を形成することと、
前記ホールセンサ層（１０２）を通って前記第２の面（１０ｄ）から前記第１の面（１０ｂ）まで延びる前記ディープトレンチ隔離リング（１０７）を形成し、前記ホールセンサ層（１０２）の、前記第１および第２のホール端子（１、４）が配置されている、前記ホールセンサ領域、を囲んで分離することと、
前記第２のホール端子（４）に結合された前記第２の導電性構造体（１１４）を形成することと、を含む
請求項８に記載の方法。
【請求項10】
前記第１および第２の導電性構造体（１１１、１１４）を前記第２のウェハ（２０）の前記積層体（２０４）に埋め込まれた前記コンタクトパッド（２２１、２２４）に電気的に接続するように構成された、前記ホールセンサ層（１０２）を貫通する前記縦型ホール素子（１００）のシリコン貫通ビア（１２１、１４１、１６４）を形成するステップをさらに含む、請求項９に記載の方法。
【請求項11】
前記第１の導電性構造体（１１１）を形成することは、前記第１の面（１０ｂ）上の酸化物層（１０４）上に配置された第１の金属ワイヤを形成することを含み、前記第１の金属ワイヤは前記酸化物層（１０４）を貫通し、ディープトレンチ隔離リング（１０７）の外部に横方向に延びる開口部の金属充填物を介して、前記第１のホール端子（１）と接触し、
ここで、シリコン貫通ビア（１２１、１４１、１６４）の形成は、前記第２の導電性構造体（１１４）を形成する前に実行され、
前記第１の導電性構造体（１１１）の前記第１の金属ワイヤに電気的に接続された第１のシリコン貫通ビア（１２１）と、前記第２のウェハ（２０）の前記積層体（２０４）に埋め込まれた前記コンタクトパッド（２２１、２２４）の第１のコンタクトパッド（２２１）に電気的に接続された第２のシリコン貫通ビア（１４１）を形成することと、
前記第２のウェハ（２０）の前記積層体（２０４）に埋め込まれた前記コンタクトパッド（２２１、２２４）の第２のコンタクトパッド（２２４）に電気的に接続された第３のシリコン貫通ビア（１６４）を形成することと、を含み、
前記第２の導電性構造体（１１４）を形成することは、前記第２の面（１０ｄ）上の第２の誘電体層（１０６、１０８）上に配置された第２の金属ワイヤを形成することを含み、前記第２の金属ワイヤは、前記第２の誘電体層（１０６、１０８）を貫通し、前記第３のシリコン貫通ビア（１６４）までの前記ディープトレンチ隔離リング（１０７）の外側に横方向に延びる開口部の金属充填物を介して、前記第２のホール端子（４）と接触し、
前記第１と第２のシリコン貫通ビア（１２１、１４１）と電気的に接触する導電性ブリッジ（１１５）を形成することをさらに含む、
請求項１０に記載の方法。
【請求項12】
前記ホールセンサ層（１０２）がエピタキシャルシリコン層であり、前記第１および第２のホール端子（１、４）が、前記ホールセンサ層（１０２）と同じタイプの導電性を有する前記ホールセンサ層内のドープ領域である、請求項８から１１のいずれか一項に記載の方法。
【請求項13】
前記縦型ホール素子（１００）は、前記ホールセンサ層（１０２）の前記第１の面（１０ｂ）に配置された第３のドープ領域である第３のホール端子（２）を形成するステップと、
第４のホール端子（３）を形成するステップであって、前記ホールセンサ層（１０２）の前記第２の面（１０ｄ）に配置された第４のドープ領域であり、前記垂直方向（ｚ）に沿って前記第３のドープ領域に整列されている、第４のドープ領域である、ステップと、
前記第３および第４のホール端子（２、３）にそれぞれ結合され、前記第３および第４のホール端子（２、３）を前記第２のウェハ（２０）の前記積層体（２０４）に埋め込まれたそれぞれのコンタクトパッド（２２２、２２３）にそれぞれ電気的に接続するように構成された第３および第４の導電性構造体（１１２、１１３）を形成するステップ、とをさらに含む請求項８から１２のいずれか一項に記載の方法。
【請求項14】
前記第１および第２のホール端子（１、４）ならびに前記第３および第４のホール端子（２、３）は対応する製造工程で形成され、前記ディープトレンチ隔離リング（１０７）から同じ横方向距離（ｄ）に配置される、請求項１３に記載の方法。
【請求項15】
前記ＣＭＯＳ処理回路の一部を前記第１のウェハ（１０）の前記ホールセンサ層（１０２）の一部に統合するステップをさらに含む、請求項８から１４のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
（関連出願の相互参照）
本特許出願は、２０１８年１１月２１日に出願された欧州特許出願第１８２０７６６２．０号の優先権を主張し、その全開示は参照により本明細書に組み込まれる。
本特許出願は、２０１８年１１月２１日に出願された欧州特許出願第１８２０７６６２．０号の優先権を主張し、その全開示は参照により本明細書に組み込まれる。
【0002】
本発明は、ホール集積回路（ＩＣ）、およびウェハ積層を用いたホール集積回路の対応する製造方法に関する。
【背景技術】
【0003】
ホール素子の動作原理と基本技術は、Ｒ．Ｓ．Ｐｏｐｏｖｉｃによる著書、「Ｈａｌｌ Ｅｆｆｅｃｔ Ｄｅｖｉｃｅｓ」、Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ Ｐｕｂｌｉｓｈｉｎｇ、Ｂｒｉｓｔｏｌ ａｎｄ Ｐｈｉｌａｄｅｌｐｈｉａ、２００４年に記載されている。
【0004】
米国特許出願公開第２０１４／０３４７０４５号明細書は、少なくとも３つの電極対を有する等方性三次元ホールセンサを規定しており、各電極対は、ウェハの前面に端子を備え、裏面に端子を備える。３つの電極対は、ウェハを通るそれらの方向が直交座標系を表すように配置することができる。さらに、ホールセンサ領域は、基板の両側から基板内にエッチングされた深いトレンチによって横方向に境界を定めることができる。電気的接続は、フリップチップまたはワイヤボンディングによって行うことができる。
【0005】
米国特許出願公開第２００６／０１７０４０６号明細書は、基板の主面上に一列に形成された３つの電極と、エピプロセスによって確立された１つの埋込み電極とを有する縦型ホール素子を規定している。主面上の３つの電極は、電流通過領域を画定する所定の深さの誘電体層によって囲まれている。埋込み電極は、ドープされたフックアップ構造によって電気的に接続される。
【0006】
国際公開第２０１０／１０１８１５号は、第１の軸に沿ってウェル内に形成された３つの電極を有する縦型ホールセンサを規定している。ウェルに結合された第４の埋込み電極は、ウェルの下に位置する深い拡散領域によって形成される。埋込み電極は、ドープされたフックアップ構造によって電気的に接続される。
【0007】
国際公開第２０１１／０００６０１号は、基板の主面、主面と接触するホールセンサ領域、およびホールセンサ領域と接触する埋込み導電性領域を有する縦型ホールセンサを規定している。主面上の４つの電極、および４つの埋込み電極を有する縦型ホールセンサが開示される。埋込み電極は、ドープされたフックアップ構造によって電気的に接続される。
【0008】
米国特許出願公開第２００９／０２５６５５９号明細書は、第２の導電型のエピ層と、間に第２の導電型を有する埋込み導電層とを有する第１の導電型の基板上に形成される縦型ホール素子を開示している。縦型ホール素子は、４つの端子を有する。一方の端子は、フックアップ構造によって導電性埋込み層に接続されている。フックアップ構造と他の端子との間には隔離構造が存在する。
【0009】
磁気センサＩＣでは、一般的に、信号の調整および増幅に必要な電気回路とモノリシックに集積されたシリコンベースのホール素子が使用される。モノリシックに集積されたホール素子を有する典型的な市販品として、ホールスイッチＩＣ、線形位置測定用のホールＩＣ、ダイレクト角度センサホールＩＣ、電流感知用のホールＩＣ、および３ＤホールセンサＩＣがある。製品の種類によって、ホールＩＣは、横型ホール素子、縦型ホール素子、またはその両方を含む場合がある。シリコン表面の平面内にある或る方向の磁界の強度を感知する縦型ホール素子は、特に、ダイレクト角度センサホールＩＣおよび３ＤホールセンサＩＣに使用される。
【0010】
従来の縦型ホール素子は、以下のように形成される。ｐ型導電型の低ドープシリコン基板には、ｎ型導電型のウェルが形成されている。ｎ型ウェルは、ｐ－ｎ接合によって基板から隔離されているセンサのホールプレートを構成する。次いで、ｎ型ウェルの領域内のシリコン表面上に３つ、４つ、５つまたはそれ以上のホール端子が形成され、一般的には一列にまたは円周上に配置される（Ｒ．Ｓ．Ｐｏｐｏｖｉｃ著、「Ｈａｌｌ Ｅｆｆｅｃｔ Ｄｅｖｉｃｅｓ」、Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｐｈｙｓｉｃｓ Ｐｕｂｌｉｓｈｉｎｇ、Ｂｒｉｓｔｏｌ ａｎｄ Ｐｈｉｌａｄｅｌｐｈｉａ、２００４年）。
【0011】
これらの従来の縦型ホール素子では、ホール端子が配置されるｎ型ウェルの有限の深さによって感度が制限される。これは、動作電流の垂直成分のみが、２つのセンス端子間で測定されるホール電圧に寄与するためである。このため、縦型ホール素子を用いたホールＩＣの製造には、深いウェルを有する高電圧ＣＭＯＳプロセスが用いられることが多い。これらのプロセスにおいても、ウェルの深さは一般に数マイクロメートル程度しかない。
【0012】
低感度に加えて、従来の縦型ホール素子は、一般的には、高い残留オフセットを抱えている。ホール素子のオフセット、すなわち、磁界強度ゼロで測定されたホール電圧は、電流スピニング、いくつかのホール素子の直交結合、またはそれらの組合せなどの既知の技術によって低減することができる。効果的なオフセット低減は、ホール端子の転流およびホール素子の四重対称性に依存する。すべて同じシリコン表面上に配置された端子を有する単一の従来の縦型ホール素子は、理想的な四重対称性から必然的に逸脱する。
【0013】
したがって、信号の調整および増幅に必要な電気回路とともにホールＩＣに集積することができる、感度の向上および残留オフセットレベルの低減を図った縦型ホール素子が必要とされている。
【0014】
さらに、特性が改善されたホール素子を、信号の調整および増幅に必要とされるホールＩＣ上の電気回路と一体化する新規な方法が必要とされている。
【0015】
最終的に、より高い精度を有するダイレクト角度センサホールＩＣおよび３ＤホールセンサＩＣが必要とされている。
【発明の概要】
【0016】
本発明の目的は、上述の必要性を満たすことである。
【0017】
したがって、本発明によれば、添付の特許請求の範囲に定義されるように、ホール集積回路（ＩＣ）および対応する製造方法が提供される。
【図面の簡単な説明】
【0018】
本発明をよりよく理解するために、添付の図面を参照して、純粋に非限定的な例として、好ましい実施形態を以下に説明する。
【図1】本解決策の一実施形態による、ホール集積回路の一部の概略上面図である。
【図7】本解決策のさらなる態様によるホール集積回路の概略断面図である。
【発明を実施するための形態】
【0019】
詳細に説明するように、本解決策の一実施形態によれば、例えば１０マイクロメートル～３０マイクロメートルの範囲の厚さで、低ドーピングｎ型導電性のエピタキシャル半導体層を有する第１のウェハが準備される。エピタキシャル半導体層の第１の面には、対応する配線とともに第１の複数のホール端子が形成される。ＣＭＯＳ製造に用いられる一般的なドーパント濃度および導電型を有するシリコンウェハである第２のウェハが準備される。ホール素子の信号調整および増幅用の集積回路が、標準的なＣＭＯＳ製造技術を使用して第２のウェハの第１の表面上に形成される。第１のウェハは反転され、その第１の表面で第２のウェハの第１の面に取り付けられ、ウェハ間の恒久的な接合を達成する。積層ウェハは、ｎ型導電性を有する低ドープ半導体エピタキシャル層のみが残るまで、第１のウェハの第２の面から薄くされる。対応する配線を有する第２の複数のホール端子が、第１のセットのホール端子と同一の設計規則およびプロセス条件を適用して、第１のウェハの薄くされた第２の面上に形成される。第１の複数のホール端子および第２の組のホール端子は、完成したホール素子が四重対称性を有するように各面に配置される。エピタキシャルシリコン層全体を貫通し、第１の複数のホール端子ならびに第２の複数のホール端子を囲むディープトレンチ隔離リングが形成される。電気的接続は、第１の複数のホール端子の各ホール端子および第２の複数のホール端子の各ホール端子が第２のウェハ上の配線に個別に接続されるように実施される。
【0020】
図１、図２、および図３は、一体型ホールＩＣ製品の縦型ホール素子１００を示す。図１は、図２および図３に示すように、切断方向Ｃ－Ｃ’に沿ったｘ－ｙ平面内の縦型ホール素子１００を示す。図１には、２つのさらなる切断方向、すなわちｘ軸に沿った切断方向Ａ－Ａ’およびｙ方向に沿った切断方向Ｂ－Ｂ’が示されている。図２は、切断方向ＡーＡ’に沿ったｘ－ｚ平面における縦型ホール素子１００を示す断面図である。図３は、図１に示す切断方向Ｂ－Ｂ’に沿ったｙ－ｚ平面内の同じホール素子を示す。縦型ホール素子１００は、第２のウェハ２０に取り付けられた第１のウェハ１０上に形成され、第２のウェハは信号調整および増幅のための集積回路を備える。第２のウェハの基板２０１は、ｐ型導電性を有する低ドープシリコン基板であってもよいが、これに限定されない。一般に、ＣＭＯＳデバイスおよび回路の製造に適した任意の基板を選択することができる。第２のウェハ２０の基板２０１上に形成されるＣＭＯＳデバイスおよび回路は、図２および図３には示されていない。２０４は、基板２０１上に形成される誘電体層の積層体を示し、その中には回路の金属配線が（標準的なＣＭＯＳ処理技術に従って）埋め込まれている。ホールＩＣの縦型ホール素子は、第１のウェハ１０の基板１０２上に形成されている。基板１０２は、ｎ型導電性を有する低ドープエピタキシャルシリコン層であってもよい。エピタキシャルシリコン層１０２の抵抗率は、縦型ホール素子１００が最適な特性、例えば、高い磁界感度を有するように選択される。基板１０２はまた、ゲルマニウム基板、ガリウムヒ素（ＧａＡｓ）基板、インジウムヒ素（ＩｎＡｓ）基板、インジウムアンチモン（ＩｎＳｂ）基板、または高移動度などのホール素子に最適な特性を有する異なる材料の基板であってもよい。明確にするために、以下では、基板１０２はｎ型導電性を有する低ドープエピタキシャルシリコン層であると仮定する（シリコンにｎ型ドーピングを選択する理由は、移動度が高いためであり、この結果、ホールセンサの感度値がより高くなる）。ｎ型導電性を有し、エピタキシャルシリコン層１０２の第１の表面１０ｂまで延在する２つの浅い高濃度ドープ領域１および２が形成される。図１に示すように、２つの高濃度ドープ領域１および２はｘ－ｙ平面内に長方形の形状を有するが、他の形状も考えられる。２つの高濃度ドープ領域１および２は、同じ幅ｗおよび同じ長さｌを有する。２つの高濃度ドープ領域１および２間の距離をｓとする。酸化物層１０４は、２つの開口部を有する第１の面１０ｂ上に配置され、１つは高濃度ドープ領域１の領域内に位置し、１つは高濃度ドープ領域２の領域内に位置する。図２および図３において、１１１は、高濃度ドープ領域１と接触する開口部の金属充填物と、前記金属充填物と接触する酸化物層１０４上に配置された金属ワイヤとを備える金属構造体を示す。同様に、１１２は、高濃度ドープ領域２と接触する開口部の金属充填物と、前記金属充填物と接触する酸化物層１０４上に配置された金属ワイヤとを備える金属構造体を示す。図３に見られるように、金属構造体１１１の配線部分は、ｙ方向に左側に延びる。金属構造体１１２についても同様である。酸化物層１０５は、金属構造体１１１および１１２の上、ならびに酸化物層１０４の上に配置され、それにより、金属構造体１１１の配線部分および金属構造体１１２の配線部分は、酸化物に垂直に埋め込まれる。酸化物層１０５は、平坦化されている。平坦化された酸化物表面を用いて、ウェハ１０は、ウェハ２０の層２０４の平坦化された酸化物表面に貼り付けられて、恒久的に結合される。ウェハ２０をキャリアとして使用して、ウェハ１０は、エピタキシャルシリコン層１０２のみが残るように裏面から薄くされている。薄化後に残っているエピタキシャルシリコンの厚さはＴ３（図５参照）で示され、１０マイクロメートル～３０マイクロメートルの範囲内であり得るが、より小さいまたはより大きい厚さ値も考えられる。図２および図３では、薄化後に得られるエピタキシャル層の第２の面を１０ｄで示している。１０ｂおよび１０ｄは、互いに平行なｘ－ｙ平面内にある、エピタキシャルシリコン層１０２の対向する二つの表面である。ｎ型導電性を有し、エピタキシャルシリコン層１０２の第２の面１０ｄまで延在する２つの浅い高濃度ドープ領域３および４が形成される。２つの高濃度ドープ領域３および４は、それらの対応部分１および２と同じ幅ｗおよび同じ長さｌを有する。また、２つの高濃度ドープ領域３および４は、高濃度ドープ領域１および２が互いに分離される同じ距離ｓだけ分離される。さらに、高濃度ドープ領域３は、領域３の中心と領域２の中心とを結ぶ直線がエピタキシャルシリコン表面１０ｂおよび１０ｄに対して垂直であるという意味で、高濃度ドープ領域２の真上に位置する。同様に、高濃度ドープ領域４は、領域４の中心と領域１の中心とを結ぶ直線がエピタキシャルシリコン表面１０ｂおよび１０ｄに対して垂直であるという意味で、高濃度ドープ領域１の真上に位置する。エピタキシャルシリコン層の第２の面１０ｄ上に酸化物層１０６が配置され、その上に窒化シリコン層１０８が配置される。第２の面１０ｄから第１の面１０ｂまで延在するディープトレンチ隔離リング１０７が形成される。ディープトレンチ隔離部の内面は、エピタキシャルシリコン層の２つの表面１０ｂおよび１０ｄに対して垂直である。図１に見られるように、ディープトレンチ隔離リング１０７は、第１の面１０ｂまで延在する高濃度ドープ領域１および２を取り囲んでいる。ｘ方向において、ディープトレンチ隔離リング１０７と高濃度ドープ領域２との間の距離をｄで示す。ディープトレンチ隔離リング１０７と高濃度ドープ領域１との間のｘ方向の距離は同じ値ｄを有する。ディープトレンチ隔離リング１０７によって囲まれ（その外部のエピタキシャルシリコン層１０２の残りの部分から分離および隔離されている）エピタキシャルシリコンボリュームは、完成した縦型ホール素子１００のホールセンサ領域またはホールプレートを構成しており、１０３で示される。層１０６および１０８の結合積層体は、一方が高濃度ドープ領域３内に位置し、他方が高濃度ドープ領域４内に位置する２つの開口部を有する。第１の面１０ｂと同様に、二つの金属構造体１１３、１１４が形成される。金属構造体１１３は、領域３と接触する開口部の金属充填物と、窒化シリコン層１０８上に配置された金属配線とを備え、金属配線は前記金属充填物に接続されている。同様に、金属構造体１１４は、領域４と接触する開口部の金属充填物と、窒化シリコン層１０８上に配置された金属配線とを含み、金属配線は前記金属充填物と接触する。図３に示すように、金属構造体１１４の配線部分は、（ｙ方向に沿って）横方向に右側に延びる。金属構造体１１３についても同様である。酸化物層１１０は、金属構造体１１３および１１４上ならびに窒化シリコン層１０８上に配置される。これにより、金属構造体１１３、１１４の配線部が誘電体材料に垂直に埋め込まれる。完成したホールＩＣの保護のために、窒化シリコン層１３２が酸化物層１１０上に配置される。
【0021】
図１、図２、および図３に示す縦型ホール素子は、４つのホール端子を有する。各ホール端子は、エピタキシャルシリコン層１０２内に形成された４つの高濃度ドープ領域１、２、３、および４のうちの１つに関連付けられる。以下では、ホール端子は、それらの関連する高濃度ドープ領域と同じ番号で示される。４つの端子を有するホール素子は、図４に示すような等価回路で表すことができる。４つの端子１、２、３、および４は、（ホイートストンブリッジ内の）４つの抵抗Ｒ１、Ｒ２、Ｒ３およびＲ４を介して接続されている。当技術分野で知られているように、４つの抵抗Ｒ１、Ｒ２、Ｒ３およびＲ４が同じまたはほぼ同じ値を有する場合、効果的なオフセットキャンセルを達成することができる。当業者には明らかなように、図５に示すような縦型ホール素子の場合、エピタキシャルシリコンの厚さＴ３、ホール端子の幅ｗ、それらの横方向間隔ｓ、およびディープトレンチ隔離部までの距離ｄは、４つの抵抗Ｒ１、Ｒ２、Ｒ３およびＲ４が等しいかまたはほぼ等しくなるように設定することができる。言い換えれば、縦型ホール素子は、４つの端子（したがって、対応する幾何学的特性および電気的特性を有し得る）に関して四重対称性またはほぼ四重対称性を有する。これに関連して、ドーピングが層１０２のエピタキシャル成長によって画定されるため、ホールセンサ領域１０３のドーピング濃度は均一であると仮定することができることに注意すべきである。さらに、ディープトレンチ隔離部の内面は、エピタキシャルシリコン層の第１および第２の面に対して垂直である。
【0022】
図６の断面図では、４つの異なる動作段階が、示された電流方向によって示されている。Ｐ１で示される第１の段階では、ホール端子３と１との間に動作電流が流れ、ホール端子４と２との間のホール電圧が測定される。Ｐ２で示される第２の段階では、ホール端子４と２との間に動作電流が流れ、ホール端子１と３との間のホール電圧が測定される。Ｐ３で示される第３の段階では、ホール端子２と４との間に動作電流が流れ、ホール端子３と１との間のホール電圧が測定される。最後に、Ｐ４で示される第４の段階では、ホール端子２と４との間に動作電流が流れ、ホール端子３と１との間のホール電圧が測定される。各段階において、縦型ホール素子は、ｙ方向に配向された磁界に敏感である。どの段階においても、電流方向は、２つのホール端子を接続する直線に対して垂直またはほぼ垂直であり、この端子間でホール電圧が測定される。この幾何学的形状により、高い値の感度を得ることが可能になる。縦型ホール素子１００では、従来の縦型ホール素子で一般的に感度を低下させる短絡効果が最小限に抑えられる。厚さＴ３を大きく選択することができ、特に、従来の縦型ホール素子のホールプレートの深さよりもはるかに大きく選択することができるため、縦型ホール素子１００については大きな感度をさらに得ることができる。
【0023】
図１、図２、および図３では、ホール素子の４つのホール端子が第２のウェハ２０上に形成された集積回路にどのように接続されるかを示すことなく、縦型ホール素子１００のみが示されている。図７は、ｙ方向に沿った切断方向Ｂ－Ｂ’における縦型ホール素子１００の別の断面図であり、図３に加えて、ホールＩＣの集積回路へのホール端子１および４の接続も示す。図７に示すように、ホール端子１と接触している金属構造体１１１は、ディープトレンチ隔離部１０７を越えて左側に横方向に延びる。左端には、金属ワイヤが金属パッドとして形成されている。前記金属パッド上に位置するシリコン貫通ビア１２１は、金属構造体１１１とエピタキシャルシリコン層の第２の面１０ｄの上方に形成された金属ブリッジ１１５との間の電気的接続を提供する。特に、シリコン貫通ビア１２１は、誘電体層１０６および１０８の結合積層体を通り、エピタキシャルシリコン層１０２を通り、酸化物層１０４を通って延びる。シリコン貫通ビア１２１には導電性材料が充填されており、導電性充填物は、酸化物ライナ１０９によって周囲の基板１０２とは誘電的に絶縁される。金属ブリッジ１１５は、それと電気的に接触しているシリコン貫通ビア１２１を全体的に被覆する。金属ブリッジ１１５は、さらに横方向に左に延び、ここで１４１と示される第２のシリコン貫通ビアを被覆する。シリコン貫通ビア１４１は、金属ブリッジ１１５と、ウェハ２０の基板２０１上に配置された金属間酸化物層２０４に埋め込まれたランディングパッド２２１との間の電気的接続を提供する。特に、シリコン貫通ビア１４１は、誘電体層１０６および１０８の結合積層体を通り、エピタキシャルシリコン層１０２を通り、酸化物層１０４および１０５を通り、ウェハ２０のシリコン基板２０１上に配置された酸化物層２０４の一部を通って延びる。シリコン貫通ビア１２１と同様に、シリコン貫通ビアは導電性材料で充填され、導電性充填物は酸化物ライナ１０９によってエピタキシャルシリコン基板２０１から隔離される。ランディングパッド２２１は、基板２０上に配置された集積回路の配線に接続されている。これにより、ホール素子ウェハ１０に形成されたホール端子１とＩＣウェハ２０に形成された電気回路との電気的接続が確立される。図８にさらに示すように、金属構造体１１４は、ディープトレンチ隔離部を越えて右に延びる。それは、シリコン貫通ビアの導電性充填物との電気的接触を確立するシリコン貫通ビア１６４をさらに被覆する。シリコン貫通ビア１６４は、層１０６および１０８の結合積層体を通り、エピタキシャルシリコン層１０２全体を通り、酸化物層１０４および１０５を通り、２０４によって示される金属間酸化物層の一部を通って延びる。シリコン貫通ビア１６４は、それぞれの金属パッド２２４上にランドを形成する。このようにして、エピタキシャルシリコン層１０２の第２の面１０ｄに形成されたホール端子４と、ＩＣウェハ２０上に退出する配線との間の電気的接続が確立される。
【0024】
図８は、ウェハ２０上に形成された回路配線から４つのホール端子の各々に個別にアクセスするために必要な縦型ホール素子１００の配線および垂直相互接続を示す空中図である。２２１、２２２、２２３および２２４で示される４つの金属パッドは、ウェハ２０の金属間誘電体層２０４上に埋め込まれて、４つのホール端子１、２、３および４へのアクセスポイントをそれぞれ提供する。２つのホール端子１、４にそれぞれアクセスするために必要なシリコン貫通ビア１４１、１２１、１６４は、ホール端子１、４の中心を通るｙ方向に平行な直線に沿って配置されている。シリコン貫通ビアのホール素子までの距離をそれぞれＤ４、Ｄ２、Ｄ６とする。同様に、ホール端子２、３へのアクセスに必要なシリコン貫通ビア１４２、１２２、１６３は、ホール端子２、３の中心を通るｙ方向に平行な直線に沿って配置されている。シリコン貫通ビア１４２、１２２、１６３は、ホール端子までの距離Ｄ４、Ｄ２、Ｄ６がそれぞれシリコン貫通ビア１４１、１２１、１６４と同じである。また、ホール端子および金属ブリッジの配線は、いずれもｙ方向を向いている。
【0025】
図８では、配線および垂直相互接続を通って流れる電流の方向は、第１の動作段階Ｐ１について示されており、電流は、縦型ホール素子を通ってホール端子３からホール端子１に供給される。明らかなように、シリコン貫通ビア１６３を通って流れる垂直電流により誘導磁界が生じ、縦型ホール素子は該磁界の影響を受ける。同様に、シリコン貫通ビア１２１を通って流れる垂直電流により誘導磁界が生じ、縦型ホール素子は該磁界の影響を受ける。同様に、シリコン貫通ビア１４１を通って流れる垂直電流により誘導磁界が生じ、縦型ホール素子は該磁界の影響を受ける。電流方向は、シリコン貫通ビア１２１および１６３において同じであるため、縦型ホール素子１００の位置で、これらによる誘導磁界が相殺される傾向にある。一般に、縦型ホール素子１００における誘導磁界の強度は、これらの距離Ｄ４、Ｄ２およびＤ６にそれぞれ依存する。シリコン貫通ビア１４１、１２１および１６３内の示された電流方向が与えられると、距離Ｄ４、Ｄ２およびＤ６を、シリコン貫通ビアを通る垂直電流によって誘導される寄生磁界が縦型ホール素子の位置で最小化され得るように設定することができる。これは、縦型ホール素子１００の他の３つの動作段階についても同様である。
【0026】
【0027】
図９に示すように、シリコン基板１０１およびエピタキシャル層１０２を備えたウェハ１０が提供される。基板１０１は、ｎ型導電性を有する高濃度ドープシリコン基板であることが好ましい。シリコン基板の厚さＴ１は、ウェハサイズに依存し、６００マイクロメートル～８００マイクロメートルの範囲内であってもよい。エピタキシャル層１０２も、ｎ型導電性の低濃度ドープのシリコンエピタキシャル層であることが好ましい。エピタキシャル層の厚さＴ２は、１０マイクロメートル～３０マイクロメートルの範囲内であってもよいが、厚さＴ２より低いまたはより高い値も考えることができる。シリコンエピタキシャル層の抵抗率は、完成デバイスに対して最適なホールセンサ特性が得られるように選択される。当業者には理解されるように、シリコンエピタキシャル層１０２の最適な抵抗率は、ホールプレートの厚さおよびサイズに依存する。一般的な抵抗率は、０．１オーム－ｃｍおよび１０オーム－ｃｍの範囲内であってもよい。エピタキシャル層１０２については、他の半導体材料も考慮することができる。出発材料はシリコン・オン・インシュレータ・ウェハ（ＳＯＩ）であってもよい。この場合、エピタキシャル層１０２は、埋込み酸化物層（ＢＯＸ）によってキャリア基板１０１から分離されている。説明を容易にするために、低濃度ドープエピタキシャル層によって画定されるウェハ１０の第１の面は、１０ｂで示されている。ウェハ１０の裏面を１０ａとする。
【0028】
最初の製造ステップでは、アライメントマークが表面１０ｂ上に作成される。これは、当業者に知られているように、シリコンにフォトマスクエッチングを行うことによって達成される。シリコンに印刷されたアライメントマークは、ウェハ１０の表面１０ｂ上で実行される後続のフォト層を位置合わせするために使用される。アライメントマークは図９には示されていない。
【0029】
図１０を参照すると、フォトマスク注入とそれに続くレジスト除去およびレーザ熱アニールによって、浅い高濃度ドープ領域１が形成される。高濃度ドープ領域１は、ｎ型導電性を有し、表面１０ｂまで延在している。ドーピング濃度は、１０２０原子／ｃｍ３～１０２２原子／ｃｍ３の範囲であってもよい。レーザ熱アニールでは、非常に短い熱パルスをウェハに照射するため、パルス時間、エネルギー量および波長に応じて、熱が限られた深さまでしかシリコン内に侵入できない。高濃度ドープ領域の深さは、５０ナノメートル～２００ナノメートルの範囲内であってもよく、これはシリコンエピタキシャル層１０２の厚さＴ２よりもはるかに浅い。
【0030】
図１１に示すように、酸化物層１０４が表面１０ｂ上に堆積される。酸化物層は、プラズマ化学気相成長（ＰＥＣＶＤ）によって堆積されたオルトケイ酸テトラエチル（ＴＥＯＳ）であってもよい。フォトマスクエッチング工程により、コンタクトトレンチまたはホール１５１が酸化物層１０４を貫通してエッチングされ、高濃度ドープ領域１が露出する。より正確には、トレンチまたはホール１５１は、高濃度ドープ領域１内でのみシリコンエピタキシャル層を露出させる。当技術分野で知られているように、そのようなフォトマスク酸化物エッチングのシリコン消費量は、エッチング化学およびエッチング条件の酸化物対シリコン選択性に応じて非常に低くなり得る。このようにして、トレンチまたはホール１５１の内側のシリコン表面におけるドーピング濃度が確実に１０２０原子／ｃｍ３～１０２２原子／ｃｍ３の範囲内になるように、エッチングを浅い高濃度ドープ領域１内で停止することができる。
【0031】
ホールセンサの製造は、図１２に示すようにフォトマスク・エッチング・ステップによって構造化された金属層の堆積によって継続する。金属層は、一般的にはチタン接着層、窒化チタンバリア層、アルミニウム層および窒化チタンキャップ層を含むアルミニウム系金属スタックが好ましい。窒化チタンバリア層の厚さは、一般的な厚さと比較して厚くなる可能性がある。いずれの場合でも、本発明者らは、５００オングストローム～１５００オングストロームの範囲の厚さが適切であると考える。金属構造体１１１は、金属がトレンチまたはホールの内部の露出した高濃度ドープシリコンと接触するように、コンタクトトレンチまたはホール１５１を充填する。さらに、金属構造体１１１は、図１２の右側に延び、酸化物層１０４の最上部にワイヤまたはパッドを形成する。
【0032】
さらなる金属構造体が酸化物層１０４の最上部に生成されるが、この金属構造体は、以下でより明確になるように、薄化後の第２の面上のウェハ１０の処理のためのアライメントマークとして設けられる。提供される金属アライメント構造は図１２には示されていない。
【0033】
図１３を参照すると、酸化物層１０５が金属構造体１１１および露出した酸化物層１０４の最上部に堆積される。酸化物層１０５は、化学機械研磨（ＣＭＰ）により平坦化される。１０ｃは平坦化後の酸化物層１０５の上面を示す。酸化物表面１０ｃの良好な平坦性を達成するために、酸化物層を堆積するステップおよびＣＭＰを実行するステップを数回繰り返してもよい。
【0034】
ホールセンサ製品１００の製造の説明は、ＣＭＯＳウェハ部分の製造に続く。図１４に示すように、シリコン基板２０１からなるウェハ２０が提供される。２０ｂはウェハ２０の上面または前面を示し、２０ａは裏面を示す。基板２０１は、ＣＭＯＳデバイスおよび回路を形成するために使用される一般的な導電型であるｐ型導電性を有する。また、基板２０１の抵抗率は、ＣＭＯＳデバイスの形成および相互隔離に適するように選択されてもよい。ウェハの厚さＴ４は、６００マイクロメートル～８００マイクロメートルの範囲内であってもよい。
【0035】
ホールセンサの調整、読出し、および信号増幅に必要なデバイスおよび回路は、一般的な方法で基板２０１上に形成される。問題を簡単にするために、これらの装置および回路は図１５には示されていない。回路配線は酸化物層に埋め込まれており、酸化物層は全体として図１５において２０４で示されている。配線の最上層の金属層によって形成されるのが好ましい２つの埋込み金属パッド２２１および２２４が、ウェハ１０上に形成されている完成したホール・センサ・デバイスとの接点を確立するために設けられる。最上部の金属層は、一般的にはチタン接着層、窒化チタンバリア層、アルミニウム層および窒化チタンキャップ層を備えたアルミニウム系金属スタックであってもよい。窒化チタンキャップ層の厚さは、一般的な厚さと比較して厚くなる可能性がある。いずれの場合でも、本発明者らは、５００オングストローム～１５００オングストロームの範囲の厚さが適切であると考える。酸化物層２０４の上面を２０ｃで示す。表面２０ｃの高い平坦性を達成するために、酸化物堆積の最後のステップの後に化学機械研磨（ＣＭＰ）を行う。また、酸化物表面２０ｃの平坦性をさらに改善するために、酸化物堆積およびＣＭＰの一連のステップを実行することができる。外部通信のためにウェハ２０上にはボンディングパッドは設けられていない。
【0036】
図１６を参照すると、ウェハ１０を反転させて、その表面１０ｃをウェハ２０の表面２０ｃに貼り付ける。ウェハ１０とウェハ２０との間に恒久的な結合が達成される。得られた積層ウェハを以下に３０で示す。ウェハ３０は、上面または前面としての表面１０ａと、裏面としての表面２０ａとを有する。当技術分野で知られている恒久的なウェハ接合のためのいくつかの方法がある。以下、接合工程の一例について説明する。ウェハ１０の平坦化された酸化物表面１０ｃは、不活性ガスによるプラズマによって活性化される。同様に、ウェハ２０の平坦化された表面２０ｃを不活性ガスによるプラズマで活性化する。次に、ウェハ１０を反転させ、その表面１０ｃをウェハ２０の表面２０ｃに貼り付ける。結合のアライメント精度、すなわち、ウェハ１０をウェハ２０上に貼り付けるアライメント精度は、当技術分野で知られている標準的な方法を適用して、一般的には、数マイクロメートル程度である。低温ベークを行って接合を強化する。焼成プロセスは、４５０℃未満、好ましくは４００℃未満の範囲であってもよい。理論的には、接合は２つの酸化物表面間のファンデルワールス力に依存すると考えられる。代替として、例えば、ベンゾシクロブテン（ＢＣＢ）または他のものなどのポリマー接着剤を使用する接着剤接合もまた使用されて、ウェハ１０とウェハ２０との間の信頼できる接合を達成することができる。
【0037】
ＣＭＯＳウェハ２０をキャリアウェハとして用いて、ホール・センサ・ウェハ１０がその裏面１０ａから処理される。図１７に示すように、ウェハ１０は裏面から薄くされ、シリコン材料の大部分を除去する。特に、ウェハ１０の初期基板１０１は完全に除去され、また、エピタキシャル１０２の厚さもわずかに低減される。結果として得られるエピタキシャル層１０２の厚さＴ３は、初期厚さＴ２よりもわずかに薄い。得られたエピタキシャル面を１０ｄで示す。薄化プロセスは、バックグラインド、化学機械研磨（ＣＭＰ）およびウェットまたはドライエッチングなどの除去プロセスを含むことができる。好ましい方法を以下に記載する。基板１０１のバルクは、バックグラインドによって除去される。バックグラインドは、エピタキシャル層１０２が露出する前に停止される。次に、シリコン材料のドーピング濃度に対して選択的なウェットエッチングが実行される。基板１０１は高ドーピング濃度を有するように選択されることが好ましいため、ドーピング濃度の大きな差があることから、低濃度にドープされたシリコンエピタキシャル層上でウェットエッチングを選択的に停止することができる。次いで、ＣＭＰプロセスを実行して、得られたシリコン表面をさらに平坦化および平滑化してもよい。この手法により、厚さＴ３の良好なウェハ間制御ならびにＴ３の良好なウェハ内均一性を達成することができる。
【0038】
上記では、１０ｂはホール・センサ・デバイスの第１のシリコン表面を示している。ドーパントの活性化に使用されるレーザ熱アニーリングのみを除いて標準的な半導体処理方法を適用することによって、ホール端子および付随する配線が第１のシリコン表面上にどのように形成されるかが示されている。以下、第２の面１０ｄに半導体製造工程を実行することにより、ホールセンサの製造が継続される。ホール・センサ・デバイスの高い対称性を達成するために、第１の面および第２の面上にホール端子を形成するための同一の設計規則およびプロセス条件を適用することに注意が払われる。理解されるように、所望の対称性を達成するための別の重要な態様は、第２の面１０ｄに形成されたホール端子と第１の面１０ｂに形成されたホール端子との正確な位置合わせである。説明したように、堆積した金属層を適宜構造化することによって、第１の面上に位置合わせパターンが形成されている。これらの位置合わせパターンを第２の面上で見えるようにするために、位置合わせパターンが推測される領域において、シリコンがフォトマスク・エッチング・プロセスによって除去される。位置合わせパターンを捕捉するために必要なシリコン開口部のサイズが大きいため、これらの金属位置合わせパターンは、ウェハの縁部にのみ設けられる可能性がある。本発明者らは、記載された方法を適用することによって達成することができる位置合わせ精度が１００ナノメートル～５００ナノメートルの範囲にあることを理解している。さらに、位置合わせのためにウェハ縁部の開いた金属位置合わせパターンを使用して、エピタキシャルシリコンへのフォトマスクエッチングによって、第２の面上にショットワイズ位置合わせパターンの新しいセットを作成することができる。これにより、第２の面１０ｄに塗布されたフォト層同士の位置合わせを向上させることができる。
【0039】
引き続き図１８を参照すると、ｎ型導電性を有する浅い高濃度ドープ領域４が、第１の面上の高濃度ドープ領域１と同一の方法で第２の面１０ｄ上に形成される。特に、ドーピング領域１を形成するために第１の面上で使用されたものと同じ注入種、注入線量およびエネルギーが使用される。より詳細には、レジスト除去後に、ドーピング領域１を活性化するために第１の面に適用されたのと同じレーザ熱アニール条件が適用される。当業者には理解されるように、第２の面上のドーパント活性化のためにレーザ熱アニーリングを使用することによって、ホール・センサ・ウェハ１０の第１の面上のアルミニウム系メタライゼーションは、炉アニーリングまたは急速熱処理などの他の活性化方法とは対照的に、熱処理によって損なわれることを防止することができる。さらに、レーザ熱アニーリングは、ＣＭＯＳウェハ２０上に形成されるデバイスのサーマルバジェットを増加させない。ドープ領域４は、ドープ領域１と同じ側方寸法を有する。図１８に示すように、ドーピング領域４は、ドーピング領域１の真上に位置する。２つのドーピング領域１および４は互いに対向しており、シリコンエピタキシャル層１０２によって分離されている。
【0040】
図１９を参照すると、酸化物層１０６が第２の面１０ｄ上に堆積される。より具体的には、層１０６は、プラズマ化学気相成長法（ＰＥＣＶＤ）によって堆積されたオルトケイ酸テトラエチル（ＴＥＯＳ）であってもよい。ＰＥＣＶＤは、４００℃以下の温度でＴＥＯＳ堆積を可能にする。フォトマスク・エッチング・プロセスによって、リング状開口部１６１が酸化物層１０６を貫通してエッチングされ、シリコンエピタキシャル層１０２を露出させる。リング状の開口部は、ホール・センサ・デバイスの周囲に形成される。図１９の断面図において、酸化物層１０６のリング状開口部は、高濃度ドープ領域４の左側および右側に位置する２つの開口部として現れる。
【0041】
フォトマスクの除去後、図２０に示すように、酸化物層１０６をハードマスクとして使用してディープ・シリコン・エッチングが実行される。ディープ・シリコン・エッチングは、ホール・センサ・ウェハ１０の第１の面１０ｂ上に堆積された酸化物層１０４上で選択的に停止される。エピタキシャル層１０２の深さ全体をエッチングすることにより、ホール端子が形成されたシリコン領域の周囲にリング状のトレンチが形成される。囲まれたシリコン領域は、完成したホール素子のホールプレートを形成し、１０３で示される。数十マイクロメートル以上の深さを有するトレンチまたはビアをエッチングするためのディープ・シリコン・エッチング・プロセスが当技術分野で知られている。１０マイクロメートル～３０マイクロメートルの範囲の所与の厚さＴ３に対して、ＳＦ６、ＨＢｒおよびＯ２からなるガス化学を使用するプラズマ・エッチング・プロセスを使用することができる。代替的に、いわゆるボッシュプロセスを適用することも可能で、その場合、通常、酸化物ハードマスクに対する選択性が高くなるのが特徴である。両方の種類のエッチングプロセスについて、当業者に知られているように、ほぼ垂直な側壁が得られる。
【0042】
図２１に関連して示されるように、リング状トレンチ１６１は、誘電体材料によって充填され、該誘電体材料は化学機械研磨によって酸化物層１０６の最上部で除去される。誘電体材料は、オルトケイ酸テトラエチル（ＴＥＯＳ）、またはスピンオングラス（ＳＯＧ）、ポリイミド（ＰＩ）もしくはベンゾシクロブテン（ＢＣＢ）などのスピンオン誘電体であり得る。いずれの場合も、誘電体材料は、４００℃を超えない温度で処理されてもよい誘電材料の中から選択される。その後の化学機械研磨による酸化物層１０６の最上部に配置された誘電体材料の除去は、その酸化物に対して選択的ではない。重要な点は、シリコンが露出する前にＣＭＰプロセスが停止されることだけである。結局、ホールセンサ領域は、図２１において１０７で示されるディープトレンチ隔離リングによって誘電的に閉じ込められる。
【0043】
図２２に示すように、ＰＥＣＶＤによって酸化物層１０６の最上部に窒化シリコン層１０８が堆積される。堆積温度は４００℃を超えない。フォトマスク・エッチング・プロセスを使用して、開口部１７１、１７２および１７３は、酸化物層１０６および窒化シリコン層１０８を備える積層誘電体層を貫通してエッチングされる。開口部１７１、１７２および１７３の底部には、下地のシリコンエピタキシャル層が露出している。フォトレジストが剥離される。図２２の断面図では、開口部１７１は金属パッド２２１の上方に位置する。上から見て、開口部１７１は金属パッド２２１によって横方向に囲まれており、金属パッド２２１による開口部１７１の横方向の囲みは、とりわけウェハ接合位置合わせ精度によって規定される特定のオーバーラップマージンを有する。同様に、開口部１７３は、金属パッド２２４の上方に位置し、同じオーバーラップマージンの前記金属パッドによって横方向に囲まれている。開口部１７２は、金属構造体１１１の上方に位置する。この位置では、金属構造体は、開口部１７２に対して横方向に囲みを提供する金属パッドとして形成される。開口部１７２に対する金属パッド囲いのオーバーラップマージンは、とりわけ、ホール・センサ・ウェハ１０の２つの活性シリコン表面１０ｂの１０ｄ間で達成される位置合わせ精度によって画定される。
【0044】
図２３を参照すると、窒化シリコン層１０８をハードマスクとして使用してディープ・シリコン・エッチング・プロセスが実行される。ディープトレンチ隔離部１０７の画定に使用されるのと同様のドライ・エッチング・プロセスをこの目的のために適用することができる。ディープ・シリコン・エッチングは、酸化物層１０４上で選択的に停止される。
【0045】
ここで図２４を参照すると、薄い酸化物層１０９が堆積される。より具体的には、層１０９は、４００℃を超えない温度でプラズマ化学気相成長法（ＰＥＣＶＤ）によって堆積されたオルトケイ酸テトラエチル（ＴＥＯＳ）であってもよい。酸化物層１０９は、先のディープ・シリコン・エッチングによって露出されたシリコン側壁上の誘電体ライナとして機能する。酸化物層１０９の厚さは、一例を挙げると、３０００オングストロームであってもよいが、この値に限定されない。
【0046】
図２５に関連して示すように、窒化ケイ素に対する高い選択性および窒化チタンに対する高い選択性を有する酸化物をエッチングするのに適したプロセス条件を使用して、さらなる異方性ドライ・エッチング・プロセスが実行される。薄い酸化物１０９は、深いシリコンビア１７１、１７２および１７３の底部、ならびに窒化シリコン層１０８の上方の最上部でエッチングされる。このようなエッチングプロセスの高い異方性により、酸化物層１０９は、ビア１７１、１７２および１７３のシリコン側壁上にほぼ完全に維持される。エッチングが進行するにつれて、ウェハ１０の第１の面上に堆積された酸化物層１０４もエッチングされる。ビア開口部１７２内で、ドライエッチングは、金属構造体１１１の窒化チタンバリア層内で選択的に停止する。酸素およびアルゴンと併せて一般的なポリマーリッチのフルオロカーボンエッチング化学物質を使用して、当技術分野で知られているように、酸化物対窒化チタンが２０：１から４０：１を超える選択性を得ることができる。金属構造体１１１の窒化チタンバリア層の厚さが増加し、エッチングプロセスの高い選択性のために、エッチングを前記窒化チタン層内で停止することができ、アルミニウムは露出しない。このようなエッチングプロセスは、一般的には、窒化シリコンに対して高い選択性も示し、その結果、この場合、窒化シリコン層１０８が大きく保存される。ビア開口部１７１および１７３において、エッチングは、図２５に示すように、適用されたエッチング時間に応じて酸化物層１０５のどこかで停止する可能性がある。
【0047】
その後、フォト工程が行われ、少なくともビア１７２がフォトレジストで充填および被覆され、ビア１７１および１７３はフォトレジストで充填および被覆されない。図２６では、フォトレジスト被覆１９５はビア１７２に限定されており、ビアの周りに若干の重なりがある。さらなるドライ酸化物エッチングプロセスが、高い酸化物対窒化チタン選択性で実行される。ビア１７１および１７３において、酸化物層１０５がエッチングされ、エッチングが継続されるにつれて、それぞれ金属パッド２２１および２２４に達する。酸化物エッチングプロセスの選択性および金属パッド２２１および２２４の窒化チタンキャップ層の厚さの増加により、下にあるアルミニウムが露出することなく、前記窒化チタン層内でエッチングを停止することができる。ビア１７２はフォトレジストで充填されて被覆されているため、このビアの底部ではエッチングは発生しない。フォトレジストによって被覆されていない領域では、窒化シリコン層１０８はハードマスクとして機能する。酸化物エッチングプロセスの終了後、フォトレジスト１９５を剥離する。
【0048】
製造プロセスの説明は、図２７を参照して継続する。タンタル接着層、任意選択の窒化タンタルバリア層、および銅シード層が堆積される。その後、電気めっきによりビア１７１、１７２および１７３に銅を充填する。めっき化学に添加される添加剤のために、およびめっき速度の慎重な調整によって、ビア１７１、１７２および１７３は、ボイドまたは継ぎ目を残すことなく銅で充填することができる。ボイドまたは継ぎ目のない電気めっき銅で高アスペクト比のシリコン貫通ビアを充填する方法は、当技術分野で知られている。電気めっきの後、銅ＣＭＰプロセスを適用して、窒化シリコン層１０８の最上部にめっきされた銅を除去する。銅ＣＭＰプロセスによっても、窒化物層１０８の最上部に堆積されたタンタルおよび窒化タンタルが完全に除去される。ビア１７１、１７２および１７３を導電材料で充填することにより、それぞれ１４１、１２１および１２４で示されるシリコン貫通ビアが形成される。シリコン貫通ビアは、酸化物ライナ１０９によって周囲のエピタキシャルシリコン１０２から電気的に絶縁される。シリコン貫通ビア１４１は、金属パッド２２１上に到達することにより、ＣＭＯＳウェハ２０の配線との電気的接続を確立する。同様に、シリコン貫通ビア１２４は、金属パッド２２４上に到達することにより、ＣＭＯＳウェハ２０の配線との電気的接続を確立する。シリコン貫通ビア１２１が金属構造体１１１上に到達することにより、ホール・センサ・ウェハ１０の第１の面上に形成された高濃度ドープ領域１との電気的接続が達成される。
【0049】
図２８を参照すると、高濃度ドープ領域４が露出するように、窒化シリコン層１０８および酸化物層１０６を貫通するコンタクトトレンチまたはホール１８１がフォトマスク・エッチング・プロセスによって形成される。より正確には、トレンチまたはホール１８１は、高濃度ドープ領域４内でのみシリコンエピタキシャル層を露出させる。第２の面１０ｄ上に作成された一組のショットワイズ整列パターンの結果、ドープ領域４の画定のためのフォトプロセスおよび開口部１８１の画定のためのフォトプロセスの両方を、高度の相互オーバーレイ精度を保証する同じ一組の位置合わせパターンに位置合わせすることができる。シリコンに対する高い選択性の結果、エッチングは、トレンチまたはホール１８１の内側のシリコン表面におけるドーピング濃度が１０２０原子／ｃｍ３～１０２２原子／ｃｍ３の範囲内にあることを確実にする浅い高濃度ドープ領域４内で停止することができる。フォトマスク・エッチング・プロセスが終了した後、フォトマスクを剥離する。
【0050】
コンタクトトレンチまたはホール１８１を充填して金属層が堆積される。金属層は、タンタル接着層、窒化タンタルバリア層、アルミニウム層および窒化チタンキャップ層を備えたアルミニウム系金属スタックであり得る。堆積後、金属層は、図２９に示すようにフォトマスク・エッチング・プロセスによって構造化される。図示のように、金属構造体１１５は、シリコンビア１４１を介して充填された銅の上面およびシリコン貫通ビア１２１の上面を完全に被覆し、２つのシリコン貫通ビア間の電気的接続を達成する。金属構造体１１４は、コンタクトトレンチまたはホール１８１の充填を備える。金属構造体１１４は、ディープトレンチ隔離部１０７を越えて右側に延在し、シリコンビア１２４を通じて充填された銅の上面を完全に被覆する。したがって、金属構造体１１４は、エピタキシャルシリコン内に形成された高濃度ドープ領域４とシリコン貫通ビア１２４との間の電気的接続を提供する。
【0051】
堆積されたアルミニウム系金属スタックの構造化はまた、完成したウェハスタックホールＩＣ製品の外部通信のための接合パッドまたはバンプパッドを形成するためにも使用される。図２９には示されていない接合パッドまたはバンプパッドは、ウェハ２０上に設けられた２２１または２２４のような対応する金属パッド上に到達する１４１または１２４のようなシリコン貫通ビアによってＣＭＯＳウェハ２０上の配線と電気的に接続される。
【0052】
図３０を参照すると、酸化物層１１０が、金属構造体１１５および１１４の最上部に、ならびに残りの窒化シリコン層１０８の上に堆積される。次に、窒化シリコン層１３２が、最終製品のための保護として機能するように堆積される。両方の堆積ステップは、プラズマ物理蒸着を使用して４００℃を超えない温度で行われる。酸化物／窒化ケイ素スタックは、図２９には示されていないフォトマスク・エッチング・プロセスによって接合パッドまたはバンプパッドの上方に開口される。
【0053】
本解決策の利点は、上述したことから明らかである。
【0054】
提案された解決策は、ホールＩＣに集積された従来の縦型ホール素子の感度が低いという問題を解決する。第１のウェハ上に確立された縦型ホール素子の場合、エピタキシャル半導体の第１の面上のホール端子および第２の面上のホール端子を、デバイス動作の各段階において動作電流が垂直方向に２つのホール端子を接続するラインに対して垂直に流れ、これら端子間でホール電圧が測定されるように配置することができるため、高い感度を達成することができる。このようにして、従来の縦型ホール素子では一般に感度を低下させる短絡効果が最小限に抑えられる。高感度になるようにエピタキシャル半導体層の厚さを最適化できるため、提案された解決策でも縦型ホール素子の高感度化を実現できる。原則として、提案された技術的解決策により、ホールプレートとしてシリコン以外のエピタキシャル半導体材料を使用することが可能になる。当該技術分野で知られているように、ホール感度は多数キャリアの移動度に比例する。したがって、高い移動度を有する最適化された半導体材料を選択することによって、感度をさらに高めることができる。例えば、ｎ型導電性を有する低濃度ドープゲルマニウムを代替材料として選択することができる。一般に、第１のウェハ上に形成される縦型ホール素子は、ホールＩＣの集積回路を含むウェハの製造に適用される半導体製造プロセス、材料または設計規則を変更することなく、感度に関して最適化され得る。
【0055】
さらにまた、提案された解決策を用いると、第１のウェハ上に確立された縦型ホール素子を四重対称性を有するように設計および製造することができるので、ホールＩＣに集積された従来の縦型ホール素子の高い残留オフセットの問題が解決される。技術的解決策は、ホールプレートを構成するエピタキシャル半導体層の両側にホール端子を配置することを可能にするので、縦型ホール素子の設計において四重対称性を達成することができる。このようにして、縦型ホール素子の４つのホール端子は、横型ホール素子と同様に四重対称性を示すように配置され得る。ホールプレートを確立するためにエピタキシャル層が使用されるので、ホールセンサ領域全体にわたって均一なドーパント濃度を仮定することができる。さらにまた、提案された技術的解決策により、エピタキシャル半導体の第１の面上および第２の面上でのホール端子の形成に対して同一のプロセス条件および設計規則を適用することが可能になる。さらにまた、詳細な開示で説明するように、エピタキシャル半導体層の第１の面に形成されたホール端子に対する第２の面上のホール端子の良好なオーバーレイ精度を達成することを可能にする技術が利用可能である。さらにまた、ホールプレートを閉じ込めるディープトレンチ隔離リングは、四重対称性が維持されるように配置することができる。
【0056】
最後に、添付の特許請求の範囲に定義される本発明の範囲から逸脱することなく、本明細書に記載および例示されたものに対して修正および変形を行うことができることは明らかである。
【0057】
特に、本解決策のさらなる実施形態によれば、いくつかのＣＭＯＳ回路が、（標準的なＣＭＯＳ処理ステップを用いて）第１のウェハ１０上にも形成される。第１のウェハ１０の処理に関して、この実施形態では、ＣＭＯＳコンポーネントに適合する条件を同じ第１のウェハ１０に適用しなければならない（この考慮事項を除いて、製造プロセスは上記のものから実質的に逸脱しない）。このさらなる実施形態は、シリコン使用を最適化し、より低い製造コストを達成することを可能にし得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
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【図26】
【図27】
【図28】
【図29】
【図30】