特許 7527310 異種プログラマブルデバイスのハードウェア－ソフトウェア設計フロー

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-25

(45)【発行日】2024-08-02

(54)【発明の名称】異種プログラマブルデバイスのハードウェア－ソフトウェア設計フロー

(51)【国際特許分類】

   G06F 9/50 20060101AFI20240726BHJP

   G06F 15/80 20060101ALI20240726BHJP

   G06F 15/78 20060101ALI20240726BHJP

   G06F 15/173 20060101ALI20240726BHJP

   G06F 9/48 20060101ALI20240726BHJP

   G06F 8/30 20180101ALI20240726BHJP

【ＦＩ】

G06F9/50 150E

G06F15/80

G06F15/78 560

G06F15/78 530

G06F15/173 665D

G06F15/173 680

G06F9/48 370

G06F8/30

【請求項の数】 11

(21)【出願番号】P 2021568868

(86)(22)【出願日】2020-05-11

(65)【公表番号】

(43)【公表日】2022-07-26

(86)【国際出願番号】 US2020032315

(87)【国際公開番号】W WO2020236449

(87)【国際公開日】2020-11-26

【審査請求日】2023-05-01

(31)【優先権主張番号】16/421,443

(32)【優先日】2019-05-23

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】グプタ， シャイル アディティア

(72)【発明者】

【氏名】ビーラボル， スリーニヴァース

(72)【発明者】

【氏名】モンガ， ディネシュ ケー．

(72)【発明者】

【氏名】ジャ， プラディプ

(72)【発明者】

【氏名】スサー， ビシャル

(72)【発明者】

【氏名】カタイル， ビノド ケー．

(72)【発明者】

【氏名】ハンシジダ， ビドゥムリ

(72)【発明者】

【氏名】レレ， シッダールス

【審査官】漆原 孝治

(56)【参考文献】

【文献】東 遼平，プログラマブルＳｏＣのためのシステム設計環境の検討とＳＷ－ＨＷインタフェース生成手法の実装 ，電子情報通信学会技術研究報告，日本，一般社団法人電子情報通信学会，2014年01月21日，第113巻,第416号，pp.191-196

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ ９／５０

Ｇ０６Ｆ １５／８０

Ｇ０６Ｆ １５／７８

Ｇ０６Ｆ １５／１７３

Ｇ０６Ｆ ９／４８

Ｇ０６Ｆ ８／３０

(57)【特許請求の範囲】

【請求項1】

デバイスのデータ処理エンジン（ＤＰＥ）アレイ内に実装するソフトウェア部分と、前記デバイスのプログラマブルロジック内に実装するハードウェア部分とを指定するアプリケーションに関して、プロセッサを使用して、前記アプリケーションの論理アーキテクチャと、前記ＤＰＥアレイと前記プログラマブルロジックとの間のインターフェース回路ブロックのハードウェアに対する論理リソースのマッピングを指定する、第１のインターフェースソリューションとを生成することと、
前記論理アーキテクチャおよび前記第１のインターフェースソリューションに基づいて、ハードウェアコンパイラを用いて、前記ハードウェア部分のブロック図を構築することと、
前記プロセッサを使用して、前記ブロック図に対して実装フローを実施することであって、
前記ハードウェアコンパイラが、前記ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと交換した設計データに基づいて、更にネットワーク・オン・チップ（ＮｏＣ）コンパイラと交換した設計データに基づいて、前記ブロック図に対する前記実装フローを実施し、
前記ＮｏＣコンパイラは、前記ハードウェアコンパイラが、前記ＤＰＥアレイを前記デバイスの前記プログラマブルロジックに結合する、前記デバイスのＮｏＣを通るルートを実装するように構成された、第１のＮｏＣソリューションを受信するものである、
前記ブロック図に対して実装フローを実施することと、
前記プロセッサを使用して、前記アプリケーションの前記ソフトウェア部分をコンパイルして、前記ＤＰＥアレイの１つまたは複数のＤＰＥに実装することと、を含む、方法。

【請求項2】

前記ソフトウェア部分の前記コンパイルが、前記実装フローから生成された前記プログラマブルロジックに実装される、前記アプリケーションの前記ハードウェア部分の実装に基づいて実施される、請求項１に記載の方法。

【請求項3】

前記ブロック図を構築し、前記実装フローを実施するように構成された前記ハードウェアコンパイラが、前記ブロック図の実装が前記ハードウェア部分の設計メトリックを満たしていないと決定したのに応答して、前記インターフェース回路ブロックに対する制約を、前記ソフトウェア部分をコンパイルするように構成された前記ＤＰＥコンパイラに提供することと、
前記ハードウェアコンパイラが、前記ＤＰＥコンパイラから、前記制約に基づいて前記ＤＰＥコンパイラによって生成される第２のインターフェースソリューションを受信することと、を更に含む、請求項１に記載の方法。

【請求項4】

前記実装フローの前記実施が、前記第２のインターフェースソリューションに基づいて実施される、請求項３に記載の方法。

【請求項5】

前記ハードウェアコンパイラが、前記ＮｏＣに対する前記第１のＮｏＣソリューションを使用して、前記ブロック図の実装が設計メトリックを満たしていないと決定されたことに応答して、前記ＮｏＣに対する制約を前記ＮｏＣコンパイラに提供し、
前記ハードウェアコンパイラが、前記ＮｏＣコンパイラから、前記ＮｏＣに対する前記制約に基づいて前記ＮｏＣコンパイラによって生成される第２のＮｏＣソリューションを受信する、請求項１に記載の方法。

【請求項6】

デバイスのデータ処理エンジン（ＤＰＥ）アレイ内に実装するソフトウェア部分と、前記デバイスのプログラマブルロジック内に実装するハードウェア部分とを指定するアプリケーションに関して、前記アプリケーションの論理アーキテクチャと、前記ＤＰＥアレイと前記プログラマブルロジックとの間のインターフェース回路ブロックのハードウェアに対する論理リソースのマッピングを指定する、第１のインターフェースソリューションとを生成することと、
前記論理アーキテクチャおよび前記第１のインターフェースソリューションに基づいて、ハードウェアコンパイラを用いて、前記ハードウェア部分のブロック図を構築することと、
前記ブロック図に対して実装フローを実施することであって、
前記ハードウェアコンパイラが、前記ソフトウェア部分をコンパイルするように構成されたＤＰＥコンパイラと交換した設計データに基づいて、更にネットワーク・オン・チップ（ＮｏＣ）コンパイラと交換した設計データに基づいて、前記ブロック図に対する前記実装フローを実施し、
前記ＮｏＣコンパイラは、前記ハードウェアコンパイラが、前記ＤＰＥアレイを前記デバイスの前記プログラマブルロジックに結合する、前記デバイスのＮｏＣを通るルートを実装するように構成された、第１のＮｏＣソリューションを受信するものである、
前記ブロック図に対して実装フローを実施することと、
前記アプリケーションの前記ソフトウェア部分をコンパイルして、前記ＤＰＥアレイの１つまたは複数のＤＰＥに実装することと、を含む、動作を開始するように構成されたプロセッサを備える、システム。

【請求項7】

前記ブロック図の前記構築が、
前記ブロック図を少なくとも１つの知的財産コアに追加して、前記プログラマブルロジック内に実装することを含む、請求項６に記載のシステム。

【請求項8】

前記ソフトウェア部分の前記コンパイルが、前記実装フローから生成された前記プログラマブルロジックに実装される、前記アプリケーションの前記ハードウェア部分に対するハードウェア設計に基づいて実施される、請求項６に記載のシステム。

【請求項9】

前記プロセッサが、
前記ハードウェアコンパイラが、前記ブロック図の実装が前記ハードウェア部分の設計制約を満たしていないと決定したのに応答して、前記インターフェース回路ブロックに対する制約を、前記ソフトウェア部分をコンパイルするように構成された前記ＤＰＥコンパイラに提供することと、
前記ハードウェアコンパイラが、前記ＤＰＥコンパイラから、前記制約に基づいて前記ＤＰＥコンパイラによって生成される第２のインターフェースソリューションを受信することと、を更に含む動作を開始するように構成された、請求項６に記載のシステム。

【請求項10】

前記実装フローの前記実施が、前記第２のインターフェースソリューションに基づいて実施される、請求項９に記載のシステム。

【請求項11】

前記ハードウェアコンパイラが、前記ＮｏＣに対する前記第１のＮｏＣソリューションを使用して、前記ブロック図の実装が設計メトリックを満たしていないと決定されたことに応答して、前記ＮｏＣに対する制約を前記ＮｏＣコンパイラに提供し、
前記ハードウェアコンパイラが、前記ＮｏＣコンパイラから、前記ＮｏＣに対する前記制約に基づいて前記ＮｏＣコンパイラによって生成される第２のＮｏＣソリューションを受信する、請求項９に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

著作物の権利の留保
本特許文献の開示の一部分は、著作権保護の対象である資料を含む。著作権保有者は、特許商標局の包袋または記録に見られるような、特許文献または特許開示のいずれかの複製に対して異議を唱えるものではないが、それ以外はいかなる場合でも全ての著作権を保有する。

【0002】

本開示は、集積回路（ＩＣ）に関し、より詳細には、ハードウェアおよびソフトウェア部分を含むアプリケーションを異種プログラマブルＩＣ内に実装することに関する。

【背景技術】

【0003】

プログラマブル集積回路（ＩＣ）とは、プログラマブルロジックを含むタイプのＩＣを指す。プログラマブルＩＣの一例はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。ＦＰＧＡは、プログラマブル回路ブロックを含むことによって特徴付けられる。プログラマブル回路ブロックの例としては、入出力ブロック（ＩＯＢ）、設定可能ロジックブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、および遅延ロックループ（ＤＬＬ）が挙げられるが、それらに限定されない。

【0004】

現代のプログラマブルＩＣは、１つまたは複数の他のサブシステムと組み合わせてプログラマブルロジックを含むように発展している。例えば、一部のプログラマブルＩＣは、プログラマブルロジックおよびハードワイヤードプロセッサシステムの両方を含む、システム・オン・チップ（「ＳｏＣ」）へと発展している。プログラマブルＩＣの他の種類は、追加のおよび／または異なるサブシステムを含む。プログラマブルＩＣに含まれるサブシステムの異種性の増加は、これらのデバイス内にアプリケーションを実装する場合の課題をもたらす。ハードウェアベースおよびソフトウェアベース両方のサブシステム（例えば、プログラマブルロジック回路類およびプロセッサ）を有するＩＣに対する従来の設計フローは、ハードウェア設計者が最初にＩＣのモノリシックハードウェア設計を作成することに依存していた。ハードウェア設計はプラットフォームとして使用され、それに基づいて次にソフトウェア設計が作成され、コンパイルされ、実行される。この方策は過度に限定的である場合が多い。

【0005】

他の事例では、ソフトウェアおよびハードウェア設計プロセスは切り離されることがある。しかしながら、ハードウェアおよびソフトウェア設計プロセスを切り離すと、ＩＣの様々なサブシステム間で、ソフトウェア要件またはインターフェースの配置の指示が提供されない。そのため、ハードウェアおよびソフトウェア設計プロセスが、ＩＣにおけるアプリケーションの有効な実装をカバーできないことがある。

【発明の概要】

【0006】

一態様では、方法は、デバイスのデータ処理エンジン（ＤＰＥ）アレイ内に実装するソフトウェア部分と、デバイスのプログラマブルロジック（ＰＬ）内に実装するハードウェア部分とを指定するアプリケーションに関して、プロセッサを使用して、アプリケーションの論理アーキテクチャと、ＤＰＥアレイとプログラマブルロジックとの間のインターフェース回路ブロックのハードウェアに対する論理リソースのマッピングを指定する、第１のインターフェースソリューションとを生成することを含むことができる。方法は、論理アーキテクチャおよび第１のインターフェースソリューションに基づいて、ハードウェア部分のブロック図を構築することと、プロセッサを使用して、ブロック図に対して実装フローを実施することと、を含むことができる。方法は、プロセッサを使用して、アプリケーションのソフトウェア部分をコンパイルして、ＤＰＥアレイの１つまたは複数のＤＰＥに実装することを含むことができる。

【0007】

別の態様では、システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイ内に実装するソフトウェア部分と、デバイスのＰＬ内に実装するハードウェア部分とを指定するアプリケーションに関して、アプリケーションの論理アーキテクチャと、ＤＰＥアレイとＰＬとの間のインターフェース回路ブロックのハードウェアに対する論理リソースのマッピングを指定する、第１のインターフェースソリューションとを生成することを含むことができる。動作は、論理アーキテクチャおよび第１のインターフェースソリューションに基づいて、ハードウェア部分のブロック図を構築することと、ブロック図に対して実装フローを実施することと、アプリケーションのソフトウェア部分をコンパイルして、ＤＰＥアレイの１つまたは複数のＤＰＥに実装することと、を含むことができる。

【0008】

別の態様では、コンピュータプログラム製品は、プログラムコードが格納されたコンピュータ可読記憶媒体を含む。プログラムコードは、動作を開始するのにコンピュータハードウェアによって実行可能である。動作は、デバイスのＤＰＥアレイ内に実装するソフトウェア部分と、デバイスのＰＬ内に実装するハードウェア部分とを指定するアプリケーションに関して、アプリケーションの論理アーキテクチャと、ＤＰＥアレイとＰＬとの間のインターフェース回路ブロックのハードウェアに対する論理リソースのマッピングを指定する、第１のインターフェースソリューションとを生成することを含むことができる。動作は、論理アーキテクチャおよび第１のインターフェースソリューションに基づいて、ハードウェア部分のブロック図を構築することと、ブロック図に対して実装フローを実施することと、アプリケーションのソフトウェア部分をコンパイルして、ＤＰＥアレイの１つまたは複数のＤＰＥに実装することと、を含むことができる。

【0009】

別の態様では、方法は、デバイスのＤＰＥアレイ内に実装するソフトウェア部分と、デバイスのＰＬ内に実装するハードウェア部分とを指定するアプリケーションに関して、ハードウェアコンパイラを実行するプロセッサを使用して、ＤＰＥアレイをＰＬに結合するインターフェースブロックのハードウェアに対して、ソフトウェア部分によって使用される論理リソースをマッピングする、インターフェースブロックソリューションに基づいて、ハードウェア部分に対して実装フローを実施することを含むことができる。方法は、実装フロー中に設計メトリックに一致しないことに応答して、ハードウェアコンパイラを実行するプロセッサを使用して、インターフェースブロックの制約をＤＰＥコンパイラに提供することを含むことができる。方法はまた、インターフェースブロックの制約を受信したことに応答して、ＤＰＥコンパイラを実行するプロセッサを使用して、更新されたインターフェースブロックソリューションを生成することと、更新されたインターフェースブロックソリューションをＤＰＥコンパイラからハードウェアコンパイラに提供することと、を含むことができる。

【0010】

別の態様では、システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイ内に実装するソフトウェア部分と、デバイスのＰＬ内に実装するハードウェア部分とを指定するアプリケーションに関して、ハードウェアコンパイラを使用して、ＤＰＥアレイをＰＬに結合するインターフェースブロックのハードウェアに対して、ソフトウェア部分によって使用される論理リソースをマッピングする、インターフェースブロックソリューションに基づいて、ハードウェア部分に対して実装フローを実施することを含むことができる。動作は、実装フロー中に設計メトリックに一致しないことに応答して、ハードウェアコンパイラを使用して、インターフェースブロックの制約をＤＰＥコンパイラに提供することを含むことができる。動作は更に、インターフェースブロックの制約を受信したことに応答して、ＤＰＥコンパイラを使用して、更新されたインターフェースブロックソリューションを生成することと、更新されたインターフェースブロックソリューションをＤＰＥコンパイラからハードウェアコンパイラに提供することと、を含むことができる。

【0011】

別の態様では、コンピュータプログラム製品は、プログラムコードが格納されたコンピュータ可読記憶媒体を含む。プログラムコードは、動作を開始するのにコンピュータハードウェアによって実行可能である。動作は、デバイスのＤＰＥアレイ内に実装するソフトウェア部分と、デバイスのＰＬ内に実装するハードウェア部分とを指定するアプリケーションに関して、ハードウェアコンパイラを使用して、ＤＰＥアレイをＰＬに結合するインターフェースブロックのハードウェアに対して、ソフトウェア部分によって使用される論理リソースをマッピングする、インターフェースブロックソリューションに基づいて、ハードウェア部分に対して実装フローを実施することを含むことができる。動作は、実装フロー中に設計メトリックに一致しないことに応答して、ハードウェアコンパイラを使用して、インターフェースブロックの制約をＤＰＥコンパイラに提供することを含むことができる。動作は更に、インターフェースブロックの制約を受信したことに応答して、ＤＰＥコンパイラを使用して、更新されたインターフェースブロックソリューションを生成することと、更新されたインターフェースブロックソリューションをＤＰＥコンパイラからハードウェアコンパイラに提供することと、を含むことができる。

【0012】

別の態様では、方法は、デバイスのＤＰＥアレイ内に実装するソフトウェア部分と、デバイスのＰＬ内に実装するＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションに関して、プロセッサを使用して、ＤＰＥアレイおよびＰＬを結合するインターフェースブロックのハードウェアリソースに対して、ソフトウェア部分によって使用される論理リソースをマッピングする、第１のインターフェースソリューションを生成することを含むことができる。方法は、プロセッサを使用して、ＤＰＥアレイに実装されるソフトウェア部分のＨＬＳカーネルおよびノードの間での接続性を指定する接続グラフを生成することと、プロセッサを使用して、接続グラフおよびＨＬＳカーネルに基づいて、合成可能なブロック図を生成することと、を含むことができる。方法は更に、プロセッサを使用して、第１のインターフェースソリューションに基づいて、ブロック図に対して実装フローを実施することと、プロセッサを使用して、アプリケーションのソフトウェア部分をコンパイルして、ＤＰＥアレイの１つまたは複数のＤＰＥに実装することと、を含むことができる。

【0013】

別の態様では、システムは、動作を開始するように構成されたプロセッサを含む。動作は、デバイスのＤＰＥアレイ内に実装するソフトウェア部分と、デバイスのＰＬ内に実装するＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションに関して、ＤＰＥアレイおよびＰＬを結合するインターフェースブロックのハードウェアリソースに対して、ソフトウェア部分によって使用される論理リソースをマッピングする、第１のインターフェースソリューションを生成することを含むことができる。動作は、ＤＰＥアレイに実装されるソフトウェア部分のＨＬＳカーネルおよびノードの間での接続性を指定する接続グラフを生成することと、接続グラフおよびＨＬＳカーネルに基づいて、合成可能なブロック図を生成することと、を含むことができる。動作は更に、第１のインターフェースソリューションに基づいて、ブロック図に対して実装フローを実施することと、アプリケーションのソフトウェア部分をコンパイルして、ＤＰＥアレイの１つまたは複数のＤＰＥに実装することと、を含むことができる。

【0014】

別の態様では、コンピュータプログラム製品は、プログラムコードが格納されたコンピュータ可読記憶媒体を含む。プログラムコードは、動作を開始するのにコンピュータハードウェアによって実行可能である。動作は、デバイスのＤＰＥアレイ内に実装するソフトウェア部分と、デバイスのＰＬ内に実装するＨＬＳカーネルを有するハードウェア部分とを指定するアプリケーションに関して、ＤＰＥアレイおよびＰＬを結合するインターフェースブロックのハードウェアリソースに対して、ソフトウェア部分によって使用される論理リソースをマッピングする、第１のインターフェースソリューションを生成することを含むことができる。動作は、ＤＰＥアレイに実装されるソフトウェア部分のＨＬＳカーネルおよびノードの間での接続性を指定する接続グラフを生成することと、接続グラフおよびＨＬＳカーネルに基づいて、合成可能なブロック図を生成することと、を含むことができる。動作は更に、第１のインターフェースソリューションに基づいて、ブロック図に対して実装フローを実施することと、アプリケーションのソフトウェア部分をコンパイルして、ＤＰＥアレイの１つまたは複数のＤＰＥに実装することと、を含むことができる。

【0015】

この「発明の概要」部分は、単に特定の概念を紹介するために提供されるものであり、特許請求する主題のいずれかの重要なまたは必須の特徴を特定するものではない。発明の構成の他の特徴は、添付図面から、また以下の詳細な説明から明白となるであろう。

【0016】

発明の構成は、例として添付図面に例示される。しかしながら、図面は、発明の構成を、図示される特定の実現例のみに限定するものと解釈されるべきではない。以下の詳細な説明を検討することにより、また図面を参照することにより、様々な態様および利点が明白となるであろう。

【図面の簡単な説明】

【0017】

【図1】本明細書に記載する１つまたは複数の実施形態で使用されるコンピューティングノードの一例を示す図である。

【図2】システム・オン・チップ（ＳｏＣ）タイプの集積回路（ＩＣ）にかかるアーキテクチャの一例を示す図である。

【図3】図２のＤＰＥアレイのデータ処理エンジン（ＤＰＥ）にかかるアーキテクチャ例を示す図である。

【図4】図３のアーキテクチャ例の更なる態様を示す図である。

【図5】ＤＰＥアレイにかかる別のアーキテクチャ例を示す図である。

【図6】ＤＰＥアレイのＳｏＣインターフェースブロックのタイルにかかるアーキテクチャ例を示す図である。

【図7】図１のネットワーク・オン・チップ（ＮｏＣ）の実装例を示す図である。

【図8】ＮｏＣを通した図１のＳｏＣのエンドポイント回路間の接続を示すブロック図である。

【図9】別の例によるＮｏＣを示すブロック図である。

【図10】ＮｏＣをプログラミングする方法例を示す図である。

【図11】ＮｏＣをプログラミングする別の方法例を示す図である。

【図12】エンドポイント回路間のＮｏＣを通るデータパス例を示す図である。

【図13】ＮｏＣに関する読取り／書込み要求および応答を処理する方法例を示す図である。

【図14】ＮｏＣマスタユニットの実装例を示す図である。

【図15】ＮｏＣスレーブユニットの実装例を示す図である。

【図16】図１と関連して記載されるシステムによって実行可能なソフトウェアアーキテクチャ例を示す図である。

【図17A】図１と関連して記載されるようなシステムを使用してＳｏＣ上にマッピングされるアプリケーションの一例を示す図である。

【図17B】図１と関連して記載されるようなシステムを使用してＳｏＣ上にマッピングされるアプリケーションの一例を示す図である。

【図18】ＳｏＣ上にマッピングされている別のアプリケーションの実装例を示す図である。

【図19】図１と関連して記載されるシステムによって実行可能なソフトウェアアーキテクチャの別の例を示す図である。

【図20】ＳｏＣ内でアプリケーションを実装するためのデザインフローを実施する例示的方法を示す図である。

【図21】ＳｏＣ内でアプリケーションを実装するためのデザインフローを実施する別の例示的方法を示す図である。

【図22】ハードウェアコンパイラとＤＰＥコンパイラの間の通信の例示的方法を示す図である。

【図23】ＳｏＣインターフェースブロックソリューションを処理する例示的方法を示す図である。

【図24】ＳｏＣ内での実装のためのアプリケーションの別の実装例を示す図である。

【図25】ＤＰＥコンパイラによって生成されたＳｏＣインターフェースブロックソリューションの一実装例を示す図である。

【図26】ＤＰＥコンパイラによって受信されるルータブルＳｏＣインターフェースブロック制約の一実装例を示す図である。

【図27】アンルータブルＳｏＣインターフェースブロック制約の一実装例を示す図である。

【図28】ＤＰＥコンパイラが、図２７からソフトタイプのＳｏＣインターフェースブロック制約を無視する、一実装例を示す図である。

【図29】アンルータブルＳｏＣインターフェースブロック制約の別の実装例を示す図である。

【図30】図２９のＤＰＥノードの例示的マッピングを示す図である。

【図31】アンルータブルＳｏＣインターフェースブロック制約の別の実装例を示す図である。

【図32】図３１のＤＰＥノードの例示的マッピングを示す図である。

【図33】図１のシステムによって実行可能な別の例示的ソフトウェアアーキテクチャを示す図である。

【図34】ＳｏＣ内でアプリケーションを実装するためのデザインフローを実施する別の例示的方法を示す図である。

【図35】ＳｏＣ内でアプリケーションを実装するためのデザインフローを実施する別の例示的方法を示す図である。

【発明を実施するための形態】

【0018】

本開示は新奇な特徴を定義する特許請求の範囲をもって結論とするが、本開示内に記載する様々な特徴は、説明を図面と併せ読むことによってより良く理解されるであろうと考えられる。本明細書に記載するプロセス、機械、製造、およびそれらのあらゆる変形例は、例示の目的で提供されるものである。本開示内に記載する特定の構造的および機能的詳細は、限定としてではなく、単に特許請求の範囲の基礎として、また記載する特徴を事実上あらゆる適切に詳細な構造で様々に採用するように、当業者に教示するための代表的な基礎として解釈されるべきである。更に、本開示内で使用される用語および語句は、限定を意図するものではなく、記載する特徴の理解可能な説明を提供するためのものである。

【0019】

本開示は、集積回路（ＩＣ）に関し、より詳細には、ハードウェアおよびソフトウェア部分を含むアプリケーションを異種プログラマブルＩＣ内に実装することに関する。異種プログラマブルＩＣの一例は、本明細書では「プログラマブルロジック」または「ＰＬ」と呼ばれるプログラマブル回路類と、複数のハードワイヤードプログラマブルデータ処理エンジン（ＤＰＥ）とを含む、デバイス、例えば集積回路である。複数のＤＰＥは、システム・オン・チップ（ＳｏＣ）インターフェースブロックを通してＩＣのＰＬに通信可能にリンクされた、アレイの形で配置されてもよい。本開示内で定義されるように、ＤＰＥは、プログラムコードを実行することができるコアと、コアに結合されたメモリモジュールとを含む、ハードワイヤードプログラマブル回路ブロックである。ＤＰＥは、本開示内で更に詳細に記載するように、互いに通信することができる。

【0020】

記載するようにデバイスに実装することが意図されるアプリケーションは、デバイスのＰＬを使用して実装されるハードウェア部分と、デバイスのＤＰＥアレイに実装され、デバイスのＤＰＥアレイによって実行されるソフトウェア部分とを含む。デバイスはまた、更なるプログラムコード、例えばアプリケーションの別のソフトウェア部分を実行することができる、ハードワイヤードプロセッサシステム（「ＰＳ」）を含んでもよい。一例として、ＰＳは、中央処理装置（「ＣＰＵ」）、またはプログラムコードを実行することができる他のハードワイヤードプロセッサを含む。そのため、アプリケーションはまた、ＰＳのＣＰＵによって実行されるような更なるソフトウェア部分を含んでもよい。

【0021】

本開示に記載する発明の構成によれば、データ処理システムによって実施されてもよい設計フローが提供される。設計フローは、アプリケーションのハードウェア部分およびソフトウェア部分の両方を、ＰＬ、ＤＰＥアレイ、および／またはＰＳを含む異種プログラマブルＩＣ内に実装することができる。ＩＣはまた、プログラマブルであるネットワーク・オン・チップ（ＮｏＣ）を含んでもよい。

【0022】

いくつかの実装例では、アプリケーションは、複数の相互接続されたノードを含むデータフローグラフとして指定される。データフローグラフのノードは、ＤＰＥアレイ内またはＰＬ内に実装するように規定される。ＤＰＥに実装されるノードは、例えば、最終的にＤＰＥアレイの特定のＤＰＥにマッピングされる。アプリケーションで使用されるアレイの各ＤＰＥによって実行されるオブジェクトコードは、ノードを実装するために生成される。ＰＬに実装されるノードは、例えば、合成されてＰＬに実装されるか、または既成コア（例えば、レジスタ転送レベル（「ＲＴＬ」）コア）を使用して実装されてもよい。

【0023】

発明の構成は、ＩＣの異なる異質サブシステムに実装するために、アプリケーションの異なる部分の構築および統合を調整することができる、設計フロー例を提供する。設計フロー例のうちの異なる段階は、特定のサブシステムを目的とする。例えば、設計フローの１つまたは複数の段階は、アプリケーションのハードウェア部分をＰＬに実装することを目的とし、設計フローの１つまたは複数の他の段階は、アプリケーションのソフトウェア部分をＤＰＥアレイに実装することを目的とする。更に、設計フローの１つまたは複数の他の段階は、アプリケーションの別のソフトウェア部分をＰＳに実装することを目的とする。設計フローの更に他の段階は、ＮｏＣを通して異なるサブシステムおよび／または回路ブロック間で、ルートまたはデータ転送を実装することを目的とする。

【0024】

異なるサブシステムに対応する設計フロー例の異なる段階は、サブシステム固有の異なるコンパイラによって実施することができる。例えば、ソフトウェア部分は、ＤＰＥコンパイラおよび／またはＰＳコンパイラを使用して実装されてもよい。ＰＬに実装されるハードウェア部分は、ハードウェアコンパイラによって実装されてもよい。ＮｏＣのルートはＮｏＣコンパイラによって実装されてもよい。アプリケーションがＩＣに実行可能に実装されるソリューションへと収束するために、様々なコンパイラが、互いに通信し相互作用しながら、アプリケーションによって指定されたそれぞれのサブシステムを実装することができる。例えば、コンパイラは、アプリケーションに対して指定された設計メトリックが満たされるソリューションへと収束するように、動作中に設計データを交換することができる。更に、達成されるソリューション（例えば、アプリケーションをデバイスに実装する）は、アプリケーションの様々な部分がデバイスのそれぞれのサブシステムにマッピングされ、異なるサブシステム間のインターフェースが一貫性があり相互に一致するものである。

【0025】

本開示内に記載する設計フロー例を使用して、システムは、例えば、アプリケーションの全ての部分がデバイス上で共同して実装される他の場合よりも、少ない時間で（例えば、少ないランタイムで）アプリケーションを異種プログラマブルＩＣ内に実装することができる。更に、本開示内に記載する設計フロー例は、異種プログラマブルＩＣにおけるアプリケーションの実装結果に関して、多くの場合、アプリケーションの各部分が完全に独立してマッピングされ、次に互いにスティッチングされるかまたは組み合わされる、他の従来の技術を使用して得られる結果よりも優れた、実現可能性および品質（例えば、タイミング、面積、出力など、設計メトリックのクロージャ）を達成する。設計フロー例は、少なくとも部分的に、異なるサブシステム間における共有インターフェースの制約に依存する、本明細書に記載する疎結合の共同収束（ｊｏｉｎｔ ｃｏｎｖｅｒｇｅｎｃｅ）技術によって、これらの結果を達成する。

【0026】

発明の構成の更なる態様について、図面を参照して更に詳細に後述する。例示を単純かつ明瞭にするため、図面に示される要素は必ずしも縮尺通りに描かれていない。例えば、明瞭にするため、一部の要素の寸法が他の要素よりも誇張されていることがある。更に、適切であるとみなされた場合、対応する、類似の、または同様の特徴を示すのに、図面間で参照番号が繰り返される。

【0027】

図１は、コンピューティングノード１００の一例を示している。コンピューティングノード１００は、ホストデータ処理システム（ホストシステム）１０２と、ハードウェアアクセラレーションボード１０４とを含んでもよい。コンピューティングノード１００は、単に、ハードウェアアクセラレーションボードとともに使用されてもよい、コンピューティング環境の１つの実現例である。これに関して、コンピューティングノード１００は、スタンドアロン容量で、ベアメタルサーバとして、コンピューティングクラスタの一部として、またはクラウドコンピューティング環境内のクラウドコンピューティングノードとして使用されてもよい。図１は、本明細書に記載する例の使用範囲または機能性に関して、いかなる限定も提示しようとするものではない。コンピューティングノード１００は、アプリケーションをＳｏＣ ２００内に実装することに関して本開示内に記載する様々な動作を実施することができる、システムおよび／またはコンピュータハードウェアの一例である。例えば、コンピューティングノード１００は、電子設計自動化（ＥＤＡ）システムを実装するのに使用されてもよい。

【0028】

ホストシステム１０２は、多数の他の汎用もしくは専用コンピューティングシステム環境または構成で動作する。ホストシステム１０２で使用するのに好適であり得るコンピューティングシステム、環境、および／または構成としては、パーソナルコンピュータシステム、サーバコンピュータシステム、シンクライアント、シッククライアント、携帯用もしくはラップトップデバイス、マルチプロセッサシステム、マイクロプロセッサベースシステム、セットトップボックス、プログラマブルコンシューマエレクトロニクス、ネットワークＰＣ、ミニコンピュータシステム、メインフレームコンピュータシステム、および上述のシステムもしくはデバイスのいずれかを含む分散型クラウドコンピューティング環境などが挙げられるが、それらに限定されない。

【0029】

図示されるように、ホストシステム１０２は、コンピューティングデバイス、例えばコンピュータまたはサーバの形態で示される。ホストシステム１０２は、スタンドアロンデバイスとして、クラスタで、または通信ネットワークを通してリンクされたリモート処理デバイスによってタスクが実施される、分散型クラウドコンピューティング環境で実践することができる。分散型クラウドコンピューティング環境では、プログラムモジュールは、メモリ記憶デバイスを含むローカルおよびリモート両方のコンピュータシステム記憶媒体に配置されてもよい。ホストシステム１０２の構成要素としては、１つまたは複数のプロセッサ１０６（例えば、中央処理装置）、メモリ１０８、およびメモリ１０８を含む様々なシステム構成要素をプロセッサ１０６に結合するバス１１０を挙げることができるが、それらに限定されない。プロセッサ１０６は、プログラムコードを実行することができる、様々なプロセッサのいずれかを含んでもよい。プロセッサタイプの例としては、ｘ８６タイプのアーキテクチャ（ＩＡ－３２、ＩＡ－６４など）を有するプロセッサ、パワーアーキテクチャ、ＡＲＭプロセッサなどが挙げられるが、それらに限定されない。

【0030】

バス１１０は、メモリバスもしくはメモリコントローラ、周辺バス、アクセラレーテッドグラフィックスポート、および様々な利用可能なバスアーキテクチャのいずれかを使用するプロセッサもしくはローカルバスを含む、いくつかのタイプの通信バス構造のうちいずれかの１つまたは複数を表す。例として、非限定的に、かかるアーキテクチャとしては、業界標準アーキテクチャ（ＩＳＡ）バス、マイクロチャネルアーキテクチャ（ＭＣＡ）バス、拡張ＩＳＡ（ＥＩＳＡ）バス、ビデオエレクトロニクススタンダーズアソシエーション（ＶＥＳＡ）ローカルバス、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）バス、およびＰＣＩエクスプレス（ＰＣＩｅ）バスが挙げられる。

【0031】

ホストシステム１０２は、一般的に、様々なコンピュータ可読媒体を含む。かかる媒体は、ホストシステム１０２によってアクセス可能な任意の利用可能な媒体であってもよく、揮発性媒体、不揮発性媒体、取外し可能な媒体、および／または取外し不能な媒体の任意の組合せを含んでもよい。

【0032】

メモリ１０８は、ランダムアクセスメモリ（ＲＡＭ）１１２および／またはキャッシュメモリ１１４など、揮発性メモリの形態のコンピュータ可読媒体を含んでもよい。ホストシステム１０２はまた、他の取外し可能／取外し不能な揮発性／不揮発性コンピュータシステム記憶媒体を含んでもよい。例として、取外し不能な不揮発性磁気媒体（図示せず、一般的には「ハードドライブ」と呼ばれる）からの読取りまたは該媒体への書込みのため、記憶システム１１６が提供されてもよい。図示しないが、取外し可能な不揮発性磁気ディスク（例えば、「フロッピーディスク」）からの読取りおよび該ディスクへの書込みを行う磁気ディスクドライブ、ならびにＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、または他の光学媒体など、取外し可能な不揮発性光学ディスクからの読取りまたは該ディスクへの書込みを行う光学ディスクドライブを提供することができる。かかる例では、１つまたは複数のデータ媒体インターフェースによって、それぞれバス１１０に接続されてもよい。更に図示され後述されるように、メモリ１０８は、本開示内に記載する機能および／または動作を実施するように構成される、一組（例えば、少なくとも１つ）のプログラムモジュール（例えば、プログラムコード）を有する、少なくとも１つのコンピュータプログラム製品を含んでもよい。

【0033】

一組（少なくとも１つ）のプログラムモジュール１２０を有するプログラム／ユーティリティ１１８は、例として非限定的にメモリ１０８に、ならびにオペレーティングシステム、１つまたは複数のアプリケーションプログラム、他のプログラムモジュール、およびプログラムデータに格納されてもよい。プログラムモジュール１２０は、一般に、本明細書に記載するような、本発明の実施形態の機能および／または方法論を実施する。例えば、プログラムモジュール１２０は、１つまたは複数のアプリケーションと、ハードウェアアクセラレーションボード１０４および／またはＳｏＣ ２００と通信するドライバまたはデーモンとを含んでもよい。

【0034】

プログラム／ユーティリティ１１８はプロセッサ１０６によって実行可能である。プロセッサ１０６によって使用される、生成される、および／またはプロセッサで動作するプログラム／ユーティリティ１１８ならびに任意のデータアイテムは、プロセッサ１０６によって用いられるときに機能性を付与する機能性データ構造である。本開示内で定義されるように、「データ構造」は、物理的メモリ内におけるデータモデルのデータの組織化の物理的実装である。そのため、データ構造は、メモリ内の特定の電気的または磁気的構造要素で形成される。データ構造は、プロセッサを使用して実行されるアプリケーションプログラムによって使用されるような、メモリ内に格納されたデータに対して物理的組織化をもたらす。

【0035】

ホストシステム１０２は、バス１１０に通信可能にリンクされる、１つまたは複数の入出力（Ｉ／Ｏ）インターフェース１２８を含んでもよい。Ｉ／Ｏインターフェース１２８は、ホストシステム１０２が外部デバイスと通信すること、外部デバイスに結合してユーザがホストシステム１０２と対話するのを可能にすること、外部デバイスに結合してホストシステム１０２が他のコンピューティングデバイスと通信するのを可能にすること、などを可能にする。例えば、ホストシステム１０２は、Ｉ／Ｏインターフェース１２８を通して、ディスプレイ１３０におよびハードウェアアクセラレーションボード１０４に通信可能にリンクされてもよい。ホストシステム１０２は、Ｉ／Ｏインターフェース１２８を介して、キーボード（図示なし）などの他の外部デバイスに結合されてもよい。Ｉ／Ｏインターフェース１２８の例としては、ネットワークカード、モデム、ネットワークアダプタ、ハードウェアコントローラなどを挙げることができるが、それらに限定されない。

【0036】

実装例では、ホストシステム１０２がハードウェアアクセラレーションボード１０４と通信するのに用いられるＩ／Ｏインターフェース１２８は、ＰＣＩｅアダプタである。ハードウェアアクセラレーションボード１０４は、ホストシステム１０２に結合する、回路基板、例えばカードとして実装されてもよい。ハードウェアアクセラレーションボード１０４は、例えば、カードスロット、例えばホストシステム１０２の利用可能なバスおよび／またはＰＣＩｅスロットに挿入されてもよい。

【0037】

ハードウェアアクセラレーションボード１０４はＳｏＣ ２００を含む。ＳｏＣ ２００は異種プログラマブルＩＣであり、そのため、複数の異種サブシステムを有する。ＳｏＣ ２００のアーキテクチャ例は、図２と関連して更に詳細に記載する。ハードウェアアクセラレーションボード１０４はまた、ＳｏＣ ２００に結合された揮発性メモリ１３４と、やはりＳｏＣ ２００に結合された不揮発性メモリ１３６とを含む。揮発性メモリ１３４は、ＲＡＭとして実装されてもよく、ＳｏＣ ２００の「ローカルメモリ」とみなされるが、ホストシステム１０２内にあるメモリ１０８は、ＳｏＣ ２００に対してローカルではなくホストシステム１０２に対してローカルとみなされる。いくつかの実装では、揮発性メモリ１３４は複数ギガバイトのＲＡＭ、例えば６４ＧＢのＲＡＭを含んでもよい。不揮発性メモリ１３６の一例はフラッシュメモリを含む。

【0038】

図１の例では、コンピューティングノード１００は、ＳｏＣ ２００のアプリケーションで動作し、アプリケーションをＳｏＣ ２００内に実装することができる。アプリケーションは、ＳｏＣ ２００で利用可能な異なる異種サブシステムに対応する、ハードウェアおよびソフトウェア部分を含んでもよい。一般に、コンピューティングノード１００は、ＳｏＣ ２００によって実行するため、アプリケーションをＳｏＣ ２００上にマッピングすることができる。

【0039】

図２は、ＳｏＣ ２００のアーキテクチャ例を示している。ＳｏＣ ２００は、プログラマブルＩＣおよび統合プログラマブルデバイスプラットフォームの一例である。図２の例では、例示されるＳｏＣ ２００の様々な異なるサブシステムまたは領域は、単一の統合パッケージ内に提供される単一のダイ上に実装されてもよい。他の例では、異なるサブシステムは、単一の統合パッケージとして提供される複数の相互接続されたダイ上に実装されてもよい。

【0040】

例では、ＳｏＣ ２００は、異なる機能性を備えた回路類を有する複数の領域を含む。例では、ＳｏＣ ２００は任意に、データ処理エンジン（ＤＰＥ）アレイ２０２を含む。ＳｏＣ ２００は、プログラマブルロジック（ＰＬ）領域２１４（以下、ＰＬ領域もしくはＰＬ）と、処理システム（ＰＳ）２１２と、ネットワーク・オン・チップ（ＮｏＣ）２０８と、１つまたは複数のハードワイヤード回路ブロック２１０とを含む。ＤＰＥアレイ２０２は、ＳｏＣ ２００の他の領域に対するインターフェースを有する、複数の相互接続されたハードワイヤードのプログラマブルプロセッサとして実装される。

【0041】

ＰＬ ２１４は、指定された機能を実施するようにプログラムされてもよい回路類である。一例として、ＰＬ ２１４は、フィールドプログラマブルゲートアレイタイプの回路類として実装されてもよい。ＰＬ ２１４は、プログラマブル回路ブロックのアレイを含むことができる。ＰＬ ２１４内のプログラマブル回路ブロックの例としては、設定可能ロジックブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ、および／またはＵｌｔｒａＲＡＭもしくはＵＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、クロックマネージャ、ならびに／あるいは遅延ロックループ（ＤＬＬ）が挙げられるが、それらに限定されない。

【0042】

Ｐｌ ２１４内の各プログラマブル回路ブロックは、一般的に、プログラマブル相互接続回路類およびプログラマブルロジック回路類の両方を含む。プログラマブル相互接続回路類は、一般的に、プログラマブル相互接続点（ＰＩＰ）によって相互接続された様々な長さの多数の相互接続ワイヤを含む。一般的に、相互接続ワイヤは、ビット毎に（例えば、各ワイヤが単一ビットの情報を搬送する場合）接続性を提供する（例えば、ワイヤ毎に）ように構成される。プログラマブルロジック回路類は、例えば、ルックアップテーブル、レジスタ、演算ロジックなどを含んでもよいプログラマブル要素を使用して、ユーザ設計のロジックを実装する。プログラマブル相互接続およびプログラマブルロジック回路類は、コンフィギュレーションデータを内部コンフィギュレーションメモリセルにロードすることによってプログラムされてもよく、それによって、プログラマブル要素がどのように構成され動作するかが定義される。

【0043】

ＰＳ ２１２は、ＳｏＣ ２００の一部として組み立てられるハードワイヤード回路類として実装される。ＰＳ ２１２は、それぞれプログラムコードを実行することができる、様々な異なるプロセッサタイプのいずれかとして実装されるか、またはそれを含んでもよい。例えば、ＰＳ ２１２は、個々のプロセッサ、例えばプログラムコードを実行することができるシングルコアとして、実装されてもよい。別の例では、ＰＳ ２１２は、マルチコアプロセッサとして実装されてもよい。更に別の例では、ＰＳ ２１２は、１つもしくは複数のコア、モジュール、コプロセッサ、インターフェース、および／または他のリソースを含んでもよい。ＰＳ ２１２は、様々な異なるタイプのアーキテクチャのいずれかを使用して実装されてもよい。ＰＳ ２１２を実装するのに使用されてもよいアーキテクチャ例としては、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、ＧＰＵアーキテクチャ、モバイルプロセッサアーキテクチャ、ＤＳＰアーキテクチャ、コンピュータ－可読命令もしくはプログラムコードを実行することができる他の好適なアーキテクチャ、ならびに／あるいは異なるプロセッサおよび／またはプロセッサアーキテクチャの組合せを挙げることができるが、それらに限定されない。

【0044】

ＮｏＣ ２０８は、ＳｏＣ ２００のエンドポイント回路間でデータを共有するための相互接続ネットワークを含む。エンドポイント回路は、ＤＰＥアレイ２０２内、ＰＬ領域２１４、ＰＳ ２１２、および／またはハードワイヤード回路ブロック２１０内に配設することができる。ＮｏＣ ２０８は、専用のスイッチングを備えた高速データパスを含むことができる。一例では、ＮｏＣ ２０８は、水平パス、垂直パス、または水平パスおよび垂直パスの両方を含む。図２に示される領域の配置および数は単なる一例である。ＮｏＣ ２０８は、選択された構成要素および／またはサブシステムを接続する、ＳｏＣ ２００内で利用可能な共通のインフラストラクチャの一例である。

【0045】

ＮｏＣ ２０８は、ＰＬ ２１４、ＰＳ ２１２、およびハードワイヤード回路ブロック２１０の選択されたものに対して接続性を提供する。ＮｏＣ ２０８はプログラマブルである。他のプログラマブル回路類とともに使用されるプログラマブルＮｏＣの場合、ＮｏＣ ２０８を通してルーティングされるネットおよび／またはデータ転送は、ＳｏＣ ２００内に実装されるユーザ回路設計が作成されるまで未知である。ＮｏＣ ２０８は、コンフィギュレーションデータを内部コンフィギュレーションレジスタ内にロードすることによってプログラムされてもよく、それによって、スイッチおよびインターフェースなど、ＮｏＣ ２０８内の要素がどのように構成され、データをスイッチからスイッチに、またＮｏＣインターフェース間で渡すように動作するかが定義される。

【0046】

ＮｏＣ ２０８は、ＳｏＣ ２００の一部として組み立てられ、物理的に修正可能ではないが、ユーザ回路設計の異なるマスタ回路と異なるスレーブ回路との間の接続性を確立するようにプログラムされてもよい。ＮｏＣ ２０８は、例えば、ユーザ指定のマスタ回路およびスレーブ回路を接続するパケット交換ネットワークを確立することができる、複数のプログラマブルスイッチを含んでもよい。これに関して、ＮｏＣ ２０８は、異なる回路設計に適合することができ、異なる回路設計はそれぞれ、ＮｏＣ ２０８によって結合されてもよいＳｏＣ ２００の異なる位置に実装された、マスタ回路およびスレーブ回路の異なる組合せを有する。ＮｏＣ ２０８は、データ、例えばアプリケーションデータおよび／またはコンフィギュレーションデータを、ユーザ回路設計のマスタおよびスレーブ回路の間でルーティングするようにプログラムされてもよい。例えば、ＮｏＣ ２０８は、ＰＬ ２１４内に実装された異なるユーザ指定の回路類を、ＰＳ ２１２、および／またはＤＰＥアレイ２０２と、異なるハードワイヤード回路ブロックと、ならびに／あるいはＳｏＣ ２００外部の異なる回路および／またはシステムと、結合するようにプログラムされてもよい。

【0047】

ハードワイヤード回路ブロック２１０は、入出力（Ｉ／Ｏ）ブロック、ならびに／あるいはＳｏＣ ２００、メモリコントローラなどの外部の回路および／またはシステムと信号を送受信するトランシーバを含んでもよい。異なるＩ／Ｏブロックの例としては、シングルエンドの擬似差動Ｉ／Ｏおよび高速差動クロックトランシーバを挙げることができる。更に、ハードワイヤード回路ブロック２１０は、特定の機能を実施するために実装されてもよい。ハードワイヤード回路ブロック２１０の追加の例としては、暗号エンジン、デジタル・アナログ変換器、アナログ・デジタル変換器などが挙げられるがそれらに限定されない。ＳｏＣ ２００内のハードワイヤード回路ブロック２１０は、本明細書では、場合によっては、特定用途向けブロックと呼ばれることがある。

【0048】

図２の例では、ＰＬ ２１４は２つの別個の領域で示される。別の例では、ＰＬ ２１４は、プログラマブル回路類の統一領域として実装されてもよい。更に別の例では、ＰＬ ２１４は、プログラマブル回路類の２つを超える異なる領域として実装されてもよい。ＰＬ ２１４の特定の組織化は限定を意図しない。これに関して、ＳｏＣ ２００は、１つまたは複数のＰＬ領域２１４と、ＰＳ ２１２と、ＮｏＣ ２０８とを含む。

【0049】

他の実装例では、ＳｏＣ ２００は、ＩＣの異なる領域に位置する２つ以上のＤＰＥアレイ２０２を含んでもよい。更に他の例では、ＳｏＣ ２００はマルチダイＩＣとして実装されてもよい。その場合、各サブシステムが異なるダイ上に実装されてもよい。異なるダイは、ダイをインターポーザ上に横ならびにスタッキングする、ＩＣがマルチチップモジュール（ＭＣＭ）として実装されるスタックダイアーキテクチャを使用するなど、様々な利用可能なマルチダイＩＣ技術のいずれかを使用して、通信可能にリンクされてもよい。マルチダイＩＣの例では、各ダイは、単一のサブシステム、２つ以上のサブシステム、サブシステムと別の部分サブシステム、またはそれらの任意の組み合わせを含んでもよいことが認識されるべきである。

【0050】

ＤＰＥアレイ２０２は、ＳｏＣインターフェースブロック２０６を含む、ＤＰＥ ２０４の二次元アレイとして実装される。ＤＰＥアレイ２０２は、本明細書で更に詳細に後述する、様々な異なるアーキテクチャのいずれかを使用して実装されてもよい。限定ではなく例示の目的で、図２は、整列された行および整列された列の形で配置されたＤＰＥ ２０４を示している。しかしながら、他の実施形態では、ＤＰＥ ２０４は、選択された行および／または列のＤＰＥを、隣接する行および／または列のＤＰＥに対して水平方向で逆転もしくは反転させて配置されてもよい。１つまたは複数の他の実施形態では、ＤＰＥの行および／または列は、隣接する行および／または列に対してオフセットされてもよい。１つもしくは複数または全てのＤＰＥ ２０４は、それぞれプログラムコードを実行することができる１つまたは複数のコアを含むように実装されてもよい。ＤＰＥ ２０４の数、特にＤＰＥ ２０４の配置および／またはＤＰＥ ２０４の向きは限定であることを意図しない。

【0051】

ＳｏＣインターフェースブロック２０６は、ＤＰＥ ２０４をＳｏＣ ２００の１つまたは複数の他のサブシステムに結合することができる。１つまたは複数の実施形態では、ＳｏＣインターフェースブロック２０６は隣接するＤＰＥ ２０４に結合される。例えば、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２におけるＤＰＥの最下行の各ＤＰＥ ２０４に直接結合されてもよい。例示では、ＳｏＣインターフェースブロック２０６は、ＤＰＥ ２０４－１、２０４－２、２０４－３、２０４－４、２０４－５、２０４－６、２０４－７、２０４－８、２０４－９、および２０４－１０に直接接続されてもよい。

【0052】

図２は、例示の目的で提供されている。他の実施形態では、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２の上に、ＤＰＥアレイ２０２の左側に（例えば、列として）、ＤＰＥアレイ２０２の右側に（例えば、列として）、あるいはＤＰＥアレイ２０２内および周囲の複数の位置に（例えば、ＤＰＥアレイ２０２内の１つもしくは複数の介在する行および／または列として）配置されてもよい。ＳｏＣインターフェースブロック２０６のレイアウトおよび位置に応じて、ＳｏＣインターフェースブロック２０６に結合される特定のＤＰＥは様々であってもよい。

【0053】

例示の目的で、ＳｏＣインターフェースブロック２０６がＤＰＥ ２０４の左側に配置される場合、ＳｏＣインターフェースブロック２０６は、ＤＰＥ ２０４－１、ＤＰＥ ２０４－１１、ＤＰＥ ２０４－２１、およびＤＰＥ ２０４－３１を含む、ＤＰＥの左列に直接結合されてもよい。ＳｏＣインターフェースブロック２０６がＤＰＥ ２０４の右側に配置される場合、ＳｏＣインターフェースブロック２０６は、ＤＰＥ ２０４－１０、ＤＰＥ ２０４－２０、ＤＰＥ ２０４－３０、およびＤＰＥ ２０４－４０を含む、ＤＰＥの右列に直接結合されてもよい。ＳｏＣインターフェースブロック２０６がＤＰＥ ２０４の上に配置される場合、ＳｏＣインターフェースブロック２０６は、ＤＰＥ ２０４－３１、ＤＰＥ ２０４－３２、ＤＰＥ ２０４－３３、ＤＰＥ ２０４－３４、ＤＰＥ ２０４－３５、ＤＰＥ ２０４－３６、ＤＰＥ ２０４－３７、ＤＰＥ ２０４－３８、ＤＰＥ ２０４－３９、およびＤＰＥ ２０４－４０を含む、ＤＰＥの最上行に結合されてもよい。ＳｏＣインターフェースブロック２０６が複数の位置に配置される場合、ＳｏＣインターフェースブロック２０６に直接接続される特定のＤＰＥは様々であってもよい。例えば、ＳｏＣインターフェースブロックがＤＰＥアレイ２０２内の行および／または列として実装される場合、ＳｏＣインターフェースブロック２０６に直接接続されるＤＰＥは、ＳｏＣインターフェースブロック２０６の１つもしくは複数の側または各側でＳｏＣインターフェースブロック２０６に隣接するものであってもよい。

【0054】

ＤＰＥ ２０４は、集合的に見るとＤＰＥ相互接続ネットワークを形成する、ＤＰＥ相互接続部（図示なし）によって相互接続される。そのため、ＳｏＣインターフェースブロック２０６は、ＳｏＣインターフェースブロック２０６に直接接続されたＤＰＥアレイ２０２の１つまたは複数の選択されたＤＰＥ ２０４と通信し、それぞれのＤＰＥ ２０４内に実装されたＤＰＥ相互接続部で形成されたＤＰＥ相互接続ネットワークを利用することによって、ＤＰＥアレイ２０２の任意のＤＰＥ ２０４と通信することができる。

【0055】

ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２内の各ＤＰＥ ２０４をＳｏＣ ２００の１つまたは複数の他のサブシステムと結合することができる。例えば、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２をＮｏＣ ２０８およびＰＬ ２１４に結合することができる。そのため、ＤＰＥアレイ２０２は、ＰＬ ２１４、ＰＳ ２１２、および／またはいずれかのハードワイヤード回路ブロック２１０に実装された回路ブロックと通信することができる。例えば、ＳｏＣインターフェースブロック２０６は、選択されたＤＰＥ ２０４とＰＬ ２１４の間で接続を確立することができる。ＳｏＣインターフェースブロック２０６はまた、選択されたＤＰＥ ２０４とＮｏＣ ２０８の間で接続を確立することができる。ＮｏＣ ２０８を通して、選択されたＤＰＥ ２０４は、ＰＳ ２１２および／またはハードワイヤード回路ブロック２１０と通信することができる。選択されたＤＰＥ ２０４は、ＳｏＣインターフェースブロック２０６およびＰＬ ２１４を介して、ハードワイヤード回路ブロック２１０と通信することができる。特定の実施形態では、ＳｏＣインターフェースブロック２０６は、ＳｏＣ ２００の１つまたは複数のサブシステムに直接結合されてもよい。例えば、ＳｏＣインターフェースブロック２０６は、ＰＳ ２１２および／またはハードワイヤード回路ブロック２１０に直接結合されてもよい。

【0056】

１つまたは複数の実施形態では、ＤＰＥアレイ２０２はシングルクロックドメインを含む。ＮｏＣ ２０８、ＰＬ ２１４、ＰＳ ２１２、および様々なハードワイヤード回路ブロック２１０など、他のサブシステムは、１つもしくは複数の別個のまたは異なるクロックドメインにあってもよい。更に、ＤＰＥアレイ２０２は、サブシステムのうち他のものとインターフェース接続するのに使用されてもよい、追加のクロックを含んでもよい。特定の実施形態では、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２のＤＰＥ ２０４に提供または分配されてもよい、１つまたは複数のクロック信号を発生させることができるクロック信号発生器を含む。

【0057】

ＤＰＥアレイ２０２は、コンフィギュレーションデータを内部コンフィギュレーションメモリセル（本明細書では、「コンフィギュレーションレジスタ」とも呼ばれる）にロードして、ＤＰＥ ２０４およびＳｏＣインターフェースブロック２０６の間での接続性と、ＤＰＥ ２０４およびＳｏＣインターフェースブロック２０６がどのように動作するかを定義することによって、プログラムされてもよい。例えば、特定のＤＰＥ ２０４またはＤＰＥ ２０４群がサブシステムと通信する場合、ＤＰＥ２０４およびＳｏＣインターフェースブロック２０６が該通信を行うようにプログラムされる。同様に、１つまたは複数の特定のＤＰＥ ２０４が１つまたは複数の他のＤＰＥ ２０４と通信する場合、ＤＰＥが該通信を行うようにプログラムされる。ＤＰＥ２０４およびＳｏＣインターフェースブロック２０６は、コンフィギュレーションデータを、ＤＰＥ２０４およびＳｏＣインターフェースブロック２０６それぞれの中のコンフィギュレーションレジスタにロードすることによってプログラムされてもよい。別の例では、ＳｏＣインターフェースブロック２０６の一部であるクロック信号発生器は、コンフィギュレーションデータを使用して、ＤＰＥアレイ２０２に提供されるクロック周波数を変動させるようにプログラムすることができてもよい。

【0058】

図３は、図２のＤＰＥアレイ２０２のＤＰＥ ２０４にかかるアーキテクチャ例を示している。図３に示される例では、ＤＰＥ ２０４は、コア３０２と、メモリモジュール３０４と、ＤＰＥ相互接続部３０６とを含む。各ＤＰＥ ２０４は、ハードワイヤードプログラマブル回路ブロックとしてＳｏＣ ２００上に実装される。

【0059】

コア３０２は、ＤＰＥ ２０４のデータ処理能力を提供する。コア３０２は、様々な異なる処理回路のいずれかとして実装されてもよい。図３の例では、コア３０２は任意のプログラムメモリ３０８を含む。実装例では、コア３０２は、プログラムコード、例えばコンピュータ可読命令を実行することができる、プロセッサとして実装される。その場合、プログラムメモリ３０８が含まれ、コア３０２によって実行される命令を格納することができる。コア３０２は、例えば、ＣＰＵ、ＧＰＵ、ＤＳＰ、ベクトルプロセッサ、または命令を実行することができる他のタイプのプロセッサとして実装されてもよい。コア３０２は、本明細書に記載する様々なＣＰＵおよび／またはプロセッサアーキテクチャのいずれかを使用して実装されてもよい。別の例では、コア３０２は、超長命令語（ＶＬＩＷ）ベクトルプロセッサまたはＤＳＰとして実装されてもよい。

【0060】

特定の実現例では、プログラムメモリ３０８は、コア３０２にプライベートな（例えば、コア３０２によって排他的にアクセスされる）専用プログラムメモリとして実装される。プログラムメモリ３０８は、同じＤＰＥ ２０４のコアによってのみ使用されてもよい。したがって、プログラムメモリ３０８は、コア３０２によってのみアクセスされてもよく、他のいずれかのＤＰＥまたは別のＤＰＥの構成要素と共有されない。プログラムメモリ３０８は、動作を読み書きするためのシングルポートを含んでもよい。プログラムメモリ３０８は、プログラム圧縮をサポートしてもよく、更に詳細に後述する、ＤＰＥ相互接続部３０６のメモリマップドネットワーク部分を使用してアドレス可能である。例えば、ＤＰＥ相互接続部３０６のメモリマップドネットワークを介して、プログラムメモリ３０８に、コア３０２によって実行されてもよいプログラムコードがロードされてもよい。

【0061】

コア３０２は、コンフィギュレーションレジスタ３２４を含んでもよい。コンフィギュレーションレジスタ３２４には、コア３０２の動作を制御するコンフィギュレーションデータがロードされてもよい。１つまたは複数の実施形態では、コア３０２は、コンフィギュレーションレジスタ３２４にロードされたコンフィギュレーションデータに基づいて、アクティブ化および／または非アクティブ化されてもよい。図３の例では、コンフィギュレーションレジスタ３２４は、更に詳細に後述するＤＰＥ相互接続部３０６のメモリマップドネットワークを介してアドレス可能である（例えば、読取りおよび／または書き込みされてもよい）。

【0062】

１つまたは複数の実施形態では、メモリモジュール３０４は、コア３０２によって使用および／または生成されるデータを格納することができる。例えば、メモリモジュール３０４はアプリケーションデータを格納することができる。メモリモジュール３０４は、ランダムアクセスメモリ（ＲＡＭ）などの読取り／書込みメモリを含んでもよい。したがって、メモリモジュール３０４は、コア３０２によって読み取られ消費されてもよいデータを格納することができる。メモリモジュール３０４はまた、コア３０２によって書き込まれるデータ（例えば、結果）を格納することができる。

【0063】

１つまたは複数の他の実施形態では、メモリモジュール３０４は、ＤＰＥアレイ内の他のＤＰＥの１つまたは複数の他のコアによって使用および／または生成されてもよいデータ、例えばアプリケーションデータを格納することができる。ＤＰＥの１つまたは複数の他のコアはまた、メモリモジュール３０４からの読取りおよび／または該モジュールへの書込みを行ってもよい。特定の実施形態では、メモリモジュール３０４からの読取りおよび／または該モジュールへの書込みを行ってもよい他のコアは、１つまたは複数の近接ＤＰＥのコアであってもよい。ＤＰＥ ２０４と境界線または境界を共有する（例えば、隣接する）別のＤＰＥは、ＤＰＥ ２０４に対して「近接」ＤＰＥと言われる。コア３０２、および近接ＤＰＥからの１つまたは複数の他のコアの、メモリモジュール３０４からの読取りおよび／または該モジュールへの書込みを可能にすることによって、メモリモジュール３０４は、メモリモジュール３０４にアクセスすることができる、異なるＤＰＥおよび／またはコアの間での通信をサポートする共有メモリを実装する。

【0064】

例えば、図２を参照すると、ＤＰＥ ２０４－１４、２０４－１６、２０４－５、および２０４－２５は、ＤＰＥ ２０４－１５の近接ＤＰＥとみなされる。一例では、各ＤＰＥ ２０４－１６、２０４－５、および２０４－２５内のコアは、ＤＰＥ ２０４－１５内のメモリモジュールに対して読取りおよび書込みを行うことができる。特定の実施形態では、メモリモジュールに隣接するそれらの近接ＤＰＥのみが、ＤＰＥ ２０４－１５のメモリモジュールにアクセスしてもよい。例えば、ＤＰＥ ２０４－１４は、ＤＰＥ ２０４－１５に隣接しているが、ＤＰＥ ２０４－１５のコアはＤＰＥ ２０４－１４のコアとＤＰＥ ２０４－１５のメモリモジュールとの間に配置されることがあるので、ＤＰＥ ２０４－１５のメモリモジュールには隣接していないことがある。そのため、特定の実施形態では、ＤＰＥ ２０４－１４のコアはＤＰＥ ２０４－１５のメモリモジュールにアクセスしないことがある。

【0065】

特定の実施形態では、ＤＰＥのコアが別のＤＰＥのメモリモジュールにアクセスできるか否かは、メモリモジュールに含まれるメモリインターフェースの数、およびかかるコアがメモリモジュールのメモリインターフェースのうち利用可能なものに接続されるか否かに応じて決まる。上述の例では、ＤＰＥ ２０４－１５のメモリモジュールは４つのメモリインターフェースを含み、ＤＰＥ ２０４－１６、２０４－５、および２０４－２５それぞれのコアはかかるメモリインターフェースに接続される。ＤＰＥ ２０４－１５自体の中のコア３０２は、第４のメモリインターフェースに接続される。各メモリインターフェースは、１つもしくは複数の読取りおよび／または書込みチャネルを含んでもよい。特定の実施形態では、各メモリインターフェースは、複数の読取りチャネルおよび複数の書込みチャネルを含むので、該メモリインターフェースに取り付けられた特定のコアは、メモリモジュール３０４内の複数のバンクに対して同時に読取りおよび／または書込みを行うことができる。

【0066】

他の例では、４つよりも多いメモリインターフェースが利用可能であってもよい。かかる他のメモリインターフェースは、ＤＰＥ ２０４－１５に対する対角線上のＤＰＥがＤＰＥ ２０４－１５のメモリモジュールにアクセスするのを可能にするのに使用されてもよい。例えば、ＤＰＥ ２０４－１４、２０４－２４、２０４－２６、２０４－４、および／または２０４－６などのＤＰＥのコアも、ＤＰＥ ２０４－１５におけるメモリモジュールの利用可能なメモリインターフェースに結合される場合、かかる他のＤＰＥも、ＤＰＥ ２０４－１５のメモリモジュールにアクセスすることができる。

【0067】

メモリモジュール３０４はコンフィギュレーションレジスタ３３６を含んでもよい。コンフィギュレーションレジスタ３３６には、メモリモジュール３０４の動作を制御するコンフィギュレーションデータがロードされてもよい。図３の例では、コンフィギュレーションレジスタ３３６（および３２４）は、更に詳細に後述するＤＰＥ相互接続部３０６のメモリマップドネットワークを介してアドレス可能である（例えば、読取りおよび／または書き込みされてもよい）。

【0068】

図３の例では、ＤＰＥ相互接続部３０６はＤＰＥ ２０４に対して特異的である。ＤＰＥ相互接続部３０６は、ＤＰＥ ２０４とＤＰＥアレイ２０２の１つもしくは複数の他のＤＰＥとの間の通信、および／またはＳｏＣ ２００の他のサブシステムとの通信を含む、様々な動作を容易にする。ＤＰＥ相互接続部３０６は更に、ＤＰＥ ２０４の構成、制御、およびデバッギングができるようにする。

【0069】

特定の実施形態では、ＤＰＥ相互接続部３０６はオンチップ相互接続部として実装される。オンチップ相互接続部の一例は、アドバンストマイクロコントローラバスアーキテクチャ（ＡＭＢＡ）拡張可能インターフェース（ＡＸＩ）バス（例えば、またはスイッチ）である。ＡＭＢＡ ＡＸＩバスは、回路ブロックおよび／またはシステムの間のオンチップ接続を確立するのに使用される、埋込み型マイクロコントローラバスインターフェースである。ＡＸＩバスは、本明細書では、本開示内で記載する発明の構成とともに使用されてもよい相互接続回路類の一例として提供され、そのため、限定であることを意図しない。相互接続回路類の他の例は、他のタイプのバス、クロスバー、および／または他のタイプのスイッチを含んでもよい。

【0070】

１つまたは複数の実施形態では、ＤＰＥ相互接続部３０６は２つの異なるネットワークを含む。第１のネットワークは、ＤＰＥアレイ２０２の他のＤＰＥおよび／またはＳｏＣ ２００の他のサブシステムとデータを交換することができる。例えば、第１のネットワークはアプリケーションデータを交換することができる。第２のネットワークは、ＤＰＥに関するデータの構成、制御、および／またはデバッギングなど、データを交換することができる。

【0071】

図３の例では、ＤＰＥ相互接続部３０６の第１のネットワークは、ストリームスイッチ３２６および１つまたは複数のストリームインターフェース（図示なし）で形成される。例えば、ストリームスイッチ３２６は、コア３０２、メモリモジュール３０４、メモリマップドスイッチ３３２、上方のＤＰＥ、左側のＤＰＥ、右側のＤＰＥ、および下方のＤＰＥそれぞれに接続するストリームインターフェースを含む。各ストリームインターフェースは、１つまたは複数のマスタおよび１つまたは複数のスレーブを含んでもよい。

【0072】

ストリームスイッチ３２６は、非近接ＤＰＥ、および／またはメモリモジュール３０４のメモリインターフェースに結合されていないＤＰＥが、ＤＰＥアレイ２０２のそれぞれのＤＰＥ ２０４のＤＰＥ相互接続部によって形成されるＤＰＥ相互接続ネットワークを介して、コア３０２および／またはメモリモジュール３０４と通信するのを可能にすることができる。

【0073】

図２を再び参照し、ＤＰＥ ２０４－１５を基準点として使用すると、ストリームスイッチ３２６は、ＤＰＥ ２０４－１４のＤＰＥ相互接続部に配置された別のストリームスイッチに結合され、該ストリームスイッチと通信することができる。ストリームスイッチ３２６は、ＤＰＥ ２０４－２５のＤＰＥ相互接続部に配置された別のストリームスイッチに結合され、該ストリームと通信することができる。ストリームスイッチ３２６は、ＤＰＥ ２０４－１６のＤＰＥ相互接続部に配置された別のストリームスイッチに結合され、該ストリームと通信することができる。ストリームスイッチ３２６は、ＤＰＥ ２０４－５のＤＰＥ相互接続部に配置された別のストリームスイッチに結合され、該ストリームと通信することができる。そのため、コア３０２および／またはメモリモジュール３０４はまた、ＤＰＥのＤＰＥ相互接続部を介して、ＤＰＥアレイ２０２内のＤＰＥのいずれかと通信することができる。

【0074】

ストリームスイッチ３２６はまた、ＰＬ ２１４および／またはＮｏＣ ２０８などのサブシステムにインターフェース接続するのに使用されてもよい。一般に、ストリームスイッチ３２６は、回路交換ストリーム互接続部またはパケット交換ストリーム相互接続部として動作するようにプログラムされる。回路交換ストリーム相互接続部は、ＤＰＥ間での高帯域幅通信に適したポイント・ツー・ポイント専用ストリームを実装することができる。パケット交換ストリーム相互接続部は、ストリームを共有して、中帯域幅通信のための１つの物理的ストリーム上の時分割多重化論理ストリームにするのを可能にする。

【0075】

ストリームスイッチ３２６は、コンフィギュレーションレジスタ（図３では「ＣＲ」と略される）３３４を含んでもよい。コンフィギュレーションデータは、ＤＰＥ相互接続部３０６のメモリマップドネットワークを用いてコンフィギュレーションレジスタ３３４に書き込まれてもよい。コンフィギュレーションレジスタ３３４にロードされたコンフィギュレーションデータは、他のＤＰＥおよび／またはサブシステム（例えば、ＮｏＣ ２０８、ＰＬ ２１４、および／またはＰＳ ２１２）のどれとＤＰＥ ２０４が通信するか、またかかる通信が回路交換ポイント・ツー・ポイント接続またはパケット交換接続のどちらとして確立されるかを指示する。

【0076】

ＤＰＥ相互接続部３０６の第２のネットワークはメモリマップドスイッチ３３２で形成される。メモリマップドスイッチ３３２は複数のメモリマップドインターフェース（図示なし）を含む。各メモリマップドインターフェースは、１つまたは複数のマスタおよび１つまたは複数のスレーブを含んでもよい。例えば、メモリマップドスイッチ３３２は、コア３０２、メモリモジュール３０４、ＤＰＥ ２０４の上方のＤＰＥのメモリマップドスイッチ、およびＤＰＥ ２０４の下方のＤＰＥのメモリマップドスイッチのそれぞれに接続する、メモリマップドインターフェースを含む。

【0077】

メモリマップドスイッチ３３２は、ＤＰＥ ２０４に関するデータの構成、制御、およびデバッギングを搬送するのに使用される。図３の例では、メモリマップドスイッチ３３２は、ＤＰＥ ２０４を構成するのに使用される、コンフィギュレーションデータを受信することができる。メモリマップドスイッチ３３２は、コンフィギュレーションデータをＤＰＥ ２０４の下方に配置されたＤＰＥから、および／またはＳｏＣインターフェースブロック２０６から受信してもよい。メモリマップドスイッチ３３２は、受信したコンフィギュレーションデータを、ＤＰＥ ２０４の上方の１つまたは複数の他のＤＰＥに、コア３０２に（例えば、プログラムメモリ３０８に、および／またはコンフィギュレーションレジスタ３２４に）、メモリモジュール３０４に（例えば、メモリモジュール３０４内のメモリに、および／またはコンフィギュレーションレジスタ３３６に）、ならびに／あるいはストリームスイッチ３２６内のコンフィギュレーションレジスタ３３４に回送することができる。

【0078】

ＤＰＥ相互接続部３０６は、ＤＰＥ ２０４の位置に応じて、各近接ＤＰＥのＤＰＥ相互接続部、および／またはＳｏＣインターフェースブロック２０６に結合される。集合的に見て、ＤＰＥ ２０４のＤＰＥ相互接続部は、ＤＰＥ相互接続ネットワーク（ストリームネットワークおよび／またはメモリマップドネットワークを含んでもよい）を形成する。各ＤＰＥのストリームスイッチのコンフィギュレーションレジスタは、メモリマップドスイッチを通してコンフィギュレーションデータをロードすることによってプログラムされてもよい。構成を通して、ストリームスイッチおよび／またはストリームインターフェースは、１つもしくは複数の他のＤＰＥ ２０４および／またはＳｏＣインターフェースブロック２０６のどちらかの他のエンドポイントと、パケット交換または回路交換のどちらかの接続を確立するようにプログラムされる。

【0079】

１つまたは複数の実施形態では、ＤＰＥアレイ２０２は、ＰＳ ２１２など、プロセッサシステムのアドレス空間にマッピングされる。したがって、ＤＰＥ ２０４内の任意のコンフィギュレーションレジスタおよび／またはメモリが、メモリマップドインターフェースを介してアクセスされてもよい。例えば、メモリモジュール３０４内のメモリ、プログラムメモリ３０８、コア３０２内のコンフィギュレーションレジスタ３２４、メモリモジュール３０４内のコンフィギュレーションレジスタ３３６、および／またはコンフィギュレーションレジスタ３３４の読取りおよび／または書込みが、メモリマップドスイッチ３３２を介して行われてもよい。

【0080】

図３の例では、メモリマップドスイッチ３３２は、ＤＰＥ ２０４のコンフィギュレーションデータを受信することができる。コンフィギュレーションデータは、プログラムメモリ３０８（含まれる場合）にロードされるプログラムコード、コンフィギュレーションレジスタ３２４、３３４、および／または３３６にロードするためのコンフィギュレーションデータ、ならびに／あるいはメモリモジュール３０４のメモリ（例えば、メモリバンク）にロードされるべきデータを含んでもよい。図３の例では、コンフィギュレーションレジスタ３２４、３３４、および３３６は、コンフィギュレーションレジスタが制御することが意図される、特定の回路構造、例えばコア３０２、ストリームスイッチ３２６、およびメモリモジュール３０４の中に配置されるものとして示される。図３の例は、例示のみを目的とし、コア３０２、メモリモジュール３０４、および／またはストリームスイッチ３２６内の要素が、コンフィギュレーションデータを対応するコンフィギュレーションレジスタにロードすることによってプログラムされてもよいことを示す。他の実施形態では、コンフィギュレーションレジスタは、ＤＰＥ ２０４全体に分配された構成要素の動作を制御するのにかかわらず、ＤＰＥ ２０４の特定の領域内に統合されてもよい。

【0081】

したがって、ストリームスイッチ３２６は、コンフィギュレーションデータをコンフィギュレーションレジスタ３３４にロードすることによってプログラムされてもよい。コンフィギュレーションデータは、２つの異なるＤＰＥおよび／または他のサブシステムの間で回路交換モードで、あるいは選択されたＤＰＥおよび／または他のサブシステムの間でパケット交換モードで動作するように、ストリームスイッチ３２６をプログラムする。したがって、ストリームスイッチ３２６によって確立される、他のストリームインターフェースおよび／またはスイッチに対する接続は、好適なコンフィギュレーションデータをコンフィギュレーションレジスタ３３４にロードすることによってプログラムされて、ＤＰＥ ２０４内の、他のＤＰＥとの、および／またはＩＣ ３００の他のサブシステムとの、実際の接続もしくはアプリケーションデータパスを確立する。

【0082】

図４は、図３のアーキテクチャ例の更なる態様を示している。図４の例では、ＤＰＥ相互接続部３０６に関する詳細は示されない。図４は、共有メモリを通したコア３０２と他のＤＰＥとの接続性を示す。図４はまた、メモリモジュール３０４の追加の態様を示す。例示の目的で、図４はＤＰＥ ２０４－１５を指す。

【0083】

図示されるように、メモリモジュール３０４は、複数のメモリインターフェース４０２、４０４、４０６、および４０８を含む。図４内で、メモリインターフェース４０２および４０８は「ＭＩ」と略される。メモリモジュール３０４は更に、複数のメモリバンク４１２－１～４１２－Ｎを含む。特定の実施形態では、メモリモジュール３０４は８つのメモリバンクを含む。他の実施形態では、メモリモジュール３０４はより少数または多数のメモリバンク４１２を含んでもよい。１つまたは複数の実施形態では、各メモリバンク４１２はシングルポートであり、それによってクロックサイクルごとに各メモリバンクへの最大１回のアクセスが可能になる。メモリモジュール３０４が８つのメモリバンク４１２を含む場合、かかる構成はクロックサイクルごとに８つの並列アクセスをサポートする。他の実施形態では、各メモリバンク４１２はデュアルポートまたはマルチポートであり、それによってクロックサイクルごとにより多数の並列アクセスが可能になる。

【0084】

図４の例では、各メモリバンク４１２－１～４１２－Ｎは、それぞれのアービタ４１４－１～４１４－Ｎを有する。各アービタ４１４は、競合の検出に応答してストール信号を生成することができる。各アービタ４１４は調停ロジックを含んでもよい。更に、各アービタ４１４はクロスバーを含んでもよい。したがって、任意のマスタが、メモリバンク４１２のいずれか特定の１つまたは複数に書込みを行うことができる。図３と関連して示したように、メモリモジュール３０４はメモリマップドスイッチ３３２に接続され、それによってメモリバンク４１２に対するデータの読取りおよび書込みが容易になる。そのため、メモリモジュール３０４に格納された特定のデータは、メモリマップドスイッチ３３２を通した構成、制御、および／またはデバッギングプロセスの一部として、制御、例えば書込みされてもよい。

【0085】

メモリモジュール３０４は更に、ダイレクトメモリアクセス（ＤＭＡ）エンジン４１６を含む。１つまたは複数の実施形態では、ＤＭＡエンジン４１６は少なくとも２つのインターフェースを含む。例えば、１つまたは複数のインターフェースは、入力データストリームをＤＰＥ相互接続部３０６から受信し、受信したデータをメモリバンク４１２に書き込むことができる。１つまたは複数の他のインターフェースは、データをメモリバンク４１２から読み取り、ＤＰＥ相互接続部３０６のストリームインターフェース（例えば、ストリームスイッチ）を介してデータを送出することができる。例えば、ＤＭＡエンジン４１６は、図３のストリームスイッチ３２６にアクセスするためのストリームインターフェースを含んでもよい。

【0086】

メモリモジュール３０４は、複数の異なるＤＰＥによってアクセスされてもよい、共有メモリとして動作することができる。図４の例では、メモリインターフェース４０２は、コア３０２に含まれるコアインターフェース４２８を介してコア３０２に結合される。メモリインターフェース４０２は、アービタ４１４を通してメモリバンク４１２へのアクセスをコア３０２に提供する。メモリインターフェース４０４はＤＰＥ ２０４－２５のコアに結合される。メモリインターフェース４０４は、メモリバンク４１２へのアクセスをＤＰＥ ２０４－２５のコアに提供する。メモリインターフェース４０６はＤＰＥ ２０４－１６のコアに結合される。メモリインターフェース４０６は、メモリバンク４１２へのアクセスをＤＰＥ ２０４－１６のコアに提供する。メモリインターフェース４０８はＤＰＥ ２０４－５のコアに結合される。メモリインターフェース４０８は、メモリバンク４１２へのアクセスをＤＰＥ ２０４－５のコアに提供する。したがって、図４の例では、ＤＰＥ ２０４－１５のメモリモジュール３０４と共有の境界を有する各ＤＰＥは、メモリバンク４１２に対して読取りおよび書込みを行うことができる。図４の例では、ＤＰＥ ２０４－１４のコアは、ＤＰＥ ２０４－１５のメモリモジュール３０４に対する直接アクセスを有さない。

【0087】

コア３０２は、コアインターフェース４３０、４３２、および４３４を介して、他の近接ＤＰＥのメモリモジュールにアクセスすることができる。図４の例では、コアインターフェース４３４は、ＤＰＥ ２０４－２５のメモリインターフェースに結合される。したがって、コア３０２は、コアインターフェース４３４、およびＤＰＥ ２０４－２５のメモリモジュール内に含まれるメモリインターフェースを介して、ＤＰＥ ２０４－２５のメモリモジュールにアクセスすることができる。コアインターフェース４３２はＤＰＥ ２０４－１４のメモリインターフェースに結合される。したがって、コア３０２は、コアインターフェース４３２、およびＤＰＥ ２０４－１４のメモリモジュール内に含まれるメモリインターフェースを介して、ＤＰＥ ２０４－１４のメモリモジュールにアクセスすることができる。コアインターフェース４３０はＤＰＥ ２０４－５内のメモリインターフェースに結合される。したがって、コア３０２は、コアインターフェース４３０、およびＤＰＥ ２０４－５のメモリモジュール内に含まれるメモリインターフェースを介して、ＤＰＥ ２０４－５のメモリモジュールにアクセスすることができる。考察したように、コア３０２は、コアインターフェース４２８およびメモリインターフェース４０２を介して、ＤＰＥ ２０４－１５内のメモリモジュール３０４にアクセスすることができる。

【0088】

図４の例では、コア３０２は、ＤＰＥ ２０４－１５のコア３０２と境界を共有するＤＰＥ（例えば、ＤＰＥ ２０４－２５、２０４－１４、および２０４－５）のメモリモジュールのいずれかに対する読取りおよび書込みを行うことができる。１つまたは複数の実施形態では、コア３０２は、ＤＰＥ ２０４－２５、２０４－１５、２０４－１４、および２０４－５内のメモリモジュールを、単一の連続するメモリとして（例えば、単一のアドレス空間として）見ることができる。そのため、かかるＤＰＥのメモリモジュールに対するコア３０２の読取りおよび／または書込みのプロセスは、メモリモジュール３０４に対するコア３０２の読取りおよび／または書込みと同じである。コア３０２は、この連続するメモリモデルを推定する読取りおよび書込みのためのアドレスを生成することができる。コア３０２は、生成されるアドレスに基づいて、適切なコアインターフェース４２８、４３０、４３２、および／または４３４に対して読取りおよび／または書込み要求を方向付けることができる。

【0089】

示されるように、コア３０２は、読取りおよび／または書込み動作のアドレスに基づいて、コアインターフェース４２８、４３０、４３２、および／または４３４を通して、かかる動作を適正な方向でマッピングすることができる。コア３０２がメモリアクセスのためのアドレスを生成すると、コア３０２は、アドレスを復号して方向（例えば、アクセスされる特定のＤＰＥ）を決定し、メモリ動作を決定された方向で適正なコアインターフェースに回送する。

【0090】

したがって、コア３０２は、ＤＰＥ ２０４－２５内のメモリモジュールおよび／またはＤＰＥ ２０４－１５のメモリモジュール３０４であってもよい共有メモリを介して、ＤＰＥ ２０４－２５のコアと通信することができる。コア３０２は、ＤＰＥ ２０４－１４内のメモリモジュールである共有メモリを介して、ＤＰＥ ２０４－１４のコアと通信することができる。コア３０２は、ＤＰＥ ２０４－５内のメモリモジュールおよび／またはＤＰＥ ２０４－１５のメモリモジュール３０４であってもよい共有メモリを介して、ＤＰＥ ２０４－５のコアと通信することができる。更に、コア３０２は、ＤＰＥ ２０４－１５内のメモリモジュール３０４である共有メモリを介して、ＤＰＥ ２０４－１６のコアと通信することができる。

【0091】

考察したように、ＤＭＡエンジン４１６は、１つまたは複数のストリーム・メモリ間インターフェースを含んでもよい。ＤＭＡエンジン４１６を通して、アプリケーションデータがＳｏＣ ２００内の他のソースから受信され、メモリモジュール３０４に格納されてもよい。例えば、データは、ストリームスイッチ３２６を用いて、ＤＰＥ ２０４－１５と境界を共有する、および／または共有しない他のＤＰＥから受信されてもよい。データはまた、ＤＰＥのストリームスイッチを通してＳｏＣインターフェースブロック２０６を用いて、ＳｏＣの他のサブシステム（例えば、ＮｏＣ ２０８、ハードワイヤード回路ブロック２１０、ＰＬ ２１４、および／またはＰＳ ２１２）から受信されてもよい。ＤＭＡエンジン４１６は、かかるデータをストリームスイッチから受信し、データを適切なメモリバンクまたはメモリモジュール３０４内のメモリバンク４１２に書き込むことができる。

【0092】

ＤＭＡエンジン４１６は、１つまたは複数のメモリ・ストリーム間インターフェースを含んでもよい。ＤＭＡエンジン４１６を通して、データがメモリバンクまたはメモリモジュール３０４のメモリバンク４１２から読み取られ、ストリームインターフェースを介して他の宛先に送られてもよい。例えば、ＤＭＡエンジン４１６は、データをメモリモジュール３０４から読み取り、かかるデータを、ストリームスイッチを用いて、ＤＰＥ ２０４－１５と境界を共有する、および／または共有しない他のＤＰＥに送ることができる。ＤＭＡエンジン４１６はまた、ストリームスイッチおよびＳｏＣインターフェースブロック２０６を用いて、かかるデータを他のサブシステム（例えば、ＮｏＣ ２０８、ハードワイヤード回路ブロック２１０、ＰＬ ２１４、および／またはＰＳ ２１２）に送ることができる。

【0093】

１つまたは複数の実施形態では、ＤＭＡエンジン４１６は、ＤＰＥ ２０４－１５内のメモリマップドスイッチ３３２によってプログラムされる。例えば、ＤＭＡエンジン４１６はコンフィギュレーションレジスタ３３６によって制御されてもよい。コンフィギュレーションレジスタ３３６は、ＤＰＥ相互接続部３０６のメモリマップドスイッチ３３２を使用して書き込まれてもよい。特定の実施形態では、ＤＭＡエンジン４１６は、ＤＰＥ ２０４－１５内のストリームスイッチ３２６によって制御されてもよい。例えば、ＤＭＡエンジン４１６は、接続されたストリームスイッチ３２６によって書き込まれてもよい、制御レジスタを含んでもよい。ＤＰＥ相互接続部３０６内のストリームスイッチ３２６を介して受信されたストリームは、コンフィギュレーションレジスタ３２４、３３４、および／または３３６にロードされたコンフィギュレーションデータに応じて、メモリモジュール３０４のＤＭＡエンジン４１６に、および／または直接コア３０２に接続されてもよい。ストリームは、コンフィギュレーションレジスタ３２４、３３４、および／または３３６にロードされたコンフィギュレーションデータに応じて、ＤＭＡエンジン４１６（例えば、メモリモジュール３０４）および／またはコア３０２から送られてもよい。

【0094】

メモリモジュール３０４は更に、ハードウェア同期回路類４２０（図４では「ＨＳＣ」と略される）を含んでもよい。一般に、ハードウェア同期回路類４２０は、異なるコア（例えば、近接ＤＰＥのコア）、図４のコア３０２、ＤＭＡエンジン４１６、およびＤＰＥ相互接続部３０６を介して通信してもよい他の外部マスタ（例えば、ＰＳ ２１２）の動作を同期することができる。例示の非限定例として、ハードウェア同期回路類４２０は、ＤＰＥ ２０４－１５および／または該ＤＰＥにアクセスする異なるＤＰＥ、例えばメモリモジュール３０４の共有されるバッファにおける、２つの異なるコア、ストリームスイッチ、メモリマップドインターフェース、および／またはＤＭＡを同期することができる。

【0095】

２つのＤＰＥが近接していない場合、２つのＤＰＥは共通のメモリモジュールに対するアクセスを有さない。その場合、アプリケーションデータは、データストリームを介して転送されてもよい（「データストリーム」および「ストリーム」という用語は、本開示内で場合によっては交換可能に使用されることがある）。そのため、ローカルＤＭＡエンジンは、転送をローカルメモリベースの転送からストリームベースの転送に変換することができる。その場合、コア３０２およびＤＭＡエンジン４１６は、ハードウェア同期回路類４２０を使用して同期することができる。

【0096】

ＰＳ ２１２は、メモリマップドスイッチ３３２を介してコア３０２と通信することができる。ＰＳ ２１２は、例えば、メモリの読取りおよび書込みを開始することによって、メモリモジュール３０４およびハードウェア同期回路類４２０にアクセスすることができる。別の実施形態では、ハードウェア同期回路類４２０はまた、ロックの状態が、ハードウェア同期回路類４２０のＰＳ ２１２によるポーリングを回避するように変化すると、割込みをＰＳ ２１２に送ってもよい。ＰＳ ２１２はまた、ストリームインターフェースを介してＤＰＥ ２０４－１５と通信することができる。

【0097】

共有メモリモジュールを通して近接ＤＰＥと、ならびにＤＰＥ相互接続部３０６を介して近接および／または非近接ＤＰＥと通信することに加えて、コア３０２はカスケードインターフェースを含んでもよい。図４の例では、コア３０２は、カスケードインターフェース４２２および４２４（図４では「ＣＩ」と略される）を含む。カスケードインターフェース４２２および４２４は、他のコアとの直接通信を提供することができる。図示されるように、コア３０２のカスケードインターフェース４２２は、入力データストリームをＤＰＥ ２０４－１４のコアから直接受信する。カスケードインターフェース４２２を介して受信されたデータストリームは、コア３０２内のデータ処理回路類に提供されてもよい。コア３０２のカスケードインターフェース４２４は、出力データストリームをＤＰＥ ２０４－１６のコアに直接送ることができる。

【0098】

図４の例では、カスケードインターフェース４２２およびカスケードインターフェース４２４はそれぞれ、バッファリングのための先入れ先出し（ＦＩＦＯ）インターフェースを含んでもよい。特定の実施形態では、カスケードインターフェース４２２および４２４は、数百ビット幅であってもよいデータストリームを搬送することができる。カスケードインターフェース４２２および４２４の特定のビット幅は限定を意図しない。図４の例では、カスケードインターフェース４２４は、コア３０２内のアキュムレータレジスタ４３６（図４内では「ＡＣ」と略される）に結合される。カスケードインターフェース４２４は、アキュムレータレジスタ４３６のコンテンツを出力することができ、該動作を各クロックサイクルで行ってもよい。アキュムレーションレジスタ４３６は、コア３０２内のデータ処理回路類によって生成および／または操作されるデータを格納してもよい。

【0099】

図４の例では、カスケードインターフェース４２２および４２４は、コンフィギュレーションレジスタ３２４にロードされたコンフィギュレーションデータに基づいてプログラムされてもよい。例えば、コンフィギュレーションレジスタ３２４に基づいて、カスケードインターフェース４２２はアクティブ化または非アクティブ化されてもよい。同様に、コンフィギュレーションレジスタ３２４に基づいて、カスケードインターフェース４２４はアクティブ化または非アクティブ化されてもよい。カスケードインターフェース４２２は、カスケードインターフェース４２４とは独立してアクティブ化および／または非アクティブ化されてもよい。

【0100】

１つまたは複数の他の実施形態では、カスケードインターフェース４２２および４２４はコア３０２によって制御される。例えば、コア３０２は、カスケードインターフェース４２２および／または４２４の読取り／書込みを行う命令を含んでもよい。別の例では、コア３０２は、カスケードインターフェース４２２および／または４２４の読取りおよび／または書込みを行うことができるハードワイヤード回路類を含んでもよい。特定の実施形態では、カスケードインターフェース４２２および４２４はコア３０２外部のエンティティによって制御されてもよい。

【0101】

本開示内に記載する実施形態内では、ＤＰＥ ２０４はキャッシュメモリを含まない。キャッシュメモリを省略することによって、ＤＰＥアレイ２０２は、予測可能な、例えば確定的な性能を達成することができる。更に、異なるＤＰＥに配置されたキャッシュメモリの間でコヒーレンシーを維持することが求められないので、著しい処理オーバーヘッドが回避される。

【0102】

１つまたは複数の実施形態によれば、ＤＰＥ ２０４のコア３０２は入力割込みを有さない。したがって、ＤＰＥ ２０４のコア３０２は割込みなしで動作することができる。ＤＰＥ ２０４のコア３０２に対する入力割込みを省略することによっても、ＤＰＥアレイ２０２が予測可能な、例えば確定的な性能を達成することが可能になる。

【0103】

図５は、ＤＰＥアレイにかかる別のアーキテクチャ例を示している。図５の例では、ＳｏＣインターフェースブロック２０６は、ＤＰＥ ２０４とＳｏＣ ２００の他のサブシステムとの間にインターフェースを提供する。ＳｏＣインターフェースブロック２０６はＤＰＥをデバイスに統合する。ＳｏＣインターフェースブロック２０６は、コンフィギュレーションデータをＤＰＥ ２０４に搬送すること、イベントをＤＰＥ ２０４から他のサブシステムに搬送すること、イベントを他のサブシステムからＤＰＥ ２０４に搬送すること、割込みを生成するとともにＤＰＥアレイ２０２の外部のエンティティに搬送すること、アプリケーションデータを他のサブシステムとＤＰＥ ２０４との間で搬送すること、ならびに／あるいはトレースおよび／またはデバッグデータを他のサブシステムとＤＰＥ ２０４との間で搬送することができる。

【0104】

図５の例では、ＳｏＣインターフェースブロック２０６は複数の相互接続されたタイルを含む。例えば、ＳｏＣインターフェースブロック２０６は、タイル５０２、５０４、５０６、５０８、５１０、５１２、５１４、５１６、５１８、および５２０を含む。図５の例では、タイル５０２～５２０は行の形で組織化される。他の実施形態では、タイルは、列、グリッド、または別のレイアウトの形で配置されてもよい。例えば、ＳｏＣインターフェースブロック２０６は、ＤＰＥ ２０４の左側、ＤＰＥ ２０４の右側、ＤＰＥ ２０４の列の間などに、タイルの列として実装されてもよい。別の実施形態では、ＳｏＣインターフェースブロック２０６はＤＰＥアレイ２０２の上方に配置されてもよい。ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２の下方、ＤＰＥアレイ２０２の左側、ＤＰＥアレイ２０２の右側、および／またはＤＰＥアレイ２０２の上方の任意の組合せで、タイルが配置されるようにして実装されてもよい。これに関して、図５は限定ではなく例示の目的で提供される。

【0105】

１つまたは複数の実施形態では、タイル５０２～５２０は同じアーキテクチャを有する。１つまたは複数の他の実施形態では、タイル５０２～５２０は２つ以上の異なるアーキテクチャで実装されてもよい。特定の実施形態では、異なるアーキテクチャは、異なるタイルアーキテクチャそれぞれが、ＳｏＣ ２００の異なるタイプのサブシステムまたはサブシステムの組合せとの通信をサポートする、ＳｏＣインターフェースブロック２０６内でタイルを実装するのに使用されてもよい。

【0106】

図５の例では、タイル５０２～５２０は、データが１つのタイルから次のタイルへと伝播されてもよいようにして結合される。例えば、データは、タイル５０２からタイル５０４、５０６を通って、タイル５２０までのタイルのラインを伝播されてもよい。同様に、データは、タイル５２０からタイル５０２へと逆方向で伝播されてもよい。１つまたは複数の実施形態では、タイル５０２～５２０はそれぞれ、複数のＤＰＥに対するインターフェースとして動作することができる。例えば、タイル５０２～５２０はそれぞれ、ＤＰＥ アレイ２０２のＤＰＥ ２０４のサブセットに対するインターフェースとして動作することができる。各タイルがインターフェースを提供するＤＰＥのサブセットは、ＳｏＣインターフェースブロック２０６の１つを超えるタイルによるインターフェースが提供されるＤＰＥがないように、相互に排他的であってもよい。

【0107】

一例では、タイル５０２～５２０はそれぞれ、ＤＰＥ２０４の列に対するインターフェースを提供する。例示の目的で、タイル５０２は、列ＡのＤＰＥに対するインターフェースを提供する。タイル５０４は、列ＢのＤＰＥに対するインターフェースを提供し、その後も同様である。それぞれの場合において、タイルは、この例では一番下のＤＰＥである、ＤＰＥの列の隣接するＤＰＥに対する直接接続を含む。列Ａを参照すると、例えば、タイル５０２はＤＰＥ ２０４－１に直接接続される。列Ａ内の他のＤＰＥは、タイル５０２と通信してもよいが、同じ列の介在するＤＰＥのＤＰＥ相互接続部を通して通信する。

【0108】

例えば、タイル５０２は、ＰＳ ２１２、ＰＬ ２１４、および／またはアプリケーション特異的な回路ブロックなどの別のハードワイヤード回路ブロック２１０など、別のソースからデータを受信することができる。タイル５０２は、列ＡのＤＰＥにアドレスされたデータの部分をかかるＤＰＥに提供する一方で、他の列のＤＰＥ（例えば、タイル５０２がインターフェースとなる対象ではないＤＰＥ）にアドレスされたデータをタイル５０４に送ることができる。タイル５０４は、列ＢのＤＰＥにアドレスされているタイル５０２から受信されたデータがかかるＤＰＥに提供される一方で、他の列のＤＰＥにアドレスされたデータをタイル５０６に送り、その後も同様である、同じまたは類似の処理を実施してもよい。

【0109】

このように、データは、データがアドレスされるＤＰＥ（例えば、「対象ＤＰＥ」）に対するインターフェースとして動作するタイルに達するまで、ＳｏＣインターフェースブロック２０６のタイルからタイルへと伝播してもよい。対象ＤＰＥに対するインターフェースとして動作するタイルは、ＤＰＥのメモリマップドスイッチおよび／またはＤＰＥのストリームスイッチを使用して、データを対象ＤＰＥに方向付けることができる。

【0110】

示されるように、列の使用は実装例である。他の実施形態では、ＳｏＣインターフェースブロック２０６の各タイルは、インターフェースをＤＰＥアレイ２０２のＤＰＥの行に提供することができる。かかる構成は、ＳｏＣインターフェースブロック２０６が、ＤＰＥ ２０４の左側か、右側か、または間かにかかわらず、タイルの列として実装される場合に使用されてもよい。他の実施形態では、各タイルがインターフェースを提供するＤＰＥのサブセットは、ＤＰＥアレイ２０２の全てのＤＰＥよりも少数の任意の組み合わせであってもよい。例えば、ＤＰＥ ２０４は、ＳｏＣインターフェースブロック２０６のタイルに均等に配分されてもよい。かかるＤＰＥの特定の物理的レイアウトは、ＤＰＥ相互接続部によって確立されるようなＤＰＥの接続性に基づいて変化してもよい。例えば、タイル５０２は、ＤＰＥ ２０４－１、２０４－２、２０４－１１、および２０４－１２に対してインターフェースを提供してもよい。ＳｏＣインターフェースブロック２０６の別のタイルは、他の４つのＤＰＥに対してインターフェースを提供し、その後も同様であってもよい。

【0111】

図６は、ＳｏＣインターフェースブロック２０６のタイルにかかるアーキテクチャ例を示している。図６の例では、ＳｏＣインターフェースブロック２０６に対する２つの異なるタイプのタイルが示される。タイル６０２は、ＤＰＥとＰＬ ２１４のみとの間のインターフェースとして役立つように構成される。タイル６１０は、ＤＰＥとＮｏＣ ２０８との間、およびＤＰＥとＰＬ ２１４との間のインターフェースとして役立つように構成される。ＳｏＣインターフェースブロック２０６は、タイル６０２およびタイル６１０に関して例示したような両方のアーキテクチャを使用するタイルの組合せ、または別の例では、タイル６１０に関して例示したようなアーキテクチャを有するタイルのみを含んでもよい。

【0112】

図６の例では、タイル６０２は、ＰＬインターフェース６０６に、および直上のＤＰＥ ２０４－１などのＤＰＥに接続された、ストリームスイッチ６０４を含む。ＰＬインターフェース６０６は、ＰＬ ２１４にそれぞれ配置される、境界ロジックインターフェース（ＢＬＩ）回路６２０およびＢＬＩ回路６２２に接続する。タイル６１０は、ＮｏＣおよびＰＬインターフェースに、および直上のＤＰＥ ２０４－５などのＤＰＥに接続された、ストリームスイッチ６１２を含む。ＮｏＣおよびＰＬインターフェース６１４は、ＰＬ ２１４のＢＬＩ回路６２４および６２６に、およびＮｏＣ２０８のＮｏＣマスタユニット（ＮＭＵ）６３０およびＮｏＣスレーブユニット（ＮＳＵ）６３２にも接続する。

【0113】

図６の例では、各ストリームインターフェース６０４は、結合されたＤＰＥに６つの異なる３２ビットデータストリームを出力し、該ＤＰＥから４つの異なる３２ビットデータストリームを受信することができる。ＰＬインターフェース６０６ならびにＮｏＣおよびＰＬインターフェース６１４はそれぞれ、ＢＬＩ ６２０およびＢＬＩ ６２４をそれぞれ用いて、６つの異なる６４ビットデータストリームをＰＬ ２１４に提供することができる。一般に、ＢＬＩ ６２０、６２２、６２４、および６２６はそれぞれ、ＰＬインターフェース６０６ならびに／あるいはＮｏＣおよびＰＬインターフェース６１４が接続する、ＰＬ ２１４内のインターフェースまたは接続点を提供する。ＰＬインターフェース６０６ならびにＮｏＣおよびＰＬインターフェース６１４はそれぞれ、ＢＬＩ ６２２およびＢＬＩ ６２４をそれぞれ用いて、８つの異なる６４ビットデータストリームをＰＬ ２１４から受信することができる。

【0114】

ＮｏＣおよびＰＬインターフェース６１４はＮｏＣ ２０８にも接続される。図６の例では、ＮｏＣおよびＰＬインターフェース６１４は、１つまたは複数のＮＭＵ ６３０に、また１つまたは複数のＮＳＵ ６３２に接続する。一例では、ＮｏＣおよびＰＬインターフェース６１４は、２つの異なる１２８ビットデータストリームをＮｏＣ ２０８に提供することができ、各データストリームは異なるＮＭＵ ６３０に提供される。ＮｏＣおよびＰＬインターフェース６１４は、２つの異なる１２８ビットデータストリームをＮｏＣ ２０８から受信することができ、各データストリームは異なるＮＳＵ ６３２から受信される。

【0115】

隣接するタイルのストリームスイッチ６０４は接続される。一例では、隣接するタイルのストリームスイッチ６０４は、（例えば、場合によって、タイルが右側または左側にある限り）左方向および右方向それぞれで４つの異なる３２ビットデータストリームを用いて通信することができる。

【0116】

タイル６０２および６１０はそれぞれ、コンフィギュレーションデータを搬送する１つまたは複数のメモリマップドスイッチを含んでもよい。例示の目的で、メモリマップドスイッチは図示されない。メモリマップドスイッチは、例えば、直上のＤＰＥのメモリマップドスイッチに、ＳｏＣインターフェースブロック２０６の他の隣接するタイルのメモリマップドスイッチに、ストリームスイッチ６０４と同じもしくは同様の形で、タイル６０２および６１０（図示なし）のコンフィギュレーションレジスタに、ならびに／あるいは場合によって、ＰＬインターフェース６０８またはＮｏＣおよびＰＬインターフェース６１４に、垂直に接続することができる。

【0117】

ＤＰＥ ２０４、ならびに／あるいはＳｏＣインターフェースブロック２０６のタイル６０２および／または６１０に含まれる様々なスイッチと関連して記載する、様々なビット幅およびデータストリームの数は、例示の目的で提供されるものであり、本開示内に記載される発明の構成を限定することを意図しない。

【0118】

図７は、ＮｏＣ ２０８の実装例を示している。ＮｏＣ ２０８は、ＮＭＵ ７０２と、ＮＳＵ ７０４と、ネットワーク７１４と、ＮｏＣ周辺相互接続部（ＮＰＩ）７１０と、レジスタ７１２とを含む。各ＮＭＵ ７０２は、エンドポイント回路をＮｏＣ ２０８に接続するイングレス回路である。各ＮＳＵ ７０４は、ＮｏＣ ２０８をエンドポイント回路に接続するイグレス回路である。ＮＭＵ ７０２は、ネットワーク７１４を通してＮＳＵ ７０４に接続される。一例では、ネットワーク７１４は、ＮｏＣパケットスイッチ７０６（ＮＰＳ）と、ＮＰＳ ７０６の間のルーティング７０８とを含む。各ＮＰＳ ７０６はＮｏＣパケットの交換を実施する。ＮＰＳ ７０６は、ルーティング７０８を通して互いに、またＮＭＵ ７０２およびＮＳＵ ７０４に接続されて、複数の物理的チャネルを実装する。ＮＰＳ ７０６はまた、物理的チャネル毎に複数の仮想チャネルをサポートする。

【0119】

ＮＰＩ ７１０は、ＮＭＵ ７０２、ＮＳＵ ７０４、およびＮＰＳ ７０６をプログラムする回路類を含む。例えば、ＮＭＵ ７０２、ＮＳＵ ７０４、およびＮＰＳ ７０６は、自身の機能性を決定するレジスタ７１２を含むことができる。ＮＰＩ ７１０は、機能性を設定するように自身をプログラムするため、レジスタ７１２に結合された周辺相互接続部を含む。ＮｏＣ ２０８のレジスタ７１２は、割込み、サービス品質（ＱｏＳ）、エラーハンドリングおよびレポート、トランザクション制御、電源管理、およびアドレスマッピング制御をサポートする。レジスタ７１２は、書込み要求を使用してレジスタ７１２に書き込むことなどによってリプログラムされる前に、使用可能状態で初期化することができる。ＮｏＣ ２０８のコンフィギュレーションデータは、例えば、プログラミングデバイスイメージ（ＰＤＩ）の一部として、不揮発性メモリ（ＮＶＭ）に格納し、ＮｏＣ ２０８および／または他のエンドポイント回路をプログラムするため、ＮＰＩ ７１０に提供することができる。

【0120】

ＮＭＵ ７０２はトラフィックイングレスポイントである。ＮＳＵ ７０４はトラフィックイグレスポイントである。ＮＭＵ ７０２およびＮＳＵ ７０４に結合されたエンドポイント回路は、硬化回路（例えば、ハードワイヤード回路ブロック２１０）またはＰＬ ２１４に実装された回路であることができる。所与のエンドポイント回路は、１つを超えるＮＭＵ ７０２または１つを超えるＮＳＵ ７０４に結合することができる。

【0121】

図８は、一例による、ＮｏＣ ２０８を通したＳｏＣ ２００のエンドポイント回路間の接続を示すブロック図である。この例では、エンドポイント回路８０２はＮｏＣ ２０８を通してエンドポイント回路８０４に接続される。エンドポイント回路８０２は、ＮｏＣ ２０８のＮＭＵ ７０２に結合されるマスタ回路である。エンドポイント回路８０４は、ＮｏＣ ２０８のＮＳＵ ７０４に結合されるスレーブ回路である。各エンドポイント回路８０２および８０４は、ＰＳ ２１２の回路、ＰＬ領域２１４の回路、または別のサブシステム（例えば、ハードワイヤード回路ブロック２１０）の回路であることができる。

【0122】

ネットワーク７１４は複数の物理的チャネル８０６を含む。物理的チャネル８０６は、ＮｏＣ ２０８をプログラムすることによって実装される。各物理的チャネル８０６は、１つまたは複数のＮＰＳ ７０６と関連するルーティング７０８とを含む。ＮＭＵ ７０２は、少なくとも１つの物理的チャネル８０６を通してＮＳＵ ７０４と接続する。物理的チャネル８０６はまた、１つまたは複数の仮想チャネル８０８を有することができる。

【0123】

ネットワーク７１４を通した接続はマスタ・スレーブ構成を使用する。一例では、ネットワーク７１４を通じた最も基本的な接続は、単一のスレーブに接続された単一のマスタを含む。しかしながら、他の例では、より複雑な構造が実装されてもよい。

【0124】

図９は、別の例によるＮｏＣ ２０８を示すブロック図である。この例では、ＮｏＣ ２０８は垂直部分９０２（ＶＮｏＣ）および水平部分９０４（ＨＮｏＣ）を含む。各ＶＮｏＣ ９０２はＰＬ領域２１４の間に配設される。ＨＮｏＣ ９０４は、ＰＬ領域２１４と、Ｉ／Ｏバンク９１０（例えば、ハードワイヤード回路ブロック２１０に対応するＩ／Ｏブロックおよび／またはトランシーバ）との間に配設される。ＮｏＣ ２０８は、メモリインターフェース９０８（例えば、ハードワイヤード回路ブロック２１０）に接続される。ＰＳ ２１２はＨＮｏＣ ９０４に結合される。

【0125】

この例では、ＰＳ ２１２は、ＨＮｏＣ ９０４に結合された複数のＮＭＵ ７０２を含む。ＶＮｏＣ ９０２は、ＰＬ領域２１４に配設されたＮＭＵ ７０２およびＮＳＵ ７０４の両方を含む。メモリインターフェース９０８は、ＨＮｏＣ ９０４に結合されたＮＳＵ ７０４を含む。ＨＮｏＣ ９０４およびＶＮｏＣ ９０２は両方とも、ルーティング７０８によって接続されたＮＰＳ ７０６を含む。ＶＮｏＣ ９０２では、ルーティング７０８は垂直に延在する。ＨＮｏＣ ９０４では、ルーティングは水平に延在する。各ＶＮｏＣ ９０２において、各ＮＭＵ ７０２はＮＰＳ ７０６に結合される。同様に、各ＮＳＵ ７０４はＮＰＳ ７０６に結合される。ＮＰＳ ７０６は互いに結合されて、スイッチのマトリックスを形成する。各ＶＮｏＣ ９０２におけるいくつかのＮＰＳ ７０６は、ＨＮｏＣ ９０４の他のＮＰＳ ７０６に結合される。

【0126】

単一のＨＮｏＣ ９０４のみが示されるが、他の例では、ＮｏＣ ２０８は１つを超えるＨＮｏＣ ９０４を含むことができる。それに加えて、２つのＶＮｏＣ ９０２が示されるが、ＮｏＣ ２０８は２つを超えるＶＮｏＣ ９０２を含むことができる。メモリインターフェース９０８が例として示されるが、他のハードワイヤード回路ブロック２１０をメモリインターフェース９０８の代わりに、またはそれに加えて使用することができることが理解されるべきである。

【0127】

図１０は、ＮｏＣ ２０８をプログラミングする方法１０００の例を示している。ＳｏＣ ２００の他のサブシステムとは独立して記載されるが、方法１０００は、ＳｏＣ ２００に対するより大きなブートまたはプログラミングプロセスの一部として含まれ、および／または使用されてもよい。

【0128】

ブロック１００２で、ＳｏＣ ２００に実装されたプラットフォーム管理コントローラ（ＰＭＣ）が、ブート時間にＮｏＣプログラミングデータを受信する。ＮｏＣプログラミングデータはＰＤＩの一部であってもよい。ＰＭＣはＳｏＣ ２００の管理に関与する。ＰＭＣは、安全で確実な環境を維持し、ＳｏＣ ２００をブートし、正常動作の間、ＳｏＣ ２００を管理することができる。

【0129】

ブロック１００４で、ＰＭＣは、ＮＰＩ ７１０を通してＮｏＣプログラミングデータをレジスタ７１２にロードして、物理的チャネル８０６を作成する。一例では、プログラミングデータはまた、ＮＰＳ ７０６にルーティングテーブルを構成するための情報を含むことができる。ブロック１００６で、ＰＭＣはＳｏＣ ２００をブートする。このように、ＮｏＣ ２０８は、ＮＭＵ ７０２とＮＳＵ ７０４との間の物理的チャネルに関して、少なくともコンフィギュレーション情報を含む。ＮｏＣ ２０８に関する残りのコンフィギュレーション情報は、更に後述するように、ランタイムの間に受信することができる。別の例では、ランタイムの間に受信されるものとして後述するコンフィギュレーション情報の全てまたは一部分は、ブート時間に受信することができる。

【0130】

図１１は、ＮｏＣ ２０８をプログラミングする方法１１００の例を示している。ブロック１１０２で、ＰＭＣは、ランタイムの間にＮｏＣプログラミングデータを受信する。ブロック１１０４で、ＰＭＣは、ＮＰＩ ７１０を通してプログラミングデータをＮｏＣレジスタ７１２にロードする。一例では、ブロック１１０６で、ＰＭＣはＮＰＳ ７０６にルーティングテーブルを構成する。ブロック１１０８で、ＰＭＣは物理的チャネル８０６を通じてＱｏＳパスを構成する。ブロック１１１０で、ＰＭＣはアドレス空間マッピングを構成する。ブロック１１１２で、ＰＭＣはイングレス／イグレスインターフェースのプロトコル、幅、および周波数を構成する。ＱｏＳパス、アドレス空間マッピング、ルーティングテーブル、およびイングレス／イグレスコンフィギュレーションについては更に後述する。

【0131】

図１２は、エンドポイント回路間のＮｏＣ ２０８を通るデータパス１２００の例を示している。データパス１２００は、エンドポイント回路１２０２と、ＡＸＩマスタ回路１２０４と、ＮＭＵ １２０６と、ＮＰＳ １２０８と、ＮＳＵ １２１０と、ＡＸＩスレーブ回路１２１２と、エンドポイント回路１２１４とを含む。エンドポイント回路１２０２はＡＸＩマスタ回路１２０４に結合される。ＡＸＩマスタ回路１２０４はＮＭＵ １２０６に結合される。別の例では、ＡＸＩマスタ回路１２０４はＮＭＵ １２０６の一部である。

【0132】

ＮＭＵ １２０６はＮＰＳ １２０８に結合される。ＮＰＳ １２０８は互いに結合されて、ＮＰＳ １２０８のチェーン（例えば、本例では、５つのＮＰＳ １２０８のチェーン）を形成する。一般に、ＮＭＵ １２０６とＮＳＵ １２１０との間には少なくとも１つのＮＰＳ １２０８がある。ＮＳＵ １２１０はＮＰＳ １２０８の１つに結合される。ＡＸＩスレーブ回路１２１２はＮＳＵ １２１０に結合される。別の例では、ＡＸＩスレーブ回路１２１２はＮＳＵ １２１０の一部である。エンドポイント回路１２１４はＡＸＩスレーブ回路１２１２に結合される。

【0133】

エンドポイント回路１２０２および１２１４はそれぞれ、硬化回路（例えば、ＰＳ回路、ハードワイヤード回路２１０、１つもしくは複数のＤＰＥ ２０４）、またはＰＬ ２１４に構成された回路であることができる。エンドポイント回路１２０２は、マスタ回路として機能し、読取り／書込み要求をＮＭＵ １２０６に送る。この例では、エンドポイント回路１２０２および１２１４は、ＡＸＩプロトコルを使用してＮｏＣ ２０８と通信する。ＡＸＩがこの例では記載されるが、ＮｏＣ ２０８は、当該分野で知られている他のタイプのプロトコルを使用して、エンドポイント回路からの通信を受信するように構成されてもよいことが理解されるべきである。例によって明瞭にする目的で、ＮｏＣ ２０８は、本明細書ではＡＸＩプロトコルをサポートするものとして記載される。ＮＭＵ １２０６は、ＮＰＳ １２０８のセットを通して宛先のＮＳＵ １２１０に達するように、要求を中継する。ＮＳＵ １２１０は、取り付けられたＡＸＩスレーブ回路１２１２に要求を渡して、データを処理し、エンドポイント回路１２１４に分配する。ＡＸＩスレーブ回路１２１２は、読取り／書込み応答をＮＳＵ １２１０に送り返すことができる。ＮＳＵ １２１０は、ＮＰＳ １２０８のセットを通して、応答をＮＭＵ １２０６に回送することができる。ＮＭＵ １２０６は、データをエンドポイント回路１２０２に分配するＡＸＩマスタ回路１２０４に、応答を通信する。

【0134】

図１３は、読取り／書込み要求および応答を処理する方法１３００の例を示している。方法１３００は、ブロック１３０２で始まり、エンドポイント回路１２０２は、ＡＸＩマスタ１２０４を通して、要求（例えば、読取り要求または書込み要求）をＮＭＵ １２０６に送る。ブロック１３０４で、ＮＭＵ １２０６は応答を処理する。一例では、ＮＭＵ １２０６は、エンドポイント回路１２０２のクロックドメインとＮｏＣ ２０８との間で、非同期交差および伝送率整合を実施する。ＮＭＵ １２０６は、要求に基づいてＮＳＵ １２１０の宛先アドレスを決定する。ＮＭＵ １２０６は、仮想化が用いられる場合、アドレスリマッピングを実施することができる。ＮＭＵ １２０６はまた、要求のＡＸＩ変換を実施する。ＮＭＵ １２０６は更に、要求をパケットのストリームにパケット化する。

【0135】

ブロック１３０６で、ＮＭＵ １２０６は、要求のためのパケットをＮＰＳ １２０８に送る。各ＮＰＳ １２０８は、宛先アドレスおよびルーティング情報に基づいて、対象出力ポートのテーブル検索を実施する。ブロック１３０８で、ＮＳＵ １２１０は要求のパケットを処理する。一例では、ＮＳＵ １２１０は、要求をデパケット化し、ＡＸＩ変換を実施し、ＮｏＣクロックドメインからエンドポイント回路１２１４のクロックドメインへの非同期交差および伝送率整合を実施する。ブロック１３１０で、ＮＳＵ １２１０は、ＡＸＩスレーブ回路１２１２を通して要求をエンドポイント回路１２１４に送る。ＮＳＵ １２１０はまた、ＡＸＩスレーブ回路１２１２を通して、応答をエンドポイント回路１２１４から受信することができる。

【0136】

ブロック１３１２で、ＮＳＵ １２１０は応答を処理する。一例では、ＮＳＵ １２１０は、エンドポイント回路１２１４のクロックドメインおよびＮｏＣ ２０８のクロックドメインからの、非同期交差および伝送率整合を実施する。ＮＳＵ １２１０はまた、応答をパケットのストリームにパケット化する。ブロック１３１４で、ＮＳＵ １２１０は、ＮＰＳ １２０８を通してパケットを送る。各ＮＰＳ １２０８は、宛先アドレスおよびルーティング情報に基づいて、対象出力ポートのテーブル検索を実施する。ブロック１３１６で、ＮＭＵ １２０６はパケットを処理する。一例では、ＮＭＵ １２０６は、応答をデパケット化し、ＡＸＩ変換を実施し、ＮｏＣクロックドメインからエンドポイント回路１２０２のクロックドメインへの非同期交差および伝送率整合を実施する。ブロック１３１８で、ＮＭＵ １２０６は、ＡＸＩマスタ回路１２０４を通して応答をエンドポイント回路１２０２に送る。

【0137】

図１４は、ＮＭＵ ７０２の実装例を示している。ＮＭＵ ７０２は、ＡＸＩマスタインターフェース１４０２と、パケット化回路類１４０４と、アドレスマップ１４０６と、デパケット化回路類１４０８と、ＱｏＳ回路類１４１０と、ＶＣマッピング回路類１４１２と、クロック管理回路類１４１４とを含む。ＡＸＩマスタインターフェース１４０２は、ＡＸＩインターフェースをエンドポイント回路のためのＮＭＵ ７０２に提供する。他の例では、異なるプロトコルを使用することができ、したがってＮＭＵ ７０２は、選択されたプロトコルと適応する異なるマスタインターフェースを有することができる。ＮＭＵ ７０２は、インバウンドトラフィックをパケット化回路類１４０４にルーティングして、インバウンドデータからパケットを生成する。パケット化回路類１４０４は、パケットをルーティングするのに使用されるアドレスマップ１４０６から宛先ＩＤを決定する。ＱｏＳ回路類１４１０は、ＮｏＣ ２０８へのパケットの注入レートを制御するイングレスレート制御を提供することができる。ＶＣマッピング回路類１４１２は、各物理的チャネルにおけるＱｏＳ仮想チャネルを管理する。ＮＭＵ ７０２は、どの仮想チャネルにパケットがマッピングされるかを選択するように構成することができる。クロック管理回路類１４１４は、伝送率整合および非同期データ交錯を実施して、ＡＸＩクロックドメインとＮｏＣクロックドメインとの間にインターフェースを提供する。デパケット化回路類１４０８は、戻りパケットをＮｏＣ ２０８から受信し、パケットをデパケット化してＡＸＩマスタインターフェース１４０２によって出力するように構成される。

【0138】

図１５は、ＮＳＵ ７０４の実装例を示している。ＮＳＵ ７０４は、ＡＸＩスレーブインターフェース１５０２と、クロック管理回路類１５０４と、パケット化回路類１５０８と、デパケット化回路類１５０６と、ＱｏＳ回路類１５１０とを含む。ＡＸＩスレーブインターフェース１５０２は、ＡＸＩインターフェースをエンドポイント回路のためのＮＳＵ ７０４に提供する。他の例では、異なるプロトコルを使用することができ、したがってＮＳＵ ７０４は、選択されたプロトコルと適応する異なるスレーブインターフェースを有することができる。ＮＳＵ ７０４は、インバウンドトラフィックをＮｏＣ ２０８からデパケット化回路類１５０６にルーティングして、デパケット化されたデータを生成する。クロック管理回路類１５０４は、伝送率整合および非同期データ交錯を実施して、ＡＸＩクロックドメインとＮｏＣクロックドメインとの間にインターフェースを提供する。パケット化回路類１５０８は、戻りデータをスレーブインターフェース１５０２から受信し、戻りデータをパケット化してＮｏＣ ２０８を通して送信するように構成される。ＱｏＳ回路類１５１０は、ＮｏＣ ２０８へのパケットの注入レートを制御するイングレスレート制御を提供することができる。

【0139】

図１６は、図１と関連して記載されるシステムによって実行可能なソフトウェアアーキテクチャ例を示している。例えば、図１６のアーキテクチャは、図１のプログラムモジュール１２０の１つまたは複数として実装されてもよい。図１６のソフトウェアアーキテクチャは、ＤＰＥコンパイラ１６０２と、ＮｏＣコンパイラ１６０４と、ハードウェアコンパイラ１６０６とを含む。図１６は、（例えば、アプリケーションをＳｏＣ ２００に実装する設計フローを実施する）動作中にコンパイラの間で交換されてもよい、様々なタイプの設計データの一例を示す。

【0140】

ＤＰＥコンパイラ１６０２は、アプリケーションから、ＤＰＥ アレイ２０２の１つもしくは複数のＤＰＥおよび／またはＤＰＥ ２０４のサブセットにロードされてもよい、１つまたは複数のバイナリを生成することができる。各バイナリは、ＤＰＥのコアによって実行可能なオブジェクトコード、任意にアプリケーションデータ、およびＤＰＥのコンフィギュレーションデータを含んでもよい。ＮｏＣコンパイラ１６０４は、ＮｏＣ ２０８にロードされてアプリケーションのためのデータパスを作成するコンフィギュレーションデータを含むバイナリを生成することができる。ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分をコンパイルして、ＰＬ ２１４に実装するコンフィギュレーションビットストリームを生成することができる。

【0141】

図１６は、ＤＰＥコンパイラ１６０２、ＮｏＣコンパイラ１６０４、およびハードウェアコンパイラ１６０６が動作中に互いにどのように通信するかの一例を示している。それぞれのコンパイラは、設計データを交換することによって統合された形で通信して、ソリューションへと収束する。ソリューションは、設計メトリックおよび制約を満たし、ＳｏＣ ２００の様々な異種サブシステムがそこを通して通信する共通のインターフェースを含む、ＳｏＣ ２００内のアプリケーションの実装例である。

【0142】

本開示内で定義されるように、「設計メトリック」という用語は、ＳｏＣ ２００に実装されるアプリケーションの目的または要件を定義する。設計メトリックの例としては、消費電力要件、データスループット要件、タイミング要件などが挙げられるがそれらに限定されない。設計メトリックは、ユーザ入力、ファイル、または別の手法を介して提供されて、アプリケーションのより高次またはシステムレベルの要件を定義してもよい。本開示内で定義されるように、「設計制約」は、設計メトリックまたは要件を達成するのにＥＤＡツールが従っても従わなくてもよい要件である。設計制約は、コンパイラディレクティブとして指定されてもよく、一般的に、ＥＤＡツール（例えば、コンパイラ）が従う低次の要件または提案を指定する。設計制約は、ユーザ入力、１つまたは複数の設計制約を含むファイル、コマンドライン入力などを用いて指定されてもよい。

【0143】

一態様では、ＤＰＥコンパイラ１６０２は、アプリケーションのための論理アーキテクチャおよびＳｏＣインターフェースブロックソリューションを生成することができる。ＤＰＥコンパイラ１６０２は、例えば、ＤＰＥアレイ２０２に実装されるアプリケーションのソフトウェア部分に対する高次のユーザ定義されたメトリックに基づいて、論理アーキテクチャを生成することができる。メトリックの例としては、データスループット、レイテンシ、リソース利用、および消費電力を挙げることができるがそれらに限定されない。メトリックおよびアプリケーション（例えば、ＤＰＥアレイ２０２に実装される特定のノード）に基づいて、ＤＰＥコンパイラ１６０２は論理アーキテクチャを生成することができる。

【0144】

論理アーキテクチャは、アプリケーションの様々な部分によって必要とされるハードウェアリソースブロック情報を指定することができる、ファイルまたはデータ構造である。例えば、論理アーキテクチャは、アプリケーションのソフトウェア部分を実装するのに必要なＤＰＥ ２０４の数、ＤＰＥアレイ２０２と通信するのにＰＬ ２１４において必要な任意の知的財産（ＩＰ）コア、ＮｏＣ ２０８を通してルーティングする必要がある任意の接続、ならびにＤＰＥアレイ２０２、ＮｏＣ ２０８、およびＰＬ ２１４のＩＰコアに対するポート情報を指定することができる。ＩＰコアは、特定の機能または動作を実施することができる回路類の再使用可能なブロックとして回路設計で使用されてもよい、ロジック、セル、またはＩＣレイアウト設計の再使用可能なブロックもしくは部分である。ＩＰコアは、ＰＬ ２１４内に実装するために回路設計に組み込まれてもよい形式で指定されてもよい。本開示は様々なタイプのコアを指すが、他の修飾語を何も有さない「コア」という用語は、かかる異なるタイプのコアを包括的に指すものとする。

【0145】

詳細な説明の末尾にある本開示内の実施例１は、アプリケーションのための論理アーキテクチャを指定するのに使用されてもよい、スキーマ例を示す。実施例１は、アプリケーションのための論理アーキテクチャに含まれる様々なタイプの情報を示す。一態様では、ハードウェアコンパイラ１６０６は、アプリケーション自体を使用するのとは対照的に、論理アーキテクチャおよびＳｏＣインターフェースブロックソリューションに基づいて、またはそれらを使用して、アプリケーションのハードウェア部分を実装することができる。

【0146】

ＤＰＥアレイ２０２のポート情報、ならびにＮｏＣ ２０８およびＰＬ ２１４のＩＰコアのポート情報は、例えば、各ポートがストリームデータポート、メモリマップドポート、またはパラメータポートのいずれであるか、ならびにポートがマスタまたはスレーブのどちらであるかなど、ポートの論理構成を含んでもよい。ＩＰコアのポート情報の他の例は、ポートのデータ幅および動作の頻度を含む。ＤＰＥアレイ２０２、ＮｏＣ ２０８、およびＰＬ ２１４のＩＰコアの間の接続性は、論理アーキテクチャで指定されるそれぞれのハードウェアリソースブロックのポート間の論理接続として指定されてもよい。

【0147】

ＳｏＣインターフェースブロックソリューションは、ＳｏＣインターフェースブロック２０６の物理的データパス（例えば、物理的リソース）に対して、ＤＰＥアレイ２０２を出入りする接続のマッピングを指定する、データ構造またはファイルである。例えば、ＳｏＣインターフェースブロックソリューションは、ＳｏＣインターフェースブロック２０６の特定のストリームチャネルに対して、例えば、ＳｏＣインターフェースブロック２０６の特定のタイル、ストリームスイッチ、および／またはストリームスイッチインターフェース（例えば、ポート）に対して、ＤＰＥアレイ２０２を出入りするデータ転送に使用される特定の論理接続をマッピングする。詳細な説明の末尾に向かって実施例１の後に位置する実施例２は、アプリケーションのためのＳｏＣインターフェースブロックソリューションのスキーマ例を示す。

【0148】

一態様では、ＤＰＥコンパイラ１６０２は、アプリケーションおよび論理アーキテクチャに基づいて、ＮｏＣ ２０８を通じてデータトラフィックを分析またはシミュレートすることができる。ＤＰＥコンパイラ１６０２は、アプリケーションのソフトウェア部分のデータ転送要件、例えば「ＮｏＣトラフィック」を、ＮｏＣコンパイラ１６０４に提供することができる。ＮｏＣコンパイラ１６０４は、ＤＰＥコンパイラ１６０２から受信したＮｏＣトラフィックに基づいて、ＮｏＣ ２０８を通るデータパスのルーティングを生成することができる。ＮｏＣコンパイラ１６０４からの結果は、「ＮｏＣソリューション」として示され、ＤＰＥコンパイラ１６０２に提供されてもよい。

【0149】

一態様では、ＮｏＣソリューションは、ＮｏＣ ２０８に接続するアプリケーションのノードが接続される、ＮｏＣ ２０８のイングレスおよび／またはイグレス点のみを指定する、初期ＮｏＣソリューションであってもよい。例えば、ＮｏＣ ２０８内のデータパス（例えば、イングレスおよびイグレス点の間）のより詳細なルーティングおよび／またはコンフィギュレーションデータは、コンパイラの収束の目的でＮｏＣソリューションから除外されてもよい。詳細な説明の末尾に向かって実施例２の後に位置する実施例３は、アプリケーションのためのＮｏＣソリューションのスキーマ例を示す。

【0150】

ハードウェアコンパイラ１６０６は、論理アーキテクチャに対して動作して、ＰＬ ２１４のアプリケーションのハードウェア部分を実装することができる。ハードウェアコンパイラ１６０６が、（例えば、タイミング、出力、データスループットなどに関する）確立された設計制約を満たす、アプリケーションのハードウェア部分の実装を（例えば、論理アーキテクチャを使用して）生成することができない場合、ハードウェアコンパイラ１６０６は、１つまたは複数のＳｏＣインターフェースブロックの制約を生成、および／または１つまたは複数のユーザ指定のＳｏＣインターフェースブロックの制約を受信することができる。ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロックの制約をＤＰＥコンパイラ１６０２に要求として提供することができる。ＳｏＣインターフェースブロックの制約は、論理アーキテクチャの１つまたは複数の部分を、ＳｏＣインターフェースブロック２０６の異なるストリームチャネルに有効にリマッピングする。ハードウェアコンパイラ１６０６から提供されるＳｏＣインターフェースブロックの制約は、設計メトリックを満たすＰＬ ２１４におけるアプリケーションのハードウェア部分の実装を生成するのに、ハードウェアコンパイラ１６０６にとってより好ましい。詳細な説明の末尾に向かって実施例３の後に位置する実施例４は、アプリケーションのためのＳｏＣインターフェースブロックおよび／またはＮｏＣに対する制約例を示す。

【0151】

別の態様では、ハードウェアコンパイラ１６０６はまた、アプリケーションおよび論理アーキテクチャに基づいて、ＮｏＣトラフィックを生成し、ＮｏＣコンパイラ１６０４に提供することができる。ハードウェアコンパイラ１６０６は、例えば、アプリケーションのハードウェア部分を分析またはシミュレートして、ＮｏＣ ２０８を通じて、ＰＳ ２１２、ＤＰＥアレイ２０２、および／またはＳｏＣ ２００の他の部分に搬送される、設計のハードウェア部分によって生成されるデータトラフィックを決定してもよい。ＮｏＣコンパイラ１６０４は、ハードウェアコンパイラ１６０６から受信した情報に基づいて、ＮｏＣソリューションを生成および／または更新することができる。ＮｏＣコンパイラ１６０４は、ＮｏＣソリューションまたはその更新されたものを、ハードウェアコンパイラ１６０６に、またＤＰＥコンパイラ１６０２にも提供することができる。これに関して、ＤＰＥコンパイラ１６０２は、ＮｏＣソリューションまたは更新されたＮｏＣソリューションをＮｏＣコンパイラ１６０４から受信したのに応答して、ならびに／あるいは１つまたは複数のＳｏＣインターフェースブロックの制約をハードウェアコンパイラ１６０６から受信したのに応答して、ＳｏＣインターフェースブロックソリューションを更新し、更新したソリューションをハードウェアコンパイラ１６０６に提供することができる。ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６から、および／またはＮｏＣコンパイラ１６０４からの更新されたＮｏＣソリューションから受信した、ＳｏＣインターフェースブロックの制約に基づいて、更新されたＳｏＣインターフェースブロックソリューションを生成する。

【0152】

図１６の例に示されるコンパイラの間でのデータフローは、単に例示目的のものであることが理解されるべきである。これに関して、コンパイラの間での情報の交換は、本開示内で記載される設計フロー例の様々な段階で実施されてもよい。他の態様では、コンパイラの間での設計データの交換は、各コンパイラが、ソリューションへと収束する他のコンパイラから受信した情報に基づいて、そのコンパイラによって扱われるアプリケーションの部分の実装を継続的に改良してもよいような反復的な形で実施されてもよい。

【0153】

１つの特定の例では、ハードウェアコンパイラ１６０６は、論理アーキテクチャおよびＳｏＣインターフェースブロックソリューションをＤＰＥコンパイラ１６０２から、またＮｏＣソリューションをＮｏＣコンパイラ１６０４から受信した後、確立された設計メトリックを満たすアプリケーションのハードウェア部分の実装を生成することが不可能であると決定してもよい。ＤＰＥコンパイラ１６０２によって生成される初期ＳｏＣインターフェースブロックソリューションは、ＤＰＥアレイ２０２に実装されるアプリケーションの部分をＤＰＥコンパイラ１６０２が分かっていることに基づいて生成される。同様に、ＮｏＣコンパイラ１６０４によって生成される初期ＮｏＣソリューションは、ＤＰＥコンパイラ１６０２によってＮｏＣコンパイラ１６０４に提供される初期ＮｏＣトラフィックに基づいて生成される。詳細な説明の末尾に向かって実施例４の後に位置する実施例５は、アプリケーションのためのＮｏＣトラフィックのスキーマ例を示す。実施例１～５ではスキーマが使用されるが、例示される情報を指定するのに、他のフォーマット化および／またはデータ構造が使用されてもよいことが理解されるべきである。

【0154】

ハードウェアコンパイラ１６０６は、ハードウェア部分の合成（必要な場合）、配置、およびルーティングを含む、アプリケーションのハードウェア部分に対する実装フローの実施を試行する。そのため、初期ＳｏＣインターフェースブロックソリューションおよび初期ＮｏＣソリューションは、確立されたタイミングの制約を満たさない、ＰＬ ２１４内の配置および／またはルートをもたらすことがある。他の場合には、ＳｏＣインターフェースブロックソリューションおよびＮｏＣソリューションは、搬送しなければならないデータに適合するワイヤなど、十分な数の物理的リソースを有さず、ＰＬ ２１４の混雑をもたらすことがある。かかる場合は、ハードウェアコンパイラ１６０６は、１つまたは複数の異なるＳｏＣインターフェースブロックの制約を生成し、ならびに／あるいは１つまたは複数のユーザ指定のＳｏＣインターフェースブロックの制約を受信し、ＳｏＣインターフェースブロックソリューションを再生成する要求として、ＳｏＣインターフェースブロックの制約をＤＰＥコンパイラ１６０２に提供することができる。同様に、ハードウェアコンパイラ１６０６は、１つまたは複数の異なるＮｏＣの制約を生成し、ならびに／あるいは１つまたは複数のユーザ指定のＮｏＣの制約を受信し、ＮｏＣソリューションを再生成する要求として、ＮｏＣの制約をＮｏＣコンパイラ１６０４に提供することができる。このように、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２および／またはＮｏＣコンパイラ１６０４を呼び出す。

【0155】

ＤＰＥコンパイラ１６０２は、受信したＳｏＣインターフェースブロックの制約をハードウェアコンパイラ１６０６から得て、可能であれば、受信したＳｏＣインターフェースブロックの制約を使用してＳｏＣインターフェースブロックソリューションを更新し、更新されたＳｏＣインターフェースブロックソリューションをハードウェアコンパイラ１６０６に返すことができる。同様に、ＮｏＣコンパイラ１６０４は、受信したＮｏＣの制約をハードウェアコンパイラ１６０６から得て、可能であれば、受信したＮｏＣの制約を使用してＮｏＣソリューションを更新し、更新されたＮｏＣソリューションをハードウェアコンパイラ１６０６に返すことができる。ハードウェアコンパイラ１６０６は次に、実装フローを続けて、ＤＰＥコンパイラ１６０２から受信した更新されたＳｏＣインターフェースブロックソリューション、およびＮｏＣコンパイラ１６０４から受信した更新されたＮｏＣソリューションを使用して、ＰＬ ２１４内に実装するアプリケーションのハードウェア部分を生成してもよい。

【0156】

一態様では、１つまたは複数のＳｏＣインターフェースブロックの制約および１つまたは複数のＮｏＣの制約をそれぞれ提供することによって、ＤＰＥコンパイラ１６０２および／またはＮｏＣコンパイラ１６０４を呼び出すハードウェアコンパイラ１６０６は、確認プロセスの一部であってもよい。ハードウェアコンパイラ１６０６は、例えば、ハードウェアコンパイラ１６０６から提供されるＳｏＣインターフェースブロックの制約およびＮｏＣの制約を、ルーティング可能なＳｏＣインターフェースブロックソリューションおよび／またはＮｏＣソリューションに使用または統合できることを、ＤＰＥコンパイラ１６０２および／またはＮｏＣコンパイラ１６０４から確認することを求める。

【0157】

図１７Ａは、図１と関連して記載されるようなシステムを使用して、ＳｏＣ ２００上にマッピングされるアプリケーション１７００の一例を示している。例示の目的で、ＳｏＣ ２００の異なるサブシステムのサブセットのみが示される。アプリケーション１７００は、示される接続性を有するノードＡ、Ｂ、Ｃ、Ｄ、Ｅ、およびＦを含む。以下の実施例６は、アプリケーション１７００を指定するのに使用されてもよいソースコードの例を示す。

【0158】

一態様では、アプリケーション１７００は、複数のノードを含むデータフローグラフとして指定される。各ノードは、単一の命令とは対照的な関数に対応する計算を表す。ノードは、データフローを表すエッジによって相互接続される。ノードのハードウェア実装は、該ノードに対する各入力からのデータ受信に応答してのみ実行してもよい。ノードは、一般に非停止方式で実行する。アプリケーション１７００によって指定されるデータフローグラフは、逐次プログラムとは対照的に、ＳｏＣ ２００に実装される並列仕様を表す。システムは、アプリケーション１７００（例えば、実施例１に示されるようなグラフ形式）で動作して、様々なノードをＳｏＣ ２００の適切なサブシステムにマッピングして実装することができる。

【0159】

一例では、アプリケーション１７００は、Ｃおよび／またはＣ＋＋などの高次プログラミング言語（ＨＬＬ）で指定される。示されるように、逐次プログラムを作成するのに便利に使用されるＨＬＬで指定されるが、アプリケーション１７００はデータフローグラフであり、並列仕様である。システムは、データフローグラフを、またそのため、アプリケーション１７００を構築するのに使用される、クラスライブラリを提供することができる。データフローグラフは、ユーザによって定義され、ＳｏＣ ２００のアーキテクチャ上にコンパイルされる。クラスライブラリは、アプリケーション１７００を構築するのに使用することができるグラフ、ノード、およびエッジに対する事前定義されたクラスおよび構成子を有するヘルパーライブラリとして実装されてもよい。アプリケーション１７００は、ＳｏＣ ２００上で有効に実行し、ＳｏＣ ２００のＰＳ ２１２で実行する代表オブジェクトを含む。ＰＳ ２１２で実行するアプリケーション１７００のオブジェクトは、ＳｏＣ ２００上で、例えばＰＬ ２１４内、ＤＰＥアレイ２０２内、および／またはハードワイヤード回路ブロック２１０内で稼働する実際の計算を指示し監視するのに使用されてもよい。

【0160】

本開示内で記載する発明の構成によれば、アクセラレータ（例えば、ＰＬノード）は、データフローグラフ（例えば、アプリケーション）のオブジェクトとして表されてもよい。システムは、ＰＬノードを自動的に合成し、合成されたＰＬノードを接続してＰＬ ２１４に実装することができる。対照的に、従来のＥＤＡシステムでは、ユーザは、逐次実行の意味論を利用するハードウェアアクセラレーションのためのアプリケーションを指定する。ハードウェアで加速する関数は関数呼出しによって指定される。ハードウェア加速する関数に対するインターフェース（例えば、この例ではＰＬノード）は、データフローグラフでの接続とは対照的に、関数呼出し、および関数呼出しで提供される様々な因数によって定義される。

【0161】

実施例６のソースコードに示されるように、ノードＡおよびＦはＰＬ ２１４に実装するように規定され、ノードＢ、Ｃ、Ｄ、およびＥはＤＰＥアレイ２０２内に実装するように規定される。ノードの接続性はソースコードのデータ転送エッジによって指定される。実施例６のソースコードはまた、トップレベルのテストベンチ、およびＰＳ ２１２で実行される制御プログラムを指定する。

【0162】

図１７Ａに戻ると、アプリケーション１７００はＳｏＣ ２００上にマッピングされる。図示されるように、ノードＡおよびＦはＰＬ ２１４上にマッピングされる。網掛けしたＤＰＥ ２０４－１３および２０４－１４は、ノードＢ、Ｃ、Ｄ、およびＥがマッピングされるＤＰＥ ２０４を表す。例えば、ノードＢおよびＣはＤＰＥ ２０４－１３上にマッピングされ、ノードＤおよびＥはＤＰＥ ２０４－４上にマッピングされる。ノードＡおよびＦは、ＰＬ ２１４に実装され、ＰＬ ２１４、特にＳｏＣインターフェースブロック２０６のタイルおよびスイッチ、介在するＤＰＥ ２０４のＤＰＥ相互接続部のスイッチを通り、ならびに選択された近接ＤＰＥ ２０４の特定のメモリを使用するルーティングを介して、ＤＰＥ ２０４－１３および２０４－４４に接続される。

【0163】

ＤＰＥ ２０４－１３に対して生成されるバイナリは、ＤＰＥ ２０４－１３が、ノードＢおよびＣに対応する計算、ならびにＤＰＥ ２０４－１３とＤＰＥ ２０４－１４との間およびＤＰＥ ２０４－１３とＤＰＥ ２０４－３との間にデータパスを確立するコンフィギュレーションデータを、実装するのに必要なオブジェクトコードを含む。ＤＰＥ ２０４－４に対して生成されるバイナリは、ＤＰＥ ２０４－４が、ノードＤおよびＥに対応する計算、ならびにＤＰＥ ２０４－１４およびＤＰＥ ２０４－５とのデータパスを確立するコンフィギュレーションデータを、実装するのに必要なオブジェクトコードを含む。

【0164】

他のバイナリが、ＤＰＥ ２０４－１３およびＤＰＥ ２０４－４をＳｏＣインターフェースブロック２０６に接続するため、ＤＰＥ ２０４－３、２０４－５、２０４－６、２０４－７、２０４－８、および２０４－９など、他のＤＰＥ ２０４に対して生成される。明らかに、かかるバイナリは、かかる他のＤＰＥ ２０４が他の計算を実装する（割り当てられるアプリケーションのノードを有する）場合、任意のオブジェクトコードを含む。

【0165】

この例では、ハードウェアコンパイラ１６０６は、ＤＰＥ ２０４－１４およびノードＦを接続するルートが長いことにより、タイミングの制約を満たすハードウェア部分の実装を生成することができない。本開示内で、アプリケーションのハードウェア部分における実装の特定の状態は、ハードウェア設計の状態と呼ばれることあがり、ハードウェア設計は、実装フロー全体を通して生成および／または更新される。ＳｏＣインターフェースブロックソリューションは、例えば、ノードＦに対する信号交差をＤＰＥ ２０４－９の下方にあるＳｏＣインターフェースブロックのタイルに配分してもよい。その場合、ハードウェアコンパイラ１６０６は、要求されたＳｏＣインターフェースブロックの制約をＤＰＥコンパイラ１６０２に提供して、ノードＦに対するＳｏＣインターフェースブロック２０６を通る交差をＤＰＥ ２０４－４に近付けるよう要求することができる。例えば、ハードウェアコンパイラ１６０６からの要求されたＳｏＣインターフェースブロックの制約は、ＤＰＥ ２０４－４に対する論理的接続がＳｏＣインターフェースブロック２０６内のＤＰＥ ２０４－４直下のタイルにマッピングされるよう要求してもよい。このリマッピングは、ハードウェアコンパイラがノードＦをＤＰＥ ２０４－４により近づけて、タイミングを改善することを可能にするであろう。

【0166】

図１７Ｂは、ＳｏＣ ２００上へのアプリケーション１７００の別のマッピング例を示している。図１７Ｂは、図１７Ａに示されるものの代替であって更に詳細な例を示している。図１７Ｂは、例えば、ＤＰＥアレイ２０２の特定のＤＰＥ ２０４に対するアプリケーション１７００のノードのマッピング、アプリケーション１７００のノードがマッピングされるＤＰＥ ２０４間で確立された接続性、アプリケーション１７００のノードに対するＤＰＥ ２０４のメモリモジュール内のメモリの配分、ＤＰＥ ２０４のメモリおよびコアインターフェース（例えば、４２８、４３０、４３２、４３４、４０２、４０４、４０６、および４０８）に対する（両矢印によって表される）、ならびに／あるいはＤＰＥコンパイラ１６０２によって実施されるような、ＤＰＥ相互接続部３０６のストリームスイッチに対するデータ転送のマッピングを示す。

【0167】

図１７Ｂの例では、メモリモジュール１７０２、１７０６、１７１０、１７１４、および１７１８は、コア１７０４、１７０８、１７１２、１７１６、および１７２０とともに示される。コア１７０４、１７０８、１７１２、１７１６、および１７２０はそれぞれ、プログラムメモリ１７２２、１７２４、１７２６、１７２８、および１７３０を含む。上側の行では、コア１７０４およびメモリモジュール１７０６がＤＰＥ ２０４を形成し、コア１７０８およびメモリモジュール１７１０が別のＤＰＥ ２０４を形成する。下側の行では、メモリモジュール１７１４およびコア１７１６がＤＰＥ ２０４を形成し、メモリ１７１８およびコア１７２０が別のＤＰＥ ２０４を形成する。

【0168】

図示されるように、ノードＡおよびＦはＰＬ ２１４にマッピングされる。ノードＡは、メモリモジュール１７０２のストリームスイッチおよびアービタを用いて、メモリモジュール１７０２のメモリバンク（例えば、メモリバンクの網掛け部分）に接続される。ノードＢおよびＣはコア１７０４にマッピングされる。ノードＢおよびＣを実装するための命令はプログラムメモリ１７２２に格納される。ノードＤおよびＥはコア１７１６にマッピングされ、ノードＤおよびＥを実装するための命令はプログラムメモリ１７２８に格納される。ノードＢは、コア・メモリ間インターフェースを介して、メモリモジュール１７０２のメモリバンクの網掛け部分に配分され該部分にアクセスし、ノードＣは、コア・メモリ間インターフェースを介して、メモリモジュール１７０６のメモリバンクの網掛け部分に配分され該部分にアクセスする。ノードＢ、Ｃ、およびＥは、コア・メモリ間インターフェースを介して、メモリモジュール１７１４のメモリバンクの網掛け部分に配分され、該部分にアクセスすることができる。ノードＤは、コア・メモリ間インターフェースを介して、メモリモジュール１７１８のメモリバンクの網掛け部分にアクセスすることができる。ノードＦは、アービタおよびストリームスイッチを介してメモリモジュール１７１８に接続される。

【0169】

図１７Ｂは、アプリケーションのノード間の接続性が、コア間のメモリおよび／またはメモリを共有するコアインターフェースを使用して、またＤＰＥ相互接続部３０６を使用して、実装されてもよいことを示す。

【0170】

図１８は、ＳｏＣ ２００上にマッピングされている別のアプリケーションの実装例を示している。例示の目的で、ＳｏＣ ２００の異なるサブシステムのサブセットのみが示される。この例では、ＰＬ ２１４にそれぞれ実装されているノードＡおよびＦに対する接続は、ＮｏＣ ２０８を通してルーティングされる。ＮｏＣ ２０８は、イングレス／イグレス点１８０２、１８０４、１８０６、１８０８、１８１０、１８１２、１８１４、および１８１６（例えば、ＮＭＵ／ＮＳＵ）を含む。図１８の例は、ノードＡがイングレス／イグレス点１８０２の比較的近くに位置し、揮発性メモリ１３４にアクセスするノードＦが、ＰＬ ２１４を通ってイングレス／イグレス点１８１６に達する長いルートを有する場合を示している。ハードウェアコンパイラ１６０６が、ノードＦをイングレス／イグレス点１８１６の近くに配置することができない場合、ハードウェアコンパイラ１６０６は、更新されたＮｏＣソリューションをＮｏＣコンパイラ１６０４から要求してもよい。その場合、ハードウェアコンパイラ１６０６は、ＮｏＣの制約を含むＮｏＣコンパイラ１６０４を呼び出して、ノードＦに対する異なるイングレス／イグレス点、例えばイングレス／イグレス点１８１２を指定する、更新されたＮｏＣソリューションを生成することができる。ノードＦに対する異なるイングレス／イグレス点は、ハードウェアコンパイラ１６０６が、更新されたＮｏＣソリューションで指定される新しく規定されたイングレス／イグレス点のより近くにノードＦを配置し、ＮｏＣ ２０８で利用可能なより高速のデータパスを利用することを可能にするであろう。

【0171】

図１９は、図１と関連して記載されるシステムによって実行可能なソフトウェアアーキテクチャ１９００の別の例を示している。例えば、アーキテクチャ１９００は、図１のプログラムモジュール１２０の１つまたは複数として実装されてもよい。図１９の例では、アプリケーション１９０２はＳｏＣ ２００内に実装されるものとする。

【0172】

図１９の例では、ユーザは、システムによって提供されるユーザインターフェース１９０６と対話することができる。ユーザインターフェース１９０６と対話する際、ユーザは、アプリケーション１９０２、アプリケーション１９０２に対する性能および分割の制約１９０４、ならびにベースプラットフォーム１９０８を指定または提供してもよい。

【0173】

アプリケーション１９０２は、ＳｏＣ ２００で利用可能な異なるサブシステムにそれぞれ対応する、複数の異なる部分を含んでもよい。アプリケーション１９０２は、例えば、実施例６と関連して記載したように指定されてもよい。アプリケーション１９０２は、ＤＰＥアレイ２０２に実装されるソフトウェア部分と、ＰＬ ２１４に実装されるハードウェア部分とを含む。アプリケーション１９０２は、任意に、ＰＳ ２１２に実装される追加のソフトウェア部分と、ＮｏＣ ２０８に実装される部分とを含んでもよい。

【0174】

（性能および分割の制約１９０４のうち）分割の制約は、任意に、アプリケーション１９０２の様々なノードが実装される位置またはサブシステムを指定する。例えば、分割の制約は、アプリケーション１９０２のノード毎に、ノードがＤＰＥアレイ２０２またはＰＬ ２１４のどちらに実装されるかを示してもよい。他の例では、位置の制約は、より具体的または詳細な情報をＤＰＥコンパイラ１６０２に提供して、カーネルをＤＰＥに対して、ネットワークまたはデータフローをストリームスイッチに対して、バッファをＤＰＥのメモリモジュールおよび／またはメモリモジュールのバンクに対してマッピングするのを実施することができる。

【0175】

実例として、アプリケーションの実装は特定のマッピングを要することがある。例えば、カーネルの複数のコピーがＤＰＥアレイに実装され、カーネルの各コピーが異なるデータセットで同時に動作するアプリケーションでは、ＤＰＥアレイの異なるＤＰＥで実行するカーネルの全てのコピーに対して、データセットを同じ相対アドレス（メモリ内の位置）に配置することが好ましい。これは位置の制約を使用して遂行されてもよい。この条件がＤＰＥコンパイラ１６０２によって守られる場合、カーネルの各コピーは、ＤＰＥアレイの複数の異なるＤＰＥにわたって同じプログラミングを複製するのではなく、別個にまたは独立してプログラムされなければならない。

【0176】

別の実例は、位置の制約を、ＤＰＥの間でカスケードインターフェースを利用するアプリケーションに対して課すものである。カスケードインターフェースは各行で一方向に流れるので、カスケードインターフェースを使用して結合されたＤＰＥのチェーンの始まりを、カスケードインターフェースが失われているＤＰＥ（例えば、角のＤＰＥ）で、またはＤＰＥアレイの他の場所に簡単に複製できない位置（例えば、行の最後のＤＰＥ）で開始しないのが好ましいことがある。位置の制約は、アプリケーションのＤＰＥのチェーンの始まりを特定のＤＰＥで開始させることができる。

【0177】

（性能および分割の制約１９０４のうち）性能の制約は、ＤＰＥアレイ２０２またはＰＬ ２１４のどちらかにかかわらず、ノードの実装によって達成される、出力要件、レイテンシ要件、タイミング、および／またはデータスループットなどの様々なメトリックを指定してもよい。

【0178】

ベースプラットフォーム１９０８は、ＳｏＣ ２００がその上で結合される回路基板上の回路類と相互作用する、および／または該回路類に接続する、ＳｏＣ ２００に実装されるインフラストラクチャ回路類の記述である。ベースプラットフォーム１９０８は合成可能であってもよい。ベースプラットフォーム１９０８は、例えば、ＳｏＣ ２００の外（例えば、ＳｏＣ ２００の外部）から信号を受信し、信号をＳｏＣ ２００の外のシステムおよび／または回路類に提供する、ＳｏＣ ２００内に実装される回路類を指定する。一例として、ベースプラットフォーム１９０８は、図１のホストシステム１０２および／またはコンピューティングノード１００と通信するペリフェラルコンポーネントインターコネクトエクスプレス（ＰＣＩｅ）ノード、揮発性メモリ１３４および／または不揮発性メモリ１３６にアクセスするメモリコントローラもしくはコントローラ、ならびに／あるいはＤＰＥアレイ２０２および／またはＰＬ ２１４をＰＣＩｅノードと結合する内部インターフェースなどの他のリソースなど、回路リソースを指定してもよい。ベースプラットフォーム１９０８によって指定された回路類は、特定のタイプの回路基板を所与として、ＳｏＣ ２００に実装されてもよい任意のアプリケーションに対して利用可能である。これに関して、ベースプラットフォーム１９０８は、ＳｏＣ ２００が結合される特定の回路基板に特有である。

【0179】

一例では、パーティショナ１９１０は、アプリケーション１９０２の各部分が実装されるＳｏＣ ２００のサブシステムに基づいて、アプリケーション１９０２の異なる部分を分離することができる。一例の実装では、パーティショナ１９１０は、ユーザが、アプリケーション１９０２の異なる部分（例えば、ノード）のどれがＳｏＣ ２００の異なるサブシステムそれぞれに対応するかを示す入力を提供する、ユーザ指向のツールとして実装される。提供される入力は、例えば、性能および分割の制約１９０４であってもよい。例示の目的で、パーティショナ１９１０はアプリケーション１９０２を、ＰＳ ２１２で実行するＰＳ部分１９１２と、ＤＰＥアレイ２０２で実行するＤＰＥアレイ部分１９１４と、ＰＬ ２１４に実装されるＰＬ部分１９１６と、ＮｏＣ ２０８に実装されるＮｏＣ部分１９３６とに分割する。一態様では、パーティショナ１９１０は、ＰＳ部分１９１２、ＤＰＥアレイ部分１９１４、ＰＬ部分１９１６、およびＮｏＣ部分１９３６をそれぞれ、別個のファイルまたは別個のデータ構造として生成することができる。

【0180】

図示されるように、異なるサブシステムに対応する異なる部分はそれぞれ、サブシステム特定の異なるコンパイラによって処理される。例えば、ＰＳコンパイラ１９１８は、ＰＳ部分１９１２をコンパイルして、ＰＳ ２１２によって実行可能なオブジェクトコードを含む、１つまたは複数のバイナリを生成することができる。ＤＰＥコンパイラ１６０２は、ＤＰＥアレイ部分１９１４をコンパイルして、異なるＤＰＥ ２０４によって実行可能なオブジェクトコード、アプリケーションデータ、および／またはコンフィギュレーションデータを含む、１つまたは複数のバイナリを生成することができる。ハードウェアコンパイラ１６０６は、実装フローをＰＬ部分１９１６に対して実施して、ＳｏＣ ２００にロードしてＰＬ部分１９１６をＰＬ ２１４に実装することができる、コンフィギュレーションビットストリームを生成することができる。本明細書で定義されるように、「実装フロー」という用語は、配置およびルーティング、ならびに任意に合成が実施されるプロセスを意味する。ＮｏＣコンパイラ１６０４は、ＮｏＣ ２０８にロードされると、アプリケーション１９０２の様々なマスタおよびスレーブを接続するデータパスを中に作成する、ＮｏＣ ２０８のコンフィギュレーションデータを指定するバイナリを生成することができる。コンパイラ１９１８、１６０２、１６０４、および／または１６０６によって生成されるこれらの異なる出力は、バイナリおよびコンフィギュレーションビットストリーム１９２４として示される。

【0181】

特定の実装では、コンパイラ１９１８、１６０２、１６０４、および／または１６０６のうち特定のものが、動作中互いに通信することができる。アプリケーション１９０２で動作する設計フロー中の様々な段階で通信することによって、コンパイラ１９１８、１６０２、１６０４、および／または１６０６はソリューションへと収束することができる。図１９の例では、ＤＰＥコンパイラ１６０２およびハードウェアコンパイラ１６０６は、動作中、アプリケーション１９０２の部分１９１４および１９１６をそれぞれコンパイルしながら通信することができる。ハードウェアコンパイラ１６０６およびＮｏＣコンパイラ１６０４は、動作中、アプリケーション１９０２の部分１９１６および１９３６をそれぞれコンパイルしながら通信することができる。ＤＰＥコンパイラ１６０２はまた、ＮｏＣルーティングソリューションおよび／または更新されたＮｏＣルーティングソリューションを得るため、ＮｏＣコンパイラ１６０４を呼び出すことができる。

【0182】

結果として得られるバイナリおよびコンフィギュレーションビットストリーム１９２４は、様々な異なる対象のいずれかに提供されてもよい。例えば、結果として得られるバイナリおよびコンフィギュレーションビットストリーム１９２４は、シミュレーションプラットフォーム１９２６、ハードウェアエミュレーションプラットフォーム１９２８、ＲＴＬシミュレーションプラットフォーム１９３０、および／または対象ＩＣ １９３２に提供されてもよい。ＲＴＬシミュレーションプラットフォーム１９３０の場合、ハードウェアコンパイラ１９２２は、ＲＴＬシミュレーションプラットフォーム１９３０でシミュレートされてもよい、ＰＬ部分１９１６に対してＲＴＬを出力するように構成されてもよい。

【0183】

シミュレーションプラットフォーム１９２６、エミュレーションプラットフォーム１９２８、ＲＴＬシミュレーションプラットフォーム１９３０、および／または対象ＩＣ １９３２におけるアプリケーション１９０２の実装から得られた結果は、性能プロファイラおよびデバッガ１９３４に提供されてもよい。性能プロファイラおよびデバッガ１９３４からの結果は、ユーザがアプリケーション１９０２の実行および／またはシミュレーションの結果を見ることができる、ユーザインターフェース１９０６に提供されてもよい。

【0184】

図２０は、ＳｏＣ２００内でアプリケーションを実装するためのデザインフローを実施する例示的方法２０００を示している。方法２０００は、図１に関連して記載されるように、システムによって実施することができる。システムは、図１６または図１９に関連して記載されるように、ソフトウェアアーキテクチャを実行することができる。

【0185】

ブロック２００２では、システムはアプリケーションを受信する。アプリケーションは、ＳｏＣ２００のＤＰＥアレイ２０２内での実装のためのソフトウェア部分、およびＳｏＣ２００のＰＬ２１４内での実装のためのハードウェア部分を特定することができる。

【0186】

ブロック２００４では、システムは、アプリケーションの論理アーキテクチャを生成することが可能である。例えば、ＤＰＥコンパイラ１６０２は、システムによって実行されるように、ＤＰＥアレイ２０２内に実装されるアプリケーションのソフトウェア部分およびあらゆる高レベルユーザ特定メトリックに基づき、論理アーキテクチャを生成することが可能である。ＤＰＥコンパイラ１６０２はまた、ＳｏＣインターフェースブロック２０６の物理データパスへＤＰＥアレイ２０２内のおよびそこからの接続のマッピングを特定するＳｏＣインターフェースブロックソリューションを生成することが可能である。

【0187】

別の態様では、論理アーキテクチャおよびＳｏＣインターフェースブロックソリューションを生成する際に、ＤＰＥコンパイラ１６０２は、特定のＤＰＥ２０４へのＤＰＥアレイ２０２内に実装されるアプリケーションのノード（「ＤＰＥノード」と呼ぶ）の初期マッピングを生成することが可能である。ＤＰＥコンパイラ１６０２は任意選択では、ＮｏＣコンパイラ１６０４にグローバルメモリ用ＮｏＣトラフィックを提供することによって、グローバルメモリ（例えば、揮発性メモリ１３４）へのアプリケーションのグローバルメモリデータ構造の初期マッピングおよびルーティングを生成する。論じたように、ＮｏＣコンパイラ１６０４は、受信したＮｏＣトラフィックからＮｏＣソリューションを生成することが可能である。初期マッピングおよびルーティングを使用して、ＤＰＥコンパイラ１６０２は、ＤＰＥ部分の初期実装を有効化するためにＤＰＥ部分をシミュレーションすることが可能である。ＤＰＥコンパイラ１６０２は、ＳｏＣインターフェースブロックソリューション内で使用される各ストリームチャネルに対応するハードウェアコンパイラ１６０６へシミュレーションによって生成されるデータを出力することが可能である。

【0188】

一態様では、ＤＰＥコンパイラ１６０２によって行われるように、論理アーキテクチャを生成することにより、図１９に関連して前に記載したパーティションを実装する。様々な例示的スキームは、各それぞれのコンパイラに割り当てられたアプリケーションの部分をコンパイルしながら、図１９での異なるコンパイラ（ＤＰＥコンパイラ１６０２、ハードウェアコンパイラ１６０６、およびＮｏＣコンパイラ１６０４）がどのように決定および制約を交換するかを示している。様々な例示的スキームは更に、決定および／または制約がどのように論理的にＳｏＣ２００の異なるサブシステムにわたるかを示している。

【0189】

ブロック２００６では、システムは、ハードウェア部分のブロック図を構築することが可能である。例えば、ハードウェアコンパイラ１６０６は、システムによって実行されるように、ブロック図を生成することが可能である。ブロック図は、ＳｏＣ２００用のベースプラットフォームと、論理アーキテクチャによって特定されるような、アプリケーションのハードウェア部分を組み合わせる。例えば、ハードウェアコンパイラ１６０６は、ブロック図を生成する際に、ハードウェア部分およびベースプラットフォームを接続することが可能である。更に、ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロックソリューションに基づいて、ＳｏＣインターフェースブロックにアプリケーションのハードウェア部分に対応するＩＰコアを接続するためにブロック図を生成することが可能である。

【0190】

例えば、論理アーキテクチャによって特定されるように、アプリケーションのハードウェア部分内の各ノードは、特定のＲＴＬコア（例えば、カスタムＲＴＬのユーザ提供または特定部分）または利用可能なＩＰコアにマッピングすることができる。ユーザによって特定されているコアへのノードのマッピングで、ハードウェアコンパイラ１６０６は、ベースプラットフォームの様々な回路ブロック、論理アーキテクチャ毎にＤＰＥアレイ２０２とインターフェースするために必要なＰＬ２１４のあらゆるＩＰコア、および／またはＰＬ２１４内に実装されるあらゆる追加のユーザ特定ＩＰコアおよび／またはＲＴＬコアを特定するためのブロック図を構築することが可能である。ユーザによって手動で挿入することができる追加のＩＰコアおよび／またはＲＬＴコアは、これに限らないが、データ幅変換ブロック、ハードウェアバッファ、および／またはクロックドメイン論理を含んでいる。一態様では、ブロック図の各ブロックは、ＰＬ２１４内に実装される特定のコア（例えば、回路ブロック）に対応することができる。ブロック図は、ＳｏＣインターフェースブロックソリューションおよび論理アーキテクチャから判断されるように、ＰＬ内に実装されるコアのコネクティビティ、およびＮｏＣ２０８および／またはＳｏＣインターフェースブロック２０６の物理リソースとのコアのコネクティビティを特定する。

【0191】

一態様では、ハードウェアコンパイラ１６０６はまた、論理アーキテクチャ毎にＮｏＣトラフィックを作り出し、ＮｏＣソリューションを得るためにＮｏＣコンパイラ１６０４を実行することによって、ＰＬ２１４のコアとグローバルメモリ（例えば、揮発性メモリ１３４）の間の論理接続を作り出すことが可能である。一実施例では、ハードウェアコンパイラ１６０６は、ＰＬ２１４の能力を有効化して、ブロック図および論理接続を実装するように、論理接続をルーティングすることが可能である。別の態様では、ハードウェアコンパイラ１６０６は、実際のデータトラフィックでブロック図の機能を有効化するために、シミュレーションの一部として、１つまたは複数のデータトラフィック生成器でＳｏＣインターフェースブロックトレース（例えば、以下により詳細に記載する）を使用することが可能である。

【0192】

ブロック２００８では、システムは、ブロック図上で実装フローを実施する。例えば、ハードウェアコンパイラは、ＳｏＣ２００内にロードすることができる設定ビットストリームを生成して、ＰＬ２１４内のアプリケーションのハードウェア部分を実装するために、ブロック図上で合成、必要に応じて、配置、およびルーティングを伴う実装フローを実施することが可能である。

【0193】

ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロックソリューションおよびＮｏＣソリューションを使用して、ブロック図上で実装フローを実施することが可能である。例えば、ＳｏＣインターフェースブロックソリューションは、特定のＤＰＥ２０４がＰＬ２１４と通信するＳｏＣインターフェースブロック２０６の特定のストリームチャネルを特定するので、プレイサーは、ブロックが接続されるＳｏＣインターフェースブロック２０６の特定のストリームチャネル近くに（例えば、特定の距離内に）ＳｏＣインターフェースブロック２０６を通してＤＰＥ２０４への接続を有するブロック図のブロックを配置することが可能である。ブロックのポートは、例えば、ＳｏＣインターフェースブロックソリューションによって特定されるストリームチャネルと相関させることができる。ハードウェアコンパイラ１６０６はまた、ＳｏＣインターフェースブロックソリューションから判断されるように、ポートに連結された（１つまたは複数の）特定のストリームチャネルに接続するＰＬ２１４のＢＬＩへのポートへ入力されるおよび／またはそこから出力される信号をルーティングすることによって、ＳｏＣインターフェースブロック２０６に接続するブロック図のブロックのポート間の接続をルーティングすることが可能である。

【0194】

同様に、ＮｏＣソリューションは、ＰＬ２１４内の回路ブロックが接続する特定の入口／出口ポイントを特定するので、プレイサーは、ブロックが接続する特定の入口／出口ポイント近くに（例えば、特定の距離内に）ＮｏＣ２０８への接続を有するブロック図のブロックを配置することが可能である。ブロックのポートは、例えば、ＮｏＣソリューションの入口／出口ポイント内で相関させることができる。ハードウェアコンパイラ１６０６はまた、ＮｏＣソリューションから判断されるように、ポートに論理的に結合されたＮｏＣ２０８の入口／出口ポイントへのポートへ入力されるおよび／またはそこから出力される信号をルーティングすることによって、ＮｏＣ２０８の入口／出口ポイントに接続するブロック図のブロックのポート間の接続をルーティングすることが可能である。ハードウェアコンパイラ１６０６は更に、ＰＬ２１４内のブロックのポートを互いに接続するあらゆる信号をルーティングすることが可能である。いくつかのアプリケーションでは、しかし、ＮｏＣ２０８は、ＤＰＥアレイ２０２とＰＬ２１４の間でデータを伝達するために使用することができない。

【0195】

ブロック２０１０では、実装フロー中、ハードウェアコンパイラは任意選択では、ＤＰＥコンパイラ１６０２および／またはＮｏＣコンパイラ１６０４と設計データを交換する。例えば、ハードウェアコンパイラ１６０６、ＤＰＥコンパイラ１６０２、およびＮｏＣコンパイラ１６０４は、１回ベース、必要に応じて、または反復または繰り返しベースで、図１６に関連して記載するように、設計データを交換することが可能である。ブロック２０１０は任意選択で実施することができる。ハードウェアコンパイラ１６０６は、例えば、ブロック図の構築前にまたはその間に、配置の前におよび／またはその間に、および／またはルーティング前におよび／またはその間に、ＤＰＥコンパイラ１６０２および／またはＮｏＣコンパイラ１６０４と設計データを交換することが可能である。

【0196】

ブロック２０１２では、システムは、ハードウェアパッケージとして、ハードウェアコンパイラ１６０６によって生成される最終ハードウェア設計をエクスポートする。ハードウェアパッケージは、ＰＬ２１４をプログラミングするために使用される設定ビットストリームを含む。ハードウェアパッケージは、アプリケーションのハードウェア部分により生成される。

【0197】

ブロック２０１４では、ユーザは、ハードウェアパッケージを使用して新しいプラットフォームを設定する。ユーザは、ユーザ提供設定に基づいて新しいプラットフォームの生成を開始する。プラットフォームは、ハードウェアパッケージを使用するシステムによって生成されるように、アプリケーションのソフトウェア部分をコンパイルするために使用される。

【0198】

ブロック２０１６では、システムは、ＤＰＥアレイ２０２内での実装のためにアプリケーションのソフトウェア部分をコンパイルする。例えば、システムは、ＤＰＥアレイ２０２の様々なＤＥＰ２０４内にロードすることができる１つまたは複数のバイナリを生成するために、ＤＰＥコンパイラ１６０２を実行する。ＤＰＥ２０４用のバイナリは、ＤＰＥ２０４用のオブジェクトコード、アプリケーションデータ、および設定データを含むことができる。設定ビットストリームおよびバイナリが生成されると、システムは、その中にアプリケーションを実装するために、ＳｏＣ２００内に設定ビットストリームおよびバイナリをロードすることが可能である。

【0199】

別の態様では、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２へハードウェア実装を提供することが可能である。ＤＰＥコンパイラ１６０２は、実装フローを実施する際に、ハードウェアコンパイラ１６０６によって信頼された最終ＳｏＣインターフェースブロックソリューションを抽出することが可能である。ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６によって使用される同じＳｏＣインターフェースブロックソリューションを使用してコンピレーションを実施する。

【0200】

図２０の実施例では、アプリケーションの各部分は、サブシステム特有コンパイラによって解決される。コンパイラは、アプリケーションに対して実施されるように、様々なサブシステム（例えば、ＳｏＣインターフェースブロック）間のインターフェースが適合および一貫していることを保証するために、設計データ、例えば、制約および／または提案されたソリューションを通信することが可能である。図２０に特には示さないが、ＮｏＣコンパイラ１６０４はまた、アプリケーション内で使用される場合に、ＮｏＣ２０８をプログラミングするためにバイナリを生成するように呼び出すことができる。

【0201】

図２１は、ＳｏＣ２００内にアプリケーションを実装するために設計フローを実施する別の例示的方法２１００を示している。方法２１００は、図１に関連して記載されたようなシステムによって実施することができる。システムは、図１６または図１９に関連して記載されたようなソフトウェアアーキテクチャを実行することができる。方法２１００は、システムがアプリケーションを受信するブロック２１０２内で開始することができる。アプリケーションは、ＳｏＣ２００内に実装されるデータフローグラフとして特定することができる。アプリケーションは、ＤＰＥアレイ２０２内での実装のためのソフトウェア部分、ＰＬ２１４内での実装のためのハードウェア部分、およびＳｏＣ２００のＮｏＣ２０８内での実装のためのデータ転送を含むことができる。アプリケーションはまた、ＰＳ２１２内での実装のための別のソフトウェア部分を含むことができる。

【0202】

ブロック２１０４では、ＤＰＥコンパイラ１６０２は、論理アーキテクチャ、ＳｏＣインターフェースブロックソリューション、およびアプリケーションからのＳｏＣインターフェースブロックトレースを生成することが可能である。論理アーキテクチャは、ＤＰＥアレイ２０２内での実装のために指定されたアプリケーションのソフトウェア部分を実装するために必要なＤＰＥ２０４、およびＤＰＥ２０４とインターフェースするのに必要なＰＬ２１４内で実装されるあらゆるＩＰコアに基づくことができる。記したように、ＤＰＥコンパイラ１６０２は、ＤＰＥコンパイラ１６０２がＤＰＥアレイ２０２への（アプリケーションのソフトウェア部分の）ノードの初期マッピングを実施する、初期ＤＰＥソリューションを生成することが可能である。ＤＰＥコンパイラ１６０２は、ＳｏＣインターフェースブロック２０６の物理リソース（例えば、ストリームチャネル）へ論理リソースをマッピングする初期ＳｏＣインターフェースブロックソリューションを生成することが可能である。一態様では、ＳｏＣインターフェースブロックソリューションは、データ転送からＮｏＣコンパイラ１６０４によって生成される初期ＮｏＣソリューションを使用して生成することができる。ＤＰＥコンパイラ１６０２は更に、ＳｏＣインターフェースブロック２０６を通したデータフローをシミュレーションするために、ＳｏＣインターフェースブロックソリューションで初期ＤＰＥソリューションをシミュレーションすることが可能である。ＤＰＥコンパイラ１６０２は、図２１に示した設計フロー中のその後の使用のために、「ＳｏＣインターフェースブロックトレース」としてのシミュレーション中にＳｏＣインターフェースブロックを通してデータ転送を捕捉することが可能である。

【0203】

ブロック２１０４では、ハードウェアコンパイラ１６０６は、ＰＬ２１４内に実装されるアプリケーションのハードウェア部分のブロック図を生成する。ハードウェアコンパイラ１６０６は、論理アーキテクチャおよびＳｏＣインターフェースブロックソリューションに基づいてブロック図を、任意選択では、論理アーキテクチャによって特定される回路ブロックでブロック図内に含まれるユーザによって特定される追加のＩＰコアを生成する。一態様では、ユーザは、このような追加のＩＰコアを手動で挿入し、論理アーキテクチャ内で特定されるハードウェア記述の他の回路ブロックにＩＰコアを接続する。

【0204】

ブロック２１０６では、ハードウェアコンパイラ１６０６は任意選択では、１つまたは複数のユーザ特定ＳｏＣインターフェースブロック制約を受信し、ＤＰＥコンパイラ１６０２にＳｏＣインターフェースブロック制約を提供する。

【0205】

一態様では、アプリケーションのハードウェア部分を実装する前に、ハードウェアコンパイラ１６０６は、ブロック図および論理アーキテクチャに基づいて、ＮｏＣ２０８、ＤＰＥアレイ２０２およびＰＬ２１４の間で規定された物理的接続を評価することが可能である。ハードウェアコンパイラ１６０６は、ブロック図（例えば、設計のＰＬ部分）およびＤＰＥアレイ２０２、および／またはＮｏＣ２０８の間の接続を評価するために、ブロック図のアーキテクチャシミュレーションを実施することが可能である。例えば、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２によって生成されるＳｏＣインターフェースブロックトレースを使用してシミュレーションを実施することが可能である。例示的および非限定的実施例として、ハードウェアコンパイラ１６０６は、ブロック図のＳｙｓｔｅｍＣシミュレーションを実施することが可能である。シミュレーションでは、データトラフィックが、ブロック図のために、およびＳｏＣインターフェースブロックトレースを使用して、ＰＬ２１４およびＤＰＥアレイ２０２（ＳｏＣインターフェースブロック２０６により）および／またはＮｏＣ２０８の間のストリームチャネル（例えば、物理的接続）のために生成される。シミュレーションは、ハードウェアコンパイラ１６０６に提供されるシステムパフォーマンスおよび／またはデバッギング情報を生成する。

【0206】

ハードウェアコンパイラ１６０６は、システムパフォーマンスデータを評価することが可能である。例えば、ハードウェアコンパイラ１６０６が、システムパフォーマンスデータから、アプリケーションのハードウェア部分に対する１つまたは複数の設計測定基準が満たされていないと判断すると、ハードウェアコンパイラ１６０６は、ユーザの方向の下に１つまたは複数のＳｏＣインターフェースブロック制約を生成することが可能である。ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２へのリクエストとして、ＳｏＣインターフェースブロック制約を提供する。

【0207】

ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６によって提供されるＳｏＣインターフェースブロック制約を利用するＤＰＥアレイ２０２のＤＰＥ２０４へのアプリケーションのＤＰＥ部分の更新されたマッピングを実施することが可能である。例えば、ＰＬ２１４内のハードウェア部分が（例えば、ＮｏＣ２０８を横切ることなく）ＳｏＣインターフェースブロック２０６を通して直接、ＤＰＥアレイ２０２に接続するところにアプリケーションが実装される場合、ＤＰＥコンパイラ１６０２は、ＮｏＣコンパイラ１６０４を必要とすることなく、ハードウェアコンパイラ１６０６に対する更新されたＳｏＣインターフェースブロックソリューションを生成することが可能である。

【0208】

ブロック２１０８では、ハードウェアコンパイラ１６０６は任意選択では、１つまたは複数のユーザ特定ＮｏＣ制約を受信し、有効化のためにＮｏＣコンパイラにＮｏＣ制約を提供する。ハードウェアコンパイラ１６０６はまた、ＮｏＣコンパイラ１６０６にＮｏＣトラフィックを提供することができる。ＮｏＣコンパイラ１６０４は、受信したＮｏＣ制約および／またはＮｏＣトラフィックを使用して、更新されたＮｏＣソリューションを生成することが可能である。例えば、アプリケーションがＰＬ２１４のハードウェア部分が、ＮｏＣ２０８を通してＤＰＥアレイ２０２、ＰＳ２１２、有線回路ブロック２１０または揮発性メモリ１３４に接続するところに実装される場合、ハードウェアコンパイラ１６０６は、ＮｏＣコンパイラ１６０４へＮｏＣ制約および／またはＮｏＣトラフィックを提供することによって、ＮｏＣコンパイラ１６０４を呼ぶことが可能である。ＮｏＣコンパイラ１６０４は、更新されたＮｏＣソリューションとして、ＮｏＣ２０８を通してデータパス用のルーティング情報を更新することが可能である。更新されたルーティング情報は、更新されたルート、特に、ルートに対する入口／出口ポイントを特定することができる。ハードウェアコンパイラ１６０６は、更新されたＮｏＣソリューションを得て、これに応じて、ＤＰＥコンパイラ１６０２に提供される更新されたＳｏＣインターフェースブロック制約を生成することができる。プロセスは、本質的に反復してもよい。ＤＰＥコンパイラ１６０２およびＮｏＣコンパイラ１６０４は、ブロック２１０６および２１０８によって示されるように、同時に動作することができる。

【0209】

ブロック２１１０では、ハードウェアコンパイラ１６０６は、ブロック図上で合成を実施することが可能である。ブロック２１１２では、ハードウェアコンパイラ１６０６は、ブロック図上で配置およびルーティングを実施する。ブロック２１１４では、配置および／またはルーティングを実施しながら、ハードウェアコンパイラは、ブロック図の実装、例えば、実装フローのこれらの異なる段階のいずれかでハードウェア部分（例えば、ハードウェア設計）の実装の現在の状態が、アプリケーションのハードウェア部分に対する設計測定基準を満たすかどうかを判断することが可能である。例えば、ハードウェアコンパイラ１６０６は、現在の実装が配置の前、配置の間、ルーティングの前、またはルーティングの間に設計測定基準を満たすかどうかを判断することが可能である。アプリケーションのハードウェア部分の現在の実装が設計測定基準を満たしていないことを判断することに応じて、方法２１００はブロック２１１６に続く。あるいは、方法２１００はブロック２１２０に続く。

【0210】

ブロック２１１６では、ハードウェアコンパイラは、ＤＰＥコンパイラ１６０２に１つまたは複数のユーザ特定ＳｏＣインターフェースブロック制約を提供することが可能である。ハードウェアコンパイラ１６０６は、ＮｏＣコンパイラ１６０４へ１つまたは複数のＮｏＣ制約を任意選択で提供することが可能である。論じたように、ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６から受信した（１つまたは複数の）ＳｏＣインターフェースブロック制約を使用して、更新されたＳｏｃインターフェースブロックソリューションを生成する。ＮｏＣコンパイラ１６０４は任意選択では、更新されたＮｏＣソリューションを生成する。例えば、ＤＰＥアレイ２０２とＰＬ２１４の間の１つまたは複数のデータパスがＮｏＣ２０８を通して流れる場合に、ＮｏＣコンパイラ１６０４は呼び出すことができる。ブロック２１１８では、ハードウェアコンパイラ１６０６は、更新されたＳｏＣインターフェースブロックソリューション、および任意選択では、更新されたＮｏＣソリューションを受信する。ブロック２１１８の後に、方法２１１０はブロック２１１２に進み、ハードウェアコンパイラ１６０６は、更新されたＳＯＣインターフェースブロックソリューション、および任意選択では、更新されたＮｏＣソリューションを使用して、配置および／またはルーティングを実施し続ける。

【0211】

図２１は、コンパイラ間の設計データの交換が反復方法で実施することができることを示している。例えば、配置および／またはルーティング段階中の複数の異なるポイントのいずれかでは、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分の実施の現在の段階が確立された設計測定基準を満たしているかどうかを判断することが可能である。そうでない場合、ハードウェアコンパイラ１６０６は、ハードウェアコンパイラ１６０６が配置およびルーティングの目的で使用する更新されたＳｏＣインターフェースブロックソリューションおよび更新されたＮｏＣソリューションを得るために記載されたように、設計データの交換を開始することができる。ハードウェアコンパイラ１６０６は、ＮｏＣ２０８の設定が更新される（例えば、ＰＬ２１４からのデータが、ＮｏＣ２０８を通して他の回路ブロックに提供される、および／またはそこから受信される）場合に、ＮｏＣコンパイラ１６０４を起動させる必要があるだけであることを理解されたい。

【0212】

ブロック２１２０では、アプリケーションのハードウェア部分が設計測定基準を満たしている場合、ハードウェアコンパイラ１６０６は、ＰＬ２１４内のハードウェア部分の実装を特定する設定ビットストリームを生成する。ハードウェアコンパイラ１６０６は更に、ＤＰＥコンパイラ１６０２へ最終ＳｏＣインターフェースブロックソリューション（例えば、配置およびルーティングのために使用されるＳｏＣインターフェースブロックソリューション）を提供し、ＮｏＣコンパイラ１６０４へ配置およびルーティングのために使用された最終ＮｏＣソリューションを提供することが可能である。

【0213】

ブロック２１２２では、ＤＰＥコンパイラ１６０２は、ＤＰＥアレイ２０４のＤＰＥ２０２をプログラミングするためのバイナリを生成する。ＮｏＣコンパイラ１６０４は、ＮｏＣ２０８をプログラミングするためのバイナリを生成する。例えば、ブロック２１０６、２１０８および２１１６を通して、ＤＰＥコンパイラ１６０２およびＮｏＣコンパイラ１６０４は、増加有効化機能を実施し、使用されるＳｏＣインターフェースブロックソリューションおよびＮｏＣソリューションは、ＳｏＣインターフェースブロックおよびＮｏＣに対する完全ソリューションが判断される場合より少ないランタイムで実施することができる有効化プロシージャに基づいて生成される。ブロック２１２２では、ＤＰＥコンパイラ１６０２およびＮｏＣコンパイラ１６０４は、ＤＰＥアレイ２０２およびＮｏＣ２０８をそれぞれプログラミングするために使用される最終バイナリを生成することができる。

【0214】

ブロック２１２４では、ＰＳコンパイラ１９１８はＰＳバイナリを生成する。ＰＳバイナリは、ＰＳ２１２によって実行されるオブジェクトコードを含んでいる。ＰＳバイナリは、例えば、中に実装されるアプリケーションでＳｏＣ２００の動作を監視するために、ＰＳ２１２によって実行される制御プログラムを実装する。ＤＰＥコンパイラ１６０２はまた、ＰＳコンパイラ１９１８によってコンパイルされ、ＤＰＥアレイ２０２のＤＰＥ２０４へ読み出すおよび／または書き出すためにＰＳ２１２によって実行することができるＤＰＥアレイドライバを生成することができる。

【0215】

ブロック２１２６では、システムは、ＳｏＣ２００内に設定ビットストリームおよびバイナリを展開させることが可能である。システムは、例えば、中にアプリケーションを実装するために、ＳｏＣ２００に提供され、ＳｏＣ２００内にロードすることができるＰＤＩ内に様々なバイナリおよび設定ビットストリームを組み合わせることが可能である。

【0216】

図２２は、ハードウェアコンパイラ１６０６とＤＰＥコンパイラ１６０２の間の通信の例示的方法２２００を示している。方法２２００は、図１６、１９、２０および２１に関連して記載したハードウェアコンパイラ１６０６とＤＰＥコンパイラ１６０２の間の通信を、どのように処理することができるかの実施例を示している。方法２２００は、ハードウェアコンパイラ１６０６とＤＰＥコンパイラ１６０２の間で行われる有効化コール（例えば、有効化プロシージャ）の例示的実装を示している。方法２２００の実施例は、ハードウェアコンパイラ１６０６から提供されるＳｏＣインターフェースブロック制約に応じて、更新されたＳｏＣインターフェースブロックソリューションを生成するために、ＤＰＥアレイ２０２および／またはＮｏＣ２０８に対して完全な配置およびルーティングを実施する代替形態を提供する。方法２２００は、アプリケーションのソフトウェア部分のマッピングおよびルーティングを開始する前に、再ルーティングが試みられる増加アプローチを示している。

【0217】

方法２２００はブロック２２０２で始まることができ、ハードウェアコンパイラ１６０６が、ＤＰＥコンパイラ１６０２に１つまたは複数のＳｏＣインターフェースブロック制約を提供する。ハードウェアコンパイラ１６０６は、例えば、実装フロー中に、およびアプリケーションのハードウェア部分に対する設計測定基準が満たされていないまたは満たされないだろうことを判断したことに応じて、１つまたは複数のユーザ特定ＳｏＣインターフェースブロック制約を受信する、および／または１つまたは複数のＳｏＣインターフェースブロック制約を生成することができる。ＳｏＣインターフェースブロック制約は、アプリケーションのハードウェア部分に対する改良した結果品質（ＱｏＳ）につながることが予測されるＳｏＣインターフェースブロック２０６の物理的ストリームチャネルへの（１つまたは複数の）論理リソースの好ましいマッピングを特定することができる。

【0218】

ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２へＳｏＣインターフェースブロック制約を提供する。ハードウェアコンパイラ１６０６から提供されるＳｏＣインターフェースブロック制約は、２つの異なるカテゴリーに入ることができる。ＳｏＣインターフェースブロック制約の第１のカテゴリーは、ハード制約である。ＳｏＣインターフェースブロック制約の第２のカテゴリーは、ソフト制約である。ハード制約は、ＳｏＣ２００内にアプリケーションを実装するために満たさなければならない設計制約である。ソフト制約は、ＳｏＣ２００に対するアプリケーションの実装の際に違反することができる設計制約である。

【0219】

一実施例では、ハード制約は、ＰＬ２１４内に実装されるアプリケーションのハードウェア部分に対するユーザ特定制約である。ハード制約は、ユーザ特定制約である、位置、電力、タイミングなどのあらゆる利用可能な制約タイプを含むことができる。ソフト制約は、記載したように、ＳｏＣインターフェースブロック２０６のストリームチャネルへの（１つまたは複数の）論理リソースの特定のマッピングを特定する制約などの実装フローを通してハードウェアコンパイラ１６０６および／またはＤＰＥコンパイラ１６０２によって生成されるあらゆる利用可能な制約を含むことができる。

【0220】

ブロック２２０４では、ＤＰＥコンパイラ１６０２は、（１つまたは複数の）ＳｏＣインターフェースブロック制約を受信することに応じて、更新されたＳｏＣインターフェースブロックソリューションを生成する際に、受信したＳｏＣインターフェースブロック制約を組み込むために有効化プロセスを開始する。ブロック２２０６では、ＤＰＥコンパイラ１６０２は、アプリケーションのハードウェア部分に関連する、ハードウェアコンパイラ１６０６から受信した（１つまたは複数の）ハード制約と（１つまたは複数の）ソフト制約の間で差別化することが可能である。

【0221】

ブロック２２０８では、ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラから提供される（１つまたは複数の）ハード制約および（１つまたは複数の）ソフト制約の両方に続いて、アプリケーションのソフトウェア部分をルーティングする。ＤＰＥコンパイラ１６０２は、例えば、ＳｏＣインターフェースブロック２０６のどのストリームチャネル（例えば、タイル、ストリームスイッチ、およびポート）が、ＤＰＥアレイ２０２およびＰＬ２１４、および／またはＮｏＣ２０８の間を交差するデータパスに使用されるかを判断するために、ＤＰＥアレイ２０２のＤＰＥ２０４の間の接続、およびＤＰＥ２０４とＳｏＣインターフェースブロック２０６の間のデータパスをルーティングすることが可能である。ＤＰＥコンパイラ１６０２が、（１つまたは複数の）ハード制約および（１つまたは複数の）ソフト制約の両方に続いて、ＤＰＥアレイ２０２内の実装のためにアプリケーションのソフトウェア部分を上手にルーティングした場合、方法２２００はブロック２２１８に続く。ＤＰＥコンパイラ１６０２が、（１つまたは複数の）ハード制約および（１つまたは複数の）ソフト制約の両方に続いて、ＤＰＥアレイ内のアプリケーションのソフトウェア部分に対するルートを生成することが可能ではない、例えば、制約がルーティング可能でない場合、方法２２００はブロック２２１０に続く。

【0222】

ブロック２２１０では、ＤＰＥコンパイラ１６０２は、（１つまたは複数の）ハード制約のみに続いて、アプリケーションのソフトウェア部分をルーティングする。ブロック２２１０では、ＤＰＥコンパイラ１６０２は、ルーティング動作の目的で（１つまたは複数の）ソフト制約を無視する。ＤＰＥコンパイラ１６０２が（１つまたは複数の）ハード制約のみに続いて、ＤＰＥアレイ２０２内での実装のためにアプリケーションのソフトウェア部分を上手にルーティングした場合、方法２２００はブロック２２１８に続く。ＤＰＥコンパイラ１６０２が、（１つまたは複数の）ハード制約のみに続いて、ＤＰＥアレイ２０２内のアプリケーションのソフトウェア部分に対してルートを生成することが可能ではない場合、方法２２００はブロック２２１２に続く。

【0223】

ブロック２２０８および２２１０は、ＤＰＥノードの完全マッピング（例えば、配置）およびルーティングが実施されるより少ない時間で、更新されたＳｏＣインターフェースブロックソリューションを作り出すために、ハードウェアコンパイラ１６０６から提供される（１つまたは複数の）ＳｏＣインターフェースブロック制約を使用することを求める有効化動作に対するアプローチを示している。このように、ブロック２２０８および２２１０は、ＤＰＥアレイ２０２のＤＰＥ２０４へＤＰＥノードをマッピング（例えば、再マッピング）または「配置」しようと試みることなく、ルーティングのみを必要とする。

【0224】

ルーティングのみが、ハードウェアコンパイラからの（１つまたは複数の）ＳｏＣインターフェースブロック制約を使用して、更新されたＳｏＣインターフェースブロックソリューションに到達することが不可能である場合、方法２２００はブロック２２１２へ続く。ブロック２２１２では、ＤＰＥコンパイラ１６０２は、（１つまたは複数の）ハード制約および（１つまたは複数の）ソフト制約の両方を使用して、ＤＰＥアレイ２０２内のＤＰＥへアプリケーションのソフトウェア部分をマッピングすることが可能である。ＤＰＥコンパイラ１６０２はまた、ＳｏＣ２００のアーキテクチャ（例えば、コネクティビティ）でプログラミングされている。ＤＰＥコンパイラ１６０２は、ＳｏＣインターフェースブロック２０６の物理的チャネルへ（例えば、ストリームチャネルへ）の論理リソースの実際の割り当てを実施し、またＳｏＣ２００のアーキテクチャコネクティビティをモデリングすること可能である。

【0225】

一実施例として、ＰＬノードＢと通信するＤＰＥノードＡを検討する。ブロック図の各ブロックは、ＰＬ２１４内で実装される特定のコア（例えば、回路ブロック）に対応することができる。ＰＬノードＢは、ＳｏＣインターフェースブロック２０６内で物理的チャネルＸを通してＤＰＥノードＡと通信する。物理的チャネルＸは、ＤＰＥノードＡおよびＰＬノードＢの間で（１つまたは複数の）データストリームを運ぶ。ＤＰＥコンパイラ１６０２は、ＤＰＥ Ｙと物理的チャネルＸの間の距離が最小限に抑えられるように、特定のＤＰＥ ＹへＤＰＥノードＡをマッピングすることが可能である。

【0226】

ＳｏＣインターフェースブロック２０６のいくつかの実装では、中に含まれるタイルの１つまたは複数は、ＰＬ２１４に接続されていない。未接続のタイルは、ＰＬ２１４内および／または周りの特定の有線回路ブロック２１０の配置の結果である可能性がある。例えば、ＳｏＣインターフェースブロック２０６内の未接続タイルを備えたこのアーキテクチャは、ＳｏＣインターフェースブロック２０６とＰＬ２１４の間のルーティングを複雑化する。未接続タイルに関するコネクティビティ情報は、ＤＰＥコンパイラ１６０２内でモデリングされる。ＤＰＥコンパイラ１６０２は、マッピングを実施する部分として、ＰＬ２１４との接続を有するＤＰＥノードを選択することが可能である。ＤＰＥコンパイラ１６０２は、マッピングを実施する部分として、ＳｏＣインターフェースブロック２０６の未接続タイルの直ぐ上で、ＤＰＥアレイ２０２のカラム内のＤＰＥ２０４にマッピングされる選択したＤＰＥノードの数を最小限に抑えることが可能である。ＤＰＥコンパイラ１６０２は、ＳｏＣインターフェースブロック２０６の未接続タイルの上に位置決めされたＤＰＥアレイ２０２のカラムへ、ＰＬ２１４への接続（例えば、直接接続）を有していないＤＰＥノード（例えば、他のＤＰＥへ代わりに接続するノード）をマッピングする。

【0227】

ブロック２２１４では、ＤＰＥコンパイラ１６０２は、（１つまたは複数の）ハード制約のみに続いて、アプリケーションの再マッピングされたソフトウェア部分をルーティングする。ＤＰＥコンパイラ１６０２が（１つまたは複数の）ハード制約のみに続いて、ＤＰＥアレイ２０２内での実装のためにアプリケーションの再マッピングされたソフトウェア部分を上手にルーティングすると、方法２２００はブロック２２１８に続く。ＤＰＥコンパイラ１６０２が（１つまたは複数の）ハード制約のみに続いて、ＤＰＥアレイ２０２内のアプリケーションのソフトウェア部分に対するルートを生成することが可能でない場合、方法２２００はブロック２２１６に続く。ブロック２２１６では、ＤＰＥコンパイラ１６０２は有効化動作が失敗したことを示している。ＤＰＥコンパイラ１６０２は、通知を出力し、ハードウェアコンパイラ１６０６へ通知を提供することができる。

【0228】

ブロック２２１８では、ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインターフェースブロックソリューション、および更新されたＳｏＣインターフェースブロックソリューションに対するスコアを生成する。ＤＰＥコンパイラ１６０２は、ブロック２２０８、ブロック２２１０、またはブロック２２１２および２２１４内で判断される、更新されたルーティングまたは更新されたマッピングおよびルーティングに基づいて、更新されたＳｏＣインターフェースブロックソリューションを生成する。

【0229】

ＤＰＥコンパイラ１６０２によって生成されるスコアは、実施されるマッピングおよび／またはルーティング動作に基づいて、ＳｏＣインターフェースブロックソリューションの品質を示している。１つの例示的実装では、ＤＰＥコンパイラ１６０２は、どれくらい多くのソフト制約が満たされていないか、およびソフト制約内でリクエストされたストリームチャネルと更新されたＳｏＣインターフェースブロックソリューション内に割り当てられた実際のチャネルの間の距離に基づいてスコアを判断する。満たされていないソフト制約の数、および距離は両方とも、例えば、スコアに反比例することがある。

【0230】

別の例示的実装では、ＤＰＥコンパイラ１６０２は、１つまたは複数の設計費用測定基準を使用して、更新されたＳｏＣインターフェースブロックソリューションの品質に基づいてスコアを判断する。これらの設計費用測定基準としては、ＳｏＣインターフェースブロックソリューションによってサポートされるデータ移動の数、メモリコンフリクト費用、およびルートのレイテンシを挙げることができる。一態様では、ＤＰＥアレイ２０２内のデータ移動の数は、ＳｏＣインターフェースブロック２０６にわたってデータを転送するのに必要なものに加えて、ＤＰＥアレイ２０２内で使用されるＤＭＡ転送の数によって定量化することができる。メモリコンフリクト費用は、各メモリバンクに対する同時アクセス回路（例えば、ＤＰＥまたはＤＭＡ）の数に基づいて判断することができる。ルートのレイテンシは、ＳｏＣインターフェースブロック２０６ポートと個別のソースまたは宛先ＤＰＥ２０４の間でデータを転送するために必要な最小数のサイクルによって定量化することができる。ＤＰＥコンパイラ１６０２は、設計費用測定基準がより低い（例えば、設計費用測定基準の合計がより低い）場合に、より高いスコアを判断する。

【0231】

別の例示的実装では、更新されたＳｏＣインターフェースブロックソリューションの合計スコアは、比率（例えば、８０／１００）として算出され、分子は、追加のＤＭＡ転送の数、２を超える各メモリバンクに対する同時アクセス回路の数、およびＳｏＣインターフェースブロック２０６ポートとＤＰＥ２０４コアの間のルートに必要とされるホップの数の合計によって１００から減少される。

【0232】

ブロック２２２０では、ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６へ更新されたＳｏＣインターフェースブロックソリューションおよびスコアを提供する。ハードウェアコンパイラ１６０６は、各それぞれのＳｏＣインターフェースブロックソリューションのスコアに基づいて、ＤＰＥコンパイラ１６０２から受信された様々なＳｏＣインターフェースブロックソリューションを評価することが可能である。一態様では、ハードウェアコンパイラ１６０６は、例えば、前のＳｏＣインターフェースブロックソリューションを保持することが可能である。ハードウェアコンパイラ１６０６は、前の（例えば、直ぐ前のＳｏＣインターフェースブロックソリューション）のスコアと更新されたＳｏＣインターフェースブロックソリューションのスコアを比較し、更新されたＳｏＣインターフェースブロックソリューションのスコアが前のＳｏＣインターフェースブロックソリューションのスコアを超える場合に、更新されたＳｏＣインターフェースブロックソリューションを使用することが可能である。

【0233】

別の例示的実装では、ハードウェアコンパイラ１６０６は、８０／１００のスコアを有するＤＰＥコンパイラ１６０２からＳｏＣインターフェースブロックソリューションを受信する。ハードウェアコンパイラ１６０６は、ＰＬ２１４内でアプリケーションのハードウェア部分の実装に到達することが不可能であり、ＤＰＥコンパイラ１６０２へ１つまたは複数のＳｏＣインターフェースブロック制約を提供する。ＤＰＥコンパイラ１６０２からハードウェアコンパイラ１６０６によって受信される更新されたＳｏＣインターフェースブロックソリューションは、２０／１００のスコアを有する。この場合、新しく受信したＳｏＣインターフェースブロックソリューションのスコアが前のＳｏＣインターフェースブロックソリューションのスコアを超えない（例えば、これより低い）ことを判断することに応じて、ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロック制約（例えば、ソフト制約）の１つまたは複数を緩和し、ＤＰＥコンパイラ１６０２へ、（１つまたは複数の）緩和された制約を含むＳｏＣインターフェースブロック制約を提供する。ＤＰＥコンパイラ１６０２は、（１つまたは複数の）緩和された設計制約を鑑みて、２０／１００および／または８０／１００より高いスコアを有する別のＳｏＣインターフェースブロックソリューションを生成することを試みる。

【0234】

別の実施例では、ハードウェアコンパイラ１６０６は、より高いまたは最も高いスコアを有する前のＳｏＣインターフェースブロックソリューションを使用することを選択することができる。ハードウェアコンパイラ１６０６は、例えば、直ぐ前のＳｏＣインターフェースブロックソリューションより低いスコアを有するＳｏＣインターフェースブロックソリューションを受信することに応じて、またはＳｏＣインターフェースブロック制約の１つまたは複数が緩和された後に前のＳｏＣインターフェースブロックソリューションより低いスコアを有するＳｏＣインターフェースブロックソリューションを受信することに応じてなどのあらゆるポイントでより早期のＳｏＣインターフェースブロックソリューションに戻ることがある。

【0235】

図２３は、ＳｏＣインターフェースブロックソリューションを処理する例示的方法２３００を示している。方法２３００は、アプリケーションのハードウェア部分上で実装フローを実施する際の使用のために、（１つまたは複数の）受信したＳｏＣインターフェースブロックソリューションを評価し、現在の最良のＳｏＣインターフェースブロックソリューションとも呼ばれるＳｏＣインターフェースブロックソリューションを選択するために、ハードウェアコンパイラ１６０６によって実施することができる。

【0236】

ブロック２３０２では、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２からＳｏＣインターフェースブロックソリューションを受信する。ブロック２３０２で受信されたＳｏＣインターフェースブロックソリューションは、ＤＰＥコンパイラ１６０２から提供される初期または第１のＳｏＣインターフェースブロックソリューションであってもよい。ハードウェアコンパイラ１６０６へＳｏＣインターフェースブロックソリューションを提供する際、ＤＰＥコンパイラ１６０２は更に、ＳｏＣインターフェースブロックソリューションのスコアを提供する。少なくとも初期に、ハードウェアコンパイラ１６０６は、現在の最良のＳｏＣインターフェースブロックソリューションであるように第１のＳｏＣインターフェースブロックソリューションを選択する。

【0237】

ブロック２３０４では、ハードウェアコンパイラ１６０６は任意選択では、ユーザから１つまたは複数のハードＳｏＣインターフェースブロック制約を受信する。ブロック２３０６では、ハードウェアコンパイラは、アプリケーションのハードウェア部分を実装するために１つまたは複数のソフトＳｏＣインターフェースブロック制約を生成することが可能である。ハードウェアコンパイラは、ハードウェア設計測定基準を満たすための努力において、ソフトＳｏＣインターフェースブロック制約を生成する。

【0238】

ブロック２０３８では、ハードウェアコンパイラ１６０６は、有効化のためにＤＰＥコンパイラ１６０２へＳｏＣインターフェースブロック制約を（例えば、ハードおよびソフトの両方）を送信する。ＳｏＣインターフェースブロック制約を受信することに応じて、ＤＰＥコンパイラは、ハードウェアコンパイラ１６０６から受信したＳｏＣインターフェースブロック制約に基づき、更新されたＳｏＣインターフェースブロックソリューションを生成することが可能である。ＤＰＥコンパイラ１６０２は、ハードウェアコンパイラ１６０６へ更新されたＳｏＣインターフェースブロックソリューションを提供する。したがって、ブロック２３１０では、ハードウェアコンパイラは、更新されたＳｏＣインターフェースブロックソリューションを受信する。

【0239】

ブロック２３１２では、ハードウェアコンパイラ１６０６は、更新されたＳｏＣインターフェースブロックソリューション（例えば、最近受信したＳｏＣインターフェースブロックソリューション）のスコアを、第１の（例えば、前に受信した）ＳｏＣインターフェースブロックソリューションのスコアと比較する。

【0240】

ブロック２３１４では、ハードウェアコンパイラ１６０６は、更新された（例えば、最近受信した）ＳｏＣインターフェースブロックソリューションが前に受信した（例えば、第１の）ＳｏＣインターフェースブロックソリューションのスコアを超えるかどうか判断する。ブロック２３１０では、ハードウェアコンパイラ１６０６は、現在の最良のＳｏＣインターフェースブロックソリューションとして、最近受信した（例えば、更新された）ＳｏＣインターフェースブロックソリューションを選択する。

【0241】

ブロック２３１８では、ハードウェアコンパイラ１６０６は、改良目的が達成されたか、または時間予算を超えたかどうか判断する。例えば、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分の現在の実施状態がより多くの数の設計測定基準を満たしている、および／または１つまたは複数の設計測定基準を満たしていることに近くなったかどうかを判断することが可能である。ハードウェアコンパイラ１６０６はまた、時間予算が位置および／またはルートに関して費やされた処理時間の量に基づいて超えたかどうか、位置およびルートの両方に対して、その時間が最大配置時間、最大ルーティング時間、または最大時間量を超えたかどうかを判断することが可能である。改良目的に到達したか、または時間予算を超えたかを判断することに応じて、方法２３００はブロック２３２４に続く。そうでない場合、方法２３００はブロック２３２０に続く。

【0242】

ブロック２３２４では、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分を実装するために、現在の最良のＳｏＣインターフェースブロックソリューションを使用する。

【0243】

ブロック２３２０に続いて、ハードウェアコンパイラ１６０６は、ＳｏＣインターフェースブロック制約の１つまたは複数を緩和する。ハードウェアコンパイラ１６０６は、ソフト制約の１つまたは複数を緩和する、または例えば、変更することができる。ソフトＳｏＣインターフェースブロック制約を緩和または変更する実施例は、ソフトＳｏＣインターフェースブロック制約を取り除く（または、削除する）ことを含む。ソフトＳｏＣインターフェースブロック制約を緩和または変更する別の実施例は、ソフトＳｏＣインターフェースブロック制約を異なるＳｏＣインターフェースブロック制約と交換することを含む。交換ソフトＳｏＣインターフェースブロック制約は、交換される元のものより厳格でないことがある。

【0244】

ブロック２３２２では、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２へ、（１つまたは複数の）緩和されたＳｏＣインターフェースブロック制約を含む、（１つまたは複数の）ＳｏＣインターフェースブロック制約を送信することが可能である。ブロック２３２２の後、方法２３００は、記載したように、処理を続けるようにブロック２３１０に戻る。例えば、ＤＰＥコンパイラは、ブロック２３２２でハードウェアコンパイラから受信したＳｏＣインターフェースブロック制約に基づいて、更に更新されたＳｏＣインターフェースブロックソリューションを生成する。ブロック２３１０では、ハードウェアコンパイラは、更に更新されたＳｏＣインターフェースブロックソリューションを受信する。

【0245】

方法２３００は、（１つまたは複数の）ＳｏＣインターフェースブロック制約を緩和することができる実装フローおよび環境を実施するために使用するように、ＤＰＥコンパイラ１６０２からＳｏＣインターフェースブロックソリューションを選択する例示的プロセスを示している。ハードウェアコンパイラ１６０６は、調整および／または有効化プロセスの一部として、更新されたＳｏＣインターフェースブロックソリューションを得るために、実装フロー中に様々な異なるポイントのいずれかで、ＤＰＥコンパイラ１６０２へＳｏＣインターフェースブロック制約を提供することができることを理解すべきである。例えば、ハードウェアコンパイラ１６０６が、アプリケーションのハードウェア部分の実装が、現在の状態で、アプリケーションの設計測定基準を満たしていない、または満たさないだろうことを（例えば、タイミング、電力、または他のチェックまたは分析に基づいて）判断するあらゆるポイントにおいて、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２へ（１つまたは複数の）更新されたＳｏＣインターフェースブロック制約を提供することによって、更新されたＳｏＣインターフェースブロックソリューションをリクエストすることができる。

【0246】

図２４は、ＳｏＣ２００内での実装のためのアプリケーション２４００の別の実施例を示している。アプリケーション２４００は、方向付けられたフローグラフとして特定される。ノードは、ＰＬノード、ＤＰＥノード、および／またはＩ／Ｏノードの間で区別するように異なるように影を付けるまたは形成されている。示した実施例では、Ｉ／Ｏノードは、ＳｏＣインターフェースブロック２０６上にマッピングすることができる。ＰＬノードは、ＰＬ内に実装されている。ＤＰＥノードは、特定のＤＰＥにマッピングされる。全体には図示されていないが、アプリケーション２４００は、ＤＰＥ２０４へマッピングされる３６カーネル（例えば、ノード）、ＤＰＥアレイデータストリームへの７２ＰＬ、およびＰＬデータストリームへの３６ＤＰＥアレイを含んでいる。

【0247】

図２５は、ＤＰＥコンパイラ１６０２によって生成されたＳｏＣインターフェースブロックソリューションの例示的図である。図２５のＳｏＣインターフェースブロックソリューションは、ＤＰＥコンパイラ１６０２によって生成され、ハードウェアコンパイラ１６０６に提供することができる。図２５の実施例は、ＤＰＥコンパイラ１６０２がＤＰＥアレイ２０２のＤＰＥ２０４へのＤＰＥノードの初期マッピングを生成するシナリオを示している。更に、ＤＰＥコンパイラ１６０２は、ＤＰＥノードの初期マッピングを上手にルーティングする。図２５の実施例では、ＤＰＥアレイ２０２のカラム６～１７だけが示されている。更に、各カラムは４つのＤＰＥ２０４を含んでいる。

【0248】

図２５は、ＤＰＥアレイ２０２のＤＰＥ２０４へのＤＰＥノードのマッピング、およびＳｏＣインターフェースブロック２０６ハードウェアへのデータストリームのルーティングを示している。ＤＰＥコンパイラ１６０２によって判断されるように、ＤＰＥ２０４へのアプリケーション２４００のＤＰＥノード０～３５のマッピングは、ＤＰＥアレイ２０２を参照して示されている。ＳｏＣインターフェースブロック２０６のＤＰＥと特定のタイルの間のデータストリームのルーティングは、矢印の集合として示されている。図２５～３０を説明する際の図示する目的で、図２５に表示されたキーは、ソフト制約、ハード制約によって制御されるデータストリームと適用可能な制約がないデータストリームの間で差分化するために使用される。

【0249】

図２５～３０を参照して、ソフト制約は、ＤＰＥコンパイラ１６０２および／またはハードウェアコンパイラ１６０６によって判断されるルーティングに対応し、ハード制約は、ユーザ特定ＳｏＣインターフェースブロック制約を含むことができる。図２５に示す制約の全ては、ソフト制約である。図２５の実施例は、ＤＰＥコンパイラ１６０２が初期ＳｏＣインターフェースブロックソリューションを上手に判断する場合を示している。一態様では、ＤＰＥコンパイラ１６０２は、１つのカラムから別のカラムへＤＰＥ２０４を列に沿って（例えば、左から右へ）横切る他のルートを使用することを試みる前に、図示したようにＳｏＣインターフェースブロックソリューションに対する垂直ルートを使用することを少なくとも初期に試みるように設定することができる。

【0250】

図２６は、ＤＰＥコンパイラ１６０２によって受信されるルーティング可能なＳｏＣインターフェースブロック制約の一実施例を示している。ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインターフェースブロック制約の形で、更新されたルーティングを特定する更新されたＳｏＣインターフェースブロックソリューションを生成することが可能である。図２６の実施例では、より多数のＳｏＣインターフェースブロック制約はハード制約である。本実施例では、ＤＰＥコンパイラ１６０２は、図示した各タイプの制約を観察しながら、ＤＰＥアレイ２０２のデータストリームを上手にルーティングする。

【0251】

図２７は、ＤＰＥコンパイラ１６０２によって観察されるアンルータブルＳｏＣインターフェースブロック制約の一実施例を示している。ＤＰＥコンパイラ１６０２は、図２７に図示された制約を観察するＳｏＣインターフェースブロックソリューションを作り出すことが不可能である。

【0252】

図２８は、ＤＰＥコンパイラ１６０２が図２７からのソフトタイプＳｏＣインターフェースブロック制約を無視する実施例を示している。図２８の実施例では、ＤＰＥコンパイラ１６０２は、ハード制約のみを使用して、ＤＰＥアレイ２０２内の実装のためにアプリケーションのソフトウェア部分を上手にルーティングする。制約によって制御されないこれらのデータストリームは、ＤＰＥコンパイラ１６０２がフィットするまたはそうなることが可能である、あらゆる方法でルーティングすることができる。

【0253】

図２９は、アンルータブルＳｏＣインターフェースブロック制約の別の実施例を示している。図２９の実施例は、ハード制約のみを有する。このようにして、ハード制約を無視することが不可能であるＤＰＥコンパイラ１６０２は、マッピング（または、再マッピング）動作を開始する。

【0254】

図３０は、図２９のＤＰＥノードの例示的マッピングを示している。本実施例では、再マッピングの後に、ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインターフェースブロックソリューションを生成するためにＤＰＥノードを上手にルーティングすることが可能である。

【0255】

図３１は、アンルータブルＳｏＣインターフェースブロック制約の別の実施例を示している。図３１の実施例は、ハード制約のみを有する。このようにして、ハード制約を無視することが不可能であるＤＰＥコンパイラ１６０２は、マッピング動作を開始する。図示する目的で、ＤＰＥアレイ２０２は、３列のＤＰＥ（例えば、各カラムにおいて３つのＤＰＥ）のみを含んでいる。

【0256】

図３２は、図３１のＤＰＥノードの例示的マッピングを図示している。図３２は、図３１に関連して記載されるように、開始された再マッピング動作から得られた結果を示している。本実施例では、再マッピングの後に、ＤＰＥコンパイラ１６０２は、更新されたＳｏＣインターフェースブロックソリューションを生成するために、アプリケーションのソフトウェアソリューションを上手にルーティングすることが可能である。

【0257】

一態様では、システムは、マッピング問題の整数線形プログラミング（ＩＬＰ）形成を生成することによって、図２５～３２に示されたマッピングを実施することが可能である。ＩＬＰ形成は、マッピング問題を規定する複数の様々な変数および制約を含むことができる。システムは、（１つまたは複数の）費用を最小限に抑えながらも、ＩＬＰ形成を解決することが可能である。費用は、少なくとも部分的に、使用されたＤＭＡエンジンの数に基づいて判断することができる。このように、システムは、ＤＰＥアレイ上にＤＦＧをマッピングすることが可能である。

【0258】

別の態様では、システムは、優先度の順番を減少させる際に、ＤＦＧのノードをオーダーすることが可能である。システムは、１つまたは複数の要因に基づいて優先度を決定することができる。要因の実施例としては、これに限らないが、ＤＦＧグラフ内のノードの高さ、ノードの合計度合（例えば、ノードに入るおよびノードから離れる全てのエッジの合計）、および／またはメモリ、ストリーム、およびカスケードなどのノードに接続されたエッジのタイプを挙げることができる。システムは、親和性および有効性に基づいて利用可能な最良のＤＰＥ上にノードを配置することが可能である。システムは、このノードのリソース要件全てが所与のＤＰＥ上で満たすことができるかどうか（例えば、演算リソース、メモリバッファ、ストリームリソース）に基づいて有効性を判断することが可能である。システムは、１つまたは複数の他の要因に基づいて親和性を判断することが可能である。親和性要因の実施例としては、ノードのネイバーがＤＭＡ通信を最小限に抑えるために既に配置されている同じＤＰＥまたは隣接するＤＰＥ上にこのノードを配置すること、このノードがカスケードチェーンの一部であるかどうかなどのアーキテクチャ制約、および／または最大限に自由なリソースを有するＤＰＥを見つけることを挙げることができる。ノードが満たされている全ての制約で配置される場合、システムは、このようなノードが次に処理されるように、配置されたノードの隣接するノードの優先度を増加させることが可能である。利用可能な配置が現在のノードに有効でない場合、システムは、このノードに対するスペースを作るために、（１つまたは複数の）最良の候補ＤＰＥからいくつかの他のノードを配置しないように試みる可能性がある。システムは、再び配置される優先度キューに配置されないノードを戻すことができる。システムは、行われる配置および非配置の合計数の経過を追うことによって、良いソリューションを見つける際に費やされる合計労力を制限することが可能である。しかし、他のマッピング技術を使用することができ、本明細書で提供される実施例は限定することを意図していないことを理解すべきである。

【0259】

図３３は、図１に関連して記載されたシステムによって実行可能である別の例示的ソフトウェアアーキテクチャ３３００を示している。例えば、図３３のアーキテクチャ３３００は、図１のプログラムモジュール１２０の１つまたは複数として実装することができる。図３３の例示的ソフトウェアアーキテクチャ３３００は、アプリケーション、例えば、データフローグラフがＰＬ２１４内での実装のために１つまたは複数の高レベル合成（ＨＬＳ）カーネルを特定する場合に使用することができる。例えば、アプリケーションのＰＬノードは、ＨＬＳ処理を必要とするＨＬＳカーネルを参照する。一態様では、ＨＬＳカーネルは、Ｃおよび／またはＣ＋＋などの高レベル言語（ＨＬＬ）内で特定される。

【0260】

図３３の実施例では、ソフトウェアアーキテクチャ３３００は、ＤＰＥコンパイラ１６０２、ハードウェアコンパイラ１６０６、ＨＬＳコンパイラ３３０２、およびシステムリンカ３３０４を含む。ＮｏＣコンパイラ１６０４は、本開示内で前に記載したように、有効化チェック３３０６を実施するために、含める、およびＤＰＥコンパイラ１６０２と合わせて使用することができる。

【0261】

図示したように、ＤＰＥコンパイラ１６０２は、アプリケーション３３１２、ＳｏＣアーキテクチャ記述３３１０、および任意選択では、テストベンチ３３１４を受信する。アプリケーション３３１２は、論じたように、平行実行意味を含むデータフローグラフとして特定することができる。アプリケーション３３１２は、相互接続されたＰＬノードおよびＤＰＥノードを含み、ランタイムパラメータを特定することができる。本実施例では、ＰＬノードはＨＬＳカーネルを参照する。ＳｏＣアーキテクチャ記述３３１０は、ＤＰＥアレイ２０２のサイズおよび寸法、ＰＬ２１４および中で利用可能な様々なプログラマブル回路ブロックのサイズ、ＰＳ２１２内に含まれるプロセッサおよび他のデバイスのタイプなどのＰＳ２１２のタイプ、およびアプリケーション３３１２が実装されるＳｏＣ２００内の回路の他の物理的特徴などの情報を特定するデータ構造またはファイルであってもよい。ＳｏＣアーキテクチャ記述３３１０はまた、その中に含まれるサブシステムの間のコネクティビティ（例えば、インターフェース）を特定することができる。

【0262】

ＤＰＥコンパイラ１６０２は、ＨＬＳコンパイラ３３０２にＨＬＳカーネルを出力することが可能である。ＨＬＳコンパイラ３３０２は、ＨＬＬ内で特定されるＨＬＳカーネルを、ハードウェアコンパイラによって合成することができるＨＬＳ ＩＰに変換する。例えば、ＨＬＳ ＩＰは、レジスタ転送レベル（ＲＴＬ）ブロックとして特定することができる。ＨＬＳコンパイラ３３０２は、例えば、各ＨＬＳカーネルに対してＲＬＴブロックを生成する。図示するように、ＨＬＳコンパイラ３３０２は、ＨＬＳ ＩＰをシステムリンカ３３０４に出力する。

【0263】

ＤＰＥコンパイラ１６０２は、初期ＳｏＣインターフェースブロックソリューションおよび接続グラフなどの追加の出力を生成する。ＤＰＥコンパイラ１６０２は、システムリンカ３３０４およびＳｏＣインターフェースブロックソリューションへの接続グラフをハードウェアコンパイラ１６０６に出力する。接続グラフは、ＰＬ２１４内に実装される（次に、ＨＬＳ ＩＰに変換される）ＨＬＳカーネルに対応するノードと、ＤＰＥアレイ２０２内に実装されるノードの間のコネクティビティを特定する。

【0264】

図示したように、システムリンカ３３０４は、ＳｏＣアーキテクチャ記述３３１０を受信する。システムリンカ３３０４はまた、ＤＰＥコンパイラ１６０２を通して処理されないアプリケーション３３１２から直接、１つまたは複数のＨＬＳおよび／またはＲＴＬブロックを受信することができる。システムリンカ３３０４は、受信したＨＬＳおよび／またはＲＴＬブロック、ＨＬＳ ＩＰ、ＩＰカーネルの間のコネクティビティを特定する接続グラフ、およびＩＰカーネルとＤＰＥノードの間のコネクティビティを使用して、アプリケーションのハードウェア部分に対応するブロック図を自動的に生成することが可能である。一態様では、システムリンカ３３０４は、ＳｏＣ２００に対するベースプラットフォーム（図示せず）とブロック図を一体化することが可能である。例えば、システムリンカ３３０４は、一体化したブロック図につながるベースプラットフォームへブロック図を接続することが可能である。ブロック図および接続されたベースプラットフォームは、合成可能なブロック図とも呼ばれることがある。

【0265】

別の態様では、ＳＤＦグラフ（例えば、アプリケーション３３１２）内でカーネルとして参照されるＨＬＳ ＩＰおよびＲＴＬ ＩＰは、ＤＰＥコンパイラ１６０２の外側でＩＰ内でコンパイルすることができる。コンパイルされたＩＰは、システムリンカ３３０４に直接提供することができる。システムリンカ３３０４は、提供されたＩＰを使用して、アプリケーションのハードウェア部分に対応するブロック図を自動的に生成することが可能である。

【0266】

一態様では、システムリンカ３３０４は、オリジナルＳＤＦ（例えば、アプリケーション３３１２）および生成された接続グラフから誘導された追加のハードウェア特定詳細をブロック図内に含むことが可能である。例えば、アプリケーション３３１２は、（例えば、ネームまたはその他適合／相関技術により）いくつかの機構を使用してこのようなＩＰのデータベース内でＩＰに翻訳またはＩＰに相関（例えば、適合）することができる実際のＨＬＳモデルであるソフトウェアモデルを含んでいるので、システムリンカ３３０４は、（例えば、ユーザ介入なしで）ブロック図を自動的に生成することが可能である。本実施例では、カスタムＩＰを使用しなくともよい。ブロック図を自動的に生成する際、システムリンカ３３０４は、本明細書に記載した他の場合では、ユーザによって手動で挿入および接続された、データ幅変換ブロック、ハードウェアバッファ、および／またはクロックドメイン交差論理などの１つまたは複数の追加の回路ブロックを自動的に挿入することが可能である。システムリンカ３３０４は、例えば、１つまたは複数の追加の回路ブロックが、記載したように、接続グラフによって特定される接続を作り出すのに必要であることを判断するために、データタイプおよびソフトウェアモデルを分析することが可能である。

【0267】

システムリンカ３３０４は、ハードウェアコンパイラ１６０６にブロック図を出力する。ハードウェアコンパイラ１６０６は、ブロック図、およびＤＰＥコンパイラ１６０２によって生成される初期ＳｏＣインターフェースブロックソリューションを受信する。ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２、および任意選択では、図２０のブロック２０１０、図２１、図２２および図２３のブロック２１０６、２１０８、２１１２、２１１４、２１１６および２１１８に関連して前に記載されたように、ＮｏＣコンパイラ１６０４で有効化チェック３３０６を開始することが可能である。有効化は、ハードウェアコンパイラが、ＤＰＥコンパイラ１６０２に、および任意選択では、ＮｏＣコンパイラ１６０４に（反復アプローチ内の緩和／変更された制約を含むことができる）様々なタイプの制約などの設計データを提供し、その後、ＤＰＥコンパイラ１６０２から更新されたＳｏＣインターフェースブロックソリューションを、および任意選択では、ＮｏＣコンパイラ１６０４から更新されたＮｏＣソリューションを受信する反復プロセスであってもよい。

【0268】

ハードウェアコンパイラ１６０６は、ＰＬ２１４内にアプリケーション３３１２のハードウェア部分を実装する設定ビットストリームを含むハードウェアパッケージを生成することが可能である。ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２にハードウェアパッケージを出力することが可能である。ＤＰＥコンパイラ１６０２は、その中でＤＰＥアレイ２０２内での実装を意図したアプリケーション３３１２のソフトウェア部分をプログラミングするＤＰＥアレイ設定データ（例えば、１つまたは複数のバイナリ）を生成することが可能である。

【0269】

図３４は、ＳｏＣ２００内にアプリケーションを実装するために設計フローを実施する別の例示的方法３４００を示している。方法３４００は、図１に関連して記載したように、システムによって実施することができる。システムは、図３３に関連して記載したように、ソフトウェアアーキテクチャを実行することができる。図３４の実施例では、処理されているアプリケーションは、ＰＬ２１４内への実装のためにＨＬＳカーネルを特定するノードを含んでいる。

【0270】

ブロック３４０２では、ＤＰＥコンパイラ１６０２は、アプリケーション、ＳｏＣ２００のＳｏＣアーキテクチャ記述、および任意選択では、テストベンチを受信する。ブロック３４０４では、ＤＰＥコンパイラ１６０２は、接続グラフを生成し、接続グラフをシステムリンカに提供することが可能である。ブロック３４０６では、ＤＰＥコンパイラ１６０２は、初期ＳｏＣインターフェースブロックソリューションを生成し、ハードウェアコンパイラ１６０６に初期ＳｏＣインターフェースブロックソリューションを提供する。初期ＳｏＣインターフェースブロックソリューションは、ＤＰＥアレイ２０２のＤＰＥ２０４へのアプリケーションのＤＰＥノードの初期マッピング、およびＳｏＣインターフェースブロック２０６の物理データパスへのＤＰＥアレイ２０２内のおよびそこからの接続のマッピングを特定することができる。

【0271】

ブロック３４０８では、ＨＬＳコンパイラ３３０２は、合成可能なＩＰコアを生成するために、ＨＬＳカーネル上でＨＬＳを実施することが可能である。例えば、ＤＰＥコンパイラ１６０２は、ＨＬＳコンパイラ３３０２へアプリケーションのノードによって特定されたＨＬＳカーネルを提供する。ＨＬＳコンパイラ３３０２は、受信された各ＨＬＳカーネルに対してＨＬＳ ＩＰを生成する。ＨＬＳコンパイラ３３０２は、システムリンカにＨＬＳ ＩＰを出力する。

【0272】

ブロック３４１０では、システムリンカは、接続グラフ、ＳｏＣアーキテクチャ記述、およびＨＬＳ ＩＰを使用して、アプリケーションのハードウェア部分に対応するブロック図を自動的に生成することが可能である。ブロック３４１２では、システムリンカは、ブロック図およびＳＯＣ２００に対するベースプラットフォームを一体化することが可能である。例えば、ハードウェアコンパイラ１６０６は、ブロック図をベースプラットフォームに接続させることが可能であり、一体型ブロック図につながる。一態様では、ブロック図および接続されたベースプラットフォームは、合成可能なブロック図と呼ばれる。

【0273】

ブロック３４１４では、ハードウェアコンパイラ１６０６は、一体型ブロック図上で実装フローを実施することが可能である。実装フローの間、ハードウェアコンパイラ１６０６は、ＰＬ内での実装のためのアプリケーションのハードウェア部分の実装へのカバレッジに対して、ＤＰＥコンパイラ１６０２、および任意選択では、ＮｏＣコンパイラ１６０４に関連して、本明細書に記載したように、有効化を実施することが可能である。例えば、論じたように、ハードウェアコンパイラ１６０６は、アプリケーションのハードウェア部分の現在の実装状態が１つまたは複数の設計測定基準を満たしていないと判断することに応じて、ＤＰＥコンパイラ１６０２、および任意選択では、ＮｏＣコンパイラ１６０４を起動させることが可能である。ハードウェアコンパイラ１６０６は、配置の前、配置中、ルーティングの前、および／またはルーティング中に、ＤＰＥコンパイラ１６０２、および任意選択では、ＮｏＣコンパイラ１６０４を起動させることができる。

【0274】

ブロック３４１６では、ハードウェアコンパイラ１６０６は、ＤＰＥコンパイラ１６０２にハードウェア実装をエクスポートする。一態様では、ハードウェア実装は、デバイスサポートアーカイブ（ＤＳＡ）ファイルとして出力することができる。ＤＳＡファイルは、プラットフォームメタデータ、エミュレーションデータ、実装フローからハードウェアコンパイラ１６０６によって生成されるような１つまたは複数の設定ビットストリームなどを含むことができる。ハードウェア実装はまた、最終ＳｏＣインターフェースブロックソリューション、および任意選択では、アプリケーションのハードウェア部分の実装を作り出すためにハードウェアコンパイラ１６０６によって使用される最終ＮｏＣソリューションを含むことができる。

【0275】

ブロック３４１８では、ＤＰＥコンパイラ１６０２は、ＤＰＥアレイに対するソフトウェア生成を完了する。例えば、ＤＰＥコンパイラ１６０２は、アプリケーション内で使用されるＤＰＥをプログラミングするために使用されるバイナリを生成する。バイナリを生成する際、ＤＰＥコンパイラ１６０２は、最終ＳｏＣインターフェースブロックソリューション、および任意選択では、実装フローを実施するためにハードウェアコンパイラ１６０６によって使用される最終ＮｏＣソリューションを使用することが可能である。一態様では、ＤＰＥコンパイラは、ＤＳＡに含まれる設定ビットストリームおよび／またはメタデータの検査を通してハードウェアコンパイラによって使用されるＳｏＣインターフェースブロックソリューションを判断することが可能である。

【0276】

ブロック３４２０では、ＮｏＣコンパイラ１６０４は、ＮｏＣ２０８をプログラミングするために１つまたは複数のバイナリを生成する。ブロック３４２２では、ＰＳコンパイラ１９１８はＰＳバイナリを生成する。ブロック３４２４では、システムは、ＳｏＣ２００内で設定ビットストリームおよびバイナリを展開することが可能である。

【0277】

図３５は、ＳｏＣ２００内にアプリケーションを実装するために設計フローを実施する別の例示的方法３５００を示している。方法３５００は、図１に関連して記載したようにシステムによって実施することができる。アプリケーションは、本明細書に記載したようにデータフローグラフとして特定することができ、ＤＰＥアレイ２０２内での実装のためのソフトウェア部分、およびＰＬ２１４内での実装のためのハードウェア部分を備えることができる。

【0278】

ブロック３５０２では、システムは、ＤＰＥアレイ２０２およびＰＬ２１４を結合させるインターフェースブロックのハードウェアリソースにソフトウェア部分によって使用される論理リソースをマッピングする第１のインターフェースソリューションを生成することが可能である。ＤＰＥコンパイラ１６０２は、例えば、初期、または第１のＳｏＣインターフェースブロックソリューションを生成することができる。

【0279】

ブロック３５０４では、システムは、ＤＰＥアレイ内に実装されるソフトウェア部分のＨＬＳカーネルおよびノードの間のコネクティビティを特定する接続グラフを生成することが可能である。一態様では、ＤＰＥコンパイラ１６０２は、接続グラフを生成することが可能である。

【0280】

ブロック３５０６では、システムは、接続グラフおよびＨＬＳカーネルに基づいて、ブロック図を生成することが可能である。ブロック図は合成可能である。システムリンカは、例えば、合成可能なブロック図を生成することが可能である。

【0281】

ブロック３５０８では、システムは、第１のインターフェースソリューションを使用して、ブロック図上で実装フローを実施することが可能である。論じたように、ハードウェアコンパイラ１６０６は、実装フロー中に、ＤＰＥコンパイラ１６０２、および任意選択では、ＮｏＣコンパイラ１６０４と設計データを交換することが可能である。ハードウェアコンパイラ１６０６およびＤＰＥコンパイラ１６０２は、データを反復して交換することができ、ＤＰＥコンパイラ１６０２がハードウェアコンパイラ１６０６によって起動されていることに応じて、ハードウェアコンパイラ１６０６に更新されたＳｏＣインターフェースブロックソリューションを提供する。ハードウェアコンパイラ１６０６は、それに対してＳｏＣインターフェースブロック用の１つまたは複数の制約を提供することによって、ＤＰＥコンパイラを起動することができる。ハードウェアコンパイラ１６０６およびＮｏＣコンパイラ１６０４は、データを反復して交換することができ、ＮｏＣコンパイラ１６０４は、ハードウェアコンパイラ１６０６によって起動されていることに応じて、ハードウェアコンパイラ１６０６に更新されたＮｏＣソリューションを提供する。ハードウェアコンパイラ１６０６は、それに対してＮｏＣ２０８用の１つまたは複数の制約を提供することによって、ＮｏＣコンパイラ１６０４を起動することができる。

【0282】

ブロック３５１０では、システムは、ＤＰＥアレイ２０２の１つまたは複数のＤＰＥ２０４内での実装のためにアプリケーションのソフトウェア部分を、ＤＰＥコンパイラ１６０２を使用してコンパイルすることが可能である。ＤＰＥコンパイラ１６０２は、ＤＰＥアレイ２０２とＰＬ２１４の間の一貫したインターフェース（例えば、ハードウェアコンパイラ１６０６によって実装フロー中に使用される同じＳｏＣインターフェースブロックソリューション）を使用するために、実装フローの結果を受信することができる。

【0283】

説明する目的で、本明細書に開示される様々な発明概念の完全な理解を行うために、特定の用語体系が記載されている。本明細書で使用される用語は、しかし、発明配置の特定の態様を記載する目的のみであり、限定することを意図したものではない。

【0284】

本明細書で規定したように、単数形「ａ」、「ａｎ」および「ｔｈｅ」は、内容によりそうでないと明らかに示されていない限り、複数形も含むことを意図している。

【0285】

本明細書で規定したように、「少なくとも１つ」、「１つまたは複数」および「および／または」の用語は、そうでないと明確に記されていない限り、動作において結合したおよび分離した両方であるオープンエンド表現である。例えば、「Ａ、Ｂ、およびＣの少なくとも１つ」、「Ａ、Ｂ、またはＣの少なくとも１つ」、「Ａ、Ｂ、およびＣの１つまたは複数」、「Ａ、Ｂ、またはＣの１つまたは複数」、および「Ａ、Ｂ、および／またはＣ」という表現のそれぞれは、Ａのみ、Ｂのみ、Ｃのみ、ＡおよびＢが一緒に、ＡおよびＣが一緒に、ＢおよびＣが一緒に、またはＡ、ＢおよびＣが一緒にを意味している。

【0286】

本明細書で規定したように、「自動的に」という用語は、ユーザ介入なしを意味する。本明細書で規定したように、「ユーザ」という用語は人間を意味する。

【0287】

本明細書で規定したように、「コンピュータ読取可能記憶媒体」という用語は、指示実行システム、装置、またはデバイスによってまたはこれとあわせて使用するためのプログラムコードを含むまたは記憶する記憶媒体を意味する。本明細書で規定したように、「コンピュータ読取可能記憶媒体」は、それ自体が一時的伝搬信号ではない。コンピュータ読取可能記憶媒体は、これに限らないが、電子記憶デバイス、磁気記憶デバイス、光学記憶デバイス、電磁記憶デバイス、半導体記憶デバイス、または前述のあらゆる適切な組合せであってもよい。本明細書に記載したように、様々な形のメモリが、コンピュータ読取可能記憶媒体の例である。コンピュータ読取可能記憶媒体のより特定の例の非排他的リストとしては、携帯可能コンピュータディスク、ハードディスク、ＲＡＭ、読取り専用メモリ（ＲＯＭ）、消去可能なプログラマブル読取り専用メモリ（ＥＰＲＯＭまたはフラッシュメモリ）、電子消去可能なプログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、静的ランダムアクセスメモリ（ＳＲＡＭ）、携帯可能コンパクトディスク読取り専用メモリ（ＣＤ－ＲＯＭ）、デジタルバーサタイルディスク（ＤＶＤ）、メモリスティック、フロッピーディスクなどを挙げることができる。

【0288】

本明細書で規定したように、「場合」という用語は、内容によって、「時に」または「際に」または「に応じて」または「応じ」を意味する。したがって、「判断される場合」または「［記された条件またはイベント］が検出された場合」という語句は、内容によって、「判断する際に」または「判断することに応じて」または「［記された条件またはイベント］を検出する際」または「［記された条件またはイベント］を検出することに応じて」または「［記された条件またはイベント］を検出することに応じ」を意味するものと解釈されたい。

【0289】

本明細書で規定したように、「高レベル言語」または「ＨＬＬ」という用語は、指示がデータ処理システムの詳細からの強い抽象的概念を有する、データ処理システムをプログラミングするために使用されるプログラミング言語、または一式の指示、例えば機械言語を意味する。例えば、ＨＬＬは、メモリ管理などのデータ処理システムの動作の態様を自動化するまたは隠すことが可能である。ＨＬＬとも呼ばれるが、これらの言語は典型的には、「効率レベル言語」として分類される。ＨＬＬは、ハードウェアサポートプログラミングモデルに直接さらす。ＨＬＬの例としては、これに限らないが、Ｃ、Ｃ＋＋、および他の適切な言語が挙げられる。

【0290】

ＨＬＬは、デジタル回路を記載するために使用される、Ｖｅｒｉｌｏｇ、Ｓｙｓｔｅｍ Ｖｅｒｉｌｏｇ、およびＶＨＤＬなどのハードウェア記述言語（ＨＤＬ）と対比させることができる。ＨＤＬは、デザイナーが、典型的には技術依存でないレジスタ転送レベル（ＲＴＬ）ネットリストにコンパイルすることができるデジタル回路設計の定義を作り出すことを可能にする。

【0291】

本明細書で規定したように、「応じ」および上で記載したような同様の言語、例えば、「場合」、「時」または「際に」の用語は、アクションまたはイベントに直ぐに応じるまたは反応することを意味する。応答または反応は自動的に行われる。したがって、第２のアクションが第１のアクション「に応じ」行われる場合、第１のアクションの発生と第２のアクションの発生の間に因果関係がある。「応じ」の用語は因果関係を示す。

【0292】

本明細書で規定したように、「１つの実施形態」、「一実施形態」、「１つまたは複数の実施形態」、「特定の実施形態」、または類似の言語の用語は、実施形態に関連して記載した特定の性状、構造、または特徴が、本開示内に記載された少なくとも１つの実施形態に含まれることを意味する。したがって、本開示全体を通して「１つの実施形態では」、「一実施形態では」、「１つまたは複数実施形態では」、「特定の実施形態では」、および類似の言語の語句の出現は、必ずしもではないが、全て同じ実施形態に言及していることがある。「実施形態」および「配置」という用語は、本開示内で交換可能に使用される。

【0293】

本明細書で規定したように、「出力」という用語は、物理的メモリ要素、例えば、表示するために書き込むデバイス、または別のシステムへ送信または伝達する、エクスポートする他の周辺出力デバイスなどに記憶することを意味する。

【0294】

本明細書で規定したように、「実質的に」という用語は、言及した特徴、パラメータ、または値を正確に達成する必要がないが、例えば、許容範囲、測定誤差、測定精度限界、および当業者に知られている他の要因を含む逸脱または変更が、特徴が提供することを意図した効果を除外しない範囲で起こる可能性があることを意味する。

【0295】

第１の、第２のなどの用語は、様々な要素を記載するために本明細書で使用することができる。これらの要素は、これらの用語によって制限されるものではない。というのは、これらの用語は、そうでないと記されていない、または内容がそうでないと明確に示していない限り、１つの要素を別の要素と区別するためだけに使用されているからである。

【0296】

コンピュータプログラム製品としては、本明細書に記載された発明配置の態様をプロセッサに実施させるために、上にコンピュータ読取可能プログラム指示を有する（１つまたは複数の）コンピュータ読取可能記憶媒体を挙げることができる。本開示内で、「プログラムコード」という用語は、「コンピュータ読取可能プログラム指示」という用語と交換可能に使用されている。本明細書に記載されたコンピュータ読取可能プログラム指示は、コンピュータ読取可能記憶媒体からそれぞれの演算／処理デバイスに、またはネットワーク、例えば、インターネット、ＬＡＮ、ＷＡＮ、および／または無線ネットワークを介して外部コンピュータまたは外部記憶デバイスにダウンロードすることができる。ネットワークは、銅送信ケーブル、送信光ケーブル、無線送信、ルーター、ファイアウォール、スイッチ、ゲートウェイコンピュータおよび／またはエッジサーバを含むエッジデバイスを含むことができる。各演算／処理デバイス内のネットワークアダプタカードまたはネットワークインターフェースは、ネットワークからコンピュータ読取可能プログラム指示を受信し、それぞれの演算／処理デバイス内でコンピュータ読取可能記憶媒体内の記憶のためにコンピュータ読取可能プログラム指示を転送する。

【0297】

本明細書に記載した発明配置のために動作を実行するためのコンピュータ読取可能プログラム指示は、アセンブラ指示、インストラクションセットアーキテクチャ（ＩＳＡ）指示、機械指示、機械依存指示、マイクロコード、ファームウェア指示、またはオブジェクト指向型プログラミング言語および／またはプロシージャプログラミング言語を含む、１つまたは複数のプログラミング言語のいずれかの組合せで書き込まれたソースコードまたはオブジェクトコードのいずれかであってもよい。コンピュータ読取可能プログラム指示は状態設定データを含むことができる。コンピュータ読取可能プログラム指示は、全体的にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で、独立型ソフトウェアパッケージとして、部分的にユーザのコンピュータ上および部分的にリモートコンピュータ上で、または全体的にリモートコンピュータまたはサーバ上で実行することができる。後者のシナリオでは、リモートコンピュータは、ＬＡＮまたはＷＡＮを含むあらゆるタイプのネットワークを通してユーザのコンピュータに接続することができる、または外部コンピュータへの（例えば、インターネットサービスプロバイダを使用してインターネットを通じて）接続を行うことができる。いくつかの場合では、例えば、プログラマブル論理回路、ＦＰＧＡまたはＰＬＡを含む電子回路は、本明細書に記載した発明配置の態様を実施するために、電子回路をパーソナライズするためにコンピュータ読取可能プログラム指示の状態情報を利用することによって、コンピュータ読取可能プログラム指示を実行することができる。

【0298】

発明配置の特定の態様が、方法、装置（システム）、およびコンピュータプログラム製品のフローチャート図および／またはブロック図を参照して本明細書に記載されている。フローチャート図および／またはブロック図の各ブロック、およびフローチャート図および／またはブロック図内のブロックの組合せは、コンピュータ読取可能プログラム指示、例えばプログラムコードによって実施することができることを理解されたい。

【0299】

これらのコンピュータ読取可能プログラム指示は、汎用コンピュータ、専用コンピュータ、または機械を製造するための他のプログラマブルデータ処理装置のプロセッサに提供することができ、それによって、コンピュータまたは他のプログラマブルデータ処理装置のプロセッサを介して実行する指示は、フローチャートおよび／または１つまたは複数のブロック図ブロック内で特定される機能／動作を実施する手段を作り出す。これらのコンピュータ読取可能プログラム指示はまた、コンピュータ、プログラマブルデータ処理装置、および／または他のデバイスを特定の方法で機能するように指示することができるコンピュータ読取可能記憶媒体内に記憶させることができ、それによって、中に記憶された指示を有するコンピュータ読取可能記憶媒体は、フローチャートおよび／または１つまたは複数のブロック図ブロック内で特定される動作の態様を実施する指示を含む製造品を備えている。

【0300】

コンピュータ読取可能プログラム指示はまた、コンピュータ、他のプログラマブル装置または他のデバイス上で実施される一連の動作にコンピュータ実装プロセスを作り出させるように、コンピュータ、他のプログラマブルデータ処理装置、または他のデバイス上にロードすることができ、それによって、コンピュータ、他のプログラマブル装置、または他のデバイス上で実行する指示が、フローチャートおよび／または１つまたは複数のブロック図ブロック内で特定される機能／動作を実施する。

【0301】

図のフローチャートおよびブロック図は、発明配置の様々な態様による、システム、方法、およびコンピュータプログラム製品の可能な実装のアーキテクチャ、機能、および動作を示している。これに関して、フローチャートまたはブロック図内の各ブロックは、特定の動作を実施するための１つまたは複数の実行可能指示を含む、指示のモジュール、セグメント、または部分を示すことができる。

【0302】

いくつかの代替実施では、ブロックに記された動作は図に記された順番ではなく起こることがある。例えば、連続して示した２つのブロックは、実質的に同時に実行されることがある、または関連する機能によって、ブロックが時々逆の順序で実行されることがある。他の実施例では、ブロックは増加する数字順で一般的に行うことができ、更に他の実施例では、１つまたは複数のブロックは、直ぐに続かないその後のまたは他のブロックに記憶され利用される結果で、様々な順で行うことができる。また、ブロック図および／またはフローチャート図の各ブロック、およびブロック図および／またはフローチャート図のブロックの組合せは、特定の機能または動作を行う、または専用ハードウェアおよびコンピュータ指示の組合せを実行する専用ハードウェアベースシステムによって実施することができることに留意されたい。

【0303】

以下の特許請求の範囲で見られる全ての手段またはステッププラス機能要素の対応する構造、材料、動作、および同等物は、特に請求するように、他の請求する要素と組み合わせて機能を行うためのあらゆる構造、材料、または動作を含むことを意図している。

【0304】

方法は、デバイスのＤＰＥアレイ内での実装のためのソフトウェア部分、およびデバイスのＰＬ内での実装のためのハードウェア部分を特定するアプリケーションに対して、プロセッサを使用して、アプリケーション用論理アーキテクチャ、およびＤＰＥアレイとプログラマブル論理の間のインターフェース回路ブロックのハードウェアに対する論理リソースのマッピングを特定する第１のインターフェースソリューションを生成することを含む。方法は、論理アーキテクチャおよび第１のインターフェースソリューションに基づいてハードウェア部分のブロック図を構築することと、プロセッサを使用して、ブロック図上で実装フローを実施することを含む。方法は、プロセッサを使用して、ＤＰＥアレイの１つまたは複数のＤＰＥ内での実装のためにアプリケーションのソフトウェア部分をコンパイルすることとを含む。

【0305】

別の態様では、ブロック図を構築することは、プログラマブル論理内での実装のために少なくとも１つのＩＰコアをブロック図に追加することを含む。

【0306】

別の態様では、実装フロー中に、ハードウェアコンパイラは、ソフトウェア部分をコンパイルするように設定されたＤＰＥコンパイラと設計データを交換することによって、ブロック図を構築し、実装フローを実施する。

【0307】

別の態様では、ハードウェアコンパイラは、ＮｏＣコンパイラとさらなる設計データを交換する。ハードウェアコンパイラは、デバイスのＰＬにＤＰＥアレイを結合するデバイスのＮｏＣを通してルートを実装するように設定された第１のＮｏＣソリューションを受信する。

【0308】

別の態様では、実装フローを実施することは、交換された設計データに基づいて実施される。

【0309】

別の態様では、ソフトウェア部分をコンパイルすることは、実装フローから生成されたＰＬ内の実装のためのアプリケーションのハードウェア部分の実装に基づいて実施される。

【0310】

別の態様では、ブロック図を構築し、実装フローを実施するように設定されたハードウェアコンパイラに応じて、ブロック図の実装がハードウェア部分に対する設計測定基準を満たしていないことを判断し、ソフトウェア部分をコンパイルするように設定されたＤＰＥコンパイラにインターフェース回路ブロックに対する制約を提供する。ハードウェアコンパイラは、ＤＰＥコンパイラから、制約に基づいてＤＰＥコンパイラによって生成された第２のインターフェースソリューションを受信する。

【0311】

別の態様では、実装フローを実施することは、第２のインターフェースソリューションに基づいて実施される。

【0312】

別の態様では、ハードウェアコンパイラは、ブロック図の実装がＮｏＣに対する第１のＮｏＣソリューションを使用して設計測定基準を満たしていないことを判断することに応じて、ＮｏＣコンパイラにＮｏＣに対する制約を提供する。ハードウェアコンパイラは、ＮｏＣコンパイラから、ＮｏＣに対する制約に基づいてＮｏＣコンパイラによって生成された第２のＮｏＣソリューションを受信する。

【0313】

システムは、動作を開始するように設定されたプロセッサを備えている。動作は、デバイスのＤＰＥアレイ内での実装のためのソフトウェア部分、およびデバイスのＰＬ内での実装のためのハードウェア部分を特定するアプリケーションに対して、アプリケーション用の論理アーキテクチャ、およびＤＰＥアレイとＰＬの間のインターフェース回路ブロックのハードウェアへの論理リソースのマッピングを特定する第１のインターフェースソリューションを生成することを含む。動作は、論理アーキテクチャおよび第１のインターフェースソリューションに基づいてハードウェア部分のブロック図を構築することと、ブロック図上で実装フローを実施することと、ＤＰＥアレイの１つまたは複数のＤＰＥ内での実装のためにアプリケーションのソフトウェア部分をコンパイルすることとを含む。

【0314】

別の態様では、ブロック図を構築することは、ＰＬ内での実装のために少なくとも１つのＩＰコアをブロック図に追加することを含む。

【0315】

別の態様では、動作は、実装フロー中、ブロック図を構築し、ソフトウェア部分をコンパイルするように設定されたＤＰＥコンパイラと設計データを交換することによって実装フローを実施するハードウェアコンパイラを実行することを含む。

【0316】

別の態様では、動作は、ハードウェアコンパイラがＮｏＣコンパイラと別の設計データを交換すること、およびハードウェアコンパイラがデバイスのＰＬにＤＰＥアレイを結合するデバイスのＮｏＣを通してルートを実装するように設定された第１のＮｏＣソリューションを受信することを含む。

【0317】

別の態様では、実装フローを実施することは、交換された設計データに基づいて実施される。

【0318】

別の態様では、ソフトウェア部分をコンパイルすることは、実装フローから生成されたＰＬ内での実装のためのアプリケーションのハードウェア部分に対するハードウェア設計に基づいて実施される。

【0319】

別の態様では、動作は、ブロック図を構築し、実装フローを実施するように設定されたハードウェアコンパイラに応じて、ブロック図の実装がハードウェア部分に対する設計制約を満たしていないことを判断し、ソフトウェア部分をコンパイルするように設定されたＤＰＥコンパイラにインターフェース回路ブロックに対する制約を提供することを含む。ハードウェアコンパイラは、ＤＰＥコンパイラから、制約に基づいてＤＰＥコンパイラによって生成された第２のインターフェースソリューションを受信する。

【0320】

別の態様では、実装フローを実施することは、第２のインターフェースソリューションに基づいて実施される。

【0321】

別の態様では、ハードウェアコンパイラは、ブロック図の実装がＮｏＣに対する第１のＮｏＣソリューションを使用して設計測定基準を満たしていないことを判断することに応じて、ＮｏＣコンパイラにＮｏＣに対する制約を提供する。ハードウェアコンパイラは、ＮｏＣコンパイラから、ＮｏＣに対する制約に基づいてＮｏＣコンパイラによって生成された第２のＮｏＣソリューションを受信する。

【0322】

方法は、デバイスのＤＰＥアレイ内での実装のためのソフトウェア部分、およびデバイスのＰＬ内での実装のためのハードウェア部分を有するアプリケーションに対して、ハードウェアコンパイラを実行するプロセッサを使用して、ＰＬにＤＰＥアレイを結合するインターフェースブロックのハードウェアにソフトウェア部分によって使用される論理リソースをマッピングするインターフェースブロックソリューションに基づいて、ハードウェア部分上で実装フローを実施することを含む。方法は、実装フロー中に設計測定基準を満たしていないことに応じて、ハードウェアコンパイラを実行するプロセッサを使用して、ＤＰＥコンパイラにインターフェースブロック制約を提供することを含む。方法はまた、インターフェースブロック制約を受信することに応じて、ＤＰＥコンパイラを実行するプロセッサを使用して、更新されたインターフェースブロックソリューションを生成することと、ハードウェアコンパイラにＤＰＥコンパイラから更新されたインターフェースブロックソリューションを提供することとを含む。

【0323】

別の態様では、インターフェースブロック制約は、インターフェースブロックの物理的リソースにソフトウェア部分によって使用される論理リソースをマッピングする。

【0324】

別の態様では、ハードウェアコンパイラは、更新されたインターフェースブロックソリューションを使用して実装フローを続ける。

【0325】

別の態様では、ハードウェアコンパイラは、ハードウェア部分に対する設計制約を満たしていないことに応じて、ＤＰＥコンパイラにインターフェースブロック制約を反復して提供する。

【0326】

別の態様では、インターフェースブロック制約は、ハード制約およびソフト制約を含む。この場合、方法は、ＤＰＥコンパイラが、更新されたインターフェースブロックソリューションを生成するために、ハード制約およびソフト制約の両方を使用して、アプリケーションのソフトウェア部分をルーティングすることを含む。

【0327】

別の態様では、方法は、ハード制約およびソフト制約の両方を使用して、更新されたインターフェースブロックソリューションを生成できないことに応じて、更新されたインターフェースブロックソリューションを生成するためにハード制約のみを使用して、アプリケーションのソフトウェア部分をルーティングすることを含む。

【0328】

別の態様では、方法は、ハード制約のみを使用して更新されたマッピングを生成できないことに応じて、更新されたインターフェースブロックソリューションを生成するためにハード制約のみを使用して、ハード制約およびソフト制約の両方を使用してソフトウェア部分をマッピングし、ソフトウェア部分をルーティングすることを含む。

【0329】

インターフェースブロックソリューションおよび更新されたインターフェースブロックソリューションがそれぞれスコアを有する別の態様では、方法は、スコアを比較することと、インターフェースブロックソリューションに対するスコアが更新されたインターフェースブロックソリューションに対するスコアを超えたことを判断することに応じて、別の更新されたインターフェースブロックソリューションを得るために、インターフェースブロック制約を緩和し、ＤＰＥコンパイラに緩和されたインターフェースブロック制約を提出することとを含む。

【0330】

別の態様では、インターフェースブロックソリューションおよび更新されたインターフェースブロックソリューションがそれぞれ、スコアを有する。方法は、スコアを比較することと、更新されたインターフェースブロックソリューションに対するスコアがインターフェースブロックソリューションに対するスコアを超えたことを判断することに応じて、実装フローを実施するために更新されたインターフェースブロックソリューションを使用することとを含む。

【0331】

システムは、動作を開始するように設定されたプロセッサを備えている。動作は、デバイスのＤＰＥアレイ内での実装のためのソフトウェア部分、およびデバイスのＰＬ内での実装のためのハードウェア部分を有するアプリケーションに対して、ハードウェアコンパイラを使用して、ＰＬにＤＰＥアレイを結合するインターフェースブロックのハードウェアにソフトウェア部分によって使用される論理リソースをマッピングするインターフェースブロックソリューションに基づいて、ハードウェア部分上で実装フローを実施することを含む。動作は、実装フロー中に設計測定基準を満たしていないことに応じて、ハードウェアコンパイラを使用して、ＤＰＥコンパイラにインターフェースブロック制約を提供することを含む。動作は更に、インターフェースブロック制約を受信することに応じて、ＤＰＥコンパイラを使用して、更新されたインターフェースブロックソリューションを生成し、ハードウェアコンパイラにＤＰＥコンパイラから更新されたインターフェースブロックソリューションを提供することを含む。

【0332】

別の態様では、インターフェースブロック制約は、インターフェースブロックの物理的リソースにソフトウェア部分によって使用される論理リソースをマッピングする。

【0333】

別の態様では、ハードウェアコンパイラは、更新されたインターフェースブロックソリューションを使用して、実装フローを続ける。

【0334】

別の態様では、ハードウェアコンパイラは、ハードウェア部分に対する設計制約を満たしていないことに応じて、ＤＰＥコンパイラにインターフェースブロック制約を反復して提供する。

【0335】

別の態様では、インターフェースブロック制約は、ハード制約およびソフト制約を含む。この場合、プロセッサが、更新されたインターフェースブロックソリューションを生成するために、ハード制約およびソフト制約の両方を使用して、アプリケーションのソフトウェア部分をルーティングするＤＰＥコンパイラを含む動作を開始するように設定されている。

【0336】

別の態様では、動作は、ハード制約およびソフト制約の両方を使用して、更新されたマッピングを生成できないことに応じて、更新されたインターフェースブロックソリューションを生成するためにハード制約のみを使用して、アプリケーションのソフトウェア部分をルーティングすることを含む。

【0337】

別の態様では、動作は、ハード制約のみを使用して更新されたマッピングを生成できないことに応じて、更新されたインターフェースブロックソリューションを生成するためにハード制約のみを使用して、ハード制約およびソフト制約の両方を使用してソフトウェア部分をマッピングし、ソフトウェア部分をルーティングすることを含む。

【0338】

別の態様では、インターフェースブロックソリューションおよび更新されたインターフェースブロックソリューションがそれぞれスコアを有する。プロセッサは、スコアを比較することと、インターフェースブロックソリューションに対するスコアが更新されたインターフェースブロックソリューションに対するスコアを超えたことを判断することに応じて、別の更新されたインターフェースブロックソリューションを得るために、インターフェースブロック制約を緩和し、ＤＰＥコンパイラに緩和されたインターフェースブロック制約を提出することとを含む動作を開始するように設定されている。

【0339】

別の態様では、インターフェースブロックソリューションおよび更新されたインターフェースブロックソリューションがそれぞれ、スコアを有する。プロセッサは、スコアを比較することと、更新されたインターフェースブロックソリューションに対するスコアがインターフェースブロックソリューションに対するスコアを超えたことを判断することに応じて、実装フローを実施するために更新されたインターフェースブロックソリューションを使用することとを含む動作を開始するように設定されている。

【0340】

方法は、デバイスのＤＰＥアレイ内での実装のためのソフトウェア部分、およびデバイスのＰＬ内での実装のためＨＬＳカーネルを有するハードウェア部分を特定するアプリケーションに対して、プロセッサを使用して、ＤＰＥアレイおよびＰＬを結合するインターフェースブロックのハードウェアリソースにソフトウェア部分によって使用される論理リソースをマッピングする第１のインターフェースソリューションを生成することを含む。方法は、プロセッサを使用して、ＤＰＥアレイ内に実装されるソフトウェア部分のＨＬＳカーネルおよびノードの間のコネクティビティを特定する接続グラフを生成することと、プロセッサを使用して、接続グラフおよびＨＬＳカーネルに基づいてブロック図を生成することとを含み、ブロック図は合成可能である。方法は更に、プロセッサを使用して、第１のインターフェースソリューションに基づいてブロック図上で実装フローを実施することと、プロセッサを使用して、ＤＰＥアレイの１つまたは複数のＤＰＥ内の実装のためのアプリケーションのソフトウェア部分をコンパイルすることとを含む。

【0341】

別の態様では、ブロック図を生成することは、合成可能なバージョンのＨＬＳカーネルを生成するためにＨＬＳカーネル上でＨＬＳを実施することと、合成可能なバージョンのＨＬＳカーネルを使用してブロック図を構築することとを含む。

【0342】

別の態様では、合成可能なバージョンのＨＬＳカーネルは、ＲＴＬブロックとして特定される。

【0343】

別の態様では、ブロック図を生成することは、アプリケーションが実装されるＳｏＣのアーキテクチャの記述に基づいて実施される。

【0344】

別の態様では、ブロック図を生成することは、ブロック図をベースプラットフォームに接続することを含む。

【0345】

別の態様では、実装フローを実施することは、ＰＬ内での実装のためにブロック図を合成することと、第１のインターフェースソリューションに基づいて合成されたブロック図を配置およびルーティングすることとを含む。

【0346】

別の態様では、方法は、実装フロー中に、ブロック図を構築し、ソフトウェア部分をコンパイルするように設定されたＤＰＥコンパイラと設計データを交換することによって実装フローを実施するハードウェアコンパイラを実行することを含む。

【0347】

別の態様では、方法は、ハードウェアコンパイラがＮｏＣコンパイラと別の設計データを交換することと、ハードウェアコンパイラがデバイスのＰＬにＤＰＥアレイを結合するデバイスのＮｏＣを通してルートを実装するように設定された第１のＮＯＣソリューションを受信することとを含む。

【0348】

別の態様では、方法は、ブロック図を構築し、実装フローを実施するように設定されたハードウェアコンパイラに応じて、ブロック図の実装がハードウェア部分に対する設計測定基準を満たしていないことを判断することと、ソフトウェア部分をコンパイルするように設定されたＤＰＥコンパイラにインターフェース回路ブロックに対する制約を提供することとを含む。方法はまた、ハードウェアコンパイラが、ＤＰＥコンパイラから、制約に基づいてＤＰＥコンパイラによって生成された第２のインターフェースソリューションを受信することを含む。

【0349】

別の態様では、実装フローを実施することは、第２のインターフェースソリューションに基づいて実施される。

【0350】

システムは、動作を開始するように設定されたプロセッサを備えている。動作は、デバイスのＤＰＥアレイ内での実装のためのソフトウェア部分、およびデバイスのＰＬ内での実装のためのＨＬＳカーネルを有するハードウェア部分を特定するアプリケーションに対して、ＤＰＥアレイとＰＬを結合するインターフェースブロックのハードウェアリソースにソフトウェア部分によって使用される論理リソースをマッピングする第１のインターフェースソリューションを生成することを含む。動作は、ＤＰＥアレイ内に実装されるソフトウェア部分のＨＬＳカーネルおよびノードの間のコネクティビティを特定する接続グラフを生成することと、接続グラフおよびＨＬＳカーネルに基づいてブロック図を生成することとを含み、ブロック図は合成可能である。動作は更に、第１のインターフェースソリューションに基づいてブロック図上で実装フローを実施することと、ＤＰＥアレイの１つまたは複数のＤＰＥ内の実装のためのアプリケーションのソフトウェア部分をコンパイルすることとを含む。

【0351】

別の態様では、ブロック図を生成することは、合成可能なバージョンのＨＬＳカーネルを生成するためにＨＬＳカーネル上でＨＬＳを実施することと、合成可能なバージョンのＨＬＳカーネルを使用してブロック図を構築することとを含む。

【0352】

別の態様では、合成可能なバージョンのＨＬＳカーネルは、ＲＴＬブロックとして特定される。

【0353】

別の態様では、ブロック図を生成することは、アプリケーションが実装されるＳｏＣのアーキテクチャの記述に基づいて実施される。

【0354】

別の態様では、ブロック図を生成することは、ブロック図をベースプラットフォームに接続することを含む。

【0355】

別の態様では、実装フローを実施することは、ＰＬ内での実装のためにブロック図を合成することと、第１のインターフェースソリューションに基づいて合成されたブロック図を配置およびルーティングすることとを含む。

【0356】

別の態様では、動作は、実装フロー中に、ブロック図を構築し、ソフトウェア部分をコンパイルするように設定されたＤＰＥコンパイラと設計データを交換することによって実装フローを実施するハードウェアコンパイラを実行することを含む。

【0357】

別の態様では、動作は、ハードウェアコンパイラがＮｏＣコンパイラと別の設計データを交換することと、ハードウェアコンパイラがデバイスのＰＬにＤＰＥアレイを結合するデバイスのＮｏＣを通してルートを実装するように設定された第１のＮＯＣソリューションを受信することとを含む。

【0358】

別の態様では、動作は、ブロック図を構築し、実装フローを実施するように設定されたハードウェアコンパイラに応じて、ブロック図の実装がハードウェア部分に対する設計測定基準を満たしていないことを判断することと、ソフトウェア部分をコンパイルするように設定されたＤＰＥコンパイラにインターフェース回路ブロックに対する制約を提供することとを含む。方法はまた、ハードウェアコンパイラが、ＤＰＥコンパイラから、制約に基づいてＤＰＥコンパイラによって生成された第２のインターフェースソリューションを受信することを含む。

【0359】

別の態様では、実装フローを実施することは、第２のインターフェースソリューションに基づいて実施される。

【0360】

その上に記憶されたプログラムコードを有するコンピュータ読取可能記憶媒体を備えた、１つまたは複数のプログラム製品が本明細書に記載されている。プログラムコードは、本開示内に記載された様々な動作を開始するようにコンピュータハードウェアによって実行可能である。

【0361】

本明細書で提供された発明配置の記載は、例示的目的であり、開示された形態および実施例に徹底または限定することを意図したものではない。本明細書で使用される用語は、市場で見られる技術上の発明配置の原理、実用的な応用または技術的改良を説明する、および／または当業者が本明細書で開示された発明配置を理解することを可能にするために選択された。変更形態および変形形態は、記載された発明配置の範囲および精神を逸脱することなく、当業者には自明である。したがって、このような特性および実施の範囲を示すように、前述の開示よりも以下の特許請求の範囲に言及するものとする。

【0362】

実施例１は、アプリケーションから誘導された論理アーキテクチャの例示的スキームを示している。

【0363】

実施例２は、ＤＰＥアレイ２０２内で実装されるアプリケーションに対するＳｏＣインターフェースブロックソリューションの例示的スキームを示している。

【0364】

実施例３は、ＮｏＣ２０８内で実装されるアプリケーションに対するＮｏＣソリューションの例示的スキームを示している。

【0365】

実施例４は、ＳｏＣインターフェースブロック制約および／またはＮｏＣ制約を特定するための例示的スキームを示している。

【0366】

実施例５は、ＮｏＣトラフィックを特定するための例示的スキームを示している。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17A】

【図17B】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】