特許 7527393 読み出し動作中のメモリセルバイアス技法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-25

(45)【発行日】2024-08-02

(54)【発明の名称】読み出し動作中のメモリセルバイアス技法

(51)【国際特許分類】

   G11C 11/22 20060101AFI20240726BHJP

【ＦＩ】

G11C11/22 230

G11C11/22 240

【請求項の数】 26

(21)【出願番号】P 2022559472

(86)(22)【出願日】2021-03-09

(65)【公表番号】

(43)【公表日】2023-05-15

(86)【国際出願番号】 US2021021508

(87)【国際公開番号】W WO2021202064

(87)【国際公開日】2021-10-07

【審査請求日】2022-11-11

(31)【優先権主張番号】16/834,941

(32)【優先日】2020-03-30

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー，インク．

(74)【代理人】

【識別番号】100121083

【弁理士】

【氏名又は名称】青木 宏義

(74)【代理人】

【識別番号】100138391

【弁理士】

【氏名又は名称】天田 昌行

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】ロカテッリ アンドレア

(72)【発明者】

【氏名】セルバッリ ジョルジオ

(72)【発明者】

【氏名】ビスコンティ アンジェロ

【審査官】小林 紀和

(56)【参考文献】

【文献】特開２００３－０７７２７１（ＪＰ，Ａ）

【文献】特表２００８－５２２３４６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１２／０１４７６５４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００６／０２２１６６６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ１１Ｃ １１／２２

(57)【特許請求の範囲】

【請求項1】

読み出し動作の活性化フェーズ中に、メモリセルの電圧を第１の電圧まで上昇させることと、
前記活性化フェーズ中であって且つ前記電圧を前記第１の電圧まで上昇させた後に、前記メモリセルの前記電圧を、前記第１の電圧よりも大きい第２の電圧まで上昇させることと、
前記メモリセルの前記電圧を前記第２の電圧まで上昇させることに少なくとも部分的に基づいて、前記読み出し動作のリフレッシュフェーズを開始することと、
を含む方法。

【請求項2】

前記メモリセルの前記電圧を前記第１の電圧まで上昇させることに少なくとも部分的に基づいて、前記メモリセルと、センスコンポーネントに関連付けられたコンデンサとの間で電荷を転送することであって、前記メモリセルの前記電圧を前記第２の電圧まで上昇させることは、前記電荷を転送することに少なくとも部分的に基づく、こと、
を更に含む、請求項１に記載の方法。

【請求項3】

前記メモリセルの前記電圧を前記第２の電圧まで上昇させることに少なくとも部分的に基づいて、前記メモリセルと関連付けられた値を蓄積するためにセンスコンポーネントを活性化することであって、前記読み出し動作の前記リフレッシュフェーズを開始することは、前記センスコンポーネントを活性化することに少なくとも部分的に基づく、こと、
を更に含む、請求項１に記載の方法。

【請求項4】

前記読み出し動作の前記リフレッシュフェーズの後、前記メモリセルの前記電圧を前記第１の電圧まで上昇させる前に前記メモリセルによって蓄積されていた値に少なくとも部分的に基づいて、前記読み出し動作のプリチャージフェーズを開始すること、
を更に含む、請求項１に記載の方法。

【請求項5】

前記読み出し動作の前記プリチャージフェーズを開始することに少なくとも部分的に基づいて前記メモリセルを第３の電圧にバイアスすることであって、前記第１の電圧及び前記第２の電圧は第１の極性を有し、前記第３の電圧は、前記第１の極性とは異なる第２の極性を有する、こと、
を更に含む、請求項４に記載の方法。

【請求項6】

デジット線をセンスコンポーネントと選択的に結合するカスコードのゲートに第３の電圧を印加することであって、前記メモリセルの前記電圧を前記第１の電圧まで上昇させることは、前記カスコードの前記ゲートに前記第３の電圧を印加することに少なくとも部分的に基づく、ことと、
前記第３の電圧よりも大きい第４の電圧を前記カスコードの前記ゲートに印加することであって、前記メモリセルの前記電圧を前記第２の電圧まで上昇させることは、前記第４の電圧を前記カスコードの前記ゲートに印加することに少なくとも部分的に基づく、ことと、
を更に含む、請求項１に記載の方法。

【請求項7】

前記メモリセルの前記電圧を前記第１の電圧まで上昇させることは、前記第３の電圧と前記カスコードの閾値電圧との間の差に少なくとも基づき、
前記メモリセルの前記電圧を前記第２の電圧まで上昇させることは、前記第４の電圧と前記カスコードの前記閾値電圧との間の差に少なくとも部分的に基づく、
請求項６に記載の方法。

【請求項8】

前記第３の電圧を前記カスコードに印加した後、前記メモリセルを前記デジット線と結合することであって、前記読み出し動作の前記活性化フェーズ中に前記メモリセルの前記電圧を前記第１の電圧まで上昇させることは、前記メモリセルを前記デジット線と結合することに少なくとも部分的に基づく、こと、
を更に含む、請求項６に記載の方法。

【請求項9】

前記読み出し動作のプリチャージフェーズを開始した後、前記メモリセルを前記デジット線から分離すること、
を更に含む、請求項８に記載の方法。

【請求項10】

前記メモリセルの前記電圧を前記第１の電圧まで上昇させる前に前記メモリセルによって第１の値が蓄積されていたことに少なくとも部分的に基づいて、前記読み出し動作の前記リフレッシュフェーズ中に前記メモリセルを前記第２の電圧に維持すること、又は
前記メモリセルの前記電圧を前記第１の電圧まで上昇させる前に前記メモリセルによって第２の値が蓄積されていたことに少なくとも部分的に基づいて、前記読み出し動作の前記リフレッシュフェーズ中に前記メモリセルに印加される電圧を前記第２の電圧から減少させること、
を更に含む、請求項１に記載の方法。

【請求項11】

前記メモリセルの前記電圧を前記第１の電圧及び前記第２の電圧まで上昇させることは、前記メモリセルと結合されたデジット線とプレート線との間の電圧差に少なくとも部分的に基づく、
請求項１に記載の方法。

【請求項12】

読み出し動作の活性化フェーズ中に、メモリセルの電圧を第１の電圧まで上昇させることと、
前記活性化フェーズ中であって且つ前記電圧を前記第１の電圧まで上昇させた後に、前記メモリセルの前記電圧を、前記第１の電圧よりも大きい第２の電圧まで上昇させることと、
をするように構成されたバイアスコンポーネントと、
前記メモリセルの前記電圧を前記第２の電圧まで上昇させることに少なくとも部分的に基づいて、前記読み出し動作のリフレッシュフェーズを開始するリフレッシュコンポーネントと、
を含む装置。

【請求項13】

前記メモリセルの前記電圧を前記第１の電圧まで上昇させることに少なくとも部分的に基づいて、前記メモリセルと、センスコンポーネントに関連付けられたコンデンサとの間で電荷を転送する電荷転送コンポーネントであって、前記メモリセルの前記電圧を前記第２の電圧まで上昇させることは、前記電荷を転送することに少なくとも部分的に基づく、前記電荷転送コンポーネント、
を更に含む、請求項１２に記載の装置。

【請求項14】

前記メモリセルの前記電圧を前記第２の電圧まで上昇させることに少なくとも部分的に基づいて、前記メモリセルと関連付けられた値を蓄積するためにセンスコンポーネントを活性化する活性化コンポーネントであって、前記読み出し動作の前記リフレッシュフェーズを開始することは、前記センスコンポーネントを活性化することに少なくとも部分的に基づく、前記活性化コンポーネント、
を更に含む、請求項１２に記載の装置。

【請求項15】

前記読み出し動作の前記リフレッシュフェーズの後、前記メモリセルの前記電圧を前記第１の電圧まで上昇させる前に前記メモリセルによって蓄積されていた値に少なくとも部分的に基づいて前記読み出し動作のプリチャージフェーズを開始するプリチャージコンポーネント、
を更に含む、請求項１２に記載の装置。

【請求項16】

前記バイアスコンポーネントは、
前記読み出し動作の前記プリチャージフェーズを開始することに少なくとも部分的に基づいて前記メモリセルを第３の電圧にバイアスすることであって、前記第１の電圧及び前記第２の電圧は第１の極性を有し、前記第３の電圧は、前記第１の極性とは異なる第２の極性を有する、こと、
をするように更に構成される、請求項１５に記載の装置。

【請求項17】

前記バイアスコンポーネントは、
デジット線をセンスコンポーネントと選択的に結合するカスコードのゲートに第３の電圧を印加することであって、前記メモリセルの前記電圧を前記第１の電圧まで上昇させることは、前記カスコードの前記ゲートに前記第３の電圧を印加することに少なくとも部分的に基づく、ことと、
前記第３の電圧よりも大きい第４の電圧を前記カスコードの前記ゲートに印加することであって、前記メモリセルの前記電圧を前記第２の電圧まで上昇させることは、前記第４の電圧を前記カスコードの前記ゲートに印加することに少なくとも部分的に基づく、ことと、
をするように更に構成される、請求項１２に記載の装置。

【請求項18】

前記メモリセルの前記電圧を前記第１の電圧まで上昇させることは、前記第３の電圧と前記カスコードの閾値電圧との間の差に少なくとも基づき、
前記メモリセルの前記電圧を前記第２の電圧まで上昇させることは、前記第４の電圧と前記カスコードの前記閾値電圧との間の差に少なくとも部分的に基づく、
請求項１７に記載の装置。

【請求項19】

前記第３の電圧を前記カスコードに印加した後、前記メモリセルを前記デジット線と結合するように構成された結合コンポーネントであって、前記読み出し動作の前記活性化フェーズ中に前記メモリセルの前記電圧を前記第１の電圧まで上昇させることは、前記メモリセルを前記デジット線と結合することに少なくとも部分的に基づく、前記結合コンポーネント、
を更に含む、請求項１７に記載の装置。

【請求項20】

前記結合コンポーネントは、
前記読み出し動作のプリチャージフェーズを開始した後、前記メモリセルを前記デジット線から分離する、
ように更に構成される、請求項１９に記載の装置。

【請求項21】

前記バイアスコンポーネントは、
前記メモリセルの前記電圧を前記第１の電圧まで上昇させる前に前記メモリセルによって第１の値が蓄積されていたことに少なくとも部分的に基づいて、前記読み出し動作の前記リフレッシュフェーズ中に前記メモリセルを前記第２の電圧に維持し、又は
前記メモリセルの前記電圧を前記第１の電圧まで上昇させる前に前記メモリセルによって第２の値が蓄積されていたことに少なくとも部分的に基づいて、前記読み出し動作の前記リフレッシュフェーズ中に前記メモリセルに印加される電圧を前記第２の電圧から減少させる、
ように更に構成される、請求項１２に記載の装置。

【請求項22】

前記メモリセルの前記電圧を前記第１の電圧及び前記第２の電圧まで上昇させることは、前記メモリセルと結合されたデジット線とプレート線との間の電圧差に少なくとも部分的に基づく、
請求項１２に記載の装置。

【請求項23】

メモリアレイと、
前記メモリアレイと結合され、
読み出し動作の活性化フェーズ中に、前記メモリアレイのメモリセルの電圧を第１の電圧まで上昇させることと、
前記活性化フェーズ中であって且つ前記メモリセルの前記電圧を前記第１の電圧まで上昇させた後に、前記メモリセルの前記電圧を前記第１の電圧よりも大きい第２の電圧まで上昇させることと、
前記メモリセルの前記電圧を前記第２の電圧まで上昇させることに少なくとも部分的に基づいて、前記読み出し動作のリフレッシュフェーズを開始することと、
をするように動作可能なコントローラと、
を含む、装置。

【請求項24】

前記コントローラは、
前記メモリセルの前記電圧を前記第１の電圧まで上昇させることに少なくとも部分的に基づいて、前記メモリセルと、センスコンポーネントに関連付けられたコンデンサとの間で電荷を転送することであって、前記メモリセルの前記電圧を前記第２の電圧まで上昇させることは、前記電荷を転送することに少なくとも部分的に基づく、こと、
をするように更に動作可能である、請求項２３に記載の装置。

【請求項25】

前記コントローラは、
前記メモリセルの前記電圧を前記第２の電圧まで上昇させることに少なくとも部分的に基づいて、前記メモリセルと関連付けられた値を蓄積するためにセンスコンポーネントを活性化することであって、前記読み出し動作の前記リフレッシュフェーズを開始することは、前記センスコンポーネントを活性化することに少なくとも部分的に基づく、こと、
をするように更に動作可能である、請求項２３に記載の装置。

【請求項26】

前記メモリセルの前記電圧を前記第１の電圧まで上昇させることに少なくとも部分的に基づいて、前記メモリセルにかかる前記第１の電圧を或る期間維持すること、を更に含む、請求項１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

［クロスリファレンス］
本特許出願は、２０２１年３月９日に出願された“ＭＥＭＯＲＹ ＣＥＬＬ ＢＩＡＳＩＮＧ ＴＥＣＨＮＩＱＵＥＳ ＤＵＲＩＮＧ Ａ ＲＥＡＤ ＯＰＥＲＡＴＩＯＮ”と題するＬＯＣＡＴＥＬＬＩ等による国際特許出願番号ＰＣＴ／ＵＳ２０２１／０２１５０８の国内段階出願であり、それは、２０２０年３月３０日に出願された“ＭＥＭＯＲＹ ＣＥＬＬ ＢＩＡＳＩＮＧ ＴＥＣＨＮＩＱＵＥＳ ＤＵＲＩＮＧ Ａ ＲＥＡＤ ＯＰＥＲＡＴＩＯＮ”と題するＬＯＣＡＴＥＬＬＩ等による米国特許出願第１６／８３４，９４１号に対する優先権を主張し、その各々は、本願の譲受人に譲渡され、参照によりその全体が明示的に本明細書に組み込まれる。

【0002】

［技術分野］
以下は、一般的に、少なくとも１つのメモリデバイスを含むシステムに関し、より具体的には、読み出し動作中のメモリセルバイアス技法に関する。

【背景技術】

【0003】

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタルディスプレイ等の様々な電子デバイス内に情報を蓄積するために広く使用されている。情報は、メモリデバイス内のメモリセルを様々な状態にプログラミングすることによって蓄積される。例えば、バイナリメモリセルは、論理１又は論理０によりしばしば示される、２つのサポートされている状態の内の１つにプログラミングされ得る。幾つかの例では、単一のメモリセルは、２つよりも多い状態をサポートし得、それらの内の何れか１つが蓄積され得る。蓄積された情報にアクセスするために、デバイスのコンポーネントは、メモリデバイス内の少なくとも１つの蓄積された状態を読み出し得、又はセンシングし得る。情報を蓄積するために、デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。

【0004】

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等、様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がない場合でも、それらの蓄積された論理状態を長時間維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源から切断された場合、それらの蓄積された状態を喪失し得る。ＦｅＲＡＭは、揮発性メモリと同様の密度を達成可能性であり得るが、ストレージデバイスとしての強誘電体コンデンサの使用に起因して、不揮発性の特性を有し得る。

【図面の簡単な説明】

【0005】

【図1】本明細書に開示するような例に従った読み出し動作中のメモリセルバイアス技法をサポートするメモリデバイスの一例を説明する。

【図2】本明細書で開示するような例に従った読み出し動作中のメモリセルバイアス技法をサポートする回路の一例を説明する。

【図3A】本明細書に開示するような例に従った強誘電体メモリセルの非線形電気特性の例を説明する。

【図3B】本明細書に開示するような例に従った強誘電体メモリセルの非線形電気特性の例を説明する。

【図4】本明細書に開示するような例に従った読み出し動作中のメモリセルバイアス技法をサポートするタイミング図を説明する。

【図5】本明細書に開示するような例に従った読み出し動作中のメモリセルバイアス技法をサポートする回路の一例を説明する。

【図6】本明細書に開示するような例に従った読み出し動作中のメモリセルバイアス技法をサポートするメモリセルに対する例示的な電圧プロットを説明する。

【図7】本明細書に開示するような例に従った読み出し動作中のメモリセルバイアス技法をサポートするメモリデバイスのブロック図を示す。

【図8】本明細書に開示するような例に従った読み出し動作中のメモリセルバイアス技法をサポートする１つ以上の方法を説明するフローチャートを示す。

【発明を実施するための形態】

【0006】

メモリデバイスは、メモリアレイのメモリセルによって蓄積された論理状態を判定するために、様々なセンシング動作を使用し得る。メモリデバイスは、様々なセンシング又は読み出し動作を実行するために、メモリセルに１つ以上の電圧を印加し得る。例えば、メモリデバイスは、読み出し動作の活性化フェーズ中にメモリセルに１つ以上の電圧を印加し得る。メモリデバイスは、続いて、メモリ動作のリフレッシュフェーズ中にメモリセルに１つ以上の追加の電圧を印加し得る。また、メモリデバイスは、読み出し動作のプリチャージフェーズ中にメモリセルに１つ以上の電圧を印加し得る。幾つかの場合、メモリデバイスは、読み出し動作を実施する場合にメモリセルに相対的に高い電圧を印加し得る。高い電圧を使用してメモリセルを読み出すことは、より大きなリーク電流等の寄生効果を発生させ得る。次に、これらの効果は、メモリアレイ内のメモリセルに障害を発生させ得、それによって、メモリセルを読み出す場合の機能性と信頼性を減少させる。幾つかの場合、センシング動作中にメモリセルに印加される１つ以上の電圧の電圧レベルを低減することは、メモリデバイスの性能を向上させ得る。

【0007】

本明細書に開示するような例に従えば、メモリデバイスは、読み出し動作の活性化フェーズ中にメモリセルに印加される電圧を低減し得る。幾つかのメモリデバイスは、読み出し動作の活性化フェーズ中にメモリセルを書き込み電圧にバイアスし得る。メモリデバイスは、活性化フェーズの第１の部分中にメモリセルに印加される電圧を、他の読み出し動作と比較して、書き込み電圧よりも小さい読み出し電圧まで低減し得る。例えば、活性化フェーズ中、メモリデバイスは、メモリセルによって蓄積された論理状態を判定するためにメモリセルを第１の電圧（例えば、読み出し電圧）にまずバイアスし得る。メモリデバイスは、続いて、読み出し動作の活性化フェーズ中に、メモリセルの電圧バイアスを第２の電圧（例えば、書き込み電圧）まで増加させ得る。幾つかの場合、読み出し動作の活性化フェーズ中にメモリセルに印加される電圧レベルを低減することは、読み出し動作によって発生する他のメモリセルへの妨害を低減しつつ、読み出し動作の性能を維持し得る。

【0008】

開示の機構は、図１及び図２を参照して説明するように、メモリデバイス及び関連する回路に関連してまず説明される。開示の機構は、図３～図６を参照して説明するように、メモリセルの特性、関連する回路、及びタイミング図に関連して説明される。開示のこれらの及びその他の機構は、図７及び図８を参照して説明するように、読み出し動作中のメモリセルバイアス技法に関連する装置図及びフローチャートを参照して更に図示及び説明される。

【0009】

図１は、本明細書に開示するような例に従ったメモリデバイスに対する差動センシングをサポートするメモリデバイス１００の一例を説明する。メモリデバイス１００は、電子メモリ装置とも称され得る。メモリデバイス１００は、異なる論理状態を蓄積するようにプログラミング可能なメモリセル１０５を含み得る。幾つかの場合、メモリセル１０５は、論理０及び論理１で示される２つの論理状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、（例えば、マルチレベルセル（ＭＬＣ）として）２つよりも多い論理状態を蓄積するようにプログラミング可能であり得る。メモリセル１０５のセットは、（例えば、メモリセル１０５のアレイを含む）メモリデバイス１００のメモリセクション１１０の一部であり得、幾つかの例では、メモリセクション１１０は、メモリセル１０５の連続タイル（例えば、半導体チップの素子の連続セット）を指し得る。

【0010】

幾つかの例では、メモリセル１０５は、プログラミング可能な論理状態を表す電荷を蓄積し得る（例えば、コンデンサ、容量性メモリ素子、容量性ストレージ素子内に電荷を蓄積する）。一例では、充電及び未充電のコンデンサは、２つの論理状態を夫々表し得る。別の例では、正に充電された（例えば、第１の極性の、正の極性の）及び負に充電された（例えば、第２の極性の、負の極性の）コンデンサは、２つの論理状態を夫々表し得る。ＤＲＡＭ又はＦｅＲＡＭアーキテクチャは、そうした設計を使用し得、用いられるコンデンサは、絶縁体として線形又は常誘電分極特性を有する誘電体材料を含み得る。幾つかの例では、コンデンサの電荷の異なるレベルは、異なる論理状態を表し得、幾つかの例では、個別のメモリセル１０５で２つよりも多い論理状態をサポートし得る。ＦｅＲＡＭアーキテクチャ等の幾つかの例では、メモリセル１０５は、コンデンサの端子間の絶縁（例えば、非導電性）材料として強誘電体材料を有する強誘電体コンデンサを含み得る。強誘電体コンデンサの分極の異なるレベル又は極性は、異なる論理状態を表し得る（例えば、個別のメモリセル１０５において２つ以上の論理状態をサポートする）。

【0011】

メモリデバイス１００の例では、メモリセル１０５の各行は、第１のアクセス線１２０のセットの内の１つ（例えば、ＷＬ_１～ＷＬ_Ｍの内の１つ等のワード線（ＷＬ））と結合され得、メモリセル１０５の各列は、第２のアクセス線１３０のセットの内の１つ（例えば、ＤＬ_１～ＤＬ_Ｎの内の１つ等のデジット線（ＤＬ））と結合され得る。一般的に、１つのメモリセル１０５は、アクセス線１２０とアクセス線１３０との交点に位置し（例えば、それらと結合され、それらの間で結合され）得る。この交点は、メモリセル１０５のアドレスと称され得る。対象の又は選択されたメモリセル１０５は、通電された、さもなければ選択されたアクセス線１２０と、通電された、さもなければ選択されたアクセス線１３０との交点に位置するメモリセル１０５であり得る。

【0012】

幾つかのアーキテクチャでは、メモリセル１０５のストレージコンポーネントは、セル選択コンポーネントによって第２のアクセス線１３０から電気的に絶縁（例えば、選択的に絶縁）され得、セル選択コンポーネントは、幾つかの例ではスイッチングコンポーネント又はセレクタデバイスと称され得、さもなければメモリセルと関連付けられ得る。第１のアクセス線１２０は、（例えば、セル選択コンポーネントの制御ノード又は端子を介して）セル選択コンポーネントと結合され得、メモリセル１０５のセル選択コンポーネントを制御し得る。例えば、セル選択コンポーネントはトランジスタであり得、第１のアクセス線１２０はトランジスタのゲートと結合され得る（例えば、トランジスタのゲートノードは、トランジスタの制御ノードであり得る）。第１のアクセス線１２０を活性化することは、１つ以上のメモリセル１０５の個別の論理蓄積コンポーネントと、１つ以上の対応する第２のアクセス線１３０との間に電気接続又は閉回路をもたらし得る。第２のアクセス線１３０は、個別のメモリセル１０５から読み出し、又は書き込むためにその後アクセスされ得る。

【0013】

幾つかの例では、メモリセル１０５は、複数の第３のアクセス線１４０の内の１つ（例えば、ＰＬ_１～ＰＬ_Ｎの内の１つ等のプレート線（ＰＬ））とも結合され得る。幾つかの例では、第３のアクセス線１４０の各々は、独立してアドレッシング可能であり得る（例えば、個々の選択又はバイアスをサポートする）。幾つかの例では、複数の第３のアクセス線１４０は、共通のプレート又は他の共通ノード（例えば、メモリセクション１１０内のメモリセル１０５の各々に共通のプレートノード）を表し得、さもなければ機能的に等価であり得る。メモリセル１０５が論理状態を蓄積するためにコンデンサを用いる場合、第２のアクセス線１３０は、コンデンサの第１の端子又は第１のプレートへのアクセスを提供し得、第３のアクセス線１４０は、コンデンサの第２の端子又は第２のプレートへのアクセスを提供し得る。メモリデバイス１００の複数の第３のアクセス線１４０は、複数の第２のアクセス線１３０と実質的に平行であるように示されているが、他の例では、複数の第３のアクセス線１４０は、複数の第１のアクセス線１２０と実質的に平行であり得、又は任意のその他の構成（例：共通の平面導体、共通のプレート材料）であり得る。

【0014】

読み出し、書き込み、再書き込み、及びリフレッシュ等のアクセス動作は、メモリセルと結合された第１のアクセス線１２０、第２のアクセス線１３０、又は第３のアクセス線１４０を活性化又は選択することによってメモリセル１０５上で実施され得、これは、電圧、電荷、又は電流を個別のアクセス線に印加することを含み得る。（例えば、読み出し動作において）メモリセル１０５を選択すると、もたらされる信号は、メモリセル１０５によって蓄積された論理状態を判定するために使用され得る。例えば、論理状態を蓄積する容量性メモリ素子を有するメモリセル１０５が選択され得、アクセス線を介した電荷のもたらされる流れ、又はアクセス線のもたらされる電圧は、メモリセル１０５によって蓄積されたプログラミングされた論理状態を判定するために検出され得る。アクセス線１２０、１３０、及び１４０は、金属（例えば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、若しくはその他の導電性若しくは半導電性材料、合金、又は化合物で製作され得る。

【0015】

メモリセル１０５にアクセスすることは、行コンポーネント１２５（例えば、行デコーダ）、列コンポーネント１３５（例えば、列デコーダ）、若しくはプレートコンポーネント１４５（例えば、プレートデコーダ、プレートドライバ）、又はそれらの組み合わせを通じて制御され得る。例えば、行コンポーネント１２５は、メモリコントローラ１７０から行アドレスを受信し得、受信した行アドレスに基づいて適切な第１のアクセス線１２０を活性化にし得る。同様に、列コンポーネント１３５は、メモリコントローラ１７０から列アドレスを受信し得、適切な第２のアクセス線１３０を活性化し得る。幾つかの例では、そうしたアクセス動作は、プレートコンポーネント１４５が第３のアクセス線１４０の内の１つ以上をバイアスする（例えば、第３のアクセス線１４０の内の１つをバイアスする、第３のアクセス線１４０をバイアスする、共通のプレートをバイアスする）ことを伴い得る。

【0016】

幾つかの例では、メモリコントローラ１７０は、様々なコンポーネント（例えば、行コンポーネント１２５、列コンポーネント１３５、プレートコンポーネント１４５、センスコンポーネント１５０）を通じてメモリセル１０５の動作（例えば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作）を制御し得る。幾つかの場合、行コンポーネント１２５、列コンポーネント１３５、プレートコンポーネント１４５、及びセンスコンポーネント１５０の内の１つ以上は、メモリコントローラ１７０と共同設置され得、さもなければそれに含まれ得る。メモリコントローラ１７０は、所望のアクセス線１２０及びアクセス線１３０を活性化するために行及び列アドレス信号を生成し得る。メモリコントローラ１７０はまた、メモリデバイス１００の動作中に使用される様々な電圧又は電流を生成又は制御し得る。

【0017】

様々な例において、メモリデバイス１００内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得る。例えば、共通のアクセス線１２０を共有するメモリセル１０５の各々、又は共通のアクセス線１２０（例えば、共通のセル選択線）を共有するメモリセル１０５の幾つかのサブセットは、（例えば、メモリ行アクセス配列に従って、“ページ”アクセス配列に従って、同時にアクセス又はセンシングされ得るアクセス線１３０又は列のセットに従って）同時にアクセスされ得る。別の例では、メモリデバイス１００の複数の又は全てのメモリセル１０５は、メモリセル１０５又はメモリセル１０５のグループ（例えば、メモリセクション１１０のメモリセル１０５）が単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。

【0018】

メモリセル１０５は、メモリセル１０５に書き込まれた又はメモリセル１０５によって蓄積された論理状態を判定するために、（例えば、メモリコントローラ１７０と協働して）メモリセル１０５がアクセスされる場合にセンスコンポーネント１５０によって読み出され（例えば、センシングされ）得る。例えば、読み出し動作の活性化フェーズ中、センスコンポーネント１５０は、読み出し動作に応答して、メモリセル１０５に流れる若しくはメモリセル１０５からの電流又は電荷の転送、又はメモリセル１０５をセンスコンポーネント１５０と結合することからもたらされる電圧を評価するように構成され得る。センスコンポーネント１５０は、メモリセル１０５から読み出された論理状態を指し示す出力信号を１つ以上のコンポーネント（例えば、列コンポーネント１３５、入力／出力コンポーネント１６０、メモリコントローラ１７０）に提供し得る。

【0019】

センスコンポーネント１５０は、幾つかの例では、ラッチと称され得る、センシング信号の差（例えば、読み出し電圧とリファレンス電圧との間の差、読み出し電流とリファレンス電流との間の差、読み出し電荷とリファレンス電荷との間の差）を検出又は増幅するために、様々なスイッチングコンポーネント、選択コンポーネント、トランジスタ、アンプ、コンデンサ、抵抗器、又は電圧源を含み得る。幾つかの例では、センスコンポーネント１５０は、センスコンポーネント１５０に接続されたアクセス線１３０のセットの各々に対して繰り返されるコンポーネント（例えば、回路素子）の集合を含み得る。例えば、アクセス線１３０のセットの個別の１つと結合された個別のメモリセル１０５に対して論理状態が別個に検出され得るように、センスコンポーネント１５０は、センスコンポーネント１５０と結合されたアクセス線１３０のセットの各々に対して別個のセンシング回路（例えば、別個の又は複製されたセンスアンプ、別個の又は複製された信号発現コンポーネント）を含み得る。

【0020】

読み出し動作の活性化フェーズ中、メモリコントローラ１７０は、メモリセル１０５に１つ以上の電圧を印加することによって、メモリセル１０５（例えば、読み出し動作の実行中に読み出される対象のメモリセル１０５）をバイアスし得る。例えば、行コンポーネント１２５は、アクセス線１２０（例えば、ＷＬ１）を第１の電圧（例えば、読み出し電圧）にバイアスし得る。メモリセルが第１の電圧にバイアスされている間、センスコンポーネント１５０は、（例えば、メモリセル１０５によって蓄積された論理値に基づいて）メモリセル１０５内に蓄積された電荷の量を評価するように構成され得る。メモリセル１０５を第１の電圧にバイアスした後、行コンポーネント１２５は、読み出し動作の活性化フェーズ中にメモリセル１０５を第１の電圧よりも大きい第２の電圧（例えば、書き込み電圧）にバイアスし得る。第２の電圧は、メモリセル１０５と関連付けられた飽和電圧に凡そ等しくてもよい。すなわち、メモリセル１０５を第２の電圧にバイアスすることは、メモリセル１０５を飽和させ得、又は飽和電荷容量と関連付けられ得る。

【0021】

幾つかのメモリアーキテクチャでは、メモリセル１０５にアクセスすることは、蓄積された論理状態を劣化又は破壊し得、（例えば、読み出し動作のリフレッシュフェーズ及び／又はプリチャージフェーズ中に）蓄積された論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。例えば、ＤＲＡＭ又はＦｅＲＡＭでは、メモリセル１０５のコンデンサは、センシング動作中に部分的又は完全に放電又は非分極され得、それによってメモリセル１０５内に蓄積された論理状態を破損する。したがって、幾つかの例では、メモリセル１０５内に蓄積された論理状態は、アクセス動作後に再書き込みされ得る。更に、単一のアクセス線１２０、１３０、又は１４０を活性化することは、活性化されたアクセス線１２０、１３０、又は１４０と結合されたメモリセル１０５の放電をもたらし得る。したがって、アクセス動作と関連付けられたアクセス線１２０、１３０、又は１４０と結合された１つ以上のメモリセル１０５（例えば、アクセスされた行のセル、アクセスされた列のセル）は、アクセス動作後に再書き込みされ得る。

【0022】

幾つかの例では、メモリセル１０５を読み出すことは非破壊的であり得る。すなわち、メモリセル１０５が読み出された後に、メモリセル１０５の論理状態は再書き込みされなくてもよい。しかしながら、幾つかの例では、メモリセル１０５の論理状態をリフレッシュすることは、他のアクセス動作が存在しない場合又は存在する場合に必要であってもなくてもよい。例えば、メモリセル１０５によって蓄積された論理状態は、蓄積された論理状態を維持するために適切な書き込み、再書き込み、又はリフレッシュバイアスを印加することによって周期的な間隔でリフレッシュされ得る。

【0023】

関連する第１のアクセス線１２０、第２のアクセス線１３０、又は第３のアクセス線１４０を（例えば、メモリコントローラ１７０を介して）活性化することによって、メモリセル１０５はセットされ得、又は書き込まれ得る。言い換えれば、メモリセル１０５内に論理状態が蓄積され得る。行コンポーネント１２５、列コンポーネント１３５、又はプレートコンポーネント１４５は、例えば、入力／出力コンポーネント１６０を介して、メモリセル１０５に書き込まれるデータを受け入れ得る。幾つかの例では、書き込み動作は、センスコンポーネント１５０によって少なくとも部分的に実施され得、又は書き込み動作は、センスコンポーネント１５０をバイパスするように構成され得る。

【0024】

容量性メモリ素子の場合、メモリセル１０５は、所望の論理状態と関連付けられたコンデンサ内に電荷を蓄積するために、コンデンサに又はコンデンサに渡って電圧を印加し、コンデンサをその後絶縁する（例えば、メモリセルを書き込むために使用される電圧源からコンデンサを絶縁する、コンデンサをフローティングにする）ことによって書き込まれ得る。強誘電体メモリの場合、メモリセル１０５の強誘電体メモリ素子（例えば、強誘電体コンデンサ）は、所望の論理状態と関連付けられた分極で強誘電体メモリ素子を分極するのに十分に高い大きさの電圧を印加する（例えば、飽和電圧を印加する）ことによって書き込まれ得、強誘電体メモリ素子は絶縁され（例えば、フローティングし）得、又は強誘電体メモリ素子に渡ってゼロの正味電圧又はバイアスが印加され得る（例えば、接地し、仮想接地し、又は強誘電体メモリセルに渡って電圧を等化する）。

【0025】

図２は、本明細書で開示するような例に従ったメモリデバイスに対する差動センシングをサポートする例示的な回路２００を説明する。回路２００は、メモリセル１０５－ａ及びセンスコンポーネント１５０－ａを含み、これらは、図１を参照して説明したような個別のコンポーネントの例であり得る。回路２００はまた、ワード線２０５、デジット線２１０、及びプレート線２１５を含み、これらは、幾つかの例では、図１を参照して説明したような（例えば、メモリセクション１１０の）第１のアクセス線１２０、第２のアクセス線１３０、及び第３のアクセス線１４０に夫々対応し得る。様々な例において、プレート線２１５は、独立してアドレッシング可能なプレート線、又は（例えば、メモリセル１０５－ａを含むメモリセクション１１０の）共通のプレートノードを例示し得る。

【0026】

メモリセル１０５－ａは、第１のプレート、セルプレート２２１と、第２のプレート、セル底部２２２とを有するコンデンサ２２０等の論理ストレージコンポーネント（例えば、メモリ素子、ストレージ素子、メモリストレージ素子）を含み得る。セルプレート２２１及びセル底部２２２は、（ＤＲＡＭ用途においては）それらの間に位置付けられた誘電体材料を通じて容量的に結合され得、又は（例えば、ＦｅＲＡＭ用途においては）それらの間に位置付けられた強誘電体材料を通じて容量的に結合され得る。回路２００に説明されるように、セルプレート２２１は電圧Ｖ_{ｐｌａｔｅ}と関連付けられ、セル底部２２２は電圧Ｖ_{ｂｏｔｔｏｍ}と関連付けられ得る。セルプレート２２１はプレート線２１５を介してアクセスされ得、セル底部２２２はデジット線２１０を介してアクセスされ得る。本明細書に説明するように、コンデンサ２２０を充電、放電、又は分極することによって、様々な論理状態が蓄積され得る。

【0027】

コンデンサ２２０は、デジット線２１０に電気的に接続され得、コンデンサ２２０の蓄積された論理状態は、回路２００に表された様々な素子を動作させることによって読み出され得、又はセンシングされ得る。例えば、メモリセル１０５－ａはまた、セル選択コンポーネント２３０を含み得、それは、幾つかの例では、アクセス線（例えば、デジット線２１０）とコンデンサ２２０とに結合された、又はそれらの間に結合されたスイッチングコンポーネント又はセレクタデバイスと称され得る。幾つかの例では、セル選択コンポーネント２３０は、メモリセル１０５－ａの例示的な境界の外側にあるとみなされ得、セル選択コンポーネント２３０は、アクセス線（例えば、デジット線２１０）とメモリセル１０５－ａとに結合された、又はそれらの間に結合されたスイッチングコンポーネント又はセレクタデバイスと称され得る。

【0028】

コンデンサ２２０は、（例えば、活性化論理信号を介して）セル選択コンポーネント２３０が活性化される場合にデジット線２１０と選択的に結合され得、コンデンサ２２０は、（例えば、非活性化論理信号を介して）セル選択コンポーネント２３０が非活性化される場合にデジット線２１０から選択的に絶縁され得る。論理信号又はその他の選択信号若しくは電圧は、（例えば、ワード線２０５を介して）セル選択コンポーネント２３０の制御ノード２３５に印加され得る。言い換えれば、セル選択コンポーネント２３０は、ワード線２０５を介して制御ノード２３５に印加される論理信号又は電圧に基づいて、コンデンサ２２０及びデジット線２１０を選択的に結合又は分離するように構成され得る。

【0029】

セル選択コンポーネント２３０を活性化することは、メモリセル１０５－ａを選択すること又は活性化することと称され得、セル選択コンポーネント２３０を非活性化することは、メモリセル１０５－ａを選択解除すること又は非活性化することと称され得る。幾つかの例では、セル選択コンポーネント２３０はトランジスタであり、その動作は、活性化電圧をトランジスタのゲート（例えば、制御又は選択ノード又は端子）に印加することによって制御され得る。トランジスタを活性化するための電圧（例えば、トランジスタのゲート端子とトランジスタのソース端子との間の電圧）は、トランジスタの閾値電圧の大きさよりも大きい電圧であり得る。幾つかの例では、セル選択コンポーネント２３０を活性化することは、メモリセル１０５－ａをデジット線２１０と選択的に結合することと称され得る。

【0030】

プレート線２１５又はデジット線２１０をバイアスすることは、コンデンサ２２０に渡る電圧差（例えば、デジット線２１０の電圧－プレート線２１５の電圧）をもたらし得る。電圧差は、（例えば、コンデンサ２２０とデジット線２１０との間の電荷共有に起因して、コンデンサ２２０とプレート線２１５との間の電荷共有に起因して）コンデンサ２２０によって蓄積された電荷の変化を伴い得、蓄積された電荷の変化の大きさは、コンデンサ２２０の初期状態（例えば、初期の電荷又は論理状態が論理１を蓄積していたか、それとも論理０を蓄積していたか）に依存し得る。

【0031】

メモリセル１０５－ａ上で読み出し動作を実施するために、デジット線２１０の電圧を増加させ、プレートの電圧を一定電圧（例えば、約０ボルト）に保持することによって、読み出し動作の活性化フェーズ中にコンデンサ２２０に渡って第１の電圧が印加され得る。コンデンサ２２０が第１の電圧にバイアスされている間、電荷がコンデンサ２２０に流入し得、又はコンデンサ２２０から流出し得る。メモリセル１０５－ａを第１の電圧にバイアスした後、デジット線２１０の電圧は、読み出し動作の活性化フェーズ中にコンデンサ２２０を第２の電圧（例えば、書き込み電圧）にバイアスするために第２の電圧まで増加させられ得る。コンデンサ２２０を第２の電圧にバイアスすることは、コンデンサ２２０を飽和させる（例えば、飽和電荷容量と関連付けられ得る）。

【0032】

デジット線２１０は、追加のメモリセル１０５（図示せず）と結合し得、デジット線２１０は、（例えば、ピコファラッド（ｐＦ）オーダーの）無視できない固有の静電容量２４０をもたらす特性を有し得、これは、デジット線２１０を電圧源２５０－ａと結合し得る。電圧源２５０－ａは、共通の接地若しくは仮想接地電圧、又は回路２００の隣接するアクセス線の電圧（図示せず）を表し得る。図２では別個の素子として説明されているが、固有の静電容量２４０は、デジット線２１０全体に分布する特性と関連付けられ得る。

【0033】

センスコンポーネント１５０－ａは、信号発現コンポーネント２６０と、信号線２６５を介して信号発現コンポーネント２６０と結合されたセンスアンプ２７０とを含み得る。様々な例において、信号発現コンポーネント２６０は、（例えば、センスアンプ２７０による）論理状態検出動作の前にデジット線２１０の信号を増幅する、さもなければ変換するように構成された回路を含み得る。信号発現コンポーネント２６０は、例えば、トランジスタ、アンプ、カスコード、又はメモリセル１０５－ａによって蓄積された論理状態をセンシングするための信号を発現するように構成された任意のその他の回路を含み得る。幾つかの例では、信号発現コンポーネント２６０は、カスコード構成又は電圧制御構成で１つ以上のトランジスタを含み得る電荷転送センスアンプ（ＣＴＳＡ）を含み得る。

【0034】

デジット線２１０及び信号線２６５は別個の線として識別されているが、デジット線２１０、信号線２６５、及びメモリセル１０５をセンスアンプ２７０に接続する任意のその他の線は、（例えば、メモリセル１０５の、又はそれと関連付けられた）単一のアクセス線と称され得る。こうしたアクセス回線の構成部分は、様々な例示的な構成における介在コンポーネント及び介在信号を説明する目的で別個に識別され得る。

【0035】

センスアンプ２７０は、第１のノード２７１及び第２のノード２７２を含み得、それらは、幾つかの例では、回路の異なるアクセス線（例えば、夫々、回路２００の信号線２６５及びリファレンス線２８５）と結合され得、又は他の例では、異なる回路（図示せず）の共通のアクセス線と結合され得る。幾つかの例では、第１のノード２７１は信号ノードと称され得、第２のノード２７２はリファレンスノードと称され得る。しかしながら、本明細書で説明される技法をサポートするために、アクセス線又はリファレンス線の他の構成が使用され得る。

【0036】

センスアンプ２７０は、ラッチと称され得る、信号の差を検出、変換、又は増幅するために様々なトランジスタ又はアンプを含み得る。例えば、センスアンプ２７０は、第１のノード２７１におけるセンス信号電圧（例えば、信号線２６５のＶ_ｓｉｇ）を受け取り、第２のノード２７２におけるリファレンス信号電圧（例えば、リファレンス線２８５のＶ_ｒｅｆ）と比較する回路素子を含み得る。セル選択コンポーネント２３０が活性化されている間のコンデンサ２２０の電荷転送に少なくとも部分的に基づく電圧等、第１のノード２７１の電圧は、メモリセル１０５－ａにアクセスすることに基づき得る。幾つかの例では、第２のノード２７２の電圧は、リファレンスコンポーネント２８０によって提供され得る。他の例では、リファレンスコンポーネント２８０は省略され得、リファレンス電圧は、例えば、（例えば、自己リファレンスアクセス動作において）リファレンス電圧を生成するためにメモリセル１０５－ａにアクセスすることによって提供され得る。センスアンプ２７０の出力は、センスアンプ２７０における比較に基づいて、相対的に高い電圧（例えば、正の電圧）又は相対的に低い電圧（例えば、負の電圧、接地電圧）に駆動され得る。

【0037】

センスアンプ２７０は、第１のノード２７１及び第２のノード２７２における信号の比較に基づいて、１つ以上のＩ／Ｏ線２７５を介して、検出された論理状態を出力し得る。例えば、第１のノード２７１が第２のノード２７２よりも低い電圧を有する場合、センスアンプ２７０の出力は、第１のセンスアンプ電圧源２５０－ｂの相対的に低い電圧（例えば、Ｖ _０ に実質的に等しい接地電圧又は負の電圧であり得るＶ_Ｌの電圧）に駆動され得る。第１のノード２７１が第２のノード２７２よりも高い電圧を有する場合、センスアンプ２７０の出力は、第２のセンスアンプ電圧源２５０－ｃ又は２５０－ｄの電圧（例えば、Ｖ_Ｈ１又はＶ_Ｈ２の電圧）に駆動され得る。センスコンポーネント１５０－ａは、メモリセル１０５－ａ内に蓄積された論理状態を判定するためにセンスアンプ２７０の出力をラッチし得る（例えば、第１のノード２７１が第２のノード２７２よりも低い電圧を有する場合、論理０をラッチ又は判定し、第１のノード２７１が第２のノード２７２よりも高い電圧を有する場合、論理１をラッチ又は判定する）。メモリセル１０５－ａの検出された論理状態に対応する、センスアンプ２７０のラッチされた出力は、１つ以上の入力／出力（Ｉ／Ｏ）線（例えば、Ｉ／Ｏ線２７５）を介して出力され得、これは、図１を参照して説明した列コンポーネント１３５又は入力／出力コンポーネント１６０を通じた出力を含み得る。

【0038】

メモリセル１０５－ａ上で書き込み動作を実施するために、（例えば、プレート線２１５を通じた）セルプレート２２１と（例えば、デジット線２１０を通じた）セル底部２２２２との電圧を制御することによってコンデンサ２２０に渡って電圧が印加され得る。例えば、論理０を書き込むために、セルプレート２２１は（例えば、プレート線２１５を接地して、プレート線２１５を仮想接地して、プレート線２１５に負の電圧を印加して）低くされ得、セル底部２２２は（例えば、デジット線２１０に正の電圧を印加して）高くされ得る。論理１を書き込むために反対のプロセスが実施され得、セルプレート２２１は高くされ、セル底部２２２は低くされる。幾つかの場合、書き込み動作中にコンデンサ２２０に渡って印加される電圧は、コンデンサ２２０が分極され、したがって、印加電圧の大きさが減少した場合でも、又はコンデンサ２２０に渡ってゼロの正味電圧が印加された場合でも電荷を維持するように、コンデンサ２２０内の強誘電体材料の飽和電圧以上の大きさを有し得る。

【0039】

センスアンプ２７０、セル選択コンポーネント２３０、信号発現コンポーネント２６０、又はリファレンスコンポーネント２８０を含む回路２００は、様々なタイプのトランジスタを含み得る。例えば、回路２００はｎ型トランジスタを含み得、ｎ型トランジスタに対する閾値電圧よりも高い相対的に正の電圧（例えば、閾値電圧よりも大きい、ソース電圧に対して正の大きさを有する印加電圧）をｎ型トランジスタのゲートに印加することは、ｎ型トランジスタの他の端子の間の（例えば、導電チャネルに渡る、ドレイン端子とソース端子との間の）導電経路を可能にする。

【0040】

幾つかの例では、ｎ型トランジスタは、スイッチングコンポーネントとして機能し得、印加電圧は、相対的に高い論理信号電圧（例えば、正の論理信号電圧供給源と関連付けられ得る、論理１の状態に対応する電圧）を印加することによってトランジスタを通じた導電性を可能にし、又は相対的に低い論理信号電圧（例えば、接地又は仮想接地電圧と関連付けられ得る、論理０の状態に対応する電圧）を印加することによってトランジスタを通じた導電性を不可能にするために使用される論理信号である。ｎ型トランジスタがスイッチングコンポーネントとして用いられる幾つかの例では、ゲート端子に印加される論理信号の電圧は、（例えば、飽和領域内の又は活性化領域内の）特定の動作点でトランジスタを動作させるために選択され得る。

【0041】

幾つかの例では、ｎ型トランジスタの挙動は、論理的スイッチングよりも複雑であり得、トランジスタに渡る選択的な導電性は、ドレイン及びソース電圧の変化の関数でもあり得る。例えば、ゲート端子における印加電圧は、ソース端子電圧がある一定のレベルを下回る（例えば、ゲート端子電圧－閾値電圧を下回る）場合にドレイン端子とソース端子との間の導電性を可能にするために使用される特定の電圧レベル（例えば、制限電圧）を有し得る。ソース端子の電圧がある一定のレベルを超えて上昇する場合、ドレイン端子とソース端子との間の導電経路が開放されるように、ｎ型トランジスタは非活性化され得る。

【0042】

追加的に又は代替的に、回路２００はｐ型トランジスタを含み得、ｐ型トランジスタに対する閾値電圧を上回る相対的に負の電圧（例えば、閾値電圧よりも大きい、ソース端子に対して負の大きさを有する印加電圧）をｐ型トランジスタのゲートに印加することは、ｐ型トランジスタの他の端子の間の（例えば、導電チャネルに渡る、ドレイン端子とソース端子との間の）導電経路を可能にする。

【0043】

幾つかの例では、ｐ型トランジスタは、スイッチングコンポーネントとして機能し得、印加電圧は、相対的に低い論理信号電圧（例えば、負の論理信号電圧供給源と関連付けられ得る、論理“１”の状態に対応する電圧）を印加することによって導電性を可能にし、又は相対的に高い論理信号電圧（例えば、接地又は仮想接地電圧と関連付けられ得る、論理“０”の状態に対応する電圧）を印加することによって導電性を不可能にするために使用される論理信号である。ｐ型トランジスタがスイッチングコンポーネントとして用いられる幾つかの例では、ゲート端子に印加される論理信号の電圧は、（例えば、飽和領域内の又は活性化領域内の）特定の動作点でトランジスタを動作させるように選択され得る。

【0044】

幾つかの例では、ｐ型トランジスタの挙動は、ゲート電圧による論理的スイッチングよりも複雑であり得、トランジスタに渡る選択的な導電性は、ドレイン及びソース電圧の変化の関数でもあり得る。例えば、ゲート端子における印加電圧は、ソース端子電圧がある一定のレベルを上回る（例えば、ゲート端子電圧＋閾値電圧を上回る）限り、ドレイン端子とソース端子との間の導電性を可能にするために使用される特定の電圧レベルを有し得る。ソース端子電圧の電圧がある一定のレベルを下回る場合、ドレイン端子とソース端子との間の導電経路が開放されるように、ｐ型トランジスタは非活性化され得る。

【0045】

回路２００のトランジスタは、ＭＯＳＦＥＴと称され得る金属酸化物半導体ＦＥＴを含む電界効果トランジスタ（ＦＥＴ）であり得る。これらの及びその他のタイプのトランジスタは、基板上の材料のドープ領域によって形成され得る。幾つかの例では、トランジスタは、回路２００の特定のコンポーネントに専用の基板（例えば、センスアンプ２７０のための基板、信号発現コンポーネント２６０のための基板、リファレンスコンポーネント２８０のための基板、メモリセル１０５－ａのための基板）上に形成され得、又はトランジスタは、回路２００の特定のコンポーネントに共通の基板（例えば、センスアンプ２７０、信号発現コンポーネント２６０、リファレンスコンポーネント２８０、又はメモリセル１０５－ａの内の２つ以上に共通の基板）上に形成され得る。幾つかのＦＥＴは、アルミニウム又はその他の金属を含む金属部分を有し得るが、幾つかのＦＥＴは、ＭＯＳＦＥＴと称され得るそれらのＦＥＴを含む、多結晶シリコン等のその他の非金属材料を実装し得る。更に、酸化物部分はＦＥＴの誘電体部分として使用され得るが、他の非酸化物材料は、ＭＯＳＦＥＴと称され得るそれらのＦＥＴを含むＦＥＴ内の誘電体材料で使用され得る。

【0046】

回路２００は、単一のメモリセル１０５に関連するコンポーネントのセットを説明しているが、回路２００の様々なコンポーネントは、様々な動作をサポートするためにメモリデバイス１００において複製され得る。例えば、行アクセス又はページアクセス動作をサポートするために、センスコンポーネント１５０は、信号発現コンポーネント２６０、信号線２６５、リファレンスコンポーネント２８０、リファレンス線２８５、センスアンプ２７０、又はその他のコンポーネントの内の１つ以上のマルチプルで構成され得、マルチプルは、行アクセス又はページアクセス動作で（例えば、同時動作で）アクセスされ得るメモリセル１０５の量に従って構成され得る。様々な例では、そうしたマルチプルのセットは、メモリデバイス１００内の各メモリセクション１１０に対応し得、さもなければ繰り返され得、又はマルチプルのそうしたセットは、メモリデバイス内の１つ以上のメモリセクション１１０の間で共有され得る。

【0047】

図３Ａ及び図３Ｂは、本明細書に開示するような様々な例に従った、ヒステリシスプロット３００－ａ及び３００－ｂを夫々有する強誘電体メモリセルの非線形電気特性の例を説明する。ヒステリシスプロット３００－ａ及び３００－ｂは、図２を参照して説明したような強誘電体コンデンサ２２０を用いるメモリセル１０５の読み出し動作内の様々なフェーズの例を説明し得る。ヒステリシスプロット３００－ａ及び３００－ｂは、（例えば、電圧差Ｖ_ｃａｐに従って電荷が強誘電体コンデンサ２２０に流入する又は強誘電体コンデンサ２２０から流出することが許容される場合の）強誘電体コンデンサ２２０の端子間の電圧差Ｖ_ｃａｐの関数としての、強誘電体コンデンサ２２０上に蓄積された電荷Ｑを描写する。例えば、電圧差Ｖ_ｃａｐは、セル底部２２２とセルプレート２２１との間の電圧差（例えば、Ｖ_{ｂｏｔｔｏｍ}－Ｖ_{ｐｌａｔｅ}、Ｖ_ＤＬ－Ｖ_ＰＬ）を表し得る。

【0048】

強誘電体材料は、電界が存在しない場合に材料が非ゼロの電荷を維持し得る電気分極によって特徴付けられる。強誘電体材料の例は、チタン酸バリウム（ＢａＴｉＯ_３）、チタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）、タンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書に説明する強誘電体コンデンサ２２０は、これらの又はその他の強誘電体材料を含み得る。強誘電体コンデンサ２２０内の電気分極は、強誘電体材料の表面に正味の電荷をもたらし、強誘電体コンデンサ２２０の端子を通じて反対の電荷を引き付ける。したがって、電荷は、強誘電体材料とコンデンサ端子との界面に蓄積され得る。

【0049】

図３Ａは、読み出し動作の活性化フェーズ中に読み出し電圧３１５をメモリセルに印加するプロセスを説明するヒステリシスプロット３００－ａを含み得る。ヒステリシスプロット３００－ａに描写するように、強誘電体コンデンサ２２０内で使用される強誘電体材料は、強誘電体コンデンサ２２０の端子間に正味の電圧差がない場合、正又は負の分極を維持し得る。例えば、ヒステリシスプロット３００－ａは、２つの可能な分極状態、電荷状態３０５－ａ及び電荷状態３１０－ａを説明し、これらは、正の飽和分極状態及び負の飽和分極状態を夫々表し得る。電荷状態３０５－ａ及び３１０－ａは、外部バイアス（例えば、電圧）を除去したときに残る分極（又は電荷）を指し得る残留分極（Ｐｒ）値を説明する物理的状態にあり得る。ヒステリシス プロット３００－ａの例に従えば、電荷状態３０５－ａは、強誘電体コンデンサ２２０に渡って電圧差が印加されていない場合に論理０を表し得、電荷状態３１０－ａは、強誘電体コンデンサ２２０に渡って電圧差が印加されていない場合に論理１を表し得る。幾つかの例では、個別の電荷状態又は分極状態の論理値は、メモリセル１０５を動作させるための他のスキームに対応するために反転させられ得、又は反対の方法で解釈され得る。

【0050】

強誘電体コンデンサ２２０の蓄積状態を読み出す又はセンシングするために、強誘電体コンデンサ２２０に渡って電圧（例えば、読み出し電圧）も印加され得る。印加電圧に応答して、強誘電体コンデンサによって蓄積される後続の電荷Ｑは変化し、変化の程度は、初期の分極状態、印加電圧、アクセス線上の固有又はその他の静電容量、及びその他の要因に依存し得る。言い換えれば、読み出し動作からもたらされる電荷状態又はアクセス線電圧は、要因の中でもとりわけ、電荷状態３０５－ａ、若しくは電荷状態３１０－ａ、又はその他の電荷状態の何れが最初に蓄積されていたかに依存し得る。

【0051】

ヒステリシスプロット３００－ａは、蓄積された電荷状態３０５－ａ及び３１０－ａを読み出すために読み出し動作の活性化フェーズ中に読み出し電圧を印加するための一例を説明する。読み出し電圧３１５は、例えば、図２を参照して説明したように、デジット線２１０及びプレート線２１５を介した電圧差として印加され得る。ヒステリシスプロット３００－ａは、読み出し電圧３１５が負の電圧差Ｖ_ｃａｐである（例えば、Ｖ_{ｂｏｔｔｏｍ}－Ｖ_{ｐｌａｔｅ}が負である、Ｖ_ＤＬがＶ_ＰＬよりも小さい）読み出し動作を説明し得る。強誘電体コンデンサ２２０に渡る負の読み出し電圧は、“プレートハイ”読み出し動作と称され得、デジット線２１０は最初に低い電圧（例えば、接地電圧）にされ、プレート線２１５は最初に高い電圧にある。読み出し電圧３１５は強誘電体コンデンサ２２０に渡る負の電圧として示されているが、代替のアクセス動作では、読み出し電圧は強誘電体コンデンサ２２０に渡る正の電圧であり得、これは“プレートロー”読み出し動作と称され得る。

【0052】

読み出し電圧３１５は、（例えば、図２を参照して説明したようにワード線２０５を介してセル選択コンポーネント２３０を活性化することによって）メモリセル１０５が選択されている間に、強誘電体コンデンサ２２０に渡って印加され得る。読み出し電圧３１５を強誘電体コンデンサ２２０に印加すると、関連するデジット線２１０及びプレート線２１５を介して電荷が強誘電体コンデンサ２２０に流入し得、又は強誘電体コンデンサ２２０から流出し得、幾つかの例では、強誘電体コンデンサ２２０が電荷状態３０５－ａにあった（例えば、論理０を蓄積する）か、それとも電荷状態３１０－ａにあった（例えば、論理１を蓄積する）か、それとも何らかのその他の電荷状態にあったかに依存して、異なる電荷状態又はアクセス線電圧がもたらされ得る。

【0053】

電荷状態３０５－ａ（例えば、論理０）にある強誘電体コンデンサ２２０上で読み出し動作を実施する場合、正味の負の電荷が強誘電体コンデンサ２２０に渡って蓄積するにつれて、蓄積された電荷は極性を反転し得る。幾つかの場合、読み出し電圧３１５は（例えば、より大きな電圧がメモリセルに渡って印加されることと関連付けられた書き込み電圧と比較して）低減され得る。ここで、低減された読み出し電圧３１５が強誘電体コンデンサ２２０に渡って印加され得、電荷状態は、電荷状態３０５－ｂの電荷及び電圧に到達するまで経路３２０をたどり得る。低減された読み出し電圧３１５が（例えば、書き込み電圧の代わりに）印加されるため、電荷状態は、読み出し動作の活性化フェーズの第１の部分中に、電荷状態３０５－ｂを越えて経路３２０をたどらない。コンデンサ２２０に流れる電荷の量は、デジット線２１０又はその他のアクセス線の固有の又はその他の静電容量に関連し得る。“プレートハイ”読み出し構成では、電荷状態３０５－ａ及び３０５－ｂと関連付けられた読み出し動作、又はより一般的に、論理０の状態と関連付けられた読み出し動作は、（例えば、電荷状態３１０－ａ及び３１０－ｂ、又はより一般的に、論理１の状態と関連付けられた読み出し動作と比較して）相対的に大量の電荷転送と関連付けられ得る。

【0054】

電荷状態３１０－ａ（例えば、論理１）にある強誘電体コンデンサ２２０上で読み出し動作を実施する場合、追加の負の電荷が強誘電体コンデンサ２２０に渡って蓄積し得る。幾つかの場合、強誘電体コンデンサ２２０に渡って読み出し電圧３１５が印加され得、電荷状態は、電荷状態３１０－ｂの電荷及び電圧に到達するまで経路３２５をたどり得る。読み出し電圧３１５が（例えば、より大きな書き込み電圧の代わりに）印加されるため、電荷状態３１０は、読み出し動作の活性化フェーズの第１の部分中に電荷状態３１０－ｂを越えて経路３２５をたどらない。コンデンサ２２０に流れる電荷の量は、デジット線２１０又はその他のアクセス線の固有の又はその他の静電容量に関連し得る。“プレートハイ”読み出し構成では、電荷状態３１０－ａ及び３１０－ｂと関連付けられた読み出し動作、又はより一般的に、論理１の状態と関連付けられた読み出し動作は、（例えば、電荷状態３０５－ａ及び３０５－ｂ、又はより一般的に、論理０の状態と関連付けられた読み出し動作と比較して）相対的に少量の電荷転送と関連付けられ得る。

【0055】

読み出し動作を開始した後の電荷状態３０５－ｂ及び電荷状態３１０－ｂの位置は、特定のセンシングスキーム及び回路を含む複数の要因に依存し得る。幾つかの場合、最終的な電荷は、メモリセル１０５と結合されたデジット線２１０の正味の静電容量に依存し得、それは、固有の静電容量２４０及び（例えば、センスコンポーネント１５０の）積分コンデンサ等を含み得る。例えば、強誘電体コンデンサ２２０がデジット線２１０と電気的に結合され、かつ、読み出し電圧３１５が印加された場合、電荷が、デジット線２１０の正味の静電容量から強誘電体コンデンサ２２０に流れるため、メモリセル１０５が選択されるとデジット線２１０の電圧が低下し得る。したがって、幾つかの例では、センスコンポーネント１５０において測定された電圧は、読み出し電圧３１５と等しくないことがあり、代わりに、電荷共有の期間の後に続くデジット線２１０又はその他のアクセス線の電圧に依存し得る。

【0056】

強誘電体コンデンサ２２０の初期状態（例えば、電荷状態、論理状態）は、読み出し動作からもたらされるデジット線２１０、又は該当する場合は信号線２６５の電圧を（例えば、図２を参照して説明したようなリファレンス線２８５を介した）リファレンス電圧と比較することによって判定され得る。幾つかの例では、デジット線電圧は、プレート線電圧と強誘電体コンデンサ２２０に渡る最終電圧（例えば、蓄積された電荷状態３０５－ａを有する強誘電体コンデンサ２２０を読み出す場合の電荷状態３０５－ｂの電圧、又は蓄積された電荷状態３１０－ａを有する強誘電体コンデンサ２２０を読み出す場合の電荷状態３１０－ｂの電圧）との和であり得る。

【0057】

図３Ｂは、読み出し動作の活性化フェーズ並びに読み出し動作のリフレッシュ及びプリチャージフェーズ中にメモリセルに書き込み電圧３３０を印加するプロセスを説明するヒステリシスプロット３００－ｂを含み得る。幾つかの場合、ヒステリシスプロット３００－ｂによって説明されるプロセスは、ヒステリシスプロット３００－ａによって説明されるプロセスの後に発生し得る。

【0058】

強誘電体コンデンサ２２０に渡って正味の電圧差を印加することによって、強誘電体材料の電気分極、したがって、コンデンサ端子上の電荷を制御することによって、メモリセル１０５に論理０又は１が書き込まれ得る。例えば、図３Ａの電荷状態３０５－ｂ（例えば、蓄積された電荷状態３０５－ａを有する強誘電体コンデンサ２２０を読み出す場合）又は電荷状態３１０－ｂ（例えば、蓄積された電荷状態３１０－ａを有する強誘電体コンデンサ２２０を読み出す場合）の何れかに強誘電体コンデンサ２２０をバイアスした後、強誘電体コンデンサ２２０に渡って電圧３３０が印加され得る。電圧３３０は、書き込み電圧３３０に対応し得、書き込み電圧３３０を印加する前にメモリセルに印加された読み出し電圧３１５よりも大きくてもよい。また、電圧３３０は、負の飽和電圧以下の電圧であり得、強誘電体コンデンサ２２０に渡って電圧３３０を印加することは、電荷状態３１０－ｄに到達する（例えば、論理１を書き込む）まで電荷蓄積をもたらし得る。

【0059】

強誘電体コンデンサ２２０から電圧３３０を除去する（例えば、強誘電体コンデンサ２２０の端子に渡ってゼロの正味の電圧を印加する）と、強誘電体コンデンサ２２０の電荷状態は、電荷状態３１０－ｄとコンデンサに渡るゼロの電圧における電荷状態３１０－ｃとの間に示される経路３３５をたどり得る。言い換えれば、電荷状態３１０－ｃは、負に飽和した強誘電体コンデンサ２２０に渡る等化電圧にある論理１の状態を表し得る。

【0060】

同様に、電荷状態３０５－ｂ又は電荷状態３１０－ｂの何れかに強誘電体コンデンサ２２０をバイアスした後、（例えば、読み出し動作のプリチャージフェーズ中に）強誘電体コンデンサ２２０に渡って電圧３４０が印加され得る。電圧３４０は、正の飽和電圧以上の電圧であり得、強誘電体コンデンサ２２０に渡って電圧３４０を印加することは、電荷状態３０５－ｅに到達する（例えば、論理０を書き込む）まで電荷蓄積をもたらし得る。強誘電体コンデンサ２２０から電圧３４０を除去する（例えば、強誘電体コンデンサ２２０の端子に渡ってゼロの正味の電圧を印加する）と、強誘電体コンデンサ２２０の電荷状態は、電荷状態３０５－ｅとコンデンサに渡るゼロの電圧にある電荷状態３０５－ｄとの間に示される経路３４５をたどり得る。言い換えれば、電荷状態３０５－ｄは、正に飽和した強誘電体コンデンサ２２０に渡る等化電圧にある論理０の状態を表し得る。幾つかの例では、飽和電圧を表す電圧３３０及び電圧３４０は、強誘電体コンデンサ２２０に渡る同じ大きさであるが反対の極性を有し得る。

【0061】

図４は、本開示の例に従った読み出し動作技法中のメモリセルバイアスをサポートするタイミング図４００を説明する。タイミング図４００は、読み出し動作全体のメモリセル（例えば、図１～図３を参照して説明したメモリセル１０５）に渡る電圧を説明し得る。読み出し動作は、活性化フェーズ４０５、リフレッシュフェーズ４１０、及びプリチャージフェーズ４１５を含み得る。

【0062】

アクセスされる前に、メモリセルは、０ボルトに凡そ等しくてもよい電圧４２５（例えば、Ｖ０）にバイアスされ得る。次に、Ｔ０において、メモリセルは、セルを読み出し電圧４３０にバイアスすることによって、読み出し動作の活性化フェーズ４０５中にアクセスされ得る。読み出し電圧４３０は、図３を参照して説明したようにプレート線とデジット線との間の電圧差に基づいてメモリセルに印加され得る。ここで、デジット線の電圧は読み出し電圧４３０に凡そ等しくてもよく、プレート線の電圧は０ボルトに凡そ等しくてもよい。幾つかの場合、読み出し電圧の極性は（例えば、正の極性から負の極性に）反転させられ得る。すなわち、プレート線の電圧は読み出し電圧４３０に凡そ等しくてもよく、デジット線の電圧は０ボルトに凡そ等しくてもよい。読み出し電圧４３０を印加することは、図３Ａを参照して説明したように、メモリセルを読み出し電圧４３０にバイアスする前のメモリセルの論理状態に基づいてメモリセルの電荷状態が経路３２０又は３２５をたどり得るようにさせ得る。

【0063】

時間Ｔ１において、書き込み電圧４３５がメモリセルに印加され得る。すなわち、メモリセルに印加される電圧は、読み出し電圧４３０から書き込み電圧４３５に増加し得る。幾つかの場合、読み出し電圧４３０に凡そ等しい電圧から、書き込み電圧４３５に凡そ等しい電圧までデジット線の電圧を増加させることによって、書き込み電圧４３５がメモリセルに印加され得る。幾つかの他の場合（例えば、メモリセルに印加される電圧の極性が反転する場合）、読み出し電圧４３０に凡そ等しい電圧から、書き込み電圧４３５に凡そ等しい電圧までプレート線の電圧を増加させることによって、書き込み電圧４３５がメモリセルに印加され得る。書き込み電圧４３５は、メモリセルと関連付けられた飽和電圧以上の電圧に対応し得る。したがって、書き込み電圧４３５をメモリセルに印加することは、図３Ｂを参照して説明したように、メモリセルの電荷状態が飽和点までヒステリシス曲線をたどるようにさせ得る。幾つかの場合、このことは、論理値“１”を蓄積するようにメモリデバイスをプログラミングすることに対応し得る。

【0064】

時間Ｔ２において、メモリセルは、読み出し動作のリフレッシュフェーズ４１０中、約０ボルトにバイアスされ得る。動作のリフレッシュフェーズ４１０は、活性化フェーズ４０５の後で、読み出し動作のプリチャージフェーズ４１５の前に発生し得る。幾つかの場合、読み出し動作のリフレッシュフェーズ４１０は、オープンページアクセス動作を表し得る。そうした場合、オープンページアクセス動作の継続時間は、活性化フェーズ４０５の終了から読み出し動作のプリチャージフェーズ４１５の開始まで延長し得る。

【0065】

時間Ｔ３において、メモリデバイスは、読み出し動作のプリチャージフェーズ４１５を開始し得る。読み出し動作のプリチャージフェーズ４１５中、メモリセルは、読み出し動作の前にメモリセルによって蓄積されていた値に基づいて電圧４２５（例えば、Ｖ０）に随意にバイアスされ得る。例えば、メモリセルが読み出し動作の前に論理値“１”を蓄積していた場合、メモリデバイスはプリチャージパルスを印加することを控え得る。幾つかの他の場合では、メモリセルは、プリチャージフェーズ４１５中に電圧４４０（例えば、Ｖ１）に随意にバイアスされ得る。例えば、メモリセルが読み出し動作前に論理値“０”を蓄積していた場合、メモリデバイスは、時間Ｔ３から時間Ｔ４までプリチャージパルスを印加し得る。幾つかの場合、電圧４４０（例えば、Ｖ１）の大きさは、反対の極性を有する書き込み電圧４３５に凡そ等しくてもよい。タイミング図４００の機構は、強誘電体メモリ技術を使用するメモリデバイスで使用され得る。幾つかの場合、タイミング図４００の機構は、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、又は相変化メモリ（ＰＣＭ）等のその他のタイプのメモリ技術で使用され得る。

【0066】

図５は、本明細書に開示するような例に従った読み出し動作中のメモリセルバイアス技法をサポートする回路５００の一例を説明する。回路５００は、メモリセル１０５－ｂの論理状態をセンシングするためのセンスアンプ２９０－ａを含む。電荷又はその他の信号は、組み合わせてメモリセル１０５－ｂの単一のアクセス線と称され得る、デジット線２１０－ａ及び信号線２６５－ａを介してセンスアンプ２９０－ａとメモリセル１０５－ｂとの間で通信され得る。アクセス線の信号は、図示するように、デジット線２１０－ａ上の電圧Ｖ_ＤＬと信号線２６５－ａ上のＶ_ｓｉｇとによって説明され得る。

【0067】

例示的な回路５００は、電圧源５１０－ｌによって有効化され得る、デジット線２１０－ａと信号線２６５－ａとの間に結合されたカスコード５０５を含み得る。様々な例では、カスコード５０５は、信号発現コンポーネント２６０の一例であり得、さもなければ信号発現コンポーネント２６０の一部として含まれ得る。回路５００はまた、（例えば、論理信号ＷＬによって）メモリセル１０５－ｂを選択又は選択解除するためのワード線２０５－ａと、メモリセル１０５－ｂの論理状態を検出する場合に信号線２６５－ａの信号と比較するためのリファレンス信号（例えば、図示するようなＶ_ｒｅｆ）を提供するためのリファレンス線２８５－ａとを含み得る。回路５００はまた、メモリセル１０５－ｂのコンデンサのセルプレートにアクセスするためのプレート線２１５－ａを含み得る。したがって、メモリセル１０５－ｂは、第１のアクセス線（例えば、デジット線２１０－ａ及び信号線２６５－ａ）と第２のアクセス線（例えば、プレート線２１５－ａ）との間に結合されたメモリセル１０５を表し得る。

【0068】

回路５００は、例示的な回路５００を含むメモリデバイスの様々な電圧供給源又は共通の接地点若しくは仮想接地点と結合され得る、様々な電圧源５１０を含み得る。

【0069】

電圧源５１０－ａは、他の電圧から区別される電圧Ｖ_０を有する共通のリファレンス電圧と関連付けられ得る共通の接地点（例えば、シャーシ接地、中性点）を表し得る。電圧源５１０－ａは、デジット線２１０－ａの固有の静電容量２４０－ａを介してデジット線２１０－ａと結合され得る。

【0070】

電圧Ｖ_１を有する電圧源５１０－ｂは、プレート線電圧源を表し得、メモリセル１０５－ｂのプレート線２１５－ａを介してメモリセル１０５－ｂと結合され得る。幾つかの例では、電圧源５１０－ｂは、図３のヒステリシスプロット３００－ａ及び３００－ｂを参照して説明したそれらの動作を含む、読み出し又は書き込み動作等のアクセス動作に対して制御され得る。言い換えれば、幾つかの例では、電圧源５１０－ｂは、電圧Ｖ_１が複数のレベルを有し得る可変電圧源であり得る。

【0071】

電圧Ｖ_２を有する電圧源５１０－ｃは、デジット線電圧源を表し得、論理信号ＳＷ_１によって活性化又は非活性化され得るスイッチングコンポーネント５２０－ａを介してデジット線２１０－ａと結合され得る。

【0072】

電圧Ｖ_３を有する電圧源５１０－ｄは、信号線プリチャージ電圧源を表し得、論理信号ＳＷ_３によって活性化又は非活性化され得るスイッチングコンポーネント５２０－ｃを介して信号線２６５－ａと結合され得る。

【0073】

電圧Ｖ_４を有する電圧源５１０－ｅは、リファレンス信号電圧源を表し得、論理信号ＳＷ６によって活性化又は非活性化され得るスイッチングコンポーネント５２０－ｆを介してリファレンス線２８５－ａと結合され得る。

【0074】

電圧Ｖ_１１を有する電圧源５１０－１は、アンプ又はカスコード電圧源を表し得、カスコード５０５と結合され得る。幾つかの例では、カスコード５０５は、トランジスタ又はアンプであり得、電圧源５１０－ｌは、トランジスタのゲートと結合され得る。カスコード５０５は、第１の端子で信号線２６５－ａと結合され得、第２の端子でデジット線２１０－ａと結合され得る。幾つかの場合、カスコードは、カスコード構成で結合された２つ以上のトランジスタを含み得る。

【0075】

電圧源５１０－ｌは、デジット線２１０－ａに様々な電圧を印加するように構成され得る。すなわち、電圧源５１０－ａは、カスコード５０５のゲートに電圧Ｖ_１１を印加し得る。カスコード５０５のゲートに印加されるゲート電圧の大きさは、メモリセルに印加される電圧に影響を与え得る。例えば、カスコード５０５のゲートに印加されるゲート電圧の第１の大きさは、読み出し電圧（例えば、読み出しパルス）がメモリセル１０５－ｂに印加されることをもたらし得、カスコード５０５のゲートに印加されるゲート電圧の第２の大きさは、書き込み電圧（例えば、書き込みパルス）パルスがメモリセル１０５－ｂに印加されることをもたらし得る。電圧Ｖ_１１がカスコード５０５のゲート電圧を超える場合、（例えば、スイッチングコンポーネント５２０－ｂが閉鎖される場合に）デジット線２１０－ａに電圧が印加され得る。例えば、読み出し動作の活性化フェーズ中、電圧源５１０－ｌは、カスコード５０５のゲート電圧と読み出し電圧との和に等しい電圧を印加し得る。したがって、デジット線２１０－ａに読み出し電圧が印加される。デジット線２１０－ａに読み出し電圧を印加した後、電圧源５１０－ｌは、カスコード５０５のゲートに印加される電圧を、カスコード５０５のゲート電圧と書き込み電圧との和に凡そ等しい電圧まで増加させ得る。ここで、書き込み電圧は、読み出し動作の活性化フェーズ中にデジット線２１０－ａに印加され得る。

【0076】

デジット線２１０－ａに電圧を印加する場合、メモリセル１０５－ｂに渡る電圧（例えば、メモリセル１０５－ｂに印加されるバイアス電圧）は、デジット線２１０－ａとプレート線２１５－ａとの電圧間の差に凡そ等しくてもよい。ここで、プレート線２１５－ａの電圧は、読み出し動作の活性化フェーズ中、ゼロボルトにほぼ等しくてもよい（例えば、Ｖ_１はゼロボルトに凡そ等しくてもよい）。メモリセル１０５－ｂは、電圧源５１０－ｌが読み出し動作の活性化フェーズ中にカスコード５０５に電圧を印加することに基づいて、活性化フェーズ中に読み出し電圧、次いで書き込み電圧にバイアスされ得る。

【0077】

カスコード５０５は、デジット線２１０－ａと信号線２６５－ａとの間で電荷、電圧、又はその他の信号の変換を提供し得る。カスコード５０５は、デジット線２１０－ａの電圧の低下時に（例えば、メモリセル１０５ｂの選択時に）、電圧源５１０－ｌによって供給又は有効にされると、信号線２６５－ａからデジット線２１０－ａへの電荷（例えば、電荷、電流）の流れを可能にし得る。したがって、カスコード５０５は、電荷転送コンポーネントと称され得、メモリセル１０５－ｂと（例えば、センスコンポーネントと関連付けられた）コンデンサ５３０－ａとの間で電荷を転送するように構成され得る。幾つかの例では、（例えば、スイッチ５２０－ｂから信号線２６５－ａへの）カスコード５０５に渡る電荷の説明する流れは、メモリセル１０５－ｂの論理状態と関連付けられた電荷転送、又はさもなければメモリセル１０５－ｂへのアクセスと関連付けられた電荷転送に対応し得る。例えば、メモリセル１０５－ｂが、ヒステリシスプロット３００－ａ及び３００－ｂによって説明されるような強誘電体コンデンサを含む場合、カスコード５０５は、デジット線２１０－ａの電圧を読み出し電圧（例えば、図３を参照して説明したような読み出し電圧３１５、図４を参照して説明したような読み出し電圧４３０）に維持するように構成され、（例えば、メモリセル１０５－ｂが読み出し電圧にバイアスされている間の）カスコード５０５に渡る電荷の流れは、メモリセル１０５－ｂが論理０を蓄積した場合には電荷状態３０５－ｂと３０５－ａとの間の電荷Ｑの差に対応し得、さもなければそれに少なくとも部分的に基づき得、カスコード５０５に渡る電荷の流れは、メモリセル１０５－ｂが論理１を蓄積した場合には電荷状態３１０－ｂと３１０－ａとの間の電荷Ｑの差に対応し得、さもなければそれに少なくとも部分的に基づき得る。

【0078】

回路５００はまた、第１の積分コンデンサ５３０－ａ及び第２の積分コンデンサ５３０－ｂを含み得、これらは、個別の可変電圧源５５０と各々結合され得る。例えば、第１の積分コンデンサ５３０－ａは、第１の端子５３１－ａで信号線２６５－ａと結合され得、第２の端子５３２－ａで可変電圧源５５０－ａと結合され得る。第２の積分コンデンサ５３０－ｂは、第１の端子５３１－ｂでリファレンス線２８５－ａと結合され得、第２の端子５３２－ｂで可変電圧源５５０－ｂと結合され得る。

【0079】

幾つかの例では、カスコード５０５に渡る電荷の流れは、信号線２６５－ａの電圧の変化を伴い得る。例えば、信号線２６５－ａが電圧源とさもなければ結合されていない場合、デジット線２１０－ａへの電荷の相対的に小さな流れは、信号線２６５－ａの電圧の相対的に小さな変化と関連付けられ得る一方、デジット線２１０－ａへの電荷の相対的に大きな流れは、信号線２６５－ａの電圧の相対的に大きな変化と関連付けられ得る。アクセス動作と関連付けられた信号線２６５－ａの電圧の変化は、（例えば、積分コンデンサ５３０－ａを含む）信号線２６５－ａの正味の静電容量に基づき得、信号線２６５－ａは、メモリセル１０５－ｂを選択した後、カスコード５０５に渡る電荷の流れに依存して、電圧の相対的に小さな変化又は電圧の相対的に大きな変化を受け得る。

【0080】

様々な例において、カスコード５０５は、デジット線２１０－ａの電圧又は電荷転送に応答してカスコード５０５が電荷の流れを調整する方法に関連して、“電圧レギュレータ”又は“バイアスコンポーネント”と称され得る。幾つかの例では、カスコード５０５、又はカスコード５０５と積分コンデンサ５３０－ａとの組み合わせは、電荷転送センシングアンプと称され得る。カスコード５０５は、論理信号ＳＷ_２によって活性化又は非活性化され得るスイッチングコンポーネント５２０－ｂによってデジット線２１０－ａから絶縁され得る。幾つかの例では、スイッチングコンポーネント５２０－ｂは、列コンポーネント１３５、マルチプレクサ、又はデジット線２１０－ａをカスコード５０５若しくは信号線２６５－ａと選択的に結合するように構成されたその他の何らかの回路の一部であり得る。

【0081】

回路５００の例では、可変電圧源５５０－ａは、電圧Ｖ_５を有する電圧源５１０－ｆと、電圧Ｖ_６を有する電圧源５１０－ｇとを含み得、これらは、論理信号ＳＷ_４を介してスイッチングコンポーネント５２０－ｄによって第１の積分コンデンサ５３０－ａとの接続のために選択され得る。幾つかの例では、電圧源５１０－ｆは、共通の接地点（図示せず）と結合され得る。他の例では、電圧源５１０－ｆは、正又は負の電圧を提供する電圧供給源と結合され得る。電圧源５１０－ｇは、電圧源５１０－ｆの電圧よりも高い電圧を有する電圧供給源と結合され得、それは、電圧源５１０－ｆが接地されている場合にＶ_６－Ｖ_５、又は単にＶ_６に等しい、電圧源５１０－ｇと５１０－ｆとの間の電圧差に従って電圧ブースト機能を提供し得る。

【0082】

回路５００の例では、可変電圧源５５０－ｂは、電圧Ｖ_７を有する電圧源５１０－ｈと、電圧Ｖ_８を有する電圧源５１０－ｉとを含み得、これらは、論理信号ＳＷ_５を介してスイッチングコンポーネント５２０－ｅによって第２の積分コンデンサ５３０－ｂとの接続のために選択され得る。幾つかの例では、電圧源５１０－ｈは、共通の接地点（図示せず）と結合され得る。他の例では、電圧源５１０－ｈは、正又は負の電圧を提供する電圧源と結合され得る。電圧源５１０－ｉは、電圧源５１０－ｈの電圧よりも高い電圧を有する電圧供給源と結合され得、それは、電圧源５１０－ｈが接地されている場合にＶ_８－Ｖ_７、又は単にＶ_８に等しい電圧源５１０－ｉと５１０－ｈとの間の電圧差に従って電圧ブースト機能を提供し得る。

【0083】

様々な例において、回路５００の１つ以上のコンポーネントは、図２を参照して説明した信号発現コンポーネント２６０等の信号発現回路内に含まれ得、さもなければその一部とみなされ得る。例えば、電圧源５１０－ｃ、スイッチングコンポーネント５２０－ａ、スイッチングコンポーネント５２０－ｂ、カスコード５０５、電圧源５１０－ｌ、電圧源５１０－ｄ、スイッチングコンポーネント５２０－ｃ、可変電圧源５５０－ａ、又は積分コンデンサ５３０－ａの内の任意の１つ以上は、信号発現コンポーネント２６０内に含まれ得、さもなければ、そうした信号発現コンポーネント２６０の説明する境界内にあるとみなされ得る。

【0084】

回路５００は、２つの可変電圧源５５０を含むものとして示されているが、本開示に従った幾つかの構成は、単一の共通の可変電圧源５５０を含み得る。例えば、共通の可変電圧源５５０の第１の電圧源５１０は、共通の可変電圧源５５０のスイッチングコンポーネント５２０が非活性化された場合に、第１の積分コンデンサ５３０－ａの第２の端子５３２－ａ及び第２の積分コンデンサ５３０－ｂの第２の端子５３２－ｂの両方と結合され得、共通の可変電圧源５５０の第２の電圧源５１０は、共通の可変電圧源５５０のスイッチングコンポーネント５２０が活性化された場合に、第１の積分コンデンサ５３０－ａの第２の端子５３２－ａ及び第２の積分コンデンサ５３０－ｂの第２の端子５３２－ｂの両方と結合され得る。共通の可変電圧源５５０を使用する幾つかの例では、第１の積分コンデンサ５３０－ａの第２の端子５３２－ａに提供される電源電圧は、可変電圧源５５０と積分コンデンサ５３０の各々との間の回路の違い（例えば、導体の長さ、幅、抵抗、静電容量）に起因して、第２の積分コンデンサ５３０－ｂの第２の端子５３２－ｂに提供される電源電圧とは異なり得る。

【0085】

更に、可変電圧源５５０は、２つの電圧源５１０及びスイッチングコンポーネント５２０を含むものとして説明されているが、本明細書の動作をサポートする可変電圧源５５０は、第１の積分コンデンサ５３０－ａの第２の端子５３２－ａ及び第２の積分コンデンサ５３０－ｂの第２の端子５３２－ｂの一方又は両方に可変電圧を提供する電圧バッファ等のその他の構成を含み得る。他の例では、可変電圧源５５０は、固定電圧源又はその他のタイプの電圧源と置き換えられてもよい。追加的又は代替的に、電圧ブーストの説明する動作は、アクセス動作から省略されてもよい。

【0086】

本明細書に説明する様々な動作をサポートするために、センスアンプ２９０－ａは、回路５００の一部分から絶縁され得る。例えば、センスアンプ２９０－ａは、論理信号ＩＳＯ_１によって活性化又は非活性化され得るスイッチングコンポーネント５２０－ｇ（例えば、絶縁コンポーネント、活性化コンポーネント）を介して信号線２６５－ａと結合され得る。追加的又は代替的に、センスアンプ２９０－ａは、論理信号ＩＳＯ_２によって活性化又は非活性化され得るスイッチングコンポーネント５２０－ｈ（例えば、絶縁コンポーネント）を介してリファレンス線２８５－ａと結合され得る。更に、センスアンプ２９０－ａは、電圧Ｖ_９を有する電圧源５１０－ｊ及びＶ_１０の電圧を有する電圧源５１０－ｋと結合され得、これらは、夫々、図２を参照して説明したセンスアンプ電圧源２５０－ｂ及び２５０－ｃの例であり得る。

【0087】

回路５００に説明する論理信号の各々は、図１を参照して説明したメモリコントローラ１７０等のメモリコントローラ（図示せず）によって提供され得る。幾つかの例では、ある一定の論理信号は、他のコンポーネントによって提供され得る。例えば、論理信号ＷＬは、図１を参照して説明した行コンポーネント１２５内に含まれ得る行デコーダ（図示せず）によって提供され得る。

【0088】

様々な例において、電圧源５１０は、例示的な回路５００を含むメモリデバイスの電圧供給源又は共通の接地点若しくは仮想接地点の異なる構成と結合され得る。例えば、幾つかの例では、電圧源５１０－ａ、５１０－ｆ、５１０－ｈ、若しくは５１０－ｊ、又はそれらの任意の組み合わせは、同じ接地点又は仮想接地点と結合され得、メモリセル１０５ｂにアクセスする様々な動作に対して実質的に同じリファレンス電圧を提供し得る。幾つかの例では、幾つかの電圧源５１０は、メモリデバイスの同じ電圧供給源と結合され得る。例えば、幾つかの例では、電圧源５１０－ｃ、５１０－ｄ、５１０－ｇ、５１０－ｉ、若しくは５１０－ｋ、又はそれらの任意の組み合わせは、ある一定の電圧（例えば、“ＶＡＲＹ”と称され得る１．５Ｖの電圧）を有する電圧供給源と結合され得る。そうした例では、信号線２６５－ａは、センシングのためにワード線２０５－ａを介してメモリセル１０５－ｂを選択する前に、２×ＶＡＲＹに実質的に等しい電圧、又は約３．０Ｖにブーストされ得る。他の例では、電圧源５１０－ｇ及び５１０－ｉは、他の電圧供給源とは異なる電圧供給源（例えば、“ＰＤＳ”と称され得る１．２Ｖの電圧）と結合され得、それは、したがって、１．２Ｖの電圧ブーストと関連付けられ得る。

【0089】

幾つかの例では、電圧源５１０－ｊ及び５１０－ｋは、特定の入力／出力パラメータに従って選択され得る。例えば、電圧源５１０－ｊ及び５１０－ｋは、幾つかのＤＲＡＭ規則等の特定の入力／出力コンポーネント規則に従って、夫々、実質的に０Ｖ及び１Ｖであり得る。電圧源５１０は、共通の電圧供給源又は接地点と結合され得るが、共通の電圧供給源又は共通の接地点と結合された電圧源５１０の各々の電圧は、個別の電圧源５１０と、関連する共通の電圧供給源又は共通の接地点との間の回路における様々な違い（例えば、導体の長さ、幅、抵抗、静電容量）に起因して異なり得る。

【0090】

電圧源５１０－ｅは、メモリセル１０５－ｂの論理状態をセンシングするためのリファレンス電圧を提供し得る。例えば、Ｖ_４の電圧は、論理１及び論理０をセンシングすることと関連付けられた信号線電圧間の平均であるように構成され得る。幾つかの例では、Ｖ_４の電圧は、他の電圧源５１０と結合された同じ電圧供給源であり得るメモリデバイスの電圧供給源から降下した電圧として提供され得る。例えば、Ｖ_４は、電圧源５１０－ｅを電圧源５１０－ｄと同じ電圧供給源と接続するが、電圧供給源と電圧源５１０－ｅとの間の介在する電気的負荷（例えば、抵抗性負荷又は静電容量）と接続することによって提供され得る。

【0091】

図６は、本明細書に開示するような例に従った読み出し動作中のメモリセルバイアス技法をサポートするタイミング図６００の一例を説明する。タイミング図６００は、活性化フェーズ６０５、リフレッシュフェーズ６０７、及びプリチャージフェーズ６１０を含む例示的な読み出し動作を説明し得る。タイミング図６００は、電圧を時間の関数として描写し得る。例えば、タイミング図６００は、デジット線電圧６１５、ワード線電圧６２０、及びプレート線電圧６４０を含み得る。

【0092】

時間Ｔ１において、デジット線電圧６１５は、０Ｖから読み出し電圧６３０まで充電され得る。例えば、図５を参照して説明したように、電圧源（例えば、電圧源５１０－ｌ）は、デジット線を読み出し電圧６３０まで充電するために、読み出し電圧６３０とカスコードのゲート電圧との和に凡そ等しい電圧を印加し得る。時間Ｔ２において、ワード線電圧６２０は、０Ｖから、活性化されたワード線電圧６２０まで充電され得る。こうした場合、読み出し動作中にメモリセルと結合されたワード線に電圧が印加され得る。メモリセルは、ワード線電圧６２０をワード線に印加することに基づいてアクセスされ得る。

【0093】

（例えば、時間Ｔ２から時間Ｔ３までの）活性化フェーズ６０５の第１の部分中に、デジット線電圧６１５が読み出し電圧６３０に凡そ等しい間に、メモリセル上の信号が発現し得、デジット線電圧６１５、プレート線電圧６４０、及びワード線電圧６２０は、それらの個別の電圧に維持され得る。ここで、プレート線電圧６４０が０Ｖに凡そ等しいとき、メモリセルは読み出し電圧６３０にバイアスされ得る。時間Ｔ２と時間Ｔ３との間に、メモリセルと、センスコンポーネントと関連付けられたコンデンサ（例えば、図５を参照して説明したようなコンデンサ５３０－ａ）との間で電荷が転送され得る。幾つかの場合、時間Ｔ２と時間Ｔ３との間で信号が増幅され得る。

【0094】

幾つかのメモリデバイスでは、デジット線電圧６１５は、（例えば、時間Ｔ２から時間Ｔ３までの）活性化フェーズ６０５の第１の部分中に書き込み電圧６３５にセットされ得る。ここで、メモリセルは、書き込み電圧６３５に凡そバイアスされ得、メモリセルと、センスコンポーネントと関連付けられたコンデンサとの間で電荷が同様に転送され得る。幾つかの場合、このことは、時間Ｔ２から時間Ｔ３までデジット線電圧６１５を読み出し電圧６３０にセットするメモリデバイスよりも低いデバイスの信頼性（例えば、デバイスの寿命）と関連付けられ得る。すなわち、読み出し電圧６３０をデジット線に印加することは、時間Ｔ２から時間Ｔ３までメモリセルに書き込み電圧６３５を印加することと比較した場合に、読み出し動作中の電圧変位を減少させ得る。また、アクセス動作中のメモリセルの電圧変位の量を最小限にすることが望ましいことがある。読み出し動作中の電圧変位を減少させることは、読み出し動作と関連付けられた電力消費を減少させ得、読み出し動作中の他のメモリセルへのリーク電流を減少させ得る。また、時間Ｔ２から時間Ｔ３まで、デジット線電圧６１５を書き込み電圧６３５から読み出し電圧６３０に減少させることは、読み出しウィンドウを維持し得、したがって、読み出し動作の信頼性を維持し得る。

【0095】

時間Ｔ３において、デジット線電圧６１５は、読み出し電圧６３０から書き込み電圧６３５まで増加し得る。例えば、図５を参照して説明したように、電圧源（例えば、電圧源５１０－１）は、デジット線を書き込み電圧６３５まで充電するために、書き込み電圧６３５とカスコードのゲート電圧との和に凡そ等しい電圧を印加し得る。幾つかの場合、このことは、メモリセルをある状態（例えば、論理０又は論理１）にプログラミングし得る。幾つかの場合、デジット線電圧６１５を書き込み電圧６３５まで増加させることに基づいて、時間Ｔ３において又は時間Ｔ３の後に、センスコンポーネントが活性化され得る。

【0096】

リフレッシュフェーズ６０７は、時間Ｔ４から時間Ｔ６まで、活性化フェーズ６０５に続き得る。時間Ｔ４において、メモリセルはある状態にプログラミングされ得る。例えば、メモリセルは、第１の状態又は第２の状態にプログラミングされ得る。メモリセルが第１の状態にプログラミングされる場合、デジット線電圧６１５は、（例えば、デジット線電圧６４５によって示されるように）時間Ｔ６まで時間Ｔ５において減少し得る。メモリセルが第２の状態にプログラミングされる場合、デジット線電圧６１５は、（例えば、デジット線電圧６５０によって示されるように）維持され得る。

【0097】

時間Ｔ６において、読み出し動作のプリチャージフェーズ６１０が開始され得る。デジット線電圧６１５は、時間Ｔ６においてデジット線に電圧が印加されると増加する。そうした場合、メモリセルは第１の状態にプログラミングされ得る。

【0098】

時間Ｔ７において、プリチャージフェーズ６１０中にプレート線に電圧が印加されると、プレート線電圧６４０が増加し得る。ここで、メモリセルは、プレート線電圧６４０とデジット線電圧６１５との間の差によって指し示される電圧にバイアスされ得る。幾つかの場合、プリチャージフェーズ６１０中のメモリセルへの電圧バイアスの極性は、活性化フェーズ６０５中にメモリセルに印加される電圧バイアスとは反対の極性であり得る。

【0099】

時間Ｔ８において、メモリデバイスは、読み出し動作のプリチャージフェーズ６１０を解決し始め得、読み出し動作全体を解決し得る。例えば、プレート線電圧６４０は０Ｖまで減少し得る。

【0100】

時間Ｔ９において、メモリデバイスは、デジット線電圧６１５を電圧０Ｖにバイアスすることによって、プリチャージフェーズ６１０を解決し続け得る。

【0101】

時間Ｔ１０において、メモリデバイスは、ワード線電圧６２０を非活性化することによって、読み出し動作を解決及び／又は完了し得る。ワード線電圧をバイアスすると、メモリセルはデジット線から絶縁され得る。

【0102】

図７は、本明細書に開示するような例に従った読み出し動作中のメモリセルバイアス技法をサポートするメモリデバイス７０５のブロック図７００を示す。メモリデバイス７０５は、図１～図６を参照して説明したようなメモリデバイスの態様の一例であり得る。メモリデバイス７０５は、第１の電圧バイアスマネージャ７１０、第２の電圧バイアスマネージャ７１５、転送電荷コンポーネント７２０、センスコンポーネントマネージャ７２５、プリチャージコンポーネント７３０、第３の電圧バイアスマネージャ７３５、カスコード電圧マネージャ７４０、結合コンポーネント７４５、分離コンポーネント７５０、及びリフレッシュフェーズマネージャ７５５を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接的又は間接的に通信し得る。

【0103】

第１の電圧バイアスマネージャ７１０は、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧にバイアスし得る。幾つかの例では、メモリセルを第１の電圧にバイアスすることは、（例えば、デジット線をセンスコンポーネントと選択的に結合するカスコードのゲートに印加される）第３の電圧とカスコードの閾値電圧との間の差に基づき得る。幾つかの場合、メモリセルを第１の電圧にバイアスすることは、メモリセルと結合されたデジット線とプレート線との間の電圧差に基づく。

【0104】

第２の電圧バイアスマネージャ７１５は、メモリセルを第１の電圧にバイアスした後、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧よりも大きい第２の電圧にバイアスし得る。幾つかの場合、メモリセルを第２の電圧にバイアスすることは、メモリセルと結合されたデジット線とプレート線との間の電圧差に基づく。幾つかの実例では、メモリセルを第２の電圧にバイアスすることは、（例えば、デジット線をセンスコンポーネントと選択的に結合するカスコードのゲートに印加される）第４の電圧とカスコードの閾値電圧との間の差に基づく。

【0105】

転送電荷コンポーネント７２０は、メモリセルを第１の電圧にバイアスすることに基づいて、メモリセルと、センスコンポーネントと関連付けられたコンデンサとの間で電荷を転送し得、メモリセルを第２の電圧にバイアスすることは、電荷を転送することに基づく。

【0106】

センスコンポーネントマネージャ７２５は、メモリセルを第２の電圧にバイアスすることに基づいて、メモリセルと関連付けられた値を蓄積するためにセンスコンポーネントを活性化し得、読み出し動作のリフレッシュフェーズを開始することは、センスコンポーネントを活性化することに基づく。

【0107】

プリチャージコンポーネント７３０は、読み出し動作のリフレッシュフェーズの後、メモリセルを第１の電圧にバイアスする前にメモリセルによって蓄積された値に基づいて読み出し動作のプリチャージフェーズを開始し得る。

【0108】

第３の電圧バイアスマネージャ７３５は、読み出し動作のプリチャージフェーズを開始することに基づいて、メモリセルを第３の電圧にバイアスし得、第１の電圧及び第２の電圧は第１の極性を有し、第３の電圧は、第１の極性とは異なる第２の極性を有する。

【0109】

カスコード電圧マネージャ７４０は、デジット線をセンスコンポーネントと選択的に結合するカスコードのゲートに第３の電圧を印加し得、メモリセルを第１の電圧にバイアスすることは、第３の電圧をカスコードのゲートに印加することに基づく。幾つかの実例では、カスコード電圧マネージャ７４０は、第３の電圧よりも大きい第４の電圧をカスコードのゲートに印加し得、メモリセルを第２の電圧にバイアスすることは、第４の電圧をカスコードのゲートに印加することに少なくとも部分的に基づく。

【0110】

結合コンポーネント７４５は、第３の電圧をカスコードに印加した後、メモリセルをデジット線と結合し得、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧にバイアスすることは、メモリセルをデジット線と結合することに基づく。

【0111】

分離コンポーネント７５０は、読み出し動作のプリチャージフェーズを開始した後、メモリセルをデジット線から分離し得る。

【0112】

リフレッシュフェーズマネージャ７５５は、メモリセルを第２の電圧にバイアスすることに基づいて、読み出し動作のリフレッシュフェーズを開始し得る。幾つかの例では、リフレッシュフェーズマネージャ７５５は、メモリセルを第１の電圧にバイアスする前にメモリセルによって第１の値が蓄積されることに基づいて、読み出し動作のリフレッシュフェーズ中にメモリセルを第２の電圧に維持し得る。追加的又は代替的に、リフレッシュフェーズマネージャ７５５は、メモリセルを第１の電圧にバイアスする前にメモリセルによって第２の値が蓄積されることに基づいて、読み出し動作のリフレッシュフェーズ中にメモリセルに印加されるバイアスを第２の電圧から減少させ得る。

【0113】

図８は、本明細書に開示するような例に従った読み出し動作中のメモリセルバイアス技法をサポートする１つ以上の方法８００を説明するフローチャートを示す。方法８００の動作は、本明細書に説明するようなメモリデバイス又はそのコンポーネントによって実装され得る。例えば、方法８００の動作は、図７を参照して説明したようなメモリデバイスによって実施され得る。幾つかの例では、メモリデバイスは、説明する機能を実施するためにメモリデバイスの機能的要素を制御するための命令のセットを実行し得る。追加的又は代替的に、メモリデバイスは、専用ハードウェアを使用して、説明する機能の態様を実施し得る。

【0114】

８０５において、メモリデバイスは、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧にバイアスし得る。８０５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８０５の動作の態様は、図７を参照して説明したような第１の電圧バイアスマネージャによって実施され得る。

【0115】

８１０において、メモリデバイスは、メモリセルを第１の電圧にバイアスした後、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧よりも大きい第２の電圧にバイアスし得る。８１０の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８１０の動作の態様は、図７を参照して説明したような第２の電圧バイアスマネージャによって実施され得る。

【0116】

８１５において、メモリデバイスは、メモリセルを第２の電圧にバイアスすることに基づいて、読み出し動作のリフレッシュフェーズを開始し得る。８１５の動作は、本明細書に説明する方法に従って実施され得る。幾つかの例では、８１５の動作の態様は、図７を参照して説明したようなリフレッシュフェーズマネージャによって実施され得る。

【0117】

幾つかの例では、本明細書に説明するような装置は、方法８００等の１つ以上の方法を実施し得る。装置は、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧にバイアスすることと、メモリセルを第１の電圧にバイアスした後、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧よりも大きい第２の電圧にバイアスすることと、メモリセルを第２の電圧にバイアスすることに基づいて、読み出し動作のリフレッシュフェーズを開始することのための機構、手段、又は命令（例えば、プロセッサによって実行可能な命令を蓄積する非一時的コンピュータ可読媒体）を含み得る。

【0118】

本明細書に説明する方法８００及び装置の幾つかの場合は、メモリセルを第１の電圧にバイアスすることに基づいて、メモリセルと、センスコンポーネントと関連付けられたコンデンサとの間で電荷を転送することであって、メモリセルを第２の電圧にバイアスすることは、電荷を転送することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。

【0119】

本明細書に説明する方法８００及び装置の幾つかの実例は、メモリセルを第２の電圧にバイアスすることに基づいて、メモリセルと関連付けられた値を蓄積するためにセンスコンポーネントを活性化することであって、読み出し動作のリフレッシュフェーズを開始することは、センスコンポーネントを活性化することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。

【0120】

本明細書に説明する方法８００及び装置の幾つかの例は、読み出し動作のリフレッシュフェーズの後、メモリセルを第１の電圧にバイアスする前に読み出し動作によって蓄積された値に基づいて読み出し動作のプリチャージフェーズを開始することのための動作、機構、手段、又は命令を更に含み得る。

【0121】

本明細書に説明する方法８００及び装置の幾つかの場合は、読み出し動作のプリチャージフェーズを開始することに基づいて、メモリセルを第３の電圧にバイアスすることであって、第１の電圧及び第２の電圧は第１の極性を有し得、第３の電圧は、第１の極性とは異なる第２の極性を有し得ることのための動作、機構、手段、又は命令を更に含み得る。

【0122】

本明細書に説明する方法８００及び装置の幾つかの実例は、デジット線をセンスコンポーネントと選択的に結合するカスコードのゲートに第３の電圧を印加することであって、メモリセルを第１の電圧にバイアスすることは、第３の電圧をカスコードのゲートに印加することに基づき得ることと、第３の電圧よりも大きい第４の電圧をカスコードのゲートに印加することであって、メモリセルを第２の電圧にバイアスすることは、カスコードのゲートに第４の電圧を印加することに少なくとも部分的に基づき得ることのための動作、機構、手段、又は命令を更に含み得る。

【0123】

本明細書に説明する方法８００及び装置の幾つかの例では、メモリセルを第１の電圧にバイアスすることは、第３の電圧とカスコードの閾値電圧との間の差に少なくとも基づき得、メモリセルを第２の電圧にバイアスすることは、第４の電圧とカスコードの閾値電圧との間の差に基づき得る。

【0124】

本明細書に説明する方法８００及び装置の幾つかの場合は、第３の電圧をカスコードに印加した後、メモリセルをデジット線と結合することであって、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧にバイアスすることは、メモリセルをデジット線と結合することに基づき得ることのための動作、機構、手段、又は命令を更に含み得る。

【0125】

本明細書に説明する方法８００及び装置の幾つかの実例は、読み出し動作のプリチャージフェーズを開始した後、メモリセルをデジット線から分離することのための動作、機構、手段、又は命令を更に含み得る。

【0126】

本明細書に説明する方法８００及び装置の幾つかの例は、メモリセルを第１の電圧にバイアスする前にメモリセルによって第１の値が蓄積されることに基づいて、読み出し動作のリフレッシュフェーズ中にメモリセルを第２の電圧に維持すること、又はメモリセルを第１の電圧にバイアスする前にメモリセルによって第２の値が蓄積されることに基づいて、読み出し動作のリフレッシュフェーズ中にメモリセルに印加されるバイアスを第２の電圧から減少させることのための動作、機構、手段、又は命令を更に含み得る。

【0127】

本明細書に説明する方法８００及び装置の幾つかの場合、メモリセルを第１の電圧及び第２の電圧にバイアスすることは、メモリセルと結合されたデジット線とプレート線との間の電圧差に基づき得る。

【0128】

本明細書に説明する方法は可能な実装であること、動作及びステップは再配置され得、さもなければ修正され得ること、並びに他の実装が可能であることに留意すべきである。更に、方法の２つ以上からの部分は組み合わされ得る。

【0129】

装置が説明される。装置は、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧にバイアスすることと、メモリセルを第１の電圧にバイアスした後、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧よりも大きい第２の電圧にバイアスすることをするように構成されたバイアスコンポーネントを含み得る。装置は、メモリセルを第２の電圧にバイアスすることに基づいて、読み出し動作のリフレッシュフェーズを開始することのためのリフレッシュコンポーネントを更に含み得る。

【0130】

装置の幾つかの例は、メモリセルを第１の電圧にバイアスすることに基づいて、メモリセルと、センスコンポーネントと関連付けられたコンデンサとの間で電荷を転送することであって、メモリセルを第２の電圧にバイアスすることは、電荷を転送することに基づき得ることのための電荷転送コンポーネントを含み得る。

【0131】

装置の幾つかの場合は、メモリセルを第２の電圧にバイアスすることに基づいて、メモリセルと関連付けられた値を蓄積するためにセンスコンポーネントを活性化することであって、読み出し動作のリフレッシュフェーズを開始することは、センスコンポーネントを活性化することに基づき得ることのための活性化コンポーネントを含み得る。

【0132】

装置の幾つかの実例は、読み出し動作のリフレッシュフェーズの後、メモリセルを第１の電圧にバイアスする前にメモリセルによって蓄積された値に基づいて読み出し動作のプリチャージフェーズを開始することのためのプリチャージコンポーネントを含み得る。

【0133】

幾つかの例では、バイアスコンポーネントは、読み出し動作のプリチャージフェーズを開始することに基づいてメモリセルを第３の電圧にバイアスすることであって、第１の電圧及び第２の電圧は第１の極性を有し得、第３の電圧は、第１の極性とは異なる第２の極性を有し得ることをするように更に構成され得る。

【0134】

幾つかの場合、バイアスコンポーネントは、デジット線をセンスコンポーネントと選択的に結合するカスコードのゲートに第３の電圧を印加することであって、メモリセルを第１の電圧にバイアスすることは、第３の電圧をカスコードのゲートに印加することに基づき得ることと、第３の電圧よりも大きい第４の電圧をカスコードのゲートに印加することであって、メモリセルを第２の電圧にバイアスすることは、カスコードのゲートに第４の電圧を印加することに基づき得ることをするように更に構成され得る。

【0135】

幾つかの実例では、メモリセルを第１の電圧にバイアスすることは、第３の電圧とカスコードの閾値電圧との間の差に少なくとも基づき得、メモリセルを第２の電圧にバイアスすることは、第４の電圧とカスコードの閾値電圧との間の差に基づき得る。

【0136】

装置の幾つかの例は、カスコードに第３の電圧を印加した後、メモリセルをデジット線と結合することであって、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧にバイアスすることは、メモリセルをデジット線と結合することに基づき得ることをするように構成された結合コンポーネントを含み得る。

【0137】

幾つかの場合、結合コンポーネントは、読み出し動作のプリチャージフェーズを開始した後、メモリセルをデジット線から分離することをするように更に構成され得る。

【0138】

幾つかの実例では、バイアスコンポーネントは、メモリセルを第１の電圧にバイアスする前にメモリセルによって第１の値が蓄積されることに基づいて、読み出し動作のリフレッシュフェーズ中にメモリセルを第２の電圧に維持すること、又はメモリセルを第１の電圧にバイアスする前にメモリセルによって第２の値が蓄積されることに基づいて、読み出し動作のリフレッシュフェーズ中にメモリセルに印加されるバイアスを第２の電圧から減少させることをするように更に構成され得る。

【0139】

幾つかの例では、メモリセルを第１の電圧及び第２の電圧にバイアスすることは、メモリセルと結合されたデジット線とプレート線との間の電圧差に基づき得る。

【0140】

装置が説明される。装置は、メモリアレイと、メモリアレイと結合され、読み出し動作の活性化フェーズ中にメモリアレイのメモリセルを第１の電圧にバイアスすること、メモリセルを第１の電圧にバイアスした後、読み出し動作の活性化フェーズ中にメモリセルを第１の電圧よりも大きい第２の電圧にバイアスすることと、メモリセルを第２の電圧にバイアスすることに基づいて読み出し動作のリフレッシュフェーズを開始することをするように動作可能なコントローラとを含み得る。

【0141】

幾つかの例では、コントローラは、メモリセルを第１の電圧にバイアスすることに基づいて、メモリセルと、センスコンポーネントと関連付けられたコンデンサとの間で電荷を転送することであって、メモリセルを第２の電圧にバイアスすることは、電荷を転送することに基づき得ることをするように更に動作可能であり得る。

【0142】

幾つかの場合、コントローラは、メモリセルを第２の電圧にバイアスすることに基づいてメモリセルと関連付けられた値を蓄積するためにセンスコンポーネントを活性化することであって、読み出し動作のリフレッシュフェーズを開始することは、センスコンポーネントを活性化することに基づき得ることをするように更に動作可能であり得る。

【0143】

本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、（複数の）信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号が信号のバスを表し得ることは、当業者により理解されるであろう。

【0144】

用語“電子通信”、“導電的に接触”、“接続される”、及び“結合される”は、コンポーネント間の信号の流れをサポートするコンポーネント間の関係を指し得る。コンポーネント間の信号の流れを何時でもサポートし得る何らかの導電経路がコンポーネント間にある場合、コンポーネントは、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）とみなされる。任意の所与の時間において、相互に電子通信する（又は導電的に接触する、又は接続される、又は結合される）コンポーネント間の導電経路は、接続されるコンポーネントを含むデバイスの動作に基づいて開回路又は閉回路であり得る。接続されるコンポーネント間の導電経路は、コンポーネント間の直接の導電経路であり得、又は接続されるコンポーネント間の導電経路は、スイッチ、トランジスタ、若しくはその他のコンポーネント等の介在コンポーネントを含み得る間接的な導電経路であり得る。幾つかの場合、接続されるコンポーネント間の信号の流れは、例えば、スイッチ又はトランジスタ等の１つ以上の介在コンポーネントを使用して一時的に中断され得る。

【0145】

用語“結合する”は、信号が導電経路を越えてコンポーネント間で通信することが現在可能ではないコンポーネント間の開回路の関係から、信号が導電経路を越えてコンポーネント間で通信し得るコンポーネント間の閉回路の関係へ移行する状態を指す。コントローラ等のコンポーネントが他のコンポーネントを相互に結合する場合、該コンポーネントは、信号の流れを以前は許さなかった導電経路を越えて、他のコンポーネント間を信号が流れること可能にする変化を開始する。

【0146】

用語“絶縁される”は、信号がコンポーネント間を現在流れることができないコンポーネント間の関係を指す。コンポーネント間に開回路がある場合、コンポーネントは相互に絶縁される。例えば、コンポーネント間に位置付けられたスイッチによって分離された２つのコンポーネントは、スイッチが開放されている場合に相互に絶縁される。コントローラが２つのコンポーネントを絶縁する場合、コントローラは、信号の流れを以前は許可していた導電経路を使用して信号がコンポーネント間を流れることを防止する変更に影響を与える。

【0147】

本明細書で使用するとき、用語“実質的に”は、修飾される特徴（例えば、用語、実質的にによって修飾される動詞又は形容詞）が絶対的である必要はないが、特徴の利点を達成するのに十分に近いことを意味する。

【0148】

メモリアレイを含む本明細書で論じるデバイスは、シリコン、ゲルマニウム、シリコン－ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上で形成され得る。幾つかの例では、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。

【0149】

本明細書で論じるスイッチングコンポーネント又はトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば、金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば、縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になることをもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“非活性化”され得る。

【0150】

添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例示的”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明される技法の理解を提供するための具体的詳細を含む。これらの技法は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明する例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。

【0151】

添付の図では、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じタイプの様々なコンポーネントは、参照ラベルに続いてダッシュと、同様のコンポーネントの間で区別する第２のラベルを付すことにより区別され得る。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用可能である。

【0152】

本明細書に説明する情報及び信号は、様々な異なる技術及び技法の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。

【0153】

本明細書の開示と関連して説明する様々な説明ブロック及びモジュールは、本明細書に説明する機能を実施するように設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）若しくはその他のプログラミング可能論理デバイス、ディスクリートゲート若しくはトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらの任意の組み合わせを用いて実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。

【0154】

本明細書に説明する機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装され得る。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所において実装されるように分散されることを含む、様々な位置に物理的に設置され得る。また、請求項を含む本明細書で使用するとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用するとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”として説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用するとき、句“基づいて”は、句“少なくとも部分的に基づいて“と同じ方法で解釈されるであろう。

【0155】

本明細書の説明は、当業者が開示を製作又は使用可能なように提供される。開示への様々な修正は当業者に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書に説明した例及び設計に限定されず、本明細書に開示した原理及び新規の機構と一致する最も広い範囲に一致する。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8】