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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-26
(45)【発行日】2024-08-05
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240729BHJP
H10B 41/27 20230101ALI20240729BHJP
H01L 21/336 20060101ALI20240729BHJP
H01L 29/788 20060101ALI20240729BHJP
H01L 29/792 20060101ALI20240729BHJP
G11C 16/04 20060101ALI20240729BHJP
H10B 43/35 20230101ALI20240729BHJP
G11C 16/26 20060101ALI20240729BHJP
【ＦＩ】
H10B43/27
H10B41/27
H01L29/78 371
G11C16/04 170
H10B43/35
G11C16/26
【請求項の数】
8
(21)【出願番号】P 2020123692
(22)【出願日】2020-07-20
(65)【公開番号】P2022020287
(43)【公開日】2022-02-01
【審査請求日】2023-03-17
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】李 旭
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２０１８－０４５７４９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０２０／００３５３１２（ＵＳ，Ａ１）
【文献】特開２０２１－０４７９６４（ＪＰ，Ａ）
【文献】特開２０１４－１７０５９９（ＪＰ，Ａ）
【文献】特開２０１９－０７９８８５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ４１／２７
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
Ｇ１１Ｃ １６／０４
Ｈ１０Ｂ ４３／３５
Ｇ１１Ｃ １６／２６
(57)【特許請求の範囲】
【請求項1】
第１メモリセルトランジスタと、第２メモリセルトランジスタと、前記第１メモリセルトランジスタと前記第２メモリセルトランジスタとの間を直列に接続する第１選択素子と、前記第１メモリセルトランジスタに接続される第１選択トランジスタと、前記第２メモリセルトランジスタに接続される第２選択素子と、を含む第１メモリストリングと、第３メモリセルトランジスタと、第４メモリセルトランジスタと、前記第３メモリセルトランジスタと前記第４メモリセルトランジスタとの間を直列に接続する第３選択素子と、前記第３メモリセルトランジスタに接続される第２選択トランジスタと、前記第４メモリセルトランジスタに接続される第４選択素子と、を含む第２メモリストリングと、
前記第１メモリセルトランジスタ及び前記第３メモリセルトランジスタの各々のゲートに共通接続された第１配線と、
前記第２メモリセルトランジスタ及び前記第４メモリセルトランジスタの各々のゲートに共通接続された第２配線と、
前記第１メモリストリング及び前記第２メモリストリングの各々の第１端に共通接続された第３配線と、
前記第１メモリストリング及び前記第２メモリストリングの各々の第２端に共通接続された第４配線と、
制御回路と、
を具備し、
前記第１選択トランジスタは、前記第３配線と前記第１メモリセルトランジスタとの間を直列に接続し、
前記第２選択素子は、前記第４配線と前記第２メモリセルトランジスタとの間を直列に接続し、
前記第２選択トランジスタは、前記第３配線と前記第３メモリセルトランジスタとの間を直列に接続し、
前記第４選択素子は、前記第４配線と前記第４メモリセルトランジスタとの間を直列に接続し、
前記第１選択トランジスタのゲートは、前記第２選択トランジスタのゲートと電気的に絶縁され、
前記制御回路は、前記第１メモリストリングのデータを読み出す際に、前記第１選択素子をオン状態にしつつ、前記第３選択素子をオフ状態にし、
前記第１メモリセルトランジスタのデータを読み出す際には、前記第２選択トランジスタをオン状態にしつつ、前記第４選択素子をオフ状態にし、
前記第２メモリセルトランジスタのデータを読み出す際には、前記第４選択素子をオン状態にしつつ、前記第２選択トランジスタをオフ状態にする
ように構成された、
半導体記憶装置。
【請求項2】
前記第１選択素子は、直列に接続された第３選択トランジスタ及び第４選択トランジスタを含み、前記第３選択素子は、直列に接続された第５選択トランジスタ及び第６選択トランジスタを含み、
前記制御回路は、前記第１メモリストリングのデータを読み出す際には、
前記第３選択トランジスタ及び前記第５選択トランジスタの各々のゲートに第１電圧を印加し、
前記第４選択トランジスタ及び前記第６選択トランジスタの各々のゲートに前記第１電圧と異なる第２電圧を印加する
ように構成された、
請求項１記載の半導体記憶装置。
【請求項3】
前記第２選択素子は、直列に接続された第７選択トランジスタ及び第８選択トランジスタを含み、前記第４選択素子は、直列に接続された第９選択トランジスタ及び第１０選択トランジスタを含み、
前記制御回路は、
前記第１メモリセルトランジスタのデータを読み出す際には、前記第７選択トランジスタ及び前記第９選択トランジスタの各々のゲートに第３電圧を印加し、前記第８選択トランジスタ及び前記第１０選択トランジスタの各々のゲートに前記第３電圧と異なる第４電圧を印加するように構成され、
前記第２メモリセルトランジスタのデータを読み出す際には、前記第７選択トランジスタ、前記第８選択トランジスタ、前記第９選択トランジスタ、及び前記第１０選択トランジスタの各々のゲートに第５電圧を印加するように構成された、
請求項１記載の半導体記憶装置。
【請求項4】
前記制御回路は、前記第１メモリストリングのデータを読み出す際に、前記第３選択トランジスタ及び前記第４選択トランジスタをいずれもオン状態とし、
前記第５選択トランジスタ及び前記第６選択トランジスタのいずれか一方をオン状態とし、他方をオフ状態とする
ように構成された、
請求項２記載の半導体記憶装置。
【請求項5】
前記制御回路は、前記第１メモリセルトランジスタのデータを読み出す際に、
前記第７選択トランジスタ及び前記第８選択トランジスタをいずれもオン状態とし、
前記第９選択トランジスタ及び前記第１０選択トランジスタのいずれか一方をオン状態とし、他方をオフ状態とし、
前記第２メモリセルトランジスタのデータを読み出す際に、
前記第７選択トランジスタ及び前記第８選択トランジスタをいずれもオン状態とし、
前記第９選択トランジスタ及び前記第１０選択トランジスタをいずれもオン状態とする
ように構成された、
請求項３記載の半導体記憶装置。
【請求項6】
前記第３選択トランジスタの閾値電圧が前記第５選択トランジスタの閾値電圧よりも大きい場合、前記第４選択トランジスタの閾値電圧は、前記第６選択トランジスタの閾値電圧よりも小さく、前記第３選択トランジスタの閾値電圧が前記第５選択トランジスタの閾値電圧よりも小さい場合、前記第４選択トランジスタの閾値電圧は、前記第６選択トランジスタの閾値電圧よりも大きい、
請求項２又は請求項４記載の半導体記憶装置。
【請求項7】
前記第７選択トランジスタの閾値電圧が前記第９選択トランジスタの閾値電圧よりも大きい場合、前記第８選択トランジスタの閾値電圧は、前記第１０選択トランジスタの閾値電圧よりも小さく、前記第７選択トランジスタの閾値電圧が前記第９選択トランジスタの閾値電圧よりも小さい場合、前記第８選択トランジスタの閾値電圧は、前記第１０選択トランジスタの閾値電圧よりも大きい、
請求項３又は請求項５記載の半導体記憶装置。
【請求項8】
前記第３配線は、ビット線であり、前記第４配線は、ソース線である、
請求項１乃至請求項７のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【文献】米国特許出願公開第２０１７／０３５２４３０号明細書
【文献】米国特許出願公開第２０１８／０１０８４１７号明細書
【文献】特開２０１８－１６０３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
読出し動作の特性を向上させる。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１メモリセルトランジスタと、第２メモリセルトランジスタと、上記第１メモリセルトランジスタと上記第２メモリセルトランジスタとの間を直列に接続する第１選択素子と、を含む第１メモリストリングと、第３メモリセルトランジスタと、第４メモリセルトランジスタと、上記第３メモリセルトランジスタと上記第４メモリセルトランジスタとの間を直列に接続する第２選択素子と、を含む第２メモリストリングと、上記第１メモリセルトランジスタ及び上記第３メモリセルトランジスタの各々のゲートに共通接続された第１配線と、上記第２メモリセルトランジスタ及び上記第４メモリセルトランジスタの各々のゲートに共通接続された第２配線と、上記第１メモリストリング及び上記第２メモリストリングの各々の第１端に共通接続された第３配線と、上記第１メモリストリング及び上記第２メモリストリングの各々の第２端に共通接続された第４配線と、制御回路と、を具備する。上記制御回路は、上記第１メモリストリングのデータを読み出す際に、上記第１選択素子をオン状態にしつつ、上記第２選択素子をオフ状態にするように構成される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
【図2】第１実施形態に係る半導体記憶装置のブロック図である。
【図3】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図4】第１実施形態に係る半導体記憶装置におけるメモリセルアレイの構造の例を示す断面図である。
【図5】第１実施形態に係る半導体記憶装置におけるダミーセルトランジスタが取り得る閾値電圧を説明するための図である。
【図6】第１実施形態に係る半導体記憶装置のダミーセルトランジスタに設定される閾値電圧の状態の例を示す図である。
【図7】第１実施形態に係る半導体記憶装置を用いた読出し動作（動作例１－１）の際の各配線の電圧を示すタイミングチャートである。
【図8】第１実施形態に係る半導体記憶装置を用いた読出し動作（動作例１－１）の際の各ストリングユニットとビット線及びソース線との電気的な接続を説明するための図である。
【図9】第１実施形態に係る半導体記憶装置を用いた読出し動作（動作例１－２）の際の各配線の電圧を示すタイミングチャートである。
【図10】第１実施形態に係る半導体記憶装置を用いた読出し動作（動作例１－２）の際の各ストリングユニットとビット線及びソース線との電気的な接続を説明するための図である。
【図11】第２実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図である。
【図12】第２実施形態に係る半導体記憶装置におけるメモリセルアレイの構造の例を示す断面図である。
【図13】第２実施形態に係る半導体記憶装置のダミーセルトランジスタに設定される閾値電圧の状態の例を示す図である。
【図14】第２実施形態に係る半導体記憶装置を用いた読出し動作（動作例２－１）の際の各配線の電圧を示すタイミングチャートである。
【図15】第２実施形態に係る半導体記憶装置を用いた読出し動作（動作例２－１）の際の各ストリングユニットとビット線及びソース線との電気的な接続を説明するための図である。
【図16】第２実施形態に係る半導体記憶装置を用いた読出し動作（動作例２－２）の際の各配線の電圧を示すタイミングチャートである。
【図17】第２実施形態に係る半導体記憶装置を用いた読出し動作（動作例２－２）の際の各ストリングユニットとビット線及びソース線との電気的な接続を説明するための図である。
【図18】第２実施形態に係る半導体記憶装置を用いた読出し動作（動作例２－３）の際の各配線の電圧を示すタイミングチャートである。
【図19】第２実施形態に係る半導体記憶装置を用いた読出し動作（動作例２－３）の際の各ストリングユニットとビット線及びソース線との電気的な接続を説明するための図である。
【発明を実施するための形態】
【0007】
以下、実施形態につき図面を参照して説明する。以下の説明において、共通する部分には共通する参照符号を付す。
【0008】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。なお、以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明する。
第１実施形態に係る半導体記憶装置について説明する。なお、以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に説明する。
【0009】
１．１ 構成
１．１．１ メモリシステムの全体構成
まず、メモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１を含むメモリシステム３の構成の一例を示すブロック図である。
１．１．１ メモリシステムの全体構成
まず、メモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１を含むメモリシステム３の構成の一例を示すブロック図である。
【0010】
メモリシステム３は、例えば、外部のホスト機器４と通信する。メモリシステム３は、ホスト機器４からのデータを保持し、また、データをホスト機器４に読み出す。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）やＳＤＴＭカード等である。
【0011】
メモリシステム３は、メモリコントローラ２及びＮＡＮＤ型フラッシュメモリ１を備える。
【0012】
メモリコントローラ２は、ホスト機器４から命令を受取り、受け取った命令に基づいてＮＡＮＤ型フラッシュメモリ１を制御する。具体的には、メモリコントローラ２は、ホスト機器４から書込みを指示されたデータをＮＡＮＤ型フラッシュメモリ１に書込み、ホスト機器４から読出しを指示されたデータをＮＡＮＤ型フラッシュメモリ１から読み出してホスト機器４に送信する。
【0013】
ＮＡＮＤ型フラッシュメモリ１は、各々がデータを不揮発に記憶する複数のメモリセルトランジスタを備える。ＮＡＮＤ型フラッシュメモリ１は、メモリコントローラ２とＮＡＮＤバスによって接続される。
【0014】
ＮＡＮＤバスは、ＮＡＮＤインタフェースに従ったチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰ、レディ／ビジー信号／ＲＢ、及び入出力信号Ｉ／Ｏ＜７：０＞の各々について、個別の信号線を介して送受信を行う。信号／ＣＥは、ＮＡＮＤ型フラッシュメモリ１をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（Ｈｉｇｈ）”レベルである間にＮＡＮＤ型フラッシュメモリ１に流れる信号Ｉ／Ｏ＜７：０＞がコマンドであることをＮＡＮＤ型フラッシュメモリ１に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間にＮＡＮＤ型フラッシュメモリ１に流れる信号Ｉ／Ｏ＜７：０＞がアドレスであることをＮＡＮＤ型フラッシュメモリ１に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間にＮＡＮＤ型フラッシュメモリ１に流れる信号Ｉ／Ｏ＜７：０＞をＮＡＮＤ型フラッシュメモリ１に取り込むことを指示する。信号／ＲＥは、ＮＡＮＤ型フラッシュメモリ１に信号Ｉ／Ｏ＜７：０＞を出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止をＮＡＮＤ型フラッシュメモリ１に指示する。信号／ＲＢは、ＮＡＮＤ型フラッシュメモリ１がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏ＜７：０＞は、例えば８ビットの信号である。
【0015】
信号Ｉ／Ｏ＜７：０＞は、ＮＡＮＤ型フラッシュメモリ１とメモリコントローラ２との間で送受信され、コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＡＴを含む。データＤＡＴは、書込みデータ及び読出しデータを含む。
【0016】
以上で説明したメモリシステム３を使用するホスト機器４としては、例えばデジタルカメラやパーソナルコンピュータ等が挙げられる。
【0017】
１．１．２ メモリコントローラの構成
メモリコントローラ２の構成について、引き続き図１を用いて説明する。
メモリコントローラ２の構成について、引き続き図１を用いて説明する。
【0018】
図１に示されるように、メモリコントローラ２は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２１、内蔵メモリ２２、バッファメモリ２３、ＮＡＮＤ Ｉ／Ｆ（ＮＡＮＤインタフェース回路）２４、及びホスト Ｉ／Ｆ（ホストインタフェース回路）２５を含む。メモリコントローラ２は、例えばＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）として構成される。
【0019】
ＣＰＵ２１は、メモリコントローラ２全体の動作を制御する。ＣＰＵ２１は、例えば、ホスト機器４から受信したデータの読出し命令に応答して、ＮＡＮＤインタフェースに基づく読出し命令をＮＡＮＤ型フラッシュメモリ１に対して発行する。この動作は、書込み及び消去の場合についても同様である。また、ＣＰＵ２１は、ＮＡＮＤ型フラッシュメモリ１からの読出しデータに対して、種々の演算を実行する機能を有する。
【0020】
内蔵メモリ２２は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導体メモリであり、ＣＰＵ２１の作業領域として使用される。内蔵メモリ２２は、ＮＡＮＤ型フラッシュメモリ１を管理するためのファームウェア、及び各種の管理テーブル等を保持する。
【0021】
バッファメモリ２３は、メモリコントローラ２がＮＡＮＤ型フラッシュメモリ１から受信した読出しデータや、ホスト機器４から受信した書込みデータ等を一時的に記憶する。
【0022】
ＮＡＮＤインタフェース回路２４は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１と接続され、ＮＡＮＤ型フラッシュメモリ１との通信を司る。ＮＡＮＤインタフェース回路２４は、ＣＰＵ２１の指示により、コマンドＣＭＤ、アドレスＡＤＤ、及び書込みデータをＮＡＮＤ型フラッシュメモリ１に送信する。また、ＮＡＮＤインタフェース回路２４は、ＮＡＮＤ型フラッシュメモリ１から読出しデータを受信する。
【0023】
ホストインタフェース回路２５は、ホストバスを介してホスト機器４と接続され、メモリコントローラ２とホスト機器４との間の通信を司る。ホストインタフェース回路２５は、例えば、ホスト機器４から受信した命令及びデータを、それぞれＣＰＵ２１及びバッファメモリ２３に転送する。
【0024】
１．１．３ ＮＡＮＤ型フラッシュメモリの構成
次に、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成例について、図２を用いて説明する。図２は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成の一例を示すブロック図である。
次に、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成例について、図２を用いて説明する。図２は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成の一例を示すブロック図である。
【0025】
ＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、ロウデコーダ２０、センスアンプ３０、及び制御回路４０を備える。
【0026】
メモリセルアレイ１０は、ロウ及びカラムに対応付けられた不揮発性のメモリセルトランジスタを含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・）を備える。各々のブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。メモリセルアレイ１０内のブロック数及びブロック内のストリングユニット数は任意である。メモリセルアレイ１０の詳細については後述する。
【0027】
ロウデコーダ２０は、ロウアドレスをデコードし、このデコード結果に基づき、ブロックＢＬＫのいずれかを選択し、更にいずれかのストリングユニットＳＵを選択する。そして、必要な電圧をブロックＢＬＫに出力する。ロウアドレスは、例えばＮＡＮＤ型フラッシュメモリ１を制御するメモリコントローラ２から与えられる。
【0028】
センスアンプ３０は、データの読出し動作時には、メモリセルアレイ１０内の読出し動作の対象となるメモリセルトランジスタの閾値電圧をセンスする。そして、センス結果を読出しデータとしてメモリコントローラ２に出力する。データの書込み動作時には、外部のメモリコントローラ２から受信した書込みデータをメモリセルアレイ１０に転送する。
【0029】
制御回路４０は、ＮＡＮＤ型フラッシュメモリ１全体の動作を制御する。
【0030】
１．１．４ メモリセルアレイの構成
次に、メモリセルアレイ１０の構成について図３を用いて説明する。図３は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１の備えるメモリセルアレイ１０の回路図である。図３の例は、メモリセルアレイ１０内のブロックＢＬＫの１つを示しているが、他のブロックＢＬＫの構成も同じである。前述の通り、ブロックＢＬＫは例えば４つのストリングユニットＳＵを含み、各々のストリングユニットＳＵは複数のＮＡＮＤストリングＮＳを含む。
次に、メモリセルアレイ１０の構成について図３を用いて説明する。図３は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１の備えるメモリセルアレイ１０の回路図である。図３の例は、メモリセルアレイ１０内のブロックＢＬＫの１つを示しているが、他のブロックＢＬＫの構成も同じである。前述の通り、ブロックＢＬＫは例えば４つのストリングユニットＳＵを含み、各々のストリングユニットＳＵは複数のＮＡＮＤストリングＮＳを含む。
【0031】
ＮＡＮＤストリングＮＳの各々は、１６個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ１５）、２個の選択トランジスタＳＴ１及びＳＴ２、並びに４個のダミーセルトランジスタＤＴ（ＤＴＵ、ＤＴＬ０、ＤＴＬ１、及びＤＴＬ２）を含む。なお、以降の説明において、ストリングユニットＳＵｉ（ｉは０以上３以下の整数）における２個の選択トランジスタＳＴ１及びＳＴ２をそれぞれ、選択トランジスタＳＴ１＿ｉ及びＳＴ２＿ｉと呼称し、ストリングユニットＳＵｉにおける４個のダミーセルトランジスタＤＴＵ、ＤＴＬ０、ＤＴＬ１、及びＤＴＬ２をそれぞれ、ダミーセルトランジスタＤＴＵ＿ｉ、ＤＴＬ０＿ｉ、ＤＴＬ１＿ｉ、及びＤＴＬ２＿ｉと呼称する。
【0032】
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。
【0033】
ダミーセルトランジスタＤＴＬ０のソースは、選択トランジスタＳＴ２のドレインに接続される。ダミーセルトランジスタＤＴＬ０のドレインは、ダミーセルトランジスタＤＴＬ１のソースに接続される。
【0034】
メモリセルトランジスタＭＴ０～ＭＴ７は、この順に、ダミーセルトランジスタＤＴＬ１及びダミーセルトランジスタＤＴＬ２の間に直列に接続されている。この直列接続の一端側のメモリセルトランジスタＭＴ０のソースは、ダミーセルトランジスタＤＴＬ１のドレインに接続され、他端側のメモリセルトランジスタＭＴ７のドレインは、ダミーセルトランジスタＤＴＬ２のソースに接続されている。
【0035】
ダミーセルトランジスタＤＴＬ２のドレインは、ダミーセルトランジスタＤＴＵのソースに接続される。
【0036】
メモリセルトランジスタＭＴ８～ＭＴ１５は、この順に、ダミーセルトランジスタＤＴＵ及び選択トランジスタＳＴ１の間に直列に接続されている。この直列接続の一端側のメモリセルトランジスタＭＴ８のソースは、ダミーセルトランジスタＤＴＵのドレインに接続され、他端側のメモリセルトランジスタＭＴ１５のドレインは、選択トランジスタＳＴ１のソースに接続されている。
【0037】
なお、第１実施形態に示す例では、各々のＮＡＮＤストリングＮＳが１６個のメモリセルトランジスタＭＴを備える場合を示したが、８個、２４個、３２個、４８個、６４個、９６個、又は１２８個等であってもよく、その数は限定されるものではない。
【0038】
ストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対してストリングユニットＳＵ０～ＳＵ３の各々における選択トランジスタＳＴ２のゲートは、例えば選択ゲート線ＳＧＳに共通接続される。しかしながら、選択トランジスタＳＴ２のゲートは、ストリングユニットＳＵ毎に異なる選択ゲート線に接続されていてもよい。
【0039】
また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ１５の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ１５に共通接続される。
【0040】
また、同一のブロックＢＬＫ内にあるダミーセルトランジスタＤＴＵ、ＤＴＬ０、ＤＴＬ１、及びＤＴＬ２の制御ゲートは、それぞれダミーワード線ＤＷＬＵ、ＤＷＬＬ０、ＤＷＬＬ１、及びＤＷＬＬ２に共通接続される。しかしながら、ダミーセルトランジスタＤＴＵ、及びＤＴＬ０～ＤＴＬ２のゲートは、それぞれストリングユニットＳＵ毎に異なるダミーワード線に接続されていてもよい。なお、以降の説明において、ダミーワード線ＤＷＬＵ、及びＤＷＬＬ０～ＤＷＬＬ２を、総称してダミーワード線ＤＷＬとも呼ぶ。
【0041】
また、ストリングユニットＳＵ内にある各ＮＡＮＤストリングＮＳの選択トランジスタＳＴ１のドレインは、それぞれ異なるビット線ＢＬ（ＢＬ０～ＢＬ（ｋ－１）、但しｋは２以上の自然数）に接続される。また、ビット線ＢＬは、複数のブロックＢＬＫ間で各ストリングユニットＳＵ内にある１つのＮＡＮＤストリングＮＳを共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに共通に接続されている。
【0042】
つまりストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一の選択ゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。またブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。そしてメモリセルアレイ１０は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
【0043】
データの消去は、例えば、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴに対して一括して行われる。これに対して、データの読出し及び書込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴにつき、一括して行われ得る。このような、１つのストリングユニットＳＵ中でワード線ＷＬを共有するメモリセルトランジスタＭＴの組は、例えば、メモリセルユニットＭＵと称される。つまり、メモリセルユニットＭＵは、一括して書込み、又は読出し動作が実行され得るメモリセルトランジスタＭＴの組である。
【0044】
メモリセルユニットＭＵ内の複数のメモリセルトランジスタＭＴの各々に保持された１ビットのデータのデータ列の単位が「ページ」として定義される。１つのメモリセルトランジスタＭＴは、例えば２ビットデータを保持可能である。この２ビットデータを、下位ビットからそれぞれ下位（ｌｏｗｅｒ）ビット、及び上位（ｕｐｐｅｒ）ビットと呼ぶ。この場合、メモリセルユニットＭＵには、２ページ分のデータが記憶され、メモリセルユニットＭＵ内の各々のメモリセルトランジスタＭＴの保持する下位ビットの集合を下位ページと呼び、上位ビットの集合を上位ページと呼ぶ。
【0045】
【0046】
なお、以下で参照される図面において、Ｘ軸はワード線ＷＬの延伸方向に対応し、Ｙ軸はビット線ＢＬの延伸方向に対応し、Ｚ軸はＮＡＮＤ型フラッシュメモリ１が形成される半導体基板の表面に対する鉛直方向に対応している。
【0047】
ＮＡＮＤ型フラッシュメモリ１は、半導体基板１００、及び導電体層１０３～１０６を含む。導電体層１０４は、導電体層１０４Ｌ０、１０４Ｌ１、１０４Ｌ２、及び１０４Ｕをそれぞれ１個ずつ含む。導電体層１０５は、導電体層１０５Ｌ及び１０５Ｕをそれぞれ８個ずつ含む。
【0048】
半導体基板１００は、半導体基板１００の表面近傍に設けられたＰ型ウェル領域１０１を含む。
【0049】
Ｐ型ウェル領域１０１上には、絶縁体層１０２が設けられる。絶縁体層１０２上には、導電体層１０３が積層される。導電体層１０３は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層１０３は、選択ゲート線ＳＧＳとして使用される。導電体層１０３は、例えばタングステンを含む。
【0050】
導電体層１０３上には、絶縁体層１１１が設けられる。絶縁体層１１１上には、導電体層１０４Ｌ０、絶縁体層１１２、及び導電体層１０４Ｌ１がこの順に積層される。導電体層１０４Ｌ０及び１０４Ｌ１は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層１０４Ｌ０及び１０４Ｌ１は、それぞれダミーワード線ＤＷＬＬ０及びＤＷＬＬ１として使用される。導電体層１０４Ｌ０及び１０４Ｌ１は、例えばタングステンを含む。
【0051】
導電体層１０４Ｌ１上には、絶縁体層１１３Ｌが設けられる。絶縁体層１１３Ｌ上には、８個の導電体層１０５Ｌ及び８個の絶縁体層１１４Ｌが、導電体層１０５Ｌ、絶縁体層１１４Ｌ、・・・、導電体層１０５Ｌ、絶縁体層１１４Ｌの順に積層される。導電体層１０５Ｌは、例えばＸＹ平面に沿って広がった板状に形成される。積層された８個の導電体層１０５Ｌは、Ｐ型ウェル領域１０１側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層１０５Ｌは、例えばタングステンを含む。
【0052】
最上層の絶縁体層１１４Ｌ上には、導電体層１０４Ｌ２、絶縁体層１１５、及び導電体層１０４Ｕがこの順に積層される。導電体層１０４Ｌ２及び１０４Ｕは、例えばＸＹ平面に沿って広がった板状に形成される。導電体層１０４Ｌ２及び１０４Ｕは、それぞれダミーワード線ＤＷＬＬ２及びＤＷＬＵとして使用される。導電体層１０４Ｌ２及び１０４Ｕは、例えばタングステンを含む。
【0053】
導電体層１０４Ｕ上には、絶縁体層１１３Ｕが設けられる。絶縁体層１１３Ｕ上には、８個の導電体層１０５Ｕ及び８個の絶縁体層１１４Ｕが、導電体層１０５Ｕ、絶縁体層１１４Ｕ、・・・、導電体層１０５Ｕ、絶縁体層１１４Ｕの順に積層される。導電体層１０５Ｕは、例えばＸＹ平面に沿って広がった板状に形成される。積層された８個の導電体層１０５Ｕは、Ｐ型ウェル領域１０１側から順に、それぞれワード線ＷＬ８～ＷＬ１５として使用される。導電体層１０５Ｕは、例えばタングステンを含む。
【0054】
最上層の絶縁体層１１４Ｕ上には、導電体層１０６及び絶縁体層１１６がこの順に積層される。導電体層１０６は、例えばＸＹ平面に沿って広がった板状に形成される。積層された導電体層１０６は、選択ゲート線ＳＧＤとして使用される。導電体層１０６は、例えばタングステンを含む。導電体層１０６は、例えばスリットＳＨＥによって、ストリングユニットＳＵ毎に電気的に切断される。
【0055】
絶縁体層１１６上には、導電体層１０７が設けられる。導電体層１０７は、例えばＹ方向に延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において複数の導電体層１０７は、Ｘ方向に沿って配列している。導電体層１０７は、例えば銅を含む。
【0056】
ＮＡＮＤ型フラッシュメモリ１において、メモリピラーＭＰが、Ｚ方向に沿って延伸して設けられ、導電体層１０３～１０６を貫通している。また、メモリピラーＭＰの各々は、下層のホールＬＭＨ内に形成される第１部分と、上層のホールＵＭＨ内に形成される第２部分とを有している。
【0057】
具体的には、ホールＬＭＨに対応する第１部分は、導電体層１０３、１０４Ｌ０～１０４Ｌ２、及び１０５Ｌを貫通し、底部がＰ型ウェル領域１０１に接触している。ホールＵＭＨに対応する第２部分は、ホールＬＭＨに対応する第１部分の上方に設けられ、導電体層１０４Ｕ、１０５Ｕ、及び１０６を貫通している。メモリピラーＭＰの第１部分と第２部分との境界部分を含む層、すなわち絶縁体層１１５が設けられた配線層は、接合層とも呼ばれる。
【0058】
メモリピラーＭＰの各々は、例えば半導体層１２１、ブロック絶縁膜１２２、絶縁膜１２３、及びトンネル絶縁膜１２４を含む。例えば、半導体層１２１、ブロック絶縁膜１２２、絶縁膜１２３、及びトンネル絶縁膜１２４のそれぞれは、メモリピラーＭＰの第１部分と第２部分との間で連続的に設けられている。
【0059】
半導体層１２１は、例えばＺ方向に沿って延伸して設けられる。具体的に、半導体層１２１の上端は、導電体層１０６よりも上層に含まれ、半導体層１２１の下端は、Ｐ型ウェル領域１０１に接触している。トンネル絶縁膜１２４は、半導体層１２１の側面を覆っている。絶縁膜１２３は、トンネル絶縁膜１２４の側面を覆っている。ブロック絶縁膜１２２は、絶縁膜１２３の側面を覆っている。
【0060】
絶縁膜１２３は、例えばトラップ準位を有する絶縁膜（例えば、ＳｉＮ膜）を含む。なお、絶縁膜１２３は、半導体膜（例えば、シリコン膜）を含んでもよい。絶縁膜１２３が半導体膜を含む場合、半導体膜は、メモリセルトランジスタＭＴごとに互いに分離されている。
【0061】
半導体層１２１は、例えばアモルファスシリコン又はポリシリコンを含む。半導体層１２１は、例えば柱状の絶縁体（酸化シリコン等）と、柱状の絶縁体の側面を覆う半導体領域と、を含んでいてもよい。
【0062】
なお、半導体層１２１は、メモリセルアレイ１０の製造工程に起因して、例えばメモリピラーＭＰの第１部分及び第２部分それぞれにおいてテーパー状の断面形状を有している場合もある。この場合、Ｘ方向（及びＹ方向）における第１部分及び第２部分の下部の寸法（直径）は、それぞれＸ方向（及びＹ方向）における第１部分及び第２部分の上部の寸法（直径）よりも小さくなる。
【0063】
以上で説明したメモリピラーＭＰの構造において、メモリピラーＭＰと導電体層１０３とが交差した部分は、選択トランジスタＳＴ２として機能する。また、メモリピラーＭＰと導電体層１０５Ｌとが交差した部分、及びメモリピラーＭＰと導電体層１０５Ｕとが交差した部分は、それぞれメモリセルトランジスタＭＴとして機能する。また、メモリピラーＭＰと導電体層１０４Ｌ０とが交差した部分、メモリピラーＭＰと導電体層１０４Ｌ１とが交差した部分、メモリピラーＭＰと導電体層１０４Ｌ２とが交差した部分、及びメモリピラーＭＰと導電体層１０４Ｕとが交差した部分は、それぞれダミーセルトランジスタＤＴＬ０、ＤＴＬ１、ＤＴＬ２、及びＤＴＵとして機能する。また、メモリピラーＭＰと導電体層１０６とが交差した部分は、選択トランジスタＳＴ１として機能する。また、半導体層１２１は、メモリセルトランジスタＭＴ０～ＭＴ１５、ダミーセルトランジスタＤＴＬ０～ＤＴＬ２、及びＤＴＵ、並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。また、絶縁膜１２３は、メモリセルトランジスタＭＴ及びダミーセルトランジスタＤＴの電荷蓄積層として機能する。
【0064】
メモリピラーＭＰ内の半導体層１２１上には、柱状のコンタクトＣＶが設けられる。コンタクトＣＶは、当該コンタクトＣＶの上面において、１つの導電体層１０７、すなわち１本のビット線ＢＬと接触している。
【0065】
なお、図４に示した構造はあくまで一例であり、その他の構造についても適宜適用可能である。例えば、図４に示した半導体基板１００の上方には、ソース線ＣＥＬＳＲＣとして機能する導電体（図示せず）が更に設けられてもよい。
【0066】
１．１．６ ダミーセルトランジスタの閾値電圧
第１実施形態に係るＮＡＮＤ型フラッシュメモリ１のダミーセルトランジスタＤＴの閾値電圧について、図５を用いて説明する。図５は、ダミーセルトランジスタＤＴが取り得る閾値電圧を説明するための図である。
第１実施形態に係るＮＡＮＤ型フラッシュメモリ１のダミーセルトランジスタＤＴの閾値電圧について、図５を用いて説明する。図５は、ダミーセルトランジスタＤＴが取り得る閾値電圧を説明するための図である。
【0067】
ダミーセルトランジスタＤＴは、例えば閾値電圧の異なる４つの状態を取り得る。以下では、この４つの状態を閾値電圧の低い順にそれぞれ、“Ｓ０”状態、“Ｓ１”状態、“Ｓ２”状態、及び“Ｓ３”状態と呼ぶ。
【0068】
“Ｓ０”状態を取るダミーセルトランジスタＤＴの閾値電圧は、電圧ＶＳ０よりも小さい。これにより、“Ｓ０”状態を取るダミーセルトランジスタＤＴは、対応するダミーワード線への電圧ＶＳ０以上の電圧の印加によりオン状態とされる。
【0069】
“Ｓ１”状態を取るダミーセルトランジスタＤＴの閾値電圧は、電圧ＶＳ０以上であり、かつ電圧ＶＳ１未満である（但し、ＶＳ１＞ＶＳ０）。これにより、“Ｓ１”状態を取るダミーセルトランジスタＤＴは、対応するダミーワード線への電圧ＶＳ１以上の電圧の印加によりオン状態とされる。
【0070】
“Ｓ２”状態を取るダミーセルトランジスタＤＴの閾電圧値は、電圧ＶＳ１以上であり、かつ電圧ＶＳ２未満である（但し、ＶＳ２＞ＶＳ１）。これにより、“Ｓ２”状態を取るダミーセルトランジスタＤＴは、対応するダミーワード線への電圧ＶＳ２以上の電圧の印加によりオン状態とされる。
【0071】
“Ｓ３”状態を取るダミーセルトランジスタＤＴの閾値電圧は、電圧ＶＳ２以上であり、かつ電圧ＶＳ３未満である（但し、ＶＳ３＞ＶＳ２）。これにより、“Ｓ３”状態を取るダミーセルトランジスタＤＴは、対応するダミーワード線への電圧ＶＳ３以上の電圧の印加によりオン状態とされる。
【0072】
第１実施形態では、ダミーセルトランジスタＤＴの閾値電圧の状態は、例えば製品出荷前において、“Ｓ０”状態～“Ｓ３”状態のいずれかに予め設定される。
【0073】
図６は、ダミーセルトランジスタＤＴに設定される閾値電圧の状態の一例を示す図である。
【0074】
図６では、列方向に指定されるストリングユニットＳＵ、及び行方向に指定されるダミーワード線ＤＷＬによってマトリクス状に特定されるダミーセルトランジスタＤＴと、当該ダミーセルトランジスタＤＴに設定される閾値電圧の状態と、が「（ダミーセルトランジスタの符号）／（閾値電圧の状態）」の形式で示される。
【0075】
ダミーセルトランジスタＤＴＵ＿０～ＤＴＵ＿３は、例えば、それぞれ“Ｓ０”状態、“Ｓ１”状態、“Ｓ２”状態、及び“Ｓ３”状態に設定される。この場合、ダミーセルトランジスタＤＴＬ２＿０～ＤＴＬ２＿３は、それぞれ“Ｓ３”状態、“Ｓ２”状態、“Ｓ１”状態、及び“Ｓ０”状態に設定される。なお、ダミーセルトランジスタＤＴＵ＿０～ＤＴＵ＿３が、それぞれ“Ｓ３”状態、“Ｓ２”状態、“Ｓ１”状態、及び“Ｓ０”状態に設定されていてもよく、この場合、ダミーセルトランジスタＤＴＬ２＿０～ＤＴＬ２＿３は、それぞれ“Ｓ０”状態、“Ｓ１”状態、“Ｓ２”状態、及び“Ｓ３”状態に設定される。
【0076】
ダミーセルトランジスタＤＴＬ１＿０～ＤＴＬ１＿３は、例えば、それぞれ“Ｓ０”状態、“Ｓ１”状態、“Ｓ２”状態、及び“Ｓ３”状態に設定される。この場合、ダミーセルトランジスタＤＴＬ０＿０～ＤＴＬ０＿３は、それぞれ“Ｓ３”状態、“Ｓ２”状態、“Ｓ１”状態、及び“Ｓ０”状態に設定される。なお、ダミーセルトランジスタＤＴＬ１＿０～ＤＴＬ１＿３が、それぞれ“Ｓ３”状態、“Ｓ２”状態、“Ｓ１”状態、及び“Ｓ０”状態に設定されていてもよく、この場合、ダミーセルトランジスタＤＴＬ０＿０～ＤＴＬ０＿３は、それぞれ“Ｓ０”状態、“Ｓ１”状態、“Ｓ２”状態、及び“Ｓ３”状態に設定される。
【0077】
１．２ 読出し動作
次に、第１実施形態に係る読出し動作の例について説明する。
次に、第１実施形態に係る読出し動作の例について説明する。
【0078】
本実施形態では、ダミーセルトランジスタＤＴを、ストリングユニットＳＵとビット線ＢＬ又はソース線ＣＥＬＳＲＣとの間の電気的な接続を制御するための選択トランジスタとして使用する。より具体的に、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１は、ダミーセルトランジスタＤＴのゲートに印加する電圧を制御することで、非選択ストリングユニットＳＵにおいて、メモリピラーＭＰの第１部分又は第２部分のうちの一方の部分に電圧を印加しつつ、他方の部分をフローティング状態にする。
【0079】
なお、以下の説明では、説明を簡略化するため、１回の読出し動作において、１ビットデータが読み出される場合について説明する。
【0080】
１．２．１ 読出し動作の具体例
第１実施形態に係る読出し動作について、ストリングユニットＳＵ１のメモリセルトランジスタＭＴ０の読出し動作を実行する場合（動作例１－１）、及びストリングユニットＳＵ１のメモリセルトランジスタＭＴ８の読出し動作を実行する場合（動作例１－２）を例に、具体的に説明する。
第１実施形態に係る読出し動作について、ストリングユニットＳＵ１のメモリセルトランジスタＭＴ０の読出し動作を実行する場合（動作例１－１）、及びストリングユニットＳＵ１のメモリセルトランジスタＭＴ８の読出し動作を実行する場合（動作例１－２）を例に、具体的に説明する。
【0081】
なお、以降の説明において、読出し動作の対象となるメモリセルトランジスタＭＴを選択メモリセルトランジスタＭＴと呼ぶ。また、選択メモリセルトランジスタＭＴに対応するワード線ＷＬを選択ワード線ＷＬと呼ぶ。
【0082】
１．２．１．１ 動作例１－１
第１実施形態に係る読出し動作の動作例１－１について説明する。
第１実施形態に係る読出し動作の動作例１－１について説明する。
【0083】
図７は、読出し動作時の各配線の電圧を示すタイミングチャートである。
【0084】
図７では、上述のように、動作例１－１として、ストリングユニットＳＵ１のメモリピラーＭＰの第１部分に含まれるメモリセルトランジスタＭＴ０からデータが読み出される場合が示される。
【0085】
図７に示されるように、まず、時刻ｔ１において、ロウデコーダ２０は、選択ゲート線ＳＧＤ１に電圧ＶＳＧＤを印加し、選択ゲート線ＳＧＤ０、ＳＧＤ２、及びＳＧＤ３に電圧ＶＳＳを印加する。これにより、ストリングユニットＳＵ１の選択トランジスタＳＴ１＿１がオン状態となり、ストリングユニットＳＵ０、ＳＵ２、及びＳＵ３の選択トランジスタＳＴ１＿０、ＳＴ１＿２、及びＳＴ１＿３がオフ状態となる。また、ロウデコーダ２０は、選択ゲート線ＳＧＳに、例えば電圧ＶＳＧＤと同等の電圧を印加し、選択トランジスタＳＴ２をオン状態にする。電圧ＶＳＧＤは、データ読出し動作時に選択ゲート線ＳＧＤ及びＳＧＳに印加され、対応する選択トランジスタＳＴ１及びＳＴ２をオン状態とする電圧である。
【0086】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＵに電圧ＶＳ１を印加する。これにより、ダミーセルトランジスタＤＴＵ＿０及びＤＴＵ＿１がオン状態となり、ダミーセルトランジスタＤＴＵ＿２及びＤＴＵ＿３がオフ状態となる。
【0087】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＬ２に電圧ＶＳ２を印加する。これにより、ダミーセルトランジスタＤＴＬ２＿１～ＤＴＬ２＿３がオン状態となり、ダミーセルトランジスタＤＴＬ２＿０がオフ状態となる。
【0088】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＬ０及びＤＷＬＬ１に電圧ＶＳ３を印加する。これにより、全てのストリングユニットＳＵのダミーセルトランジスタＤＴＬ０及びＤＴＬ１がオン状態となる。
【0089】
また、ロウデコーダ２０は、非選択ワード線ＷＬ１～ＷＬ１５に電圧ＶＲＥＡＤを印加し、選択ワード線ＷＬ０に電圧ＶＣＧＲＶを印加する。電圧ＶＲＥＡＤは、データ読出し動作時に非選択ワード線ＷＬに印加され、対応するメモリセルトランジスタＭＴをオン状態とする電圧である。また、電圧ＶＣＧＲＶは、読出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧に応じた電圧である。電圧ＶＣＧＲＶと電圧ＶＲＥＡＤは、ＶＣＧＲＶ＜ＶＲＥＡＤの関係にある。例えば、読出し動作の対象となるメモリセルトランジスタＭＴの閾値電圧が電圧ＶＣＧＲＶより高い場合、メモリセルトランジスタＭＴはオフ状態となり、閾値電圧が電圧ＶＣＧＲＶ以下の場合、メモリセルトランジスタＭＴはオン状態となる。
【0090】
時刻ｔ２において、センスアンプ３０は、ビット線ＢＬの電位を電圧ＶＢＬとする。
【0091】
センスアンプ３０は、選択ワード線ＷＬ０の電位が電圧ＶＣＧＲＶに安定した後に、ビット線ＢＬに流れるセル電流をセンス及び増幅してデータを読み出す。
【0092】
時刻ｔ３において、ロウデコーダ２０は、全てのダミーワード線ＤＷＬ及び全てのワード線ＷＬ、並びに全ての選択ゲート線ＳＧＤに電圧ＶＳＳを印加する。また、センスアンプ３０は、ビット線ＢＬに電圧ＶＳＳを印加する。
【0093】
以上により、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ０からデータが読み出される。
【0094】
図８は、図７に示した読出し動作の際の各ストリングユニットＳＵとビット線ＢＬ及びソース線ＣＥＬＳＲＣとの電気的な接続を説明するための図である。図８では、読出し動作の際にオフ状態とされる選択トランジスタＳＴ１及びダミーセルトランジスタＤＴに“×”印が付されている。
【0095】
図８に示されるように、選択ストリングユニットＳＵ１では、全てのダミーセルトランジスタＤＴがオン状態となるため、メモリピラーＭＰは、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間の電流経路として機能することができる。
【0096】
一方、非選択ストリングユニットＳＵ０、ＳＵ２、及びＳＵ３では、ダミーセルトランジスタＤＴＬ０及びＤＴＬ１がいずれもオン状態となり、かつダミーセルトランジスタＤＴＬ２及びＤＴＵのいずれか１つがオフ状態となる。このため、メモリピラーＭＰのうちダミーセルトランジスタＤＴＬ２及びＤＴＵより下方に位置するメモリセルトランジスタＭＴ０～ＭＴ７のチャネルは、ソース線ＣＥＬＳＲＣと導通する。一方、メモリピラーＭＰのうちダミーセルトランジスタＤＴＬ２及びＤＴＵより上方に位置するメモリセルトランジスタＭＴ８～ＭＴ１５のチャネル（図８中の一点鎖線で囲まれる領域）は、ビット線ＢＬ及びソース線ＣＥＬＳＲＣから電気的に絶縁されたフローティング状態となる。
【0097】
なお、図７及び図８では、メモリセルトランジスタＭＴ０が選択される場合について説明したが、ダミーセルトランジスタＤＴＬ２及びＤＴＵより下方に位置するメモリセルトランジスタＭＴ１～ＭＴ７が選択される場合においても、上記と同等の読出し動作を適用することができる。
【0098】
１．２．１．２ 動作例１－２
次に、第１実施形態に係る読出し動作の動作例１－２について説明する。
次に、第１実施形態に係る読出し動作の動作例１－２について説明する。
【0099】
図９は、読出し動作時の各配線の電圧を示すタイミングチャートである。
【0100】
図９では、上述のように、動作例１－２として、ストリングユニットＳＵ１のメモリピラーＭＰの第２部分に含まれるメモリセルトランジスタＭＴ８からデータが読み出される場合が示される。
【0101】
以下では、動作例１－１と同様の動作についてはその説明を省略し、動作例１－１と異なる動作について主に説明する。
【0102】
図９に示されるように、時刻ｔ１において、ロウデコーダ２０は、全てのストリングユニットＳＵの選択ゲート線ＳＧＤ０～ＳＧＤ３に電圧ＶＳＧＤを印加する。これにより、全てのストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ１がオン状態となる。
【0103】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＵ及びＤＷＬＬ１に電圧ＶＳ１を印加する。これにより、ダミーセルトランジスタＤＴＵ＿０、ＤＴＵ＿１、ＤＴＬ１＿０、及びＤＴＬ１＿１がオン状態となり、ダミーセルトランジスタＤＴＵ＿２、ＤＴＵ＿３、ＤＴＬ１＿２、及びＤＴＬ１＿３がオフ状態となる。
【0104】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＬ２及びＤＷＬＬ０に電圧ＶＳ２を印加する。これにより、ダミーセルトランジスタＤＴＬ２＿１～ＤＴＬ２＿３、及びＤＴＬ０＿１～ＤＴＬ０＿３がオン状態となり、ダミーセルトランジスタＤＴＬ２＿０及びＤＴＬ０＿０がオフ状態となる。
【0105】
また、ロウデコーダ２０は、非選択ワード線ＷＬ０～ＷＬ７、及びＷＬ９～ＷＬ１５に電圧ＶＲＥＡＤを印加し、選択ワード線ＷＬ８に電圧ＶＣＧＲＶを印加する。
【0106】
時刻ｔ２及びｔ３における動作は、動作例１－１と同等であるため、説明を省略する。
【0107】
以上により、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ８からデータが読み出される。
【0108】
図１０は、図９に示した読出し動作の際の各ストリングユニットＳＵとビット線ＢＬ及びソース線ＣＥＬＳＲＣとの電気的な接続を説明するための図である。図１０では、読出し動作の際にオフ状態とされる選択トランジスタＳＴ１及びダミーセルトランジスタＤＴに“×”印が付されている。
【0109】
図１０に示されるように、選択ストリングユニットＳＵ１では、全てのダミーセルトランジスタＤＴがオン状態となるため、メモリピラーＭＰは、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間の電流経路として機能することができる。
【0110】
一方、非選択ストリングユニットＳＵ０、ＳＵ２、及びＳＵ３では、ダミーセルトランジスタＤＴＬ０及びＤＴＬ１のいずれか１つと、ダミーセルトランジスタＤＴＬ２及びＤＴＵのいずれか１つと、がオフ状態となる。このため、メモリピラーＭＰのうちダミーセルトランジスタＤＴＬ２及びＤＴＵより上方に位置するメモリセルトランジスタＭＴ８～ＭＴ１５のチャネルは、ビット線ＢＬと導通する。一方、メモリピラーＭＰのうちダミーセルトランジスタＤＴＬ２及びＤＴＵより下方に位置するメモリセルトランジスタＭＴ０～ＭＴ７のチャネル（図１０中の一点鎖線で囲まれる領域）は、ビット線ＢＬ及びソース線ＣＥＬＳＲＣから電気的に絶縁されたフローティング状態となる。
【0111】
なお、図９及び図１０では、メモリセルトランジスタＭＴ８が選択される場合について説明したが、ダミーセルトランジスタＤＴＬ２及びＤＴＵより上方に位置するメモリセルトランジスタＭＴ９～ＭＴ１５が選択される場合においても、上記と同等の読出し動作を適用することができる。
【0112】
１．２．２ その他の動作例
上述の動作例１－１及び動作例１－２では、ストリングユニットＳＵ１に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合を例に示した。
上述の動作例１－１及び動作例１－２では、ストリングユニットＳＵ１に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合を例に示した。
【0113】
以下では、動作例１－１を上位概念化したストリングユニットＳＵｉ（ｉは０以上３以下の整数）の第１部分に含まれるメモリセルトランジスタＭＴの閾値電圧を読み出す場合、及び動作例１－２を上位概念化したストリングユニットＳＵｉの第２部分に含まれるメモリセルトランジスタＭＴの閾値電圧を読み出す場合の動作について、それぞれ説明する。
【0114】
１．２．２．１ 第１部分に含まれるメモリセルトランジスタの読出し動作
まず、ストリングユニットＳＵｉのメモリピラーＭＰの第１部分に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合について説明する。なお、ワード線ＷＬ、ダミーワード線ＤＷＬＬ０及びＤＷＬＬ１、ビット線ＢＬ、並びに選択ゲート線ＳＧＳに印加する電圧の制御については動作例１－１と同様であるため、ダミーワード線ＤＷＬＵ及びＤＷＬＬ２、並びに選択ゲート線ＳＧＤの制御について主に説明する。
まず、ストリングユニットＳＵｉのメモリピラーＭＰの第１部分に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合について説明する。なお、ワード線ＷＬ、ダミーワード線ＤＷＬＬ０及びＤＷＬＬ１、ビット線ＢＬ、並びに選択ゲート線ＳＧＳに印加する電圧の制御については動作例１－１と同様であるため、ダミーワード線ＤＷＬＵ及びＤＷＬＬ２、並びに選択ゲート線ＳＧＤの制御について主に説明する。
【0115】
ロウデコーダ２０は、選択ストリングユニットＳＵｉの選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加し、非選択ストリングユニットＳＵｊ１（ｊ１は、ｉとは異なる、０以上３以下の整数）の選択ゲート線ＳＧＤに電圧ＶＳＳの印加を維持する。
【0116】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＵに電圧ＶＳｉを印加する。これにより、ダミーセルトランジスタＤＴＵ＿ｊ２（ｊ２は０以上ｉ以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＵ＿ｊ３（ｊ３はｉより大きい、３以下の整数）がオフ状態となる。なお、ｉが３である場合、全てのダミーセルトランジスタＤＴＵがオン状態となる。
【0117】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＬ２に電圧ＶＳ（３－ｉ）を印加する。これにより、ダミーセルトランジスタＤＴＬ２＿ｊ４（ｊ４はｉ以上３以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＬ２＿ｊ５（ｊ５はｉより小さい、０以上の整数）がオフ状態となる。なお、ｉが０である場合、全てのダミーセルトランジスタＤＴＬ２がオン状態となる。
【0118】
以上の動作により、非選択ストリングユニットＳＵｊ１において、ダミーセルトランジスタＤＴＬ０及びＤＴＬ１をいずれもオン状態とし、かつダミーセルトランジスタＤＴＬ２及びＤＴＵのいずれか１つをオフ状態とすることができる。
【0119】
１．２．２．２ 第２部分に含まれるメモリセルトランジスタの読出し動作
次に、ストリングユニットＳＵｉのメモリピラーＭＰの第２部分に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合について説明する。なお、ワード線ＷＬ、ビット線ＢＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳに印加する電圧の制御については動作例１－２と同様であるため、ダミーワード線ＤＷＬの制御について主に説明する。
次に、ストリングユニットＳＵｉのメモリピラーＭＰの第２部分に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合について説明する。なお、ワード線ＷＬ、ビット線ＢＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳに印加する電圧の制御については動作例１－２と同様であるため、ダミーワード線ＤＷＬの制御について主に説明する。
【0120】
ロウデコーダ２０は、ダミーワード線ＤＷＬＵ及びＤＷＬＬ１に電圧ＶＳｉを印加する。これにより、ダミーセルトランジスタＤＴＵ＿ｊ６、及びＤＴＬ１＿ｊ６（ｊ６は０以上ｉ以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＵ＿ｊ７、及びＤＴＬ１＿ｊ７（ｊ７はｉより大きい、３以下の整数）がオフ状態となる。なお、ｉが３である場合、全てのダミーセルトランジスタＤＴＵ及びＤＴＬ１がオン状態となる。
【0121】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＬ２及びＤＷＬＬ０に電圧ＶＳ（３－ｉ）を印加する。これにより、ダミーセルトランジスタＤＴＬ２＿ｊ８、及びＤＴＬ０＿ｊ８（ｊ８はｉ以上３以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＬ２＿ｊ９、及びＤＴＬ０＿ｊ９（ｊ９はｉより小さい、０以上の整数）がオフ状態となる。なお、ｉが０である場合、全てのダミーセルトランジスタＤＴＬ２及びＤＴＬ０がオン状態となる。
【0122】
以上の動作により、非選択ストリングユニットｊ１において、ダミーセルトランジスタＤＴＬ０及びＤＴＬ１のいずれか１つと、ダミーセルトランジスタＤＴＬ２及びＤＴＵのいずれか１つと、がオフ状態となる。
【0123】
１．３ 第１実施形態に係る効果
第１実施形態によれば、半導体記憶装置の読出し動作の特性を向上できる。第１実施形態の効果について、以下に説明する。
第１実施形態によれば、半導体記憶装置の読出し動作の特性を向上できる。第１実施形態の効果について、以下に説明する。
【0124】
上述のように、第１実施形態では、メモリピラーＭＰの各々が、第１部分に含まれるダミーセルトランジスタＤＴＬ０～ＤＴＬ２、及び第２部分に含まれるダミーセルトランジスタＤＴＵを備える。第１実施形態において、ダミーセルトランジスタＤＴＬ０～ＤＴＬ２、及びＤＴＵの閾値電圧はそれぞれ、読出し動作の前に、ストリングユニットＳＵ毎に異なる所定の状態に予め設定される。これにより、第１実施形態のＮＡＮＤ型フラッシュメモリ１は、読出し動作の際、非選択ストリングユニットＳＵにおいて、非選択ワード線ＷＬに接続された少なくとも1つのチャネルをフローティング状態にすることができる。このため、当該フローティング状態のメモリセルトランジスタＭＴをビット線ＢＬ又はソース線ＣＥＬＳＲＣを介して充電することが不要となり、ビット線ＢＬ又はソース線ＣＥＬＳＲＣの充電容量の増加を抑制することができる。したがって、充電速度を向上させると共に、充電電流の増加を抑制することができる。
【0125】
また、第１実施形態のＮＡＮＤ型フラッシュメモリ１は、読出し動作の際、非選択ストリングユニットＳＵにおいて、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴ、及び当該選択ワード線ＷＬと隣り合う非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルをビット線ＢＬ又はソース線ＣＥＬＳＲＣに電気的に接続することができる。これにより、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのゲート及びソース間に意図しない電位差が生じ、閾値電圧が変動してしまうことを抑制できる。このため、半導体記憶装置の読出し動作の特性を向上できる。
【0126】
なお、以上の説明では、読出し動作の場合を例に説明をしたが、本実施形態はこれに限らず、書込み動作の際のベリファイ動作においても適用できる。
【0127】
２． 第２実施形態
次に、第２実施形態に係るＮＡＮＤ型フラッシュメモリ１について説明する。第２実施形態は、第１実施形態の構成に加えてさらに２つのダミーセルトランジスタＤＴＭ０及びＤＴＭ１、及び当該２つのダミーセルトランジスタＤＴＭ０及びＤＴＭ１に挟まれるメモリセルトランジスタＭＴを備える。以下の説明では、第１実施形態と同様の構成及び動作についてはそれらの説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
次に、第２実施形態に係るＮＡＮＤ型フラッシュメモリ１について説明する。第２実施形態は、第１実施形態の構成に加えてさらに２つのダミーセルトランジスタＤＴＭ０及びＤＴＭ１、及び当該２つのダミーセルトランジスタＤＴＭ０及びＤＴＭ１に挟まれるメモリセルトランジスタＭＴを備える。以下の説明では、第１実施形態と同様の構成及び動作についてはそれらの説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【0128】
２．１ 構成
第２実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成について説明する。
第２実施形態に係るＮＡＮＤ型フラッシュメモリ１の構成について説明する。
【0129】
２．１．１ メモリセルアレイの構成
第２実施形態に係るメモリセルアレイ１０の構成について図１１を用いて説明する。図１１は、第２実施形態に係るＮＡＮＤ型フラッシュメモリ１の備えるメモリセルアレイ１０の回路図である。
第２実施形態に係るメモリセルアレイ１０の構成について図１１を用いて説明する。図１１は、第２実施形態に係るＮＡＮＤ型フラッシュメモリ１の備えるメモリセルアレイ１０の回路図である。
【0130】
第２実施形態に係るメモリセルアレイ１０において、ＮＡＮＤストリングＮＳの各々は、２４個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ２３）、２個の選択トランジスタＳＴ１及びＳＴ２、並びに６個のダミーセルトランジスタＤＴ（ＤＴＵ、ＤＴＭ０、ＤＴＭ１、及びＤＴＬ０～ＤＴＬ２）を含む。なお、以降の説明において、ストリングユニットＳＵｉ（ｉは０以上３以下の整数）における２個のダミーセルトランジスタＤＴＭ１及びＤＴＭ０をそれぞれ、ダミーセルトランジスタＤＴＭ１＿ｉ、及びＤＴＭ０＿ｉとも呼称する。
【0131】
ダミーセルトランジスタＤＴＬ０～ＤＴＬ２、及びメモリセルトランジスタＭＴ０～ＭＴ７の構成は、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１と同等に構成される。
【0132】
ダミーセルトランジスタＤＴＬ２のドレインは、ダミーセルトランジスタＤＴＭ０のソースに接続される。
【0133】
メモリセルトランジスタＭＴ８～ＭＴ１５は、この順に、ダミーセルトランジスタＤＴＭ０及びダミーセルトランジスタＤＴＭ１の間に直列に接続されている。この直列接続の一端側のメモリセルトランジスタＭＴ８のソースは、ダミーセルトランジスタＤＴＭ０のドレインに接続され、他端側のメモリセルトランジスタＭＴ１５のドレインは、ダミーセルトランジスタＤＴＭ１のソースに接続されている。
【0134】
ダミーセルトランジスタＤＴＭ１のドレインは、ダミーセルトランジスタＤＴＵのソースに接続される。
【0135】
同一のブロックＢＬＫ内にあるダミーセルトランジスタＤＴＭ１、及びＤＴＭ０の制御ゲートは、それぞれダミーワード線ＤＷＬＭ１及びＤＷＬＭ０に共通接続される。しかしながら、ダミーセルトランジスタＤＴＭ１及びＤＴＭ０のゲートは、それぞれストリングユニットＳＵ毎に異なるダミーワード線に接続されていてもよい。
【0136】
なお、以降の説明において、ダミーワード線ＤＷＬＭ１及びＤＷＬＭ０を、ダミーワード線ＤＷＬＵ、及びＤＷＬＬ２～ＤＷＬＬ０とともに、総称してダミーワード線ＤＷＬとも呼ぶ。
【0137】
ダミーセルトランジスタＤＴＵ、メモリセルトランジスタＭＴ１６～ＭＴ２３、及び選択トランジスタＳＴ１の構成は、メモリセルトランジスタＭＴ８～ＭＴ１５の代わりにメモリセルトランジスタＭＴ１６～ＭＴ２３が設けられていることを除き、第１実施形態に係るＮＡＮＤ型フラッシュメモリ１と同等に構成される。
【0138】
２．１．２ メモリセルアレイの構造
第２実施形態に係るメモリセルアレイ１０の構成について、図１２を用いて説明する。図１２は、第２実施形態に係るＮＡＮＤ型フラッシュメモリ１におけるメモリセルアレイ１０の構造の例を示す断面図である。
第２実施形態に係るメモリセルアレイ１０の構成について、図１２を用いて説明する。図１２は、第２実施形態に係るＮＡＮＤ型フラッシュメモリ１におけるメモリセルアレイ１０の構造の例を示す断面図である。
【0139】
第２実施形態に係るＮＡＮＤ型フラッシュメモリ１において、導電体層１０４は、導電体層１０４Ｌ０、１０４Ｌ１、１０４Ｌ２、１０４Ｍ０、１０４Ｍ１、及び１０４Ｕをそれぞれ１個ずつ含む。また、導電体層１０５は、導電体層１０５Ｌ、１０５Ｍ、及び１０５Ｕをそれぞれ８個ずつ含む。
【0140】
Ｐ型ウェル領域１０１上には、絶縁体層１０２、導電体層１０３、導電体層１０４Ｌ０、１０４Ｌ１、導電体層１０５Ｌ、及び導電体層１０４Ｌ２が、第１実施形態と同様に積層される。
【0141】
導電体層１０４Ｌ２上には、絶縁体層１１５ＬＭ及び導電体層１０４Ｍ０がこの順に積層される。導電体層１０４Ｍ０は、例えばＸＹ平面に沿って広がった板状に形成される。積層された導電体層１０４Ｍ０は、ダミーワード線ＤＷＬＭ０として使用される。導電体層１０４Ｍ０は、例えばタングステンを含む。
【0142】
導電体層１０４Ｍ０上には、絶縁体層１１３Ｍが設けられる。絶縁体層１１３Ｍ上には、８個の導電体層１０５Ｍ及び８個の絶縁体層１１４Ｍが、導電体層１０５Ｍ、絶縁体層１１４Ｍ、導電体層１０５Ｍ、・・・、絶縁体層１１４Ｍの順に積層される。積層された８個の導電体層１０５Ｍは、Ｐ型ウェル領域１０１側から順に、それぞれワード線ＷＬ８～ＷＬ１５として使用される。導電体層１０５Ｍは、例えばタングステンを含む。
【0143】
最上層の絶縁体層１１４Ｍ上には、導電体層１０４Ｍ１、及び絶縁体層１１５ＭＵがこの順に積層される。導電体層１０４Ｍ１は、例えばＸＹ平面に沿って広がった板状に形成される。積層された導電体層１０４Ｍ１は、ダミーワード線ＤＷＬＭ１として使用される。導電体層１０４Ｍ１は、例えばタングステンを含む。
【0144】
絶縁体層１１５ＭＵ上には、導電体層１０４Ｕ、導電体層１０５Ｕ、及び導電体層１０６、絶縁体層１１６、及び導電体層１０７が、第１実施形態と同様に積層される。なお、第２実施形態において、積層された８個の導電体層１０５Ｕは、Ｐ型ウェル領域１０１側から順に、それぞれワード線ＷＬ１６～ＷＬ２３として使用される。
【0145】
第２実施形態に係るＮＡＮＤ型フラッシュメモリ１において、メモリピラーＭＰは、導電体層１０３～１０６を貫通している。また、メモリピラーＭＰの各々は、下層のホールＬＭＨ内に形成される第１部分、上層のホールＵＭＨ内に形成される第２部分、及び中層のホールＭＭＨ内に形成される第３部分を有している。
【0146】
第１部分、及び第２部分は、第１実施形態と同等の構造を有する。第３部分は、第１部分の上方、かつ第２部分の下方に設けられ、導電体層１０４Ｍ０、１０５Ｍ、及び１０４Ｍ１を貫通している。メモリピラーＭＰの第１部分と第３部分との境界部分を含む層、及び第２部分と第３部分との境界部分を含む層、すなわち絶縁体層１１５ＬＭが設けられた配線層、及び絶縁体層１１５ＭＵが設けられた配線層は、接合層とも呼ばれる。
【0147】
半導体層１２１、ブロック絶縁膜１２２、絶縁膜１２３、及びトンネル絶縁膜１２４のそれぞれは、メモリピラーＭＰの第１部分と第３部分との間、及び第２部分と第３部分との間で連続的に設けられている。
【0148】
２．１．３ ダミーセルトランジスタの閾値電圧
次に、第２実施形態に係るＮＡＮＤ型フラッシュメモリ１の各ダミーセルトランジスタＤＴが取る閾値電圧の状態について、図１３を用いて説明する。
次に、第２実施形態に係るＮＡＮＤ型フラッシュメモリ１の各ダミーセルトランジスタＤＴが取る閾値電圧の状態について、図１３を用いて説明する。
【0149】
第２実施形態では、ダミーセルトランジスタＤＴの閾値電圧の状態は、例えば製品出荷前において、“Ｓ０”状態～“Ｓ３”状態のいずれかに予め設定される。
【0150】
図１３は、ダミーセルトランジスタＤＴに設定される閾値電圧の状態の一例を示す図である。
【0151】
図１３では、列方向に指定されるストリングユニットＳＵ、及び行方向に指定されるダミーワード線ＤＷＬによってマトリクス状に特定されるダミーセルトランジスタＤＴと、当該ダミーセルトランジスタＤＴに設定される閾値電圧の状態と、が「（ダミーセルトランジスタの符号）／（閾値電圧の状態）」の形式で示される。
【0152】
なお、ダミーセルトランジスタＤＴＵ、及びＤＴＬ２～ＤＴＬ０の閾値電圧の状態は、第１実施形態と同様であるため、以降の説明では、ダミーセルトランジスタＤＴＭ０及びＤＴＭ１の閾値電圧の状態についてのみ説明する。
【0153】
ダミーセルトランジスタＤＴＭ１＿０～ＤＴＭ１＿３は、例えば、それぞれ“Ｓ０”状態、“Ｓ１”状態、“Ｓ２”状態、及び“Ｓ３”状態に設定される。この場合、ダミーセルトランジスタＤＴＭ０＿０～ＤＴＭ０＿３は、それぞれ“Ｓ３”状態、“Ｓ２”状態、“Ｓ１”状態、及び“Ｓ０”状態に設定される。なお、ダミーセルトランジスタＤＴＭ１＿０～ＤＴＭ１＿３が、それぞれ“Ｓ３”状態、“Ｓ２”状態、“Ｓ１”状態、及び“Ｓ０”状態に設定されていてもよく、この場合、ダミーセルトランジスタＤＴＭ０＿０～ＤＴＭ０＿３は、それぞれ“Ｓ０”状態、“Ｓ１”状態、“Ｓ２”状態、及び“Ｓ３”状態に設定される。
【0154】
２．２ 読出し動作
次に、第２実施形態に係る読出し動作について、ストリングユニットＳＵ１のメモリセルトランジスタＭＴの読出し動作を実行する場合を例に説明する。以下では、第１実施形態に係る読出し動作と同様の動作についてはその説明を省略し、第１実施形態に係る読出し動作と異なる動作について主に説明する。
次に、第２実施形態に係る読出し動作について、ストリングユニットＳＵ１のメモリセルトランジスタＭＴの読出し動作を実行する場合を例に説明する。以下では、第１実施形態に係る読出し動作と同様の動作についてはその説明を省略し、第１実施形態に係る読出し動作と異なる動作について主に説明する。
【0155】
次に、第２実施形態に係る読出し動作について、ストリングユニットＳＵ１のメモリセルトランジスタＭＴ０の読出し動作を実行する場合（動作例２－１）、ストリングユニットＳＵ１のメモリセルトランジスタＭＴ８の読出し動作を実行する場合（動作例２－２）、及びストリングユニットＳＵ１のメモリセルトランジスタＭＴ１６の読出し動作を実行する場合（動作例２－３）を例に、具体的に説明する。
【0156】
２．２．１ 動作例２－１
第２実施形態に係る読出し動作の動作例２－１について説明する。
第２実施形態に係る読出し動作の動作例２－１について説明する。
【0157】
図１４は、読出し動作時の各配線の電圧を示すタイミングチャートである。
【0158】
図１４では、上述のように、動作例２－１として、ストリングユニットＳＵ１のメモリピラーＭＰの第１部分に含まれるメモリセルトランジスタＭＴ０からデータが読み出される場合が示される。
【0159】
図１４に示されるように、まず、時刻ｔ１において、ロウデコーダ２０は、選択ゲート線ＳＧＤ１に電圧ＶＳＧＤを印加し、選択ゲート線ＳＧＤ０、ＳＧＤ２、及びＳＧＤ３に電圧ＶＳＳを印加する。これにより、ストリングユニットＳＵ１の選択トランジスタＳＴ１＿１がオン状態となり、ストリングユニットＳＵ０、ＳＵ２、及びＳＵ３の選択トランジスタＳＴ１＿０、ＳＴ１＿２、及びＳＴ１＿３がオフ状態となる。また、ロウデコーダ２０は、選択ゲート線ＳＧＳに、例えば電圧ＶＳＧＤと同等の電圧を印加し、選択トランジスタＳＴ２をオン状態にする。
【0160】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＭ０に電圧ＶＳ１を印加する。これにより、ダミーセルトランジスタＤＴＭ０＿０及びＤＴＭ０＿１がオン状態となり、ダミーセルトランジスタＤＴＭ０＿２及びＤＴＭ０＿３がオフ状態となる。
【0161】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＬ２に電圧ＶＳ２を印加する。これにより、ダミーセルトランジスタＤＴＬ２＿１～ＤＴＬ２＿３がオン状態となり、ダミーセルトランジスタＤＴＬ２＿０がオフ状態となる。
【0162】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＵ、ＤＷＬＭ１、ＤＷＬＬ１、及びＤＷＬＬ０に電圧ＶＳ３を印加する。これにより、全てのダミーセルトランジスタＤＴＵ、ＤＴＭ１、ＤＴＬ１、及びＤＴＬ０がオン状態となる。
【0163】
また、ロウデコーダ２０は、非選択ワード線ＷＬ１～ＷＬ２３に電圧ＶＲＥＡＤを印加し、選択ワード線ＷＬ０に電圧ＶＣＧＲＶを印加する。
【0164】
時刻ｔ２及びｔ３における動作は、第１実施形態と同等であるため、説明を省略する。
【0165】
以上により、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ０からデータが読み出される。
【0166】
図１５は、図１４に示した読出し動作の際の各ストリングユニットＳＵとビット線ＢＬ及びソース線ＣＥＬＳＲＣとの電気的な接続を説明するための図である。図１５では、読出し動作の際にオフ状態とされる選択トランジスタＳＴ１及びダミーセルトランジスタＤＴに“×”印が付されている。
【0167】
図１５に示されるように、選択ストリングユニットＳＵ１では、全てのダミーセルトランジスタＤＴがオン状態となるため、メモリピラーＭＰは、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間の電流経路として機能することができる。
【0168】
一方、非選択ストリングユニットＳＵ０、ＳＵ２、及びＳＵ３では、ダミーセルトランジスタＤＴＬ０、ＤＴＬ１、ＤＴＭ１、及びＤＴＵがいずれもオン状態となり、かつダミーセルトランジスタＤＴＬ２及びＤＴＭ０のいずれか１つがオフ状態となる。このため、メモリピラーＭＰのうちダミーセルトランジスタＤＴＬ２及びＤＴＭ０より下方に位置するメモリセルトランジスタＭＴ０～ＭＴ７のチャネルは、ソース線ＣＥＬＳＲＣと導通する。一方、メモリピラーＭＰのうちダミーセルトランジスタＤＴＬ２及びＤＴＭ０より上方に位置するメモリセルトランジスタＭＴ８～ＭＴ２３のチャネル（図１５中の一点鎖線で囲まれる領域）は、ビット線ＢＬ及びソース線ＣＥＬＳＲＣから電気的に絶縁されたフローティング状態となる。
【0169】
なお、図１４及び図１５では、メモリセルトランジスタＭＴ０が選択される場合について説明したが、ダミーセルトランジスタＤＴＬ２及びＤＴＭ０より下方に位置するメモリセルトランジスタＭＴ１～ＭＴ７が選択される場合においても、上記と同等の読出し動作を適用することができる。
【0170】
２．２．２ 動作例２－２
第２実施形態に係る読出し動作の動作例２－２について説明する。
第２実施形態に係る読出し動作の動作例２－２について説明する。
【0171】
図１６は、読出し動作時の各配線の電圧を示すタイミングチャートである。
【0172】
図１６では、上述のように、動作例２－２として、ストリングユニットＳＵ１のメモリピラーＭＰの第３部分に含まれるメモリセルトランジスタＭＴ８のデータが読み出される場合が示される。
【0173】
以下では、動作例２－１と同様の動作についてはその説明を省略し、動作例２－１と異なる動作について主に説明する。
【0174】
図１６に示されるように、時刻ｔ１において、ロウデコーダ２０は、選択ゲート線ＳＧＤ、及びＳＧＳに動作例２－１と同等の電圧を印加する。
【0175】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＵに電圧ＶＳ１を印加する。これにより、ダミーセルトランジスタＤＴＵ＿０及びＤＴＵ＿１がオン状態となり、ダミーセルトランジスタＤＴＵ＿２及びＤＴＵ＿３がオフ状態となる。
【0176】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＭ１に電圧ＶＳ２を印加する。これにより、ダミーセルトランジスタＤＴＭ１＿１～ＤＴＭ１＿３がオン状態となり、ダミーセルトランジスタＤＴＭ１＿０がオフ状態となる。
【0177】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＭ０、及びＤＷＬＬ２～ＤＷＬＬ０に電圧ＶＳ３を印加する。これにより、全てのダミーセルトランジスタＤＴＭ０、及びＤＴＬ２～ＤＴＬ０がオン状態となる。
【0178】
また、ロウデコーダ２０は、非選択ワード線ＷＬ０～ＷＬ７、及びＷＬ９～ＷＬ２３に電圧ＶＲＥＡＤを印加し、選択ワード線ＷＬ８に電圧ＶＣＧＲＶを印加する。
【0179】
時刻ｔ２及びｔ３における動作は、動作例２－１と同等であるため、説明を省略する。
【0180】
以上により、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ８からデータが読み出される。
【0181】
図１７は、図１６に示した読出し動作の際の各ストリングユニットＳＵとビット線ＢＬ及びソース線ＣＥＬＳＲＣとの電気的な接続を説明するための図である。図１７では、読出し動作の際にオフ状態とされる選択トランジスタＳＴ１及びダミーセルトランジスタＤＴに“×”印が付されている。
【0182】
図１７に示されるように、選択ストリングユニットＳＵ１では、全てのダミーセルトランジスタＤＴがオン状態となるため、メモリピラーＭＰは、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間の電流経路として機能することができる。
【0183】
一方、非選択ストリングユニットＳＵ０、ＳＵ２、及びＳＵ３では、ダミーセルトランジスタＤＴＬ０、ＤＴＬ１、ＤＴＬ２、及びＤＴＭ０がいずれもオン状態となり、かつダミーセルトランジスタＤＴＵ及びＤＴＭ１のいずれか１つがオフ状態となる。このため、メモリピラーＭＰのうちダミーセルトランジスタＤＴＵ及びＤＴＭ１より下方に位置するメモリセルトランジスタＭＴ０～ＭＴ１５のチャネルは、ソース線ＣＥＬＳＲＣと導通する。一方、メモリピラーＭＰのうちダミーセルトランジスタＤＴＵ及びＤＴＭ１より上方に位置するメモリセルトランジスタＭＴ１６～ＭＴ２３のチャネル（図１７中の一点鎖線で囲まれる領域）は、ビット線ＢＬ及びソース線ＣＥＬＳＲＣから電気的に絶縁されたフローティング状態となる。
【0184】
なお、図１６及び図１７では、メモリセルトランジスタＭＴ８が選択される場合について説明したが、ダミーセルトランジスタＤＴＵ及びＤＴＭ１より下方、かつダミーセルトランジスタＤＴＭ０より上方に位置するメモリセルトランジスタＭＴ９～ＭＴ１５が選択される場合においても、上記と同等の読出し動作を適用することができる。
【0185】
２．２．３ 動作例２－３
第２実施形態に係る読出し動作の動作例２－３について説明する。
第２実施形態に係る読出し動作の動作例２－３について説明する。
【0186】
図１８は、読出し動作時の各配線の電圧を示すタイミングチャートである。
【0187】
図１８では、上述のように、動作例２－３として、ストリングユニットＳＵ１のメモリピラーＭＰの第２部分に含まれるメモリセルトランジスタＭＴ１６のデータが読み出される場合が示される。
【0188】
以下では、動作例２－１及び動作例２－２と同様の動作についてはその説明を省略し、動作例２－１及び動作例２－２と異なる動作について主に説明する。
【0189】
図１８に示されるように、時刻ｔ１において、ロウデコーダ２０は、全てのストリングユニットＳＵの選択ゲート線ＳＧＤ０～ＳＧＤ３に電圧ＶＳＧＤを印加する。これにより、全てのストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ１がオン状態となる。
【0190】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＵ及びＤＷＬＬ１に電圧ＶＳ１を印加する。これにより、ダミーセルトランジスタＤＴＵ＿０、ＤＴＵ＿１、ＤＴＬ１＿０、及びＤＴＬ１＿１がオン状態となり、ダミーセルトランジスタＤＴＵ＿２、ＤＴＵ＿３、ＤＴＬ１＿２、及びＤＴＬ１＿３がオフ状態となる。
【0191】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＭ１及びＤＷＬＬ０に電圧ＶＳ２を印加する。これにより、ダミーセルトランジスタＤＴＭ１＿１～ＤＴＭ１＿３、及びＤＴＬ０＿１～ＤＴＬ０＿３がオン状態となり、ダミーセルトランジスタＤＴＭ１＿０及びＤＴＬ０＿３がオフ状態となる。
【0192】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＭ０及びＤＷＬＬ２に電圧ＶＳ３を印加する。これにより、全てのダミーセルトランジスタＤＴＭ０及びＤＴＬ２がオン状態となる。
【0193】
また、ロウデコーダ２０は、非選択ワード線ＷＬ０～ＷＬ１５、及びＷＬ１７～ＷＬ２３に電圧ＶＲＥＡＤを印加し、選択ワード線ＷＬ１６に電圧ＶＣＧＲＶを印加する。
【0194】
時刻ｔ２及びｔ３における動作は、動作例２－１及び動作例２－２と同等であるため、説明を省略する。
【0195】
以上により、選択ストリングユニットＳＵ１のメモリセルトランジスタＭＴ１６からデータが読み出される。
【0196】
図１９は、図１８に示した読出し動作の際の各ストリングユニットＳＵとビット線ＢＬ及びソース線ＣＥＬＳＲＣとの電気的な接続を説明するための図である。図１９では、読出し動作の際にオフ状態とされる選択トランジスタＳＴ１及びダミーセルトランジスタＤＴに“×”印が付されている。
【0197】
図１９に示されるように、選択ストリングユニットＳＵ１では、全てのダミーセルトランジスタＤＴがオン状態となるため、メモリピラーＭＰは、ビット線ＢＬとソース線ＣＥＬＳＲＣとの間の電流経路として機能することができる。
【0198】
一方、非選択ストリングユニットＳＵ０、ＳＵ２、及びＳＵ３では、ダミーセルトランジスタＤＴＭ０及びＤＴＬ２がいずれもオン状態となり、かつダミーセルトランジスタＤＴＵ及びＤＴＭ１のいずれか１つと、ダミーセルトランジスタＤＴＬ１及びＤＴＬ０のいずれか１つと、がオフ状態となる。このため、メモリピラーＭＰのうちダミーセルトランジスタＤＴＵ及びＤＴＭ１より上方に位置するメモリセルトランジスタＭＴ１６～ＭＴ２３のチャネルは、ビット線ＢＬと導通する。一方、メモリピラーＭＰのうちダミーセルトランジスタＤＴＵ及びＤＴＭ１より下方に位置するメモリセルトランジスタＭＴ０～ＭＴ１５のチャネル（図１９中の一点鎖線で囲まれる領域）は、ビット線ＢＬ及びソース線ＣＥＬＳＲＣから電気的に絶縁されたフローティング状態となる。
【0199】
なお、図１８及び図１９では、メモリセルトランジスタＭＴ１６が選択される場合について説明したが、ダミーセルトランジスタＤＴＵ及びＤＴＭ１より上方に位置するメモリセルトランジスタＭＴ１７～ＭＴ２３が選択される場合においても、上記と同等の読出し動作を適用することができる。
【0200】
２．２．４ その他の動作例
上述の動作例２－１、動作例２－２、及び動作例２－３では、ストリングユニットＳＵ１に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合を例に示した。
上述の動作例２－１、動作例２－２、及び動作例２－３では、ストリングユニットＳＵ１に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合を例に示した。
【0201】
以下では、動作例２－１を上位概念化したストリングユニットＳＵｉ（ｉは０以上３以下の整数）の第１部分に含まれるメモリセルトランジスタＭＴの閾値電圧を読み出す場合、動作例２－２を上位概念化したストリングユニットＳＵｉの第３部分に含まれるメモリセルトランジスタＭＴの閾値電圧を読み出す場合、及び動作例２－３を上位概念化したストリングユニットＳＵｉの第２部分に含まれるメモリセルトランジスタＭＴの閾値電圧を読み出す場合の動作について、それぞれ説明する。
【0202】
２．２．４．１ 第１部分に含まれるメモリセルトランジスタの読出し動作
まず、ストリングユニットＳＵｉのメモリピラーＭＰの第１部分に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合について説明する。なお、ワード線ＷＬ、ダミーワード線ＤＷＬＵ、ＤＷＬＭ１、ＤＷＬＬ１、及びＤＷＬＬ０、ビット線ＢＬ、並びに選択ゲート線ＳＧＳに印加する電圧の制御については動作例２－１と同様であるため、ダミーワード線ＤＷＬＭ０及びＤＷＬＬ２及び選択ゲート線ＳＧＤの制御について主に説明する。
まず、ストリングユニットＳＵｉのメモリピラーＭＰの第１部分に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合について説明する。なお、ワード線ＷＬ、ダミーワード線ＤＷＬＵ、ＤＷＬＭ１、ＤＷＬＬ１、及びＤＷＬＬ０、ビット線ＢＬ、並びに選択ゲート線ＳＧＳに印加する電圧の制御については動作例２－１と同様であるため、ダミーワード線ＤＷＬＭ０及びＤＷＬＬ２及び選択ゲート線ＳＧＤの制御について主に説明する。
【0203】
ロウデコーダ２０は、選択ストリングユニットＳＵｉの選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加し、非選択ストリングユニットＳＵｊ１０（ｊ１０は、ｉとは異なる、０以上３以下の整数）内の選択ゲート線ＳＧＤに電圧ＶＳＳの印加を維持する。
【0204】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＭ０に電圧ＶＳｉを印加する。これにより、ダミーセルトランジスタＤＴＭ０＿ｊ１１（ｊ１１は０以上ｉ以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＭ０＿ｊ１２（ｊ１２はｉより大きい、３以下の整数）がオフ状態とされる。なお、ｉが３である場合、全てのダミーセルトランジスタＤＴＭ０がオン状態となる。
【0205】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＬ２に電圧ＶＳ（３－ｉ）を印加する。これにより、ダミーセルトランジスタＤＴＬ２＿ｊ１３（ｊ１３はｉ以上３以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＬ２＿ｊ１４（ｊ１４はｉより小さい、０以上の整数）がオフ状態となる。なお、ｉが０である場合、全てのダミーセルトランジスタＤＴＬ２がオン状態となる。
【0206】
以上の動作により、非選択ストリングユニットＳＵｊ１０において、ダミーセルトランジスタＤＴＬ０、ＤＴＬ１、ＤＴＭ１、及びＤＴＵをいずれもオン状態とし、かつダミーセルトランジスタＤＴＬ２及びＤＴＭ０のいずれか１つをオフ状態とすることができる。
【0207】
２．２．４．２ 第３部分に含まれるメモリセルトランジスタの読出し動作
次に、ストリングユニットＳＵｉのメモリピラーＭＰの第３部分に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合について説明する。なお、ワード線ＷＬ、ダミーワード線ＤＷＬＭ０、及びＤＷＬＬ２～ＤＷＬＬ０、ビット線ＢＬ、並びに選択ゲート線ＳＧＳに印加する電圧の制御については動作例２－２と同様であるため、ダミーワード線ＤＷＬＵ及びＤＷＬＭ１、並びに選択ゲート線ＳＧＤの制御について主に説明する。
次に、ストリングユニットＳＵｉのメモリピラーＭＰの第３部分に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合について説明する。なお、ワード線ＷＬ、ダミーワード線ＤＷＬＭ０、及びＤＷＬＬ２～ＤＷＬＬ０、ビット線ＢＬ、並びに選択ゲート線ＳＧＳに印加する電圧の制御については動作例２－２と同様であるため、ダミーワード線ＤＷＬＵ及びＤＷＬＭ１、並びに選択ゲート線ＳＧＤの制御について主に説明する。
【0208】
ロウデコーダ２０は、選択ストリングユニットＳＵｉの選択ゲート線ＳＧＤに電圧ＶＳＧＤを印加し、非選択ストリングユニットＳＵｊ１０内の選択ゲート線ＳＧＤに電圧ＶＳＳの印加を維持する。
【0209】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＵに電圧ＶＳｉを印加する。これにより、ダミーセルトランジスタＤＴＵ＿ｊ１５（ｊ１５は０以上ｉ以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＵ＿ｊ１６（ｊ１６はｉより大きい、３以下の整数）がオフ状態となる。なお、ｉが３である場合、全てのダミーセルトランジスタＤＴＵがオン状態とされる。
【0210】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＭ１に電圧ＶＳ（３－ｉ）を印加する。これにより、ダミーセルトランジスタＤＴＭ１＿ｊ１７（ｊ１７はｉ以上３以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＭ１＿ｊ１８（ｊ１８はｉより小さい、０以上の整数）がオフ状態となる。なお、ｉが０である場合、全てのダミーセルトランジスタＤＴＭ１がオン状態となる。
【0211】
以上の動作により、非選択ストリングユニットＳＵｊ１０において、ダミーセルトランジスタＤＴＬ０、ＤＴＬ１、ＤＴＬ２、及びＤＴＭ０をいずれもオン状態とし、かつダミーセルトランジスタＤＴＭ１及びＤＴＵのいずれか１つをオフ状態とすることができる。
【0212】
なお、第３部分に含まれるメモリセルトランジスタＭＴの読出し動作の際、上記読出し動作に代えて、以下の動作を行ってもよい。以下では、ワード線ＷＬ、ビット線ＢＬ、及び選択ゲート線ＳＧＳに印加する電圧の制御については上記読出し動作と同様であるため、ダミーワード線ＤＷ、及び選択ゲート線ＳＧＤの制御について主に説明する。
【0213】
ロウデコーダ２０は、全てのストリングユニットＳＵの選択ゲート線ＳＧＤ０～ＳＧＤ３に電圧ＶＳＧＤを印加する。これにより、全てのストリングユニットＳＵ０～ＳＵ３の選択トランジスタＳＴ１がオン状態となる。
【0214】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＭ０及びＤＷＬＬ１に電圧ＶＳｉを印加する。これにより、ダミーセルトランジスタＤＴＭ０＿ｊ１９、ＤＴＬ１＿ｊ１９（ｊ１９は０以上ｉ以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＭ０＿ｊ２０、ＤＴＬ１＿ｊ２０（ｊ２０はｉより大きい、３以下の整数）がオフ状態となる。なお、ｉが３である場合、全てのダミーセルトランジスタＤＴＭ０及びＤＴＬ１がオン状態とされる。
【0215】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＬ０及びＤＷＬＬ２に電圧ＶＳ（３－ｉ）を印加する。これにより、ダミーセルトランジスタＤＴＬ０＿ｊ２１、及びＤＴＬ２＿ｊ２１（ｊ２１はｉ以上３以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＬ０＿ｊ２２、及びＤＴＬ２＿ｊ２２（ｊ２２はｉより小さい、０以上の整数）がオフ状態となる。なお、ｉが０である場合、全てのダミーセルトランジスタＤＴＬ０及びＤＴＬ２がオン状態となる。
【0216】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＭ１及びＤＷＬＵに電圧ＶＳ３を印加する。これにより、全てのダミーセルトランジスタＤＴＭ１及びＤＴＵがオン状態となる。
【0217】
以上の動作により、非選択ストリングユニットＳＵｊ１０において、ダミーセルトランジスタＤＴＵ、及びＤＴＭ１をいずれもオン状態とし、かつダミーセルトランジスタＤＴＭ０及びＤＴＬ２のいずれか１つと、ダミーセルトランジスタＤＴＬ１及びＤＴＬ０のいずれか１つと、をオフ状態とすることができる。
【0218】
２．２．４．３ 第２部分に含まれるメモリセルトランジスタの読出し動作
次に、ストリングユニットＳＵｉのメモリピラーＭＰの第２部分に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合について説明する。なお、ワード線ＷＬ、ダミーワード線ＤＷＬＭ０及びＤＷＬＬ２、ビット線ＢＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳに印加する電圧の制御については動作例２－３と同様であるため、ダミーワード線ＤＷＬＵ、ＤＷＬＭ１、ＤＷＬＬ１、及びＤＷＬ０の制御について主に説明する。
次に、ストリングユニットＳＵｉのメモリピラーＭＰの第２部分に含まれるメモリセルトランジスタＭＴの読出し動作が実行される場合について説明する。なお、ワード線ＷＬ、ダミーワード線ＤＷＬＭ０及びＤＷＬＬ２、ビット線ＢＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳに印加する電圧の制御については動作例２－３と同様であるため、ダミーワード線ＤＷＬＵ、ＤＷＬＭ１、ＤＷＬＬ１、及びＤＷＬ０の制御について主に説明する。
【0219】
ロウデコーダ２０は、ダミーワード線ＤＷＬＵ及びＤＷＬＬ１に電圧ＶＳｉを印加する。これにより、ダミーセルトランジスタＤＴＵ＿ｊ２３、及びＤＴＬ１＿ｊ２３（ｊ２３は０以上ｉ以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＵ＿ｊ２４、及びＤＴＬ１＿ｊ２４（ｊ２４はｉより大きい、３以下の整数）がオフ状態となる。なお、ｉが３である場合、全てのダミーセルトランジスタＤＴＵ及びＤＴＬ１がオン状態となる。
【0220】
また、ロウデコーダ２０は、ダミーワード線ＤＷＬＭ１及びＤＷＬＬ０に電圧ＶＳ（３－ｉ）を印加する。これにより、ダミーセルトランジスタＤＴＭ１＿ｊ２５、及びＤＴＬ０＿ｊ２５（ｊ２５はｉ以上３以下の整数）がオン状態となり、ダミーセルトランジスタＤＴＭ１＿ｊ２６、及びＤＴＬ０＿ｊ２６（ｊ２６はｉより小さい、０以上の整数）がオフ状態となる。なお、ｉが０である場合、全てのダミーセルトランジスタＤＴＭ１及びＤＴＬ０がオン状態となる。
【0221】
以上の動作により、非選択ストリングユニットＳＵｊ１０において、ダミーセルトランジスタＤＴＭ０及びＤＴＬ２をいずれもオン状態とし、かつダミーセルトランジスタＤＴＭ１及びＤＴＵのいずれか１つと、ダミーセルトランジスタＤＴＬ１及びＤＴＬ０のいずれか１つと、をオフ状態とすることができる。
【0222】
２．３ 第２実施形態に係る効果
第２実施形態では、メモリピラーＭＰの各々が、第１部分に含まれるダミーセルトランジスタＤＴＬ０～ＤＴＬ２、第３部分に含まれるダミーセルトランジスタＤＴＭ０及びＤＴＭ１、並びに第２部分に含まれるダミーセルトランジスタＤＴＵを備える。第２実施形態において、ダミーセルトランジスタＤＴＬ０～ＤＴＬ２、ＤＴＭ０、ＤＴＭ１、及びＤＴＵの閾値電圧はそれぞれ、読出し動作の前に、ストリングユニットＳＵ毎に異なる所定の状態に予め設定される。これにより、第１実施形態と同様の効果が得られる。
第２実施形態では、メモリピラーＭＰの各々が、第１部分に含まれるダミーセルトランジスタＤＴＬ０～ＤＴＬ２、第３部分に含まれるダミーセルトランジスタＤＴＭ０及びＤＴＭ１、並びに第２部分に含まれるダミーセルトランジスタＤＴＵを備える。第２実施形態において、ダミーセルトランジスタＤＴＬ０～ＤＴＬ２、ＤＴＭ０、ＤＴＭ１、及びＤＴＵの閾値電圧はそれぞれ、読出し動作の前に、ストリングユニットＳＵ毎に異なる所定の状態に予め設定される。これにより、第１実施形態と同様の効果が得られる。
【0223】
３． その他
第１実施形態及び第２実施形態では、ダミーセルトランジスタＤＴを、閾値電圧の異なる４つの状態（“Ｓ０”状態、“Ｓ１”状態、“Ｓ２”状態、及び“Ｓ３”状態）に設定する場合を説明したが、本実施形態はこれに限られるものではない。ダミーセルトランジスタＤＴは、ストリングユニットＳＵの数に応じて、２つ、８つ等、任意の状態数に設定される。
第１実施形態及び第２実施形態では、ダミーセルトランジスタＤＴを、閾値電圧の異なる４つの状態（“Ｓ０”状態、“Ｓ１”状態、“Ｓ２”状態、及び“Ｓ３”状態）に設定する場合を説明したが、本実施形態はこれに限られるものではない。ダミーセルトランジスタＤＴは、ストリングユニットＳＵの数に応じて、２つ、８つ等、任意の状態数に設定される。
【0224】
具体的に、ＮＡＮＤ型フラッシュメモリ１が２つのストリングユニットＳＵ０及びＳＵ１を含み、各々のストリングユニットＳＵが第１実施形態又は第２実施形態におけるストリングユニットＳＵと同等の構造を有する場合、ダミーセルトランジスタＤＴは閾値電圧の異なる２つの状態（例えば、閾値電圧の低い順に“Ｓ０”状態及び“Ｓ１”状態）のうちいずれかの状態に設定される。ストリングユニットＳＵ０及びＳＵ１のダミーセルトランジスタＤＴの閾値電圧は、例えば第１実施形態又は第２実施形態におけるストリングユニットＳＵ０及びＳＵ１のダミーセルトランジスタＤＴの閾値電圧と同等に設定することができる。
【0225】
また、ＮＡＮＤ型フラッシュメモリ１が８つのストリングユニットＳＵ０～ＳＵ７を含み、各々のストリングユニットＳＵが第１実施形態又は第２実施形態におけるストリングユニットＳＵと同等の構造を有する場合、ダミーセルトランジスタＤＴは閾値電圧の異なる８つの状態（例えば、閾値電圧の低い順に“Ｓ０”状態～“Ｓ７”状態）のうちいずれかの状態に設定される。ストリングユニットＳＵ０～ＳＵ７の各々のダミーセルトランジスタＤＴＵは、それぞれ、例えば“Ｓ０”状態～“Ｓ７”状態に設定することができる。この場合、ストリングユニットＳＵ０～ＳＵ７の各々のダミーセルトランジスタＤＴＭ１は、それぞれ“Ｓ７”状態～“Ｓ０”状態に設定される。また、ストリングユニットＳＵ０～ＳＵ７の各々のダミーセルトランジスタＤＴＭ０は、それぞれ、例えば“Ｓ０”状態～“Ｓ７”状態に設定することができる。この場合、ストリングユニットＳＵ０～ＳＵ７の各々のダミーセルトランジスタＤＴＬ２は、それぞれ“Ｓ７”状態～“Ｓ０”状態に設定される。また、ストリングユニットＳＵ０～ＳＵ７の各々のダミーセルトランジスタＤＴＬ１は、それぞれ、例えば“Ｓ０”状態～“Ｓ７”状態に設定することができる。この場合、ストリングユニットＳＵ０～ＳＵ７の各々のダミーセルトランジスタＤＴＬ０は、それぞれ“Ｓ７”状態～“Ｓ０”状態に設定される。
【0226】
また、第１実施形態及び第２実施形態の説明では、ストリングユニットＳＵのメモリピラーＭＰに含まれるチャネルの電気的な接続を制御するための選択トランジスタとして、ダミーセルトランジスタＤＴを使用する場合について記載したが、本実施形態はこれに限られるものではない。例えば、選択トランジスタとして、ダミーセルトランジスタＤＴの代わりにメモリセルトランジスタＭＴを使用してもよい。
【0227】
また、第１実施形態及び第２実施形態に係るＮＡＮＤ型フラッシュメモリ１では、メモリピラーＭＰの第１部分～第３部分のうち隣接する２つの部分の間の電気的な接続、及び第１部分とソース線ＣＥＬＳＲＣとの間の電気的な接続を、それぞれブロックＢＬＫ内で共通接続されたダミーセルトランジスタＤＴにより制御する例を示したが、本実施形態はこれらに限られるものではない。例えば、ＮＡＮＤ型フラッシュメモリ１は、第１実施形態における第１部分と第２部分との間の電気的な接続を、ストリングユニットＳＵ毎に１つずつ設けられた選択素子により、ストリングユニットＳＵ毎に制御してもよい。また、ＮＡＮＤ型フラッシュメモリ１は、第２実施形態における第１部分と第３部分との間の電気的な接続を、ストリングユニットＳＵ毎に１つずつ設けられた選択素子により、ストリングユニットＳＵ毎に制御してもよい。また、ＮＡＮＤ型フラッシュメモリ１は、第２実施形態における第２部分と第３部分との間の電気的な接続を、ストリングユニットＳＵ毎に１つずつ設けられた選択素子により、ストリングユニットＳＵ毎に制御してもよい。また、ＮＡＮＤ型フラッシュメモリ１は、第１実施形態及び第２実施形態における第１部分とソース線ＣＥＬＳＲＣとの間の電気的な接続を、ストリングユニットＳＵ毎に１つずつ設けられた選択素子により、ストリングユニットＳＵ毎に制御してもよい。すなわち、ＮＡＮＤ型フラッシュメモリ１は、読出し動作の際、非選択ストリングユニットＳＵにおいて、少なくとも１つのメモリセルトランジスタＭＴのチャネルをフローティング状態とするように構成されていればよい。
【0228】
また、第１実施形態及び第２実施形態では、メモリピラーＭＰが第１部分と第２部分との２層（２ｔｉｅｒ）からなる場合、及びメモリピラーＭＰが第１部分と、第２部分と、第３部分との３層（３ｔｉｅｒ）からなる場合を示したが、本実施形態はこれらに限られるものではない。ＮＡＮＤ型フラッシュメモリ１は、例えば１層（１ｔｉｅｒ）、又は４層（４ｔｉｅｒ）以上のメモリピラーＭＰからなるものであってもよい。
【0229】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0230】
１…ＮＡＮＤ型フラッシュメモリ、２…メモリコントローラ、３…メモリシステム、４…ホスト機器、１０…メモリセルアレイ、２０…ロウデコーダ、３０…センスアンプ、４０…制御回路、１００…半導体基板、１０１…Ｐ型ウェル領域、１０２…絶縁体層、１０３～１０６…導電体層、ＮＳ…ＮＡＮＤストリング、ＭＵ…メモリセルユニット、ＳＵ…ストリングユニット、ＤＴＵ、ＤＴＭ０、ＤＴＭ１、ＤＴＬ０、ＤＴＬ１、及びＤＴＬ２…ダミーセルトランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
