(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-26
(45)【発行日】2024-08-05
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 23/29 20060101AFI20240729BHJP
H01L 23/31 20060101ALI20240729BHJP
H01L 25/07 20060101ALI20240729BHJP
H01L 25/18 20230101ALI20240729BHJP
H01L 23/50 20060101ALI20240729BHJP
H02M 7/48 20070101ALI20240729BHJP
【ＦＩ】
H01L23/30 R
H01L25/04 C
H01L23/50 K
H02M7/48 Z
【請求項の数】
17
(21)【出願番号】P 2020152191
(22)【出願日】2020-09-10
(65)【公開番号】P2022046252
(43)【公開日】2022-03-23
【審査請求日】2023-08-04
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100135389
【弁理士】
【氏名又は名称】臼井 尚
(74)【代理人】
【識別番号】100200609
【弁理士】
【氏名又は名称】齊藤 智和
(72)【発明者】
【氏名】松原 弘招
【審査官】鹿野 博司
(56)【参考文献】
【文献】特開２０１６－２０７７１４（ＪＰ，Ａ）
【文献】特開２０１５－００８２２９（ＪＰ，Ａ）
【文献】特開２００７－０７３７４３（ＪＰ，Ａ）
【文献】特開２０１３－１０５７５９（ＪＰ，Ａ）
【文献】特開２００７－０６７２０５（ＪＰ，Ａ）
【文献】特開昭６３－１７５４４８（ＪＰ，Ａ）
【文献】特開昭６０－２５２５８（ＪＰ，Ａ）
【文献】実開昭６１－１５８９５３（ＪＰ，Ｕ）
【文献】実開平３－１２４６５３（ＪＰ，Ｕ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２３／２９
Ｈ０１Ｌ ２５／０７
Ｈ０１Ｌ ２３／５０
Ｈ０２Ｍ ７／４８
(57)【特許請求の範囲】
【請求項1】
厚さ方向に対して直交する第１方向の一方側に配置された第１ダイパッドと、前記第１ダイパッドに対して前記第１方向の他方側に配置され、かつ前記第１方向において前記第１ダイパッドから離れて位置するとともに、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドと、
前記第１ダイパッドに搭載され、かつ前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、
前記第２ダイパッドに搭載され、かつ前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、
前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載されるとともに、前記第１回路と前記第２回路との信号の送受信を中継し、かつ前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、
前記第１ダイパッドに対して前記第１方向の前記一方側に位置する部分を含み、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されるとともに、少なくともいずれかが前記第１回路に導通する複数の第１端子と、
前記第２ダイパッドに対して前記第１方向の前記他方側に位置する部分を含み、かつ前記第２方向に沿って配列されるとともに、少なくともいずれかが前記第２回路に導通する複数の第２端子と、
前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子と、前記複数の第１端子、および前記複数の第２端子の各々の一部ずつと、を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂を備え、
前記封止樹脂は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子が位置する側を向く頂面と、前記厚さ方向において前記頂面とは反対側を向く底面と、前記第１方向の前記一方側に位置し、かつ前記頂面および前記底面につながる第１側面と、を有し、
前記第１側面は、前記頂面につながる第１領域と、前記底面につながる第２領域と、前記第１領域および前記第２領域につながり、かつ前記複数の第１端子が露出する第３領域と、を含み、
前記頂面、前記底面、前記第１領域および前記第２領域の各々の表面粗さは、前記第３領域の表面粗さよりも大であることを特徴とする、半導体装置。
【請求項2】
前記第１領域は、前記頂面に対して傾斜し、前記第２領域は、前記底面に対して傾斜し、
前記厚さ方向に沿って視て、前記第３領域は、前記頂面および前記底面よりも外方に位置する、請求項１に記載の半導体装置。
【請求項3】
前記封止樹脂は、前記第１方向の前記他方側に位置し、かつ前記頂面および前記底面につながる第２側面を有し、前記第２側面は、前記頂面につながる第４領域と、前記底面につながる第５領域と、前記第４領域および前記第５領域につながり、かつ前記複数の第２端子が露出する第６領域と、を含み、
前記頂面、前記底面、前記第４領域および前記第５領域の各々の表面粗さは、前記第６領域の表面粗さよりも大である、請求項１または２に記載の半導体装置。
【請求項4】
前記第４領域は、前記頂面に対して傾斜し、前記第５領域は、前記底面に対して傾斜し、
前記厚さ方向に沿って視て、前記第６領域は、前記頂面および前記底面よりも外方に位置する、請求項３に記載の半導体装置。
【請求項5】
前記封止樹脂には、前記頂面から凹む凹部が形成され、前記封止樹脂は、前記厚さ方向において前記頂面と同じ側を向き、かつ前記凹部を規定する貫入面を有し、
前記貫入面の表面粗さは、前記頂面の表面粗さよりも小である、請求項３または４に記載の半導体装置。
【請求項6】
前記頂面および前記底面の各々の表面粗さは、５μｍＲｚ以上２０μｍＲｚ以下である、請求項３ないし５のいずれかに記載の半導体装置。
【請求項7】
前記第１回路に電源電圧が供給され、かつ前記第２回路に電源電圧が供給された状態において、前記第２回路に供給される電源電圧は、前記第１回路に供給される電源電圧よりも大である、請求項３ないし６のいずれかに記載の半導体装置。
【請求項8】
前記複数の第１端子の各々は、前記封止樹脂に覆われた第１パッド部と、前記第１パッド部につながり、かつ前記第１側面から一部が露出した第１リード部と、を有し、前記第２方向に沿って視て、前記複数の第１端子の各々の前記第１リード部は、前記底面に向けて屈曲し、
前記厚さ方向に沿って視て、前記複数の第１端子の各々の前記第１リード部は、前記第１方向に沿って延びている、請求項３ないし７のいずれかに記載の半導体装置。
【請求項9】
前記複数の第２端子の各々は、前記封止樹脂に覆われた第２パッド部と、前記第２パッド部につながり、かつ前記第２側面から一部が露出した第２リード部と、を有し、前記第２方向に沿って視て、前記複数の第２端子の各々の前記第２リード部は、前記底面に向けて屈曲し、
前記厚さ方向に沿って視て、前記複数の第２端子の各々の前記第２リード部は、前記第１方向に沿って延びている、請求項８に記載の半導体装置。
【請求項10】
前記第１方向に沿って視て、前記第２ダイパッドは、前記第１ダイパッドに重なる、請求項８または９に記載の半導体装置。
【請求項11】
前記封止樹脂は、前記第２方向において互いに離れて位置し、かつ前記頂面および前記底面につながる第３側面および第４側面を有し、前記第３側面および前記第４側面の各々の少なくとも一部の領域の表面粗さは、前記第３領域および前記第６領域の各々の表面粗さよりも大である、請求項８ないし１０のいずれかに記載の半導体装置。
【請求項12】
前記第１ダイパッド、前記第２ダイパッド、前記複数の第１端子、および前記複数の第２端子は、前記第３側面および前記第４側面の双方に対して離れて位置する、請求項１１に記載の半導体装置。
【請求項13】
前記複数の第１端子は、前記第２方向において互いに離れて位置する一対の第１支持端子を含み、前記一対の第１支持端子は、前記第１ダイパッドの前記第２方向における両端につながっている、請求項１２に記載の半導体装置。
【請求項14】
前記複数の第２端子は、前記第２方向において互いに離れて位置する一対の第２支持端子を含み、前記一対の第２支持端子は、前記第２ダイパッドの前記第２方向における両端につながっている、請求項１３に記載の半導体装置。
【請求項15】
前記第１ダイパッドおよび前記第２ダイパッドのうち、前記絶縁素子が搭載された特定ダイパッドには、前記厚さ方向に貫通する孔が設けられ、前記厚さ方向に沿って視て、前記孔は、前記絶縁素子と、前記第１半導体素子および前記第２半導体素子のうち、前記特定ダイパッドに搭載された特定半導体素子と、の間に位置する、請求項１ないし１４のいずれかに記載の半導体装置。
【請求項16】
前記複数の第１端子、および前記複数の第２端子の少なくともいずれかは、前記第１半導体素子および前記第２半導体素子のいずれにも導通しないダミー端子を含む、請求項１ないし１５のいずれかに記載の半導体装置。
【請求項17】
前記絶縁素子は、インダクティブ型である、請求項１ないし１６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、１つのパッケージ内に搭載された複数の半導体素子との間において、絶縁素子を介して信号伝達を行う半導体装置に関する。
【背景技術】
【0002】
電気自動車、ハイブリッド自動車および家電機器などに使用されているインバータ装置には、半導体装置が使用されている。当該インバータ装置は、たとえば半導体装置と、ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などのパワー半導体とを備える。当該半導体装置は、制御素子および駆動素子を有する。当該インバータ装置においては、ＥＣＵ（Engine Control Unit）から出力された制御信号が、当該半導体装置の制御素子に入力される。制御素子は、制御信号をＰＷＭ（Pulse Width Modulation）制御信号に変換し、駆動素子に伝送する。駆動素子は、ＰＷＭ制御信号に基づき、たとえば６つのパワー半導体を所望のタイミングでスイッチング動作させる。当該６つのパワー半導体が所望のタイミングでスイッチング動作をすることで、車載用バッテリの直流電力からモータ駆動用の三相交流電力が生成される。たとえば、特許文献１には、モータ駆動装置に利用される半導体装置（駆動回路）の一例が開示されている。
【0003】
ただし、制御素子に要求される電源電圧と、駆動素子に要求される電源電圧とが異なることがある。このような場合、複数の半導体素子を１つのパッケージ内に搭載した半導体装置では、制御素子への導電経路と、駆動素子への導電経路との２つの導電経路の間において、各々に印加される電源電圧に差異があるため、これらの導電経路の間における絶縁耐圧の向上が求められる。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１４－１５５４１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は先述の事情に鑑み、絶縁耐圧の向上を図ることが可能な半導体装置を提供することをその課題とする。
【課題を解決するための手段】
【0006】
本発明の第１の側面によって提供される半導体装置は、厚さ方向に対して直交する第１方向において離間し、相対的に電位が異なる第１ダイパッドおよび第２ダイパッドを含む導電支持部材と、前記第１ダイパッドに搭載され、前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、前記第２ダイパッドに搭載され、前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、前記第１半導体素子および前記第２半導体素子に導通するとともに、前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂と、を備え、前記第１ダイパッドおよび前記第２ダイパッドは、前記第１方向に沿って視て互いに重なり、前記厚さ方向に沿って視て、前記第１ダイパッドの周縁は、前記厚さ方向および前記第１方向の双方に対して直交する第２方向の第１端部を含む第１近方角部を有し、前記第１近方角部は、前記第２方向において前記第１端部に向かうほど、前記第１方向において前記第２ダイパッドから離れることを特徴としている。
【0007】
本発明の第２の側面によって提供される半導体装置は、厚さ方向に対して直交する第１方向において離間し、相対的に電位が異なる第１ダイパッドおよび第２ダイパッドを含む導電支持部材と、前記第１ダイパッドに搭載され、前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、前記第２ダイパッドに搭載され、前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、前記第１半導体素子および前記第２半導体素子に導通するとともに、前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂と、を備え、前記第１ダイパッドおよび前記第２ダイパッドは、前記第１方向に沿って視て互いに重なり、前記第１ダイパッドは、前記厚さ方向を向き、かつ前記第１半導体素子が搭載された第１主面と、前記厚さ方向において前記第１主面とは反対側を向く第１裏面と、を有し、前記第２ダイパッドは、前記厚さ方向を向き、かつ前記第２半導体素子が搭載された第２主面と、前記厚さ方向において前記第２主面とは反対側を向く第２裏面と、を有し、前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って視て、前記第１裏面と前記第２裏面との前記第１方向における間隔は、前記第１主面と前記第２主面との前記第１方向における間隔よりも大であることを特徴としている。
【0008】
本発明の第３の側面によって提供される半導体装置は、厚さ方向に対して直交する第１方向の一方側に配置された第１ダイパッドと、前記第１ダイパッドに対して前記第１方向の他方側に配置され、かつ前記第１方向において前記第１ダイパッドから離れて位置するとともに、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドと、前記第１ダイパッドに搭載され、かつ前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、前記第２ダイパッドに搭載され、かつ前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載されるとともに、前記第１回路と前記第２回路との信号の送受信を中継し、かつ前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、前記第１ダイパッドに対して前記第１方向の前記一方側に位置する部分を含み、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されるとともに、少なくともいずれかが前記第１回路に導通する複数の第１端子と、前記第２ダイパッドに対して前記第１方向の前記他方側に位置する部分を含み、かつ前記第２方向に沿って配列されるとともに、少なくともいずれかが前記第２回路に導通する複数の第２端子と、前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子と、前記複数の第１端子、および前記複数の第２端子の各々の一部ずつと、を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂と、を備え、前記封止樹脂は、前記第１方向の前記一方側に位置する第１側面と、前記第１方向の前記他方側に位置する第２側面と、前記第２方向において互いに離れて位置し、かつ前記第１側面および前記第２側面につながる第３側面および第４側面と、を有し、前記第３側面には、当該第３側面の他の領域よりも表面が粗である第１ゲート痕が形成され、前記第２方向に沿って視て、前記第１ゲート痕が、前記第１方向において前記第１ダイパッドと前記第２ダイパッドとの間に設けられたパッド隙間に重なることを特徴としている。
【0009】
本発明の第４の側面によって提供される半導体装置は、厚さ方向に対して直交する第１方向の一方側に配置された第１ダイパッドと、前記第１ダイパッドに対して前記第１方向の他方側に配置され、かつ前記第１方向において前記第１ダイパッドから離れて位置するとともに、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドと、前記第１ダイパッドに搭載され、かつ前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、前記第２ダイパッドに搭載され、かつ前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載されるとともに、前記第１回路と前記第２回路との信号の送受信を中継し、かつ前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、前記第１ダイパッドに対して前記第１方向の前記一方側に位置する部分を含み、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されるとともに、少なくともいずれかが前記第１回路に導通する複数の第１端子と、前記第２ダイパッドに対して前記第１方向の前記他方側に位置する部分を含み、かつ前記第２方向に沿って配列されるとともに、少なくともいずれかが前記第２回路に導通する複数の第２端子と、前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子と、前記複数の第１端子、および前記複数の第２端子の各々の一部ずつと、を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂と、を備え、前記封止樹脂は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子が位置する側を向く頂面と、前記厚さ方向において前記頂面とは反対側を向く底面と、前記第１方向の前記一方側に位置し、かつ前記頂面および前記底面につながる第１側面と、前記第１方向の前記他方側に位置し、かつ前記頂面および前記底面につながる第２側面と、前記第２方向のいずれかの側に位置し、かつ前記第１側面および前記第２側面につながる第３側面と、を有し、前記複数の第１端子は、前記第１側面から露出するとともに、前記第３側面に対して最も近くに位置する第１縁端子を含み、前記複数の第２端子は、前記第２側面から露出するとともに、前記第３側面に対して最も近くに位置する第２縁端子を含み、前記第１縁端子から前記第１側面と、前記第３側面と、前記第２側面と、に沿って前記第２縁端子に最短で至る第１沿面距離は、前記第１縁端子から前記第１側面と、前記底面と、前記第２側面と、に沿って前記第２縁端子に最短で至る第２沿面距離よりも短いことを特徴としている。
【0010】
本発明の第５の側面によって提供される半導体装置は、厚さ方向に対して直交する第１方向の一方側に配置された第１ダイパッドと、前記第１ダイパッドに対して前記第１方向の他方側に配置され、かつ前記第１方向において前記第１ダイパッドから離れて位置するとともに、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドと、前記第１ダイパッドに搭載され、かつ前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、前記第２ダイパッドに搭載され、かつ前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載されるとともに、前記第１回路と前記第２回路との信号の送受信を中継し、かつ前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、前記第１ダイパッドに対して前記第１方向の前記一方側に位置する部分を含み、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されるとともに、少なくともいずれかが前記第１回路に導通する複数の第１端子と、前記第２ダイパッドに対して前記第１方向の前記他方側に位置する部分を含み、かつ前記第２方向に沿って配列されるとともに、少なくともいずれかが前記第２回路に導通する複数の第２端子と、前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子と、前記複数の第１端子、および前記複数の第２端子の各々の一部ずつと、を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂と、を備え、前記封止樹脂は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子が位置する側を向く頂面と、前記厚さ方向において前記頂面とは反対側を向く底面と、前記第１方向の前記一方側に位置し、かつ前記頂面および前記底面につながる第１側面と、を有し、前記第１側面は、前記頂面につながる第１領域と、前記底面につながる第２領域と、前記第１領域および前記第２領域につながり、かつ前記複数の第１端子が露出する第３領域と、を含み、前記頂面、前記底面、前記第１領域および前記第２領域の各々の表面粗さは、前記第３領域の表面粗さよりも大であることを特徴としている。
【発明の効果】
【0011】
本発明にかかる半導体装置よれば、絶縁耐圧の向上を図ることが可能となる。
【0012】
本発明のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【0013】
【図1】本発明の第１実施形態にかかる半導体装置の平面図である。
【図26】本発明の第２実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。
【図28】本発明の第３実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。
【図29】本発明の第４実施形態にかかる半導体装置の平面図である。
【図31】本発明の第５実施形態にかかる半導体装置の平面図である。
【図35】本発明の第６実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。
【図36】本発明の第７実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。
【図37】本発明の第８実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。
【図38】本発明の第９実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。
【図39】本発明の第１０実施形態にかかる半導体装置の平面図であり、封止樹脂を透過している。
【発明を実施するための形態】
【0014】
本発明を実施するための形態について、添付図面に基づいて説明する。
【0015】
〔第１実施形態〕
図１～図１４に基づき、本発明の第１実施形態にかかる半導体装置Ａ１について説明する。半導体装置Ａ１は、第１半導体素子１１、第２半導体素子１２、絶縁素子１３、導電支持部材２、複数の第１ワイヤ６１、複数の第２ワイヤ６２、複数の第３ワイヤ６３、複数の第４ワイヤ６４および封止樹脂７を備える。これらのうち導電支持部材２は、第１ダイパッド３、第２ダイパッド４、複数の第１端子５１、および複数の第２端子５２を含む。半導体装置Ａ１は、たとえば電気自動車またはハイブリッド自動車などのインバータ装置の配線基板に表面実装されるものである。半導体装置Ａ１のパッケージ形式は、ＳＯＰ（Small Outline Package）である。ただし、半導体装置Ａ１のパッケージ形式は、ＳＯＰに限定されない。ここで、図２は、理解の便宜上、封止樹脂７を透過している。図２においては、透過した封止樹脂７を想像線（二点鎖線）で示している。
図１～図１４に基づき、本発明の第１実施形態にかかる半導体装置Ａ１について説明する。半導体装置Ａ１は、第１半導体素子１１、第２半導体素子１２、絶縁素子１３、導電支持部材２、複数の第１ワイヤ６１、複数の第２ワイヤ６２、複数の第３ワイヤ６３、複数の第４ワイヤ６４および封止樹脂７を備える。これらのうち導電支持部材２は、第１ダイパッド３、第２ダイパッド４、複数の第１端子５１、および複数の第２端子５２を含む。半導体装置Ａ１は、たとえば電気自動車またはハイブリッド自動車などのインバータ装置の配線基板に表面実装されるものである。半導体装置Ａ１のパッケージ形式は、ＳＯＰ（Small Outline Package）である。ただし、半導体装置Ａ１のパッケージ形式は、ＳＯＰに限定されない。ここで、図２は、理解の便宜上、封止樹脂７を透過している。図２においては、透過した封止樹脂７を想像線（二点鎖線）で示している。
【0016】
半導体装置Ａ１の説明においては、第１ダイパッド３および第２ダイパッド４の各々の厚さ方向を「ｚ方向（厚さ方向）」と呼ぶ。ｚ方向に対して直交する方向を「ｘ方向（第１方向）」と呼ぶ。ｚ方向およびｘ方向の双方に対して直交する方向を「ｙ方向（第２方向）」と呼ぶ。さらに「平面視」は、ｚ方向に沿った視点を指す。
【0017】
第１半導体素子１１、第２半導体素子１２および絶縁素子１３は、半導体装置Ａ１の機能中枢となる素子である。図２に示すように、半導体装置Ａ１においては、第１半導体素子１１、第２半導体素子１２および絶縁素子１３の各々は、いずれも個々の素子で構成されている。平面視において、第１半導体素子１１、第２半導体素子１２および絶縁素子１３の各々は、ｙ方向を長辺とする矩形状である。
【0018】
第１半導体素子１１は、ＥＣＵなどから入力された制御信号をＰＷＭ制御信号に変換する回路と、ＰＷＭ制御信号を第２半導体素子１２へ伝送するための送信回路と、第２半導体素子１２からの電気信号を受ける受信回路とを有する。
【0019】
第２半導体素子１２は、ＰＷＭ制御信号を受信する受信回路と、ＰＷＭ制御信号に基づきスイッチング素子（たとえばＩＧＢＴやＭＯＳＦＥＴなど）のスイッチング動作を行う回路（ゲートドライバ）と、電気信号を第１半導体素子１１へ伝送するための送信回路とを有する。当該電気信号は、たとえばモータ近傍に設置された温度センサからの出力信号が挙げられる。
【0020】
絶縁素子１３は、ＰＷＭ制御信号や他の電気信号を、絶縁状態で伝送するための素子である。絶縁素子１３は、たとえばインダクティブ型である。インダクティブ型の絶縁素子は、一例では絶縁型トランスであり、２つのインダクタ（コイル）を誘導結合させることで、絶縁状態による電気信号の伝送を行う。絶縁素子１３は、Ｓｉからなる基板を有する。前記基板上にＣｕからなるインダクタが形成されている。前記インダクタは、送信側インダクタおよび受信側インダクタを含み、これらのインダクタは絶縁素子１３の厚さ方向（ｚ方向）において互いに積層されている。送信側インダクタと受信側インダクタとの間には、ＳｉＯ2などからなる誘電体層が介装されている。誘電体層により、送信側インダクタと受信側インダクタとは、電気的に絶縁されている。半導体装置Ａ１では、絶縁素子１３は、インダクティブ型である場合を示すが、キャパシティブ型であってもよい。キャパシティブ型の絶縁素子１３は、一例ではコンデンサである。さらに絶縁素子１３は、フォトカプラでもよい。
【0021】
半導体装置Ａ１では、第２半導体素子１２は、第１半導体素子１１よりも高い電圧を必要とする。そのため、第１半導体素子１１と第２半導体素子１２との間に著しい電位差が生じることから、半導体装置Ａ１においては、第１半導体素子１１を含む第１回路と、第２半導体素子１２を含む第２回路とが、絶縁素子１３により絶縁されている。つまり、絶縁素子１３は、相対的に低電圧の第１半導体素子１１を含む第１回路と、相対的に高電圧の第２半導体素子１２を含む第２回路とを絶縁する。たとえば電気自動車もしくはハイブリッド自動車のインバータ装置においては、第１半導体素子１１に要求される電源電圧が５Ｖ程度であることに対し、第２半導体素子１２に要求される電源電圧は６００Ｖ以上である。
【0022】
図２および図１０に示すように、絶縁素子１３は、ｘ方向において、第１半導体素子１１と第２半導体素子１２との間に位置する。第１半導体素子１１および絶縁素子１３は、導電支持部材２の一部（後述の第１ダイパッド３）に搭載されている。第２半導体素子１２は、導電支持部材２の一部（後述の第２ダイパッド４）に搭載されている。第１半導体素子１１の上面（ｚ方向を向く面）には、複数の電極１１Ａが設けられている。複数の電極１１Ａは、第１半導体素子１１に構成された回路に導通する。同様に、第２半導体素子１２の上面（ｚ方向を向く面）には、複数の電極１２Ａが設けられている。複数の電極１２Ａは、第２半導体素子１２に構成された回路に導通する。絶縁素子１３の上面（ｚ方向を向く面）には、複数の第１電極１３Ａ、および複数の第２電極１３Ｂが設けられている。複数の第１電極１３Ａ、および複数の第２電極１３Ｂの各々は、送信側インダクタおよび受信側インダクタのいずれかに導通する。
【0023】
図１３に示すように、絶縁素子１３においては、複数の第１電極１３Ａは、ｙ方向に沿って配列されている。同様に、複数の第２電極１３Ｂもｙ方向に沿って配列されている。絶縁素子１３は、パッシベーション膜１３Ｃを有する。パッシベーション膜１３Ｃは、たとえばポリイミドを含む材料からなる。パッシベーション膜１３Ｃは、絶縁素子１３の上面に位置する。複数の第１電極１３Ａ、および複数の第２電極１３Ｂの各々は、パッシベーション膜１３Ｃから露出している。パッシベーション膜１３Ｃは、第１膜１３Ｄおよび第２膜１３Ｅを含む。第１膜１３Ｄは、ｘ方向において複数の第１電極１３Ａと、複数の第２電極１３Ｂとの間に位置する。第２膜１３Ｅは、パッシベーション膜１３Ｃから第１膜１３Ｄを除いた部分である。図１４に示すように、第１膜１３Ｄの表面粗さは、第２膜１３Ｅの表面粗さよりも大である。これにより、複数の第１電極１３Ａの各々から、当該第１電極１３Ａに対して最も近くに位置する複数の第２電極１３Ｂのいずれかに至る沿面距離をより長くすることが可能となる。このことは、絶縁素子１３の絶縁耐圧の向上に寄与する。
【0024】
導電支持部材２は、半導体装置Ａ１において、第１半導体素子１１、第２半導体素子１２および絶縁素子１３とインバータ装置の配線基板との導通経路を構成する部材である。導電支持部材２は、たとえばＣｕを組成に含む合金からなる。導電支持部材２は、後述するリードフレーム８１から形成される。導電支持部材２は、第１半導体素子１１、第２半導体素子１２および絶縁素子１３を搭載する。図１に示すように、導電支持部材２は、第１ダイパッド３、第２ダイパッド４、複数の第１端子５１および複数の第２端子５２を含む。図２に示すように、第１ダイパッド３は、ｘ方向の一方側に配置されている。第２ダイパッド４は、第１ダイパッド３に対してｘ方向の他方側に配置され、かつｘ方向において第１ダイパッド３から離れて位置する。このため、ｘ方向において第１ダイパッド３と第２ダイパッド４との間には、パッド隙間２１が設けられている。平面視において、パッド隙間２１は、ｙ方向に沿って延びている。
【0025】
第１ダイパッド３は、図２および図１０に示すように、第１半導体素子１１および絶縁素子１３が搭載されている。第１ダイパッド３は、第１半導体素子１１と導通しており、先述した第１回路の一要素である。第１ダイパッド３は、平面視において略矩形状である。第１ダイパッド３の厚さ（ｚ方向の寸法）は、たとえば１００μｍ以上３００μｍ以下である。第１ダイパッド３は、第１主面３１、第１裏面３２、第１対向面３３、第１端面３４、および一対の第１側面３５を有する。
【0026】
第１主面３１および第１裏面３２は、図１０および図１１に示すように、ｚ方向において互いに離れて位置する。第１主面３１および第１裏面３２は、ｚ方向において互いに反対側を向く。第１主面３１および第１裏面３２はそれぞれ、略平坦である。第１主面３１と第１裏面３２との間のｚ方向における距離は、たとえば１００μｍ以上３００μｍ以下である。第１半導体素子１１および絶縁素子１３は、図示しない導電性接合材（はんだ、金属ペースト、焼結金属など）により、第１主面３１に接合されている。
【0027】
第１対向面３３、第１端面３４、および一対の第１側面３５の各々は、第１主面３１および第１裏面３２につながり、かつｚ方向において第１主面３１および第１裏面３２に挟まれている。図２、図１０および図１１に示すように、第１対向面３３は、ｘ方向において第２ダイパッド４に対向している。第１対向面３３は、第１主面側凹部３３１、第１裏面側凹部３３２、第１主面側突起部３３３、第１裏面側突起部３３４および第１中間突起部３３５を含む。
【0028】
第１主面側凹部３３１は、図１１に示すように、第１主面３１および第１裏面側凹部３３２につながる部位である。ｙ方向に沿って視て、第１主面側凹部３３１は、第１ダイパッド３の内方に窪み、かつ湾曲している。
【0029】
第１裏面側凹部３３２は、図１１に示すように、第１裏面３２および第１主面側凹部３３１につながる部位である。ｙ方向に沿って視て、第１裏面側凹部３３２は、第１ダイパッド３の内方に窪み、かつ湾曲している。これにより、第１対向面３３は、ｚ方向に並んだ２つの凹部（第１主面側凹部３３１および第１裏面側凹部３３２）を含む構成となっている。図１１に示すように、第１裏面側凹部３３２のｚ方向の寸法ｔ３３２は、第１主面側凹部３３１のｚ方向の寸法ｔ３３１よりも大きい。寸法ｔ３３１に対する寸法ｔ３３２の比率（ｔ３３２／ｔ３３１）は、１以上２以下である。
【0030】
第１主面側突起部３３３は、図１１に示すように、第１主面３１と第１主面側凹部３３１とによって形成された部位である。ｙ方向に沿って視て、第１主面側突起部３３３の角度α１は、たとえば７０°以上８０°以下である。図１１に示すように、角度α１は、ｙ方向に沿って視た第１主面側突起部３３３の先端を頂点Ｐ１１として、当該頂点Ｐ１１と、当該頂点Ｐ１１から延びる２つの半直線とによって決定される角度である。ｙ方向に沿って視て、２つの半直線のうちの一方は、第１主面３１に位置する点であり、かつ頂点Ｐ１１から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。ｙ方向に沿って視て、２つの半直線のうちの他方は、第１主面側凹部３３１に位置する点であり、かつ頂点Ｐ１１から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。理解の便宜上、図１１において、頂点Ｐ１１を黒丸で示し、かつ２つの半直線が通過する各点を×印で示している。
【0031】
第１裏面側突起部３３４は、図１１に示すように、第１裏面３２と第１裏面側凹部３３２とによって形成された部位である。ｙ方向に沿って視て、第１裏面側突起部３３４の角度β１は、先述の角度α１よりも小さい。角度β１は、たとえば６０°以上８０°以下である。図１１に示すように、角度β１は、ｙ方向に沿って視た第１裏面側突起部３３４の先端を頂点Ｐ１２として、当該頂点Ｐ１２と、当該頂点Ｐ１２から延びる２つの半直線とによって決定される角度である。ｙ方向に沿って視て、２つの半直線のうちの一方は、第１裏面３２に位置する点であり、かつ頂点Ｐ１２から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。ｙ方向に沿って視て、２つの半直線のうちの他方は、第１裏面側凹部３３２に位置する点であり、かつ頂点Ｐ１２から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。理解の便宜上、図１１において、頂点Ｐ１２を黒丸で示し、かつ２つの半直線が通過する各点を×印で示している。
【0032】
第１中間突起部３３５は、図１１に示すように、第１主面側凹部３３１と第１裏面側凹部３３２とによって形成された部位である。ｙ方向に沿って視て、第１中間突起部３３５の角度γ１は、先述の角度α１と、先述の角度β１との総和（α１＋β１）以上の大きさであり、たとえば１６０°以上１８０°以下である。図１１に示すように、角度γ１は、ｙ方向に沿って視た第１中間突起部３３５の先端を頂点Ｐ１３として、当該頂点Ｐ１３と、当該頂点Ｐ１３から延びる２つの半直線とによって決定される角度である。ｙ方向に沿って視て、２つの半直線のうちの一方は、第１主面側凹部３３１に位置する点であり、かつ頂点Ｐ１３から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。ｙ方向に沿って視て、２つの半直線のうちの他方は、第１裏面側凹部３３２に位置する点であり、かつ頂点Ｐ１３から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。理解の便宜上、図１１において、頂点Ｐ１３を黒丸で示し、かつ２つの半直線が通過する各点を×印で示している。
【0033】
図１１に示す例では、第１主面側突起部３３３、第１裏面側突起部３３４および第１中間突起部３３５のうち、第１主面側突起部３３３が、ｘ方向において、第２ダイパッド４に最も接近する。よって、ｘ方向において、第１主面側突起部３３３は、第１裏面側突起部３３４および第１中間突起部３３５よりも、第２ダイパッド４寄りに位置する。また、第１中間突起部３３５は、ｘ方向において、第１主面側突起部３３３および第１裏面側突起部３３４のそれぞれよりも第２ダイパッド４から離れた位置にある。図１１に示す例とは異なり、第１中間突起部３３５は、ｘ方向において、第１主面側突起部３３３よりも第２ダイパッド４から離れた位置にあり、かつ、ｘ方向において第１裏面側突起部３３４よりも第２ダイパッド４寄りに位置する。
【0034】
第１端面３４は、図２に示すように、ｘ方向において第１対向面３３から離れて位置する。第１端面３４は、ｘ方向において第１対向面３３とは反対側を向く。第１端面３４は、たとえば略平坦である。なお、第１端面３４は、第１対向面３３と同様に、ｚ方向に並ぶ２つの凹部を含んでいてもよい。
【0035】
一対の第１側面３５は、図２に示すように、ｙ方向において互いに離れて位置する。一対の第１側面３５は、ｙ方向において互いに反対側を向く。一対の第１側面３５はそれぞれ、たとえば略平坦である。なお、一対の第１側面３５はそれぞれ、第１対向面３３と同様に、ｚ方向に並ぶ２つの凹部を含んでいてもよい。一対の第１側面３５の各々は、平面視においてｘ方向に沿って延びている。
【0036】
【0037】
一対の第１遠方角部３６１は、図２に示すように、第１ダイパッド３の平面視における四隅のうち、ｘ方向において第２ダイパッド４から最も遠くに位置する２つの隅に相当する。平面視において、一対の第１遠方角部３６１の各々は、第１端面３４と、一対の第１側面３５のいずれかにより形成された部位である。平面視において、一対の第１遠方角部３６１の各々は、曲線であって、たとえば単曲線で構成されている。単曲線とは、曲率半径が一定の円弧である。平面視において、一対の第１遠方角部３６１の各々の曲率半径ｒ１１は、たとえば２０μｍ以上８０μｍ以下である。平面視において、一対の第１遠方角部３６１の各々は、曲線ではなく、略直角に形成されていてもよい。さらに曲率半径ｒ１１は、平面視における第１ダイパッド３の大きさにより適宜変更されうる。
【0038】
一対の第１近方角部３６２は、図２に示すように、第１ダイパッド３の平面視における四隅のうち、ｘ方向において第２ダイパッド４から最も近くに位置する２つの隅に相当する。一対の第１近方角部３６２は、一対の第１端部３６２Ａを個別に含む。平面視において、一対の第１近方角部３６２の各々は、ｙ方向において当該第１端部３６２Ａに向かうほど、ｘ方向において第２ダイパッド４から遠ざかる。したがって、一対の第１近方角部３６２の各々において、当該第１端部３６２Ａは、第２ダイパッド４からｘ方向に最も離れて位置する。図３に示すように、一対の第１近方角部３６２の各々は、曲線であって、たとえば単曲線で構成されている。平面視において、一対の第１近方角部３６２の各々の曲率半径ｒ１２は、一対の第１遠方角部３６１の各々の曲率半径ｒ１１よりも大きい。平面視において、一対の第１近方角部３６２の各々の曲率半径ｒ１２は、たとえば６０μｍ以上２４０μｍ以下（好ましくは１２０μｍ）である。曲率半径ｒ１２は、平面視における第１ダイパッド３の大きさにより適宜変更されうる。半導体装置Ａ１において、一対の第１近方角部３６２は、意図的に形成されたものである。
【0039】
図２および図３に示すように、平面視において、一対の第１端部３６２Ａを結ぶ線分は、ｘ方向において絶縁素子１３よりも第２ダイパッド４寄りに位置する。この他、平面視において、当該線分は、絶縁素子１３に重なっていてもよい。
【0040】
第１近方端縁３６３は、図２に示すように、第１主面３１の周縁３６のうち、第２ダイパッド４から最も近くに位置する。第１近方端縁３６３は、ｙ方向に沿って延びている。第１近方端縁３６３は、当該第１近方端縁３６３のｙ方向の両端において一対の第１近方角部３６２につながっている。第１近方端縁３６３は、先述の第１主面側突起部３３３に含まれる要素である。第１近方端縁３６３には、ｘ方向において第１ダイパッド３の内方に窪む区間が形成されていてもよい。
【0041】
図２および図３に示すように、平面視において、第１ダイパッド３は、絶縁素子１３から第２ダイパッド４に向けて突出した部分を含む。当該部分のｘ方向の寸法は、絶縁素子１３のｚ方向の寸法の０．３倍以上３倍以下（好ましくは１倍）である。
【0042】
半導体装置Ａ１においては、一対の第１遠方角部３６１、および一対の第１近方角部３６２の各々は、平面視において単曲線で構成された例を示したが、これに限定されない。たとえば、これらの図に示す例とは異なり、単曲線で構成された部分と、緩和曲線で構成された部分とを含んでいてもよい。緩和曲線は、曲率が徐々に減少する曲線であり、単曲線と直線とを滑らかにつなぐ曲線である。この他、複合曲線で構成されていてもよい。複合曲線は、同じ方向に曲がり、かつ異なった半径を持つ２つ以上の円弧で構成される曲線であり、円弧同士が適宜共通の接線、または摺り付け曲線でつながっている。
【0043】
第２ダイパッド４は、図２および図１０に示すように、第２半導体素子１２が搭載されている。第２ダイパッド４は、第２半導体素子１２と導通しており、先述した第２回路の一要素である。第２ダイパッド４は、平面視において略矩形状である。第１ダイパッド３と第２ダイパッド４とは、互いに離間しつつ、ｘ方向に並んでいる。図２に示す例では、第２ダイパッド４は、たとえば第１ダイパッド３のｘ方向側に配置されている。第１ダイパッド３と第２ダイパッド４とは、ガルバニック絶縁されている。第２ダイパッド４の厚さ（ｚ方向の寸法）は、たとえば１００μｍ以上３００μｍ以下である。第２ダイパッド４は、第２主面４１、第２裏面４２、第２対向面４３、第２端面４４、および一対の第２側面４５を有する。
【0044】
第２主面４１および第２裏面４２は、図１０および図１１に示すように、ｚ方向において互いに離れて位置する。第２主面４１および第２裏面４２は、ｚ方向において互いに反対側を向く。第２主面４１および第２裏面４２の各々は、略平坦である。第２主面４１と第２裏面４２との間のｚ方向の距離は、たとえば１００μｍ以上３００μｍ以下である。さらに、第１ダイパッド３の厚さと、第２ダイパッド４の厚さとの各々は、パッド隙間２１の長さの０．２倍以上１．２倍以下である。第２半導体素子１２は、図示しない導電性接合材（たとえば、はんだ、金属ペースト、あるいは、焼結金属など）により、第２主面４１に接合されている。
【0045】
第２対向面４３、第２端面４４、および一対の第２側面４５の各々は、第２主面４１および第２裏面４２につながり、かつｚ方向において第２主面４１および第２裏面４２に挟まれている。図２、図１０および図１１に示すように、第２対向面４３は、第１ダイパッド３の第１対向面３３に対向している。第２対向面４３は、第２主面側凹部４３１、第２裏面側凹部４３２、第２主面側突起部４３３、第２裏面側突起部４３４および第２中間突起部４３５を含む。
【0046】
第２主面側凹部４３１は、図１１に示すように、第２主面４１および第２裏面側凹部４３２につながる部位である。ｙ方向に沿って視て、第２主面側凹部４３１は、第２ダイパッド４の内方に窪み、かつ湾曲している。
【0047】
第２裏面側凹部４３２は、図１１に示すように、第２裏面４２と第２主面側凹部４３１とにつながる部位である。ｙ方向に沿って視て、第２裏面側凹部４３２は、第２ダイパッド４の内方に窪み、かつ湾曲している。これにより、第２対向面４３は、ｚ方向に並んだ２つの凹部（第２主面側凹部４３１および第２裏面側凹部４３２）を含む構成となっている。図１１に示すように、第２裏面側凹部４３２のｚ方向の寸法ｔ４３２は、第２主面側凹部４３１のｚ方向の寸法ｔ４３１よりも大きい。寸法ｔ４３１に対する寸法ｔ４３２の比率（ｔ４３２／ｔ４３１）は、１以上２以下である。
【0048】
第２主面側突起部４３３は、図１１に示すように、第２主面４１と第２主面側凹部４３１とによって形成された部位である。ｙ方向に沿って視て、第２主面側突起部４３３の角度α２は、たとえば７０°以上８０°以下である。図１１に示すように、角度α２は、ｙ方向に沿って視た第２主面側突起部４３３の先端を頂点Ｐ２１として、当該頂点Ｐ２１と、当該頂点Ｐ２１から延びる２つの半直線とによって決定される角度である。ｙ方向に沿って視て、２つの半直線のうちの一方は、第２主面４１に位置する点であり、かつ頂点Ｐ２１から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。ｙ方向に沿って視て、２つの半直線のうちの他方は、第２主面側凹部４３１に位置する点であり、かつ頂点Ｐ２１から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。理解の便宜上、図１１において、頂点Ｐ２１を黒丸で示し、かつ２つの半直線が通過する各点を×印で示している。
【0049】
第２裏面側突起部４３４は、図１１に示すように、第２裏面４２と第２裏面側凹部４３２とによって形成された部位である。ｙ方向に沿って視て、第２裏面側突起部４３４の角度β２は、先述の角度α２よりも小さい。角度β２は、たとえば６０°以上８０°以下である。図１１に示すように、角度β１は、ｙ方向に沿って視た第２裏面側突起部４３４の先端を頂点Ｐ２２として、当該頂点Ｐ２２と、当該頂点Ｐ２２から延びる２つの半直線によって決定される角度である。ｙ方向に沿って視て、２つの半直線のうちの一方は、第２裏面４２に位置する点であり、かつ頂点Ｐ２２から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。ｙ方向に沿って視て、２つの半直線のうちの他方は、第２裏面側凹部４３２に位置する点であり、かつ頂点Ｐ２２から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。理解の便宜上、図１１において、頂点Ｐ２２を黒丸で示し、かつ２つの半直線が通過する各点を×印で示している。
【0050】
第２中間突起部４３５は、図１１に示すように、第２主面側凹部４３１と第２裏面側凹部４３２とによって形成された部位である。ｙ方向に沿って視て、第２中間突起部４３５の角度γ２は、先述の角度α２と、先述の角度β２との総和（α２＋β２）以上の大きさであり、たとえば１６０°以上１８０°以下である。図１１に示すように、角度γ２は、ｙ方向に沿って視た第２中間突起部４３５の先端を頂点Ｐ２３として、当該頂点Ｐ２３と、当該頂点Ｐ２３から延びる２つの半直線によって決定される角度である。ｙ方向に沿って視て、２つの半直線のうちの一方は、第２主面側凹部４３１に位置する点であり、かつ頂点Ｐ２３から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。ｙ方向に沿って視て、２つの半直線のうちの他方は、第２裏面側凹部４３２に位置する点であり、かつ頂点Ｐ２３から直線距離で２０μｍ以上４０μｍ以下（標準３０μｍ）離れた点を通過する。理解の便宜上、図１１において、頂点Ｐ２３を黒丸で示し、かつ２つの半直線が通過する各点を×印で示している。
【0051】
図１１に示す例では、第２主面側突起部４３３、第２裏面側突起部４３４および第２中間突起部４３５のうち、第２主面側突起部４３３が、ｘ方向において第１ダイパッド３から最も近くに位置する。よって、ｘ方向において、第２主面側突起部４３３は、第２裏面側突起部４３４および第２中間突起部４３５よりも第１ダイパッド３に寄って位置する。また、第２中間突起部４３５は、ｘ方向において、第２主面側突起部４３３よりも第１ダイパッド３から離れた位置にあり、かつ、ｘ方向において、第２裏面側突起部４３４よりも第１ダイパッド３に寄って位置する。図１１に示す例とは異なり、第２中間突起部４３５は、ｘ方向において、第２主面側突起部４３３および第２裏面側突起部４３４のそれぞれよりも第１ダイパッド３から離れた位置にある。
【0052】
図１１に示すように、ｙ方向に沿って視て、第１裏面３２と第２裏面４２との離間距離ｄ２は、第１主面３１と第２主面４１との離間距離ｄ１よりも大きい。ここで、離間距離ｄ１は、第１対向面３３の第１主面側突起部３３３と、第２対向面４３の第２主面側突起部４３３とのｘ方向の間隔に相当する。離間距離ｄ２は、第１対向面３３の第１裏面側突起部３３４と、第２対向面４３の第２裏面側突起部４３４とのｘ方向の間隔に相当する。したがって、第１主面側突起部３３３と第２主面側突起部４３３とのｘ方向の間隔は、第１裏面側突起部３３４と第２裏面側突起部４３４とのｘ方向の間隔よりも小さい。離間距離ｄ１は、２５０μｍ以上５００μｍ以下である。離間距離ｄ２は、２５０μｍ以上５００μｍ以下であり、かつ離間距離ｄ１より大である。
【0053】
第２端面４４は、図２に示すように、ｘ方向において、第２対向面４３と離間している。第２端面４４は、ｘ方向において、第１ダイパッド３と反対側を向いており、半導体装置Ａ１では、ｘ方向を向く。第２端面４４は、たとえば略平坦である。なお、第２端面４４は、第２対向面４３と同様に、ｚ方向に並ぶ２つの凹部を含んでいいてもよい。
【0054】
一対の第２側面４５は、図２に示すように、ｙ方向において、互いに離間している。一対の第２側面４５の一方は、ｙ方向を向き、一対の第２側面４５の他方は、ｙ方向を向く。一対の第２側面４５はそれぞれ、たとえば略平坦である。なお、一対の第２側面４５はそれぞれ、第２対向面４３と同様に、ｚ方向に並ぶ２つの凹部を含んでいてもよい。一対の第２側面４５の各々は、平面視においてｘ方向に沿って延びている。
【0055】
【0056】
一対の第２遠方角部４６１は、図２に示すように、第２ダイパッド４の平面視における四隅のうち、ｘ方向において第１ダイパッド３から最も遠くに位置する２つの隅に相当する。平面視において、一対の第２遠方角部４６１の各々は、第２端面４４と、一対の第２側面４５のいずれかにより形成された部位である。平面視において、一対の第２遠方角部４６１の各々は、曲線であって、たとえば単曲線で構成されている。単曲線とは、曲率半径が一定の円弧である。一対の第２遠方角部４６１の各々の曲率半径ｒ２１は、たとえば２０μｍ以上８０μｍ以下である。平面視において、一対の第２遠方角部４６１の各々は、曲線ではなく、略直角に形成されていてもよい。さらに曲率半径ｒ２１は、平面視における第２ダイパッド４の大きさにより適宜変更されうる。
【0057】
一対の第２近方角部４６２は、図２に示すように、第２ダイパッド４の平面視における四隅のうち、ｘ方向において第１ダイパッド３から最も近くに位置する２つの隅に相当する。一対の第２近方角部４６２は、一対の第２端部４６２Ａを個別に含む。平面視において、一対の第２近方角部４６２の各々は、ｙ方向において当該第２端部４６２Ａに向かうほど、ｘ方向において第１ダイパッド３から遠ざかる。したがって、一対の第２近方角部４６２の各々において、当該第２端部４６２Ａは、第１ダイパッド３からｘ方向に最も離れて位置する。図３に示すように、一対の第２近方角部４６２の各々は、曲線であって、たとえば単曲線で構成されている。平面視において、一対の第２近方角部４６２の各々の曲率半径ｒ２２は、一対の第２遠方角部４６１の各々の曲率半径ｒ２１よりも大きい。一対の第２近方角部４６２の各々の曲率半径ｒ２２は、たとえば６０μｍ以上２４０μｍ以下（好ましくは１２０μｍ）である。曲率半径ｒ２２は、平面視における第２ダイパッド４の大きさにより適宜変更されうる。半導体装置Ａ１において、一対の第２近方角部４６２は、意図的に形成されたものである。
【0058】
図２および図３に示すように、平面視において、一対の第２端部４６２Ａを結ぶ線分は、ｘ方向において第２半導体素子１２に重なっている。この他、平面視において、当該線分は、第２半導体素子１２よりも第１ダイパッド３寄りに位置していてもよい。
【0059】
第２近方端縁４６３は、図２に示すように、第２主面４１の周縁４６のうち、第１ダイパッド３から最も近くに位置する。第２近方端縁４６３は、ｙ方向に沿って延びている。平面視において、第２近方端縁４６３は、第１近方端縁３６３に対して略平行である。第２近方端縁４６３は、当該第２近方端縁４６３のｙ方向の両端において一対の第２近方角部４６２につながっている。第２近方端縁４６３は、先述の第２主面側突起部４３３に含まれる要素である。第２近方端縁４６３には、ｘ方向において第２ダイパッド４の内方に窪む区間が形成されていてもよい。
【0060】
図２、図３および図５に示す例では、一対の第２遠方角部４６１、および一対の第２近方角部４６２はそれぞれ、単曲線で構成された例を示したが、これに限定されない。たとえば、これらの図に示す例とは異なり、単曲線で構成された部分と、緩和曲線で構成された部分とを含んでいてもよい。この他、複合曲線で構成されていてもよい。
【0061】
複数の第１端子５１は、インバータ装置などの配線基板に接合されることで、半導体装置Ａ１と前記配線基板との導電経路を構成する部材である。複数の第１端子５１の少なくともいずれかは、第１半導体素子１１に導通している。複数の第１端子は、先述した第１回路の一要素である。図１、図２および図８に示すように、複数の第１端子５１は、互いに離間しつつ、ｙ方向に沿って配列されている。複数の第１端子５１は、封止樹脂７（後述の第１側面７３）からそれぞれｘ方向（ｘ方向）に延出するように露出している。複数の第１端子５１はいずれも、第２ダイパッド４よりもｘ方向側に位置する。また、複数の第１端子５１はいずれも、平面視において、第１近方端縁３６３よりもｘ方向側に位置する。複数の第１端子５１は、複数の第１中間端子５１１、一対の第１側端子５１２、および一対の第１支持端子５１３を含む。
【0062】
複数の第１中間端子５１１は、図２および図８に示すように、一対の第１側端子５１２に挟まれて配列されている。複数の第１中間端子５１１はそれぞれ、図２に示すように、リード部５１１Ａおよびパッド部５１１Ｂを含む。
【0063】
リード部５１１Ａは、ｘ方向に沿って延びた長矩形状の部位である。リード部５１１Ａは、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とがある。図６および図７に示すように、リード部５１１Ａのうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５１１Ａのうち封止樹脂７から露出した部分には、めっき処理が施されていてもよい。当該めっき処理により形成されるめっき層は、たとえばはんだなどのＳｎを含む合金からなり、封止樹脂７から露出した部分を覆う。当該めっき層は、はんだ接合によって半導体装置Ａ１をインバータ装置の配線基板に表面実装させる際に、当該露出した部分へのはんだの付着を良好なものにしつつ、はんだ接合に起因した当該露出した部分の浸食を防止する。
【0064】
パッド部５１１Ｂは、リード部５１１Ａにつながり、かつ、ｙ方向においてリード部５１１Ａよりも幅広の矩形状の部位である。パッド部５１１Ｂの上面（ｚ方向を向く面）には、めっき処理が施されていてもよい。当該めっき処理により形成されるめっき層は、たとえばＡｇを含む金属からなり、パッド部５１１Ｂの上面を覆う。当該めっき層は、後述の第１ワイヤ６１の接合強度を高めつつ、第１ワイヤ６１のワイヤボンディング時の衝撃からリードフレーム８１（後述）を保護する。パッド部５１１Ｂは、全面にわたって封止樹脂７に覆われている。パッド部５１１Ｂは、略平坦である。
【0065】
一対の第１側端子５１２は、ｙ方向において、複数の第１中間端子５１１の両側に配置されている。一対の第１側端子５１２はそれぞれ、図２に示すように、リード部５１２Ａおよびパッド部５１２Ｂを含む。
【0066】
リード部５１２Ａは、ｘ方向に沿って延びた長矩形状の部位である。リード部５１２Ａは、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とがある。図６および図７に示すように、リード部５１２Ａのうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５２１Ａのうち封止樹脂７から露出した部分は、リード部５１１Ａと同様に、めっき層（たとえばはんだなどのＳｎを含む合金）で覆われていてもよい。
【0067】
パッド部５１２Ｂは、リード部５１２Ａにつながり、かつ、ｙ方向においてリード部５１２Ａよりも幅広の部位である。パッド部５１２Ｂの上面（ｚ方向を向く面）は、パッド部５１１Ｂの上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。パッド部５１２Ｂは、全面にわたって封止樹脂７に覆われている。パッド部５１２Ｂは、略平坦である。
【0068】
一対の第１支持端子５１３は、図２および図８に示すように、ｙ方向に離間して配置されている。一対の第１支持端子５１３は、第１ダイパッド３のｙ方向両端に連結されており、第１ダイパッド３を支持する。図２および図８に示すように、一対の第１支持端子５１３は、たとえばｙ方向において一対の第１側端子５１２の両側に配置されている。一対の第１支持端子５１３はそれぞれ、図２に示すように、リード部５１３Ａおよびパッド部５１３Ｂを含む。
【0069】
リード部５１３Ａは、ｘ方向に沿って延びた長矩形状の部位である。リード部５１３Ａは、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とがある。図６および図７に示すように、リード部５１３Ａのうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５１３Ａのうち封止樹脂７から露出した部分は、リード部５１１Ａと同様に、めっき層（たとえばはんだなどのＳｎを含む合金）で覆われていてもよい。リード部５１３Ａのうち封止樹脂７に覆われた部分の長さは、各リード部５１１Ａ，５１２Ａの封止樹脂７に覆われた部分の長さよりも長い。
【0070】
パッド部５１３Ｂは、リード部５１３Ａにつながり、かつ、ｙ方向に延出した部位である。図２に示すように、パッド部５１３Ｂの端部が第１ダイパッド３に連結されている。パッド部５１３Ｂの上面（ｚ方向を向く面）は、パッド部５１１Ｂの上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。パッド部５１３Ｂは、全面にわたって封止樹脂７に覆われている。パッド部５１３Ｂは、略平坦である。
【0071】
複数の第２端子５２は、複数の第１端子５１と同様にインバータ装置などの配線基板に接合されることで、半導体装置Ａ１と前記配線基板との導電経路を構成する部材である。複数の第２端子５２の少なくともいずれかは、第２半導体素子１２に導通している。複数の第２端子は、先述した第２回路の一要素である。図１、図２および図９に示すように、複数の第２端子５２は、互いに離間しつつ、ｙ方向に沿って配列されている。複数の第２端子５２は、封止樹脂７（後述の第２側面７４）からそれぞれｘ方向に延出するように露出している。複数の第２端子５２はそれぞれ、ｘ方向において、第１ダイパッド３よりもｘ方向側に位置する。複数の第２端子５２は、複数の第２中間端子５２１、一対の第２側端子５２２、および一対の第２支持端子５２３を含む。
【0072】
複数の第２中間端子５２１は、図２および図９に示すように、一対の第２側端子５２２に挟まれて配列されている。複数の第２中間端子５２１はそれぞれ、図２に示すように、リード部５２１Ａおよびパッド部５２１Ｂを含む。
【0073】
リード部５２１Ａは、ｘ方向に沿って延びた長矩形状の部位である。リード部５２１Ａは、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とがある。図６および図７に示すように、リード部５２１Ａのうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５２１Ａのうち封止樹脂７から露出した部分には、リード部５１１Ａと同様に、めっき層（たとえばはんだなどのＳｎを含む合金）が形成されていてもよい。
【0074】
パッド部５２１Ｂは、リード部５２１Ａにつながり、かつ、ｙ方向においてリード部５２１Ａよりも幅広の部位である。パッド部５２１Ｂの上面（ｚ方向を向く面）は、パッド部５１１Ｂの上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。パッド部５２１Ｂは、全面にわたって封止樹脂７に覆われている。パッド部５２１Ｂは、略平坦である。
【0075】
一対の第２側端子５２２は、ｙ方向において、複数の第２中間端子５２１の両側に配置されている。一対の第２側端子５２２はそれぞれ、図２に示すように、リード部５２２Ａおよびパッド部５２２Ｂを含む。
【0076】
リード部５２２Ａは、ｘ方向に沿って延びた長矩形状の部位である。リード部５２２Ａは、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とがある。図６および図７に示すように、リード部５２２Ａのうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５２２Ａのうち封止樹脂７から露出した部分は、リード部５１１Ａと同様に、めっき層（たとえばはんだなどのＳｎを含む合金）で覆われていてもよい。リード部５２２Ａのうち封止樹脂７に覆われた部分の長さは、リード部５２１Ａの封止樹脂７に覆われた部分の長さよりも長い。
【0077】
パッド部５２２Ｂは、リード部５２２Ａにつながり、かつ、ｙ方向においてリード部５２２Ａよりも幅広の部位である。パッド部５２２Ｂの上面（ｚ方向を向く面）は、パッド部５１１Ｂの上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。パッド部５２２Ｂは、全面にわたって封止樹脂７に覆われている。パッド部５２２Ｂは、略平坦である。
【0078】
一対の第２支持端子５２３は、図２および図９に示すように、ｙ方向に離間して配置されている。第２支持端子５２３は、第２ダイパッド４のｙ方向両端に連結されており、第２ダイパッド４を支持する。図２および図９に示すように、ｙ方向において、一対の第２支持端子５２３の内側に、複数の第２中間端子５２１が配列されている。また、ｙ方向において、一対の第２支持端子５２３の外側に、一対の第２側端子５２２がそれぞれ配置されている。一対の第２支持端子５２３はそれぞれ、図２に示すように、リード部５２３Ａ、パッド部５２３Ｂおよび連結部５２３Ｃを含む。
【0079】
リード部５２３Ａは、ｘ方向に沿って延びた長矩形状の部位である。リード部５２３Ａは、封止樹脂７から露出した部分と封止樹脂７に覆われた部分とがある。図６および図７に示すように、リード部５２３Ａのうち封止樹脂７から露出した部分は、ガルウィング状に曲げ加工が施されている。また、リード部５２３Ａのうち封止樹脂７から露出した部分は、リード部５１１Ａと同様に、めっき層（たとえばはんだなどのＳｎを含む合金）で覆われていてもよい。
【0080】
パッド部５２３Ｂは、リード部５２３Ａにつながり、かつ、ｙ方向においてリード部５２３Ａよりも幅広の部位である。パッド部５２３Ｂは、ｘ方向に延出している。パッド部５２３Ｂの上面（ｚ方向を向く面）は、パッド部５１１Ｂの上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。パッド部５２３Ｂは、全面にわたって封止樹脂７に覆われている。パッド部５２３Ｂは、略平坦である。
【0081】
連結部５２３Ｃは、パッド部５２３Ｂにつながり、かつ、ｙ方向に延出した部位である。図２に示すように、連結部５２３Ｃの端部が第２ダイパッド４に連結されている。連結部５２３Ｃの上面（ｚ方向を向く面）は、パッド部５１１Ｂの上面と同様に、めっき層（たとえばＡｇを含む金属）で覆われていてもよい。連結部５２３Ｃは、全面にわたって封止樹脂７に覆われている。
【0082】
図２に示すように、平面視において、導電支持部材２は、第１回路を構成する部位と第２回路を構成する部位との間において、第１ダイパッド３と第２ダイパッド４とが最も接近した関係にある。つまり、第１ダイパッド３と第２ダイパッド４とで最も接近する部分の離間距離が、複数の第１端子５１と第２ダイパッド４とで最も接近する部分の離間距離よりも小さく、かつ、複数の第２端子５２と第１ダイパッド３とで最も接する部分の離間距離のそれぞれよりも小さい。半導体装置Ａ１では、第１近方端縁３６３と第２近方端縁４６３とが、第１ダイパッド３と第２ダイパッド４とで最も接近する２つの部位間となる。このため、第１近方端縁３６３と第２近方端縁４６３との電界強度が最も強くなる。
【0083】
複数の第１ワイヤ６１、複数の第２ワイヤ６２、複数の第３ワイヤ６３、および複数の第４ワイヤ６４は、図２に示すように、導電支持部材２とともに、第１半導体素子１１、第２半導体素子１２、および絶縁素子１３とが所定の機能を果たすための導通経路を構成している。複数の第１ワイヤ６１、複数の第２ワイヤ６２、複数の第３ワイヤ６３、および複数の第４ワイヤ６４の各々の材料は、たとえばＡｕ、ＣｕおよびＡｌのいずれかを含む金属である。
【0084】
複数の第１ワイヤ６１は、図２および図１０に示すように、第１半導体素子１１と、複数の第１端子５１との導通経路を構成する。複数の第１ワイヤ６１によって、第１半導体素子１１は、複数の第１端子５１の少なくともいずれかに導通する。複数の第１ワイヤ６１は、先述した第１回路の一要素である。複数の第１ワイヤ６１の各々は、図２に示すように、第１半導体素子１１の複数の電極１１Ａのいずれかと、複数の第１中間端子５１１のパッド部５１１Ｂ、一対の第１側端子５１２のパッド部５１２Ｂ、および一対の第１支持端子５１３のパッド部５１３Ｂのいずれかとに接合されている。さらに、複数の第１ワイヤ６１の少なくともいずれかは、ｘ方向に対して当該第１ワイヤ６１がなす角度は、ｙ方向に対して当該第１ワイヤ６１がなす角度よりも大である。図２に示すように、複数の第１ワイヤ６１は、特定第１ワイヤ６１Ａを含む。特定第１ワイヤ６１Ａは、後述する第１ゲート痕７９１から最も近くに位置する。ｘ方向に対して特定第１ワイヤ６１Ａがなす角度は、ｙ方向に対して特定第１ワイヤ６１Ａがなす角度よりも大である。複数の第１ワイヤ６１の各々の長さのうち、特定第１ワイヤ６１Ａの長さが最も大である。
【0085】
半導体装置Ａ１においては、図２に示すように、複数の第１中間端子５１１のいずれかのパッド部５１１Ｂと、一対の第１支持端子５１３の各々のパッド部５１３Ｂとには、２つの第１ワイヤ６１が接合されている。当該２つの第１ワイヤ６１は、当該パッド部５１１Ｂおよび当該パッド部５１３Ｂの各々に対して互いに重なった状態で接合されている。これにより、当該パッド部５１１Ｂおよび当該パッド部５１３Ｂの各々に対する当該２つの第１ワイヤ６１の接合状態が、より強固なものとなっている。このことは、半導体装置Ａ１の信頼性の向上に寄与する。
【0086】
複数の第２ワイヤ６２は、図２および図１０に示すように、第２半導体素子１２と、複数の第２端子５２との導通経路を構成する。複数の第２ワイヤ６２によって、第２半導体素子１２は、複数の第２端子５２の少なくともいずれかに導通する。複数の第２ワイヤ６２は、先述した第２回路の一要素である。複数の第２ワイヤ６２の各々は、図２に示すように、第２半導体素子１２の複数の電極１２Ａのいずれかと、複数の第２中間端子５２１のパッド部５２１Ｂ、一対の第２側端子５２２のパッド部５２２Ｂ、および一対の第２支持端子５２３のパッド部５２３Ｂのいずれかとに接合されている。さらに、複数の第２ワイヤ６２の少なくともいずれかは、ｘ方向に対して当該第２ワイヤ６２がなす角度は、ｙ方向に対して当該第２ワイヤ６２がなす角度よりも大である。図２に示すように、複数の第２ワイヤ６２は、特定第２ワイヤ６２Ａを含む。特定第２ワイヤ６２Ａは、後述する第１ゲート痕７９１から最も近くに位置する。ｘ方向に対して特定第２ワイヤ６２Ａがなす角度は、ｙ方向に対して特定第２ワイヤ６２Ａがなす角度よりも大である。複数の第２ワイヤ６２の各々の長さのうち、特定第２ワイヤ６２Ａの長さが最も大である。
【0087】
半導体装置Ａ１においては、図２に示すように、複数の第２中間端子５２１のいずれかのパッド部５２１Ｂと、一対の第２側端子５２２のいずれかのパッド部５２２Ｂと、一対の第２支持端子５２３の各々のパッド部５２３Ｂとには、２つの第２ワイヤ６２が接合されている。当該２つの第２ワイヤ６２は、当該パッド部５２１Ｂ、当該パッド部５２２Ｂおよび当該パッド部５２３Ｂの各々に対して互いに重なった状態で接合されている。これにより、当該パッド部５２１Ｂ、当該パッド部５２２Ｂおよび当該パッド部５２３Ｂの各々に対する当該２つの第２ワイヤ６２の接合状態が、より強固なものとなっている。このことは、半導体装置Ａ１の信頼性の向上に寄与する。
【0088】
複数の第３ワイヤ６３は、図２および図１０に示すように、第１半導体素子１１と絶縁素子１３との導通経路を構成する。複数の第３ワイヤ６３によって、第１半導体素子１１と絶縁素子１３とは互いに導通する。複数の第３ワイヤ６３は、先述した第１回路の一要素である。複数の第３ワイヤ６３の各々は、第１半導体素子１１の電極１１Ａのいずれかと、絶縁素子１３の第１電極１３Ａのいずれかとに接合されている。複数の第３ワイヤ６３は、ｙ方向に沿って配列されている。
【0089】
複数の第４ワイヤ６４は、図２および図１０に示すように、第２半導体素子１２と絶縁素子１３との導通経路を構成する。複数の第４ワイヤ６４によって、第２半導体素子１２と絶縁素子１３とは互いに導通する。複数の第４ワイヤ６４は、先述した第２回路の一要素である。複数の第４ワイヤ６４の各々は、第２半導体素子１２の電極１２Ａのいずれかと、絶縁素子１３の第２電極１３Ｂのいずれかとに接合されている。複数の第４ワイヤ６４は、ｙ方向に沿って配列されている。半導体装置Ａ１においては、複数の第４ワイヤ６４は、パッド隙間２１を跨いでいる。
【0090】
封止樹脂７は、図１に示すように、第１半導体素子１１、第２半導体素子１２、絶縁素子１３、第１ダイパッド３および第２ダイパッド４と、複数の第１端子５１、および複数の第２端子５２の各々の一部とを覆っている。図１０に示すように、封止樹脂７は、さらに複数の第１ワイヤ６１、複数の第２ワイヤ６２、複数の第３ワイヤ６３、および複数の第４ワイヤ６４を覆っている。封止樹脂７は、電気絶縁性を有する。封止樹脂７は、第１ダイパッド３および第２ダイパッド４を互いに絶縁している。封止樹脂７は、たとえば黒色のエポキシ樹脂を含む材料からなる。平面視において、封止樹脂７は、矩形状である。
【0091】
図１、図６、図７および図１０に示すように、封止樹脂７は、第１樹脂部７Ａおよび第２樹脂部７Ｂを含む。第１樹脂部７Ａは、ｚ方向に沿ってパッド隙間２１を貫通するとともに、ｘ方向の寸法がパッド隙間２１と同一である。第１樹脂部７Ａは、ｙ方向に沿って延びている。第２樹脂部７Ｂは、第１樹脂部７Ａのｘ方向の両側に位置し、かつ第１樹脂部７Ａにつながっている。第２樹脂部７Ｂは、ｘ方向において互いに離れて位置する。第１樹脂部７Ａの単位体積当たりの平均空隙量は、第２樹脂部７Ｂの単位体積当たりの平均空隙量よりも小である。
【0092】
【0093】
【0094】
図６～図９に示すように、第１側面７３、第２側面７４、第３側面７５および第４側面７６の各々は、頂面７１および底面７２につながるとともに、ｚ方向において頂面７１と底面７２とに挟まれている。図１、図６および図７に示すように、第１側面７３は、ｘ方向の一方側に位置する、第２側面７４は、ｘ方向の他方側に位置する、第３側面７５および第４側面７６は、ｙ方向において互いに離れて位置し、かつ第１側面７３および第２側面７４につながっている。第１側面７３から、複数の第１端子５１の各々の一部が突出している。第２側面７４から、複数の第２端子５２の各々の一部が突出している。
【0095】
図６～図８に示すように、第１側面７３は、第１領域７３１、第２領域７３２および第３領域７３３を含む。第１領域７３１は、ｚ方向の一端が頂面７１につながり、かつｚ方向の他端が第３領域７３３につながっている。第１領域７３１は、頂面７１に対して傾斜している。第２領域７３２は、ｚ方向の一端が底面７２につながり、かつｚ方向の他端が第３領域７３３につながっている。第２領域７３２は、底面７２に対して傾斜している。第３領域７３３は、ｚ方向の一端が第１領域７３１につながり、かつｚ方向の他端が第２領域７３２につながっている。第３領域７３３は、ｚ方向およびｙ方向の双方に沿っている。平面視において、第３領域７３３は、頂面７１および底面７２よりも外方に位置する。第３領域７３３から、複数の第１端子５１の各々の一部が露出している。
【0096】
図６、図７および図９に示すように、第２側面７４は、第４領域７４１、第５領域７４２および第６領域７４３を含む。第４領域７４１は、ｚ方向の一端が頂面７１につながり、かつｚ方向の他端が第６領域７４３につながっている。第４領域７４１は、頂面７１に対して傾斜している。第５領域７４２は、ｚ方向の一端が底面７２につながり、かつｚ方向の他端が第６領域７４３につながっている。第５領域７４２は、底面７２に対して傾斜している。第６領域７４３は、ｚ方向の一端が第４領域７４１につながり、かつｚ方向の他端が第５領域７４２につながっている。第６領域７４３は、ｚ方向およびｙ方向の双方に沿っている。平面視において、第６領域７４３は、頂面７１および底面７２よりも外方に位置する。第６領域７４３から、複数の第２端子５２の各々の一部が露出している。
【0097】
図７～図９に示すように、第３側面７５は、第７領域７５１、第８領域７５２および第９領域７５３を含む。第７領域７５１は、ｚ方向の一端が頂面７１につながり、かつｚ方向の他端が第９領域７５３につながっている。第７領域７５１は、頂面７１に対して傾斜している。第８領域７５２は、ｚ方向の一端が底面７２につながり、かつｚ方向の他端が第９領域７５３につながっている。第８領域７５２は、底面７２に対して傾斜している。第９領域７５３は、ｚ方向の一端が第７領域７５１につながり、かつｚ方向の他端が第８領域７５２につながっている。第９領域７５３は、ｚ方向およびｙ方向の双方に沿っている。平面視において、第９領域７５３は、頂面７１および底面７２よりも外方に位置する。
【0098】
図７に示すように、第３側面７５には、第１ゲート痕７９１が形成されている。第１ゲート痕７９１は、当該第１ゲート痕７９１を除く第３側面７５の他の領域よりも表面が粗である。第１ゲート痕７９１は、後述する半導体装置Ａ１の製造工程のうち封止樹脂７を形成する工程において、第１ゲート８９１において封止樹脂７を切断することにより現れる。ｙ方向に沿って視て、第１ゲート痕７９１は、パッド隙間２１に重なっている。さらにｙ方向に沿って視て、第１ゲート痕７９１は、ｚ方向において第１ダイパッド３に対して第１半導体素子１１とは反対側に位置する領域を含む。半導体装置Ａ１においては、第１ゲート痕７９１は、第８領域７５２に位置する領域と、第９領域７５３に位置する領域とを含む。第１ゲート痕７９１は、第３側面７５のｘ方向における中央に位置する。
【0099】
図６、図８および図９に示すように、第４側面７６は、第１０領域７６１、第１１領域７６２および第１２領域７６３を含む。第１０領域７６１は、ｚ方向の一端が頂面７１につながり、かつｚ方向の他端が第１２領域７６３につながっている。第１０領域７６１は、頂面７１に対して傾斜している。第１１領域７６２は、ｚ方向の一端が底面７２につながり、かつｚ方向の他端が第１２領域７６３につながっている。第１１領域７６２は、底面７２に対して傾斜している。第１２領域７６３は、ｚ方向の一端が第１０領域７６１につながり、かつｚ方向の他端が第１１領域７６２につながっている。第１２領域７６３は、ｚ方向およびｙ方向の双方に沿っている。平面視において、第１２領域７６３は、頂面７１および底面７２よりも外方に位置する。
【0100】
図６に示すように、第４側面７６には、第２ゲート痕７９２が形成されている。第２ゲート痕７９２は、当該第２ゲート痕７９２を除く第４側面７６の他の領域よりも表面が粗である。第２ゲート痕７９２は、後述する半導体装置Ａ１の製造工程のうち封止樹脂７を形成する工程において、第２ゲート８９２において封止樹脂７を切断することにより現れる。ｙ方向に沿って視て、第２ゲート８９２は、パッド隙間２１に重なっている。さらにｙ方向に沿って視て、第２ゲート８９２は、ｚ方向において第１ダイパッド３に対して第１半導体素子１１とは反対側に位置する領域を含む。半導体装置Ａ１においては、第２ゲート痕７９２は、第１１領域７６２に位置する領域と、第１２領域７６３に位置する領域とを含む。第２ゲート痕７９２は、第４側面７６のｘ方向における中央に位置する。
【0101】
【0102】
図１５に示すように、第１半導体素子１１に構成された回路は、第１送信部１１１、第２送信部１１２、第３受信部１１３、第４受信部１１４、ロジック部１１５、第１低電圧ロックアウト部１１６、外部エラー検出部１１７、およびトランジスタＮａ，Ｎｂを含む。トランジスタＮａ，Ｎｂの各々は、ｎチャンネル型ＭＯＳＦＥＴである。
【0103】
図１５に示すように、第２半導体素子１２に構成された回路は、第１受信部１２１、第２受信部１２２、第３送信部１２３、第４送信部１２４、ロジック部１２５、ドライバ部１２６、第２低電圧ロックアウト部２７、過電流検出部２８、ＯＣＰ（Over Current Protection）タイマ２９、トランジスタＰ１，Ｐ２、トランジスタＮ１，Ｎ２，Ｎ３、およびＳＲフリップフロップＦＦを含む。トランジスタＰ１，Ｐ２の各々は、ｐチャンネル型ＭＯＳＦＥＴである。トランジスタＮ１，Ｎ２，Ｎ３の各々は、ｎチャンネル型ＭＯＳＦＥＴである。
【0104】
図１５に示すように、絶縁素子１３に構成された回路は、第１トランス１３１、第２トランス１３２、第１トランス１３１および第４トランス１３４を含む。
【0105】
第１送信部１１１は、ロジック部１１５から入力されるスイッチ制御信号Ｓ１を第１トランス１３１経由で第１受信部１２１に送信する手段である。第２送信部１１２は、ロジック部１１５から入力されるスイッチ制御信号Ｓ２を第２トランス１３２経由で第２受信部１２２に送信する手段である。第３受信部１１３は、第３送信部１２３から第３トランス１３３経由で入力されるウォッチドッグ信号Ｓ３を受信してロジック部１１５に伝達する手段である。第４受信部１１４は、第４送信部１２４から第４トランス１３４経由で入力されるドライバ異常信号Ｓ４を受信してロジック部１１５に伝達する手段である。
【0106】
ロジック部１１５は、ＥＣＵ９０との間で、各種信号（ＩＮ、ＲＳＴ、ＦＬＴ、ＯＣＰＯＵＴ）のやり取りを行うとともに、第１送信部１１１、第２送信部１１２、第３受信部１１３および第４受信部１１４を用いて、第２半導体素子１２との間で、各種信号（Ｓ１～Ｓ４）のやり取りを行う手段である。
【0107】
ロジック部１１５は、入力信号ＩＮがハイレベルであるときには、出力信号ＯＵＴをハイレベルとするようにスイッチ制御信号Ｓ１，Ｓ２を生成し、逆に、入力信号ＩＮがローレベルであるときには、出力信号ＯＵＴをローレベルとするようにスイッチ制御信号Ｓ１，Ｓ２を生成する。より具体的に述べると、ロジック部１１５は、入力信号ＩＮのポジティブエッジ（ローレベルからハイレベルへの立ち上がりエッジ）を検出してスイッチ制御信号Ｓ１にパルスを立てる一方、入力信号ＩＮのネガティブエッジ（ハイレベルからローレベルへの立ち下がりエッジ）を検出してスイッチ制御信号Ｓ２にパルスを立てる。
【0108】
ロジック部１１５は、リセット信号ＲＳＴがローレベルであるときには、出力信号ＯＵＴの生成動作をディセーブルとするように、すなわち、出力信号ＯＵＴをローレベルで固定するようにスイッチ制御信号Ｓ１，Ｓ２を生成し、逆に、リセット信号ＲＳＴがハイレベルであるときには、出力信号ＯＵＴの生成動作をイネーブルとするように、すなわち、出力信号ＯＵＴを入力信号ＩＮに応じた論理レベルとするようにスイッチ制御信号Ｓ１，Ｓ２を生成する。なお、リセット信号ＲＳＴが所定時間（たとえば５００ｎｓ）にわたってローレベルに維持された場合、ロジック部１１５は、過電流検出部１２８による保護動作を復帰させるようにスイッチ制御信号Ｓ１，Ｓ２を生成する。
【0109】
ロジック部１１５は、半導体装置Ａ１の正常時には、トランジスタＮａをオフとして、第１状態信号ＦＬＴをオープン（抵抗Ｒ１によるプルアップ状態）とし、半導体装置Ａ１の異常時（第１半導体素子１１側での低電圧異常やスイッチ制御信号Ｓ１，Ｓ２のトランス伝達異常、またはＥＲＲＩＮ信号異常が検出された時）には、トランジスタＮａをオンとして、第１状態信号ＦＬＴをローレベルとする。このような構成であれば、ＥＣＵ９０は、第１状態信号ＦＬＴを監視することにより、半導体装置Ａ１の状態を把握することが可能となる。なお、第１半導体素子１１側での低電圧異常については、第１低電圧ロックアウト部１１６での検知結果に基づいて判断すればよく、また、スイッチ制御信号Ｓ１，Ｓ２のトランス伝達異常については、入力信号ＩＮ（スイッチ制御信号Ｓ１，Ｓ２）とウォッチドッグ信号Ｓ３との比較結果に基づいて判断すればよい。また、ＥＲＲＩＮ信号異常については、外部エラー検出部１１７の出力結果に基づいて判断すればよい。
【0110】
ロジック部１１５は、半導体装置Ａ１の正常時には、トランジスタＮｂをオフとして、第２状態信号ＯＣＰＯＵＴをオープン（抵抗Ｒ２によるプルアップ状態）とし、半導体装置Ａ１の異常時（第２半導体素子１２側での低電圧異常やハイサイドスイッチＳＷＨに流れるモータ駆動電流の過電流が検出された時）には、トランジスタＮｂをオンとして、第２状態信号ＯＣＰＯＵＴをローレベルとする。このような構成であれば、ＥＣＵ９０は、第２状態信号ＯＣＰＯＵＴを監視することにより、半導体装置Ａ１の状態を把握することが可能となる。なお、第２半導体素子１２側での低電圧異常やハイサイドスイッチＳＷＨに流れるモータ駆動電流の過電流については、ドライバ異常信号Ｓ４に基づいて判断すればよい。
【0111】
第１低電圧ロックアウト部１１６は、第１電源電圧ＶＣＣ１が低電圧状態であるか否かを監視し、当該監視結果をロジック部１１５に伝達する手段である。
【0112】
外部エラー検出部１１７は、抵抗Ｒ３と抵抗Ｒ４の接続ノードからＥＲＲＩＮ端子に入力される電圧（監視対象となるアナログ電圧を抵抗分割して得られる分圧電圧）と所定の閾値電圧とを比較し、その比較結果をロジック部１１５に伝達する手段である。
【0113】
第１受信部１２１は、第１送信部１１１から第１トランス１３１経由で入力されるスイッチ制御信号Ｓ１を受信してＳＲフリップフロップＦＦのセット入力端（Ｓ）に伝達する手段である。第２受信部１２２は、第２送信部１１２から第２トランス１３２経由で入力されるスイッチ制御信号Ｓ２を受信してＳＲフリップフロップＦＦのリセット入力端（Ｒ）に伝達する手段である。第３送信部１２３は、ロジック部１２５から入力されるウォッチドッグ信号Ｓ３を第３トランス１３３経由で第３受信部１１３に送信する手段である。第４送信部１２４は、ロジック部２５から入力されるドライバ異常信号Ｓ４を第４トランス１３４経由で第２受信部１４に送信する手段である。
【0114】
ＳＲフリップフロップＦＦは、セット入力端（Ｓ）に入力されるスイッチ制御信号Ｓ１のパルスエッジをトリガとして出力信号をハイレベルにセットし、リセット入力端（Ｒ）に入力されるスイッチ制御信号Ｓ２のパルスエッジをトリガとして出力信号をローレベルにリセットする。すなわち、上記の出力信号は、ＥＣＵ９０からロジック部１１５に入力される入力信号ＩＮと同一信号となる。なお、上記の出力信号は、ＳＲフリップフロップＦＦの出力端（Ｑ）からロジック部１２５に送出される。
【0115】
ロジック部１２５は、ＳＲフリップフロップＦＦの出力信号（入力信号ＩＮと同一信号）に基づいて、ドライバ部１２６の駆動信号を生成する。
【0116】
ロジック部１２５は、第２低電圧ロックアウト部１２７および過電流検出部１２８での検知結果に基づいて、低電圧異常や過電流が生じていると判断した場合、その旨を異常検知信号でドライバ部１２６に伝達するとともに、ドライバ異常信号Ｓ４でロジック部１１５にも伝達する。このような構成とすることにより、第２半導体素子１２に異常が生じた場合でも、ドライバ部１２６は速やかに保護動作を行うことが可能となり、ロジック部１１５はＥＣＵ９０への異常通知動作（第２状態信号ＯＣＰＯＵＴのローレベル遷移）を行うことが可能となる。なお、ロジック部１２５は、過電流保護動作後、所定時間が経過した時点で過電流保護動作からの自動復帰を行う機能を有する。
【0117】
ロジック部１２５は、ＳＲフリップフロップＦＦの出力信号をそのままウォッチドッグ信号Ｓ３として第３送信部１２３に出力する。このように、第２半導体素子１２から第１半導体素子１１に向けてウォッチドッグ信号Ｓ３を返信する構成であれば、ロジック部１１５において、第１半導体素子１１に入力された入力信号ＩＮと、これに対して第２半導体素子１２から返信されたウォッチドッグ信号Ｓ３を比較することにより、トランス伝達異常の有無を判定することが可能となる。
【0118】
ドライバ部１２６は、ロジック部１２５から入力される駆動信号に基づいて、トランジスタＰ１とトランジスタＮ１のオン／オフ制御を行い、トランジスタＰ１とトランジスタＮ１との接続ノードから出力信号ＯＵＴを出力する手段である。出力信号ＯＵＴは、トランジスタＱ１およびＱ２から成る駆動回路を介して、ハイサイドスイッチＳＷＨに入力されている。上記の駆動回路は、出力信号ＯＵＴにハイサイドスイッチＳＷＨの駆動能力を持たせるべく、出力信号ＯＵＴの立ち上がり／立ち下がり時間（スルーレート）を調整する手段である。なお、出力信号ＯＵＴがハイレベルであるときには、ハイサイドスイッチＳＷＨがオンとされ、逆に、出力信号ＯＵＴがローレベルであるときには、ハイサイドスイッチＳＷＨがオフとされる。
【0119】
ドライバ部１２６は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）がローレベルとなったとき、ハイサイドスイッチＳＷＨのゲートからＣＬＡＭＰ端子を介して電荷（ミラー電流）を吸い込むように、トランジスタＮ２をオンとする機能（アクティブミラークランプ機能）を有する。このような構成とすることにより、ハイサイドスイッチＳＷＨをオフする際には、上記の駆動回路で設定されるスルーレートに依ることなく、トランジスタＮ２を介してハイサイドスイッチＳＷＨのゲート電位を速やかにローレベルへ立ち下げることが可能となる。
【0120】
ドライバ部１２６は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）がハイレベルとなったとき、ＣＬＡＭＰ端子を介してハイサイドスイッチＳＷＨのゲートを第２電源電圧ＶＣＣ２にクランプするように、トランジスタＰ２をオンとする機能（ショートサーキットクランプ機能）を有する。このような構成とすることにより、ハイサイドスイッチＳＷＨをオンする際、ハイサイドスイッチＳＷＨのゲート電位が第２電源電圧ＶＣＣ２よりも高電位まで上昇することはなくなる。
【0121】
ドライバ部１２６は、ロジック部１２５から入力される異常検知信号に基づいて保護動作を行う必要があると判断した場合、トランジスタＰ１，Ｐ２およびトランジスタＮ１，Ｎ２をいずれもオフとする一方、トランジスタＮ３をオンとする機能（スローオフ機能）を有する。このようなスイッチ制御により、保護動作時には、ハイサイドスイッチＳＷＨのゲートから抵抗Ｒ５を介して、通常動作時よりも緩やかに電荷を引き抜くことができる。このような構成とすることにより、保護動作時にモータ電流が瞬断されることを回避できるので、モータコイルの逆起電力によって生じるサージを抑制することが可能となる。なお、抵抗Ｒ５の抵抗値を適宜選択することにより、保護動作時の立ち下がり時間を任意に調整することができる。
【0122】
第２低電圧ロックアウト部１２７は、第２電源電圧ＶＣＣ２が低電圧状態であるか否かを監視し、当該監視結果をロジック部１２５に伝達する手段である。
【0123】
過電流検出部１２８は、抵抗Ｒ７と抵抗Ｒ８の接続ノードからＯＣＰ／ＤＥＳＡＴＩＮ端子に入力される電圧（ダイオードＤ１のアノード電圧を抵抗分割して得られる分圧電圧）と所定の閾値電圧とを比較し、その比較結果をロジック部１２５に伝達する手段である。なお、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が大きいほど、ハイサイドスイッチＳＷＨとして用いられている絶縁ゲートバイポーラトランジスタのコレクタ・エミッタ間電圧が大きくなる。したがって、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が大きいほど、ダイオードＤ１のアノード電圧が上昇し、延いては、ＯＣＰ／ＤＥＳＡＴＩＮ端子に入力される電圧が上昇する。そこで、過電流検出部１２８は、ＯＣＰ／ＤＥＳＡＴＩＮに入力される電圧（ＧＮＤ２基準）が所定の閾値（たとえば０．５Ｖ）に達したとき、ハイサイドスイッチＳＷＨに流れるモータ駆動電流が過電流状態であると判定する。
【0124】
なお、本構成例では、ハイサイドスイッチＳＷＨとして用いられている絶縁ゲートバイポーラトランジスタのコレクタ・エミッタ間電圧を検出することで、モータ駆動電流の検出を行う方式（電圧検出方式）を採用した構成を例に挙げて説明を行ったが、モータ駆動電流の検出方式はこれに限定されるものではなく、たとえば、ハイサイドスイッチＳＷＨに流れるモータ駆動電流（或いは、これと同等の挙動を示すミラー電流）をセンス抵抗に流して電圧信号を生成し、これをＯＣＰ／ＤＥＳＡＴＩＮ端子に入力する方式（電流検出方式）を採用しても構わない。
【0125】
ＯＣＰタイマ１２９は、過電流保護動作後の経過時間をカウントする手段である。
【0126】
第１トランス１３１は、第１半導体素子１１から第２半導体素子１２にスイッチ制御信号Ｓ１を伝達するための直流絶縁素子である。第２トランス１３２は、第１半導体素子１１から第２半導体素子１２にスイッチ制御信号Ｓ２を伝達するための直流絶縁素子である。第３トランス１３３は、第２半導体素子１２から第１半導体素子１１にウォッチドッグ信号Ｓ３を伝達するための直流絶縁素子である。第４トランス１３４は、第２半導体素子１２から第１半導体素子１１にドライバ異常信号Ｓ４を伝達するための直流絶縁素子である。
【0127】
このように、第１半導体素子１１と第２半導体素子１２との間で、スイッチ制御信号Ｓ１，Ｓ２だけでなく、ウォッチドッグ信号Ｓ３やドライバ異常信号Ｓ４をやり取り
する構成であれば、ハイサイドスイッチＳＷＨのオン／オフ制御だけでなく、種々の保護機能を適切に実現することが可能となる。
する構成であれば、ハイサイドスイッチＳＷＨのオン／オフ制御だけでなく、種々の保護機能を適切に実現することが可能となる。
【0128】
図１６に示すように、複数の第１端子５１の端子種別は、ＧＮＤ１、ＶＣＣ１、ＩＮ、ＲＳＴ、ＦＬＴ、ＯＣＰＯＵＴ、ＥＲＲＩＮおよびＮＣで構成されている。ＧＮＤ１は、ＧＮＤ端子である。半導体装置Ａ１においては、複数の第１端子５１のうち一対の第１支持端子５１３の各々がＧＮＤ１である。このため、ＧＮＤ１は、第１半導体素子１１および第１ダイパッド３の双方に導通している。ＶＣＣ１は、電源端子（たとえば５Ｖ）である。ＩＮは、制御入力端子である。ＲＳＴは、リセット入力端子である。ＦＬＴは、第１状態信号（第１半導体素子１１での異常状態検出信号）の出力端子である。ＯＣＰＯＵＴは、第２状態信号（第２半導体素子１２での異常状態検出信号）の出力端子である。ＥＲＲＩＮは、エラー検出端子である。ＮＣは、ノンコネクション端子であり、いわゆるダミー端子である。ＮＣは、第１半導体素子１１に導通しない。
【0129】
図１６に示すように、複数の第２端子５２の端子種別は、ＧＮＤ２、ＶＣＣ２、ＶＥＥ２、ＯＵＴ、ＰＲＯＯＵＴ、ＣＬＡＭＰ、ＯＣＰ／ＤＥＳＡＴＩＮおよびＮＣで構成されている。ＧＮＤ２は、ＧＮＤ端子である。図１５に示すように、ＧＮＤ２は、半導体装置Ａ１の外部において絶縁ゲートバイポーラトランジスタＴｒ１のエミッタに接続される。ＶＣＣ２は、正電源端子である。半導体装置Ａ１においては、複数の第２端子５２のうち一対の第２支持端子５２３の各々がＶＣＣ２である。このため、ＶＣＣ２は、第２半導体素子１２および第２ダイパッド４の双方に導通している。ＶＥＥ２は、負電源端子である。ＯＵＴは、出力端子である。ＰＲＯＯＵＴは、スローＯＦＦ出力端子である。ＣＬＡＭＰは、クランプ端子である。ＯＣＰ／ＤＥＳＡＴＩＮは、過電流検出端子である。ＮＣは、ノンコネクション端子であり、いわゆるダミー端子である。ＮＣは、第２半導体素子１２に導通しない。
【0130】
半導体装置Ａ１においては、複数の第１端子５１のうちのいずれか２つ以上には第１電源が接続され、複数の第２端子５２のうちのいずれか２つ以上には第２電源が接続される。第２電源が出力する電源電圧は、第１電源が出力する電源電圧よりも高い。よって、第２回路（第２半導体素子１２、第２ダイパッド４、複数の第２端子５２、および複数の第２ワイヤ６２）に供給される電源電圧は、第１回路（第１半導体素子１１、第１ダイパッド３、複数の第１端子５１、および複数の第１ワイヤ６１）に供給される電源電圧よりも大きい。たとえば先述のとおり、第１半導体素子１１に要求される電源電圧が５Ｖ程度であることから、上記第１電源から第１回路に供給される電源電圧は、５Ｖ程度である。また、第２半導体素子１２に要求される電源電圧が６００Ｖ以上であることから、上記第２電源から第２回路に供給される電源電圧は６００Ｖ以上である。この構成において、複数の第１端子５１のうち第１ダイパッド３に導通する第１端子５１に上記第１電源の低電位側の端子（たとえばＧＮＤ端子）が接続され、かつ、複数の第２端子５２のうち第２ダイパッド４に導通する第２端子５２に上記第２電源の高電位側の端子が接続された場合、第１ダイパッド３と第２ダイパッド４との電位差が最も大きくなる。第１回路に電源電圧が供給され、第２回路に電源電圧が供給された状態において、一例では、第１ダイパッド３の電位は０Ｖ（ＧＮＤ電位）となり、第２ダイパッド４の電位は６００Ｖ以上となる。たとえば、第１ダイパッド３と第２ダイパッド４との間の絶縁電圧は、２，５００Ｖｒｍｓ以上であることが好ましい。
【0131】
【0132】
【0133】
リードフレーム８１を用意する工程では、たとえば平面視矩形状の銅板を打ち抜き加工することで、図１７に示すように、外枠８１１、アイランド部８１２、複数の第１リード８１３、複数の第２リード８１４、複数の支持リード８１５、および、ダムバー８１６を含むリードフレーム８１を形成する。このうち、外枠８１１およびダムバー８１６は、半導体装置Ａ１を構成しない。複数の第１リード８１３は、後に複数の第１中間端子５１１および一対の第１側端子５１２となる部位である。複数の第２リード８１４は、後に複数の第２中間端子５２１および一対の第２側端子５２２となる部位である。複数の支持リード８１５は、後に一対の第１支持端子５１３および一対の第２支持端子５２３となる部位である。
【0134】
レジスト８２を形成する工程では、リードフレーム８１の主面８１Ａおよび裏面８１Ｂのそれぞれ一部ずつに、レジスト８２を形成する。理解の便宜上、図１７において、レジスト８２にドットを描画している。レジスト８２は、図１７および図１８に示すように、第１被覆部８２Ａおよび第２被覆部８２Ｂを含む。第１被覆部８２Ａは、主面８１Ａの一部を覆っている。図１７および図１８に示すように、第１被覆部８２Ａからは主面８１Ａの一部が露出しており、主面８１Ａは、第１被覆部８２Ａから露出する第１露出領域８１０Ａを含む。第２被覆部８２Ｂは、裏面８１Ｂの一部を覆っている。図１８に示すように、第２被覆部８２Ｂからは裏面８１Ｂの一部が露出しており、裏面８１Ｂは、第２被覆部８２Ｂから露出する第２露出領域８１０Ｂを含む。第１露出領域８１０Ａと第２露出領域８１０Ｂとは、図１７に示すように各々がアイランド部８１２に配置される。また、第１露出領域８１０Ａと第２露出領域８１０Ｂとは、図１８に示すように、平面視において重なる。
【0135】
次いで、図１９～図２１に示すように、リードフレーム８１にエッチング処理を施す。リードフレーム８１にエッチング処理を施す工程では、リードフレーム８１の主面８１Ａ側および裏面８１Ｂ側の両側からそれぞれエッチングを行う。図１９～図２１は、このエッチング工程における状態遷移を示しており、図１９、図２０、図２１に示す順序でエッチングが進行する。図１９に示すように、第１露出領域８１０Ａからエッチングが進行するとともに、第２露出領域８１０Ｂからエッチングが進行する。その後、図２０および図２１に示すように、第１露出領域８１０Ａからのエッチングと第２露出領域８１０Ｂからのエッチングとにより、アイランド部８１２が２つの部位（第１ダイパッド８１２Ａおよび第２ダイパッド８１２Ｂ）に分離される。第１ダイパッド８１２Ａは、第１ダイパッド３に相当する。第２ダイパッド８１２Ｂは、第２ダイパッド４に相当する。
【0136】
このようにリードフレーム８１の主面８１Ａ側および裏面８１Ｂ側の両側から同時にエッチングを行うことで、第１ダイパッド３の第１対向面３３、および第２ダイパッド４の第２対向面４３が形成される。また、第１対向面３３（第１ダイパッド３）においては、第１主面側凹部３３１、第１裏面側凹部３３２、第１主面側突起部３３３、第１裏面側突起部３３４および第１中間突起部３３５が形成される。第２対向面４３（第２ダイパッド４）においては、第２主面側凹部４３１、第２裏面側凹部４３２、第２主面側突起部４３３、第２裏面側突起部４３４および第２中間突起部４３５が形成される。
【0137】
図１９～図２１に示すように、第２露出領域８１０Ｂからのエッチングの進行速度が、第１露出領域８１０Ａからのエッチングの進行速度よりも速い。これは、ｚ方向の一方側を鉛直方向上向き、かつｚ方向の他方側を鉛直方向下向きとする向きでエッチング処理を行うことで、たとえば、図１９に状態では、主面８１Ａ側ではエッチング液が滞留し、エッチングの進行が抑制されるためである。なお、裏面８１Ｂ側ではエッチング液が滞留しない。このため、第２露出領域８１０Ｂから進行するエッチングの深さＤ81Bは、第１露出領域８１０Ａから進行するエッチングの深さＤ81Aよりも大きい。また、エッチングにより分離される２つのアイランド部８１２（第１ダイパッド８１２Ａおよび第２ダイパッド８１２Ｂ）のｘ方向に沿う離間距離は、裏面８１Ｂ側の離間距離Ｌ８１ｂが主面８１Ａ側の離間距離Ｌ８１ａよりも大きい。半導体装置Ａ１の製造においては、主面８１Ａ側の離間距離Ｌ81Aが２５０μｍ以上５００μｍ以下になるように、エッチング条件が設定されている。このようなエッチング条件により、半導体装置Ａ１において、角度α１，α２，β１，β２，γ１，γ２の各々が設定される。その後、レジスト８２を除去することで、図２２に示すリードフレーム８１が形成される。
【0138】
次いで、図２３に示すように、第１半導体素子１１および絶縁素子１３をダイボンディングにより第１ダイパッド８１２Ａに接合する。あわせて、第２半導体素子１２をダイボンディングにより第２ダイパッド８１２Ｂに接合する。これらの工程を経た後、複数の第１ワイヤ６１、複数の第２ワイヤ６２、複数の第３ワイヤ６３、および複数の第４ワイヤ６４の各々をワイヤボンディングにより形成する。
【0139】
次いで、図２４に示すように、封止樹脂７を形成する。封止樹脂７は、トランスファモールド成形により形成される。本工程においては、複数のキャビティ８８を有する金型にリードフレーム８１を収納する。この際、リードフレーム８１のうち、半導体装置Ａ１において封止樹脂７に覆われた導電支持部材２の部分が、複数のキャビティ８８のいずれかに収容されるようにする。その後、ポット８６からランナー８７を介して複数のキャビティ８８の各々に流動化した樹脂が流れ込む。ポット８６にはプランジャ（図示略）が連結されている。当該プランジャが作動すると、ポット８６の中で流動化した樹脂がランナー８７向けて流れ出す。リードフレーム８１には、第１ゲート８９１および第２ゲート８９２が設けられている。複数のキャビティ８８の各々において、第１ゲート８９１は、流動化した樹脂の流入口である。複数のキャビティ８８の各々において、第２ゲート８９２は、流動化した樹脂の流出口である。第１ゲート８９１は、複数のキャビティ８８の各々においてｘ方向の中央に位置する。第２ゲート８９２は、複数のキャビティ８８の各々においてｘ方向の中央に位置する。これにより、ｙ方向に沿って視て、第１ゲート８９１および第２ゲート８９２の各々が、ｘ方向において第１ダイパッド８１２Ａと第２ダイパッド８１２Ｂとの間に設けられた隙間、すなわちパッド隙間２１に重なる。複数のキャビティ８８の中において流動化した封止樹脂７を固化させた後、複数のキャビティ８８の各々に対して外方に位置する樹脂バリを高圧水などで除去する。この際、第１ゲート８９１に位置する樹脂バリを除去すると、封止樹脂７に第１ゲート痕７９１が形成される。同様に第２ゲート８９２に位置する樹脂バリを除去すると封止樹脂７に第２ゲート痕７９２が形成される。以上により封止樹脂７の形成が完了する。
【0140】
その後、ダイシングを行い、個片化することで、外枠８１１やダムバー８１６によって互いにつながっていたアイランド部８１２（第１ダイパッド８１２ａおよび第２ダイパッド８１２ｂ）と、複数の第１リード８１３と、複数の第２リード８１４と、複数の支持リード８１５とが、適宜分離される。
【0141】
以上に示した工程を経ることで、半導体装置Ａ１を製造される。上記製造方法では、用意工程にて、アイランド部８１２を含むリードフレーム８１を用意し、エッチング工程において、アイランド部８１２を第１ダイパッド８１２ａと第２ダイパッド８１２ｂとの２つの部位に分離する例を示したが、これに限定されない。たとえば、用意工程では、平面視矩形状のリードフレーム８１を用意し、レジスト形成工程およびエッチング工程により、当該リードフレーム８１に、外枠８１１、第１ダイパッド８１２ａ、第２ダイパッド８１２ｂ、複数の第１リード８１３、複数の第２リード８１４、支持リード８１５、および、ダムバー８１６を一括して形成してもよい。
【0142】
次に、半導体装置Ａ１の作用効果について説明する。
【0143】
半導体装置Ａ１は、第１回路と第２回路とを絶縁する絶縁素子１３を備える。第１回路は、第１半導体素子１１を含む。第２回路は、第２半導体素子１２を含む。これにより、第１半導体素子１１に供給される電源電圧と、第２半導体素子１２に供給される電源電圧とに差異がある場合において、第１回路と第２回路との絶縁耐圧の向上を図ることができる。したがって、半導体装置Ａ１によれば、絶縁耐圧の向上を図ることが可能となる。
【0144】
半導体装置Ａ１は、第１ダイパッド３および第２ダイパッド４を含む導電支持部材２を備える。平面視における第１ダイパッド３の周縁３６は、ｙ方向の第１端部３６２Ａを含む第１近方角部３６２を有しており、当該第１近方角部３６２は、ｙ方向において第１端部３６２Ａに向かうほど、ｘ方向において第２ダイパッド４から離間している。これにより、第１近方角部３６２が平面視において直角に形成された場合よりも、第１近方角部３６２と第２ダイパッド４との間の電界強度を低減できる。つまり、半導体装置Ａ１は、さらに絶縁耐圧の向上を図ることができる。また、平面視における第２ダイパッド４の周縁４６は、ｙ方向の第２端部４６２Ａを含む第２近方角部４６２を有しており、当該第２近方角部４６２は、ｙ方向において第２端部４６２ａに向かう程、ｘ方向において第１ダイパッド３から離間している。これにより、第２近方角部４６２が平面視において直角に形成された場合よりも、第２近方角部４６２と第１ダイパッド３との間の電界強度を低減できる。したがって、半導体装置Ａ１によれば、絶縁耐圧のさらなる向上を図ることができる。
【0145】
半導体装置Ａ１は、第１ダイパッド３および第２ダイパッド４を含む導電支持部材２を備える。第１ダイパッド３は、ｚ方向を向き、かつ第１半導体素子１１を搭載する第１主面３１と、ｚ方向において第１主面３１とは反対側を向く第１裏面３２を有する。第２ダイパッド４は、ｚ方向を向き、かつ第２半導体素子１２を搭載する第２主面４１と、ｚ方向において第２主面４１とは反対側を向く第２裏面４２とを有する。ｙ方向に沿って視て、第１裏面３２と第２裏面４２との離間距離ｄ２（図１１参照）は、第１主面３１と第２主面４１との離間距離ｄ１（図１１参照）よりも大きい。これにより、第１ダイパッド３と第２ダイパッド４とは、ｙ方向に沿って視て、ｚ方向において第１主面３１と第２主面４１とが位置する側における端部の電界強度は、ｚ方向において第１裏面３２と第２裏面４２とが位置する側の端部の電界強度よりも強くなる。したがって、半導体装置Ａ１は、第１主面３１と第２主面４１との離間距離を調整することで、半導体装置Ａ１の絶縁耐性の向上を図ることができる。また、半導体装置Ａ１の製造工程のうち封止樹脂７を形成する工程（図２４参照）において、流動化した樹脂が流入する第１ゲート８９１と、当該樹脂が流出する第２ゲート８９２との各々の位置によっては、パッド隙間２１において、当該樹脂が第１主面３１および第２主面４１側よりも第１裏面３２および第２裏面４２側で十分に充填されないおそれがある。この場合、第１裏面３２および第２裏面４２側において、絶縁耐圧が低下するおそれがある。そこで、離間距離ｄ２が離間距離ｄ１よりも大きいことで、第１裏面３２および第２裏面４２側で当該樹脂の流出を助長し、第１裏面３２および第２裏面４２側において、当該樹脂を十分に充填させることが可能となる。したがって、半導体装置Ａ１によれば、絶縁耐圧のさらなる向上を図ることができる。
【0146】
半導体装置Ａ１においては、第１主面３１と第２主面４１とのｘ方向における離間距離ｄ１（図１１参照）が、２５０μｍ以上５００μｍ以下である。一方、離間距離ｄ１が５００μｍよりも大きい場合、先述のエッチング工程におけるエッチング処理がオーバーエッチングとなる。ｙ方向に沿って視て、オーバーエッチングの状態においては、第１主面側突起部３３３、第１裏面側突起部３３４、第２主面側突起部４３３および第２裏面側突起部４３４の各々の角度がより小さくなる。その結果、第１主面側突起部３３３と第２主面側突起部４３３との間の電界強度と、第１裏面側突起部３３４と第２裏面側突起部４３４との間の電界強度とがより強くなるため、半導体装置Ａ１の絶縁耐圧の低下の要因となる。他方、離間距離ｄ１が２５０μｍよりも小さい場合、先述のエッチング工程におけるエッチング処理がアンダーエッチングとなる。アンダーエッチングの状態においては、離間距離ｄ１がより小さくなる。その結果、第１主面３１と第２主面４１との間の電界強度がより強くなるため、半導体装置Ａ１の絶縁耐圧の低下の要因となる。したがって、半導体装置Ａ１においては、離間距離ｄ１を２５０μｍ以上５００μｍ以下に設定することによって、半導体装置Ａ１の絶縁耐圧の低下を抑制できる。
【0147】
半導体装置Ａ１においては、平面視において、第１ダイパッド３と第２ダイパッド４との最も接近する部分の離間距離が、平面視において、複数の第１端子５１と第１ダイパッド３とで最も接近する部分の離間距離、および、平面視において、複数の第２端子５２と第１ダイパッド３とで最も接近する部分の離間距離よりも小さい。この構成によると、導電支持部材２は、第１回路を構成する部位と第２回路を構成する部位との間において、第１ダイパッド３と第２ダイパッド４とが最も接近した関係にある。したがって、第１ダイパッド３と第２ダイパッド４との絶縁耐圧の向上を図ることで、半導体装置Ａ１の絶縁耐圧を向上させることができる。
【0148】
半導体装置Ａ１においては、第２半導体素子１２および第２ダイパッド４を含む第２回路に供給される電源電圧が、第１半導体素子１１および第１ダイパッド３を含む第１回路に供給される電源電圧よりも大きい。たとえば、第１回路に供給される電源電圧が５Ｖ程度であることに対し、第２回路に供給される電源電圧が６００Ｖ以上である。このように、供給される電源電圧に著しい電位差がある際において、絶縁素子１３を搭載することに加え、半導体装置Ａ１のさらなる絶縁耐圧の向上を図ることは、半導体装置Ａ１の信頼性を向上させる上で好ましい。
【0149】
半導体装置Ａ１においては、複数の第１端子５１は、第１側面７３から露出している。複数の第２端子５２は、第２側面７４から露出している。ここで、第１ダイパッド３、第２ダイパッド４、複数の第１端子５１、および複数の第２端子５２は、いずれも導電支持部材２の各構成部材である。この場合において、第３側面７５および第４側面７６の各々から、アイランドサポートなどの導電支持部材２が露出していない。この構成をとることで、複数の第１端子５１よりも高電圧が印加される複数の第２端子５２の近傍に、封止樹脂７から露出した導電支持部材２の金属部が存在しなくなる。したがって、半導体装置Ａ１によれば、絶縁耐圧のさらなる向上を図ることができる。
【0150】
半導体装置Ａ１の製造方法においては、上記エッチング工程により、第１ダイパッド８１２ａおよび第２ダイパッド８１２ｂを形成した。つまり、第１ダイパッド３と第２ダイパッド４との間の隙間をエッチング処理により形成した。この構成によると、打ち抜き加工によりこの隙間を形成する場合よりも、離間距離ｄ１（図１１参照）を精度良く設定することができる。したがって、離間距離ｄ１を２５０μｍ以上５００μｍ以下に設定することが容易となる。特に、半導体装置Ａ１の製造方法では、打ち抜き加工によって、リードフレーム８１に、外枠８１１、アイランド部８１２、複数の第１リード８１３、複数の第２リード８１４、複数の支持リード８１５およびダムバー８１６などを形成している。打ち抜き加工は、エッチング処理よりも、加工速度が速くかつ安価である。そのため、加工精度が要求される第１ダイパッド３と第２ダイパッド４との間の隙間のみエッチング処理を行うことで、半導体装置Ａ１の製造効率を向上させるとともに、半導体装置Ａ１の製造コストを低減できる。
【0151】
半導体装置Ａ１においては、封止樹脂７の第１側面７３には、当該第１側面７３の他の領域よりも表面が粗である第１ゲート痕７９１が形成されている。第１ゲート痕７９１は、半導体装置Ａ１の製造工程のうち封止樹脂７を形成する工程（図２４参照）において、流動化した樹脂が複数のキャビティ８８の各々の中に流入する第１ゲート８９１に由来する痕跡である。ｙ方向に沿って視て、第１ゲート痕７９１が、ｘ方向において第１ダイパッド３と第２ダイパッド４との間に設けられたパッド隙間２１に重なっている。これにより、図２５に示すように、第１ゲート８９１から複数のキャビティ８８の各々の中に流入した当該樹脂は、より短い距離でパッド隙間２１に向けて流れ込む。よって、パッド隙間２１を流れる当該樹脂の流量がより大となるため、ｚ方向に沿ってパッド隙間２１を貫通する封止樹脂７の第１樹脂部７Ａの平均密度がより高くなる。したがって、半導体装置Ａ１によれば、絶縁耐圧のさらなる向上を図ることができる。
【0152】
半導体装置Ａ１においては、封止樹脂７の第２側面７４には、当該第２側面７４の他の領域よりも表面が粗である第２ゲート痕７９２が形成されている。第２ゲート痕７９２は、半導体装置Ａ１の製造工程のうち封止樹脂７を形成する工程（図２４参照）において、流動化した樹脂が複数のキャビティ８８の各々の外に流出する第２ゲート８９２に由来する痕跡である。ｙ方向に沿って視て、第２ゲート痕７９２が、ｘ方向においてパッド隙間２１に重なっている。これにより、複数のキャビティ８８の各々における当該樹脂の主たる流れは、図２５に示す矢印に沿ったものとなる。よって、パッド隙間２１を流れる当該樹脂の流量がさらに大となるため、封止樹脂７の第１樹脂部７Ａの平均密度がさらに高くなる。したがって、半導体装置Ａ１によれば、絶縁耐圧のさらなる向上を図ることができる。この結果として、封止樹脂７において、第１樹脂部７Ａの単位体積当たりの平均空隙量は、第２樹脂部７Ｂの単位体積当たりの平均空隙量よりも小となる。
【0153】
半導体装置Ａ１は、第１半導体素子１１と、複数の第１端子５１のいずれかとに接合された複数の第１ワイヤ６１をさらに備える。複数の第１ワイヤ６１の少なくともいずれかは、ｘ方向に対して当該第１ワイヤ６１がなす角度が、ｙ方向に対して当該第１ワイヤ６１がなす角度よりも大である。ここで、図２５に示すように、第１ゲート８９１から流動化した樹脂が複数のキャビティ８８の各々の中に流入すると、複数のキャビティ８８の各々において、当該樹脂はフローＦに沿って拡がる。そこで、本構成をとることにより、当該樹脂の流れに起因した当該第１ワイヤ６１のｘ方向の変位を抑制することができる。したがって、当該第１ワイヤ６１が第２回路に極度に近接することを回避できる。本作用効果は、複数の第１ワイヤ６１のうち、第１ゲート痕７９１から最も近くに位置し、かつ長さが最も大である特定第１ワイヤ６１Ａに対してとりわけ有益である。
【0154】
半導体装置Ａ１は、第２半導体素子１２と、複数の第２端子５２のいずれかとに接合された複数の第２ワイヤ６２をさらに備える。複数の第２ワイヤ６２の少なくともいずれかは、ｘ方向に対して当該第２ワイヤ６２がなす角度は、ｙ方向に対して当該第２ワイヤ６２がなす角度よりも大である。これにより、先述と同様の理由に基づき、流動化した樹脂の流れに起因した第２ワイヤ６２のｘ方向の変位を抑制することができる。したがって、当該第２ワイヤ６２が第１回路に極度に近接することを回避できる。本作用効果は、複数の第２ワイヤ６２のうち、第１ゲート痕７９１から最も近くに位置し、かつ長さが最も大である特定第２ワイヤ６２Ａに対してとりわけ有益である。
【0155】
〔第２実施形態〕
図２６および図２７に基づき、本発明の第２実施形態にかかる半導体装置Ａ２について説明する。これらの図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２６は、理解の便宜上、封止樹脂７を透過している。図２６においては、透過した封止樹脂７を想像線で示している。
図２６および図２７に基づき、本発明の第２実施形態にかかる半導体装置Ａ２について説明する。これらの図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２６は、理解の便宜上、封止樹脂７を透過している。図２６においては、透過した封止樹脂７を想像線で示している。
【0156】
半導体装置Ａ２においては、第１ダイパッド３の構成が、先述した半導体装置Ａ１の当該構成と異なる。
【0157】
図２６および図２７に示すように、第１ダイパッド３には、複数の孔３９が形成されている。複数の孔３９はそれぞれ、ｘ方向において第１半導体素子１１と絶縁素子１３との間に位置する第１ダイパッド３の領域に形成されている。孔３９の数は特に限定されないが、半導体装置Ａ２においては、３つの孔３９が形成されている。各孔３９はそれぞれ、ｙ方向に延びた長孔である。なお、各孔３９の平面視形状は、自由に設定することが可能である。図２６に示すように、第１ダイパッド３において、一対の第１支持端子５１３および複数の孔３９は、ｙ方向に沿った直線Ｎ（一点鎖線）上に配置されている。
【0158】
次に、半導体装置Ａ２の作用効果について説明する。
【0159】
半導体装置Ａ２は、第１回路と第２回路とを絶縁する絶縁素子１３を備える。第１回路は、第１半導体素子１１を含む。第２回路は、第２半導体素子１２を含む。したがって、半導体装置Ａ２によっても、絶縁耐圧の向上を図ることが可能となる。さらに、半導体装置Ａ２は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
【0160】
半導体装置Ａ２においては、第１ダイパッド３には、孔３９が形成されている。第１ダイパッド３の平面視面積は、第２ダイパッド４の平面視面積よりも広いため、封止樹脂７の形成にあたっては、第１ダイパッド３の近傍に位置する封止樹脂７の部分に空隙が発生しやすい。そこで、第１ダイパッド３に孔３９が形成されることで、封止樹脂７の形成にあたって金型内に注入された溶融樹脂が十分に充填されうる。つまり、半導体装置Ａ２は、第１ダイパッド３に孔３９を設けない場合を比較して、封止樹脂７に空隙が発生することを抑制できる。
【0161】
〔第３実施形態〕
図２８に基づき、本発明の第３実施形態にかかる半導体装置Ａ３について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２８は、理解の便宜上、封止樹脂７を透過している。図２８においては、透過した封止樹脂７を想像線で示している。
図２８に基づき、本発明の第３実施形態にかかる半導体装置Ａ３について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２８は、理解の便宜上、封止樹脂７を透過している。図２８においては、透過した封止樹脂７を想像線で示している。
【0162】
半導体装置Ａ３においては、第１ダイパッド３および第２ダイパッド４の各々の構成が、先述した半導体装置Ａ１の当該構成と異なる。
【0163】
図２８に示すように、一対の第１近方角部３６２、および一対の第２近方角部４６２の各々が、平面視において直線状に形成されている。一対の第１近方角部３６２はそれぞれ、ｙ方向に対して傾斜している。半導体装置Ａ３においては、各第１近方角部３６２は、ｙ方向において第１端部３６２Ａに向かうほど、ｘ方向において第２ダイパッド４から離間するように傾斜している。一対の第２近方角部４６２はそれぞれ、ｙ方向に対して傾斜している。半導体装置Ａ３では、各第２近方角部４６２は、ｙ方向において第２端部４６２ａに向かうほど、ｘ方向において第１ダイパッド３から離間するように傾斜している。このような構成により、一対の第１近方角部３６２と一対の第２近方角部４６２とのｘ方向における隙間が、テーパー状に形成されている。
【0164】
半導体装置Ａ３では、平面視において一対の第１端部３６２Ａを結ぶ線分は、ｘ方向において絶縁素子１３よりも第２ダイパッド４寄りに位置していてもよいし、ｘ方向において絶縁素子１３に重なっていてもよい。ただし、当該線分が、ｘ方向において絶縁素子１３よりも第２ダイパッド４側に位置する方が、平面視において、各第１近方角部３６２と第１近方端縁３６３とがなす角度をより大きくすることが容易となる。また、平面視において一対の第２端部４６２ａを結ぶ線分は、ｘ方向において、第２半導体素子１２に重なっていてもよいし、第２半導体素子１２よりも第１ダイパッド３側に位置していてもよい。ただし、当該線分が、第２半導体素子１２よりも第１ダイパッド３側に位置する方が、平面視において、各第２近方角部４６２と第２近方端縁４６３とがなす角度をより大きくすることが容易となる。
【0165】
次に、半導体装置Ａ３の作用効果について説明する。
【0166】
半導体装置Ａ３は、第１回路と第２回路とを絶縁する絶縁素子１３を備える。第１回路は、第１半導体素子１１を含む。第２回路は、第２半導体素子１２を含む。したがって、半導体装置Ａ３によっても、絶縁耐圧の向上を図ることが可能となる。さらに、半導体装置Ａ３は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
【0167】
〔第４実施形態〕
図２９および図３０に基づき、本発明の第４実施形態にかかる半導体装置Ａ４について説明する。これらの図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図２９および図３０に基づき、本発明の第４実施形態にかかる半導体装置Ａ４について説明する。これらの図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【0168】
半導体装置Ａ４においては、封止樹脂７の構成が、先述した半導体装置Ａ１の当該構成と異なる。
【0169】
図２９に示すように、複数の第１端子５１は、第１縁端子５１Ａを含む。第１縁端子５１Ａは、封止樹脂７の第１側面７３から露出するとともに、封止樹脂７の第３側面７５に対して最も近くに位置する。半導体装置Ａ４においては、第１縁端子５１Ａは、一対の第１支持端子５１３の一方に相当する。複数の第２端子５２は、第２縁端子５２Ａを含む。第２縁端子５２Ａは、封止樹脂７の第２側面７４から露出するとともに、第３側面７５に対して最も近くに位置する。半導体装置Ａ４においては、第２縁端子５２Ａは、一対の第２側端子５２２の一方に相当する。
【0170】
図２９および図３０においては、第１沿面距離ＣＤ１、第２沿面距離ＣＤ２および第３沿面距離ＣＤ３を示している。第１沿面距離ＣＤ１は、第１縁端子５１Ａから、封止樹脂７の第１側面７３と、封止樹脂７の第３側面７５と、封止樹脂７の第２側面７４とに沿って第２縁端子５２Ａに至る最短距離である。第２沿面距離ＣＤ２は、第１縁端子５１Ａから、第１側面７３と、封止樹脂７の底面７２と、第２側面７４とに沿って第２縁端子５２Ａに至る最短距離である。第３沿面距離ＣＤ３は、第１縁端子５１Ａから、第１側面７３と、封止樹脂７の頂面７１と、第２側面７４とに沿って第２縁端子５２Ａに至る最短距離である。第１沿面距離ＣＤ１は、第２沿面距離ＣＤ２よりも短い。第３沿面距離ＣＤ３は、第２沿面距離ＣＤ２よりも長い。したがって、第１沿面距離ＣＤ１、第２沿面距離ＣＤ２および第３沿面距離ＣＤ３の長さ関係は、第１沿面距離ＣＤ１＜第２沿面距離ＣＤ２＜第３沿面距離ＣＤ３となっている。
【0171】
図２９に示すように、平面視において、封止樹脂７のｘ方向に沿った周縁Ｌの寸法は、封止樹脂７のｙ方向に沿った周縁Ｂの寸法よりも大である。周縁Ｌの寸法は、周縁Ｂの寸法の０．７５倍以上３倍以下であることが好ましい。
【0172】
図３０に示すように、ｚ方向において、第１ダイパッド３から封止樹脂７の頂面７１に至る最短距離Ｈ１は、第１ダイパッド３から封止樹脂７の底面７２に至る最短距離Ｈ２よりも長い。このことは、第３沿面距離ＣＤが、第２沿面距離ＣＤ２よりも長いことの主たる理由となる。
【0173】
次に、半導体装置Ａ４の作用効果について説明する。
【0174】
半導体装置Ａ４は、第１回路と第２回路とを絶縁する絶縁素子１３を備える。第１回路は、第１半導体素子１１を含む。第２回路は、第２半導体素子１２を含む。したがって、半導体装置Ａ４によっても、絶縁耐圧の向上を図ることが可能となる。さらに、半導体装置Ａ４は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
【0175】
半導体装置Ａ４においては、第１沿面距離ＣＤ１は、第２沿面距離ＣＤ２よりも短い。この場合において、図２９に示す周縁Ｌの寸法をより大とすることにより、第１沿面距離ＣＤ１がより長くなる。これにより、半導体装置Ａ４の絶縁耐圧のさらなる向上を図ることができる。
【0176】
半導体装置Ａ４においては、ｚ方向において、第１ダイパッド３から封止樹脂７の頂面７１に至る最短距離Ｈ１は、第１ダイパッド３から封止樹脂７の底面７２に至る最短距離Ｈ２よりも長い。これにより、第１半導体素子１１、第２半導体素子１２、絶縁素子１３、第１ダイパッド３、第２ダイパッド４、複数の第１ワイヤ６１、複数の第２ワイヤ６２、複数の第３ワイヤ６３、および複数の第４ワイヤ６４の各々に対する封止樹脂７の被覆厚さをより大とすることができる。したがって、半導体装置Ａ４の絶縁耐圧のさらなる向上を図ることができる。
【0177】
〔第５実施形態〕
図３１～図３４に基づき、本発明の第５実施形態にかかる半導体装置Ａ５について説明する。これらの図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
図３１～図３４に基づき、本発明の第５実施形態にかかる半導体装置Ａ５について説明する。これらの図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。
【0178】
半導体装置Ａ５においては、封止樹脂７の構成が、先述した半導体装置Ａ１の当該構成と異なる。
【0179】
図３２および図３３に示すように、封止樹脂７の頂面７１、底面７２、第１側面７３および第２側面７４の各々の表面は、半導体装置Ａ１の場合と比較して粗となっている。したがって、封止樹脂７の表面積は、半導体装置Ａ１の封止樹脂７の表面積よりも大となっている。頂面７１、底面７２、第１側面７３の第１領域７３１、および第１側面７３の第２領域７３２の各々の表面粗さは、第１側面７３の第３領域７３３の表面粗さよりも大である。さらに、頂面７１、底面７２、第２側面７４の第４領域７４１、および第２側面７４の第５領域７４２の各々の表面粗さは、第２側面７４の第６領域７４３の表面粗さよりも大である。頂面７１および底面７２の各々の表面粗さは、５μｍＲｚ以上２０μｍＲｚ以下であることが好ましい。
【0180】
図３１および図３４に示すように、封止樹脂７には、頂面７１からｚ方向に凹む凹部７１１が形成されている。これにより、封止樹脂７は、ｚ方向において頂面７１と同じ側を向き、かつ凹部７１１を規定する貫入面７１１Ａを有する。貫入面７１１Ａの表面粗さは、頂面７１の表面粗さよりも小である。半導体装置Ａ５を配線基板に実装する際、凹部７１１は、複数の第１端子５１と、複数の第２端子５２とを区別するための目印となる。
【0181】
次に、半導体装置Ａ５の作用効果について説明する。
【0182】
半導体装置Ａ５は、第１回路と第２回路とを絶縁する絶縁素子１３を備える。第１回路は、第１半導体素子１１を含む。第２回路は、第２半導体素子１２を含む。したがって、半導体装置Ａ５によっても、絶縁耐圧の向上を図ることが可能となる。さらに、半導体装置Ａ５は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
【0183】
半導体装置Ａ５においては、頂面７１、底面７２、第１側面７３の第１領域７３１、および第１側面７３の第２領域７３２の各々の表面粗さは、第１側面７３の第３領域７３３の表面粗さよりも大である。さらに、頂面７１、底面７２、第２側面７４の第４領域７４１、および第２側面７４の第５領域７４２の各々の表面粗さは、第２側面７４の第６領域７４３の表面粗さよりも大である。これにより、図２９および図３０に示す第２沿面距離ＣＤ２および第３沿面距離ＣＤ３の各々の長さを、より長く確保することができる。したがって、半導体装置Ａ５の絶縁耐圧のさらなる向上を図ることができる。
【0184】
〔第６実施形態〕
図３５に基づき、本発明の第６実施形態にかかる半導体装置Ａ６について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３５は、理解の便宜上、封止樹脂７を透過している。図３５においては、透過した封止樹脂７を想像線で示している。
図３５に基づき、本発明の第６実施形態にかかる半導体装置Ａ６について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３５は、理解の便宜上、封止樹脂７を透過している。図３５においては、透過した封止樹脂７を想像線で示している。
【0185】
半導体装置Ａ６においては、複数の第１ワイヤ６１、および複数の第２ワイヤ６２の配置構成が、先述した半導体装置Ａ１の当該構成と異なる。
【0186】
図３５に示すように、複数の第１中間端子５１１のいずれかのパッド部５１１Ｂと、一対の第１支持端子５１３の各々のパッド部５１３Ｂとには、２つの第１ワイヤ６１が接合されている。半導体装置Ａ６においては、当該２つの第１ワイヤ６１は、当該パッド部５１１Ｂおよび当該パッド部５１３Ｂの各々に対して互いに離れた状態で接合されている。
【0187】
図３５に示すように、複数の第２中間端子５２１のいずれかのパッド部５２１Ｂと、一対の第２側端子５２２のいずれかのパッド部５２２Ｂと、一対の第２支持端子５２３の各々のパッド部５２３Ｂとには、２つの第２ワイヤ６２が接合されている。半導体装置Ａ６においては、当該２つの第２ワイヤ６２は、当該パッド部５２１Ｂ、当該パッド部５２２Ｂおよび当該パッド部５２３Ｂの各々に対して互いに離れた状態で接合されている。
【0188】
次に、半導体装置Ａ６の作用効果について説明する。
【0189】
半導体装置Ａ６は、第１回路と第２回路とを絶縁する絶縁素子１３を備える。第１回路は、第１半導体素子１１を含む。第２回路は、第２半導体素子１２を含む。したがって、半導体装置Ａ６によっても、絶縁耐圧の向上を図ることが可能となる。さらに、半導体装置Ａ６は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
【0190】
〔第７実施形態〕
図３６に基づき、本発明の第７実施形態にかかる半導体装置Ａ６について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３６は、理解の便宜上、封止樹脂７を透過している。図３６においては、透過した封止樹脂７を想像線で示している。
図３６に基づき、本発明の第７実施形態にかかる半導体装置Ａ６について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３６は、理解の便宜上、封止樹脂７を透過している。図３６においては、透過した封止樹脂７を想像線で示している。
【0191】
半導体装置Ａ７においては、絶縁素子１３の配置構成が、先述した半導体装置Ａ１の当該構成と異なる。
【0192】
図３６に示すように、絶縁素子１３は、第２ダイパッド４の第２主面４１に搭載されている。半導体装置Ａ７においては、複数の第３ワイヤ６３がパッド隙間２１を跨いでいる。
【0193】
次に、半導体装置Ａ７の作用効果について説明する。
【0194】
半導体装置Ａ７は、第１回路と第２回路とを絶縁する絶縁素子１３を備える。第１回路は、第１半導体素子１１を含む。第２回路は、第２半導体素子１２を含む。したがって、半導体装置Ａ７によっても、絶縁耐圧の向上を図ることが可能となる。さらに、半導体装置Ａ７は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
【0195】
〔第８実施形態〕
図３７に基づき、本発明の第８実施形態にかかる半導体装置Ａ８について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３７は、理解の便宜上、封止樹脂７を透過している。図３７においては、透過した封止樹脂７を想像線で示している。
図３７に基づき、本発明の第８実施形態にかかる半導体装置Ａ８について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３７は、理解の便宜上、封止樹脂７を透過している。図３７においては、透過した封止樹脂７を想像線で示している。
【0196】
半導体装置Ａ８においては、第１半導体素子１１および絶縁素子１３の構成が、先述した半導体装置Ａ１の当該構成と異なる。
【0197】
図３７に示すように、第１半導体素子１１および絶縁素子１３は、これらが一体となった単一素子とされている。第１半導体素子１１と絶縁素子１３との導通は、当該単一素子に構成された回路においてなされる。これにより、複数の第３ワイヤ６３の配置が不要となる。
【0198】
次に、半導体装置Ａ８の作用効果について説明する。
【0199】
半導体装置Ａ８は、第１回路と第２回路とを絶縁する絶縁素子１３を備える。第１回路は、第１半導体素子１１を含む。第２回路は、第２半導体素子１２を含む。したがって、半導体装置Ａ８によっても、絶縁耐圧の向上を図ることが可能となる。さらに、半導体装置Ａ８は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
【0200】
〔第９実施形態〕
図３８に基づき、本発明の第９実施形態にかかる半導体装置Ａ９について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３８は、理解の便宜上、封止樹脂７を透過している。図３７においては、透過した封止樹脂７を想像線で示している。
図３８に基づき、本発明の第９実施形態にかかる半導体装置Ａ９について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３８は、理解の便宜上、封止樹脂７を透過している。図３７においては、透過した封止樹脂７を想像線で示している。
【0201】
半導体装置Ａ９においては、絶縁素子１３の構成が、先述した半導体装置Ａ１の当該構成と異なる。
【0202】
図３８に示すように、絶縁素子１３は、一対の素子により構成されている。当該一対の素子のうち一方は、第１ダイパッド３の第１主面３１に搭載されている。当該一対の素子のうち他方は、第２ダイパッド４の第２主面４１に搭載されている。当該一対の素子の相互の導通は、複数の第５ワイヤ６５によりなされている。
【0203】
次に、半導体装置Ａ９の作用効果について説明する。
【0204】
半導体装置Ａ９は、第１回路と第２回路とを絶縁する絶縁素子１３を備える。第１回路は、第１半導体素子１１を含む。第２回路は、第２半導体素子１２を含む。したがって、半導体装置Ａ９によっても、絶縁耐圧の向上を図ることが可能となる。さらに、半導体装置Ａ９は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
【0205】
〔第１０実施形態〕
図３９に基づき、本発明の第１０実施形態にかかる半導体装置Ａ１０について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３９は、理解の便宜上、封止樹脂７を透過している。図３９においては、透過した封止樹脂７を想像線で示している。
図３９に基づき、本発明の第１０実施形態にかかる半導体装置Ａ１０について説明する。本図において、先述した半導体装置Ａ１と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図３９は、理解の便宜上、封止樹脂７を透過している。図３９においては、透過した封止樹脂７を想像線で示している。
【0206】
半導体装置Ａ１０においては、第１半導体素子１１、第２半導体素子１２および絶縁素子１３の構成が、先述した半導体装置Ａ１の当該構成と異なる。
【0207】
図３９に示すように、絶縁素子１３は、一対の素子により構成されている。当該一対の素子のうち一方は、第１半導体素子１１と一体となった単一素子とされている。当該一対の素子のうち他方は、第２半導体素子１２と一体となった単一素子とされている。これらの単一素子の相互の導通は、複数の第５ワイヤ６５によりなされている。これにより、半導体装置Ａ９と比較して、複数の第３ワイヤ６３、および複数の第４ワイヤ６４の配置が不要となる。
【0208】
次に、半導体装置Ａ１０の作用効果について説明する。
【0209】
半導体装置Ａ１０は、第１回路と第２回路とを絶縁する絶縁素子１３を備える。第１回路は、第１半導体素子１１を含む。第２回路は、第２半導体素子１２を含む。したがって、半導体装置Ａ１０によっても、絶縁耐圧の向上を図ることが可能となる。さらに、半導体装置Ａ１０は、半導体装置Ａ１と共通する構成をとることにより、半導体装置Ａ１と同等の効果を奏する。
【0210】
本発明は、先述した実施形態に限定されるものではない。本発明の各部の具体的な構成は、種々に設計変更自在である。
【0211】
本発明によって提供される半導体装置の技術的構成について、以下に付記する。
【0212】
〔付記１Ａ〕
厚さ方向に対して直交する第１方向において離間し、相対的に電位が異なる第１ダイパッドおよび第２ダイパッドを含む導電支持部材と、
前記第１ダイパッドに搭載され、前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、
前記第２ダイパッドに搭載され、前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、
前記第１半導体素子および前記第２半導体素子に導通し、かつ前記第１回路と前記第２回路とを絶縁する絶縁素子と、
前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂と、を備え、
前記第１ダイパッドおよび前記第２ダイパッドは、前記第１方向に沿って視て互いに重なり、
前記厚さ方向に沿って視て、前記第１ダイパッドの周縁は、前記厚さ方向および前記第１方向の双方に対して直交する第２方向の第１端部を含む第１近方角部を有し、
前記第１近方角部は、前記第２方向において前記第１端部に向かうほど、前記第１方向において前記第２ダイパッドから離れることを特徴とする、半導体装置。
〔付記２Ａ〕
前記厚さ方向に沿って視て、前記第２ダイパッドの周縁は、前記第２方向の第２端部を含む第２近方角部を有し、
前記第２近方角部は、前記第２方向において前記第２端部に向かうほど、前記第１方向において前記第１ダイパッドから離れる、付記１Ａに記載の半導体装置。
〔付記３Ａ〕
前記第１近方角部は、前記厚さ方向に沿って視て円弧状である、付記２Ａに記載の半導体装置。
〔付記４Ａ〕
前記第１ダイパッドの前記周縁は、前記第１方向において前記第１端部よりも前記第２ダイパッドと反対側に位置する第１遠方角部を有し、
前記第１遠方角部は、前記厚さ方向に見て円弧状であり、
前記厚さ方向に沿って視て、前記第１近方角部の曲率半径は、前記第１遠方角部の曲率半径よりも大きい、付記３Ａに記載の半導体装置。
〔付記５Ａ〕
前記厚さ方向に沿って視て、前記第１近方角部の曲率半径は、６０μｍ以上２４０μｍ以下である、付記３Ａまたは４Ａに記載の半導体装置。
〔付記６Ａ〕
前記第２近方角部は、前記厚さ方向に沿って視て円弧状である、付記２Ａないし５Ａのいずれかに記載の半導体装置。
〔付記７Ａ〕
前記第２ダイパッドの前記周縁は、前記第１方向において前記第２端部よりも前記第２ダイパッドと反対側に位置する第２遠方角部を有し、
前記第２遠方角部は、前記厚さ方向に沿って視て円弧状であり、
前記厚さ方向に見て、前記第２近方角部の曲率半径は、前記第２遠方角部の曲率半径よりも大きい、付記６Ａに記載の半導体装置。
〔付記８Ａ〕
前記厚さ方向に沿って視て、前記第２近方角部の曲率半径は、６０μｍ以上２４０μｍ以下である、付記６Ａまたは７Ａに記載の半導体装置。
〔付記９Ａ〕
前記厚さ方向に沿って視て、前記第１ダイパッドの前記周縁は、前記第１近方角部のうち、前記第１端部とは反対側の端部から前記第２方向に沿って延びるとともに、前記第１方向において前記第２ダイパッドに対向する第１近方端縁を有し、
前記厚さ方向に沿って視て、前記第２ダイパッドの前記周縁は、前記第２近方角部のうち、前記第２端部と反対側の端部から前記第２方向に沿って延びるとともに、前記第１方向において前記第１ダイパッドに対向する第２近方端縁を有する、付記２Ａないし８Ａのいずれかに記載の半導体装置。
〔付記１０Ａ〕
前記第１近方端縁と前記第２近方端縁との前記第１方向における間隔は、２５０μｍ以上５００μｍ以下である、付記９Ａに記載の半導体装置。
〔付記１１Ａ〕
前記絶縁素子は、前記第１ダイパッドに搭載されるとともに、前記第１方向において前記第１半導体素子と前記第２半導体素子との間に配置されている、付記１Ａないし１０Ａのいずれかに記載の半導体装置。
〔付記１２Ａ〕
前記絶縁素子は、インダクティブ型である、付記１Ａないし１１Ａのいずれかに記載の半導体装置。
〔付記１３Ａ〕
前記第１半導体素子、前記第２半導体素子および前記絶縁素子の各々は、いずれも個々の素子で構成されている、付記１Ａないし１２Ａのいずれかに記載の半導体装置。
〔付記１４Ａ〕
前記第１回路に電源電圧が供給され、前記第２回路に電源電圧が供給された状態において、前記第２回路に供給される電源電圧は、前記第１回路に供給される電源電圧よりも大である、付記１Ａないし１３Ａのいずれかに記載の半導体装置。
〔付記１５Ａ〕
前記導電支持部材は、前記第２方向に沿って配列され、かつ少なくともいずれかが前記第１回路に導通する複数の第１端子と、前記第２方向に沿って配列され、かつ少なくともいずれかが前記第２回路に導通する複数の第２端子と、を含み、
前記複数の第１端子の各々の一部が、前記第１方向の一方側を向く前記封止樹脂の第１側面から露出し、
前記複数の第２端子の各々の一部が、前記第２方向の他方側を向く前記封止樹脂の第２側面から露出している、付記１Ａないし１４Ａのいずれかに記載の半導体装置。
〔付記１６Ａ〕
前記厚さ方向に沿って視て、前記第１ダイパッドと前記第２ダイパッドとの間の最小間隔は、前記複数の第１端子の各々と前記第２ダイパッドとの最小間隔と、前記複数の第２端子の各々と前記第１ダイパッドとの最小間隔と、よりも小である、付記１５Ａに記載の半導体装置。
厚さ方向に対して直交する第１方向において離間し、相対的に電位が異なる第１ダイパッドおよび第２ダイパッドを含む導電支持部材と、
前記第１ダイパッドに搭載され、前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、
前記第２ダイパッドに搭載され、前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、
前記第１半導体素子および前記第２半導体素子に導通し、かつ前記第１回路と前記第２回路とを絶縁する絶縁素子と、
前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂と、を備え、
前記第１ダイパッドおよび前記第２ダイパッドは、前記第１方向に沿って視て互いに重なり、
前記厚さ方向に沿って視て、前記第１ダイパッドの周縁は、前記厚さ方向および前記第１方向の双方に対して直交する第２方向の第１端部を含む第１近方角部を有し、
前記第１近方角部は、前記第２方向において前記第１端部に向かうほど、前記第１方向において前記第２ダイパッドから離れることを特徴とする、半導体装置。
〔付記２Ａ〕
前記厚さ方向に沿って視て、前記第２ダイパッドの周縁は、前記第２方向の第２端部を含む第２近方角部を有し、
前記第２近方角部は、前記第２方向において前記第２端部に向かうほど、前記第１方向において前記第１ダイパッドから離れる、付記１Ａに記載の半導体装置。
〔付記３Ａ〕
前記第１近方角部は、前記厚さ方向に沿って視て円弧状である、付記２Ａに記載の半導体装置。
〔付記４Ａ〕
前記第１ダイパッドの前記周縁は、前記第１方向において前記第１端部よりも前記第２ダイパッドと反対側に位置する第１遠方角部を有し、
前記第１遠方角部は、前記厚さ方向に見て円弧状であり、
前記厚さ方向に沿って視て、前記第１近方角部の曲率半径は、前記第１遠方角部の曲率半径よりも大きい、付記３Ａに記載の半導体装置。
〔付記５Ａ〕
前記厚さ方向に沿って視て、前記第１近方角部の曲率半径は、６０μｍ以上２４０μｍ以下である、付記３Ａまたは４Ａに記載の半導体装置。
〔付記６Ａ〕
前記第２近方角部は、前記厚さ方向に沿って視て円弧状である、付記２Ａないし５Ａのいずれかに記載の半導体装置。
〔付記７Ａ〕
前記第２ダイパッドの前記周縁は、前記第１方向において前記第２端部よりも前記第２ダイパッドと反対側に位置する第２遠方角部を有し、
前記第２遠方角部は、前記厚さ方向に沿って視て円弧状であり、
前記厚さ方向に見て、前記第２近方角部の曲率半径は、前記第２遠方角部の曲率半径よりも大きい、付記６Ａに記載の半導体装置。
〔付記８Ａ〕
前記厚さ方向に沿って視て、前記第２近方角部の曲率半径は、６０μｍ以上２４０μｍ以下である、付記６Ａまたは７Ａに記載の半導体装置。
〔付記９Ａ〕
前記厚さ方向に沿って視て、前記第１ダイパッドの前記周縁は、前記第１近方角部のうち、前記第１端部とは反対側の端部から前記第２方向に沿って延びるとともに、前記第１方向において前記第２ダイパッドに対向する第１近方端縁を有し、
前記厚さ方向に沿って視て、前記第２ダイパッドの前記周縁は、前記第２近方角部のうち、前記第２端部と反対側の端部から前記第２方向に沿って延びるとともに、前記第１方向において前記第１ダイパッドに対向する第２近方端縁を有する、付記２Ａないし８Ａのいずれかに記載の半導体装置。
〔付記１０Ａ〕
前記第１近方端縁と前記第２近方端縁との前記第１方向における間隔は、２５０μｍ以上５００μｍ以下である、付記９Ａに記載の半導体装置。
〔付記１１Ａ〕
前記絶縁素子は、前記第１ダイパッドに搭載されるとともに、前記第１方向において前記第１半導体素子と前記第２半導体素子との間に配置されている、付記１Ａないし１０Ａのいずれかに記載の半導体装置。
〔付記１２Ａ〕
前記絶縁素子は、インダクティブ型である、付記１Ａないし１１Ａのいずれかに記載の半導体装置。
〔付記１３Ａ〕
前記第１半導体素子、前記第２半導体素子および前記絶縁素子の各々は、いずれも個々の素子で構成されている、付記１Ａないし１２Ａのいずれかに記載の半導体装置。
〔付記１４Ａ〕
前記第１回路に電源電圧が供給され、前記第２回路に電源電圧が供給された状態において、前記第２回路に供給される電源電圧は、前記第１回路に供給される電源電圧よりも大である、付記１Ａないし１３Ａのいずれかに記載の半導体装置。
〔付記１５Ａ〕
前記導電支持部材は、前記第２方向に沿って配列され、かつ少なくともいずれかが前記第１回路に導通する複数の第１端子と、前記第２方向に沿って配列され、かつ少なくともいずれかが前記第２回路に導通する複数の第２端子と、を含み、
前記複数の第１端子の各々の一部が、前記第１方向の一方側を向く前記封止樹脂の第１側面から露出し、
前記複数の第２端子の各々の一部が、前記第２方向の他方側を向く前記封止樹脂の第２側面から露出している、付記１Ａないし１４Ａのいずれかに記載の半導体装置。
〔付記１６Ａ〕
前記厚さ方向に沿って視て、前記第１ダイパッドと前記第２ダイパッドとの間の最小間隔は、前記複数の第１端子の各々と前記第２ダイパッドとの最小間隔と、前記複数の第２端子の各々と前記第１ダイパッドとの最小間隔と、よりも小である、付記１５Ａに記載の半導体装置。
【0213】
〔付記１Ｂ〕
厚さ方向に対して直交する第１方向において離間し、相対的に電位が異なる第１ダイパッドおよび第２ダイパッドを含む導電支持部材と、
前記第１ダイパッドに搭載され、前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、
前記第２ダイパッドに搭載され、前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、
前記第１半導体素子および前記第２半導体素子に導通し、かつ、前記第１回路と前記第２回路とを絶縁する絶縁素子と、
前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂と、を備え、
前記第１ダイパッドおよび前記第２ダイパッドは、前記第１方向に沿って視て互いに重なり、
前記第１ダイパッドは、前記厚さ方向を向き、かつ前記第１半導体素子が搭載された第１主面と、前記厚さ方向において前記第１主面とは反対側を向く第１裏面と、を有し、
前記第２ダイパッドは、前記厚さ方向を向き、かつ前記第２半導体素子が搭載された第２主面と、前記厚さ方向において前記第２主面とは反対側を向く第２裏面と、を有し、
前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って視て、前記第１裏面と前記第２裏面との前記第１方向における間隔は、前記第１主面と前記第２主面との前記第１方向における間隔よりも大であることを特徴とする、半導体装置。
〔付記２Ｂ〕
前記第１ダイパッドは、前記第１主面および前記第１裏面につながるとともに、前記第２ダイパッドに対向する第１対向面を有し、
前記第１対向面は、前記第１主面につながる第１主面側凹部と、前記第１裏面につながる第１裏面側凹部と、を含み、
前記第２方向に沿って視て、前記第１主面側凹部および前記第１裏面側凹部は、前記第１ダイパッドの内方に窪んでいる、付記１Ｂに記載の半導体装置。
〔付記３Ｂ〕
前記第１対向面は、前記第１主面と前記第１主面側凹部とによって形成される第１主面側突起部と、前記第１裏面と前記第１裏面側凹部とによって形成される第１裏面側突起部と、前記第１主面側凹部と前記第１裏面側凹部とによって形成される第１中間突起部とを含む、付記２Ｂに記載の半導体装置。
〔付記４Ｂ〕
前記第２方向に沿って視て、前記第１裏面側突起部の角度は、前記第１主面側突起部の角度よりも小である、付記３Ｂに記載の半導体装置。
〔付記５Ｂ〕
前記第２方向に沿って視て、前記第１中間突起部の角度は、前記第１主面側突起部の角度と、前記第１裏面側突起部の角度と、の合計よりも大である、付記３Ｂまたは４Ｂに記載の半導体装置。
〔付記６Ｂ〕
前記第２方向に沿って視て、前記第１中間突起部は、前記第１主面側突起部および前記第１裏面側突起部よりも、前記第１ダイパッドの内方に位置する、付記３Ｂないし５Ｂのいずれかに記載の半導体装置。
〔付記７Ｂ〕
前記第１裏面側凹部の前記厚さ方向の寸法は、前記第１主面側凹部の前記厚さ方向の寸法よりも大である、付記２Ｂないし６Ｂのいずれかに記載の半導体装置。
〔付記８Ｂ〕
前記第２ダイパッドは、前記第２主面および前記第２裏面につながるとともに、前記第１ダイパッドに対向する第２対向面を有し、
前記第２対向面は、前記第２主面につながる第２主面側凹部と、前記第２裏面につながる第２裏面側凹部と、を含み、
前記第２方向に沿って視て、前記第２主面側凹部および前記第２裏面側凹部は、前記第２ダイパッドの内方に窪んでいる、付記２Ｂないし７Ｂのいずれかに記載の半導体装置。
〔付記９Ｂ〕
前記第２対向面は、前記第２主面と前記第２主面側凹部とによって形成される第２主面側突起部と、前記第２裏面と前記第２裏面側凹部とによって形成される第２裏面側突起部と、前記第２主面側凹部と前記第２裏面側凹部とによって形成される第２中間突起部とを含む、付記８Ｂに記載の半導体装置。
〔付記１０Ｂ〕
前記第２方向に沿って視て、前記第２裏面側突起部の角度は、前記第２主面側突起部の角度よりも小である、付記９Ｂに記載の半導体装置。
〔付記１１Ｂ〕
前記第２方向に見て、前記第２中間突起部の角度は、前記第２主面側突起部の角度と、前記第２裏面側突起部の角度と、の合計よりも大である、付記９Ｂまたは１０Ｂに記載の半導体装置。
〔付記１２Ｂ〕
前記第２方向に沿って視て、前記第２中間突起部は、前記第２主面側突起部および前記第２裏面側突起部よりも、前記第２ダイパッドの内方に位置する、付記９Ｂないし１１Ｂのいずれかに記載の半導体装置。
〔付記１３Ｂ〕
前記第２裏面側凹部の前記厚さ方向の寸法は、前記第２主面側凹部の前記厚さ方向の寸法よりも大である、付記８Ｂないし１２Ｂのいずれかに記載の半導体装置。
〔付記１４Ｂ〕
前記第１ダイパッドの前記厚さ方向の寸法と、前記第２ダイパッドの前記厚さ方向の寸法と、の各々は、前記第１主面と前記第２主面との前記第１方向における間隔の０．２倍以上１．２倍以下である、付記１Ｂないし付記１３Ｂのいずれかに記載の半導体装置。
〔付記１５Ｂ〕
前記第１主面と前記第２主面との前記第１方向における間隔は、２５０μｍ以上５００μｍ以下である、付記１Ｂないし１４Ｂのいずれかに記載の半導体装置。
〔付記１６Ｂ〕
前記絶縁素子は、前記第１ダイパッドに搭載されるとともに、前記第１方向において前記第１半導体素子と前記第２半導体素子との間に配置されている、付記１Ｂないし１５Ｂのいずれかに記載の半導体装置。
〔付記１７Ｂ〕
前記絶縁素子は、インダクティブ型である、付記１Ｂないし１６Ｂのいずれかに記載の半導体装置。
〔付記１８Ｂ〕
前記第１回路に電源電圧が供給され、前記第２回路に電源電圧が供給された状態において、前記第２回路に供給される電源電圧は、前記第１回路に供給される電源電圧よりも大である、付記１Ｂないし１７Ｂのいずれかに記載の半導体装置。
〔付記１９Ｂ〕
前記導電支持部材は、前記第２方向に沿って配列され、かつ少なくともいずれかが前記第１回路に導通する複数の第１端子と、前記第２方向に沿って配列され、かつ少なくともいずれかが前記第２回路に導通する複数の第２端子と、を含み、
前記複数の第１端子の各々の一部が、前記第１方向の一方側を向く前記封止樹脂の第１側面から露出し、
前記複数の第２端子の各々の一部が、前記第２方向の他方側を向く前記封止樹脂の第２側面から露出している、付記１Ｂないし１８Ｂのいずれかに記載の半導体装置。
〔付記２０Ｂ〕
前記厚さ方向に沿って視て、前記第１ダイパッドと前記第２ダイパッドとの間の最小間隔は、前記複数の第１端子の各々と前記第２ダイパッドとの最小間隔と、前記複数の第２端子の各々と前記第１ダイパッドとの最小間隔と、よりも小である、付記１９Ｂに記載の半導体装置。
厚さ方向に対して直交する第１方向において離間し、相対的に電位が異なる第１ダイパッドおよび第２ダイパッドを含む導電支持部材と、
前記第１ダイパッドに搭載され、前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、
前記第２ダイパッドに搭載され、前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、
前記第１半導体素子および前記第２半導体素子に導通し、かつ、前記第１回路と前記第２回路とを絶縁する絶縁素子と、
前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂と、を備え、
前記第１ダイパッドおよび前記第２ダイパッドは、前記第１方向に沿って視て互いに重なり、
前記第１ダイパッドは、前記厚さ方向を向き、かつ前記第１半導体素子が搭載された第１主面と、前記厚さ方向において前記第１主面とは反対側を向く第１裏面と、を有し、
前記第２ダイパッドは、前記厚さ方向を向き、かつ前記第２半導体素子が搭載された第２主面と、前記厚さ方向において前記第２主面とは反対側を向く第２裏面と、を有し、
前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って視て、前記第１裏面と前記第２裏面との前記第１方向における間隔は、前記第１主面と前記第２主面との前記第１方向における間隔よりも大であることを特徴とする、半導体装置。
〔付記２Ｂ〕
前記第１ダイパッドは、前記第１主面および前記第１裏面につながるとともに、前記第２ダイパッドに対向する第１対向面を有し、
前記第１対向面は、前記第１主面につながる第１主面側凹部と、前記第１裏面につながる第１裏面側凹部と、を含み、
前記第２方向に沿って視て、前記第１主面側凹部および前記第１裏面側凹部は、前記第１ダイパッドの内方に窪んでいる、付記１Ｂに記載の半導体装置。
〔付記３Ｂ〕
前記第１対向面は、前記第１主面と前記第１主面側凹部とによって形成される第１主面側突起部と、前記第１裏面と前記第１裏面側凹部とによって形成される第１裏面側突起部と、前記第１主面側凹部と前記第１裏面側凹部とによって形成される第１中間突起部とを含む、付記２Ｂに記載の半導体装置。
〔付記４Ｂ〕
前記第２方向に沿って視て、前記第１裏面側突起部の角度は、前記第１主面側突起部の角度よりも小である、付記３Ｂに記載の半導体装置。
〔付記５Ｂ〕
前記第２方向に沿って視て、前記第１中間突起部の角度は、前記第１主面側突起部の角度と、前記第１裏面側突起部の角度と、の合計よりも大である、付記３Ｂまたは４Ｂに記載の半導体装置。
〔付記６Ｂ〕
前記第２方向に沿って視て、前記第１中間突起部は、前記第１主面側突起部および前記第１裏面側突起部よりも、前記第１ダイパッドの内方に位置する、付記３Ｂないし５Ｂのいずれかに記載の半導体装置。
〔付記７Ｂ〕
前記第１裏面側凹部の前記厚さ方向の寸法は、前記第１主面側凹部の前記厚さ方向の寸法よりも大である、付記２Ｂないし６Ｂのいずれかに記載の半導体装置。
〔付記８Ｂ〕
前記第２ダイパッドは、前記第２主面および前記第２裏面につながるとともに、前記第１ダイパッドに対向する第２対向面を有し、
前記第２対向面は、前記第２主面につながる第２主面側凹部と、前記第２裏面につながる第２裏面側凹部と、を含み、
前記第２方向に沿って視て、前記第２主面側凹部および前記第２裏面側凹部は、前記第２ダイパッドの内方に窪んでいる、付記２Ｂないし７Ｂのいずれかに記載の半導体装置。
〔付記９Ｂ〕
前記第２対向面は、前記第２主面と前記第２主面側凹部とによって形成される第２主面側突起部と、前記第２裏面と前記第２裏面側凹部とによって形成される第２裏面側突起部と、前記第２主面側凹部と前記第２裏面側凹部とによって形成される第２中間突起部とを含む、付記８Ｂに記載の半導体装置。
〔付記１０Ｂ〕
前記第２方向に沿って視て、前記第２裏面側突起部の角度は、前記第２主面側突起部の角度よりも小である、付記９Ｂに記載の半導体装置。
〔付記１１Ｂ〕
前記第２方向に見て、前記第２中間突起部の角度は、前記第２主面側突起部の角度と、前記第２裏面側突起部の角度と、の合計よりも大である、付記９Ｂまたは１０Ｂに記載の半導体装置。
〔付記１２Ｂ〕
前記第２方向に沿って視て、前記第２中間突起部は、前記第２主面側突起部および前記第２裏面側突起部よりも、前記第２ダイパッドの内方に位置する、付記９Ｂないし１１Ｂのいずれかに記載の半導体装置。
〔付記１３Ｂ〕
前記第２裏面側凹部の前記厚さ方向の寸法は、前記第２主面側凹部の前記厚さ方向の寸法よりも大である、付記８Ｂないし１２Ｂのいずれかに記載の半導体装置。
〔付記１４Ｂ〕
前記第１ダイパッドの前記厚さ方向の寸法と、前記第２ダイパッドの前記厚さ方向の寸法と、の各々は、前記第１主面と前記第２主面との前記第１方向における間隔の０．２倍以上１．２倍以下である、付記１Ｂないし付記１３Ｂのいずれかに記載の半導体装置。
〔付記１５Ｂ〕
前記第１主面と前記第２主面との前記第１方向における間隔は、２５０μｍ以上５００μｍ以下である、付記１Ｂないし１４Ｂのいずれかに記載の半導体装置。
〔付記１６Ｂ〕
前記絶縁素子は、前記第１ダイパッドに搭載されるとともに、前記第１方向において前記第１半導体素子と前記第２半導体素子との間に配置されている、付記１Ｂないし１５Ｂのいずれかに記載の半導体装置。
〔付記１７Ｂ〕
前記絶縁素子は、インダクティブ型である、付記１Ｂないし１６Ｂのいずれかに記載の半導体装置。
〔付記１８Ｂ〕
前記第１回路に電源電圧が供給され、前記第２回路に電源電圧が供給された状態において、前記第２回路に供給される電源電圧は、前記第１回路に供給される電源電圧よりも大である、付記１Ｂないし１７Ｂのいずれかに記載の半導体装置。
〔付記１９Ｂ〕
前記導電支持部材は、前記第２方向に沿って配列され、かつ少なくともいずれかが前記第１回路に導通する複数の第１端子と、前記第２方向に沿って配列され、かつ少なくともいずれかが前記第２回路に導通する複数の第２端子と、を含み、
前記複数の第１端子の各々の一部が、前記第１方向の一方側を向く前記封止樹脂の第１側面から露出し、
前記複数の第２端子の各々の一部が、前記第２方向の他方側を向く前記封止樹脂の第２側面から露出している、付記１Ｂないし１８Ｂのいずれかに記載の半導体装置。
〔付記２０Ｂ〕
前記厚さ方向に沿って視て、前記第１ダイパッドと前記第２ダイパッドとの間の最小間隔は、前記複数の第１端子の各々と前記第２ダイパッドとの最小間隔と、前記複数の第２端子の各々と前記第１ダイパッドとの最小間隔と、よりも小である、付記１９Ｂに記載の半導体装置。
【0214】
〔付記１Ｃ〕
厚さ方向に対して直交する第１方向の一方側に配置された第１ダイパッドと、
前記第１ダイパッドに対して前記第１方向の他方側に配置され、かつ前記第１方向において前記第１ダイパッドから離れて位置するとともに、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドと、
前記第１ダイパッドに搭載され、かつ前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、
前記第２ダイパッドに搭載され、かつ前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、
前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載されるとともに、前記第１回路と前記第２回路との信号の送受信を中継し、かつ前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、
前記第１ダイパッドに対して前記第１方向の前記一方側に位置する部分を含み、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されるとともに、少なくともいずれかが前記第１回路に導通する複数の第１端子と、
前記第２ダイパッドに対して前記第１方向の前記他方側に位置する部分を含み、かつ前記第２方向に沿って配列されるとともに、少なくともいずれかが前記第２回路に導通する複数の第２端子と、
前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子と、前記複数の第１端子、および前記複数の第２端子の各々の一部ずつと、を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂を備え、
前記封止樹脂は、前記第１方向の前記一方側に位置する第１側面と、前記第１方向の前記他方側に位置する第２側面と、前記第２方向において互いに離れて位置し、かつ前記第１側面および前記第２側面につながる第３側面および第４側面と、を有し、
前記第３側面には、当該第３側面の他の領域よりも表面が粗である第１ゲート痕が形成され、
前記第２方向に沿って視て、前記第１ゲート痕が、前記第１方向において前記第１ダイパッドと前記第２ダイパッドとの間に設けられたパッド隙間に重なることを特徴とする、半導体装置。
〔付記２Ｃ〕
前記第４側面には、当該第４側面の他の領域よりも表面が粗である第２ゲート痕が形成され、
前記第２方向に沿って視て、前記第２ゲート痕が前記パッド隙間に重なっている、付記１Ｃに記載の半導体装置。
〔付記３Ｃ〕
前記封止樹脂は、前記厚さ方向に沿って前記パッド隙間を貫通するとともに、前記第１方向の寸法が前記パッド隙間と同一である第１樹脂部と、前記第１樹脂部の前記第１方向の両端に位置する第２樹脂部と、を含み、
前記第１樹脂部の単位体積当たりの平均空隙量は、前記第２樹脂部の単位体積当たりの平均空隙量よりも小である、付記２Ｃに記載の半導体装置。
〔付記４Ｃ〕
前記厚さ方向に沿って視て、前記パッド隙間は、前記第２方向に沿って延びている、付記３Ｃに記載の半導体装置。
〔付記５Ｃ〕
前記第１ゲート痕は、前記第３側面の前記第１方向における中央に位置する、付記４Ｃに記載の半導体装置。
〔付記６Ｃ〕
前記第１半導体素子と、前記複数の第１端子のいずれかと、に接合された複数の第１ワイヤをさらに備え、
前記複数の第１ワイヤの少なくともいずれかは、前記第１方向に対して当該第１ワイヤがなす角度は、前記第２方向に対して当該第１ワイヤがなす角度よりも大である、付記２Ｃないし５Ｃのいずれかに記載の半導体装置。
〔付記７Ｃ〕
前記複数の第１ワイヤは、前記第１ゲート痕から最も近くに位置する特定第１ワイヤを含み、
前記第１方向に対して前記特定第１ワイヤがなす角度は、前記第２方向に対して前記第１ワイヤがなす角度よりも大であり、
前記複数の第１ワイヤの各々の長さのうち、前記特定第１ワイヤの長さが最も大である、付記６Ｃに記載の半導体装置。
〔付記８Ｃ〕
前記第２半導体素子と、前記複数の第２端子のいずれかと、に接合された複数の第２ワイヤをさらに備え、
前記複数の第２ワイヤの少なくともいずれかは、前記第１方向に対して当該第２ワイヤがなす角度は、前記第２方向に対して当該第２ワイヤがなす角度よりも大である、付記６Ｃまたは７Ｃに記載の半導体装置。
〔付記９Ｃ〕
前記複数の第２ワイヤは、前記第１ゲート痕から最も近くに位置する特定第２ワイヤを含み、
前記第１方向に対して前記特定第２ワイヤがなす角度は、前記第２方向に対して前記第１ワイヤがなす角度よりも大であり、
前記複数の第２ワイヤの各々の長さのうち、前記特定第２ワイヤの長さが最も大である、付記８Ｃに記載の半導体装置。
〔付記１０Ｃ〕
前記第１回路に電源電圧が供給され、かつ前記第２回路に電源電圧が供給された状態において、前記第２回路に供給される電源電圧は、前記第１回路に供給される電源電圧よりも大である、付記２Ｃないし９Ｃのいずれかに記載の半導体装置。
〔付記１１Ｃ〕
前記第２方向に沿って視て、前記第１ゲート痕は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子とは反対側に位置する領域を含む、付記２Ｃないし１０Ｃのいずれかに記載の半導体装置。
〔付記１２Ｃ〕
前記第２方向に沿って視て、前記第２ゲート痕は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子とは反対側に位置する領域を含む、付記１１Ｃに記載の半導体装置。
〔付記１３Ｃ〕
前記第１方向に沿って視て、前記第２ダイパッドは、前記第１ダイパッドに重なる、付記２Ｃないし１２Ｃのいずれかに記載の半導体装置。
〔付記１４Ｃ〕
前記第１ダイパッド、前記第２ダイパッド、前記複数の第１端子、および前記複数の第２端子は、前記第３側面および前記第４側面の双方から離れて位置する、付記２Ｃないし１３Ｃのいずれかに記載の半導体装置。
〔付記１５Ｃ〕
前記厚さ方向に沿って視て、前記複数の第１端子の各々は、前記第１側面から前記第１方向に沿って突出する第１リード部を有し、
前記厚さ方向に沿って視て、前記複数の第２端子の各々は、前記第２側面から前記第１方向に沿って突出する第２リード部を有する、付記１４Ｃに記載の半導体装置。
〔付記１６Ｃ〕
前記複数の第１端子は、前記第２方向において互いに離れて位置する一対の第１支持端子を含み、
前記一対の第１支持端子は、前記第１ダイパッドの前記第２方向における両端につながっている付記１５Ｃに記載の半導体装置。
〔付記１７Ｃ〕
前記複数の第２端子は、前記第２方向において互いに離れて位置する一対の第２支持端子を含み、
前記一対の第２支持端子は、前記第２ダイパッドの前記第２方向における両端につながっている、付記１６Ｃに記載の半導体装置。
〔付記１８Ｃ〕
前記第１ダイパッドおよび前記第２ダイパッドのうち、前記絶縁素子が搭載された特定ダイパッドには、前記厚さ方向に貫通する孔が設けられ、
前記厚さ方向に沿って視て、前記孔は、前記絶縁素子と、前記第１半導体素子および前記第２半導体素子のうち前記特定ダイパッドに搭載された特定半導体素子と、の間に位置する、付記１Ｃないし１７Ｃのいずれかに記載の半導体装置。
〔付記１９Ｃ〕
前記絶縁素子は、インダクティブ型である、付記１Ｃないし１８Ｃのいずれかに記載の半導体装置。
厚さ方向に対して直交する第１方向の一方側に配置された第１ダイパッドと、
前記第１ダイパッドに対して前記第１方向の他方側に配置され、かつ前記第１方向において前記第１ダイパッドから離れて位置するとともに、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドと、
前記第１ダイパッドに搭載され、かつ前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、
前記第２ダイパッドに搭載され、かつ前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、
前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載されるとともに、前記第１回路と前記第２回路との信号の送受信を中継し、かつ前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、
前記第１ダイパッドに対して前記第１方向の前記一方側に位置する部分を含み、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されるとともに、少なくともいずれかが前記第１回路に導通する複数の第１端子と、
前記第２ダイパッドに対して前記第１方向の前記他方側に位置する部分を含み、かつ前記第２方向に沿って配列されるとともに、少なくともいずれかが前記第２回路に導通する複数の第２端子と、
前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子と、前記複数の第１端子、および前記複数の第２端子の各々の一部ずつと、を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂を備え、
前記封止樹脂は、前記第１方向の前記一方側に位置する第１側面と、前記第１方向の前記他方側に位置する第２側面と、前記第２方向において互いに離れて位置し、かつ前記第１側面および前記第２側面につながる第３側面および第４側面と、を有し、
前記第３側面には、当該第３側面の他の領域よりも表面が粗である第１ゲート痕が形成され、
前記第２方向に沿って視て、前記第１ゲート痕が、前記第１方向において前記第１ダイパッドと前記第２ダイパッドとの間に設けられたパッド隙間に重なることを特徴とする、半導体装置。
〔付記２Ｃ〕
前記第４側面には、当該第４側面の他の領域よりも表面が粗である第２ゲート痕が形成され、
前記第２方向に沿って視て、前記第２ゲート痕が前記パッド隙間に重なっている、付記１Ｃに記載の半導体装置。
〔付記３Ｃ〕
前記封止樹脂は、前記厚さ方向に沿って前記パッド隙間を貫通するとともに、前記第１方向の寸法が前記パッド隙間と同一である第１樹脂部と、前記第１樹脂部の前記第１方向の両端に位置する第２樹脂部と、を含み、
前記第１樹脂部の単位体積当たりの平均空隙量は、前記第２樹脂部の単位体積当たりの平均空隙量よりも小である、付記２Ｃに記載の半導体装置。
〔付記４Ｃ〕
前記厚さ方向に沿って視て、前記パッド隙間は、前記第２方向に沿って延びている、付記３Ｃに記載の半導体装置。
〔付記５Ｃ〕
前記第１ゲート痕は、前記第３側面の前記第１方向における中央に位置する、付記４Ｃに記載の半導体装置。
〔付記６Ｃ〕
前記第１半導体素子と、前記複数の第１端子のいずれかと、に接合された複数の第１ワイヤをさらに備え、
前記複数の第１ワイヤの少なくともいずれかは、前記第１方向に対して当該第１ワイヤがなす角度は、前記第２方向に対して当該第１ワイヤがなす角度よりも大である、付記２Ｃないし５Ｃのいずれかに記載の半導体装置。
〔付記７Ｃ〕
前記複数の第１ワイヤは、前記第１ゲート痕から最も近くに位置する特定第１ワイヤを含み、
前記第１方向に対して前記特定第１ワイヤがなす角度は、前記第２方向に対して前記第１ワイヤがなす角度よりも大であり、
前記複数の第１ワイヤの各々の長さのうち、前記特定第１ワイヤの長さが最も大である、付記６Ｃに記載の半導体装置。
〔付記８Ｃ〕
前記第２半導体素子と、前記複数の第２端子のいずれかと、に接合された複数の第２ワイヤをさらに備え、
前記複数の第２ワイヤの少なくともいずれかは、前記第１方向に対して当該第２ワイヤがなす角度は、前記第２方向に対して当該第２ワイヤがなす角度よりも大である、付記６Ｃまたは７Ｃに記載の半導体装置。
〔付記９Ｃ〕
前記複数の第２ワイヤは、前記第１ゲート痕から最も近くに位置する特定第２ワイヤを含み、
前記第１方向に対して前記特定第２ワイヤがなす角度は、前記第２方向に対して前記第１ワイヤがなす角度よりも大であり、
前記複数の第２ワイヤの各々の長さのうち、前記特定第２ワイヤの長さが最も大である、付記８Ｃに記載の半導体装置。
〔付記１０Ｃ〕
前記第１回路に電源電圧が供給され、かつ前記第２回路に電源電圧が供給された状態において、前記第２回路に供給される電源電圧は、前記第１回路に供給される電源電圧よりも大である、付記２Ｃないし９Ｃのいずれかに記載の半導体装置。
〔付記１１Ｃ〕
前記第２方向に沿って視て、前記第１ゲート痕は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子とは反対側に位置する領域を含む、付記２Ｃないし１０Ｃのいずれかに記載の半導体装置。
〔付記１２Ｃ〕
前記第２方向に沿って視て、前記第２ゲート痕は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子とは反対側に位置する領域を含む、付記１１Ｃに記載の半導体装置。
〔付記１３Ｃ〕
前記第１方向に沿って視て、前記第２ダイパッドは、前記第１ダイパッドに重なる、付記２Ｃないし１２Ｃのいずれかに記載の半導体装置。
〔付記１４Ｃ〕
前記第１ダイパッド、前記第２ダイパッド、前記複数の第１端子、および前記複数の第２端子は、前記第３側面および前記第４側面の双方から離れて位置する、付記２Ｃないし１３Ｃのいずれかに記載の半導体装置。
〔付記１５Ｃ〕
前記厚さ方向に沿って視て、前記複数の第１端子の各々は、前記第１側面から前記第１方向に沿って突出する第１リード部を有し、
前記厚さ方向に沿って視て、前記複数の第２端子の各々は、前記第２側面から前記第１方向に沿って突出する第２リード部を有する、付記１４Ｃに記載の半導体装置。
〔付記１６Ｃ〕
前記複数の第１端子は、前記第２方向において互いに離れて位置する一対の第１支持端子を含み、
前記一対の第１支持端子は、前記第１ダイパッドの前記第２方向における両端につながっている付記１５Ｃに記載の半導体装置。
〔付記１７Ｃ〕
前記複数の第２端子は、前記第２方向において互いに離れて位置する一対の第２支持端子を含み、
前記一対の第２支持端子は、前記第２ダイパッドの前記第２方向における両端につながっている、付記１６Ｃに記載の半導体装置。
〔付記１８Ｃ〕
前記第１ダイパッドおよび前記第２ダイパッドのうち、前記絶縁素子が搭載された特定ダイパッドには、前記厚さ方向に貫通する孔が設けられ、
前記厚さ方向に沿って視て、前記孔は、前記絶縁素子と、前記第１半導体素子および前記第２半導体素子のうち前記特定ダイパッドに搭載された特定半導体素子と、の間に位置する、付記１Ｃないし１７Ｃのいずれかに記載の半導体装置。
〔付記１９Ｃ〕
前記絶縁素子は、インダクティブ型である、付記１Ｃないし１８Ｃのいずれかに記載の半導体装置。
【0215】
〔付記１Ｄ〕
厚さ方向に対して直交する第１方向の一方側に配置された第１ダイパッドと、
前記第１ダイパッドに対して前記第１方向の他方側に配置され、かつ前記第１方向において前記第１ダイパッドから離れて位置するとともに、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドと、
前記第１ダイパッドに搭載され、かつ前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、
前記第２ダイパッドに搭載され、かつ前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、
前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載されるとともに、前記第１回路と前記第２回路との信号の送受信を中継し、かつ前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、
前記第１ダイパッドに対して前記第１方向の前記一方側に位置する部分を含み、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されるとともに、少なくともいずれかが前記第１回路に導通する複数の第１端子と、
前記第２ダイパッドに対して前記第１方向の前記他方側に位置する部分を含み、かつ前記第２方向に沿って配列されるとともに、少なくともいずれかが前記第２回路に導通する複数の第２端子と、
前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子と、前記複数の第１端子、および前記複数の第２端子の各々の一部ずつと、を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂を備え、
前記封止樹脂は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子が位置する側を向く頂面と、前記厚さ方向において前記頂面とは反対側を向く底面と、前記第１方向の前記一方側に位置し、かつ前記頂面および前記底面につながる第１側面と、前記第１方向の前記他方側に位置し、かつ前記頂面および前記底面につながる第２側面と、前記第２方向のいずれかの側に位置し、かつ前記第１側面および前記第２側面につながる第３側面と、を有し、
前記複数の第１端子は、前記第１側面から露出するとともに、前記第３側面に対して最も近くに位置する第１縁端子を含み、
前記複数の第２端子は、前記第２側面から露出するとともに、前記第３側面に対して最も近くに位置する第２縁端子を含み、
前記第１縁端子から前記第１側面と、前記第３側面と、前記第２側面と、に沿って前記第２縁端子に最短で至る第１沿面距離は、前記第１縁端子から前記第１側面と、前記底面と、前記第２側面と、に沿って前記第２縁端子に最短で至る第２沿面距離よりも短いことを特徴とする、半導体装置。
〔付記２Ｄ〕
前記第１縁端子から前記第１側面と、前記頂面と、前記第２側面と、に沿って前記第２縁端子に最短で至る第３沿面距離は、前記第２沿面距離よりも長い、付記１Ｄに記載の半導体装置。
〔付記３Ｄ〕
前記厚さ方向に沿って視て、前記封止樹脂の前記第１方向に沿った周縁の寸法は、前記封止樹脂の前記第２方向に沿った周縁の寸法の０．７５倍以上３倍以下である、付記１Ｄまたは２Ｄに記載の半導体装置。
〔付記４Ｄ〕
前記第１回路に電源電圧が供給され、かつ前記第２回路に電源電圧が供給された状態において、前記第２回路に供給される電源電圧は、前記第１回路に供給される電源電圧よりも大である、付記１Ｄないし３Ｄのいずれかに記載の半導体装置。
〔付記５Ｄ〕
前記複数の第１端子の各々は、前記封止樹脂に覆われた第１パッド部と、前記第１パッド部につながり、かつ前記第１側面から一部が露出した第１リード部と、を有し、
前記第２方向に沿って視て、前記複数の第１端子の各々の前記第１リード部は、前記底面に向けて屈曲し、
前記厚さ方向に沿って視て、前記複数の第１端子の各々の前記第１リード部は、前記第１方向に沿って延びている、付記１Ｄないし４Ｄのいずれかに記載の半導体装置。
〔付記６Ｄ〕
前記第１方向に沿って視て、前記複数の第１端子の各々の前記第１パッド部は、前記第１ダイパッドに重なる、付記５Ｄに記載の半導体装置。
〔付記７Ｄ〕
前記複数の第２端子の各々は、前記封止樹脂に覆われた第２パッド部と、前記第２パッド部につながり、かつ前記第２側面から一部が露出した第２リード部と、を有し、
前記第２方向に沿って視て、前記複数の第２端子の各々の前記第２リード部は、前記底面に向けて屈曲し、
前記厚さ方向に沿って視て、前記複数の第２端子の各々の前記第２リード部は、前記第１方向に沿って延びている、付記５Ｄまたは６Ｄに記載の半導体装置。
〔付記８Ｄ〕
前記第１方向に沿って視て、前記複数の第２端子の各々の前記第２パッド部は、前記第２ダイパッドに重なる、付記７Ｄに記載の半導体装置。
〔付記９Ｄ〕
前記第１方向に沿って視て、前記第２ダイパッドは、前記第１ダイパッドに重なる、付記５Ｄないし８Ｄのいずれかに記載の半導体装置。
〔付記１０Ｄ〕
前記厚さ方向において、前記第１ダイパッドから前記頂面に至る最短距離は、前記第１ダイパッドから前記底面に至る最短距離よりも長い、付記９Ｄに記載の半導体装置。
〔付記１１Ｄ〕
前記第１ダイパッド、前記第２ダイパッド、前記複数の第１端子、および前記複数の第２端子は、前記第３側面から離れて位置する、付記５Ｄないし１０Ｄのいずれかに記載の半導体装置。
〔付記１２Ｄ〕
前記複数の第１端子は、前記第２方向において互いに離れて位置する一対の第１支持端子を含み、
前記一対の第１支持端子は、前記第１ダイパッドの前記第２方向における両端につながっている、付記１１Ｄに記載の半導体装置。
〔付記１３Ｄ〕
前記複数の第２端子は、前記第２方向において互いに離れて位置する一対の第２支持端子を含み、
前記一対の第２支持端子は、前記第２ダイパッドの前記第２方向における両端につながっている、付記１２Ｄに記載の半導体装置。
〔付記１４Ｄ〕
前記第１ダイパッドおよび前記第２ダイパッドのうち、前記絶縁素子が搭載された特定ダイパッドには、前記厚さ方向に貫通する孔が設けられ、
前記厚さ方向に沿って視て、前記孔は、前記絶縁素子と、前記第１半導体素子および前記第２半導体素子のうち、前記特定ダイパッドに搭載された特定半導体素子と、の間に位置する、付記１Ｄないし１３Ｄのいずれかに記載の半導体装置。
〔付記１５Ｄ〕
前記複数の第１端子、および前記複数の第２端子の少なくともいずれかは、前記第１半導体素子および前記第２半導体素子のいずれにも導通しないダミー端子を含む、付記１Ｄないし１４Ｄのいずれかに記載の半導体装置。
〔付記１６Ｄ〕
前記絶縁素子は、インダクティブ型である、付記１Ｄないし１５Ｄのいずれかに記載の半導体装置。
厚さ方向に対して直交する第１方向の一方側に配置された第１ダイパッドと、
前記第１ダイパッドに対して前記第１方向の他方側に配置され、かつ前記第１方向において前記第１ダイパッドから離れて位置するとともに、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドと、
前記第１ダイパッドに搭載され、かつ前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、
前記第２ダイパッドに搭載され、かつ前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、
前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載されるとともに、前記第１回路と前記第２回路との信号の送受信を中継し、かつ前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、
前記第１ダイパッドに対して前記第１方向の前記一方側に位置する部分を含み、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されるとともに、少なくともいずれかが前記第１回路に導通する複数の第１端子と、
前記第２ダイパッドに対して前記第１方向の前記他方側に位置する部分を含み、かつ前記第２方向に沿って配列されるとともに、少なくともいずれかが前記第２回路に導通する複数の第２端子と、
前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子と、前記複数の第１端子、および前記複数の第２端子の各々の一部ずつと、を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂を備え、
前記封止樹脂は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子が位置する側を向く頂面と、前記厚さ方向において前記頂面とは反対側を向く底面と、前記第１方向の前記一方側に位置し、かつ前記頂面および前記底面につながる第１側面と、前記第１方向の前記他方側に位置し、かつ前記頂面および前記底面につながる第２側面と、前記第２方向のいずれかの側に位置し、かつ前記第１側面および前記第２側面につながる第３側面と、を有し、
前記複数の第１端子は、前記第１側面から露出するとともに、前記第３側面に対して最も近くに位置する第１縁端子を含み、
前記複数の第２端子は、前記第２側面から露出するとともに、前記第３側面に対して最も近くに位置する第２縁端子を含み、
前記第１縁端子から前記第１側面と、前記第３側面と、前記第２側面と、に沿って前記第２縁端子に最短で至る第１沿面距離は、前記第１縁端子から前記第１側面と、前記底面と、前記第２側面と、に沿って前記第２縁端子に最短で至る第２沿面距離よりも短いことを特徴とする、半導体装置。
〔付記２Ｄ〕
前記第１縁端子から前記第１側面と、前記頂面と、前記第２側面と、に沿って前記第２縁端子に最短で至る第３沿面距離は、前記第２沿面距離よりも長い、付記１Ｄに記載の半導体装置。
〔付記３Ｄ〕
前記厚さ方向に沿って視て、前記封止樹脂の前記第１方向に沿った周縁の寸法は、前記封止樹脂の前記第２方向に沿った周縁の寸法の０．７５倍以上３倍以下である、付記１Ｄまたは２Ｄに記載の半導体装置。
〔付記４Ｄ〕
前記第１回路に電源電圧が供給され、かつ前記第２回路に電源電圧が供給された状態において、前記第２回路に供給される電源電圧は、前記第１回路に供給される電源電圧よりも大である、付記１Ｄないし３Ｄのいずれかに記載の半導体装置。
〔付記５Ｄ〕
前記複数の第１端子の各々は、前記封止樹脂に覆われた第１パッド部と、前記第１パッド部につながり、かつ前記第１側面から一部が露出した第１リード部と、を有し、
前記第２方向に沿って視て、前記複数の第１端子の各々の前記第１リード部は、前記底面に向けて屈曲し、
前記厚さ方向に沿って視て、前記複数の第１端子の各々の前記第１リード部は、前記第１方向に沿って延びている、付記１Ｄないし４Ｄのいずれかに記載の半導体装置。
〔付記６Ｄ〕
前記第１方向に沿って視て、前記複数の第１端子の各々の前記第１パッド部は、前記第１ダイパッドに重なる、付記５Ｄに記載の半導体装置。
〔付記７Ｄ〕
前記複数の第２端子の各々は、前記封止樹脂に覆われた第２パッド部と、前記第２パッド部につながり、かつ前記第２側面から一部が露出した第２リード部と、を有し、
前記第２方向に沿って視て、前記複数の第２端子の各々の前記第２リード部は、前記底面に向けて屈曲し、
前記厚さ方向に沿って視て、前記複数の第２端子の各々の前記第２リード部は、前記第１方向に沿って延びている、付記５Ｄまたは６Ｄに記載の半導体装置。
〔付記８Ｄ〕
前記第１方向に沿って視て、前記複数の第２端子の各々の前記第２パッド部は、前記第２ダイパッドに重なる、付記７Ｄに記載の半導体装置。
〔付記９Ｄ〕
前記第１方向に沿って視て、前記第２ダイパッドは、前記第１ダイパッドに重なる、付記５Ｄないし８Ｄのいずれかに記載の半導体装置。
〔付記１０Ｄ〕
前記厚さ方向において、前記第１ダイパッドから前記頂面に至る最短距離は、前記第１ダイパッドから前記底面に至る最短距離よりも長い、付記９Ｄに記載の半導体装置。
〔付記１１Ｄ〕
前記第１ダイパッド、前記第２ダイパッド、前記複数の第１端子、および前記複数の第２端子は、前記第３側面から離れて位置する、付記５Ｄないし１０Ｄのいずれかに記載の半導体装置。
〔付記１２Ｄ〕
前記複数の第１端子は、前記第２方向において互いに離れて位置する一対の第１支持端子を含み、
前記一対の第１支持端子は、前記第１ダイパッドの前記第２方向における両端につながっている、付記１１Ｄに記載の半導体装置。
〔付記１３Ｄ〕
前記複数の第２端子は、前記第２方向において互いに離れて位置する一対の第２支持端子を含み、
前記一対の第２支持端子は、前記第２ダイパッドの前記第２方向における両端につながっている、付記１２Ｄに記載の半導体装置。
〔付記１４Ｄ〕
前記第１ダイパッドおよび前記第２ダイパッドのうち、前記絶縁素子が搭載された特定ダイパッドには、前記厚さ方向に貫通する孔が設けられ、
前記厚さ方向に沿って視て、前記孔は、前記絶縁素子と、前記第１半導体素子および前記第２半導体素子のうち、前記特定ダイパッドに搭載された特定半導体素子と、の間に位置する、付記１Ｄないし１３Ｄのいずれかに記載の半導体装置。
〔付記１５Ｄ〕
前記複数の第１端子、および前記複数の第２端子の少なくともいずれかは、前記第１半導体素子および前記第２半導体素子のいずれにも導通しないダミー端子を含む、付記１Ｄないし１４Ｄのいずれかに記載の半導体装置。
〔付記１６Ｄ〕
前記絶縁素子は、インダクティブ型である、付記１Ｄないし１５Ｄのいずれかに記載の半導体装置。
【0216】
〔付記１Ｅ〕
厚さ方向に対して直交する第１方向の一方側に配置された第１ダイパッドと、
前記第１ダイパッドに対して前記第１方向の他方側に配置され、かつ前記第１方向において前記第１ダイパッドから離れて位置するとともに、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドと、
前記第１ダイパッドに搭載され、かつ前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、
前記第２ダイパッドに搭載され、かつ前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、
前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載されるとともに、前記第１回路と前記第２回路との信号の送受信を中継し、かつ前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、
前記第１ダイパッドに対して前記第１方向の前記一方側に位置する部分を含み、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されるとともに、少なくともいずれかが前記第１回路に導通する複数の第１端子と、
前記第２ダイパッドに対して前記第１方向の前記他方側に位置する部分を含み、かつ前記第２方向に沿って配列されるとともに、少なくともいずれかが前記第２回路に導通する複数の第２端子と、
前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子と、前記複数の第１端子、および前記複数の第２端子の各々の一部ずつと、を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂を備え、
前記封止樹脂は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子が位置する側を向く頂面と、前記厚さ方向において前記頂面とは反対側を向く底面と、前記第１方向の前記一方側に位置し、かつ前記頂面および前記底面につながる第１側面と、を有し、
前記第１側面は、前記頂面につながる第１領域と、前記底面につながる第２領域と、前記第１領域および前記第２領域につながり、かつ前記複数の第１端子が露出する第３領域と、を含み、
前記頂面、前記底面、前記第１領域および前記第２領域の各々の表面粗さは、前記第３領域の表面粗さよりも大であることを特徴とする、半導体装置。
〔付記２Ｅ〕
前記第１領域は、前記頂面に対して傾斜し、
前記第２領域は、前記底面に対して傾斜し、
前記厚さ方向に沿って視て、前記第３領域は、前記頂面および前記底面よりも外方に位置する、付記１Ｅに記載の半導体装置。
〔付記３Ｅ〕
前記封止樹脂は、前記第１方向の前記他方側に位置し、かつ前記頂面および前記底面につながる第２側面を有し、
前記第２側面は、前記頂面につながる第４領域と、前記底面につながる第５領域と、前記第４領域および前記第５領域につながり、かつ前記複数の第２端子が露出する第６領域と、を含み、
前記頂面、前記底面、前記第４領域および前記第５領域の各々の表面粗さは、前記第６領域の表面粗さよりも大である、付記１Ｅまたは２Ｅに記載の半導体装置。
〔付記４Ｅ〕
前記第４領域は、前記頂面に対して傾斜し、
前記第５領域は、前記底面に対して傾斜し、
前記厚さ方向に沿って視て、前記第６領域は、前記頂面および前記底面よりも外方に位置する、付記３Ｅに記載の半導体装置。
〔付記５Ｅ〕
前記封止樹脂には、前記頂面から凹む凹部が形成され、
前記封止樹脂は、前記厚さ方向において前記頂面と同じ側を向き、かつ前記凹部を規定する貫入面を有し、
前記貫入面の表面粗さは、前記頂面の表面粗さよりも小である、付記３Ｅまたは４Ｅに記載の半導体装置。
〔付記６Ｅ〕
前記頂面および前記底面の各々の表面粗さは、５μｍＲｚ以上２０μｍＲｚ以下である、付記３Ｅないし５Ｅのいずれかに記載の半導体装置。
〔付記７Ｅ〕
前記第１回路に電源電圧が供給され、かつ前記第２回路に電源電圧が供給された状態において、前記第２回路に供給される電源電圧は、前記第１回路に供給される電源電圧よりも大である、付記３Ｅないし６Ｅのいずれかに記載の半導体装置。
〔付記８Ｅ〕
前記複数の第１端子の各々は、前記封止樹脂に覆われた第１パッド部と、前記第１パッド部につながり、かつ前記第１側面から一部が露出した第１リード部と、を有し、
前記第２方向に沿って視て、前記複数の第１端子の各々の前記第１リード部は、前記底面に向けて屈曲し、
前記厚さ方向に沿って視て、前記複数の第１端子の各々の前記第１リード部は、前記第１方向に沿って延びている、付記３Ｅないし７Ｅのいずれかに記載の半導体装置。
〔付記９Ｅ〕
前記複数の第２端子の各々は、前記封止樹脂に覆われた第２パッド部と、前記第２パッド部につながり、かつ前記第２側面から一部が露出した第２リード部と、を有し、
前記第２方向に沿って視て、前記複数の第２端子の各々の前記第２リード部は、前記底面に向けて屈曲し、
前記厚さ方向に沿って視て、前記複数の第２端子の各々の前記第２リード部は、前記第１方向に沿って延びている、付記８Ｅに記載の半導体装置。
〔付記１０Ｅ〕
前記第１方向に沿って視て、前記第２ダイパッドは、前記第１ダイパッドに重なる、付記８Ｅまたは９Ｅに記載の半導体装置。
〔付記１１Ｅ〕
前記封止樹脂は、前記第２方向において互いに離れて位置し、かつ前記頂面および前記底面につながる第３側面および第４側面を有し、
前記第３側面および前記第４側面の各々の少なくとも一部の領域の表面粗さは、前記第３領域および前記第６領域の各々の表面粗さよりも大である、付記８Ｅないし１０Ｅのいずれかに記載の半導体装置。
〔付記１２Ｅ〕
前記第１ダイパッド、前記第２ダイパッド、前記複数の第１端子、および前記複数の第２端子は、前記第３側面および前記第４側面の双方に対して離れて位置する、付記１１Ｅに記載の半導体装置。
〔付記１３Ｅ〕
前記複数の第１端子は、前記第２方向において互いに離れて位置する一対の第１支持端子を含み、
前記一対の第１支持端子は、前記第１ダイパッドの前記第２方向における両端につながっている、付記１２Ｅに記載の半導体装置。
〔付記１４Ｅ〕
前記複数の第２端子は、前記第２方向において互いに離れて位置する一対の第２支持端子を含み、
前記一対の第２支持端子は、前記第２ダイパッドの前記第２方向における両端につながっている、付記１３Ｅに記載の半導体装置。
〔付記１５Ｅ〕
前記第１ダイパッドおよび前記第２ダイパッドのうち、前記絶縁素子が搭載された特定ダイパッドには、前記厚さ方向に貫通する孔が設けられ、
前記厚さ方向に沿って視て、前記孔は、前記絶縁素子と、前記第１半導体素子および前記第２半導体素子のうち、前記特定ダイパッドに搭載された特定半導体素子と、の間に位置する、付記１Ｅないし１４Ｅのいずれかに記載の半導体装置。
〔付記１６Ｅ〕
前記複数の第１端子、および前記複数の第２端子の少なくともいずれかは、前記第１半導体素子および前記第２半導体素子のいずれにも導通しないダミー端子を含む、付記１Ｅないし１５Ｅのいずれかに記載の半導体装置。
〔付記１７Ｅ〕
前記絶縁素子は、インダクティブ型である、付記１Ｅないし１６Ｅのいずれかに記載の半導体装置。
厚さ方向に対して直交する第１方向の一方側に配置された第１ダイパッドと、
前記第１ダイパッドに対して前記第１方向の他方側に配置され、かつ前記第１方向において前記第１ダイパッドから離れて位置するとともに、前記第１ダイパッドとは相対的に電位が異なる第２ダイパッドと、
前記第１ダイパッドに搭載され、かつ前記第１ダイパッドとともに第１回路を構成する第１半導体素子と、
前記第２ダイパッドに搭載され、かつ前記第２ダイパッドとともに第２回路を構成する第２半導体素子と、
前記第１ダイパッドおよび前記第２ダイパッドのいずれかに搭載されるとともに、前記第１回路と前記第２回路との信号の送受信を中継し、かつ前記第１回路および前記第２回路を互いに絶縁する絶縁素子と、
前記第１ダイパッドに対して前記第１方向の前記一方側に位置する部分を含み、かつ前記厚さ方向および前記第１方向の双方に対して直交する第２方向に沿って配列されるとともに、少なくともいずれかが前記第１回路に導通する複数の第１端子と、
前記第２ダイパッドに対して前記第１方向の前記他方側に位置する部分を含み、かつ前記第２方向に沿って配列されるとともに、少なくともいずれかが前記第２回路に導通する複数の第２端子と、
前記第１ダイパッド、前記第２ダイパッド、前記第１半導体素子、前記第２半導体素子および前記絶縁素子と、前記複数の第１端子、および前記複数の第２端子の各々の一部ずつと、を覆うとともに、前記第１ダイパッドおよび前記第２ダイパッドを互いに絶縁する封止樹脂を備え、
前記封止樹脂は、前記厚さ方向において前記第１ダイパッドに対して前記第１半導体素子が位置する側を向く頂面と、前記厚さ方向において前記頂面とは反対側を向く底面と、前記第１方向の前記一方側に位置し、かつ前記頂面および前記底面につながる第１側面と、を有し、
前記第１側面は、前記頂面につながる第１領域と、前記底面につながる第２領域と、前記第１領域および前記第２領域につながり、かつ前記複数の第１端子が露出する第３領域と、を含み、
前記頂面、前記底面、前記第１領域および前記第２領域の各々の表面粗さは、前記第３領域の表面粗さよりも大であることを特徴とする、半導体装置。
〔付記２Ｅ〕
前記第１領域は、前記頂面に対して傾斜し、
前記第２領域は、前記底面に対して傾斜し、
前記厚さ方向に沿って視て、前記第３領域は、前記頂面および前記底面よりも外方に位置する、付記１Ｅに記載の半導体装置。
〔付記３Ｅ〕
前記封止樹脂は、前記第１方向の前記他方側に位置し、かつ前記頂面および前記底面につながる第２側面を有し、
前記第２側面は、前記頂面につながる第４領域と、前記底面につながる第５領域と、前記第４領域および前記第５領域につながり、かつ前記複数の第２端子が露出する第６領域と、を含み、
前記頂面、前記底面、前記第４領域および前記第５領域の各々の表面粗さは、前記第６領域の表面粗さよりも大である、付記１Ｅまたは２Ｅに記載の半導体装置。
〔付記４Ｅ〕
前記第４領域は、前記頂面に対して傾斜し、
前記第５領域は、前記底面に対して傾斜し、
前記厚さ方向に沿って視て、前記第６領域は、前記頂面および前記底面よりも外方に位置する、付記３Ｅに記載の半導体装置。
〔付記５Ｅ〕
前記封止樹脂には、前記頂面から凹む凹部が形成され、
前記封止樹脂は、前記厚さ方向において前記頂面と同じ側を向き、かつ前記凹部を規定する貫入面を有し、
前記貫入面の表面粗さは、前記頂面の表面粗さよりも小である、付記３Ｅまたは４Ｅに記載の半導体装置。
〔付記６Ｅ〕
前記頂面および前記底面の各々の表面粗さは、５μｍＲｚ以上２０μｍＲｚ以下である、付記３Ｅないし５Ｅのいずれかに記載の半導体装置。
〔付記７Ｅ〕
前記第１回路に電源電圧が供給され、かつ前記第２回路に電源電圧が供給された状態において、前記第２回路に供給される電源電圧は、前記第１回路に供給される電源電圧よりも大である、付記３Ｅないし６Ｅのいずれかに記載の半導体装置。
〔付記８Ｅ〕
前記複数の第１端子の各々は、前記封止樹脂に覆われた第１パッド部と、前記第１パッド部につながり、かつ前記第１側面から一部が露出した第１リード部と、を有し、
前記第２方向に沿って視て、前記複数の第１端子の各々の前記第１リード部は、前記底面に向けて屈曲し、
前記厚さ方向に沿って視て、前記複数の第１端子の各々の前記第１リード部は、前記第１方向に沿って延びている、付記３Ｅないし７Ｅのいずれかに記載の半導体装置。
〔付記９Ｅ〕
前記複数の第２端子の各々は、前記封止樹脂に覆われた第２パッド部と、前記第２パッド部につながり、かつ前記第２側面から一部が露出した第２リード部と、を有し、
前記第２方向に沿って視て、前記複数の第２端子の各々の前記第２リード部は、前記底面に向けて屈曲し、
前記厚さ方向に沿って視て、前記複数の第２端子の各々の前記第２リード部は、前記第１方向に沿って延びている、付記８Ｅに記載の半導体装置。
〔付記１０Ｅ〕
前記第１方向に沿って視て、前記第２ダイパッドは、前記第１ダイパッドに重なる、付記８Ｅまたは９Ｅに記載の半導体装置。
〔付記１１Ｅ〕
前記封止樹脂は、前記第２方向において互いに離れて位置し、かつ前記頂面および前記底面につながる第３側面および第４側面を有し、
前記第３側面および前記第４側面の各々の少なくとも一部の領域の表面粗さは、前記第３領域および前記第６領域の各々の表面粗さよりも大である、付記８Ｅないし１０Ｅのいずれかに記載の半導体装置。
〔付記１２Ｅ〕
前記第１ダイパッド、前記第２ダイパッド、前記複数の第１端子、および前記複数の第２端子は、前記第３側面および前記第４側面の双方に対して離れて位置する、付記１１Ｅに記載の半導体装置。
〔付記１３Ｅ〕
前記複数の第１端子は、前記第２方向において互いに離れて位置する一対の第１支持端子を含み、
前記一対の第１支持端子は、前記第１ダイパッドの前記第２方向における両端につながっている、付記１２Ｅに記載の半導体装置。
〔付記１４Ｅ〕
前記複数の第２端子は、前記第２方向において互いに離れて位置する一対の第２支持端子を含み、
前記一対の第２支持端子は、前記第２ダイパッドの前記第２方向における両端につながっている、付記１３Ｅに記載の半導体装置。
〔付記１５Ｅ〕
前記第１ダイパッドおよび前記第２ダイパッドのうち、前記絶縁素子が搭載された特定ダイパッドには、前記厚さ方向に貫通する孔が設けられ、
前記厚さ方向に沿って視て、前記孔は、前記絶縁素子と、前記第１半導体素子および前記第２半導体素子のうち、前記特定ダイパッドに搭載された特定半導体素子と、の間に位置する、付記１Ｅないし１４Ｅのいずれかに記載の半導体装置。
〔付記１６Ｅ〕
前記複数の第１端子、および前記複数の第２端子の少なくともいずれかは、前記第１半導体素子および前記第２半導体素子のいずれにも導通しないダミー端子を含む、付記１Ｅないし１５Ｅのいずれかに記載の半導体装置。
〔付記１７Ｅ〕
前記絶縁素子は、インダクティブ型である、付記１Ｅないし１６Ｅのいずれかに記載の半導体装置。
【符号の説明】
【0217】
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６，Ａ７，Ａ８，Ａ９，Ａ１０：半導体装置
１１：第１半導体素子（制御素子）
１１Ａ：電極
１１１：第１送信部
１１２：第２送信部
１１３：第３受信部
１１４：第４受信部
１１５：ロジック部
１１６：第１低電圧ロックアウト部
１１７：外部エラー検出部
１２：第２半導体素子（駆動素子）
１２Ａ：電極
１２１：第１受信部
１２２：第２受信部
１２３：第３送信部
１２４：第４送信部
１２５：ロジック部
１２６：ドライバ部
１２７：第２低電圧ロックアウト部
１２８：過電流検出部
１２９：ＯＣＰタイマ
１３：絶縁素子
１３Ａ：第１電極
１３Ｂ：第２電極
１３Ｃ：パッシベーション膜
１３Ｄ：第１膜
１３Ｅ：第２膜
１３１：第１トランス
１３２：第２トランス
１３３：第３トランス
１３４：第４トランス
２：導電支持部材
２１：パッド隙間
３：第１ダイパッド
３１：第１主面
３２：第１裏面
３３：第１対向面
３３１：第１主面側凹部
３３２：第１裏面側凹部
３３３：第１主面側突起部
３３４：第１裏面側突起部
３３５：第１中間突起部
３４：第１端面
３５：第１側面
３６：周縁
３６１：第１遠方角部
３６２：第１近方角部
３６２Ａ：第１端部
３６３：第１近方端縁
３９：孔
４：第２ダイパッド
４１：第２主面
４２：第２裏面
４３：第２対向面
４３１：第２主面側凹部
４３２：第２裏面側凹部
４３３：第２主面側突起部
４３４：第２裏面側突起部
４３５：第２中間突起部
４４：第２端面
４５：第２側面
４６：周縁
４６１：第２遠方角部
４６２：第２近方角部
４６２Ａ：第２端部
４６３：第２近方端縁
５１：第１端子
５１Ａ：第１縁端子
５１１：第１中間端子
５１１Ａ：リード部
５１１Ｂ：パッド部
５１２：第１側端子
５１２Ａ：リード部
５１２Ｂ：パッド部
５１３：第１支持端子
５１３Ａ：リード部
５１３Ｂ：パッド部
５２：第２端子
５２Ａ：第２縁端子
５２１：第２中間端子
５２１Ａ：リード部
５２１Ｂ：パッド部
５２２：第２側端子
５２２Ａ：リード部
５２２Ｂ：パッド部
５２３：第２支持端子
５２３Ａ：リード部
５２３Ｂ：パッド部
５２３Ｃ：連結部
６１：第１ワイヤ
６１Ａ：特定第１ワイヤ
６２：第２ワイヤ
６２Ａ：特定第２ワイヤ
６３：第３ワイヤ
６４：第４ワイヤ
７：封止樹脂
７１：頂面
７１１：凹部
７１１Ａ：貫入面
７２：底面
７３：第１側面
７３１：第１領域
７３２：第２領域
７３３：第３領域
７４：第２側面
７４１：第４領域
７４２：第５領域
７４３：第６領域
７５：第３側面
７５１：第７領域
７５２：第８領域
７５３：第９領域
７６：第４側面
７６１：第１０領域
７６２：第１１領域
７６３：第１２領域
７９１：第１ゲート痕
７９２：第２ゲート痕
８１：リードフレーム
８１Ａ：主面
８１０Ａ：第１露出領域
８１Ｂ：裏面
８１０Ｂ：第２露出領域
８１１：外枠
８１２：アイランド部
８１２Ａ：第１ダイパッド
８１２Ｂ：第２ダイパッド
８１３：第１リード
８１４：第２リード
８１５：支持リード
８１６：ダムバー
８２：レジスト
８２Ａ：第１被覆部
８２Ｂ：第２被覆部
８６：ポット
８７：ランナー
８８：キャビティ
８９１：第１ゲート
８９２：第２ゲート
９０：ＥＣＵ
１１：第１半導体素子（制御素子）
１１Ａ：電極
１１１：第１送信部
１１２：第２送信部
１１３：第３受信部
１１４：第４受信部
１１５：ロジック部
１１６：第１低電圧ロックアウト部
１１７：外部エラー検出部
１２：第２半導体素子（駆動素子）
１２Ａ：電極
１２１：第１受信部
１２２：第２受信部
１２３：第３送信部
１２４：第４送信部
１２５：ロジック部
１２６：ドライバ部
１２７：第２低電圧ロックアウト部
１２８：過電流検出部
１２９：ＯＣＰタイマ
１３：絶縁素子
１３Ａ：第１電極
１３Ｂ：第２電極
１３Ｃ：パッシベーション膜
１３Ｄ：第１膜
１３Ｅ：第２膜
１３１：第１トランス
１３２：第２トランス
１３３：第３トランス
１３４：第４トランス
２：導電支持部材
２１：パッド隙間
３：第１ダイパッド
３１：第１主面
３２：第１裏面
３３：第１対向面
３３１：第１主面側凹部
３３２：第１裏面側凹部
３３３：第１主面側突起部
３３４：第１裏面側突起部
３３５：第１中間突起部
３４：第１端面
３５：第１側面
３６：周縁
３６１：第１遠方角部
３６２：第１近方角部
３６２Ａ：第１端部
３６３：第１近方端縁
３９：孔
４：第２ダイパッド
４１：第２主面
４２：第２裏面
４３：第２対向面
４３１：第２主面側凹部
４３２：第２裏面側凹部
４３３：第２主面側突起部
４３４：第２裏面側突起部
４３５：第２中間突起部
４４：第２端面
４５：第２側面
４６：周縁
４６１：第２遠方角部
４６２：第２近方角部
４６２Ａ：第２端部
４６３：第２近方端縁
５１：第１端子
５１Ａ：第１縁端子
５１１：第１中間端子
５１１Ａ：リード部
５１１Ｂ：パッド部
５１２：第１側端子
５１２Ａ：リード部
５１２Ｂ：パッド部
５１３：第１支持端子
５１３Ａ：リード部
５１３Ｂ：パッド部
５２：第２端子
５２Ａ：第２縁端子
５２１：第２中間端子
５２１Ａ：リード部
５２１Ｂ：パッド部
５２２：第２側端子
５２２Ａ：リード部
５２２Ｂ：パッド部
５２３：第２支持端子
５２３Ａ：リード部
５２３Ｂ：パッド部
５２３Ｃ：連結部
６１：第１ワイヤ
６１Ａ：特定第１ワイヤ
６２：第２ワイヤ
６２Ａ：特定第２ワイヤ
６３：第３ワイヤ
６４：第４ワイヤ
７：封止樹脂
７１：頂面
７１１：凹部
７１１Ａ：貫入面
７２：底面
７３：第１側面
７３１：第１領域
７３２：第２領域
７３３：第３領域
７４：第２側面
７４１：第４領域
７４２：第５領域
７４３：第６領域
７５：第３側面
７５１：第７領域
７５２：第８領域
７５３：第９領域
７６：第４側面
７６１：第１０領域
７６２：第１１領域
７６３：第１２領域
７９１：第１ゲート痕
７９２：第２ゲート痕
８１：リードフレーム
８１Ａ：主面
８１０Ａ：第１露出領域
８１Ｂ：裏面
８１０Ｂ：第２露出領域
８１１：外枠
８１２：アイランド部
８１２Ａ：第１ダイパッド
８１２Ｂ：第２ダイパッド
８１３：第１リード
８１４：第２リード
８１５：支持リード
８１６：ダムバー
８２：レジスト
８２Ａ：第１被覆部
８２Ｂ：第２被覆部
８６：ポット
８７：ランナー
８８：キャビティ
８９１：第１ゲート
８９２：第２ゲート
９０：ＥＣＵ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】