特許 7527946 発振回路、時間デジタル変換器、及び電子装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-26

(45)【発行日】2024-08-05

(54)【発明の名称】発振回路、時間デジタル変換器、及び電子装置

(51)【国際特許分類】

   H03K 3/03 20060101AFI20240729BHJP

   H03K 5/26 20060101ALI20240729BHJP

   H03K 3/354 20060101ALN20240729BHJP

【ＦＩ】

H03K3/03

H03K5/26 P

H03K3/354 B

【請求項の数】 14

(21)【出願番号】P 2020206052

(22)【出願日】2020-12-11

(65)【公開番号】P2022093002

(43)【公開日】2022-06-23

【審査請求日】2023-02-16

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118876

【弁理士】

【氏名又は名称】鈴木 順生

(74)【代理人】

【識別番号】100103263

【弁理士】

【氏名又は名称】川崎 康

(72)【発明者】

【氏名】富山 陽介

(72)【発明者】

【氏名】タ トァン タン

(72)【発明者】

【氏名】近藤 智史

(72)【発明者】

【氏名】崔 明秀

(72)【発明者】

【氏名】杉本 俊貴

(72)【発明者】

【氏名】吉岡 健太郎

【審査官】竹内 亨

(56)【参考文献】

【文献】特開平１１－０７４７６２（ＪＰ，Ａ）

【文献】特開２０２０－０８５５３７（ＪＰ，Ａ）

【文献】国際公開第２０１０／００４６７０（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ ３／００－５／１２

(57)【特許請求の範囲】

【請求項1】

縦続接続されるｎ（ｎは３以上の整数）段の遅延素子を有し、最終段の前記遅延素子の出力信号は、初段の前記遅延素子の入力側に帰還され、前記ｎ段の遅延素子の出力をｎ段の出力ノードとする第１発振器と、
縦続接続されるｎ段の遅延素子を有し、最終段の前記遅延素子の出力信号は、初段の前記遅延素子の入力側に帰還され、前記ｎ段の遅延素子の出力をｎ段の出力ノードとする第２発振器と、
縦続接続されるｎ段の遅延素子を有し、最終段の前記遅延素子の出力信号は、初段の前記遅延素子の入力側に帰還され、前記遅延素子の出力を出力ノードとする第３発振器と、
前記第１発振器、前記第２発振器、及び前記第３発振器を含むｍ（ｍは３以上の整数）個の発振器と、を備え、
前記ｍ個の発振器のうち、２つの発振器の組合せごとに異なる前記出力ノード同士が接続され、
前記第１発振器の第ａ（ａは１以上ｎ以下の整数）段目の出力ノードと前記第２発振器の第ａ段目の出力ノードとが接続され、
前記第２発振器の第ｂ（ｂは、ａとは異なる１以上ｎ以下の整数）段目の出力ノードと前記第３発振器の第ｂ段目の出力ノードとが接続される、発振回路。

【請求項2】

前記ｍ個の発振器は、所定の方向に並べて配置されており、
前記ｍ個の発振器のうち、前記所定の方向に隣接する２つの前記発振器の組合せのすべてについて、それぞれ異なる前記出力ノード同士を接続する、請求項１に記載の発振回路。

【請求項3】

前記所定の方向への並び順に隣接する２つの前記発振器の出力ノード同士を接続する前記遅延素子は、前記所定の方向への配置順序に従って所定の段数ずつずらして配置される、請求項２に記載の発振回路。

【請求項4】

前記所定の段数は、前記発振器内の前記ｎ段の遅延素子の数と、前記ｍ個の発振器の数とに応じて決定される、請求項３に記載の発振回路。

【請求項5】

前記ｍ個の発振器は、任意の２つの前記発振器内のそれぞれ異なる段の前記遅延素子の出力ノード同士を接続することにより、ループ状に接続される、請求項２乃至４のいずれか一項に記載の発振回路。

【請求項6】

前記ｍ個の発振器は、それぞれが２以上の発振器を有する複数の発振器群に分類されており、
前記発振器群ごとに、前記所定の方向への並び順に隣接する２つの前記発振器内の出力ノード同士を接続する前記遅延素子は、前記所定の方向への配置順序に従って所定の段数ずつずらして配置される、請求項２乃至４のいずれか一項に記載の発振回路。

【請求項7】

前記複数の発振器群は、２つの前記発振器群ごとに前記２つの発振器群の出力ノードを接続する、請求項６に記載の発振回路。

【請求項8】

前記複数の発振器群内のすべての前記発振器はループ状に接続される、請求項６又は７に記載の発振回路。

【請求項9】

前記遅延素子は、論理反転素子であり、
前記発振器は、奇数段の前記論理反転素子を環状に接続して構成される、請求項２乃至８のいずれか一項に記載の発振回路。

【請求項10】

前記遅延素子は、差動入力及び差動出力の差動アンプであり、
前記発振器は、偶数段又は奇数段の前記差動アンプを縦続接続して構成される、請求項２乃至８のいずれか一項に記載の発振回路。

【請求項11】

前記ｍ個の発振器のいずれか一つの出力ノードに接続される出力ノードを有し、発振動作を行わないダミー回路を備える、請求項２乃至１０のいずれか一項に記載の発振回路。

【請求項12】

前記所定の方向に配置された前記ｍ個の発振器の両端側に２つの前記ダミー回路が配置され、
一方の前記ダミー回路の出力ノードは、前記所定の方向に並べて配置された前記ｍ個の発振器のうち、一端側の前記発振器のいずれか一つの出力ノードに接続され、
他方の前記ダミー回路の出力ノードは、前記所定の方向に並べて配置された前記ｍ個の発振器のうち、他端側の前記発振器のいずれか一つの出力ノードに接続される、請求項１１に記載の発振回路。

【請求項13】

同一の位相及び同一の周波数の発振信号を出力する複数の発振器と、
前記複数の発振器のいずれかから出力された発振信号の周期数を計測するカウンタと、
複数の時間信号の論理が遷移する際に、対応する発振器から出力される発振信号の位相を検出する複数の位相検出器と、
前記複数の時間信号の論理が遷移する際に前記カウンタのカウント値を保持する複数のカウント保持部と、
前記複数のカウント保持部に保持された前記カウント値と前記複数の位相検出器で検出された位相とに基づいて、前記複数の時間信号に応じた複数のデジタル信号を生成するデジタル信号生成部と、を備え、
前記複数の発振器は、
縦続接続されるｎ（ｎは３以上の整数）段の遅延素子を有し、最終段の前記遅延素子の出力信号は、初段の前記遅延素子の入力側に帰還され、前記ｎ段の遅延素子の出力をｎ段の出力ノードとする第１発振器と、
縦続接続されるｎ段の遅延素子を有し、最終段の前記遅延素子の出力信号は、初段の前記遅延素子の入力側に帰還され、前記ｎ段の遅延素子の出力をｎ段の出力ノードとする第２発振器と、
縦続接続されるｎ段の遅延素子を有し、最終段の前記遅延素子の出力信号は、初段の前記遅延素子の入力側に帰還され、前記ｎ段の遅延素子の出力をｎ段の出力ノードとする第３発振器と、
前記第１発振器、前記第２発振器、及び前記第３発振器を含むｍ（ｍは３以上の整数）個の発振器と、を備え、
前記ｍ個の発振器のうち、２つの発振器の組合せごとに異なる前記出力ノード同士が接続され、
前記第１発振器の第ａ（ａは１以上ｎ以下の整数）段目の出力ノードと前記第２発振器の第ａ段目の出力ノードとが接続され、
前記第２発振器の第ｂ（ｂは、ａとは異なる１以上ｎ以下の整数）段目の出力ノードと前記第３発振器の第ｂ段目の出力ノードとが接続される、時間デジタル変換器。

【請求項14】

対象物の複数箇所で反射された複数の光信号を受光して、複数の時間信号を生成する受光部と、
前記複数の時間信号に基づいて複数のデジタル信号を生成する時間デジタル変換器と、
前記複数のデジタル信号に基づいて、前記対象物までの距離を計測する距離計測部と、を備え、
前記時間デジタル変換器は、
同一の位相及び同一の周波数の発振信号を出力する複数の発振器と、
前記複数の発振器のいずれかから出力された発振信号の周期数を計測するカウンタと、
前記複数の時間信号の論理が遷移する際に、前記複数の発振器から出力される複数の発振信号の位相を検出する位相検出器と、
前記複数の時間信号の論理が遷移する際に前記カウンタで計測された周期数と、前記位相検出器で検出された位相とに基づいて、前記複数の時間信号に応じたデジタル信号を出力するデジタル信号生成部と、を備え、
前記複数の発振器は、
縦続接続されるｎ（ｎは３以上の整数）段の遅延素子を有し、最終段の前記遅延素子の出力信号は、初段の前記遅延素子の入力側に帰還され、前記ｎ段の遅延素子の出力をｎ段の出力ノードとする第１発振器と、
縦続接続されるｎ段の遅延素子を有し、最終段の前記遅延素子の出力信号は、初段の前記遅延素子の入力側に帰還され、前記ｎ段の遅延素子の出力をｎ段の出力ノードとする第２発振器と、
縦続接続されるｎ段の遅延素子を有し、最終段の前記遅延素子の出力信号は、初段の前記遅延素子の入力側に帰還され、前記ｎ段の遅延素子の出力をｎ段の出力ノードとする第３発振器と、
前記第１発振器、前記第２発振器、及び前記第３発振器を含むｍ（ｍは３以上の整数）個の発振器と、を備え、
前記ｍ個の発振器のうち、２つの発振器の組合せごとに異なる前記出力ノード同士が接続され、
前記第１発振器の第ａ（ａは１以上ｎ以下の整数）段目の出力ノードと前記第２発振器の第ａ段目の出力ノードとが接続され、
前記第２発振器の第ｂ（ｂは、ａとは異なる１以上ｎ以下の整数）段目の出力ノードと前記第３発振器の第ｂ段目の出力ノードとが接続される、電子装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、発振回路、時間デジタル変換器、及び電子装置に関する。

【背景技術】

【0002】

複数の発振器の特定の出力同士を接続すると、相互に位相が注入されて、位相雑音を低下することができ、高精度の時間信号を生成できる。
しかしながら、複数の発振器の各出力を一つのノードに接続すると、このノードの寄生容量が大きくなり、各発振器の他の出力との対称性が悪くなり、発振信号の線形性が悪化してしまう。

【先行技術文献】

【特許文献】

【0003】

【文献】特許３６１９３５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本開示では、構成を複雑化することなく、線形性を向上させて、より高精度の発振信号を生成可能な発振回路、時間デジタル変換器、及び電子装置を提供するものである。

【課題を解決するための手段】

【0005】

上記の課題を解決するために、本開示によれば、ｎ（ｎは３以上の整数）段の出力ノードを有する第１発振器と、
ｎ段の出力ノードを有する第２発振器と、
ｎ段の出力ノードを有する第３発振器と、を備え、
前記第１発振器の第ａ（ａは１以上ｎ以下の整数）段目の出力ノードと前記第２発振器の第ａ段目の出力ノードとが接続され、
前記第２発振器の第ｂ（ｂは、ａとは異なる１以上ｎ以下の整数）段目の出力ノードと前記第３発振器の第ｂ段目の出力ノードとが接続される、発振回路が提供される。

【図面の簡単な説明】

【0006】

【図1】第１の実施形態による発振回路を内蔵する時間デジタル変換器の概略構成を示すブロック図。

【図2】発振器の３つの出力ノードの位相状態と第１位相情報とを示す図。

【図3】図３の発振器のタイミング波形図。

【図4】第２の実施形態による複数の発振器を有する発振回路の回路図。

【図5】第３の実施形態による複数の発振器を有する発振回路の回路図。

【図6】第４の実施形態による発振回路の回路図。

【図7】一変形例による発振回路のブロック図。

【図8】電子装置の概略構成を示すブロック図。

【発明を実施するための形態】

【0007】

以下、図面を参照して、発振回路、時間デジタル変換器、及び電子装置の実施形態について説明する。以下では、発振回路、時間デジタル変換器、及び電子装置の主要な構成部分を中心に説明するが、発振回路、時間デジタル変換器、及び電子装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。

【0008】

（第１の実施形態）
図１は第１の実施形態による発振回路１を内蔵する時間デジタル変換器２の概略構成を示すブロック図である。本実施形態による時間デジタル変換器２は、多チャネル構成であり、複数チャネルの時間信号を並行してデジタル信号に変換する。図１の時間デジタル変換器２は、３チャネルの構成を示しているが、２チャネル以上の任意のチャネル数に適用可能である。図１の時間デジタル変換器２は、３つの時間信号ＴＩＮ１、ＴＩＮ２、ＴＩＮ３の立ち上がりエッジのタイミングをデジタル信号ＤＯＵＴ１、ＤＯＵＴ２、ＤＯＵＴ３に変換する。

【0009】

図１の時間デジタル変換器２は、複数の発振器３を有する発振回路１と、カウンタ４と、複数の位相検出器５と、複数のカウント保持部６と、複数のデジタル信号生成部７とを備えている。

【0010】

発振回路１内の複数の発振器３は、位相ずれのない発振信号を出力する。複数の発振器３は、所定の方向Ｘに並べて配置されており、各発振器３は位相の異なる発振信号を出力可能な複数の出力ノードを有する。複数の発振器３内の対応する出力ノードから出力される発振信号の位相及び周波数は揃っている。発振器３の具体的な構成については後述するが、図１の各発振器３は、位相の異なる３つの発振信号を出力する３つの出力ノードＮ１、Ｎ２、Ｎ３を有する。

【0011】

カウンタ４は、複数の発振器３のいずれかから出力された発振信号の周期数を計測する。複数の発振器３は、対応する出力ノードから位相及び周波数が揃った発振信号を出力するため、カウンタ４には、どの発振器３から出力された発振信号が入力されてもよい。

【0012】

複数の位相検出器５は、対応する時間信号の論理が遷移する際に、対応する発振器３から出力された位相の異なる複数の発振信号の位相を検出する。各位相検出器５は、位相保持部８とエンコーダ９を有する。

【0013】

位相保持部８は、対応する時間信号の論理が遷移するタイミング（例えば、ローからハイに遷移するタイミング）に同期して、対応する発振器３から出力される発振信号の位相を保持する。位相保持部８は、例えば複数のフリップフロップ（以下、Ｆ／Ｆ）１０を有する。各Ｆ／Ｆ１０は、対応する時間信号の論理が遷移するタイミング（例えば、ローからハイに遷移するタイミング）に同期して、対応する発振器３の位相を保持する。エンコーダ９は、位相保持部８で保持された複数の発振信号の位相をエンコードして、第１位相情報を生成する。

【0014】

複数のカウント保持部６は、対応する時間信号の論理が遷移する際に、カウンタ４のカウント値を保持する。各カウント保持部６は、例えばレジスタ１１と倍数器１２とを有する。各レジスタ１１は、時間信号の論理が遷移するタイミング（例えば、ローからハイに遷移するタイミング）に同期して、カウンタ４のカウント値を保持する。カウンタ４は、位相検出器５が検出する位相の最小単位の例えば６倍ごとにカウントアップするため、倍数器１２はレジスタ１１で保持されたカウント値を６倍して第２位相情報を生成する。

【0015】

複数のデジタル信号生成部７は、複数のカウント保持部６で保持されたカウント値と、複数の位相検出器５で検出された位相とに基づいて、複数の時間信号に応じた複数のデジタル信号ＤＯＵＴ１～ＤＯＵＴ３を生成する。より詳細には、各デジタル信号生成部７は、対応するカウント保持部６から出力された第２位相情報と、対応する位相検出器５から出力された第１位相情報とを合成して、対応する時間信号に応じたデジタル信号を生成する。

【0016】

図１の時間デジタル変換器２では、時間信号ＴＩＮ１～ＴＩＮ３がローからハイに遷移するタイミングでの、発振器３の位相とカウンタ４のカウント値とに基づいて、時間信号をデジタル信号に変換する。発振器３の段数が３段の場合、発振器３の位相状態は０～５の６通りを取りうる。

【0017】

図２は発振器３の３つの出力ノードＮ１、Ｎ２、Ｎ３の位相状態と第１位相情報とを示す図である。第１位相情報は、３つの出力ノードの位相状態をコード化した値である。エンコーダ９は、発振器３の３つの出力ノードの位相状態に応じた第１位相情報を出力する。

【0018】

図３は各発振器３の３つの出力ノードＮ１、Ｎ２、Ｎ３の位相状態と、カウンタ４のカウント値ＣＮＴＯＵＴと、時間信号ＴＩＮ１、ＴＩＮ２、ＴＩＮ３と、各エンコーダ９でエンコードされた第１位相情報ＰＨ１、ＰＨ２、ＰＨ３と、各レジスタ１１に保持されたカウント値ＣＮＴＯＵＴ１、ＣＮＴＯＵＴ２、ＣＮＴＯＵＴ３と、各デジタル信号ＤＯＵＴ１、ＤＯＵＴ２、ＤＯＵＴ３のタイミング波形図である。

【0019】

図３の例では、時刻ｔ０で、発振器３の出力ノードＮ３がハイからローに遷移したタイミングで、カウンタ４のカウント値ＣＮＴＯＵＴが０になる例を示している。その後、時刻ｔ１で、時間信号ＴＩＮ１がローからハイに遷移する。このとき、対応する発振器３の３つの出力ノードＮ１、Ｎ２、Ｎ３の位相状態は（１１０）である。よって、対応するエンコーダ９でエンコードされる第１位相情報ＰＨ１＝１になる。また、時刻ｔ１では、カウンタ４のカウント値ＣＮＴＯＵＴ＝０であるため、レジスタ１１は０を保持し、倍数器１２から出力される第２位相情報は０になる。よって、図１の最上段のデジタル信号生成部７は、ＤＯＵＴ１＝１を出力する。

【0020】

その後、時刻ｔ２で、時間信号ＴＩＮ２がローからハイに遷移する。このとき、対応する発振器３の３つの出力ノードＮ１、Ｎ２、Ｎ３の位相状態は（００１）である。よって、対応するエンコーダ９でエンコードされる第１位相情報ＰＨ２＝４になる。このとき、倍数器１２から出力される第２位相情報は０のままである。よって、図１の中段のデジタル信号生成部７は、ＤＯＵＴ２＝４を出力する。

【0021】

その後、時刻ｔ３で、発振器３の出力ノードＮ３がハイからローに遷移して、カウンタ４のカウント値は１になる。その後、時刻ｔ４で、時間信号ＴＩＮ３がローからハイに遷移する。このとき、対応する発振器３の３つの出力ノードＮ１、Ｎ２、Ｎ３の位相状態は（１００）である。よって、対応するエンコーダ９でエンコードされる第１位相情報ＰＨ２＝２になる。また、時刻ｔ４では、カウンタ４のカウント値ＣＮＴＯＵＴ＝１であるため、レジスタ１１は１を保持し、倍数器１２から出力される第２位相情報は６になる。よって、図１の最下段のデジタル信号生成器は、ＤＯＵＴ３＝６＋２＝８を出力する。

【0022】

図１のカウント保持部６内のレジスタ１１は、チャネルごとに離れて配置される場合がありうる。空間的に離れた場所で時間信号を利用する場合、信号の減衰を補償するためにリピータを使うことが考えられるが、リピータの製造ばらつきやノイズによって時間信号に誤差が重畳されてしまう。そこで、図１では、発振回路１内に複数の発振器３を設けて、隣接する発振器３の出力ノード同士を接続して位相注入を行う。また、３つ以上の発振器３の出力ノードが一箇所に接続されないようにして、寄生容量の増大を防止する。このように、本実施形態による発振回路１は、所定の方向Ｘに並べて配置された複数の発振器３のうち、２つの発振器３の組合せごとにそれぞれ異なる出力ノード同士を接続している。

【0023】

図１の発振回路１内の各発振器３は、縦続接続される複数の遅延素子１３を有する。各遅延素子１３は、例えば論理反転素子（インバータ）で構成することができる。隣接する２つの発振器３内の所定段目の遅延素子１３の出力ノード同士を接続することにより、位相注入を行うことができる。これにより、各発振器３で位相が共有されると同時に位相雑音を低下させることができる。図１の発振回路１によれば、単一の発振器３で一定の位相雑音性能を実現するよりも、発振器３の一個あたりの面積と消費電力を抑制できる。図１の発振回路１は、生成するデジタル信号のビット数に応じた段数の遅延素子１３を有し、所定の方向Ｘに隣接する発振器３の対応する遅延素子１３の出力ノード同士を接続することにより、発振回路１の位相雑音性能を一定に維持できる。

【0024】

本実施形態では、各発振器３の遅延素子１３そのものが信号を送るリピータの代わりの役割を担う。すなわち、複数の発振器３を用いることで、時間信号をデジタル化するだけでなく、離れた場所に時間信号を送信することができる。

【0025】

すべての発振器３の特定の出力ノード同士を一箇所に接続することでも位相注入を行うことはできるが、寄生容量が大きくなり、対称性が悪くなる。そこで、本実施形態では、複数の発振器３のうち、２つの発振器３の組合せごとにいずれかの出力ノード同士を接続し、２つの発振器３の組合せと別の２つの発振器３の組合せでは、それぞれ異なる出力ノード同士を接続している。これにより、多数の発振器３の出力ノードが一箇所に集中して接続されなくなり、発振器３の各出力ノードの寄生容量をいずれも小さくできる。

【0026】

複数の発振器３のうち、２つの発振器３の組合せのすべてについて、それぞれ異なる出力ノード同士を接続してもよい。また、２つの発振器３の出力ノード同士を接続する配線は短い方が寄生容量を削減できるため、所定の方向Ｘに隣接する２つの発振器３の出力ノード同士を接続するのが望ましい。その際、所定の方向Ｘに隣接する２つの発振器３と、所定の方向Ｘに隣接する別の２つの発振器３とでは、それぞれ異なる出力ノード同士を接続する。これにより、発振器３の出力ノードでの寄生容量を削減できる。また、複数の発振器３のうち、隣接する２つの発振器３の組合せのすべてについて、それぞれ異なる出力ノード同士を接続してもよい。すべての組合せについて出力ノード同士を接続することにより、対称性及び線形性を向上できる。

【0027】

発振器３は、複数の遅延素子１３を環状に接続したリング発振器であってもよい。この場合、縦続接続される複数の遅延素子１３のうち、最終段の遅延素子１３の出力信号は、初段の遅延素子１３の入力側に帰還される。

【0028】

所定の方向Ｘへの並び順に隣接する２つの発振器３の出力ノード同士を接続する遅延素子１３は、所定の方向Ｘへの配置順序に従って所定の段数ずつずらして配置されてもよい。所定の段数は、発振器３内の複数の遅延素子１３の数と、複数の発振器３の数とに応じて決定される。所定の段数ずつずらして遅延素子１３の出力ノード同士を接続することにより、対称性及び線形性が向上する。

【0029】

発振回路１内の複数の発振器３は、任意の２つの発振器３内のそれぞれ異なる段の遅延素子１３の出力ノード同士を接続することにより、ループ状に接続されうる。これにより、線形性を向上させることができる。複数の発振器３同士をどのように接続すれば線形性が向上するかは、発振器３の遅延素子１３の段数と発振器３の個数との関係で決定される。

【0030】

第１の実施形態による発振回路１は、最小限の構成として、３つの発振器３を有する。これら発振器３を第１発振器、第２発振器、及び第３発振器と呼ぶとすると、第１～第３発振器はいずれも、ｎ（ｎは３以上の整数）段の出力ノードを有する。一つの出力ノードは、他の出力ノードとは異なる位相の発振信号を出力する。第１発振器の第ａ（ａは１以上ｎ以下の整数）段目の出力ノードと第２発振器の第ａ段目の出力ノードとが接続される。また、第２発振器の第ｂ（ｂは、ａとは異なる１以上ｎ以下の整数）段目の出力ノードと第３発振器の第ｂ段目の出力ノードとが接続される。

【0031】

なお、第１～第３共振器内の出力ノードの段数は異なっていてもよい。この場合、第１発振器の第ａ段目のノードと第２発振器の第ｂ段目のノードが接続される。また、第２発振器の第ｃ段目のノードと第３発振器の第ｄ段目のノードが接続される。この場合、ｂとｃの値は異なっており、ａとｂは同一でも相違していてもよい。ａとｄは同一でも相違していてもよい。ｃとｄは同一でも相違していてもよい。

【0032】

このように、第１の実施形態では、発振回路１内の複数の発振器３のうち、２つの発振器３の組合せごとに、別々の段の遅延素子１３の出力ノード同士を接続することで、寄生容量が一箇所に集中しなくなり、寄生容量を複数箇所に分散させることができる。これにより、時間信号をデジタル化する際の線形性が向上する。また、複数の発振器３のうち、２つの発振器３の組合せごとに、別々の段の遅延素子１３の出力ノード同士を接続することで、複数の発振器３をループ状に接続することができ、対称性及び線形性を向上させることができる。さらに、複数の発振器３の並び順に、出力ノード同士を接続する遅延素子１３を所定段ごとにずらすことでも、対称性と線形性を向上させることができる。

【0033】

（第２の実施形態）
発振回路１内の発振器３の数が一つの発振器３内の遅延素子１３の接続段数よりも多い場合、発振回路１内の複数の発振器３のうち、２つの発振器３の組合せごとに、それぞれ異なる段の遅延素子１３の出力ノード同士を接続しようとしても、接続されるべき遅延素子１３の段数が足りなくなる。そこで、第２の実施形態による発振回路１では、発振回路１内の発振器３の数が一つの発振器３内の遅延素子１３の接続段数よりも多い場合には、複数の発振器３を、それぞれが２以上の発振器３を有する複数の発振器群１４に分類して、発振器群１４ごとに、２つの発振器３の出力ノード同士をずらしながら接続すればよい。

【0034】

図４は第２の実施形態による複数の発振器３を有する発振回路１ａの回路図である。図４の発振回路１ａは、図１の時間デジタル変換器２内の発振回路１の代わりに用いることができる。図４の発振回路１ａは、所定の方向Ｘに並べて配置された複数の発振器群１４を備えている。図４には、２つの発振器群１４が図示されているが、発振器群１４の数には特に制限はない。また、図４に示すように、どの発振器群１４にも属さない発振器３が存在していてもよいし、存在していなくてもよい。各発振器群１４は、所定の方向Ｘに並べて配置された複数の発振器３を有する。各発振器３は、環状に接続された複数の遅延素子１３を有する。遅延素子１３は、例えば論理を反転するインバータである。図４の発振器３は、環状に接続された３段の遅延素子１３を有するが、遅延素子１３の接続段数は任意である。

【0035】

図４の発振回路１ａは、発振器３の数が発振器３内の遅延素子１３の接続段数よりも多い例を示している。図４の場合、発振器３内の出力ノードの数が３つしかないのに対して、所定の方向Ｘに隣接する２つの発振器３の組合せは４つ以上存在する。そこで、３つ以内の発振器３を有する発振器群１４ごとに、２つの発振器３の組合せを複数設けて、組合せごとに、それぞれ異なる段の遅延素子１３同士を接続する。

【0036】

これにより、第２の実施形態による発振回路１ａにおいても、複数の発振器３の出力ノード同士が一箇所に集中して接続されなくなり、寄生容量を均等に分散でき、時間信号をデジタル化する際の線形性が向上する。また、複数の発振器群１４のそれぞれにおいて、２つの発振器３の組合せごとに、例えば１段ずつずらして遅延素子１３の出力ノードを接続することができ、対称性及び線形性を向上させることができる。

【0037】

図４の発振回路１ａでは、発振器群１４ごとに、所定の方向Ｘへの並び順に隣接する２つの発振器３内の出力ノード同士を接続する遅延素子１３は、所定の方向Ｘへの配置順序に従って所定の段数ずつずらして配置される。また、２つの発振器群１４ごとに２つの発振器群１４の出力ノードを接続してもよい。複数の発振器群１４について、２つの発振器群１４ごとに出力ノードを接続することで、複数の発振器群１４内のすべての発振器３をループ状に接続されうる。ループ状に接続することで、寄生容量を均等に分散でき、対称性が向上するとともに線形性も向上する。

【0038】

このように、第２の実施形態では、発振回路１ａ内の発振器３の数が一つの発振器３内の遅延素子１３の数よりも多い場合には、発振回路１ａ内の複数の発振器３を２以上の発振器３を有する複数の発振器群１４に分類して、発振器群１４ごとに所定の方向Ｘに並べて配置された複数の発振器３のうち、２つの発振器３の組合せごとにそれぞれ異なる出力ノード同士を接続する。これにより、発振器群１４ごとに、対称性及び線形性を向上できる。また、２つの発振器群１４の出力ノード同士を接続することで、寄生容量を均等に分散できる。

【0039】

（第３の実施形態）
第２の実施形態とは逆に、発振器３の数が発振器３内の遅延素子１３の接続段数よりも少ない場合、出力ノード同士を接続する遅延素子１３を、複数段ごとにずらしてもよい。
図５は第３の実施形態による複数の発振器３を有する発振回路１ｂの回路図である。図５の発振回路１ｂは、図１の時間デジタル変換器２内の発振回路１ｂに適用することができる。図５の発振回路１ｂは、所定の方向Ｘに並べて配置された複数の発振器３を有する。図５は、発振回路１ｂが４つの発振器３を有する例を示すが、発振回路１ｂ内の発振器３の数には特に制限はない。

【0040】

図５の各発振器３では、発振回路１ｂ内の発振器３の数よりも多い接続段数の遅延素子１３が環状に接続されている。発振回路１ｂ内の２つの発振器３の組合せごとに、いずれかの段の遅延素子１３の出力ノード同士が接続されるが、出力ノード同士を接続する遅延素子１３を、複数の発振器３の並び順に２段ずつずらしている。これにより、出力ノード同士が接続される箇所の寄生容量を対称性よく分散させることができ、線形性も向上する。

【0041】

なお、発振器３内の遅延素子１３の接続段数が図５よりも多い場合には、複数の発振器３の並び順に、３段以上の所定段数ずつずらして、２つの発振器３の組み合わせごとに遅延素子１３の出力ノード同士を接続してもよい。

【0042】

このように、第３の実施形態では、発振回路１ｂ内の発振器３の数よりも、発振器３内の遅延素子１３の接続段数が多い場合には、複数の発振器３の並び順に、出力ノード同士を接続する遅延素子１３を複数段ずつずらすため、出力ノード同士が接続される箇所を発振回路１ｂ内で均等に分散させることができ、対称性及び線形性を向上できる。

【0043】

（第４の実施形態）
上述した第１～第３の実施形態では、環状に接続された複数の遅延素子１３で発振器３を構成する例を説明したが、遅延素子１３としてインバータを用いる場合には、インバータの接続段数は奇数段でなければならない。一方、遅延素子１３として、差動入力及び差動出力の差動アンプ１５を用いる場合には、差動アンプ１５の接続段数は、奇数段でも偶数段でもよくなる。これにより、発振器３内の遅延素子１３の接続段数についての制約がなくなる。

【0044】

図６は第４の実施形態による発振回路１ｃの回路図である。図６の発振回路１ｃは、図１の時間デジタル変換器２内の発振回路１ｃに適用可能である。図６の発振回路１ｃは、所定の方向Ｘに並べて配置された複数の発振器３を有し、各発振器３は、偶数段（例えば４段）の差動アンプ１５を環状に接続して構成されている。隣接する２つの差動アンプ１５は、差動信号線で接続されている。

【0045】

第４の実施形態による発振回路１ｃは、第１～第３の実施形態と同様に、所定の方向Ｘに並べて配置された複数の発振器３のうち、２つの発振器３の組合せごとに、それぞれ異なる段の差動アンプ１５の差動出力ノード同士を接続している。

【0046】

所定の方向Ｘの両側には、２つのダミー回路１６が設けられている。各ダミー回路１６は、例えば発振器３の内部構成と同じ回路構成を有する。すなわち、各ダミー回路１６は、環状に接続された複数の差動アンプ１５を有する。所定の方向Ｘに配置された複数の発振器３のうち、一端側の発振器３の最終段の差動アンプ１５の差動出力ノードは、隣接したダミー回路１６内の最終段の差動アンプ１５の差動出力ノードと接続されている。同様に、他端側の発振器３の最終段の差動アンプ１５の差動出力ノードは、隣接したダミー回路１６内の最終段の差動アンプ１５の差動出力ノードと接続されている。

【0047】

ダミー回路１６は、隣接する発振器３内の最終段の差動アンプ１５の差動出力ノードを終端させる目的で用いられる。よって、ダミー回路１６は、発振器３と同じ内部構成であったとしても、発振動作を行う必要はない。例えば、ダミー回路１６内の各差動アンプ１５の差動出力ノードの電位を強制的に固定レベルにしてもよい。これにより、ダミー回路１６の発振動作を停止させて消費電力を抑制できる。

【0048】

図６の発振回路１ｃでは、差動出力ノード同士が接続される２つの差動アンプ１５、又は差動アンプ１５とダミー回路１６が隣接して配置されている。これにより、差動出力ノード同士を接続する差動信号線の配線長を短縮でき、差動信号線の寄生容量を小さくできる。

【0049】

このように、図６の発振回路１ｃでは、複数の発振器３をループ状に接続するのではなく、複数の発振器３の両側に２つのダミー回路１６を配置して、一端側の発振器３の出力ノードを一方のダミー回路１６の出力ノードに接続し、他端側の発振器３の出力ノードを他方のダミー回路１６の出力ノードに接続している。また、複数の発振器３内の２つの発振器３の組合せごとに出力ノード同士を接続している。これにより、３つ以上の発振器３の出力ノードが一箇所に接続されなくなり、寄生容量を均等に分散できる。

【0050】

また、ダミー回路１６を設けることで、隣接しない２つの発振器３の出力ノード同士を接続しなくて済み、出力ノード同士を接続する配線長を短縮できることから、寄生容量を削減できる。

【0051】

また、図６の発振回路１ｃでは、差動出力ノード同士を接続する２つの発振器３内の差動アンプ１５を、所定方向に沿って一段ずつずらしている。これにより、対称性及び線形性をより向上できる。

【0052】

図６のように、発振器３内の遅延素子１３として差動アンプ１５を用いることで、発振器３内の遅延素子１３を１段ずつ増減することができ、発振周波数の調整を行いやすくなる。

【0053】

図６の発振回路１ｃでは、発振回路１ｃと同じ内部構成のダミー回路１６を設ける例を示したが、図７の一変形例による発振回路１ｄのように、ダミー回路１６の内部構成を発振回路１ｃの内部構成とは相違させてもよい。図７の例では、環状に接続された２つの差動アンプ１５でダミー回路１６を構成する例を示している。ダミー回路１６内の後段側の差動アンプ１５の差動出力ノードは、隣接する発振器３内の最終段の差動アンプ１５の差動出力ノードと接続される。図７のダミー回路１６も、発振動作を行う必要はないことから、ダミー回路１６内の差動アンプ１５の差動出力ノードの電位を固定レベルにしてもよい。

【0054】

図６及び図７のダミー回路１６は、図１、図４又は図５の発振回路１、１ａ、１ｂに設けてもよい。図４の発振回路１ａでは、２つの発振器群１４の出力ノード同士を接続することで、複数の発振器３をループ状に接続しているが、ループ状に接続する代わりに、所定の方向Ｘの両端側に２つのダミー回路１６を配置して、各ダミー回路１６を、隣接する発振器３内の最終段の遅延素子１３と接続してもよい。これにより、ループ状に接続する場合と同様に、対称性及び線形性を向上できる。

【0055】

また、図６及び図７の発振回路１ｃ、１ｄにおいて、発振器３内の差動アンプ１５の接続段数よりも、発振器３の数が多い場合には、図４と同様に、複数の発振器３を、２以上の発振器３を有する複数の発振器群１４に分類して、発振器群１４ごとに、２つの発振器３の組合せごとに、２つの差動出力ノード同士を接続してもよい。

【0056】

さらに、図６及び図７の発振回路１ｃ、１ｄでは、差動出力ノード同士を接続する差動アンプ１５を１段ずつずらす例を示しているが、発振器３内の差動アンプ１５の接続段数が多い場合には、図５と同様に、複数段ずつずらして差動アンプ１５の差動出力ノード同士を接続してもよい。

【0057】

このように第４の実施形態では、複数の差動アンプ１５を環状に接続して発振器３を構成するため、発振器３内の差動アンプ１５の接続段数が偶数段であっても、発振器３を構成できる。また、所定の方向Ｘに並んで配置された複数の発振器３の両端側にダミー回路１６を配置して、両端側の発振器３内の最終段の差動アンプ１５の差動出力ノードをダミー回路１６内の差動アンプ１５の差動出力ノードに接続することで、対称性及び線形性をより向上できる。さらに、所定の方向の両端にダミー回路１６を配置することで、隣接しない２つの発振器３の出力ノード同士を接続しなくて済み、出力ノード同士を接続する配線長を短くでき、寄生容量を削減できる。

【0058】

（第５の実施形態）
上述した第１～第４の実施形態による発振回路１、１ａ、１ｃ、１ｄを有する時間デジタル変換器２は、例えば、光信号の伝搬時間を用いて距離計測を行う電子装置に組み込むことができる。図８は電子装置２０の概略構成を示すブロック図である。図８の電子装置２０は、第１～第４の実施形態による発振回路１、１ａ、１ｃ、１ｄを有する時間デジタル変換器（ＴＤＣ）２を備えている。

【0059】

図８の電子装置２０は、投光部２１と、受光部２２と、比較器２３と、ＴＤＣ２と、距離計測部２４とを有する。

【0060】

投光部２１は、対象物２５に対して、複数チャネルの光信号を投光する。光信号は、例えば、パルス状の信号であり、投光部２１は、所定の時間間隔で、複数チャネルの光信号を間歇的に投光する。対象物２５は、投光部２１からの複数チャネルの光信号を反射する。受光部２２は、対象物２５にて反射された複数チャネルの光信号を受光し、アナログの電気信号（以下、受信信号と呼ぶ）に変換する。

【0061】

比較器２３は、受光部２２から出力された複数チャネルの受信信号の信号レベルを所定の閾値と比較し、閾値より大きいか否かで２値化した複数チャネルの時間信号を生成する。複数チャネルの時間信号は、例えば図１のような内部構成のＴＤＣ２に入力されて、デジタル信号に変換される。距離計測部２４は、ＴＤＣ２から出力されたデジタル信号に基づいて、対象物２５までの距離を計測する。

【0062】

第１～第４の実施形態による発振回路１は、周波数及び位相の揃った高精度の発振信号を出力できるため、このような発振回路１を有するＴＤＣ２を電子装置２０に内蔵することで、対象物２５までの距離を精度よく計測できる。

【0063】

本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。

【符号の説明】

【0064】

１ 発振回路、２ 時間デジタル変換器（ＴＤＣ）、３ 発振器、４ カウンタ、５ 位相検出器、６ カウント保持部、７ デジタル信号生成部、８ 位相保持部、９ エンコーダ、１０ Ｆ／Ｆ、１１ レジスタ、１２ 倍数器、１３ 遅延素子、１４ 発振器群、１５ 差動アンプ、１６ ダミー回路、２０ 電子装置、２１ 投光部、２２ 受光部、２３ 比較器、２４ 距離計測部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】