特許 7528350 立上りエッジ遅延を使用した位相周波数検出器に基づく周波数ダブラー

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-26

(45)【発行日】2024-08-05

(54)【発明の名称】立上りエッジ遅延を使用した位相周波数検出器に基づく周波数ダブラー

(51)【国際特許分類】

   H03K 5/00 20060101AFI20240729BHJP

   H03L 7/08 20060101ALI20240729BHJP

【ＦＩ】

H03K5/00 M

H03L7/08 220

【請求項の数】 15

(21)【出願番号】P 2023500377

(86)(22)【出願日】2021-07-07

(65)【公表番号】

(43)【公表日】2023-08-07

(86)【国際出願番号】 US2021040693

(87)【国際公開番号】W WO2022015549

(87)【国際公開日】2022-01-20

【審査請求日】2023-12-21

(31)【優先権主張番号】16/928,218

(32)【優先日】2020-07-14

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】595020643

【氏名又は名称】クゥアルコム・インコーポレイテッド

【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】ウー、ジン

(72)【発明者】

【氏名】ドゥアン、イン

(72)【発明者】

【氏名】ジュー、ジー

【審査官】福田 正悟

(56)【参考文献】

【文献】特開昭６２－０１３１１８（ＪＰ，Ａ）

【文献】米国特許第０５９６３０７１（ＵＳ，Ａ）

【文献】米国特許第０９９７３１７８（ＵＳ，Ｂ１）

【文献】米国特許出願公開第２０１２／０１６１８２４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ ５／００

Ｈ０３Ｌ ７／０８

(57)【特許請求の範囲】

【請求項1】

周波数ダブラーであって、
前記周波数ダブラーの入力ノードに結合された入力を有し、前記入力ノードからの入力信号の遅延バージョンを生成する第１の遅延段と、
前記入力ノードに結合された入力を有し、前記入力ノードからの前記入力信号の相補遅延バージョンを生成するために前記入力信号を反転させ遅延させる第２の遅延段と、
前記第１の遅延段の出力に結合された第１の入力を有する第１の位相周波数検出器（ＰＦＤ）と、
前記第１の遅延段の前記出力に結合された入力を有し、前記第１のＰＦＤの第２の入力に結合された出力を有する第１の立上りエッジ限定調整可能遅延セルと、
前記第２の遅延段の出力に結合された第１の入力を有する第２のＰＦＤと、
前記第２の遅延段の前記出力に結合された入力を有し、前記第２のＰＦＤの第２の入力に結合された出力を有する第２の立上りエッジ限定調整可能遅延セルと、
前記第１のＰＦＤの出力に結合された第１の入力を有し、前記第２のＰＦＤの出力に結合された第２の入力を有する論理ゲートと、
比較器と、
を備え、前記比較器は、
前記論理ゲートの出力の直流（ＤＣ）電圧値を基準電圧（Ｖｒｅｆ）と比較することと、
前記比較に基づいて、前記第１の立上りエッジ限定調整可能遅延セルと前記第２の立上りエッジ限定調整可能遅延セルとを制御することと、
を行うように構成された、周波数ダブラー。

【請求項2】

前記論理ゲートの前記出力に結合された入力と前記比較器の入力に結合された出力とを有するローパスフィルタ、をさらに備え、
前記ローパスフィルタは、前記論理ゲートの前記出力の前記ＤＣ電圧値を生成するように構成された、
請求項１に記載の周波数ダブラー。

【請求項3】

前記論理ゲートは、排他的ＯＲ（ＸＯＲ）論理ゲートを備える、請求項１に記載の周波数ダブラー。

【請求項4】

前記第１の遅延段は、
前記入力ノードに結合された入力を有する第１のインバータと、
前記第１のインバータの出力に結合された入力を有し、前記第１の遅延段の前記出力に結合された出力を有する第２のインバータと、
を備える、請求項１に記載の周波数ダブラー。

【請求項5】

前記第２の遅延段は、送信ゲートとインバータとを備える、請求項４に記載の周波数ダブラー。

【請求項6】

前記送信ゲートの入力は、前記入力ノードに結合され、
前記送信ゲートの出力は、前記インバータの入力に結合され、
前記インバータの出力は、前記第２の遅延段の前記出力に結合される、
請求項５に記載の周波数ダブラー。

【請求項7】

前記基準電圧は、前記論理ゲートに電力供給するための電力レール電圧の１／２である、請求項１に記載の周波数ダブラー。

【請求項8】

前記比較器の出力は、前記第１の立上りエッジ限定調整可能遅延セルの制御入力と、前記第２の立上りエッジ限定調整可能遅延セルの制御入力とに結合される、請求項１に記載の周波数ダブラー。

【請求項9】

前記比較器の前記出力は、８ビット出力を備える、請求項８に記載の周波数ダブラー。

【請求項10】

前記論理ゲートの前記出力は、前記周波数ダブラーの出力ノードである、請求項１に記載の周波数ダブラー。

【請求項11】

請求項１の周波数ダブラーを備える、ハーフレートクロック生成器。

【請求項12】

入力クロック信号の周波数を倍増する方法であって、
遅延クロック信号を生成するために、前記入力クロック信号を第１の遅延だけ遅延させることと、
相補遅延クロック信号を生成するために、前記入力クロック信号を反転させ、第２の遅延だけ遅延させることと、
第１の立上りエッジ遅延クロック信号を生成するために、前記遅延クロック信号の立上りエッジのみに第１の調整可能遅延を適用することと、
第２の立上りエッジ遅延クロック信号を生成するために、前記相補遅延クロック信号の立上りエッジのみに第２の調整可能遅延を適用することと、
第１の立上りエッジ差分信号を生成するために、前記遅延クロック信号の立上りエッジと前記第１の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定することと、
第２の立上りエッジ差分信号を生成するために、前記相補遅延クロック信号の立上りエッジと前記第２の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定することと、
合成信号を生成するために、前記第１の立上りエッジ差分信号と前記第２の立上りエッジ差分信号とを合成することと、
前記合成信号の直流（ＤＣ）電圧値を基準電圧と比較することと、
前記比較に基づいて、前記第１の調整可能遅延と前記第２の調整可能遅延とを制御することと、
を備える、方法。

【請求項13】

前記入力クロック信号を前記第１の遅延だけ遅延させることは、前記遅延クロック信号を生成するために、前記入力クロック信号を反転させることと、前記反転された入力クロック信号を反転させることと、を備える、請求項１２に記載の方法。

【請求項14】

前記入力クロック信号を反転させ、前記第２の遅延だけ遅延させることは、前記相補遅延クロック信号を生成するために、送信ゲートを用いて前記入力クロック信号を遅延させることと、前記遅延された入力クロック信号を反転させることとを備える、請求項１３に記載の方法。

【請求項15】

前記遅延クロック信号の前記立上りエッジと前記第１の立上りエッジ遅延クロック信号の前記立上りエッジとの間の前記差分を決定することは、前記遅延クロック信号と前記第１の立上りエッジ遅延クロック信号とから前記第１の立上りエッジ差分信号を生成するために、第１の位相周波数検出器（ＰＦＤ）を使用することを備え、
前記相補遅延クロック信号の前記立上りエッジと前記第２の立上りエッジ遅延クロック信号の前記立上りエッジとの間の前記差分を決定することは、前記相補遅延クロック信号と前記第２の立上りエッジ遅延クロック信号とから前記第２の立上りエッジ差分信号を生成するために、第２のＰＦＤを使用することを備える、または、
前記第１の立上りエッジ差分信号と前記第２の立上りエッジ差分信号とを合成することは、前記第１の立上りエッジ差分信号と前記第２の立上りエッジ差分信号とから前記合成信号を生成するために、排他的ＯＲ（ＸＯＲ）論理ゲートを使用することを備える、または、
前記合成信号の前記ＤＣ電圧値を生成するために、前記合成信号をローパスフィルタ処理することをさらに備える、または、
前記合成信号は、５０％のデューティサイクルと、前記入力クロック信号の周波数の２倍である周波数とを有する、
請求項１２に記載の方法。

【発明の詳細な説明】

【優先権の主張】

【0001】

関連出願の相互参照
[0001]本出願は、本出願の譲受人に譲渡され、以下に完全に記載されるかのようにおよびすべての適用可能な目的のためにその全体が参照により本明細書に明確に組み込まれる、２０２０年７月１４に出願された米国非仮出願第１６／９２８，２１８号の利益および優先権を主張する。

【技術分野】

【0002】

[0002]本開示のいくつかの態様は、一般に電子回路に関し、より詳細には、周波数倍増回路に関する。

【背景技術】

【0003】

[0003]コンピュータ、スマートフォン、タブレット、およびウェアラブルデバイスなどの電子デバイスは、一般に、異なる周波数を有する異なるクロック信号を利用する。これらの複数のクロック信号を異なる水晶発振器から別々に生成するのではなく、たとえば、周波数シンセサイザまたは他の好適なクロック生成および分配回路を使用して、異なるクロック信号を単一の水晶発振器から生成することが、一般に、よりコスト効果的であり、より多くの空間を節約する。そのようなクロック回路の一例は、入力周波数（ｆ）を有する入力クロック信号を受信し、入力周波数の２倍の出力周波数（２ｆ）を有する出力クロック信号を生成する、周波数ダブラー（frequency double）である。

【発明の概要】

【0004】

[0004]本開示のシステム、方法、およびデバイスは、各々いくつかの態様を有し、それらのうちの単一の態様が単独で本開示の望ましい属性を担当するとは限らない。次に、以下の特許請求の範囲によって表される本開示の範囲を限定することなしに、いくつかの特徴が手短に説明される。この説明を考察すれば、特に「発明を実施するための形態」と題するセクションを読めば、本開示の特徴が、極めて線形であり、立上りエッジ遅延のみについて微細な分解能を有するように設計された調整可能遅延セルを使用する正確なクロック信号周波数倍増能力を含む利点をどのように提供するかが理解されよう。

【0005】

[0005]本開示のいくつかの態様は、一般に周波数ダブラーに関する。いくつかの態様では、周波数ダブラーは、位相周波数検出器（ＰＦＤ）ベース立上りエッジ遅延限定（rising-edge-delay-only）周波数ダブラーである。

【0006】

[0006]本開示のいくつかの態様は、周波数ダブラーを提供する。周波数ダブラーは、概して、周波数ダブラーの入力ノードに結合された入力を有する第１の遅延段と、入力ノードに結合された入力を有する第２の遅延段とを含む。周波数ダブラーは、概して、第１の遅延段の出力に結合された第１の入力を有する第１のＰＦＤと、第１の遅延段の出力に結合された入力を有し、第１のＰＦＤの第２の入力に結合された出力を有する第１の立上りエッジ限定調整可能遅延セルと、第２の遅延段の出力に結合された第１の入力を有する第２のＰＦＤと、第２の遅延段の出力に結合された入力を有し、第２のＰＦＤの第２の入力に結合された出力を有する第２の立上りエッジ限定調整可能遅延セルとをも含む。さらに、周波数ダブラーは、概して、第１のＰＦＤの出力に結合された第１の入力を有し、第２のＰＦＤの出力に結合された第２の入力を有する論理ゲートを含む。周波数ダブラーは、概して、論理ゲートの出力の直流（ＤＣ）電圧値を基準電圧と比較することと、比較に基づいて、第１の立上りエッジ限定調整可能遅延セルと第２の立上りエッジ限定調整可能遅延セルとを制御することとを行うように構成された比較器をも含む。

【0007】

[0007]本開示のいくつかの態様は、ハーフレートクロック生成器を提供する。ハーフレートクロック生成器は、概して、本明細書で説明される周波数ダブラーを含む。

【0008】

[0008]本開示のいくつかの態様は、入力クロック信号の周波数を倍増するための方法を対象とする。本方法は、概して、遅延クロック信号を生成するために入力クロック信号を第１の遅延だけ遅延させることと；相補遅延クロック信号を生成するために入力クロック信号を反転させ、第２の遅延だけ遅延させることと；第１の立上りエッジ遅延クロック信号を生成するために、遅延クロック信号の立上りエッジのみに第１の調整可能遅延を適用することと；第２の立上りエッジ遅延クロック信号を生成するために、相補遅延クロック信号の立上りエッジのみに第２の調整可能遅延を適用することと；第１の立上りエッジ差分信号を生成するために、遅延クロック信号の立上りエッジと第１の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定することと；第２の立上りエッジ差分信号を生成するために、相補遅延クロック信号の立上りエッジと第２の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定することと；合成信号を生成するために、第１の立上りエッジ差分信号と第２の立上りエッジ差分信号とを合成することと；合成信号のＤＣ電圧値を基準電圧と比較することと；比較に基づいて、第１の調整可能遅延と第２の調整可能遅延とを制御することと、を含む。

【0009】

[0009]本開示のいくつかの態様は、入力クロック信号の周波数を倍増するための装置を提供する。本装置は、概して、遅延クロック信号を生成するために入力クロック信号を第１の遅延だけ遅延させるための手段と、相補遅延クロック信号を生成するために入力クロック信号を反転させ、第２の遅延だけ遅延させるための手段と、第１の立上りエッジ遅延クロック信号を生成するために、遅延クロック信号の立上りエッジのみに第１の調整可能遅延を適用するための手段と、第２の立上りエッジ遅延クロック信号を生成するために、相補遅延クロック信号の立上りエッジのみに第２の調整可能遅延を適用するための手段と、第１の立上りエッジ差分信号を生成するために、遅延クロック信号の立上りエッジと第１の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定するための手段と、第２の立上りエッジ差分信号を生成するために、相補遅延クロック信号の立上りエッジと第２の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定するための手段と、合成信号を生成するために、第１の立上りエッジ差分信号と第２の立上りエッジ差分信号とを合成するための手段と、合成信号のＤＣ電圧値を基準電圧と比較するための手段と、比較に基づいて、第１の調整可能遅延と第２の調整可能遅延とを制御するための手段とを含む。

【0010】

[0010]上記の目的および関係する目的を達成するために、１つまたは複数の態様は、以下で十分に説明され、特に特許請求の範囲において指摘される特徴を備える。以下の説明および添付の図面は、１つまたは複数の態様のうちのいくつかの例示的な特徴を詳細に記載する。ただし、これらの特徴は、様々な態様の原理が採用され得る様々な方法のうちのほんのいくつかを示すものである。

【0011】

[0011]本開示の上記で具陳された特徴が詳細に理解され得るように、添付の図面にその一部が示される態様を参照することによって、上記で手短に要約されたより具体的な説明があり得る。ただし、その説明は他の等しく有効な態様に通じ得るので、添付の図面は、本開示のいくつかの態様のみを示し、したがって、本開示の範囲を限定するものと見なされるべきではないことに留意されたい。

【図面の簡単な説明】

【0012】

【図1】[0012]本開示のいくつかの態様による、例示的な周波数倍増回路を示す図。

【図2】[0013]本開示のいくつかの態様による、図１の周波数倍増回路のための信号波形を示すタイミング図。

【図3】[0014]本開示のいくつかの態様による、クロック信号の周波数を倍増するための例示的な動作の流れ図。

【発明を実施するための形態】

【0013】

[0015]理解を容易にするために、可能な場合、各図に共通である同じ要素を指定するために同じ参照番号が使用されている。一態様において開示される要素が、特定の具陳なしに他の態様に対して有益に利用され得ることが企図される。

【0014】

[0016]本開示のいくつかの態様は、一般に、信号の周波数を倍増するための技法および装置に関する。たとえば、いくつかの態様は、位相周波数検出器（ＰＦＤ）ベース立上りエッジ遅延限定周波数倍増回路を対象とする。
例示的な周波数倍増回路
[0017]従来、周波数倍増回路は、極めて線形の、および立上りエッジ遅延と立下りエッジ遅延の両方について微細な分解能の、遅延セルを必要とし得る。しかしながら、そのような遅延セルを設計または実装することは、極めて困難であり、および／またはコストがかかり得る。たとえば、電流スタービングまたはソーシング（current starving or sourcing）遅延セルは、大部分が、立上りエッジ遅延のみまたは立下りエッジ遅延のみについて有効であるが、立上りエッジ遅延と立下りエッジ遅延の両方についてではない。

【0015】

[0018]したがって、本開示のいくつかの態様は、立上りエッジ限定遅延を実装するために複数のＰＦＤを使用する、入力信号の周波数を倍増するための技法および装置を提供する。

【0016】

[0019]図１は、本開示のいくつかの態様による、入力信号の周波数を倍増するように構成された例示的な（「周波数ダブラー」とも呼ばれる）周波数倍増回路１００を示す。たとえば、回路１００は、第１の周波数（ｆ）をもつ入力クロック信号１０４を受信し、第１の周波数の２倍の第２の周波数（２ｆ）をもつ出力クロック信号１３４を生成し得る。入力クロック信号１０４は、たとえば、周波数シンセサイザの位相ロックループ（ＰＬＬ）によって生成され得る。出力クロック信号１３４は、５０％のデューティサイクルまたは任意の他の所望のデューティサイクルを有し得る。周波数倍増回路１００は、第１の遅延段１０１と、第２の遅延段１０２と、第１の遅延セル１１２と、第２の遅延セル１１４と、第１の位相周波数検出器（ＰＦＤ）１１６と、第２のＰＦＤ１１８とを含み得る。周波数倍増回路１００は、論理ゲート１２０と、フィルタ１２２と、比較器１２４とをさらに含み得る。

【0017】

[0020]第１の遅延段１０１は、回路１００の入力ノード１２８とノード１３０との間に結合され得る。第１の遅延段１０１は、たとえば、（「インバータ１０６」と総称される）インバータ１０６Ａ、１０６Ｂなど、複数の直列接続インバータによって実装され得、ここで、各インバータが入力クロック信号１０４の遅延に寄与する。第１の遅延段１０１は、第１の遅延段からの（「ｃｌｋ＿ｒｉｓｉｎｇ」と標示された）出力信号が、対応する立上りエッジを有する入力クロック信号１０４の遅延バージョンになり得るように、偶数個のインバータ（たとえば、２つのインバータ）を有し得る。

【0018】

[0021]第２の遅延段１０２は、入力ノード１２８とノード１３２との間に結合され得る。第２の遅延段１０２は、図１に示されているように、たとえば、インバータ１１０と直列接続された送信ゲート１０８によって、実装され得る。送信ゲート１０８とインバータ１１０との組合せは、入力クロック信号１０４を遅延させ、反転させ得る。送信ゲート１０８は、インバータ１１０の遅延と同様の遅延を有し得、インバータ（たとえば、相補型金属酸化物半導体（ＣＭＯＳ）遅延要素およびＣＭＯＳインバータ）と同じ技術を用いて実装され得る。第２の遅延段１０２は、第２の遅延段からの（「ｃｌｋ＿ｆａｌｌｉｎｇ」と標示された）出力信号が、図２のタイミング図２００に図示されているように、ｃｌｋ＿ｒｉｓｉｎｇ信号の立上りエッジに対応する立下りエッジを有し、ｃｌｋ＿ｒｉｓｉｎｇ信号の立下りエッジに対応する立上りエッジを有する入力クロック信号１０４の遅延され、反転されたバージョンであり得るように、第１の遅延段１０１におけるインバータの数よりも１つ少なくなり得る、奇数個のインバータ（たとえば、１つのインバータ）を有し得る。言い換えれば、ｃｌｋ＿ｒｉｓｉｎｇとｃｌｋ＿ｆａｌｌｉｎｇとは、相補信号であり得る。

【0019】

[0022]第１の遅延段１０１の出力は、ノード１３０を介して第１のＰＦＤ１１６の第１の入力に結合され、ノード１３０を介して第１の遅延セル１１２に結合され得る。第１の遅延セル１１２は、調整可能遅延セルであり得、それはいくつかの場合には、立上りエッジ限定調整可能遅延セルであり得、これは、遅延セルが、（「ｃｌｋ＿ｒｉｓｉｎｇ＿ｄｌｙ」と標示された）立上りエッジ限定遅延出力信号を生成するために、入力信号（たとえば、ｃｌｋ＿ｒｉｓｉｎｇ）の立上りエッジのみに（「ｒｉｓｉｎｇ＿ｄｌｙ」と標示された）調整可能遅延を適用するが、入力信号の立下りエッジは変更されないままであることを意味する。第１の遅延セル１１２の出力は、第１のＰＦＤ１１６の第２の入力に結合される。

【0020】

[0023]同様に、第２の遅延段１０２の出力は、ノード１３２を介して第２のＰＦＤ１１８の第１の入力に結合され、ノード１３２を介して第２の遅延セル１１４に結合され得る。第２の遅延セル１１４は、調整可能遅延セルであり得、それはいくつかの場合には、立上りエッジ限定調整可能遅延セルであり得、（「ｃｌｋ＿ｆａｌｌｉｎｇ＿ｄｌｙ」と標示された）立上りエッジ限定遅延出力信号を生成するために、入力信号（たとえば、ｃｌｋ＿ｆａｌｌｉｎｇ）の立上りエッジのみに（「ｒｉｓｉｎｇ＿ｄｌｙ」と標示された）調整可能遅延を適用する。第２の遅延セル１１４の出力は、第２のＰＦＤ１１８の第２の入力に結合される。

【0021】

[0024]第１のＰＦＤ１１６は、第１の入力上の信号（たとえば、ｃｌｋ＿ｒｉｓｉｎｇ）と第２の入力上の遅延信号（たとえば、ｃｌｋ＿ｒｉｓｉｎｇ＿ｄｌｙ）との間の位相差分を決定するように構成され得る。第１のＰＦＤ１１６からの（「ｒｐｕｌｓｅ」と標示された）出力信号は、この位相差分（たとえば、それぞれの、ｃｌｋ＿ｒｉｓｉｎｇの立上りエッジとｃｌｋ＿ｒｉｓｉｎｇ＿ｄｌｙの立上りエッジとの間のタイミングの差分）を表し、一連の立上りエッジ差分パルスと見なされ得る。

【0022】

[0025]同様に、第２のＰＦＤ１１８は、第１の入力上の信号（たとえば、ｃｌｋ＿ｆａｌｌｉｎｇ）と第２の入力上の遅延信号（たとえば、ｃｌｋ＿ｆａｌｌｉｎｇ＿ｄｌｙ）との間の位相差分を決定するように構成され得る。第２のＰＦＤ１１８からの（「ｆｐｕｌｓｅ」と標示された）出力信号は、この位相差分（たとえば、それぞれの、ｃｌｋ＿ｆａｌｌｉｎｇの立上りとｃｌｋ＿ｆａｌｌｉｎｇ＿ｄｌｙの立上りとの間のタイミングの差分）を表し、一連の立上りエッジ差分パルスと見なされ得る。

【0023】

[0026]第１のＰＦＤ１１６の出力および第２のＰＦＤ１１８の出力は、論理ゲート１２０の入力に結合され得る。論理ゲート１２０は、たとえば、ＯＲゲート、排他的ＯＲ（ＸＯＲ）ゲート、または任意の他の好適な論理ゲートタイプであり得る。いくつかの態様では、論理ゲートは、少なくとも信号ｒｐｕｌｓｅおよび信号ｆｐｕｌｓｅに対して論理演算を実施するように構成された（たとえば、複数の論理ゲートをもつ）論理回路によって置き換えられ得る。論理ゲート１２０は、論理ゲート１２０の出力が周波数倍増回路１００についての出力クロック信号１３４を提供し得るように、出力ノード１２６に（「ｃｌｋ＿ｄｂｌｅｒ」と標示された）出力信号を提供するように構成され得る。いくつかの態様では、出力クロック信号１３４（ｃｌｋ_2f）は、入力クロック信号１０４（ｃｌｋ_f）の周波数の２倍の周波数を有し得る。

【0024】

[0027]論理ゲート１２０の出力は、フィルタ１２２の入力にも結合され得る。いくつかの態様では、フィルタ１２２は、ローパスフィルタであり得、１つまたは複数の抵抗容量性段（resistive-capacitive stage）によって実装され得る。この場合、論理ゲート１２０からの出力信号（ｃｌｋ＿ｄｂｌｅｒ）は、ｃｌｋ＿ｄｂｌｅｒ信号のデューティサイクルに従って、フィルタ１２２を介してＤＣ値に変換され得る。フィルタ１２２の出力は比較器１２４の第１の入力に結合され得るが、比較器の第２の入力は基準電圧（Ｖｒｅｆ）を有するノードに結合され得る。たとえば、Ｖｒｅｆは０．５Ｖｄｄであり得、ここで、Ｖｄｄは、論理ゲート１２０（および比較器１２４）など、様々な構成要素に電力供給するための電力レール電圧（power rail voltage）である。いくつかの態様では、Ｖｒｅｆは、ｃｌｋ＿ｄｂｌｅｒ信号の所望のデューティサイクルに応じて、０．５Ｖｄｄよりも大きいか、または、代替的に、０．５Ｖｄｄよりも小さくなり得る。

【0025】

[0028]比較器１２４は、比較器の出力が第１の遅延セル１１２の制御入力と第２の遅延セル１１４の制御入力とに結合されるように、制御線１２５（たとえば、制御バス）を介して（「ｒｉｓｉｎｇ＿ｄｌｙ」と標示された）制御信号を出力するようにさらに構成され得る。比較器１２４の出力は、図１に示されているように、８ビットであり得る。他の態様では、比較器１２４の出力は、様々な好適なビット長のいずれかであり得る。制御信号の値は、１２２からのフィルタ処理された入力とＶｒｅｆとの間の差分の関数である（これは、ｃｌｋ＿ｄｂｌｅｒ信号とＶｒｅｆの代表的デューティサイクルとの間のデューティサイクルの差分を表し得る）。たとえば、第１の入力は０．４５Ｖｄｄ（４５％のｃｌｋ＿ｄｂｌｅｒデューティサイクルを表す）であり、Ｖｒｅｆ＝０．５Ｖｄｄ（５０％の所望のデューティサイクルを表す）であり得る。差分は、比較器１２４が、（たとえば、第１の遅延セル１１２および第２の遅延セル１１４の調整可能遅延を増加させることによって）ｃｌｋ＿ｄｂｌｅｒ信号のデューティサイクルの増加を引き起こすように制御信号の値を調整することにつながり得る。このようにして、フィルタ１２２、比較器１２４、および調整可能遅延セルは、周波数倍増回路１００のためのフィードバック機構として働く。

【0026】

[0029]図２は、本開示のいくつかの態様による、図１の周波数倍増回路１００のための様々な信号波形を示すタイミング図２００である。示されているように、ｃｌｋ＿ｒｉｓｉｎｇ信号は、特定の周波数（ｆ）とともに約５０％のデューティサイクルを有することが示されている。示されているように、ｃｌｋ＿ｆａｌｌｉｎｇ信号は、ｃｌｋ＿ｒｉｓｉｎｇ信号の反転されたバージョンである。ｃｌｋ＿ｆａｌｌｉｎｇ信号は、第２の遅延段１０２（たとえば、インバータ１１０）を介して、入力クロック信号１０４の反転（および遅延）を通して生成され得る。

【0027】

[0030]示されているように、ｃｌｋ＿ｒｉｓｉｎｇ＿ｄｌｙ信号は、ｃｌｋ＿ｒｉｓｉｎｇ信号と同じ立下りエッジタイミング（たとえば、時間２０６）を有する。しかしながら、ｃｌｋ＿ｒｉｓｉｎｇ＿ｄｌｙ信号は、ｃｌｋ＿ｒｉｓｉｎｇ信号の立上りエッジ（たとえば、時間２０２）よりも後（たえば、時間２０４）に発生する立上りエッジを有する。さらに、示されているように、ｃｌｋ＿ｆａｌｌｉｎｇ＿ｄｌｙ信号は、ｃｌｋ＿ｆａｌｌｉｎｇ信号と同じ立下りエッジタイミング（たとえば、時間２１０）を有する。しかしながら、ｃｌｋ＿ｆａｌｌｉｎｇ＿ｄｌｙ信号は、ｃｌｋ＿ｆａｌｌｉｎｇ信号の立上りエッジ（たとば、時間２０６）よりも後（たとえば、時間２０８）に発生する立上りエッジを有する。

【0028】

[0031]示されているように、ｒｐｕｌｓｅ信号は、第１のＰＦＤ１１６によって決定された、ｃｌｋ＿ｒｉｓｉｎｇ信号の立上りエッジとｃｌｋ＿ｒｉｓｉｎｇ＿ｄｌｙ信号の立上りエッジとの間（たとえば、時間２０２から時間２０４まで）の差分を表す。同様に、示されているように、ｆｐｕｌｓｅ信号は、第２のＰＦＤ１１８によって決定されたｃｌｋ＿ｆａｌｌｉｎｇ信号の立上りエッジとｃｌｋ＿ｆａｌｌｉｎｇ＿ｄｌｙ信号の立上りエッジと（たとえば、時間２０６から時間２０８まで）の間の差分を表す。

【0029】

[0032]示されているように、ｃｌｋ＿ｄｂｌｅｒ信号は、ｒｐｕｌｓｅ信号とｆｐｕｌｓｅ信号とが効果的に合成され得るように、ｒｐｕｌｓｅ信号およびｆｐｕｌｓｅ信号に対して論理演算（ＯＲまたはＸＯＲ）を実施した出力を表し得る。このようにして、ｃｌｋ＿ｄｂｌｅｒ信号は、ｃｌｋ＿ｒｉｓｉｎｇ信号の周波数の２倍の周波数を有する。
周波数倍増の例示的な方法
[0033]図３は、本開示のいくつかの態様による、入力クロック信号の周波数を倍増するための例示的な動作３００の流れ図である。動作３００は、図１の周波数倍増回路１００など、周波数ダブラーによって実施され得る。

【0030】

[0034]動作３００は、ブロック３０５において、周波数ダブラーが、遅延クロック信号（たとえば、ｃｌｋ＿ｒｉｓｉｎｇ）を生成するために、（たとえば、第１の遅延段１０１を介して）入力クロック信号（たとえば、入力クロック信号１０４）を第１の遅延だけ遅延させることから始まり得る。ブロック３１０において、周波数ダブラーは、相補遅延クロック信号（たとえば、ｃｌｋ＿ｆａｌｌｉｎｇ）を生成するために、（たとえば、第２の遅延段１０２を介して）入力クロック信号を反転させ、第２の遅延だけ遅延させ得る。

【0031】

[0035]ブロック３１５において、周波数ダブラーは、第１の立上りエッジ遅延クロック信号（たとえば、ｃｌｋ＿ｒｉｓｉｎｇ＿ｄｌｙ）を生成するために、遅延クロック信号の立上りエッジのみに第１の調整可能遅延（たとえば、第１の遅延セル１１２を用いたｒｉｓｉｎｇ＿ｄｌｙ）を適用し得る。ブロック３２０において、周波数ダブラーは、第２の立上りエッジ遅延クロック信号（たとえば、ｃｌｋ＿ｆａｌｌｉｎｇ＿ｄｌｙ）を生成するために、相補遅延クロック信号の立上りエッジのみに第２の調整可能遅延（たとえば、第２の調整可能遅延セル１１４を用いたｒｉｓｉｎｇ＿ｄｌｙ）を適用し得る。

【0032】

[0036]ブロック３２５おいて、周波数ダブラーは、第１の立上りエッジ差分信号（たとえば、ｒｐｕｌｓｅ）を生成するために、（たとえば、第１のＰＦＤ１１６を介して）遅延クロック信号の立上りエッジと第１の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定し得る。ブロック３３０において、周波数ダブラーは、第２の立上りエッジ差分信号（たとえば、ｆｐｕｌｓｅ）を生成するために、（たとえば、第２のＰＦＤ１１８を介して）相補遅延クロック信号の立上りエッジと第２の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定し得る。

【0033】

[0037]周波数ダブラーは、ブロック３３５において、合成信号（たとえば、ｃｌｋ＿ｄｂｌｅｒ）を生成するために、第１の立上りエッジ差分信号と第２の立上りエッジ差分信号とを合成し得る。合成信号は、入力クロック信号の周波数の２倍の周波数を有し得る。いくつかの態様では、合成信号は、５０％のデューティサイクルを有する。

【0034】

[0038]いくつかの態様では、周波数ダブラーは、ブロック３４０において、合成信号の直流（ＤＣ）電圧値を基準電圧（たとえば、０．５^*Ｖｄｄ）と比較する。この場合、周波数ダブラーは、ブロック３４５において、（たとえば、比較器１２４を用いた）比較に基づいて、第１の調整可能遅延および／または第２の調整可能遅延を制御し得る。

【0035】

[0039]いくつかの態様によれば、ブロック３０５において入力クロック信号を第１の遅延だけ遅延させることは、遅延クロック信号を生成するために、入力クロック信号を反転させることと、反転されたクロック信号を反転させることとを伴い得る。たとえば、入力クロック信号１０４は、インバータ１０６の両方によって処理され得る。いくつかの態様では、ブロック３１０において入力クロック信号を反転させ、第２の遅延だけ遅延させることは、相補遅延クロック信号を生成するために、送信ゲートを用いて入力クロック信号を遅延させることと、遅延された入力クロック信号を反転させることとを伴う。たとえば、入力クロック信号１０４は、送信ゲート１０８とインバータ１１０とによって処理され得る。

【0036】

[0040]いくつかの態様によれば、ブロック３２５において遅延クロック信号の立上りエッジと第１の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定することは、遅延クロック信号（たとえば、ｃｌｋ＿ｒｉｓｉｎｇ）と第１の立上りエッジ遅延クロック信号（たとえば、ｃｌｋ＿ｒｉｓｉｎｇ＿ｄｌｙ）とから第１の立上りエッジ差分信号（たとえば、ｒｐｕｌｓｅ）を生成するために、第１のＰＦＤ（たとえば、第１のＰＦＤ１１６）を使用することを含む。いくつかの態様では、ブロック４３０において相補遅延クロック信号の立上りエッジと第２の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定することは、相補遅延クロック信号（たとえば、ｃｌｋ＿ｆａｌｌｉｎｇ）と第２の立上りエッジ遅延クロック信号（たとえば、ｃｌｋ＿ｆａｌｌｉｎｇ＿ｄｌｙ）とから第２の立上りエッジ差分信号（たとえば、ｆｐｕｌｓｅ）を生成するために、第２のＰＦＤ（たとえば、第２のＰＦＤ１１８）を使用することを伴う。

【0037】

[0041]いくつかの態様によれば、ブロック３３５において第１の立上りエッジ差分信号と第２の立上りエッジ差分信号とを合成することは、第１の立上りエッジ差分信号と第２の立上りエッジ差分信号とから合成信号（たとえば、ｃｌｋ＿ｄｂｌｅｒ）を生成するために、ＸＯＲ論理ゲート（たとえば、論理ゲート１２０）を使用することを伴う。

【0038】

[0042]いくつかの態様によれば、動作３００は、合成信号のＤＣ電圧値を生成するために、合成信号を（たとえば、フィルタ１２２を用いて）ローパスフィルタ処理することをさらに含み得る。
結論
[0043]本開示のいくつかの態様は、ＰＦＤベース立上りエッジ遅延限定周波数ダブラーであり得る、周波数ダブラーを提供する。そのような周波数ダブラーは、ＰＦＤを用いて２つの遅延信号間のエッジ差分を検出し、立上りエッジ遅延ＰＦＤ結果を立下りエッジ遅延ＰＦＤ結果と合成し（たとえば、加算し）、（ローパスフィルタを用いて）合成信号のＤＣ値をとり、このＤＣ値を電圧基準（Ｖｄｄ／２）と比較し得る。周波数ダブラーは、次いで、比較に基づいて立上りエッジ遅延を調整し得る。このようにして、周波数ダブラーは、立上りエッジ遅延限定環境において高性能で機能し得、極めて線形であり、立上りエッジと立下りエッジの両方ではなく立上りエッジのみに関して微細な分解能を有するように設計された、遅延セルを使用し得る。

【0039】

[0044]本開示内で、「例示的」という単語は、「例、事例、または例示の働きをすること」を意味するために使用される。「例示的」として本明細書で説明されたいかなる実装形態または態様も、必ずしも本開示の他の態様よりも好ましいまたは有利であると解釈されるべきであるとは限らない。同様に、「態様」という用語は、本開示のすべての態様が、説明された特徴、利点または動作モードを含むことを必要としない。「結合される」という用語は、本明細書では、２つの物体間の直接的または間接的結合を指すために使用される。たとえば、物体Ａが物体Ｂに物理的に接触し、物体Ｂが物体Ｃに接触する場合、物体Ａと物体Ｃとは、物体Ａと物体Ｃとが互いに直接物理的に接触しない場合でも、やはり互いに結合されていると見なされ得る。たとえば、第１の物体が第２の物体と決して直接物理的に接触しない場合でも、第１の物体は第２の物体に結合され得る。「回路（circuit）」および「回路（circuitry）」という用語は、広く使用され、接続および構成されたとき、電子回路のタイプに関する限定なしに、本開示で説明された機能の実施を可能にする電気デバイスおよび導体の両方のハードウェア実装形態を含むものとする。

【0040】

[0045]発明を実施するための形態において説明された装置および方法は、（「要素」と総称される）様々なブロック、モジュール、構成要素、回路、ステップ、プロセス、アルゴリズムなどによって添付の図面に示されている。これらの要素は、たとえば、ハードウェアを使用して実装され得る。たとえば、遅延させるための手段は、インバータ（たとえば、図１に示されているインバータ１０６またはインバータ１１０）、送信ゲート（たとえば、図１に図示されている送信ゲート１０８）、または遅延セル（たとえば、図１に示されている第１の遅延セル１１２または第２の遅延セル１１４）など、遅延要素を含み得る。反転させるための手段は、インバータ（たとえば、図１に描かれているインバータ１０６またインバータ１１０）を含み得る。遅延を適用するための手段は、遅延セル（たとえば、図１に示されている第１の遅延セル１１２または第２の遅延セル１１４）を含み得る。差分を決定するための手段は、位相周波数検出器（ＰＦＤ）（たとえば、図１に示されている第１のＰＦＤ１１６または第２のＰＦＤ１１８）など、位相検出器を含み得る。合成するための手段は、コンバイナ、加算器、または論理ゲート（たとえば、図１に図示されている論理ゲート１２２）を含み得る。比較するための手段は、比較器（たとえば、図１に描かれている比較器１２４）を含み得る。制御するための手段は、１つまたは複数の制御線（たとえば、図１に示されている、ｒｉｓｉｎｇ＿ｄｌｙ信号を伴う制御線１２５）上で送られた１つまたは複数の制御信号を含み得る。生成するための手段は、基準電圧生成器、ツェナーダイオード、分圧器、バッファ、電圧調節器など、電圧を設定するための様々な好適な回路のいずれかを備え得る。

【0041】

[0046]本明細書に示された構成要素、ステップ、特徴および／または機能のうちの１つまたは複数は、単一の構成要素、ステップ、特徴または機能に再構成されおよび／または組み合わせられるか、あるいはいくつかの構成要素、ステップ、または機能で実施され得る。また、本明細書で開示された特徴から逸脱することなく追加の要素、構成要素、ステップ、および／または機能が追加され得る。本明細書に示された装置、デバイス、および／または構成要素は、本明細書で説明された方法、特徴、またはステップのうちの１つまたは複数を実施するように構成され得る。

【0042】

[0047]開示された方法におけるステップの特定の順序または階層は、例示的なプロセスの一例であることを理解されたい。設計上の選好に基づいて、本方法におけるステップの特定の順序または階層は並べ替えられ得ることを理解されたい。添付の方法クレームは、様々なステップの要素を例示的な順序で提示しており、方法クレーム中で特に具陳されていない限り、提示された特定の順序または階層に限定されるものではない。

【0043】

[0048]以上の説明は、当業者が本明細書で説明された様々な態様を実施することを可能にするために提供された。これらの態様への様々な修正は当業者には容易に明らかであり、本明細書で定義された一般原理は他の態様に適用され得る。したがって、特許請求の範囲は、本明細書で示された態様に限定されるものではなく、特許請求の範囲の言い回しに矛盾しない全範囲を与えられるべきであり、ここにおいて、単数形の要素への言及は、そのように明記されていない限り、「唯一無二の」を意味するものではなく、「１つまたは複数の」を意味するものである。別段に明記されていない限り、「いくつか（some）」という用語は１つまたは複数を指す。項目のリスト「のうちの少なくとも１つ」を指す句は、単一のメンバーを含む、それらの項目の任意の組合せを指す。一例として、「ａ、ｂ、またはｃのうちの少なくとも１つ」は、少なくとも、ａ、ｂ、ｃ、ａ－ｂ、ａ－ｃ、ｂ－ｃ、およびａ－ｂ－ｃ、ならびに複数の同じ要素をもつ任意の組合せ（たとえば、ａ－ａ、ａ－ａ－ａ、ａ－ａ－ｂ、ａ－ａ－ｃ、ａ－ｂ－ｂ、ａ－ｃ－ｃ、ｂ－ｂ、ｂ－ｂ－ｂ、ｂ－ｂ－ｃ、ｃ－ｃ、およびｃ－ｃ－ｃ、またはａ、ｂ、およびｃの任意の他の順序）をカバーするものとする。当業者に知られている、または後に知られることになる、本開示全体にわたって説明された様々な態様の要素のすべての構造的および機能的等価物は、参照により本明細書に明確に組み込まれ、特許請求の範囲に包含されるものである。その上、本明細書で開示されたいかなることも、そのような開示が特許請求の範囲に明示的に具陳されているかどうかにかかわらず、公に供するものではない。いかなるクレーム要素も、その要素が「ための手段」という句を使用して明確に列挙されていない限り、または方法クレームの場合には、その要素が「ためのステップ」という句を使用して列挙されていない限り、米国特許法第１１２条（ｆ）の規定の下で解釈されるべきではない。

【0044】

[0049]特許請求の範囲は、上記に示された厳密な構成および構成要素に限定されないことを理解されたい。上記で説明された方法および装置の構成、動作および詳細において、特許請求の範囲から逸脱することなく、様々な修正、変更および変形が行われ得る。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
周波数ダブラーであって、
前記周波数ダブラーの入力ノードに結合された入力を有する第１の遅延段と、
前記入力ノードに結合された入力を有する第２の遅延段と、
前記第１の遅延段の出力に結合された第１の入力を有する第１の位相周波数検出器（ＰＦＤ）と、
前記第１の遅延段の前記出力に結合された入力を有し、前記第１のＰＦＤの第２の入力に結合された出力を有する第１の立上りエッジ限定調整可能遅延セルと、
前記第２の遅延段の出力に結合された第１の入力を有する第２のＰＦＤと、
前記第２の遅延段の前記出力に結合された入力を有し、前記第２のＰＦＤの第２の入力に結合された出力を有する第２の立上りエッジ限定調整可能遅延セルと、
前記第１のＰＦＤの出力に結合された第１の入力を有し、前記第２のＰＦＤの出力に結合された第２の入力を有する論理ゲートと、
比較器と、
を備え、前記比較器は、
前記論理ゲートの出力の直流（ＤＣ）電圧値を基準電圧と比較することと、
前記比較に基づいて、前記第１の立上りエッジ限定調整可能遅延セルと前記第２の立上りエッジ限定調整可能遅延セルとを制御することと、
を行うように構成された、周波数ダブラー。
［Ｃ２］
前記論理ゲートの前記出力に結合された入力と前記比較器の入力に結合された出力とを有するローパスフィルタ、をさらに備え、
前記ローパスフィルタは、前記論理ゲートの前記出力の前記ＤＣ値を生成するように構成された、
Ｃ１に記載の周波数ダブラー。
［Ｃ３］
前記論理ゲートは、排他的ＯＲ（ＸＯＲ）論理ゲートを備える、Ｃ１に記載の周波数ダブラー。
［Ｃ４］
前記第１の遅延段は、
前記入力ノードに結合された入力を有する第１のインバータと、
前記第１のインバータの出力に結合された入力を有し、前記第１の遅延段の前記出力に結合された出力を有する第２のインバータと、
を備える、Ｃ１に記載の周波数ダブラー。
［Ｃ５］
前記第２の遅延段は、送信ゲートとインバータとを備える、Ｃ４に記載の周波数ダブラー。
［Ｃ６］
前記送信ゲートの入力は、前記入力ノードに結合され、
前記送信ゲートの出力は、前記インバータの入力に結合され、
前記インバータの出力は、前記第２の遅延段の前記出力に結合される、
Ｃ５に記載の周波数ダブラー。
［Ｃ７］
前記基準電圧は、前記論理ゲートに電力供給するための電力レール電圧の１／２である、Ｃ１に記載の周波数ダブラー。
［Ｃ８］
前記比較器の出力は、前記第１の立上りエッジ限定調整可能遅延セルの制御入力と、前記第２の立上りエッジ限定調整可能遅延セルの制御入力とに結合される、Ｃ１に記載の周波数ダブラー。
［Ｃ９］
前記比較器の前記出力は、８ビット出力を備える、Ｃ１に記載の周波数ダブラー。
［Ｃ１０］
前記論理ゲートの前記出力は、前記周波数ダブラーの出力ノードである、Ｃ１に記載の周波数ダブラー。
［Ｃ１１］
Ｃ１の周波数ダブラーを備える、ハーフレートクロック生成器。
［Ｃ１２］
入力クロック信号の周波数を倍増する方法であって、
遅延クロック信号を生成するために、前記入力クロック信号を第１の遅延だけ遅延させることと、
相補遅延クロック信号を生成するために、前記入力クロック信号を反転させ、第２の遅延だけ遅延させることと、
第１の立上りエッジ遅延クロック信号を生成するために、前記遅延クロック信号の立上りエッジのみに第１の調整可能遅延を適用することと、
第２の立上りエッジ遅延クロック信号を生成するために、前記相補遅延クロック信号の立上りエッジのみに第２の調整可能遅延を適用することと、
第１の立上りエッジ差分信号を生成するために、前記遅延クロック信号の立上りエッジと前記第１の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定することと、
第２の立上りエッジ差分信号を生成するために、前記相補遅延クロック信号の立上りエッジと前記第２の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定することと、
合成信号を生成するために、前記第１の立上りエッジ差分信号と前記第２の立上りエッジ差分信号とを合成することと、
前記合成信号の直流（ＤＣ）電圧値を基準電圧と比較することと、
前記比較に基づいて、前記第１の調整可能遅延と前記第２の調整可能遅延とを制御することと、
を備える、方法。
［Ｃ１３］
前記入力クロック信号を前記第１の遅延だけ遅延させることは、前記遅延クロック信号を生成するために、前記入力クロック信号を反転させることと、前記反転されたクロック信号を反転させることと、を備える、Ｃ１２に記載の方法。
［Ｃ１４］
前記入力クロック信号を反転させ、前記第２の遅延だけ遅延させることは、前記相補遅延クロック信号を生成するために、送信ゲートを用いて前記入力クロック信号を遅延させることと、前記遅延された入力クロック信号を反転させることとを備える、Ｃ１３に記載の方法。
［Ｃ１５］
前記遅延クロック信号の前記立上りエッジと前記第１の立上りエッジ遅延クロック信号の前記立上りエッジとの間の前記差分を決定することは、前記遅延クロック信号と前記第１の立上りエッジ遅延クロック信号とから前記第１の立上りエッジ差分信号を生成するために、第１の位相周波数検出器（ＰＦＤ）を使用することを備え、
前記相補遅延クロック信号の前記立上りエッジと前記第２の立上りエッジ遅延クロック信号の前記立上りエッジとの間の前記差分を決定することは、前記相補遅延クロック信号と前記第２の立上りエッジ遅延クロック信号とから前記第２の立上りエッジ差分信号を生成するために、第２のＰＦＤを使用することを備える、
Ｃ１２に記載の方法。
［Ｃ１６］
前記第１の立上りエッジ差分信号と前記第２の立上りエッジ差分信号とを合成することは、前記第１の立上りエッジ差分信号と前記第２の立上りエッジ差分信号とから前記合成信号を生成するために、排他的ＯＲ（ＸＯＲ）論理ゲートを使用することを備える、Ｃ１２に記載の方法。
［Ｃ１７］
前記合成信号の前記ＤＣ電圧値を生成するために、前記合成信号をローパスフィルタ処理することをさらに備える、Ｃ１２に記載の方法。
［Ｃ１８］
前記合成信号は、５０％のデューティサイクルと、前記入力クロック信号の周波数の２倍である周波数とを有する、Ｃ１２に記載の方法。
［Ｃ１９］
入力クロック信号の周波数を倍増するための装置であって、
遅延クロック信号を生成するために、前記入力クロック信号を第１の遅延だけ遅延させるための手段と、
相補遅延クロック信号を生成するために、前記入力クロック信号を反転させ、第２の遅延だけ遅延させるための手段と、
第１の立上りエッジ遅延クロック信号を生成するために、前記遅延クロック信号の立上りエッジのみに第１の調整可能遅延を適用するための手段と、
第２の立上りエッジ遅延クロック信号を生成するために、前記相補遅延クロック信号の立上りエッジのみに第２の調整可能遅延を適用するための手段と、
第１の立上りエッジ差分信号を生成するために、前記遅延クロック信号の立上りエッジと前記第１の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定するための手段と、
第２の立上りエッジ差分信号を生成するために、前記相補遅延クロック信号の立上りエッジと前記第２の立上りエッジ遅延クロック信号の立上りエッジとの間の差分を決定するための手段と、
合成信号を生成するために、前記第１の立上りエッジ差分信号と前記第２の立上りエッジ差分信号とを合成するための手段と、
前記合成信号の直流（ＤＣ）電圧値を基準電圧と比較するための手段と、
前記比較に基づいて、前記第１の調整可能遅延と前記第２の調整可能遅延とを制御するための手段と、
を備える、装置。
［Ｃ２０］
前記合成信号の前記ＤＣ電圧値を生成するための手段をさらに備える、Ｃ１９に記載の装置。

【図1】

【図2】

【図3】