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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-29
(45)【発行日】2024-08-06
(54)【発明の名称】表示装置および電子機器
(51)【国際特許分類】
G09G 3/3233 20160101AFI20240730BHJP
G09F 9/30 20060101ALI20240730BHJP
G09G 3/20 20060101ALI20240730BHJP
H05B 33/06 20060101ALI20240730BHJP
H10K 50/10 20230101ALN20240730BHJP
【ＦＩ】
G09G3/3233
G09F9/30 330
G09F9/30 338
G09G3/20 611H
G09G3/20 611J
G09G3/20 621M
G09G3/20 623F
G09G3/20 623G
G09G3/20 623V
G09G3/20 624B
G09G3/20 680A
G09G3/20 680G
H05B33/06
H05B33/14 A
【請求項の数】
3
(21)【出願番号】P 2019231171
(22)【出願日】2019-12-23
(65)【公開番号】P2021099428
(43)【公開日】2021-07-01
【審査請求日】2022-12-09
(73)【特許権者】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100125689
【弁理士】
【氏名又は名称】大林 章
(74)【代理人】
【識別番号】100128598
【弁理士】
【氏名又は名称】高田 聖一
(74)【代理人】
【識別番号】100121108
【弁理士】
【氏名又は名称】高橋 太朗
(72)【発明者】
【氏名】田村 剛
【審査官】橋本 直明
(56)【参考文献】
【文献】特開２０１７－１４２４４０（ＪＰ，Ａ）
【文献】特開２０１７－１４６５３５（ＪＰ，Ａ）
【文献】特開２０１５－０７００８６（ＪＰ，Ａ）
【文献】特開２００６－０１８０８４（ＪＰ，Ａ）
【文献】特開２００５－２０８４４９（ＪＰ，Ａ）
【文献】特開２００５－１５７２６９（ＪＰ，Ａ）
【文献】特開２０１１－０８５８８３（ＪＰ，Ａ）
【文献】米国特許出願公開第２００５／０１１７４１０（ＵＳ，Ａ１）
【文献】中国特許出願公開第１６５８２６２（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／３２３３
Ｇ０９Ｆ ９／３０
Ｇ０９Ｇ ３／２０
Ｈ０５Ｂ ３３／０６
Ｈ１０Ｋ ５０／１０
(57)【特許請求の範囲】
【請求項1】
矩形の半導体基板に、表示領域と、データ信号出力回路と、前記データ信号出力回路に画像データを供給する制御回路と、外部装置からの信号を前記制御回路に出力するインターフェイスと、複数の端子と、が設けられた表示装置であって、前記表示領域は、
第１系列のデータ線に対応する第１画素回路と、
第２系列のデータ線に対応する第２画素回路と、
を含み、
前記データ信号出力回路は、
前記第１画素回路に対応する前記画像データである第１画像データ、および、前記第２画素回路に対応する前記画像データである第２画像データをラッチするラッチ回路を含み、前記ラッチ回路によってラッチされた前記第１画像データをアナログのデータ信号に変換して、前記第１系列のデータ線に向けて出力し、前記ラッチ回路によってラッチされた前記第２画像データをアナログのデータ信号に変換して、前記第２系列のデータ線に向けて出力し、
前記複数の端子は、前記矩形の一辺に沿った第１方向に沿って配列し、
前記複数の端子のうちの第１端子から、前記データ信号出力回路の両端のうちの第１端まで直線状に延在する第１電源配線と、
前記複数の端子のうちの第２端子から、前記データ信号出力回路の両端のうちの第２端まで直線状に延在する第２電源配線と、
前記複数の端子のうちの第３端子から、前記制御回路の両端のうちの第１端まで直線状に延在する第３電源配線と、
前記複数の端子のうちの第４端子から、前記制御回路の両端のうちの第２端まで直線状に延在する第４電源配線と、
前記複数の端子のうちの第５端子から、前記インターフェイスの両端のうちの第１端まで直線状に延在する第５電源配線と、
前記複数の端子のうちの第６端子から、前記インターフェイスの両端のうちの第２端まで直線状に延在する第６電源配線と、
を有し、
前記一辺と直交する辺に沿った第２方向から見て、前記データ信号出力回路および前記制御回路は互いに重ならない位置に配置され、
前記第２方向から見て、前記インターフェイスは、前記データ信号出力回路および前記制御回路のいずれか一方と前記複数の端子との間において、前記データ信号出力回路および前記制御回路のいずれか一方と重なる位置に配置され、かつ、前記第１端子、前記第２端子、前記第３端子、および前記第４端子、前記第１電源配線、前記第２電源配線、前記第３電源配線、および前記第４電源配線のいずれとも重ならない位置に配置される、
表示装置。
【請求項2】
前記第１方向と、前記データ信号出力回路の両端を結んだ方向と、が揃っている
請求項１に記載の表示装置。
【請求項3】
請求項１または２の表示装置を有する電子機器。【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置および電子機器に関する。
【背景技術】
【0002】
表示素子として例えばＯＬＥＤ（Organic Light Emitting Diode）を用いた表示装置が知られている。この表示装置では、表示素子やトランジスターなどを含む画素回路が、表示しようとする画像の画素に対応して設けられる構成が一般的である。また、表示装置には、表示サイズの小型化や表示の高精細化が要求されることが多い。表示サイズの小型化と表示の高精細化とを両立するためには、画素回路を微細化する必要があるので、表示装置を、例えばシリコンなどの半導体の基板に集積する技術も提案されている（例えば特許文献１参照）。
なお、特許文献１には、画素回路にデータ信号を供給するための回路、例えばラッチ回路の個数を削減するために、画素回路に対応するデータ線を複数本毎にグループ（ブロック）化して、グループ毎にラッチ回路を設ける点も記載されている。
なお、特許文献１には、画素回路にデータ信号を供給するための回路、例えばラッチ回路の個数を削減するために、画素回路に対応するデータ線を複数本毎にグループ（ブロック）化して、グループ毎にラッチ回路を設ける点も記載されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１７－１４６５３５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上記技術において、データ信号を供給するための回路への電源配線が不適切であると、誤動作の原因となる。
【課題を解決するための手段】
【0005】
本開示の一態様に係る表示装置は、半導体基板に、表示領域と、データ信号出力回路と、複数の端子とが設けられた表示装置であって、前記表示領域は、第１系列のデータ線に対応する第１画素回路と、第２系列のデータ線に対応する第２画素回路と、を含み、前記データ信号出力回路は、前記第１画素回路に対応する第１画像データ、および、前記第２画素回路に対応する第２画像データをラッチするラッチ回路を含み、前記データ信号出力回路は、前記ラッチ回路によってラッチされた第１画像データをアナログのデータ信号に変換して、前記第１系列のデータ線に向けて出力し、前記ラッチ回路によってラッチされた第２画像データをアナログのデータ信号に変換して、前記第２系列のデータ線に向けて出力し、前記複数の端子のうちの第１端子から、前記データ信号出力回路の両端のうちの第１端まで直線状に延在する第１電源配線と、前記複数の端子のうちの第２端子から、前記データ信号出力回路の両端のうちの第２端まで直線状に延在する第２電源配線と、を有する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る表示装置の構成を示す斜視図である。
【図2】表示装置の構成を示すブロック図である。
【図3】表示装置における要部の構成を回路図である。
【図4】表示装置における画素回路の構成を示す図である。
【図5】表示装置の動作を示すタイミングチャートである。
【図6】表示装置の動作を説明するための図である。
【図7】表示装置の動作を説明するための図である。
【図8】表示装置の動作を説明するための図である。
【図9】表示装置の動作を説明するための図である。
【図10】表示装置における要素および配線の配置を示す平面図である。
【図11】第２実施形態に係る表示装置の要素および配線の配置を示す平面図である。
【図12】表示装置を用いたヘッドマウントディスプレイを示す斜視図である。
【図13】ヘッドマウントディスプレイの光学構成を示す図である。
【図14】第１比較例に係る表示装置を示す平面図である。
【図15】第２比較例に係る表示装置を示す平面図である。
【発明を実施するための形態】
【0007】
以下、本発明の実施形態に係る表示装置について図面を参照して説明する。なお、各図において、各部の寸法および縮尺は、実際のものと適宜に異ならせてある。また、以下に述べる実施の形態は、好適な具体例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態に限られるものではない。
【0008】
図１は、第１実施形態に係る表示装置１０の構成を示す斜視図であり、図２は、表示装置１０の構成を示すブロック図である。
この表示装置１０は、例えばヘッドマウントディスプレイなどにおいてカラー画像を表示するマイクロ・ディスプレイ・パネルであり、複数の画素回路や当該画素回路を駆動する駆動回路などが半導体基板に形成される。半導体基板としては、典型的にはシリコン基板であるが、他の半導体基板であってもよい。
この表示装置１０は、例えばヘッドマウントディスプレイなどにおいてカラー画像を表示するマイクロ・ディスプレイ・パネルであり、複数の画素回路や当該画素回路を駆動する駆動回路などが半導体基板に形成される。半導体基板としては、典型的にはシリコン基板であるが、他の半導体基板であってもよい。
【0009】
表示装置１０は、表示領域で開口する枠状のケース１９２に収納されるとともに、ＦＰＣ（Flexible Printed Circuits）基板１９４の一端が接続される。ＦＰＣ基板１９４の他端には、外部の上位装置に接続されるための複数の端子１９６が設けられる。なお、上位装置は、表示装置１０に表示させるための画像信号および同期信号を、例えばmini-ＬＶＤＳ（mini-Low Voltage Differential Signaling）方式のような差動信号で出力する。
【0010】
図２に示されるように、表示装置１０は、インターフェイス１５、制御回路２０、データ信号出力回路３０、スイッチ群４０、初期化回路５０、補助回路７０、表示領域１００および走査線駆動回路１２０を含む。
表示領域１００では、ｍ行の走査線１２が図において左右方向に沿って設けられ、（３ｑ）列のデータ線１４ｂが、上下方向に沿って、かつ、各走査線１２と互いに電気的に絶縁を保つように設けられる。
なお、ｍ、ｑは、２以上の整数である。また、後述するようにｍ行の走査線１２と（３ｑ）列のデータ線１４ｂとの交差に対応して画素回路が設けられる。
表示領域１００では、ｍ行の走査線１２が図において左右方向に沿って設けられ、（３ｑ）列のデータ線１４ｂが、上下方向に沿って、かつ、各走査線１２と互いに電気的に絶縁を保つように設けられる。
なお、ｍ、ｑは、２以上の整数である。また、後述するようにｍ行の走査線１２と（３ｑ）列のデータ線１４ｂとの交差に対応して画素回路が設けられる。
【0011】
インターフェイス１５は、上位装置から出力された差動信号を受信して、画像信号Ｖidおよび同期信号Ｓyncに復元する。なお、インターフェイス１５は、上記mini-ＬＶＤＳなどの小振幅差動インターフェイスである。
制御回路２０は、インターフェイス１５によって復元された画像信号Ｖidおよび同期信号Ｓyncに基づいて各部を制御する。同期信号Ｓyncに同期して供給される画像信号Ｖidは、表示すべき画像における画素の階調レベルを、例えばＲＧＢ毎に８ビットで指定する。また、同期信号Ｓyncには、画像信号Ｖidの垂直走査開始を指示する垂直同期信号や、水平走査開始を指示する水平同期信号、および、画像信号の１画素分のタイミングを示すドットクロック信号が含まれる。
制御回路２０は、各部を制御するために、制御信号Ｇcp、Ｇref、Ｙ_Ｃtr、／Ｇini、Ｌ_Ｃtr、Ｓ_Ｃtr、Ｓel(1)～Ｓel(q)およびクロック信号Ｃlkを生成する。図２では省略されているが、制御回路２０は、制御信号Ｇcpとは論理反転の関係にある制御信号／Ｇcpと、Ｓel(1)～Ｓel(q)とは論理反転の関係にある制御信号／Ｓel(1)～／Ｓel(q)とを出力する。
また、制御回路２０は、画像信号Ｖidを適切に処理し、例えば１０ビットにアップコンバートし、画像信号Ｖdatとして出力する。なお、制御回路２０は、画像信号Ｖidを画像信号Ｖdatに変換するためのルックアップテーブルや、各種の設定用パラメーターを記憶するレジスタなどを含む。
制御回路２０は、インターフェイス１５によって復元された画像信号Ｖidおよび同期信号Ｓyncに基づいて各部を制御する。同期信号Ｓyncに同期して供給される画像信号Ｖidは、表示すべき画像における画素の階調レベルを、例えばＲＧＢ毎に８ビットで指定する。また、同期信号Ｓyncには、画像信号Ｖidの垂直走査開始を指示する垂直同期信号や、水平走査開始を指示する水平同期信号、および、画像信号の１画素分のタイミングを示すドットクロック信号が含まれる。
制御回路２０は、各部を制御するために、制御信号Ｇcp、Ｇref、Ｙ_Ｃtr、／Ｇini、Ｌ_Ｃtr、Ｓ_Ｃtr、Ｓel(1)～Ｓel(q)およびクロック信号Ｃlkを生成する。図２では省略されているが、制御回路２０は、制御信号Ｇcpとは論理反転の関係にある制御信号／Ｇcpと、Ｓel(1)～Ｓel(q)とは論理反転の関係にある制御信号／Ｓel(1)～／Ｓel(q)とを出力する。
また、制御回路２０は、画像信号Ｖidを適切に処理し、例えば１０ビットにアップコンバートし、画像信号Ｖdatとして出力する。なお、制御回路２０は、画像信号Ｖidを画像信号Ｖdatに変換するためのルックアップテーブルや、各種の設定用パラメーターを記憶するレジスタなどを含む。
【0012】
走査線駆動回路１２０は、制御信号Ｙ_Ｃtrにしたがって、ｍ行３ｑ列で配列する画素回路を、１行を単位として駆動するための回路である。
データ信号出力回路３０は、第１データ信号を出力する。詳細には、データ信号出力回路３０は、画素回路で表現する画素、すなわち表示しようとする画像における画素の階調レベルに応じた電圧であって、電圧振幅を圧縮する前の第１データ信号を出力する。
なお、本実施形態では、データ信号出力回路３０から出力される第１データ信号の電圧振幅が圧縮され、第２データ信号としてデータ線１４ｂに供給される。したがって、圧縮後の第２データ信号も、画素の階調レベルに応じた電圧となる。言い換えると、データ線１４ｂの電圧は、画素の階調レベルに応じた電圧となる。
また、データ信号出力回路３０は、シリアルで供給される画像信号Ｖdatを、複数相（この例ではｑの係数である「３」相）にパラレル変換して出力する機能も有する。
データ信号出力回路３０は、第１データ信号を出力する。詳細には、データ信号出力回路３０は、画素回路で表現する画素、すなわち表示しようとする画像における画素の階調レベルに応じた電圧であって、電圧振幅を圧縮する前の第１データ信号を出力する。
なお、本実施形態では、データ信号出力回路３０から出力される第１データ信号の電圧振幅が圧縮され、第２データ信号としてデータ線１４ｂに供給される。したがって、圧縮後の第２データ信号も、画素の階調レベルに応じた電圧となる。言い換えると、データ線１４ｂの電圧は、画素の階調レベルに応じた電圧となる。
また、データ信号出力回路３０は、シリアルで供給される画像信号Ｖdatを、複数相（この例ではｑの係数である「３」相）にパラレル変換して出力する機能も有する。
【0013】
データ信号出力回路３０は、シフトレジスタ３１、ラッチ回路３２、Ｄ／Ａ変換回路群３３およびアンプ群３４を含む。
シフトレジスタ３１は、クロック信号Ｃlkに同期してシリアルで供給される画像信号Ｖdatを順次転送して、１行分、すなわち画素回路の個数でいえば（３ｑ）個分、格納する。
シフトレジスタ３１は、クロック信号Ｃlkに同期してシリアルで供給される画像信号Ｖdatを順次転送して、１行分、すなわち画素回路の個数でいえば（３ｑ）個分、格納する。
【0014】
ラッチ回路３２は、シフトレジスタ３１に格納された（３ｑ）個分の画像信号Ｖdatを制御信号Ｌ_Ｃtrにしたがってラッチし、ラッチした画像信号Ｖdatを制御信号Ｌ_Ｃtrにしたがって３相にパラレル変換して出力する。
Ｄ／Ａ変換回路群３３は３つのＤ／Ａ（Digital to Analog）変換器を含む。３つのＤ／Ａ変換器によって、ラッチ回路３２から出力される３相の画像信号Ｖdatがアナログ信号に変換される。
アンプ群３４は３つの増幅器を含む。３つの増幅器によって、Ｄ／Ａ変換回路群３３から出力される３相のアナログ信号が増幅され、第１データ信号Ｖd(1)、Ｖd(2)、Ｖd(3)として出力される。
Ｄ／Ａ変換回路群３３は３つのＤ／Ａ（Digital to Analog）変換器を含む。３つのＤ／Ａ変換器によって、ラッチ回路３２から出力される３相の画像信号Ｖdatがアナログ信号に変換される。
アンプ群３４は３つの増幅器を含む。３つの増幅器によって、Ｄ／Ａ変換回路群３３から出力される３相のアナログ信号が増幅され、第１データ信号Ｖd(1)、Ｖd(2)、Ｖd(3)として出力される。
【0015】
制御回路２０は、後述するように書込期間に先立ち順次排他的にＨレベルとなる制御信号Ｓel(1)～Ｓel(q)を出力する。本実施形態では、制御回路２０は、水平走査期間のうち、初期化期間および補償期間において順次排他的にＨレベルとなる制御信号Ｓel(1)～Ｓel(q)を出力する。
【0016】
図３は、表示装置１０のうち、スイッチ群４０、初期化回路５０、補助回路７０および表示領域１００の構成を示す回路図である。
表示領域１００には、表示すべき画像の画素に対応した画素回路１１０がマトリクス状に設けられる。詳細には、画素回路１１０は、ｍ行の走査線１２と、（３ｐ）列のデータ線１４ｂとの交差部に対応して設けられる。このため、画素回路１１０は、図において縦ｍ行×横（３ｑ）列でマトリクス状に配列する。ここでマトリクス配列のうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（ｍ－１）、ｍ行と呼ぶ場合がある。同様にマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（３ｑ－１）、（３ｑ）列と呼ぶ場合がある。
また、データ線１４ｂは、図２および図３では３列毎にグループ化されている。ここでグループを一般化して説明するために、１以上ｑ以下の整数ｊを用いると、左から数えてｊ番目のグループには、（３ｊ－２）列目、（３ｊ－１）列目および（３ｊ）列目の計３列のデータ線１４ｂが属している、ということになる。
表示領域１００には、表示すべき画像の画素に対応した画素回路１１０がマトリクス状に設けられる。詳細には、画素回路１１０は、ｍ行の走査線１２と、（３ｐ）列のデータ線１４ｂとの交差部に対応して設けられる。このため、画素回路１１０は、図において縦ｍ行×横（３ｑ）列でマトリクス状に配列する。ここでマトリクス配列のうち、行（ロウ）を区別するために、図において上から順に１、２、３、…、（ｍ－１）、ｍ行と呼ぶ場合がある。同様にマトリクスの列（カラム）を区別するために、図において左から順に１、２、３、…、（３ｑ－１）、（３ｑ）列と呼ぶ場合がある。
また、データ線１４ｂは、図２および図３では３列毎にグループ化されている。ここでグループを一般化して説明するために、１以上ｑ以下の整数ｊを用いると、左から数えてｊ番目のグループには、（３ｊ－２）列目、（３ｊ－１）列目および（３ｊ）列目の計３列のデータ線１４ｂが属している、ということになる。
【0017】
なお、（３ｊ－２）列目のデータ線１４ｂが第１系列のデータ線の一例であり、（３ｊ－１）列目のデータ線１４ｂが第２系列のデータ線の一例である。
また、（３ｊ－２）列目のデータ線１４ｂに対応するｍ個の画素回路のうち、いずれかが第１画素回路の一例であり、（３ｊ－１）列目のデータ線１４ｂに対応するｍ個の画素回路のうち、いずれかが第２画素回路の一例である。
また、（３ｊ－２）列目のデータ線１４ｂに対応するｍ個の画素回路のうち、いずれかが第１画素回路の一例であり、（３ｊ－１）列目のデータ線１４ｂに対応するｍ個の画素回路のうち、いずれかが第２画素回路の一例である。
【0018】
同一行の走査線１２と同一グループに属する３列のデータ線１４ｂとの交差に対応した３つの画素回路１１０は、それぞれＲ（赤）、Ｇ（緑）、Ｂ（青）の画素に対応して、これらの３画素が表示すべきカラー画像の１ドットを表現する。すなわち、第１実施形態では、ＲＧＢに対応した計３つの画素回路１１０によって１ドットのカラーを加法混色で表現する。
【0019】
走査線駆動回路１２０は、走査線１２を１行毎に順番に走査するための走査信号を、制御信号Ｙ_Ｃtrにしたがって生成する。ここで、１、２、３、…、（ｍ－１）、ｍ行目の走査線１２に供給される走査信号が、それぞれ／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)と表記される。
なお、走査線駆動回路１２０は、走査信号／Ｇwr(1)～／Ｇwr(m)のほかにも、当該走査信号に同期した制御信号を行毎に生成して表示領域１００に供給するが、図３においては図示が省略されている。
なお、走査線駆動回路１２０は、走査信号／Ｇwr(1)～／Ｇwr(m)のほかにも、当該走査信号に同期した制御信号を行毎に生成して表示領域１００に供給するが、図３においては図示が省略されている。
【0020】
表示装置１０では、データ線１４ｂに対応してデータ転送線１４ａが設けられる。
また、スイッチ群４０は、データ転送線１４ａ毎に設けられた容量素子４１およびデータ転送線１４ａ毎に設けられたトランスミッションゲート４５の集合体である。
このうち、１、４、７、…、（３ｑ－２）列に対応するｑ個のトランスミッションゲート４５の入力端は共通接続される。なお、この入力端には、第１データ信号Ｖd(1)が画素毎に時系列で供給される。
また、２、５、８、…、（３ｑ－１）列に対応するｑ個のトランスミッションゲート４５の入力端は共通接続され、第１データ信号Ｖd(2)が画素毎に時系列で供給される。
同様に、３、６、９、…、（３ｑ）列に対応するｑ個のトランスミッションゲート４５の入力端は共通接続され、第１データ信号Ｖd(3)が画素毎に時系列で供給される。
ある列のトランスミッションゲート４５の出力端は、当該列のデータ転送線１４ａの一端に接続される。
また、スイッチ群４０は、データ転送線１４ａ毎に設けられた容量素子４１およびデータ転送線１４ａ毎に設けられたトランスミッションゲート４５の集合体である。
このうち、１、４、７、…、（３ｑ－２）列に対応するｑ個のトランスミッションゲート４５の入力端は共通接続される。なお、この入力端には、第１データ信号Ｖd(1)が画素毎に時系列で供給される。
また、２、５、８、…、（３ｑ－１）列に対応するｑ個のトランスミッションゲート４５の入力端は共通接続され、第１データ信号Ｖd(2)が画素毎に時系列で供給される。
同様に、３、６、９、…、（３ｑ）列に対応するｑ個のトランスミッションゲート４５の入力端は共通接続され、第１データ信号Ｖd(3)が画素毎に時系列で供給される。
ある列のトランスミッションゲート４５の出力端は、当該列のデータ転送線１４ａの一端に接続される。
【0021】
ｊ番目のグループに属する（３ｊ－２）、（３ｊ－１）、（３ｊ）列に対応した３つのトランスミッションゲート４５は、制御信号Ｓel(j)がＨレベルのとき（制御信号／Ｓel(j)がＬレベルのとき）に、入力端および出力端の間でオンする。
なお、図３では、紙面の制約のため、１番目のグループおよびｑ番目のグループのみ図示され、他のグループは省略されている。また、図３のトランスミッションゲート４５は、図２では、単なるスイッチとして簡略化されて表記されている。
なお、図３では、紙面の制約のため、１番目のグループおよびｑ番目のグループのみ図示され、他のグループは省略されている。また、図３のトランスミッションゲート４５は、図２では、単なるスイッチとして簡略化されて表記されている。
【0022】
ある列の容量素子４１の一端は、当該列に対応するデータ転送線１４ａの一端に接続され、当該容量素子４１の他端は、一定電位、例えば電圧ゼロの基準となる電位に接地されている。
【0023】
補助回路７０は、列毎に設けられたトランスミッションゲート７２と、列毎に設けられたＮチャネルＭＯＳ型のトランジスター７３と、列毎に設けられた容量素子７５との集合体である。
ここで、ある列のトランスミッションゲート７２の入力端は、データ転送線１４ａの他端に接続され、当該列のトランスミッションゲート７２の出力端は、当該列に対応するトランジスター７３のドレインノードおよび当該列に対応する容量素子７５の一端に接続される。
また、各列において、トランジスター７３のゲートノードには制御信号Ｇrefが供給され、トランジスター７３のソースノードには電圧Ｖrefが印加される。
ある列に対応する容量素子７５の他端は、当該列に対応するデータ線１４ｂの一端に接続される。
ここで、ある列のトランスミッションゲート７２の入力端は、データ転送線１４ａの他端に接続され、当該列のトランスミッションゲート７２の出力端は、当該列に対応するトランジスター７３のドレインノードおよび当該列に対応する容量素子７５の一端に接続される。
また、各列において、トランジスター７３のゲートノードには制御信号Ｇrefが供給され、トランジスター７３のソースノードには電圧Ｖrefが印加される。
ある列に対応する容量素子７５の他端は、当該列に対応するデータ線１４ｂの一端に接続される。
【0024】
初期化回路５０は、列毎に設けられたＰチャネルＭＯＳ型のトランジスター５６の集合体である。各例において、トランジスター５６のゲートノードには制御信号／Ｇiniが供給され、トランジスター５６のソースノードには電圧Ｖiniが印加される。また、ある列に対応するトランジスター５６のドレインノードは、当該列に対応するデータ線１４ｂに接続される。
【0025】
本実施形態において、データ転送線１４ａの一端は、トランスミッションゲート４５の出力端および容量素子４１の一端に接続され、データ転送線１４ａの他端は、トランスミッションゲート７２における入力端に接続される。表示領域１００は、スイッチ群４０と補助回路７０との間に位置するので、データ転送線１４ａは、表示領域１００を通過する。
一方、トランスミッションゲート４５を介してデータ転送線１４ａに供給された第１データ信号は、トランスミッションゲート７２および容量素子７５およびデータ線１４ｂを介して第２データ信号として画素回路１１０に供給される。
このため、データ信号出力回路３０から出力される第１データ信号は、データ転送線１４ａを介して、表示領域１００を挟んで反対の位置にある補助回路７０に到達し、折り返して、第２データ信号となってデータ線１４ｂを介して画素回路１１０に供給される。
一方、トランスミッションゲート４５を介してデータ転送線１４ａに供給された第１データ信号は、トランスミッションゲート７２および容量素子７５およびデータ線１４ｂを介して第２データ信号として画素回路１１０に供給される。
このため、データ信号出力回路３０から出力される第１データ信号は、データ転送線１４ａを介して、表示領域１００を挟んで反対の位置にある補助回路７０に到達し、折り返して、第２データ信号となってデータ線１４ｂを介して画素回路１１０に供給される。
【0026】
図４は、画素回路１１０の構成を示す図である。ｍ行（３ｑ）列で配列する画素回路１１０は電気的にみれば互いに同一である。このため、画素回路１１０については、ｉ行目であって、いずれの列に対応する１つの画素回路１１０で代表させて説明する。
【0027】
図に示されるように、画素回路１１０は、ＯＬＥＤ１３０と、Ｐチャネル型のトランジスター１２１～１２５と、容量素子１３２とを含む。
また、ｉ行目の画素回路１１０には、走査信号／Ｇwr(i)のほか、制御信号／Ｇel(i)、／Ｇcmp(i)が、走査線駆動回路１２０から供給される。
また、ｉ行目の画素回路１１０には、走査信号／Ｇwr(i)のほか、制御信号／Ｇel(i)、／Ｇcmp(i)が、走査線駆動回路１２０から供給される。
【0028】
ＯＬＥＤ１３０は、表示素子の一例であり、画素電極２１３と、共通電極２１８とで発光機能層２１６を挟持する。画素電極２１３はアノードとして機能し、共通電極２１８はカソードとして機能する。また、共通電極２１８は光透過性を有する。
ＯＬＥＤ１３０において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが発光機能層２１６で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光が、図示省略された反射膜とハーフミラーとで構成された光共振器にて共振し、ＲＧＢのいずれかの色に対応して設定された共振波長で出射する。光共振器から光の出射側には当該色に対応したカラーフィルターが設けられる。したがって、ＯＬＥＤ１３０からの出射光は、光共振器およびカラーフィルターによる着色を経て、観察者に視認される。
ＯＬＥＤ１３０において、アノードからカソードに電流が流れると、アノードから注入された正孔とカソードから注入された電子とが発光機能層２１６で再結合して励起子が生成され、白色光が発生する。このときに発生した白色光が、図示省略された反射膜とハーフミラーとで構成された光共振器にて共振し、ＲＧＢのいずれかの色に対応して設定された共振波長で出射する。光共振器から光の出射側には当該色に対応したカラーフィルターが設けられる。したがって、ＯＬＥＤ１３０からの出射光は、光共振器およびカラーフィルターによる着色を経て、観察者に視認される。
【0029】
なお、画素回路１１０に設けられるＯＬＥＤ１３０は、表示画像の最小単位となる。１個の画素回路１１０は１個のＯＬＥＤ１３０を含む。ある画素回路１１０は他の画素回路１１０とは独立して制御され、ＯＬＥＤ１３０は画素回路１１０に対応する色で発光して、３原色の１つを表現する。
すなわち、１つの画素回路１１０は、表示すべき色のうち、三原色の１つを表現するので、厳密にいえば、サブ画素回路と呼ぶべきであるが、説明を簡略化するために画素回路と呼ぶことにする。なお、表示装置１０が単に明暗のみの単色画像を表示する場合には、上記カラーフィルターを省略してもよい。
すなわち、１つの画素回路１１０は、表示すべき色のうち、三原色の１つを表現するので、厳密にいえば、サブ画素回路と呼ぶべきであるが、説明を簡略化するために画素回路と呼ぶことにする。なお、表示装置１０が単に明暗のみの単色画像を表示する場合には、上記カラーフィルターを省略してもよい。
【0030】
トランジスター１２１にあっては、ゲートノードがトランジスター１２２のドレインノードに接続され、ソースノードが電圧Ｖelの給電線１１６に接続され、ドレインノードがトランジスター１２３のソースノードおよびトランジスター１２４のソースノードに接続される。なお、容量素子１３２にあっては、一端がトランジスター１２１のゲートノードに接続され、他端が一定の電圧、例えば電圧Ｖelの給電線１１６に接続される。このため、容量素子１３２は、トランジスター１２１におけるゲートノードｇの電圧を保持することになる。
なお、容量素子１３２としては、トランジスター１２１のゲートノードに寄生する容量を用いてもよいし、シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いてもよい。
なお、容量素子１３２としては、トランジスター１２１のゲートノードに寄生する容量を用いてもよいし、シリコン基板において互いに異なる導電層で絶縁層を挟持することによって形成される容量を用いてもよい。
【0031】
ｉ行目であって任意の列における画素回路１１０のトランジスター１２２にあっては、ゲートノードがｉ行目の走査線１２に接続され、ソースノードが当該列のデータ線１４ｂに接続される。
ｉ行目であって任意の列における画素回路１１０のトランジスター１２３にあっては、ゲートノードに制御信号／Ｇcmp(i)が供給され、ドレインノードが当該列のデータ線１４ｂに接続される。
ｉ行目であって任意の列における画素回路１１０のトランジスター１２４にあっては、ゲートノードに制御信号／Ｇel(i)が供給され、ドレインノードがＯＬＥＤ１３０のアノードである画素電極２１３およびトランジスター１２５のドレインノードに接続される。
ｉ行目であって任意の列における画素回路１１０のトランジスター１２５にあっては、ゲートノードに制御信号／Ｇcmp(i)が供給され、ソースノードが電圧Ｖorstの給電線に接続される。
なお、ＯＬＥＤ１３０のカソードとして機能する共通電極２１８は、電圧Ｖctの給電線に接続される。また、表示装置１０はシリコン基板に形成されるので、トランジスター１２１～１２５の基板電位については例えば電圧Ｖelに相当する電位としている。
ｉ行目であって任意の列における画素回路１１０のトランジスター１２３にあっては、ゲートノードに制御信号／Ｇcmp(i)が供給され、ドレインノードが当該列のデータ線１４ｂに接続される。
ｉ行目であって任意の列における画素回路１１０のトランジスター１２４にあっては、ゲートノードに制御信号／Ｇel(i)が供給され、ドレインノードがＯＬＥＤ１３０のアノードである画素電極２１３およびトランジスター１２５のドレインノードに接続される。
ｉ行目であって任意の列における画素回路１１０のトランジスター１２５にあっては、ゲートノードに制御信号／Ｇcmp(i)が供給され、ソースノードが電圧Ｖorstの給電線に接続される。
なお、ＯＬＥＤ１３０のカソードとして機能する共通電極２１８は、電圧Ｖctの給電線に接続される。また、表示装置１０はシリコン基板に形成されるので、トランジスター１２１～１２５の基板電位については例えば電圧Ｖelに相当する電位としている。
【0032】
図５は、表示装置１０の動作を説明するためのタイミングチャートである。
表示装置１０では、１フレーム（Ｆ）の期間にわたって１、２、３、…、ｍ行目という順番で走査される。詳細には、図に示されるように、走査信号／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)が、走査線駆動回路１２０によって水平走査期間（Ｈ）毎に、順次排他的にＬレベルとなる。
なお、本説明において１フレームの期間とは、画像信号Ｖidで指定される画像の１コマを表示するのに要する期間をいう。１フレームの期間の長さは、垂直同期期間と同じ場合、例えば同期信号Ｓyncに含まれる垂直同期信号の周波数が６０Ｈｚであれば、当該垂直同期信号の１周期分に相当する１６．７ミリ秒である。また、図５において、電圧を示す縦スケールは、各信号にわたって必ずしも揃っていない。
表示装置１０では、１フレーム（Ｆ）の期間にわたって１、２、３、…、ｍ行目という順番で走査される。詳細には、図に示されるように、走査信号／Ｇwr(1)、／Ｇwr(2)、…、／Ｇwr(m-1)、／Ｇwr(m)が、走査線駆動回路１２０によって水平走査期間（Ｈ）毎に、順次排他的にＬレベルとなる。
なお、本説明において１フレームの期間とは、画像信号Ｖidで指定される画像の１コマを表示するのに要する期間をいう。１フレームの期間の長さは、垂直同期期間と同じ場合、例えば同期信号Ｓyncに含まれる垂直同期信号の周波数が６０Ｈｚであれば、当該垂直同期信号の１周期分に相当する１６．７ミリ秒である。また、図５において、電圧を示す縦スケールは、各信号にわたって必ずしも揃っていない。
【0033】
水平走査期間（Ｈ）での動作は、非選択行の画素回路について共通である。
また、ある水平走査期間（Ｈ）において走査される行の１～（３ｑ）列目の画素回路１１０の動作についても、ほぼ共通である。そこで以下については、ｉ行目であって（３ｊ－２）列における画素回路１１０について着目して説明する。
また、ある水平走査期間（Ｈ）において走査される行の１～（３ｑ）列目の画素回路１１０の動作についても、ほぼ共通である。そこで以下については、ｉ行目であって（３ｊ－２）列における画素回路１１０について着目して説明する。
【0034】
第１実施形態において、水平走査期間（Ｈ）は、主に初期化期間（Ａ）、補償期間（Ｂ）および書込期間（Ｃ）の３つの期間に分けられる。また、画素回路１１０の動作としては、上記３つの期間に、さらに発光期間（Ｄ）が加わる。
各水平走査期間（Ｈ）において初期化期間（Ａ）では、制御信号／ＧiniがＬレベルとなり、制御信号／ＧrefがＨレベルとなり、制御信号ＧcpがＬレベルとなる。また、補償期間（Ｂ）では、制御信号／ＧiniがＨレベルとなり、制御信号／ＧrefがＨレベルを維持し、制御信号ＧcpがＬレベルを維持する。書込期間（Ｃ）では、制御信号／ＧiniがＨレベルを維持し、制御信号／ＧrefがＬレベルとなり、制御信号ＧcpがＨレベルとなる。
なお、ｉ行目における画素回路１１０の発光期間（Ｄ）とは、制御信号／Ｇel(i)がＬレベルとなる期間をいう。
各水平走査期間（Ｈ）において初期化期間（Ａ）では、制御信号／ＧiniがＬレベルとなり、制御信号／ＧrefがＨレベルとなり、制御信号ＧcpがＬレベルとなる。また、補償期間（Ｂ）では、制御信号／ＧiniがＨレベルとなり、制御信号／ＧrefがＨレベルを維持し、制御信号ＧcpがＬレベルを維持する。書込期間（Ｃ）では、制御信号／ＧiniがＨレベルを維持し、制御信号／ＧrefがＬレベルとなり、制御信号ＧcpがＨレベルとなる。
なお、ｉ行目における画素回路１１０の発光期間（Ｄ）とは、制御信号／Ｇel(i)がＬレベルとなる期間をいう。
【0035】
ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）では、走査信号／Ｇwr(i)がＬレベルになるので、ｉ行目の画素回路１１０におけるトランジスター１２２がオンする。また、当該水平走査期間（Ｈ）では、制御信号／ＧelがＨレベルとなるので、当該画素回路１１０におけるトランジスター１２４がオフする。
【0036】
当該水平走査期間（Ｈ）の初期化期間（Ａ）では、制御信号／ＧiniがＬレベルとなることによってトランジスター５６がオンするので、図６に示されるようにデータ線１４ｂ、トランジスター１２１のゲートノードｇ、容量素子１３２の一端および容量素子７５の他端は、電圧Ｖiniに初期化される。初期化期間（Ａ）では、制御信号／Ｇcmp(i)のＨレベルによってトランジスター１２３および１２５がオフする。初期化期間（Ａ）では、制御信号ＧrefのＬレベルによってトランジスター７３がオンするので、図６に示されるように容量素子７５の一端は電圧Ｖrefに初期化される。
【0037】
次に、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）のうち、補償期間（Ｂ）では、走査信号／Ｇwr(i)がＬレベルとなっている状態で制御信号／Ｇcmp(i)がＬレベルになる。このため、ｉ行（３ｊ－２）列における画素回路１１０では、図７に示されるように、トランジスター１２１がオンしている状態でトランジスター１２３がオンする。したがって、トランジスター１２１は、ゲートノードおよびドレインノードが接続された状態、すなわち、ダイオード接続状態となるので、当該トランジスター１２１においてゲートノード・ソースノード間の電圧が当該トランジスター１２１のしきい値電圧に収束する。ここで、しきい値電圧を便宜的にＶthと表記すると、トランジスター１２１のゲートノードｇは、しきい値電圧Ｖthに対応した電圧（Ｖel－Ｖth）に収束する。
【0038】
なお、補償期間（Ｂ）では、トランジスター１２１のゲートノードおよびドレインノードがデータ線１４ｂに接続されるので、データ線１４ｂの電圧についても電圧（Ｖel－Ｖth）となる。補償期間（Ｂ）では、制御信号ＧrefがＨレベルであり、トランジスター７３がオンしているので、容量素子７５にあっては、一端が電圧Ｖrefとなり、他端が電圧（Ｖel－Ｖth）となる。
【0039】
また、補償期間（Ｂ）では、制御信号／Ｇcmp(i)のＬレベルにより、トランジスター１２５がオンするので、ＯＬＥＤ１３０のアノード（画素電極）は、電圧Ｖorstにリセットされる。
【0040】
制御信号Ｓel(1)～Ｓel(q)は、初期化期間（Ａ）および補償期間（Ｂ）において順次排他的にＨレベルとなる。なお、図５、図６および図７では省略されているが、制御信号／Ｓel(1)～／Ｓel(q)は、初期化期間（Ａ）および補償期間（Ｂ）において、制御信号Ｓel(1)～Ｓel(q)に同期して、順次排他的にＬレベルとなる。
一方、データ信号出力回路３０は、制御信号Ｓel(1)～Ｓel(q)のうち、例えば制御信号Ｓel(j)がＨレベルとなったときに、ｉ行目の走査線１２とｊ番目のグループに属するデータ線１４ｂとの交差に対応する３画素の第１データ信号Ｖd(1)～Ｖd(3)を出力する。より詳細には、データ信号出力回路３０は、制御信号Ｓel(j)がＨレベルとなる期間において、ｉ行（３ｊ－２）列の画素に対応する第１データ信号Ｖd(1)を出力し、ｉ行（３ｊ－１）列の画素に対応する第１データ信号Ｖd(2)を出力し、ｉ行（３ｊ）列の画素に対応する第１データ信号Ｖd(3)を出力する。
具体例としては、ｊが「２」であれば、データ信号出力回路３０は、制御信号Ｓel(2)がＨレベルとなる期間において、ｉ行４列の画素に対応する第１データ信号Ｖd(1)を出力し、ｉ行５列の画素に対応する第１データ信号Ｖd(2)を出力し、ｉ行６列の画素に対応する第１データ信号Ｖd(3)を出力する。
一方、データ信号出力回路３０は、制御信号Ｓel(1)～Ｓel(q)のうち、例えば制御信号Ｓel(j)がＨレベルとなったときに、ｉ行目の走査線１２とｊ番目のグループに属するデータ線１４ｂとの交差に対応する３画素の第１データ信号Ｖd(1)～Ｖd(3)を出力する。より詳細には、データ信号出力回路３０は、制御信号Ｓel(j)がＨレベルとなる期間において、ｉ行（３ｊ－２）列の画素に対応する第１データ信号Ｖd(1)を出力し、ｉ行（３ｊ－１）列の画素に対応する第１データ信号Ｖd(2)を出力し、ｉ行（３ｊ）列の画素に対応する第１データ信号Ｖd(3)を出力する。
具体例としては、ｊが「２」であれば、データ信号出力回路３０は、制御信号Ｓel(2)がＨレベルとなる期間において、ｉ行４列の画素に対応する第１データ信号Ｖd(1)を出力し、ｉ行５列の画素に対応する第１データ信号Ｖd(2)を出力し、ｉ行６列の画素に対応する第１データ信号Ｖd(3)を出力する。
【0041】
このように、制御信号Ｓel(1)～Ｓel(q)が順次排他的にＨレベルになると、１列目から（３ｑ）列目までに対応する容量素子４１に、それぞれ画素に対応する第１データ信号の電圧が保持される。
なお、図６は、画素回路１１０が属するｊ番目のグループに対応する制御信号Ｓel(j)が初期化期間（Ａ）においてＨレベルとなって、第１データ信号Ｖd(1)の電圧が容量素子４１に保持される状態を示している。
また、図７は、ｊ番目のグループに対応する制御信号Ｓel(j)が補償期間（Ｂ）においてＨレベルとなって、第１データ信号Ｖd(1)の電圧が容量素子４１に保持される状態を示している。
なお、図６は、画素回路１１０が属するｊ番目のグループに対応する制御信号Ｓel(j)が初期化期間（Ａ）においてＨレベルとなって、第１データ信号Ｖd(1)の電圧が容量素子４１に保持される状態を示している。
また、図７は、ｊ番目のグループに対応する制御信号Ｓel(j)が補償期間（Ｂ）においてＨレベルとなって、第１データ信号Ｖd(1)の電圧が容量素子４１に保持される状態を示している。
【0042】
次に、ｉ行目の走査線１１２が選択される水平走査期間（Ｈ）のうち、書込期間（Ｃ）では、走査信号／Ｇwr(i)がＬレベルとなっている状態で制御信号／Ｇcmp(i)がＨレベルになる。このため、ｉ行（３ｊ－２）列における画素回路１１０では、トランジスター１２３および１２５はオフする。
また、書込期間（Ｃ）では、図８に示されるように、制御信号ＧrefがＬレベルとなるので、トランジスター７３がオフし、制御信号ＧcpがＨレベル（制御信号／ＧcpがＬレベル）となるので、トランスミッションゲート７２がオンする。このため、容量素子７５の一端は、電圧Ｖrefから容量素子４１に保持された電圧に変化する。当該電圧変化は、容量素子７５を介して、データ線１４ｂおよびゲートノードｇに伝達する。
ここで、容量素子７５の容量をＣrf1とし、データ線１４ｂに寄生する容量Ｃdtとすると、画素回路１１０におけるゲートノードｇは、容量素子７５の一端における電圧変化分に、容量Ｃrf1およびＣdtの和に対する容量Ｃrf1の比を乗じた分だけ、電圧（Ｖel－Ｖth）から変化し、当該変化後のゲートノードｇの電圧が容量素子１３２に保持される。
なお、上記比は、容量素子１３２の容量も考慮すべきであるが、容量素子１３２の容量は、容量Ｃrf1およびＣdtと比較して十分に小さければ無視することができる。
また、書込期間（Ｃ）では、図８に示されるように、制御信号ＧrefがＬレベルとなるので、トランジスター７３がオフし、制御信号ＧcpがＨレベル（制御信号／ＧcpがＬレベル）となるので、トランスミッションゲート７２がオンする。このため、容量素子７５の一端は、電圧Ｖrefから容量素子４１に保持された電圧に変化する。当該電圧変化は、容量素子７５を介して、データ線１４ｂおよびゲートノードｇに伝達する。
ここで、容量素子７５の容量をＣrf1とし、データ線１４ｂに寄生する容量Ｃdtとすると、画素回路１１０におけるゲートノードｇは、容量素子７５の一端における電圧変化分に、容量Ｃrf1およびＣdtの和に対する容量Ｃrf1の比を乗じた分だけ、電圧（Ｖel－Ｖth）から変化し、当該変化後のゲートノードｇの電圧が容量素子１３２に保持される。
なお、上記比は、容量素子１３２の容量も考慮すべきであるが、容量素子１３２の容量は、容量Ｃrf1およびＣdtと比較して十分に小さければ無視することができる。
【0043】
書込期間（Ｃ）の終了後、発光期間（Ｄ）となる。すなわちｉ行目の走査線１２の選択終了後、発光期間（Ｄ）に至ると、制御信号／Ｇel(i)がＬレベルに反転するので、トランジスター１２４がオンする。このため、ＯＬＥＤ１３０には、容量素子１３２によって保持された電圧Ｖgsに応じた電流が流れて、当該ＯＬＥＤ１３０が、当該電流に応じた輝度で発光する。
なお、図５は、ｉ行目の走査線１２の選択終了後、発光期間（Ｄ）が連続した例であるが、制御信号／Ｇel(i)がＬレベルとなる期間を間欠的にしてもよいし、輝度調整に応じて調整してもよい。また、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、補償期間（Ｂ）におけるＬレベルより上昇させてもよい。すなわち、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、ＨレベルとＬレベルとの間のレベルを用いてもよい。
なお、図５は、ｉ行目の走査線１２の選択終了後、発光期間（Ｄ）が連続した例であるが、制御信号／Ｇel(i)がＬレベルとなる期間を間欠的にしてもよいし、輝度調整に応じて調整してもよい。また、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、補償期間（Ｂ）におけるＬレベルより上昇させてもよい。すなわち、発光期間（Ｄ）における制御信号／Ｇel(i)のレベルについては、ＨレベルとＬレベルとの間のレベルを用いてもよい。
【0044】
着目した画素回路１１０において、書込期間（Ｃ）および発光期間（Ｄ）におけるゲート・ソース間の電圧Ｖgsは、上述したように、補償期間（Ｂ）におけるしきい値電圧Ｖthから、当該画素回路１１０の階調レベルに応じて変化させた電圧である。同様な動作が他の画素回路１１０でも実行されるので、第１実施形態では、ｍ行（３ｑ）列のすべての画素回路１１０にわたってトランジスター１２１のしきい値電圧が補償された状態で、ＯＬＥＤ１３０に階調レベルに応じた電流が流れる。したがって、第１実施形態では、輝度のばらつきが小さくなる結果、高品位な表示が可能となる。
【0045】
【0046】
表示装置１０における電気的な構成は以上の通りである。次に、表示装置１０において、複数の端子１８０のうちの特定の端子から各要素までの配線、特に電源配線に留意すべき点について説明する。
【0047】
図１０は、第１実施形態に係る表示装置１０における各要素と電源配線の位置を示す平面図である。
なお、表示装置１０は、ウェハー状の半導体基板からダイシングされるので、矩形形状である。このため、矩形形状の表示装置１０のうち、同図に示されるように便宜的に、上辺を符号Ｕとし、下辺を符号Ｄとし、左辺を符号Ｌとし、右辺を符号Ｒとする。
上辺Ｕと表示領域１００との間には、補助回路７０が設けられる。また、左辺Ｌと表示領域１００との間には、破線で示されるように走査線駆動回路１２０が設けられる。下辺Ｄと表示領域１００との間には、下辺Ｄから順に複数の端子１８０、インターフェイス１５、データ信号出力回路３０、スイッチ群４０および初期化回路５０が設けられる。
なお、複数の端子１８０は、下辺Ｄに沿って、詳細には図において横方向に沿って設けられる。
なお、表示装置１０は、ウェハー状の半導体基板からダイシングされるので、矩形形状である。このため、矩形形状の表示装置１０のうち、同図に示されるように便宜的に、上辺を符号Ｕとし、下辺を符号Ｄとし、左辺を符号Ｌとし、右辺を符号Ｒとする。
上辺Ｕと表示領域１００との間には、補助回路７０が設けられる。また、左辺Ｌと表示領域１００との間には、破線で示されるように走査線駆動回路１２０が設けられる。下辺Ｄと表示領域１００との間には、下辺Ｄから順に複数の端子１８０、インターフェイス１５、データ信号出力回路３０、スイッチ群４０および初期化回路５０が設けられる。
なお、複数の端子１８０は、下辺Ｄに沿って、詳細には図において横方向に沿って設けられる。
【0048】
スイッチ群４０における容量素子４１およびトランスミッションゲート４５は、データ転送線１４ａに対応して設けられるので、図において、スイッチ群４０の横方向の長さは、表示領域１００の長さとほぼ同じである。同様に初期化回路５０におけるトランジスター５６は、データ線１４ｂに対応して設けられるので、図において、初期化回路５００の横方向の長さは、表示領域１００の長さとほぼ同じである。
一方、データ信号出力回路３０は、データ転送線１４ａと非対応であるので、図において左に寄って配置する。データ信号出力回路３０が左に寄って配置すると、当該データ信号出力回路３０の右には空きスペースが生じる。第１実施形態では、この空きスペースに制御回路２０が設けられる。なお、インターフェイス１５は、複数の端子１８０とデータ信号出力回路３０との間であって、制御回路２０の近傍に設けられる。
一方、データ信号出力回路３０は、データ転送線１４ａと非対応であるので、図において左に寄って配置する。データ信号出力回路３０が左に寄って配置すると、当該データ信号出力回路３０の右には空きスペースが生じる。第１実施形態では、この空きスペースに制御回路２０が設けられる。なお、インターフェイス１５は、複数の端子１８０とデータ信号出力回路３０との間であって、制御回路２０の近傍に設けられる。
【0049】
図２および図３では、説明の便宜のために、データ線１４ｂの総数を「３ｑ」とし、
グループ数をｑとし、パラレル変換の相数を「３」として説明した。ここで、より具体的とするために、例えばデータ線１４ｂの総数を「５７６０」（＝１９２０×３）とし、グループ数を「２４」とし、パラレル変換の相数を「２４０」とした場合を想定して説明する。
データ信号出力回路３０は、シフトレジスタ３１、ラッチ回路３２、Ｄ／Ａ変換回路群３３およびアンプ群３４を含む。このうち、Ｄ／Ａ変換回路群３３におけるＤ／Ａ変換器およびアンプ群３４における増幅器は、パラレル変換された相に対応して設けられるので、Ｄ／Ａ変換器の個数および増幅器の個数も「２４０」となる。データ信号出力回路３０におけるＤ／Ａ変換器および増幅器は、それぞれ横方向に沿って配置し、この配置に合わせてシフトレジスタ３１の単位回路およびラッチ回路３２の単位回路についても横方向に沿って設けられる。
グループ数をｑとし、パラレル変換の相数を「３」として説明した。ここで、より具体的とするために、例えばデータ線１４ｂの総数を「５７６０」（＝１９２０×３）とし、グループ数を「２４」とし、パラレル変換の相数を「２４０」とした場合を想定して説明する。
データ信号出力回路３０は、シフトレジスタ３１、ラッチ回路３２、Ｄ／Ａ変換回路群３３およびアンプ群３４を含む。このうち、Ｄ／Ａ変換回路群３３におけるＤ／Ａ変換器およびアンプ群３４における増幅器は、パラレル変換された相に対応して設けられるので、Ｄ／Ａ変換器の個数および増幅器の個数も「２４０」となる。データ信号出力回路３０におけるＤ／Ａ変換器および増幅器は、それぞれ横方向に沿って配置し、この配置に合わせてシフトレジスタ３１の単位回路およびラッチ回路３２の単位回路についても横方向に沿って設けられる。
【0050】
すなわち、パラレル変換の相数を「２４０」とした場合、シフトレジスタ３１の単位回路、ラッチ回路３２の単位回路、増幅器、Ｄ／Ａ変換器の組数も「２４０」となり、これらの回路の「２４０」組が横方向に沿って並んで配列する。
なお、シフトレジスタ３１の単位回路とは、画像信号Ｖdatを順次転送するために縦続接続される回路をいい、ラッチ回路３２の単位回路とは、シフトレジスタ３１によって転送された画像信号Ｖdatの１画素分を記憶するための回路をいう。
なお、シフトレジスタ３１の単位回路とは、画像信号Ｖdatを順次転送するために縦続接続される回路をいい、ラッチ回路３２の単位回路とは、シフトレジスタ３１によって転送された画像信号Ｖdatの１画素分を記憶するための回路をいう。
【0051】
図において横方向に延在するデータ信号出力回路３０への電源を、左または右の一方に供給する構成にすると、左または右の他方において電圧降下が発生する。このため、第１実施形態では、データ信号出力回路３０への電源が左右両端に供給される構成となっている。具体的には、データ信号出力回路３０への電源が、１つの特定の端子１８０ａから直線状に延在する配線Ｌnaと、別の１つ端子１８０ｂから直線状に延在する配線Ｌnbと、を介して供給される構成となっている。
より詳細には、配線Ｌnaは、図において実線で示されるように右方向に例えば４つに分岐し、当該４つに分岐した配線が、シフトレジスタ３１、ラッチ回路３２、Ｄ／Ａ変換回路群３３およびアンプ群３４の領域毎に沿って右方向に沿って延在する。同様に配線Ｌnbは、左方向に例えば４つに分岐し、当該４つに分岐した配線が、シフトレジスタ３１、ラッチ回路３２、Ｄ／Ａ変換回路群３３およびアンプ群３４の領域毎に沿って右方向に沿って延在し、配線Ｌnaから分岐した配線とそれぞれ接続される。
複数の端子１８０の配列方向と、データ信号出力回路３０の左右方向とが揃っている。具体的には、複数の端子１８０は下辺Ｄに沿って配列し、データ信号出力回路３０の長手方向である左右方向も下辺Ｄに揃っている。このため、端子１８０ａからデータ信号出力回路３０の左端までの直線状に延在する配線Ｌnaの長さと、端子１８０ｂからデータ信号出力回路３０の右端までの配線Ｌnbの長さとは、ほぼ同じとなる。
したがって、線幅が同じであれば、配線Ｌnaの抵抗と配線Ｌnbの抵抗とについてもほぼ同じとなる。なお、配線の長さとは、端子１８０からデータ信号出力回路３０までの距離のうち、ＦＰＣ基板１９４との接続部分を除いた部分の距離をいい、線幅とは延在方向と直交する方向の距離をいう。
より詳細には、配線Ｌnaは、図において実線で示されるように右方向に例えば４つに分岐し、当該４つに分岐した配線が、シフトレジスタ３１、ラッチ回路３２、Ｄ／Ａ変換回路群３３およびアンプ群３４の領域毎に沿って右方向に沿って延在する。同様に配線Ｌnbは、左方向に例えば４つに分岐し、当該４つに分岐した配線が、シフトレジスタ３１、ラッチ回路３２、Ｄ／Ａ変換回路群３３およびアンプ群３４の領域毎に沿って右方向に沿って延在し、配線Ｌnaから分岐した配線とそれぞれ接続される。
複数の端子１８０の配列方向と、データ信号出力回路３０の左右方向とが揃っている。具体的には、複数の端子１８０は下辺Ｄに沿って配列し、データ信号出力回路３０の長手方向である左右方向も下辺Ｄに揃っている。このため、端子１８０ａからデータ信号出力回路３０の左端までの直線状に延在する配線Ｌnaの長さと、端子１８０ｂからデータ信号出力回路３０の右端までの配線Ｌnbの長さとは、ほぼ同じとなる。
したがって、線幅が同じであれば、配線Ｌnaの抵抗と配線Ｌnbの抵抗とについてもほぼ同じとなる。なお、配線の長さとは、端子１８０からデータ信号出力回路３０までの距離のうち、ＦＰＣ基板１９４との接続部分を除いた部分の距離をいい、線幅とは延在方向と直交する方向の距離をいう。
【0052】
制御回路２０への電源についても左右両端から供給される構成となっている。具体的には、制御回路２０への電源が、１つの端子１８０ｃから直線状に延在する配線Ｌncと、別の１つの端子１８０ｄから直線状に延在する配線Ｌndと、を介して供給される構成となっている。
配線Ｌncの長さと配線Ｌndの長さとはほぼ同じであるので、線幅が同じであれば、配線Ｌncの抵抗と配線Ｌndの抵抗とはほぼ同じとなる。
配線Ｌncの長さと配線Ｌndの長さとはほぼ同じであるので、線幅が同じであれば、配線Ｌncの抵抗と配線Ｌndの抵抗とはほぼ同じとなる。
【0053】
同様に、インターフェイス１５への電源についても左右両端から供給される構成となっている。具体的には、インターフェイス１５への電源が、１つの端子１８０ｅから直線状に延在する配線Ｌneと、別の１つの端子１８０ｆから直線状に延在する配線Ｌnfと、を介して供給される構成となっている。
配線Ｌneの長さと配線Ｌnfの長さとはほぼ同じであるので、線幅が同じであれば、配線Ｌneの抵抗と配線Ｌnfの抵抗とはほぼ同じとなる。
配線Ｌneの長さと配線Ｌnfの長さとはほぼ同じであるので、線幅が同じであれば、配線Ｌneの抵抗と配線Ｌnfの抵抗とはほぼ同じとなる。
【0054】
第１実施形態では、表示領域１００の四隅にそれぞれ内蔵電源が設けられる。詳細には、図において表示領域１００の左上端には内蔵電源ＰULが、右上端には内蔵電源ＰURが、左下端には内蔵電源ＰDLが、右下端には内蔵電源ＰDRが、それぞれ設けられる。このうち、内蔵電源ＰULは、補助回路７０の左端に電圧Ｖrefを供給し、内蔵電源ＰURは、補助回路７０の右端に電圧Ｖrefを供給する。このため、補助回路７０には左右両端から電圧Ｖrefが供給される。
内蔵電源ＰDLは、初期化回路５０の左端に電圧Ｖiniを供給し、内蔵電源ＰDRは、初期化回路５０に電圧Ｖiniを右端に供給する。このため、初期化回路５０には左右両端から電圧Ｖiniが供給される。
内蔵電源ＰDLは、初期化回路５０の左端に電圧Ｖiniを供給し、内蔵電源ＰDRは、初期化回路５０に電圧Ｖiniを右端に供給する。このため、初期化回路５０には左右両端から電圧Ｖiniが供給される。
【0055】
内蔵電源ＰDLは、複数の端子１８０のうちの端子１８０ｇから直線状に延在する配線Ｌngを介して供給される電圧を、源として電圧Ｖiniを生成する。内蔵電源ＰDRは、複数の端子１８０のうちの端子１８０ｈから直線状に延在する配線Ｌnhを介して供給される電圧を、源として電圧Ｖiniを生成する。
内蔵電源ＰDL、ＰDRの役割は、電圧Ｖiniを左右両端から供給して、左右の一方から供給する構成と比較して、他方での電圧降下を抑えることである。このため、内蔵電源ＰDL、ＰDRのどちらか一方を主とし、他方を従として、主とする一方から電圧Ｖiniを供給し、従とする他方からは電圧降下分による不足分を補う電圧を供給する構成としてもよい。なお、内蔵電源ＰDL、ＰDRのどちらか一方を主とし、他方を従とするかについては、例えば制御回路２０により決定され、また従とする方の制御については、例えば制御回路２０におけるレジスタの記憶値を書き換えることで設定される。また、主とする内蔵電源には安定化（平滑化）用の容量素子が設けられる。
内蔵電源ＰDL、ＰDRの役割は、電圧Ｖiniを左右両端から供給して、左右の一方から供給する構成と比較して、他方での電圧降下を抑えることである。このため、内蔵電源ＰDL、ＰDRのどちらか一方を主とし、他方を従として、主とする一方から電圧Ｖiniを供給し、従とする他方からは電圧降下分による不足分を補う電圧を供給する構成としてもよい。なお、内蔵電源ＰDL、ＰDRのどちらか一方を主とし、他方を従とするかについては、例えば制御回路２０により決定され、また従とする方の制御については、例えば制御回路２０におけるレジスタの記憶値を書き換えることで設定される。また、主とする内蔵電源には安定化（平滑化）用の容量素子が設けられる。
【0056】
内蔵電源ＰUL、ＰURへの配線は特に図示していないが、端子１８０を介して供給される電圧を、電源として電圧Ｖrefを生成する。なお、内蔵電源ＰUL、ＰURが、例えば配線Ｌng、Ｌnhを延長した配線を介して供給される電圧を、電源として電圧Ｖrefを生成してもよい。
なお、内蔵電源ＰUL、ＰURの役割は、電圧Ｖrefを左右両端から供給して、左右の一方から供給する構成と比較して、他方での電圧降下を抑えることである。このため、内蔵電源ＰUL、ＰURについてもどちらか一方を主とし、他方を従として、主とする一方から電圧Ｖrefを供給し、従とする他方からは電圧降下分による不足分を補う電圧を供給する構成としてもよい。なお、内蔵電源ＰUL、ＰURのどちらか一方を主とし、他方を従とするかについては、例えば制御回路２０により決定され、また従とする方の制御については、例えば制御回路２０におけるレジスタの記憶値を書き換えることで設定される。
なお、内蔵電源ＰUL、ＰURの役割は、電圧Ｖrefを左右両端から供給して、左右の一方から供給する構成と比較して、他方での電圧降下を抑えることである。このため、内蔵電源ＰUL、ＰURについてもどちらか一方を主とし、他方を従として、主とする一方から電圧Ｖrefを供給し、従とする他方からは電圧降下分による不足分を補う電圧を供給する構成としてもよい。なお、内蔵電源ＰUL、ＰURのどちらか一方を主とし、他方を従とするかについては、例えば制御回路２０により決定され、また従とする方の制御については、例えば制御回路２０におけるレジスタの記憶値を書き換えることで設定される。
【0057】
図１４は、第１実施形態における電源配線の効果を説明するための第１比較例を示す図である。
第１比較例では、インターフェイス１５が制御回路２０の近くに位置するので、データ信号出力回路３０の右端への配線Ｌnbにあっては、当該インターフェイス１５を避けるために、端子１８０ｂから長さが、配線Ｌnaよりも長くなり、抵抗も大きくなる。同様に、制御回路２０の左端への配線Ｌncにあっては、インターフェイス１５を避けるために端子１８０ｃからの長さが、配線Ｌndよりも長くなり、抵抗も大きくなる。
データ信号出力回路３０では、配線Ｌnbの抵抗が配線Ｌnaの抵抗よりも大きくなると、電源電圧が図において横方向に沿ってみたときに不均一となる。データ信号出力回路３０において、電源電圧が不均一になると、アナログ系では、Ｄ／Ａ変換器の出力や増幅器の出力に差が生じて、表示むらを招き、デジタル系では、シフトレジスタ３１で転送ミスが発生し、ラッチ回路３２でラッチの誤動作が発生する。
制御回路２０において、左端および右端で比較したときに電源電圧が不均一であると、ルックアップテーブル（ＲＡＭ）やレジスタなどに影響を与えて、誤動作を発生させる。
さらに、インターフェイス１５は、制御回路２０やデータ信号出力回路３０と比較して消費電力が大きいので、他の回路や当該回路への電源配線と干渉する位置に設けられると動作不良の原因となり得る。
第１比較例では、インターフェイス１５が制御回路２０の近くに位置するので、データ信号出力回路３０の右端への配線Ｌnbにあっては、当該インターフェイス１５を避けるために、端子１８０ｂから長さが、配線Ｌnaよりも長くなり、抵抗も大きくなる。同様に、制御回路２０の左端への配線Ｌncにあっては、インターフェイス１５を避けるために端子１８０ｃからの長さが、配線Ｌndよりも長くなり、抵抗も大きくなる。
データ信号出力回路３０では、配線Ｌnbの抵抗が配線Ｌnaの抵抗よりも大きくなると、電源電圧が図において横方向に沿ってみたときに不均一となる。データ信号出力回路３０において、電源電圧が不均一になると、アナログ系では、Ｄ／Ａ変換器の出力や増幅器の出力に差が生じて、表示むらを招き、デジタル系では、シフトレジスタ３１で転送ミスが発生し、ラッチ回路３２でラッチの誤動作が発生する。
制御回路２０において、左端および右端で比較したときに電源電圧が不均一であると、ルックアップテーブル（ＲＡＭ）やレジスタなどに影響を与えて、誤動作を発生させる。
さらに、インターフェイス１５は、制御回路２０やデータ信号出力回路３０と比較して消費電力が大きいので、他の回路や当該回路への電源配線と干渉する位置に設けられると動作不良の原因となり得る。
【0058】
これに対して、図１０に示される第１実施形態において、データ信号出力回路３０では、配線Ｌnaの長さと配線Ｌnbの長さとがほぼ同じであり、配線Ｌnaの抵抗と配線Ｌnbの抵抗とについてもほぼ同じであるので、電源電圧が左右で均一化される。このため、アナログ系では、Ｄ／Ａ変換器や増幅器の出力に差が小さくなるので、表示むらが抑えられる。また、デジタル系では、転送ミスやラッチの誤動作が抑えられる。
また、制御回路２０では、配線Ｌncの長さと配線Ｌndの長さとがほぼ同じであり、配線Ｌncの抵抗と配線Ｌndの抵抗とについてもほぼ同じあるので、電源電圧が左右で均一化される。このため、制御回路２０での誤動作が抑えられる。
さらに、インターフェイス１５が、データ信号出力回路３０と複数の端子１８０との間に設けられ、かつ、他の回路の電源配線である配線Ｌnb、Ｌncとは干渉しない位置に設けられるので、動作不良の発生が抑えられる。
また、制御回路２０では、配線Ｌncの長さと配線Ｌndの長さとがほぼ同じであり、配線Ｌncの抵抗と配線Ｌndの抵抗とについてもほぼ同じあるので、電源電圧が左右で均一化される。このため、制御回路２０での誤動作が抑えられる。
さらに、インターフェイス１５が、データ信号出力回路３０と複数の端子１８０との間に設けられ、かつ、他の回路の電源配線である配線Ｌnb、Ｌncとは干渉しない位置に設けられるので、動作不良の発生が抑えられる。
【0059】
ここで、第１実施形態における表示装置１０における論理信号のＨレベルおよびＬレベルの差が１．８Ｖであって、インターフェイス１５、制御回路２０またはデータ信号出力回路においてピーク時に約２００ｍＡ程度流れる構成を想定する場合、電源電圧の差が０．４Ｖ以内にあれば、論理回路の誤動作を抑えることができる。逆にいえば、配線Ｌna、Ｌnb、Ｌnc、Ｌnd、Ｌne、Ｌnfの抵抗がいずれも２Ω以下であれば、電源電圧の差を０．４Ｖ以内にすることができる。
【0060】
次に、第２実施形態に係る表示装置１０について説明する。
【0061】
図１１は、第２実施形態に係る表示装置１０における各要素と電源配線の位置を示す平面図である。
図１０の説明では、データ線１４ｂの総数を「５７６０」とし、パラレル変換の相数を「２４０」とした場合を想定したが、第２実施形態では、表示領域１００のサイズを維持し、かつ、グループ数を「２４」に維持した状態で、データ線１４ｂの総数を１／３の「１９２０」に減数した場合を想定する。この場合、パラレル変換の相数は「８０」となるので、図１１において、データ信号出力回路３０における横方向のサイズは、図１０と比較して短縮化される。
図１０の説明では、データ線１４ｂの総数を「５７６０」とし、パラレル変換の相数を「２４０」とした場合を想定したが、第２実施形態では、表示領域１００のサイズを維持し、かつ、グループ数を「２４」に維持した状態で、データ線１４ｂの総数を１／３の「１９２０」に減数した場合を想定する。この場合、パラレル変換の相数は「８０」となるので、図１１において、データ信号出力回路３０における横方向のサイズは、図１０と比較して短縮化される。
【0062】
また、データ線１４ｂの総数を１／３に減数したので、上位装置から供給される単位時間あたりのデータ量も１／３に減少する。このため、インターフェイス１５も、図１０と比較して小型化される。このため、インターフェイス１５は、制御回路２０と複数の端子１８０との間において、制御回路２０における横方向のサイズ内に収まるように位置させることができる。
【0063】
図１５は、第２実施形態における電源配線の効果を説明するための第２比較例を示す図である。
データ信号出力回路３０における横方向のサイズが短縮化されるので、制御回路２０とデータ信号出力回路３０との間には空きスペースが生じる。第２比較例は、この空きスペースに、内蔵電源ＰDRを配置させた例である。
ただし、この例では、内蔵電源ＰDRから出力される電圧が、図において太線の矢印で示されるように、制御回路２０の左辺および上辺に沿った配線を介して初期化回路５０に供給されるので、配線の影響を受けやすくなる。また、この例では、データ信号出力回路３０の左に余裕がないので、内蔵電源ＰDLを設けることができず、初期化回路５０には、右端への供給のみとなり、左端では、電圧降下の影響を受けることになる。
なお、１つの端子１８０から内蔵電源ＰDRまでの配線は省略されている。
データ信号出力回路３０における横方向のサイズが短縮化されるので、制御回路２０とデータ信号出力回路３０との間には空きスペースが生じる。第２比較例は、この空きスペースに、内蔵電源ＰDRを配置させた例である。
ただし、この例では、内蔵電源ＰDRから出力される電圧が、図において太線の矢印で示されるように、制御回路２０の左辺および上辺に沿った配線を介して初期化回路５０に供給されるので、配線の影響を受けやすくなる。また、この例では、データ信号出力回路３０の左に余裕がないので、内蔵電源ＰDLを設けることができず、初期化回路５０には、右端への供給のみとなり、左端では、電圧降下の影響を受けることになる。
なお、１つの端子１８０から内蔵電源ＰDRまでの配線は省略されている。
【0064】
これに対して、図１１に示される第２実施形態では、制御回路２０およびデータ信号出力回路３０を中央に寄せて、データ信号出力回路３０の左および制御回路２０の右にそれぞれ空きスペースを作り、データ信号出力回路３０の左における空きスペースに内蔵電源ＰDLを設け、制御回路２０の右における空きスペースに内蔵電源ＰDRを設ける構成とした。
【0065】
第２実施形態に係る表示装置１０によれば、内蔵電源ＰDL、ＰDRによって、初期化回路５０に電圧Ｖiniが左右両端から供給されるので、電圧降下による表示品位の低下が抑えられる。
【0066】
＜変形例、応用例等＞
前述した実施形態では、次のような応用または変形が可能である。
前述した実施形態では、次のような応用または変形が可能である。
【0067】
図２および図３の例では、相数に等しい３本のデータ線１４ｂがグループ毎に順番に選択されて、データ信号出力回路３０から出力される第１データ信号Ｖd(1)～Ｖd(3)が、選択された列のトランスミッションゲート４５によってサンプリングされ、容量素子４１に保持される構成である。
データ信号出力回路３０からトランスミッションゲート４５の入力端までの経路長は、グループ毎に異なるので、同電圧がデータ信号出力回路３０から出力されても、容量素子４１に保持される電圧が異なって、表示に影響を与えてしまう場合がある。
そこで、制御回路２０は、選択するグループ毎に補正値を出力し、すなわち、制御信号Ｓel(1)～Ｓel(q)のうち、Ｈレベルとする制御信号Ｓelの番号「ｊ」に応じて補正値を出力し、データ信号出力回路３０が当該補正値に応じて第１データ信号Ｖd(1)～Ｖd(3)を補正する構成としてもよい。
データ信号出力回路３０からトランスミッションゲート４５の入力端までの経路長は、グループ毎に異なるので、同電圧がデータ信号出力回路３０から出力されても、容量素子４１に保持される電圧が異なって、表示に影響を与えてしまう場合がある。
そこで、制御回路２０は、選択するグループ毎に補正値を出力し、すなわち、制御信号Ｓel(1)～Ｓel(q)のうち、Ｈレベルとする制御信号Ｓelの番号「ｊ」に応じて補正値を出力し、データ信号出力回路３０が当該補正値に応じて第１データ信号Ｖd(1)～Ｖd(3)を補正する構成としてもよい。
【0068】
電源配線は、実際には、高位配線と低位配線とがある。このうち、低位配線は、例えば接地電位で共通化してもよい。
実施形態では、シリアル－パラレル変換によって３相、８０相または２４０相に変換する例を示したが、当該相数は２以上であればよい。
表示装置１０では、画素回路１１０におけるトランジスター１２１のしきい値を補償する構成としたが、補償しない構成、具体的にはトランジスター１２３を省略した構成としてもよい。
また、実施形態では、表示素子の一例としてＯＬＥＤ１３０を例示して説明したが、他の表示素子を用いてもよい。例えば表示素子として液晶素子を用いてもよい。液晶素子についても、シリコン基板などの半導体基板に形成される場合がある。この場合においても、シリアル－パラレル変換したデータ信号を、容量素子を介して液晶素子に印加する構成となる。
トランジスター５６、７３、１２１～１２５のチャネルは、実施形態に限定されない。また、これらのトランジスター５６、７３、１２１～１２５は、適宜トランスミッションゲートに置き換えてもよい。その逆にトランスミッションゲート４５、７２については、片チャネルのトランジスターに置き換えてもよい。
実施形態では、シリアル－パラレル変換によって３相、８０相または２４０相に変換する例を示したが、当該相数は２以上であればよい。
表示装置１０では、画素回路１１０におけるトランジスター１２１のしきい値を補償する構成としたが、補償しない構成、具体的にはトランジスター１２３を省略した構成としてもよい。
また、実施形態では、表示素子の一例としてＯＬＥＤ１３０を例示して説明したが、他の表示素子を用いてもよい。例えば表示素子として液晶素子を用いてもよい。液晶素子についても、シリコン基板などの半導体基板に形成される場合がある。この場合においても、シリアル－パラレル変換したデータ信号を、容量素子を介して液晶素子に印加する構成となる。
トランジスター５６、７３、１２１～１２５のチャネルは、実施形態に限定されない。また、これらのトランジスター５６、７３、１２１～１２５は、適宜トランスミッションゲートに置き換えてもよい。その逆にトランスミッションゲート４５、７２については、片チャネルのトランジスターに置き換えてもよい。
【0069】
＜電子機器＞
次に、実施形態等に係る表示装置１０を適用した電子機器について説明する。表示装置１０は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウントディスプレイを例に挙げて説明する。
次に、実施形態等に係る表示装置１０を適用した電子機器について説明する。表示装置１０は、画素が小サイズで高精細な表示な用途に向いている。そこで、電子機器として、ヘッドマウントディスプレイを例に挙げて説明する。
【0070】
図１２は、ヘッドマウントディスプレイの外観を示す図であり、図１３は、その光学的な構成を示す図である。
まず、図１２に示されるように、ヘッドマウントディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウントディスプレイ３００は、図１３に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の表示装置１０Ｌと右眼用の表示装置１０Ｒとが設けられる。
表示装置１０Ｌの画像表示面は、図１３において左となるように配置している。これによって表示装置１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、表示装置１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。表示装置１０Ｒの画像表示面は、表示装置１０Ｌとは反対の右となるように配置している。これによって表示装置１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、表示装置１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
まず、図１２に示されるように、ヘッドマウントディスプレイ３００は、外観的には、一般的な眼鏡と同様にテンプル３１０や、ブリッジ３２０、レンズ３０１Ｌ、３０１Ｒを有する。また、ヘッドマウントディスプレイ３００は、図１３に示されるように、ブリッジ３２０近傍であってレンズ３０１Ｌ、３０１Ｒの奥側（図において下側）には、左眼用の表示装置１０Ｌと右眼用の表示装置１０Ｒとが設けられる。
表示装置１０Ｌの画像表示面は、図１３において左となるように配置している。これによって表示装置１０Ｌによる表示画像は、光学レンズ３０２Ｌを介して図において９時の方向に出射する。ハーフミラー３０３Ｌは、表示装置１０Ｌによる表示画像を６時の方向に反射させる一方で、１２時の方向から入射した光を透過させる。表示装置１０Ｒの画像表示面は、表示装置１０Ｌとは反対の右となるように配置している。これによって表示装置１０Ｒによる表示画像は、光学レンズ３０２Ｒを介して図において３時の方向に出射する。ハーフミラー３０３Ｒは、表示装置１０Ｒによる表示画像を６時方向に反射させる一方で、１２時の方向から入射した光を透過させる。
【0071】
この構成において、ヘッドマウントディスプレイ３００の装着者は、表示装置１０Ｌ、１０Ｒによる表示画像を、外の様子と重ね合わせたシースルー状態で観察することができる。
また、このヘッドマウントディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を表示装置１０Ｌに表示させ、右眼用画像を表示装置１０Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる。
また、このヘッドマウントディスプレイ３００において、視差を伴う両眼画像のうち、左眼用画像を表示装置１０Ｌに表示させ、右眼用画像を表示装置１０Ｒに表示させると、装着者に対し、表示された画像があたかも奥行きや立体感を持つかのように知覚させることができる。
【0072】
なお、表示装置１０を含む電子機器については、ヘッドマウントディスプレイ３００のほかにも、ビデオカメラやレンズ交換式のデジタルカメラなどにおける電子式ビューファインダーにも適用可能である。
【0073】
＜付記＞
ひとつの態様（態様１）に係る表示装置は、半導体基板に、表示領域と、データ信号出力回路と、複数の端子とが設けられた表示装置であって、前記表示領域は、第１系列のデータ線に対応する第１画素回路と、第２系列のデータ線に対応する第２画素回路と、を含み、前記データ信号出力回路は、前記第１画素回路に対応する第１画像データ、および、前記第２画素回路に対応する第２画像データをラッチするラッチ回路を含み、前記データ信号出力回路は、前記ラッチ回路によってラッチされた第１画像データをアナログのデータ信号に変換し増幅して、前記第１系列のデータ線に向けて出力し、前記ラッチ回路によってラッチされた第２画像データをアナログのデータ信号に変換して増幅して、前記第２系列のデータ線に向けて出力し、前記複数の端子のうちの第１端子から、前記データ信号出力回路の両端のうちの第１端まで直線状に延在する第１電源配線と、前記複数の端子のうちの第２端子から、前記データ信号出力回路の両端のうちの第２端まで直線状に延在する第２電源配線と、を有する。
この態様によれば、データ信号出力回路の両端に、第１電源配線および第２電源配線を介して電源が供給される。第１電源配線は第１端子から直線状に延在し、第２電源配線は第２端子から直線状に延在するので、低抵抗かつほぼ同抵抗となる。このため、データ信号出力回路において両端のいずれか一方が電圧降下することによる表示むらや誤動作の発生が抑えられる。
なお、配線Ｌnaが第１電源配線の一例であり、配線Ｌnbが第２電源配線の一例である。また、端子１８０ａが第１端子の一例であり、端子１８０ｂが第２端子の一例である。
ここで、直線状とは、直線だけではなく、多少曲線または多少の折れ曲がりについても、上記低抵抗が得られて誤動作しない範囲であれば許容する趣旨である。具体的には、抵抗値で何Ω以内という形式で示されるべきであるが、論理信号の振幅差（１．８Ｖ、３．３Ｖ、５．０Ｖ）や回路条件などによって誤動作しない範囲が変わるので、特定の数値で規定される性格のものではない。
また、ＡからＢに向けて出力するとは、２つの要素ＡおよびＢの間に１またはそれ以上の中間要素が存在することを含む。例えば、データ信号出力回路３０がアナログの第１データ信号Ｖd(1)をデータ線１４ｂに向けて出力するとは、当該第１データ信号Ｖd(1)をデータ線１４ｂに出力する場合に、トランスミッションゲート４５、７２および容量素子７５が中間要素として存在してもよいことを含む。
ひとつの態様（態様１）に係る表示装置は、半導体基板に、表示領域と、データ信号出力回路と、複数の端子とが設けられた表示装置であって、前記表示領域は、第１系列のデータ線に対応する第１画素回路と、第２系列のデータ線に対応する第２画素回路と、を含み、前記データ信号出力回路は、前記第１画素回路に対応する第１画像データ、および、前記第２画素回路に対応する第２画像データをラッチするラッチ回路を含み、前記データ信号出力回路は、前記ラッチ回路によってラッチされた第１画像データをアナログのデータ信号に変換し増幅して、前記第１系列のデータ線に向けて出力し、前記ラッチ回路によってラッチされた第２画像データをアナログのデータ信号に変換して増幅して、前記第２系列のデータ線に向けて出力し、前記複数の端子のうちの第１端子から、前記データ信号出力回路の両端のうちの第１端まで直線状に延在する第１電源配線と、前記複数の端子のうちの第２端子から、前記データ信号出力回路の両端のうちの第２端まで直線状に延在する第２電源配線と、を有する。
この態様によれば、データ信号出力回路の両端に、第１電源配線および第２電源配線を介して電源が供給される。第１電源配線は第１端子から直線状に延在し、第２電源配線は第２端子から直線状に延在するので、低抵抗かつほぼ同抵抗となる。このため、データ信号出力回路において両端のいずれか一方が電圧降下することによる表示むらや誤動作の発生が抑えられる。
なお、配線Ｌnaが第１電源配線の一例であり、配線Ｌnbが第２電源配線の一例である。また、端子１８０ａが第１端子の一例であり、端子１８０ｂが第２端子の一例である。
ここで、直線状とは、直線だけではなく、多少曲線または多少の折れ曲がりについても、上記低抵抗が得られて誤動作しない範囲であれば許容する趣旨である。具体的には、抵抗値で何Ω以内という形式で示されるべきであるが、論理信号の振幅差（１．８Ｖ、３．３Ｖ、５．０Ｖ）や回路条件などによって誤動作しない範囲が変わるので、特定の数値で規定される性格のものではない。
また、ＡからＢに向けて出力するとは、２つの要素ＡおよびＢの間に１またはそれ以上の中間要素が存在することを含む。例えば、データ信号出力回路３０がアナログの第１データ信号Ｖd(1)をデータ線１４ｂに向けて出力するとは、当該第１データ信号Ｖd(1)をデータ線１４ｂに出力する場合に、トランスミッションゲート４５、７２および容量素子７５が中間要素として存在してもよいことを含む。
【0074】
態様１の具体的な態様（態様２）に係る表示装置は、前記複数の端子が配列する方向と、前記データ信号出力回路の両端を結んだ方向とが揃っている。
この態様によれば、複数の端子が配列する方向とデータ信号出力回路の両端を結んだ方向とが揃っているので、第１電源配線の長さと第２電源配線の長さとは、ほぼ同一となる。
この態様によれば、複数の端子が配列する方向とデータ信号出力回路の両端を結んだ方向とが揃っているので、第１電源配線の長さと第２電源配線の長さとは、ほぼ同一となる。
【0075】
態様１または態様２の具体的な態様（態様３）に係る表示装置は、前記データ信号出力回路に、前記第１画像データおよび前記第２画像データを供給する制御回路を含み、前記複数の端子のうちの第３端子から、前記制御回路の両端のうちの第１端まで直線状に延在する第３電源配線と、前記複数の端子のうちの第４端子から、前記制御回路の両端のうちの第２端まで直線状に延在する第４電源配線とを有する。
この態様によれば、制御回路の両端に、第３電源配線および第４電源配線を介して電源が供給される。第３電源配線および第４電源配線は、低抵抗かつほぼ同抵抗となるので、制御回路において両端のいずれか一方が電圧降下することによる誤動作の発生が抑えられる。
なお、配線Ｌncが第３電源配線の一例であり、配線Ｌndが第４電源配線の一例である。また、端子１８０ｃが第３端子の一例であり、端子１８０ｄが第４端子の一例である。
この態様によれば、制御回路の両端に、第３電源配線および第４電源配線を介して電源が供給される。第３電源配線および第４電源配線は、低抵抗かつほぼ同抵抗となるので、制御回路において両端のいずれか一方が電圧降下することによる誤動作の発生が抑えられる。
なお、配線Ｌncが第３電源配線の一例であり、配線Ｌndが第４電源配線の一例である。また、端子１８０ｃが第３端子の一例であり、端子１８０ｄが第４端子の一例である。
【0076】
態様１乃至態様４のいずれかの具体的な態様（態様４）に係る表示装置は、外部装置からの信号を受信して、前記制御回路に出力するインターフェイスを含み、前記複数の端子のうちの第５端子から、前記インターフェイスの両端のうちの第１端まで直線状に延在する第５電源配線と、前記複数の端子のうちの第６端子から、前記インターフェイスの両端のうちの第２端まで直線状に延在する第６電源配線とを有する。
この態様によれば、制御回路の両端に、第５電源配線および第６電源配線を介して電源が供給される。第５電源配線および第６電源配線は、低抵抗かつほぼ同抵抗となるので、インターフェイスにおいて両端のいずれか一方が電圧降下することによる誤動作の発生が抑えられる。
なお、配線Ｌneが第５電源配線の一例であり、配線Ｌnfが第６電源配線の一例である。また、端子１８０ｅが第５端子の一例であり、端子１８０ｆが第６端子の一例である。
この態様によれば、制御回路の両端に、第５電源配線および第６電源配線を介して電源が供給される。第５電源配線および第６電源配線は、低抵抗かつほぼ同抵抗となるので、インターフェイスにおいて両端のいずれか一方が電圧降下することによる誤動作の発生が抑えられる。
なお、配線Ｌneが第５電源配線の一例であり、配線Ｌnfが第６電源配線の一例である。また、端子１８０ｅが第５端子の一例であり、端子１８０ｆが第６端子の一例である。
【0077】
態様１乃至４の具体的な態様（態様５）に係る電子機器は、上記いずれか態様に係る表示装置を有する。この態様によれば、小型化した表示装置における誤動作が抑えられる。
【符号の説明】
【0078】
１０…表示装置、１２…走査線、１４ａ…データ転送線、１４ｂ…データ線、２０…制御回路、３０…データ信号出力回路、３１…シフトレジスタ、３２…ラッチ回路、３３…Ｄ／Ａ変換回路群、３４…アンプ群、４５、７２…トランスミッションゲート、６１、７５…容量素子、１００…表示領域、１１０…画素回路、１２…走査線、１２１～１２５…トランジスター、１３０…ＯＬＥＤ、３００…ヘッドマウントディスプレイ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】