特許 7529155 電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-29

(45)【発行日】2024-08-06

(54)【発明の名称】電子部品

(51)【国際特許分類】

   H01G 4/33 20060101AFI20240730BHJP

   H01G 4/30 20060101ALI20240730BHJP

   H01F 17/00 20060101ALI20240730BHJP

   H01L 21/822 20060101ALI20240730BHJP

   H01L 27/04 20060101ALI20240730BHJP

【ＦＩ】

H01G4/33 102

H01G4/30 541

H01F17/00 D

H01L27/04 C

H01L27/04 L

【請求項の数】 7

(21)【出願番号】P 2023525681

(86)(22)【出願日】2022-05-10

(86)【国際出願番号】 JP2022019748

(87)【国際公開番号】W WO2022255036

(87)【国際公開日】2022-12-08

【審査請求日】2023-11-27

(31)【優先権主張番号】P 2021090991

(32)【優先日】2021-05-31

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110000970

【氏名又は名称】弁理士法人 楓国際特許事務所

(72)【発明者】

【氏名】中磯 俊幸

【審査官】古河 雅輝

(56)【参考文献】

【文献】特開２００９－７６４８３（ＪＰ，Ａ）

【文献】国際公開第２０１４／６９３６３（ＷＯ，Ａ１）

【文献】国際公開第２０１０／５２８３９（ＷＯ，Ａ１）

【文献】特開２００２－３０５２４６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｆ ５／００ － ５／０６

Ｈ０１Ｆ １７／００ －２１／１２

Ｈ０１Ｆ ２７／００

Ｈ０１Ｆ ２７／０２

Ｈ０１Ｆ ２７／０６

Ｈ０１Ｆ ２７／０８

Ｈ０１Ｆ ２７／２３

Ｈ０１Ｆ ２７／２６

Ｈ０１Ｆ ２７／２８ －２７／２９

Ｈ０１Ｆ ２７／３０

Ｈ０１Ｆ ２７／３２

Ｈ０１Ｆ ２７／３６

Ｈ０１Ｆ ２７／４２

Ｈ０１Ｆ ３０／００ －３８／１２

Ｈ０１Ｆ ３８／１６

Ｈ０１Ｆ ３８／４２

Ｈ０１Ｇ ４／００ － ４／２２４

Ｈ０１Ｇ ４／２５５－ ４／４０

Ｈ０１Ｇ １３／００ －１７／００

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板上に形成された絶縁体層と、
前記絶縁体層を介して前記半導体基板と対向して形成された導電体層と、
前記絶縁体層を介して前記半導体基板と対向して形成された非導電体層と、
を備え、
前記導電体層によって、または前記導電体層及び前記非導電体層の一部によってパッシブコンポーネントが構成され、
前記絶縁体層には、当該絶縁体層を貫通して、前記導電体層と前記半導体基板とを導通させる導通路が形成され、
前記導電体層は導体パターンで構成されていて、
前記非導電体層の表面に形成された第１端子電極と、
前記非導電体層の表面に形成された第２端子電極と、
前記第１端子電極と前記導体パターンとを導通させる第１引出電極と、
前記第２端子電極と前記導体パターンとを導通させる第２引出電極と、
前記導体パターンと前記半導体基板とを導通させる導通路と、
を備え、
前記半導体基板を介して前記第１端子電極と前記第２端子電極とが電気的に接続されている、
電子部品。

【請求項2】

半導体基板と、
前記半導体基板上に形成された絶縁体層と、
前記絶縁体層を介して前記半導体基板と対向して形成された導電体層と、
前記絶縁体層を介して前記半導体基板と対向して形成された非導電体層と、
を備え、
前記導電体層は、前記絶縁体層の上部に形成された下部電極と、前記非導電体層の上部に形成された上部電極とを有し、
前記非導電体層、当該非導電体層を挟む前記下部電極及び前記上部電極によってキャパシタが構成され、
前記絶縁体層には、当該絶縁体層を貫通して、前記導電体層と前記半導体基板とを導通させる導通路が形成されている、
電子部品。

【請求項3】

前記導通路は、複数個形成されている、
請求項２に記載の電子部品。

【請求項4】

前記非導電体層の表面に形成された第１端子電極と、
前記非導電体層の表面に形成された第２端子電極と、
前記第１端子電極と前記下部電極とを導通させる第１引出電極と、
前記第２端子電極と前記上部電極とを導通させる第２引出電極と、
を備えている、
請求項２に記載の電子部品。

【請求項5】

前記下部電極は互いに分離された第１下部電極と第２下部電極とを有し、
前記導通路は、前記第１下部電極と前記半導体基板とを導通させる第１導通路と、前記第２下部電極と前記半導体基板とを導通させる第２導通路と、を有する、
請求項４に記載の電子部品。

【請求項6】

前記半導体基板はシリコン基板であり、前記非導電体層は前記シリコン基板の熱酸化膜である、
請求項１から５のいずれかに記載の電子部品。

【請求項7】

前記半導体基板は不純物半導体による基板である、
請求項１又は２に記載の電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体基板を備える、キャパシタやインダクタ等の電子部品に関する。

【背景技術】

【0002】

特許文献１には、薄膜キャパシタ等のパッシブコンポーネントが半導体基板上に形成された半導体装置が示されている。このようなパッシブコンポーネントを備える半導体基板に端子電極を形成することによって表面実装型の電子部品が得られる。

【0003】

半導体基板を備える一般的な表面実装型の電子部品においては半導体基板自体に電気的な機能がなく、半導体基板は全体の形状を保持するための基材として使用されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特許第５４５８５１４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に記載の半導体装置では、半導体基板の導電性に起因して、パッシブコンポーネント（機能部）に高周波電流が流れると、その高周波電流により発生する磁界が半導体基板に印加されることにより半導体基板に渦電流が流れる。その結果、この渦電流によって高周波信号の損失が増加する。

【0006】

そこで、本発明の目的は、半導体基板に流れる渦電流を抑制することで、高周波信号の損失を抑制した電子部品を提供することにある。

【課題を解決するための手段】

【0007】

（Ａ）本開示の一例としての電子部品は、
半導体基板と、
前記半導体基板上に形成された絶縁体層と、
前記絶縁体層を介して前記半導体基板と対向して形成された導電体層と、
前記絶縁体層を介して前記半導体基板と対向して形成された非導電体層と、
を備え、
前記導電体層によって、または前記導電体層及び前記非導電体層の一部によってパッシブコンポーネントが構成され、
前記絶縁体層には、当該絶縁体層を貫通して、前記導電体層と前記半導体基板とを導通させる導通路が形成された、ことを特徴とする。

【0008】

（Ｂ）本開示の一例としての電子部品は、
半導体基板と、
前記半導体基板上に形成された非導電体層と、
前記非導電体層を介して前記半導体基板と対向して形成された導電体層と、
を備え、
前記非導電体層、当該非導電体層を挟む前記半導体基板及び前記導電体層によってキャパシタが構成された、ことを特徴とする。

【発明の効果】

【0009】

本発明によれば、半導体基板に流れる渦電流が抑制されて、高周波信号の損失が抑制された電子部品が得られる。

【図面の簡単な説明】

【0010】

【図1】図１（Ａ）は第１の実施形態に係る電子部品１０１の平面図であり、図１（Ｂ）は図１（Ａ）におけるＢ－Ｂ部分での断面図である。

【図2】図２は電子部品１０１の製造工程（１）～（６）における断面図である。

【図3】図３は電子部品１０１の製造工程（７）～（１０）における断面図である。

【図4】図４は電子部品１０１の製造工程（１１）（１２）における断面図である。

【図5】図５（Ａ）は第２の実施形態に係る電子部品１０２の平面図であり、図５（Ｂ）は図５（Ａ）におけるＢ－Ｂ部分での断面図である。

【図6】図６（Ａ）は第３の実施形態に係る電子部品１０３の平面図であり、図６（Ｂ）は図６（Ａ）におけるＢ－Ｂ部分での断面図である。

【図7】図７（Ａ）、図７（Ｂ）、図７（Ｃ）は第４の実施形態に係る電子部品１０４の構造を示す図である。

【図8】図８は電子部品１０４の製造工程（１）～（６）における断面図である。

【図9】図９は電子部品１０４の製造工程（７）～（１０）における断面図である。

【図10】図１０は電子部品１０４の製造工程（１１）（１２）における断面図である。

【図11】図１１（Ａ）、図１１（Ｂ）は、第１の実施形態の比較例としての電子部品の構成を示す図である。

【図12】図１２（Ａ）、図１２（Ｂ）は、第４の実施形態の比較例としての電子部品の構成を示す図である。

【発明を実施するための形態】

【0011】

以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。

【0012】

《第１の実施形態》
図１（Ａ）は第１の実施形態に係る電子部品１０１の平面図であり、図１（Ｂ）は図１（Ａ）におけるＢ－Ｂ部分での断面図である。

【0013】

この電子部品１０１は、半導体基板１と、この半導体基板１上に形成された絶縁体層２と、絶縁体層２を介して半導体基板１と対向して形成された導電体層３と、絶縁体層２を介して前記半導体基板と対向して形成された誘電体層４と、を備える。誘電体層４は本発明に係る非導電体層の一部に対応する。導電体層３は、絶縁体層２の上部に形成された下部電極３１と誘電体層４の上部に形成された上部電極３２を含む。この例では、誘電体層４は下部電極３１の上面に形成されている。

【0014】

本発明において、「導電体層」は例えば電極及び導電体パターンを含む概念の名称である。また、「非導電体層」は絶縁体層及び誘電体層を含む概念の名称である。

【0015】

絶縁体層２には、この絶縁体層２を貫通して下部電極３１と半導体基板１とを導通させる複数の導通路５が形成されている。なお、本実施形態では、下部電極３１と半導体基板１とを導通させる導通路５が複数存在する例を示したが、少なくとも半導体基板１をバイパスする単一の電流経路を形成する導通路５が存在すればよい。

【0016】

半導体基板１の表面には、絶縁体層２、下部電極３１、誘電体層４及び上部電極３２を覆うパッシベーション層６が形成されている。

【0017】

パッシベーション層６の表面には第１端子電極８１及び第２端子電極８２が形成されている。第１端子電極８１と下部電極３１との間には両者を導通させる第１引出電極７１が形成されていて、第２端子電極８２と上部電極３２との間には両者を導通させる第２引出電極７２が形成されている。

【0018】

パッシベーション層６の表面、第１端子電極８１の表面の一部及び第２端子電極８２の表面の一部はソルダーレジスト膜９で覆われている。

【0019】

誘電体層４、この誘電体層４を挟む下部電極３１及び上部電極３２によって、キャパシタとしてのパッシブコンポーネントが構成されている。つまり、電子部品１０１は第１端子電極８１及び第２端子電極８２を表面実装用の接続端子とするキャパシタである。

【0020】

ここで、本実施形態の比較例としての電子部品の構成を図１１（Ａ）、図１１（Ｂ）に示す。図１１（Ａ）は比較例としての電子部品の平面図であり、図１１（Ｂ）は図１１（Ａ）におけるＢ－Ｂ部分での断面図である。この比較例としての電子部品においては、下部電極３１と半導体基板１とを導通させる導通路５が形成されていない。

【0021】

図１１（Ａ）、図１１（Ｂ）において、第１端子電極８１と第２端子電極８２との間に高周波電圧が印加されると、下部電極３１に高周波電流が流れる。図１１（Ａ）、図１１（Ｂ）中の矢印Ｃ３１はその高周波電流を概念的に示している。これに伴い、半導体基板１には矢印Ｆ３１で示す高周波磁界が生じる。この高周波磁界により、半導体基板１に渦電流が誘導される。

【0022】

これに対して、本実施形態の電子部品１０１では、絶縁体層２に、下部電極３１と半導体基板１とを導通させる複数の導通路５が形成されているので、半導体基板１は下部電極３１に対して並列接続される。したがって、下部電極３１に流れる電流とほぼ同方向に半導体基板１に電流が流れる。図１（Ａ）、図１（Ｂ）中の矢印Ｃ３１は下部電極３１に流れる電流を概念的に表していて、矢印Ｃ１は半導体基板１に流れる電流を概念的に表している。このように、半導体基板１は孤立した導体ではなく、図１１（Ｂ）に矢印Ｆ３１で示した磁束を発生させる電流の経路である下部電極３１と複数箇所で導通しているので、半導体基板１に発生する渦電流は抑制される。半導体基板１に流れる電流（矢印Ｃ１）はキャパシタに流れる電流の経路の一部であるので、この電流は渦電流とは異なり、損失とはならない。

【0023】

半導体基板１は例えばシリコン基板であり、シリコン真性半導体基板又はシリコン不純物半導体基板である。絶縁体層２はシリコン基板の熱酸化膜であるＳｉＯ_２膜である。下部電極３１及び上部電極３２はＡｌ膜又はＣｕ膜であり、誘電体層４はＳｉＯ_２膜である。パッシベーション層６は、ＳｉＮ膜とこのＳｉＮ膜上に形成された有機材料の膜である。または、パッシベーション層６はＳｉＮ膜である。第１引出電極７１及び第２引出電極７２は、下地をＴｉ膜とするＣｕ膜（Ｃｕ/Ｔｉ膜）である。第１端子電極８１及び第２端子電極８２は、下地をＮｉとするＡｕ膜（Ａｕ/Ｎｉ膜）である。ソルダーレジスト膜９は有機材料の膜である。

【0024】

上記各部の材料と厚さ寸法の例を次に示す。

【0025】

【表1】

【0026】

次に、電子部品１０１の製造方法の一例について、図２から図４に基づいて示す。

【0027】

図２は工程（１）～（６）における断面図、図３は工程（７）～（１０）における断面図、図４は工程（１１）（１２）における断面図である。但し、いずれの図も１つの電子部品単位について表している。

【0028】

工程（１）は基板投入工程であり、半導体基板１としてのシリコン基板を製造装置に投入する。

【0029】

工程（２）は絶縁体層形成工程であり、半導体基板１の表面を熱酸化させることにより、絶縁体層２としてのＳｉＯ_２膜を形成する。

【0030】

工程（３）は絶縁体層エッチング工程であり、絶縁体層２の所定箇所をエッチングすることにより、後に示す導通路形成用の孔を形成する。

【0031】

工程（４）は下部電極形成工程であり、絶縁体層２にＡｌ又はＣｕをスパッタリングすることにより、導通路５及び下部電極３１を形成する。

【0032】

工程（５）は誘電体層形成工程であり、下部電極３１の上面に誘電体層４としてのSiO₂ 膜を形成する。

【0033】

工程（６）は上部電極形成工程であり、誘電体層４の上面にＡｌ又はＣｕをスパッタリングすることにより、上部電極３２を形成する。

【0034】

工程（７）はパッシベーション層形成工程であり、半導体基板１の表面、絶縁体層２、下部電極３１、誘電体層４及び上部電極３２をパッシベーション膜で覆うことにより、パッシベーション層６を形成する。

【0035】

工程（８）はパッシベーション層開口工程であり、後に示す第１引出電極及び第２引出電極を形成する位置等に開口ＡＰを形成する。

【0036】

工程（９）は給電膜形成工程であり、パッシベーション層６の表面にＴｉ膜をスパッタリングし、その上にＣｕ膜をスパッタリングすることにより給電膜Ｅ０を形成する。

【0037】

工程（１０）はパッド電極形成工程であり、給電膜Ｅ０上にＮｉ膜をスパッタリングし、その上にＡｕ膜をスパッタリングすることによりパッド電極Ｅ１，Ｅ２を形成する。

【0038】

工程（１１）は給電膜エッチング工程であり、工程（１０）で示した給電膜Ｅ０の露出部をエッチング除去することにより第１引出電極７１、第２引出電極７２、第１端子電極８１及び第２端子電極８２を形成する。

【0039】

工程（１２）はソルダーレジスト膜形成工程であり、パッシベーション層６の表面、第１端子電極８１の表面の一部及び第２端子電極８２の表面の一部にソルダーレジスト膜９を被覆する。

【0040】

以上に示した例では、第１端子電極８１及び第２端子電極８２を備える電子部品について例示したが、下部電極３１、誘電体層４及び上部電極３２によって構成されるキャパシタを含む電子部品に同様に適用できる。

【0041】

《第２の実施形態》
第２の実施形態では、パッシブコンポーネントに流れる電流の経路の一部が半導体基板の一部で構成された電子部品について例示する。

【0042】

図５（Ａ）は第２の実施形態に係る電子部品１０２の平面図であり、図５（Ｂ）は図５（Ａ）におけるＢ－Ｂ部分での断面図である。

【0043】

この電子部品１０２は、半導体基板１と、この半導体基板１上に形成された絶縁体層２と、絶縁体層２を介して半導体基板１と対向して形成された第１下部電極３１Ａ、第２下部電極３１Ｂと、絶縁体層２を介して半導体基板１と対向して形成された誘電体層４と、を備える。誘電体層４は本発明に係る非導電体層の一部に対応する。絶縁体層２の上部に形成された第１下部電極３１Ａ、第２下部電極３１Ｂ、及び誘電体層４の上部に形成された上部電極３２は本発明に係る導電体層の一部である。

【0044】

本実施形態の電子部品１０２は、その下部電極が第１下部電極３１Ａと第２下部電極３１Ｂとに分離されていて、誘電体層４は第１下部電極３１Ａの上面に形成されている。

【0045】

絶縁体層２には、この絶縁体層２を貫通して、第１下部電極３１Ａと半導体基板１とを導通させる第１導通路５Ａが形成されている。また、絶縁体層２には、この絶縁体層２を貫通して、第２下部電極３１Ｂと半導体基板１とを導通させる第２導通路５Ｂが形成されている。

【0046】

半導体基板１の表面には、絶縁体層２、第１下部電極３１Ａ、第２下部電極３１Ｂ、誘電体層４及び上部電極３２を覆うパッシベーション層６が形成されている。

【0047】

パッシベーション層６の表面には第１端子電極８１及び第２端子電極８２が形成されている。第１端子電極８１と第２下部電極３１Ｂとの間には両者を導通させる第１引出電極７１が形成されていて、第２端子電極８２と上部電極３２との間には両者を導通させる第２引出電極７２が形成されている。

【0048】

パッシベーション層６の表面、第１端子電極８１の表面の一部及び第２端子電極８２の表面の一部はソルダーレジスト膜９で覆われている。

【0049】

誘電体層４、この誘電体層４を挟む第１下部電極３１Ａ及び上部電極３２によって、キャパシタとしてのパッシブコンポーネントが構成されている。第１下部電極３１Ａと第２下部電極３１Ｂとの間には、第１下部電極３１Ａ－第１導通路５Ａ－半導体基板１－第２導通路５Ｂ－第２下部電極３１Ｂの電流経路が構成されている。つまり、電子部品１０２は第１端子電極８１及び第２端子電極８２を表面実装用の接続端子とするキャパシタである。

【0050】

半導体基板１はシリコン不純物半導体基板である。本実施形態の電子部品１０２では、半導体基板１がパッシブコンポーネントに流れる電流経路の一部を構成する。したがって、下部電極３１に流れる電流とほぼ同方向に半導体基板１に電流が流れる。この半導体基板１に流れる電流はキャパシタに流れる電流の経路の一部であるので、この電流は渦電流とは異なり、損失とはならない。

【0051】

以上に示した例では、第１端子電極８１及び第２端子電極８２を備える電子部品について例示したが、第１下部電極３１Ａ、誘電体層４及び上部電極３２によって構成されるキャパシタを含む電子部品に同様に適用できる。

【0052】

《第３の実施形態》
第３の実施形態では、パッシブコンポーネントに流れる電流の経路の一部が半導体基板の一部で構成された電子部品について例示する。

【0053】

図６（Ａ）は第３の実施形態に係る電子部品１０３の平面図であり、図６（Ｂ）は図６（Ａ）におけるＢ－Ｂ部分での断面図である。

【0054】

この電子部品１０３は、半導体基板１と、この半導体基板１上に形成された誘電体層４及び基板電極３４と、を備える。誘電体層４は本発明に係る非導電体層の一部に対応する。誘電体層４の上面には誘電体層電極３５が形成されている。この誘電体層電極３５は本発明に係る導電体層の一例である。

【0055】

本実施形態の電子部品１０３においては、誘電体層４の下部に電極が形成されておらず、半導体基板１が誘電体層４の下部電極として作用する。

【0056】

半導体基板１の表面には、基板電極３４、誘電体層４及び誘電体層電極３５を覆うパッシベーション層６が形成されている。

【0057】

パッシベーション層６の表面には第１端子電極８１及び第２端子電極８２が形成されている。第１端子電極８１と基板電極３４との間には両者を導通させる第１引出電極７１が形成されていて、第２端子電極８２と誘電体層電極３５との間には両者を導通させる第２引出電極７２が形成されている。

【0058】

パッシベーション層６の表面、第１端子電極８１の表面の一部及び第２端子電極８２の表面の一部はソルダーレジスト膜９で覆われている。

【0059】

誘電体層４、この誘電体層４を挟む半導体基板１及び誘電体層電極３５によって、キャパシタとしてのパッシブコンポーネントが構成されている。つまり、電子部品１０３は第１端子電極８１及び第２端子電極８２を表面実装用の接続端子とするキャパシタである。

【0060】

半導体基板１はシリコン不純物半導体基板である。本実施形態の電子部品１０３では、半導体基板１がパッシブコンポーネント（キャパシタ）に流れる電流経路の一部を構成する。この電流は渦電流とは異なり、損失とはならない。

【0061】

以上に示した例では、第１端子電極８１及び第２端子電極８２を備える電子部品について例示したが、半導体基板１、誘電体層４、誘電体層電極３５及び基板電極３４によって構成されるキャパシタを含む電子部品に同様に適用できる。

【0062】

《第４の実施形態》
第４の実施形態では、インダクタを備える電子部品について例示する。

【0063】

図７（Ａ）、図７（Ｂ）、図７（Ｃ）は第４の実施形態に係る電子部品１０４の構造を示す図である。図７（Ａ）は電子部品１０４の平面図、図７（Ｂ）は図７（Ａ）におけるＢ－Ｂ部分での断面図であり、図７（Ｃ）は図７（Ａ）におけるＣ－Ｃ部分での断面図である。

【0064】

この電子部品１０４は、半導体基板１と、この半導体基板１上に形成された絶縁体層２１，２２と、絶縁体層２１の上部に形成された導体パターン３６Ａ，３６Ｂと、絶縁体層２２の上部に形成された導体パターン３７Ａ，３７Ｂと、絶縁体層２１に形成された導体パターン３８Ａ，３８Ｂと、を備える。導体パターン３６Ａ，３６Ｂ，３７Ａ，３７Ｂ，３８Ａ，３８Ｂは本発明に係る導体パターンに対応する。

【0065】

絶縁体層２１には、この絶縁体層２１を貫通して、導体パターン３６Ａ，３６Ｂと半導体基板１とを導通させる導通路５Ａ，５Ｂが形成されている。

【0066】

半導体基板１の表面には、絶縁体層２１，２２及び導体パターン３７Ａ，３７Ｂを覆うパッシベーション層６が形成されている。

【0067】

パッシベーション層６の表面には第１端子電極８１及び第２端子電極８２が形成されている。第１端子電極８１と導体パターン３７Ａとの間には両者を導通させる第１引出電極７１が形成されていて、第２端子電極８２と導体パターン３７Ｂとの間には両者を導通させる第２引出電極７２が形成されている。

【0068】

パッシベーション層６の表面、第１端子電極８１の表面の一部及び第２端子電極８２の表面の一部はソルダーレジスト膜９で覆われている。

【0069】

半導体基板１はシリコン不純物半導体基板である。導体パターン３６Ａ，３６Ｂ，３７Ａ，３７Ｂ及び半導体基板１の一部によって、インダクタとしてのパッシブコンポーネントが構成されている。つまり、電子部品１０４は第１端子電極８１及び第２端子電極８２を表面実装用の接続端子とするインダクタである。

【0070】

ここで、本実施形態の比較例としての電子部品の構成を図１２（Ａ）、図１２（Ｂ）に示す。図１２（Ａ）は比較例としての電子部品の平面図であり、図１２（Ｂ）は図１２（Ａ）におけるＢ－Ｂ部分での断面図である。この比較例としての電子部品においては、導体パターン３６と半導体基板１とを導通させる導通路が形成されていない。

【0071】

図１２（Ａ）、図１２（Ｂ）において、第１端子電極８１と第２端子電極８２との間で高周波電流が流れると、導体パターン３６，３７Ａ，３７Ｂに高周波電流が流れる。これに伴い、半導体基板１に高周波磁界が生じ、この高周波磁界により半導体基板１に渦電流が誘導される。

【0072】

これに対して、本実施形態の電子部品１０４では、半導体基板１は孤立した導体ではなく、半導体基板１がパッシブコンポーネント（インダクタ）に流れる電流経路の一部を構成する。この電流は渦電流とは異なり、損失とはならない。

【0073】

上記電子部品１０４の各部の材料と厚さ寸法の例を次に示す。

【0074】

【表2】

【0075】

次に、電子部品１０４の製造方法の一例について、図８から図１０に基づいて示す。

【0076】

図８は工程（１）～（６）における断面図、図９は工程（７）～（１０）における断面図、図１０は工程（１１）（１２）における断面図である。但し、いずれの図も１つの電子部品単位について表している。

【0077】

工程（１）は基板投入工程であり、半導体基板１としてのシリコン基板を製造装置に投入する。

【0078】

工程（２）は絶縁体層形成工程であり、半導体基板１の表面を熱酸化させることにより、絶縁体層２としてのＳｉＯ_２膜を形成する。

【0079】

工程（３）は絶縁体層エッチング工程であり、絶縁体層２の所定箇所をエッチングすることにより、後に示す導通路形成用の孔を形成する。

【0080】

工程（４）は下部導体パターン形成工程であり、絶縁体層２にＡｌ又はＣｕをスパッタリングすることにより、導通路５Ａ，５Ｂ及び導体パターン３６Ａ，３６Ｂを形成する。

【0081】

工程（５）は絶縁体層形成・エッチング工程であり、導体パターン３６Ａ，３６Ｂの上面及び絶縁体層２１の上面に絶縁体層２２としてのSiO₂ 膜を形成する。

【0082】

工程（６）は導体パターン形成工程であり、絶縁体層２２の上面にＡｌ又はＣｕをスパッタリングすることにより、導体パターン３７Ａ，３７Ｂを形成する。

【0083】

工程（７）はパッシベーション層形成工程であり、半導体基板１の表面、絶縁体層２１，２２及び導体パターン３７Ａ，３７Ｂをパッシベーション膜で覆うことにより、パッシベーション層６を形成する。

【0084】

工程（８）はパッシベーション層開口工程であり、後に示す第１引出電極及び第２引出電極を形成する位置等に開口ＡＰを形成する。

【0085】

工程（９）は給電膜形成工程であり、パッシベーション層６の表面にＴｉ膜をスパッタリングし、その上にＣｕ膜をスパッタリングすることにより給電膜Ｅ０を形成する。

【0086】

工程（１０）はパッド電極形成工程であり、給電膜Ｅ０上にＮｉ膜をスパッタリングし、その上にＡｕ膜をスパッタリングすることによりパッド電極Ｅ１，Ｅ２を形成する。

【0087】

工程（１１）は給電膜エッチング工程であり、工程（１０）で示した給電膜Ｅ０の露出部をエッチング除去することにより第１引出電極（図７（Ａ）に表れている第１引出電極７１）、第２引出電極７２、第１端子電極８１及び第２端子電極８２を形成する。

【0088】

工程（１２）はソルダーレジスト膜形成工程であり、パッシベーション層６の表面、第１端子電極８１の表面の一部及び第２端子電極８２の表面の一部にソルダーレジスト膜９を被覆する。

【0089】

以上に示した例では、第１端子電極８１及び第２端子電極８２を備える電子部品について例示したが、導体パターン３６Ａ，３６Ｂ，３７Ａ，３７Ｂ，３８Ａ，３８Ｂ、絶縁体層２１，２２によって構成されるインダクタを含む電子部品に同様に適用できる。

【0090】

なお、第１、第２、第３の実施形態ではパッシブコンポーネントとしてキャパシタを備える電子部品を示し、第４の実施形態ではパッシブコンポーネントとしてインダクタを備える電子部品を示したが、キャパシタとインダクタの両方を含むパッシブコンポーネントを備える電子部品を同様に構成できる。また、複数のキャパシタ、複数のインダクタを含むパッシブコンポーネントを備える電子部品についても同様に構成できる。

【0091】

最後に、本発明は上述した各実施形態に限られるものではない。当業者によって適宜変形及び変更が可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変形及び変更が含まれる。

【符号の説明】

【0092】

ＡＰ…開口
Ｅ０…給電膜
Ｅ１，Ｅ２…パッド電極
１…半導体基板
２…絶縁体層
３…導電体層
４…誘電体層（非導電体層）
５…導通路
５Ａ…第１導通路
５Ｂ…第２導通路
６…パッシベーション層（非導電体層）
９…ソルダーレジスト膜（非導電体層）
２１，２２…絶縁体層
３１…下部電極
３１Ａ…第１下部電極
３１Ｂ…第２下部電極
３２…上部電極
３４…基板電極
３５…誘電体層電極
３６，３６Ａ，３６Ｂ，３７Ａ，３７Ｂ，３８Ａ，３８Ｂ…導体パターン
７１…第１引出電極
７２…第２引出電極
８１…第１端子電極
８２…第２端子電極
１０１，１０２，１０３，１０４…電子部品

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】