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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-07-29
(45)【発行日】2024-08-08
(54)【発明の名称】リアクティブアレイ
(51)【国際特許分類】
H01Q 13/08 20060101AFI20240730BHJP
H05K 3/46 20060101ALI20240730BHJP
【ＦＩ】
H01Q13/08
H05K3/46 G
H05K3/46 Q
【請求項の数】
16
(21)【出願番号】P 2022567460
(86)(22)【出願日】2021-01-21
(65)【公表番号】
(43)【公表日】2023-06-14
(86)【国際出願番号】 US2021014263
(87)【国際公開番号】W WO2021230926
(87)【国際公開日】2021-11-18
【審査請求日】2022-11-07
(31)【優先権主張番号】16/874,790
(32)【優先日】2020-05-15
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】503455363
【氏名又は名称】レイセオン カンパニー
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】シキナ，トーマス，ヴイ．
(72)【発明者】
【氏名】ヘイヴン，ジョン，ピー．
(72)【発明者】
【氏名】ファヴロー，チャニング，ピー．
【審査官】佐藤 当秀
(56)【参考文献】
【文献】米国特許出願公開第２０１９／０３４８７４９（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｑ １３／０８
Ｈ０５Ｋ ３／４６
(57)【特許請求の範囲】
【請求項1】
ラジエータであって、パッチアンテナ層と第１のグランドプレーン層とを有するアンテナであり、前記パッチアンテナ層と前記第１のグランドプレーン層との間に当該ラジエータの反応場領域を持つアンテナと、
前記反応場領域内に位置する集積回路と、
前記第１のグランドプレーン層の下に位置する基板と、
前記基板の下に位置する第２のグランドプレーン層であり、前記基板を貫く第１のビアによって前記パッチアンテナ層に接続された第２のグランドプレーン層と、
を有するラジエータ。
【請求項2】
前記集積回路はモノリシックマイクロ波集積回路（ＭＭＩＣ）を有する、請求項１に記載のラジエータ。
【請求項3】
前記ＭＭＩＣはベアダイである、請求項２に記載のラジエータ。
【請求項4】
前記ＭＭＩＣはワイヤボンド接続を持たない、請求項２に記載のラジエータ。
【請求項5】
前記集積回路はモノリシックマイクロ波集積回路（ＭＭＩＣ）を有し、該ＭＭＩＣは、パワーアンプ、ＲＦスイッチ、低雑音増幅器、位相シフタ、及び／又はデジタル減衰器を有する、請求項１に記載のラジエータ。
【請求項6】
前記第２のグランドプレーン層の下に位置し、前記ＭＭＩＣに接続されたロジック層、を更に含む請求項２に記載のラジエータ。
【請求項7】
前記ロジック層は、前記第２のグランドプレーン層及び前記基板を貫く第２のビアで前記ＭＭＩＣに接続されている、請求項６に記載のラジエータ。
【請求項8】
当該ラジエータは、約２．２ｍｍ以下の厚さを持つ、請求項１に記載のラジエータ。
【請求項9】
当該ラジエータは、前記アンテナと、前記パッチアンテナ層上の塗料層と、少なくとも１つのモノリシックマイクロ波集積回路（ＭＭＩＣ）を含んだ前記集積回路と、ボンドフィルムと、前記基板と、前記第２のグランドプレーン層と、ロジック層と、構造キャリア層とを有する、請求項８に記載のラジエータ。
【請求項10】
当該ラジエータは、前記基板の単位面積当たりの当該ラジエータの質量を表す密度について、約２．０ｋｇ／ｍ２未満の密度を持つ、請求項９に記載のラジエータ。
【請求項11】
パッチアンテナ層と第１のグランドプレーン層とを有するアンテナを使用し、前記アンテナはラジエータの一部を形成し、前記アンテナは、前記パッチアンテナ層と前記第１のグランドプレーン層との間に前記ラジエータの反応場領域を持ち、前記反応場領域内に位置する集積回路を使用する、
ことを有し、
前記ラジエータは更に、
前記第１のグランドプレーン層の下に位置する基板と、
前記基板の下に位置する第２のグランドプレーン層であり、前記基板を貫く第１のビアによって前記パッチアンテナ層に接続された第２のグランドプレーン層と、
を有する、
方法。
【請求項12】
前記集積回路はモノリシックマイクロ波集積回路（ＭＭＩＣ）を有する、請求項１１に記載の方法。
【請求項13】
前記ＭＭＩＣはベアダイである、請求項１２に記載の方法。
【請求項14】
前記ＭＭＩＣはワイヤボンド接続を持たない、請求項１２に記載の方法。
【請求項15】
前記集積回路はモノリシックマイクロ波集積回路（ＭＭＩＣ）を有し、該ＭＭＩＣは、パワーアンプ、ＲＦスイッチ、低雑音増幅器、位相シフタ、及び／又はデジタル減衰器を有する、請求項１１に記載の方法。
【請求項16】
前記ラジエータは、約２．２ｍｍ以下の厚さを持つ、請求項１１に記載の方法。
【発明の詳細な説明】
【背景技術】
【0001】
技術的に知られているように、複数のアンテナ素子を配置してアレイアンテナを形成することができる。無線周波数（ＲＦ）信号を受信することが可能なアンテナ素子を利用することが望ましいことが多い。パッチラジエータを使用することができ、パッチラジエータは低コストであり且つ一体化するのが容易である。さらに、パッチラジエータは、薄くて軽量のラジエータ（放射器）が望ましい場合に有用であり得る。従来のラジエータは、例えば接続を介して当該ラジエータに接続された回路ボード層上のフロントエンド回路から信号を受信する。能力及びコンポーネントが増加するにつれて、回路ボード層が混み合ったものとなり、コンポーネント密度が限界に達する。パッチエリア内にコンポーネントを配置することで、回路ボード上の密度を低くし、更なる能力を可能にすることができる。そのようなビア接続は無損失ではなく、適切な設計なしでは好適な伝播特性を提供することができないことがある。また、ボード層間のビア接続は、困難な製造上の問題を示し得る。
【0002】
技術的に知られているように、マイクロ波回路は、より高次のカップリングモードに起因する性能問題に悩まされ得る。ストリップラインアーキテクチャでは、これらは、グランドプレーンとグランドプレーンに接続するめっきビアを用いて対処される。導電性の蓋部（リッド）を有するマイクロストリップアセンブリでは、めっきしたスルーホールビアを用いることができない。高次モードカップリングに対処するための従前の試みは、マイクロ波ＰＣＢアセンブリに薄い吸収体層を挿入するもの、吸収体ブロックを導入するもの、マイクロ波とＭＭＩＣとの間の隔たりを増加させるもの、及び増幅器利得を低下させるものを含む。これらの方法は幾分の性能向上を提供し得るが、決定論的ではない試行錯誤の方法であるという点で欠点を持つ。結果として、複雑なマイクロ波回路は、設計及び製造のサイクルを遅らせるカップリング問題に遭遇することが多い。吸収体ブロックは、クリティカルな回路に損失を導入してしまうことがあり、かなりのユニット間バラつきを有し、また、完全には効果的ではないことがある。クリティカルなＭＭＩＣ間の隔たりを増加させることは一般的に、限られたリアルエステートのために高周波又は高度な回路では実用的でなく、新たな過密ＰＣＢレイアウト状態を生み出し、常に効果的であるわけではない。増幅器利得を低下させることは、システム全体の性能を低下させ、製造上の欠陥のリスクを高め、性能向上を制限してしまう。
【発明の概要】
【0003】
本発明の実施形態は、例えばパッチラジエータなどのラジエータ（放射器）内にフロントエンドマイクロ波コンポーネントを有する反応場（リアクティブフィールド）アレイに関する方法及び装置を提供する。放射素子及び回路からの接続は基本的に無損失である。実施形態において、回路は、パッケージコスト及び損失を排するベアダイ構成としてもよいＭＭＩＣで提供される。実施形態において、ラジエータポートから最初の受信増幅器までの電気経路長が基本的にゼロであり、それにより、最小のフロントエンド損失を達成する。ラジエータの反応場内にフロントエンドＭＭＩＣを収容することは、サイズ及び重量を前例のないレベルまで減少させる。
【0004】
一部の実施形態において、既知のモードサプレッション技術を使用することができる。一部の実施形態において、ラジエータは、ＭＭＩＣ又は他の回路を有するパッチ導体の下のキャビティ内に短絡ポストを含めることによって高次モードサプレッションを含む。
【0005】
実施形態において、ＰＣＢを収容したキャビティが、キャビティ内で高次モードサプレッションを達成するように配置された一連の短絡ポストを含む。キャビティは、底部グランドプレーンと見なし得る第１のグランドプレーンと、頂部グランドプレーンと見なし得る第２のグランドプレーンとを含むことができる。キャビティは、当該キャビティのエッジで導電性の壁によって画成されることができる。ＰＣＢの表面に１つ以上のＩＣをマウントすることができる。短絡ポストは、より高次のモードを抑圧するために、第２のグランドプレーンからキャビティ内に延びることができる。
【0006】
一態様において、ラジエータは、パッチアンテナ層と第１のグランドプレーン層とを有するアンテナであり、パッチアンテナ層と第１のグランドプレーン層との間に当該ラジエータの反応場領域を持つアンテナと、アクティブ領域内に位置する集積回路と、を有する。
【0007】
ラジエータは、以下の特徴のうちの１つ以上を含むことができる：集積回路はモノリシックマイクロ波集積回路（ＭＭＩＣ）を有する；；ＭＭＩＣはベアダイである；ＭＭＩＣはワイヤボンド接続を持たない；集積回路はモノリシックマイクロ波集積回路（ＭＭＩＣ）を有し、該ＭＭＩＣは、パワーアンプ、ＲＦスイッチ、低雑音増幅器、位相シフタ、及び／又はデジタル減衰器を有することができる；ＭＭＩＣに接続されたロジック層；ロジック層は、ビアでＭＭＩＣに接続されている；パッチアンテナ層に接続された第２のグランド層；第２のグランド層はビアによってパッチアンテナ層に接続されている；当該ラジエータは、約２．２ｍｍ以下の厚さを持つ；当該ラジエータは、アンテナと、パッチアンテナ層上の塗料層と、少なくとも１つのＭＭＩＣを含んだ集積回路と、ボンドフィルムと、ラミネート層と、第２のグランドプレーン層と、ロジック層と、構造キャリア層とを有する；当該ラジエータは、約２．０ｋｇ／ｍ２未満の密度を持つ。
【0008】
他の一態様において、方法は、パッチアンテナ層と第１のグランドプレーン層とを有するアンテナを使用し、アンテナはラジエータの一部を形成し、アンテナは、パッチアンテナ層と第１のグランドプレーン層との間にラジエータの反応場領域を持ち、アクティブ領域内に位置する集積回路を使用する、ことを有する。
【0009】
方法は、以下の特徴のうちの１つ以上を含むことができる：集積回路はモノリシックマイクロ波集積回路（ＭＭＩＣ）を有する；；ＭＭＩＣはベアダイである；ＭＭＩＣはワイヤボンド接続を持たない；集積回路はモノリシックマイクロ波集積回路（ＭＭＩＣ）を有し、該ＭＭＩＣは、パワーアンプ、ＲＦスイッチ、低雑音増幅器、位相シフタ、及び／又はデジタル減衰器を有することができる；ＭＭＩＣに接続されたロジック層；ロジック層は、ビアでＭＭＩＣに接続されている；パッチアンテナ層に接続された第２のグランド層；第２のグランド層はビアによってパッチアンテナ層に接続されている；ラジエータは、約２．２ｍｍ以下の厚さを持つ；ラジエータは、アンテナと、パッチアンテナ層上の塗料層と、少なくとも１つのＭＭＩＣを含んだ集積回路と、ボンドフィルムと、ラミネート層と、第２のグランドプレーン層と、ロジック層と、構造キャリア層とを有する；ラジエータは、約２．０ｋｇ／ｍ２未満の密度を持つ。
【図面の簡単な説明】
【0010】
この発明の前述の特徴並びに発明それ自体は、以下の図面の説明からいっそう十分に理解され得る。
【図3】フェーズドアレイアンテナを形成し得るラジエータ素子のタイルの例を示している。
【図4】ＰＣＢと高次モードサプレッションのための短絡ポストとを有するキャビティを示している。
【図5】短絡ポストを有する２×２ユニットセルを備えたキャビティ内のＰＣＢの上面図である。
【図6A】モードサプレッションなしのキャビティ内の電界強度のグラフ表現である。
【図6B】モードサプレッション例ありのキャビティ内の電界強度のグラフ表現である。
【図7】隙間のある短絡ポスト分布の例を有するキャビティの概略表現である。
【図8】ＩＣと短絡ポストとを有する概念的なＰＣＢの上面図を示している。
【図10】高次モードサプレッション用の短絡ポストを設けるステップのシーケンス例を示すフロー図である。
【発明を実施するための形態】
【0011】
図１及び図１Ａは、ラジエータの反応場（リアクティブフィールド）領域内に回路を有するラジエータ１００の一例を示している。パッチアンテナ層１０６の下のキャビティ１０４内で、集積回路１０２が１つ以上のＭＭＩＣ（モノリシックマイクロ波集積回路）を含むことができる。パッチアンテナ層１０６は、所望の特性を持つ例えば塗料などの材料１０８で覆われ得る。技術的に知られているように、ＭＭＩＣは、例えば３００ＭＨｚから３００ＧＨｚといったマイクロ波周波数で動作する集積回路（ＩＣ）を指す。ＭＭＩＣの例は、信号ミキサー、パワーアンプ、低雑音増幅器（ＬＮＡ）、及び高周波スイッチを含む。ＭＭＩＣデバイスの入力及び出力は典型的に５０オームのインピーダンスに整合される。
【0012】
図示の実施形態では、ＭＭＩＣ１０２の下に、誘電体材料の層１１２によって隔てられて、ストリップラインにて提供され得るグランド層１１０がある。例えば銅を有し得るものであるグランド層１１０と更なるグランド層１１６との間に、誘電体材料として設けられ得るものであるラジエータ基板層１１４が置かれている。グランド層１１６の下のロジック層１１８が、デジタル回路及びＤＣ電力分配を含むことができる。ロジック層１１８はキャリア層１２０の上に置かれることができる。
【0013】
実施形態において、パッチ層１０６とグランド層１１０とでパッチアンテナを提供する。アンテナからのフリンジング場が放射を担う。アンテナのエッジのフリンジング電界が同相で足し合わさってアンテナの放射を作り出す。パッチアンテナ上で電流が同相で足し合わさり、そして、反対方向の等しい電流がグランドプレーン上にあり、それは放射を打ち消すものである。アンテナ放射は、有利な電圧分布によるものであるフリンジング場から生じる。すなわち、放射は、電流ではなく電圧によって生じる。パッチアンテナは電圧ラジエータと見なすことができる。実施形態において、パッチ１０６とグランド層１１０との間のアクティブ領域内にＭＭＩＣ１０２が位置する。
【0014】
グランド層１１６からパッチラジエータ１０６への接続を第１のビア１２２が提供し、ロジック層１１８からＭＭＩＣ１０２への接続を第２のビア１２４が提供する。実施形態例において、複数のビアがＭＭＩＣ１０２に接続される。
【0015】
実施形態において、コンポーネントモジュール１２６が、例えば抵抗、インダクタ、及び／又はキャパシタ（ＲＬＣ）のような受動コンポーネントなどの、様々な回路コンポーネントを含むことができ、それをロジック層１１８の近傍に設けることができる。理解されることには、当業者に知られた多様な回路コンポーネントがコンポーネントモジュール１２６の一部を形成することができる。
【0016】
実施形態において、ＭＭＩＣ１０２はベアダイコンポーネントを有し、例えば、ＭＭＩＣはパッケージ（封入体）を含まず、このことは、ＭＭＩＣに必要な面積及び高さを大幅に減少させる。ＭＭＩＣ１０２は、ワイヤボンドの代わりに、印刷されたベース接続を有してもよい。
【0017】
図１Ｂは、図１のロジック層１１８の層及び層厚さの例を示しており、図１Ｃは、図１のラジエータ１００例の層厚さの例を示している。分かるように、図示した実施形態では、ラジエータ例１００の総厚は約０．０８６インチ（２．２ｍｍ）よりも小さい。この厚さは、既知の如何なるラジエータよりも小さい。実施形態において、上述のラジエータ実施形態を有するアレイは、２．０ｋｇ／ｍ２よりも小さい重量を持つことができる。容易に理解されることには、このような軽い重量は、例えば、宇宙ベースのレーダ及び航空機搭載レーダを含む重量クリティカルな用途において非常に望ましい。従来のアレイでこのような低い重量密度を持つものは知られていない。
【0018】
理解されることには、図示した実施形態中のＴＬＹ－５は、使用可能な約２．２程度の誘電率を持つラミネート層材料の一例として、ＴＡＣＯＮＩＣ社からのＴＬＹ－５を指す。好適なラミネートは、ガラス繊維織物で強化されたガラス充填ＰＴＦＥ複合材を有することができる。低重量の要求のために材料は低密度であるべきである。
【0019】
図２は、図１のラジエータ１００の一部を形成することができる回路２００の一例を示している。第１の領域２０２が、例えば図１に示したパッチラジエータ１００のキャビティ１０４内のＭＭＩＣ１０２などのＭＭＩＣのための、キャビティ内へのビアインタフェースを提供する。図示した実施形態では、４ポートアセンブリ２０２がマイクロ波ＰＷＢからパッチ領域内まで４本の伝送線路を持ち込んでいる。これらは、２つの偏波の送信及び受信を表す。ＲＸポートは、ラジエータフィードに接続する前に、２ポートのＬＮＡ２１０を通り抜けてからＲＦスイッチ２０８、２０９に至る。ＴＸポートはＲＦスイッチに直接接続する。実施形態例において、ビアインタフェースは４つのビアを含む。第１及び第２の接続２０４、２０６が、Ｖ偏波及びＨ偏波を含むことができるものである例えば図１のパッチアンテナ１０２などのパッチアンテナへのインタフェースを提供する。ＲＦスイッチ２０８、２０９は、ラジエータの送信動作と受信動作との間で選択を行うように制御される。ＬＮＡ２１０は、受信モードにおいてスイッチ２０８、２０９を介して選択的にパッチアンテナに結合されることができる。送信モードでは、パワーアンプ（図示せず）からの信号が、空気中への送信のために、スイッチ２０８、２０９を介してパッチアンテナに送られる。当該ラジエータは、キャビティ内でのモードサプレッションを含み得る。モードサプレッション構成の例は、キャビティ内の短絡ポスト、ＭＭＩＣ回路の上の薄い吸収体層、ＰＣＢ上の吸収体ブロック、ＭＭＩＣ離隔距離の増加、増幅器利得の制限、及びこれらに類するものを含み得る。
【0020】
図３は、アレイから取り外して示されているラジエータのタイル又はサブアレイ３０２の中に上述のラジエータ実施形態例を有した、説明のためのアレイ３００を示している。理解されることには、ラジエータの実施形態は、多種多様なアンテナアレイに使用されることができる。
【0021】
反応場アレイの実施形態例は、インテグレートされたベアダイＭＭＩＣを備えたラジエータを含むことができる。実施形態において、ＭＭＩＣ内の回路は、例えばパッチラジエータで必要なリアルエステートを制限するために比較的単純であり得る。一部のラジエータ実施形態は、表面実装技術（ＳＭＴ）適合であり、既知のＰＣＢレイアウトプロセスにインテグレートされることができる。
【0022】
理解されることには、上述のラジエータ実施形態は、例えばＸバンドからＫｕバンドのフェーズドアレイなどの従来のラジエータと比較して、フェーズドアレイの大幅な軽量化を達成する。このような軽量化は、ウェアラブルなセンサ及び通信、望ましい航空機センサ、新しいクラスの宇宙ベースのアレイ、レーダ、ＣｕｂｅＳＡＴ、及びナノＳＡＴを可能にする。
【0023】
理解されることには、ラジエータの実施形態に関して、ここでは時々、特定のアレイ形状及び／又はサイズ（例えば、特定数のアンテナ素子）を持つアレイアンテナ、又は特定数のアンテナ素子で構成されるアレイアンテナを参照している。しかしながら、当業者が理解することには、ここに記載される概念、回路、及び技術は、様々なサイズ、形状、及びタイプのアレイアンテナに適用可能である。
【0024】
従って、ここで提供される説明は、保護を求める概念、システム、及び回路を、実質的に正方形又は長方形の形状を持つアンテナアレイであって、各々が実質的に正方形又は長方形の形状を持つａ個の素子を有するアレイアンテナの文脈で記述するが、当業者が理解することには、当該概念は、他のサイズ及び形状のアレイアンテナ、並びに多様な異なるサイズや形状を持つアンテナ素子にも等しく適用される。
【0025】
また、ここでは時々、特定の周波数での動作向けに構成された特定のタイプ、サイズ、及び／又は形状のアンテナ素子を含むアレイアンテナを参照する。当業者が理解することには、当然ながら、他のアンテナ形状も使用することができ、また、ＲＦ周波数レンジ内の任意の周波数での動作のために１つ以上のアンテナ素子のサイズを選択することができる。
【0026】
これまた理解されるべきことには、アンテナ素子は、例えば長方形、円形正方形、三角形（例えば、正三角形又は二等辺三角形）、及びスパイラル構成などの周期的な格子配置（又は構成）、並びに、任意の形状の格子配置を含んだ非周期的又は他の幾何学的な配置を含め、複数の異なるアンテナ素子格子配置のうちのいずれかを有して提供されることができる。
【0027】
図４は、キャビティ内で高次モードサプレッションを達成するように配置された短絡ポスト４０２を有するキャビティ４００の一例を示している。図示した実施形態において、キャビティ４００は、底部グランドプレーンと見なし得る第１のグランドプレーン４０４と、頂部グランドプレーンと見なし得る第２のグランドプレーン４０６とを含んでいる。キャビティ４００は、当該キャビティのエッジで導電性の壁４０８によって画成されている。誘電体層４１４を含むＰＣＢ４１２の表面上にＩＣ４１０がマウントされている。図示した実施形態では、マイクロストリップフィードライン４１６がＩＣ４１０に接続されている。短絡ポスト４０２は、第１のグランドプレーン４０４から、めっきスルーホール又はビア４１８によって、キャビティ４００内に延びている。
【0028】
図５は、一例の２×２ユニットセルを持つマイクロ波プリント回路基板（ＰＣＢ）５００の例を示しており、それ故に、破線で示す４つのユニットセル５０２ａ－５０２ｄがある。図４に示したように、ＰＣＢは、導電性の壁で取り囲まれたキャビティ内に配置されることができる。ＰＣＢは、多数のＩＣ並びに例えばキャパシタ及び抵抗などのコンポーネントを含む。ユニットセル５０２の交点に第１のＩＣ５０４が位置している。ＩＣは、特定の用途のニーズを満たすのに適した任意の実用デバイスを含み得る。特定の一実施形態において、第１のＩＣ５０４は、例えばスイッチ並びにパワーアンプ及び／又は低雑音増幅器に結合された、例えば４－１ビームフォーマなどのビームフォーマデバイスを有する。様々な位置に一連のめっきスルーホール５０６が示されている。ここで更に詳しく説明するように、短絡ポスト（図示せず）を様々な位置に配置することで高次モードカップリングを抑制することができる。
【0029】
図６Ａは、モードサプレッションなしのキャビティ内のＰＣＢについてシミュレーションした電界６００を示している。見て取れるように、幾つかの領域６０２で高次モードカップリングが存在する。図６Ｂは、例えば図５に示したＰＣＢなど、一連の短絡ポストによって高次モードサプレッションが提供されるキャビティ内のＰＣＢについてシミュレーションした電界を示している。図示した実施形態では、隣接するユニットセルのアイソレーションについて３０ｄＢの改善が示されている。図示したモードサプレッション例では、電界を発生するＩＣ又は他の発生源を取り囲む８個のレシーバ６０４が存在する。所望の高次モードサプレッションを達成するために、ユニットセルのエッジに短絡ポスト６０６が配置されている。
【0030】
実施形態において、高次モードカップリングを抑圧するための短絡ポストを配置するために、カットオフ境界が使用される。そのようなカップリングモードは、インピーダンス不整合、分散、増幅器発振、及び乏しいアイソレーションを含む予期しない電気的な問題の原因となる。これらの問題は、キャビティモードがしばしば考慮されず、正確にモデル化するのが難しいために発生する。結果として、これらのモードは、それ以外の点では高価で注意深く設計された回路に侵入し、しばしば許容できない電気性能を生み出す。
【0031】
高次モードカップリングに対処するための従前の試みは、マイクロ波ＰＣＢアセンブリに薄い吸収体層を挿入するもの、吸収体ブロックを導入するもの、マイクロ波とＭＭＩＣとの間の隔たりを増加させるもの、及び増幅器利得を低下させるものを含む。これらの方法は幾分の性能向上を提供し得るが、決定論的ではない試行錯誤の方法であるという点で欠点を持つ。結果として、複雑なマイクロ波回路は、設計及び製造のサイクルを遅らせるカップリング問題に遭遇することが多い。吸収体ブロックは、クリティカルな回路に損失を導入してしまうことがあり、かなりのユニット間バラつきを有し、また、完全には効果的ではないことがある。
【0032】
クリティカルなＭＭＩＣ間の隔たりを増加させることは一般的に、限られたリアルエステートのために高周波又は高度な回路では実用的でなく、新たな過密ＰＣＢレイアウト状態を生み出し、常に効果的であるわけではない。増幅器利得を低下させることは、システム全体の性能を低下させ、製造上の欠陥のリスクを高め、性能向上を制限してしまう。
【0033】
高次モードサプレッションの実施形態例は、意図したＴＥＭ伝播への影響は最小限でカップリングを抑制する。実施形態において、短絡ポストは、ＰＣＢレイアウトプロセスに容易にインテグレートすることができる表面実装技術（ＳＭＴ）を用いて形成される。
【0034】
実施形態において、高次キャビティモードを特定するために、ＦＥＭ（有限要素法）全波ソルバーを用いてＰＣＢ設計が分析される。キャビティの全体サイズが、低損失カップリング機構を形成するモード組成を決定する。導電性の短絡ポストは、意図するマイクロストリップＴＥＭ場への影響は殆どなしにキャビティモードカップリングを断ち切る。
【0035】
短絡ポスト又は接地ポストを用いてユニットセルの周囲にエッジ壁を作り出すことにより、より小さい有効ユニットセルが生成され、それにより、キャビティの最小共振周波数が高められる。一般に、短絡ポストによって作り出される“壁”は連続である必要はない。実施形態において、より詳しく後述するように、壁は隙間を持つことができる。この隙間のサイズが、許されるユニットセル間カップリングを決定する。短絡ポストをユニットセル内に配置することで、高次共鳴モードを抑圧するだけでなく、反応場による直接的なポイント・ツー・ポイントカップリングに対処することができる。
【0036】
図７は、ユニットセルの周囲にぐるりと一連の短絡ポスト７０２を有するユニットセル７００の一例を示している。図示した実施形態において、キャビティ７０４は中央短絡ポスト７０６を含んでいる。キャビティ７０４の各側面は、短絡ポスト７０２が配置されない隙間７０８を含むことができる。隙間７０８は、所望レベルのモードサプレッションを達成するように寸法決めされるべきである。キャビティ７０４は、例えば同軸接続用のポートなどのコネクタ７１０を含むことができる。
【0037】
図８は、高次モードサプレッションのための一連の短絡ポスト８０２を有するＰＣＢ８００のレイアウトの一例を示している。図示した実施形態では、２×２ユニットセルＵ１、Ｕ２、Ｕ３、Ｕ４構造が画成されている。ＰＣＢ８００上に、ＳＭＴ ＩＣを有し得るものであるＭＭＩＣ８０４が多数配置されている。出力ポート８０６がＰＣＢ８００の外部接続を提供し得る。トレース８０８がＭＭＩＣを相互接続している。
【0038】
図示した実施形態において、短絡ポスト８０２は、ユニットセルのセット間のリークを防止するために、より小さい有効キャビティを作り出す“たるんだ”円を形成するように配置されている。実施形態において、短絡ポスト８０２は、ＩＣ８０４の周りに概して円形の編隊を提供する。実施形態において、寸法Ａとして示している短絡ポスト８０２間の間隔は、およそλ／５である。実施形態において、λ／５というモードサプレッションピン間隔は、ユニットセル間に３０ｄＢのアイソレーションを達成する。コンポーネント及びマイクロストリップトレースの周囲にピンを配置しなければならない実際の回路には、λ／５以下の間隔ルールが適用され得る。
【0039】
ユニットセル内の短絡ポスト８０２は、低次／帯域内モード場構造をサポートしない境界条件を作り出すことによって２×２ユニットセル構造内のカップリングを抑制するとともに、例えばチップインタフェースや、出力への移行部といった、高いカップリングのポイント同士の間の見通し線を遮ることによって直接的な反応場カップリングを防止する。短絡ポスト８０２は、任意の好適技術を用いて形成されることができる。
【0040】
図９Ａ及び図９Ｂに示す一実施形態において、短絡ポストは、スタッドバンプを形成するためのワイヤボンディングシステムを用いて形成される。キャピラリーと呼ばれることがある針状のツール９０２を通してワイヤ９００が供給される。ワイヤ９００に高電圧の電荷を与えることで、キャピラリー９０２の先端にあるワイヤを溶かす。溶けた金属の表面張力により、ワイヤ９００の先端がボール９０４の形になる。ボール９０４はすぐに固化し、キャピラリー９０２が、典型的に１２５°Ｃ以上に加熱されるものであるチップの表面まで降下される。そして、マシンがキャピラリー９０２上に押し下がり、付属のトランスデューサで超音波エネルギーを印加する。熱、圧力、及び超音波エネルギーの組み合わせが、金属ボールとチップの表面との間の溶接を生み出す。スタッドバンプと呼び得る一連のボールを互いの上に積み重ねることができる。スタッドバンプは、特定の用途の要求を満たすように実用的な任意の寸法を有して形成されることができる。実施形態において、スタッドバンプは５ミル程度の直径を持つことができる。
【0041】
図１０は、本発明の実施形態例に従った、キャビティ内に高次モードサプレッションを提供するための一連のステップの一例を示している。ステップ１０００にて、ＰＣＢを収容するキャビティの寸法が受け取られる。寸法例は、キャビティの長さ、幅、及び高さを含む。実施形態において、キャビティは導電性の壁によって画成される。ステップ１００２にて、ＰＣＢのレイアウトが受け取られる。例えば、レイアウトは、ＰＣＢ上のＩＣ、コンポーネント、及びこれらに類するものの位置を含むことができる。ステップ１００４にて、短絡ポストの位置が決定される。ステップ１００６にて、所望の高次モードサプレッションを提供すべく、決定された位置に短絡ポストが形成される。
【0042】
実施形態の理解を容易にするために、例えば“垂直”、“上”、“下”、“下側”、“上側”、“左”、“右”、及びこれらに類するものなどの相対語が使用されることがあるが、そのような用語は、請求項に係る発明の範囲を何ら限定するものではない。これらの用語は、及び如何なる類似の相対語も、何らかの限定として解釈されるべきでなく、むしろ、本発明の実施形態を記述する際の便宜上の用語として解釈されるべきである。
【0043】
ここに記載された概念、システム、回路、及び技術の少なくとも一部の実施形態の用途は、以下に限られないが、軍事及び非軍事（すなわち民生）の用途を含み、それらは、以下に限られないが、船舶ベースの、空中（例えば、飛行機、ミサイル、又は無人航空機（ＵＡＶ））の、並びに宇宙及び衛星の用途を含む多種多様な用途向けのレーダシステム、電子戦（ＥＷ）システム、及び通信システムを含む。従って、理解されるべきことには、ここに記載された回路は、レーダシステム又は通信システムの一部として使用されることができる。
【0044】
本発明の例示的な実施形態を説明したが、当業者にもはや明らかになることには、それらの概念を組み込んだ他の実施形態も使用され得る。ここに含まれる実施形態は、開示された実施形態に限定されるべきでなく、むしろ、添付の特請求項の精神及び範囲によってのみ限定されるべきである。ここで引用される全ての刊行物及び参考文献は、それらの全体にてここに明示的に援用される。
【0045】
ここに記載した複数の異なる実施形態の要素を組み合わせて、具体的には上述していない他の実施形態を形成してもよい。単一の実施形態の文脈で説明されたものである様々な要素がまた、別々に又は何らかの好適なサブコンビネーションで提供されてもよい。ここでは具体的に記載されていない他の実施形態も、以下の請求項の範囲内にある。
【図1】
【図1A】
【図1B】
【図1C】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9A】
【図9B】
【図10】