特許 7529489 発光素子を制御する画素回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-29

(45)【発行日】2024-08-06

(54)【発明の名称】発光素子を制御する画素回路

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20240730BHJP

   G09G 3/20 20060101ALI20240730BHJP

【ＦＩ】

G09G3/3233

G09G3/20 624B

G09G3/20 611H

G09G3/20 642A

G09G3/20 680G

【請求項の数】 9

(21)【出願番号】P 2020150873

(22)【出願日】2020-09-08

(65)【公開番号】P2021105705

(43)【公開日】2021-07-26

【審査請求日】2023-09-01

(31)【優先権主張番号】P 2019236986

(32)【優先日】2019-12-26

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】303018827

【氏名又は名称】Ｔｉａｎｍａ Ｊａｐａｎ株式会社

(73)【特許権者】

【識別番号】520272868

【氏名又は名称】武漢天馬微電子有限公司

(74)【代理人】

【識別番号】110001678

【氏名又は名称】藤央弁理士法人

(72)【発明者】

【氏名】河内 玄士朗

【審査官】公文代 康祐

(56)【参考文献】

【文献】特開２００５－２５７８７８（ＪＰ，Ａ）

【文献】特開２０１４－１０９７０７（ＪＰ，Ａ）

【文献】特開２００４－１２６１３９（ＪＰ，Ａ）

【文献】特開２０１０－２２４５３１（ＪＰ，Ａ）

【文献】特開２００８－１５１９６３（ＪＰ，Ａ）

【文献】特開２０１２－０１４１３６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０３１１６８２（ＵＳ，Ａ１）

【文献】中国特許出願公開第１０９４４８６３７（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／００－ ３／０８

Ｇ０９Ｇ ３／１２－ ３／１６

Ｇ０９Ｇ ３／１９－ ３／２６

Ｇ０９Ｇ ３／３０－ ３／３８

Ｈ０５Ｂ ３３／００－３３／２８

Ｈ０５Ｂ ４４／００

Ｈ０５Ｂ ４５／６０

Ｈ１０Ｋ ５０／００－９９／００

Ｈ０１Ｌ ２１／７８

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

発光素子の駆動電流を制御する画素回路であって、
前記発光素子に駆動電流を供給する、駆動トランジスタと、
前記駆動電流を示すデータ信号が通過する、第１スイッチトランジスタと、
前記第１スイッチトランジスタからの信号を受け、前記駆動トランジスタのゲートに与える電圧を保持する保持容量と、
前記保持容量が保持する電圧を補正するように動作する第２スイッチトランジスタと、
前記駆動トランジスタのドレインと接続された電極と、所定電位が与えられる電極と、を含む第１容量と、
前記保持容量と並列に接続された抵抗と、
下層電極と、上層電極と、前記下層電極と前記上層電極との間の誘電膜と、を含み、
前記保持容量は、前記下層電極の一部と、前記上層電極の一部と、前記下層電極の一部と前記上層電極の一部との間の前記誘電膜の部分と、を含み、
前記抵抗は、前記誘電膜における、前記下層電極のエッジと前記上層電極の前記エッジをオーバハングする部分との間の部分に構成されている、画素回路。

【請求項2】

発光素子の駆動電流を制御する画素回路であって、
前記発光素子に駆動電流を供給する、駆動トランジスタと、
前記駆動電流を示すデータ信号が通過する、第１スイッチトランジスタと、
前記第１スイッチトランジスタからの信号を受け、前記駆動トランジスタのゲートに与える電圧を保持する保持容量と、
前記保持容量が保持する電圧を補正するように動作する第２スイッチトランジスタと、
前記駆動トランジスタのドレインと接続された電極と所定電位が与えられる電極とを有する可変容量である、第１容量と、
を含む、画素回路。

【請求項3】

発光素子の駆動電流を制御する画素回路であって、
前記発光素子に駆動電流を供給する、駆動トランジスタと、
前記駆動電流を示すデータ信号が通過する、第１スイッチトランジスタと、
前記第１スイッチトランジスタからの信号を受け、前記駆動トランジスタのゲートに与える電圧を保持する保持容量と、
前記保持容量が保持する電圧を補正するように動作する第２スイッチトランジスタと、
前記駆動トランジスタのドレインと接続された電極と、所定電位が与えられる電極と、を含む第１容量と、
前記駆動トランジスタへの電流の供給をＯＮ／ＯＦＦする第３スイッチトランジスタと、
前記駆動トランジスタのゲートに第１リセット電位を供給する第４スイッチトランジスタと、
前記駆動トランジスタと前記発光素子との間において、前記発光素子への電流の供給をＯＮ／ＯＦＦする第５スイッチトランジスタと、
前記発光素子のアノードに第２リセット電位を与える第６スイッチトランジスタと、
を含む、画素回路。

【請求項4】

請求項１、２又は３に記載の画素回路であって、
前記第１容量の容量値を前記保持容量の容量値で割った値は２以上である、
画素回路。

【請求項5】

請求項２又は３に記載の画素回路であって、
前記保持容量と並列に接続された抵抗をさらに含む、
画素回路。

【請求項6】

請求項１又は５に記載の画素回路であって、
前記保持容量の容量値と前記抵抗の抵抗値との積は０．１秒以上であり、
前記第１容量の容量値を前記保持容量の容量値で割った値は２以上である、
画素回路。

【請求項7】

請求項１、２又は３に記載の画素回路であって、
前記第１容量は、半導体膜上に絶縁層と金属層を積層して構成される、Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ型の容量である、
画素回路。

【請求項8】

請求項１、２又は３に記載の画素回路であって、
前記第１スイッチトランジスタと前記第２スイッチトランジスタとは、同時にＯＮとなり、
前記第２スイッチトランジスタがＯＮであるとき、前記第２スイッチトランジスタは前記駆動トランジスタをダイオード接続状態にし、
前記保持容量に蓄積される電荷は、前記ダイオード接続状態の駆動トランジスタのチャネルを介して供給される、
画素回路。

【請求項9】

請求項１、２、又は３に記載の画素回路であって、
前記第１容量は、
前記駆動トランジスタのドレインと同一の半導体膜に含まれる下層電極と、
前記下層電極の上に積層された絶縁膜及び上層電極と、を含む、
画素回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、発光素子を制御する画素回路に関する。

【背景技術】

【0002】

ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）素子は電流駆動型の自発光素子であるため、バックライトが不要となる上に、低消費電力、高視野角、高コントラスト比が得られるなどのメリットがあり、フラットパネルディスプレイの開発において期待されている。

【0003】

アクティブマトリックス（ＡＭ）タイプのＯＬＥＤ表示装置は、画素を選択するトランジスタと、画素に電流を供給する駆動トランジスタとを含む。ＯＬＥＤ表示装置におけるトランジスタは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であり、一般に、ＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－ｓｉｌｉｃｏｎ）ＴＦＴが使用される。

【0004】

ＴＦＴは、閾電圧や電荷移動度にばらつきを持っている。駆動トランジスタは、ＯＬＥＤ表示装置の発光強度を決定するので、こうした電気特性にばらつきがあると、問題となる。そこで、一般のＯＬＥＤ表示装置には、駆動トランジスタの閾値電圧のバラツキや変動を補正する補正回路が実装される。

【0005】

ＯＬＥＤ表示装置において、残像が発生することがあり、この現象はイメージリテンションと呼ばれる。例えば、黒と白の市松模様を特定の時間表示した後に、画面全体で中間階調を表示しようとすると、異なる階調の市松模倣の残像がしばらく表示される。

【0006】

これは、駆動トランジスタが持つ履歴効果に起因する。履歴効果とは、電界効果型トランジスタにおいて、ゲートソース間の電圧が、高い電圧から低い電圧へ変化したときのドレイン電流と、低い電圧から高い電圧へ変化したときのドレイン電流が、それぞれ異なる現象を指す。

【0007】

つまり黒から中間階調に切替えたときのドレイン電流と、白から中間階調に切替えたときのドレイン電流が異なるため、ＯＬＥＤ表示装置の発光強度に違いが生じる。また、このドレイン電流の違いが数フレーム以上にわたって続くため、残像として視認されるのである。こうしたドレイン電流の振舞いを、履歴効果による電流過渡応答特性と呼ぶ。

【先行技術文献】

【特許文献】

【0008】

【文献】米国特許出願公開第２０１６／０１６５７００号

【文献】米国特許出願公開第２００９／０１１５７０３号

【文献】米国特許出願公開第２０１０／０３０９１７４号

【発明の概要】

【発明が解決しようとする課題】

【0009】

黒と白の市松模様を表示したあとのイメージリテンションによる残像は、黒であった部分が相対的に暗い場合と、黒であった部分が相対的に明るい場合がある。イメージリテンションは、駆動ＴＦＴの履歴効果による電流過渡応答特性と、画素回路による駆動ＴＦＴの閾値電圧補正の特性に起因する。したがって、画素回路においてイメージリテンションを低減できる技術が望まれる。

【課題を解決するための手段】

【0010】

本開示の一態様は、発光素子の駆動電流を制御する画素回路である。画素回路は、前記発光素子に駆動電流を供給する、駆動トランジスタと、前記駆動電流を示すデータ信号が通過する、第１スイッチトランジスタと、前記第１スイッチトランジスタからの信号を受け、前記駆動トランジスタのゲートに与える電圧を保持する保持容量と、前記保持容量が保持する電圧を補正するように動作する第２スイッチトランジスタと、前記駆動トランジスタのドレインと接続された電極と、所定電位が与えられる電極と、を含む第１容量と、を含む。

【発明の効果】

【0011】

本開示の一態様によれば、表示装置におけるイメージリテンションを抑制できる。

【図面の簡単な説明】

【0012】

【図1】表示装置であるＯＬＥＤ表示装置の構成例を模式的に示す。

【図2A】ネガ型残像の例を模式的に示す。

【図2B】図２Ａに示す表示画像の変化に対応する副画素の駆動電流の変化を示す。

【図3A】ポジ型残像の例を模式的に示す。

【図3B】図３Ａに示す表示画像の変化に対応する副画素の駆動電流の変化を示す。

【図4】ＯＬＥＤ表示装置におけるイメージリテンションと、駆動ＴＦＴの特性及び画素回路のデータ信号補正作用との関係を説明するためのグラフを示す。

【図5】本実施形態に係る画素回路の構成例を示す。

【図6】１フレーム期間において、図５に示す画素回路を制御する信号のタイミングチャートを示す。

【図7】保持容量Ｃｓｔの容量値と抵抗Ｒｓｔの抵抗値との積である時定数τｓｔと、残像強度との関係のシミュレーション結果を示す。

【図8A】容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値と、残像強度との関係のシミュレーション結果を示す。

【図8B】容量Ｃｐの値が保持容量Ｃｓｔの値より大きい場合のノードＮ１の電圧波形を示す。

【図8C】容量Ｃｐの値が保持容量Ｃｓｔの値より小さい場合のノードＮ１の電圧波形を示す。

【図9】抵抗Ｒｓｔの異なる抵抗値における、残像強度の時間変化のシミュレーション結果を示す。横軸は時間を示し、縦軸は残像強度を示す。

【図10】抵抗Ｒｓｔによる、フレーム内輝度変動を模式的に示す。

【図11】フリッカ強度Ｆと時定数τｓｔとの関係のシミュレーション結果を示す。

【図12】容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値、時定数τｓｔ、及び残像強度の関係のシミュレーション結果を示す。

【図13】容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値、時定数τｓｔ、及びフリッカ強度の関係のシミュレーション結果を示す。

【図14】フリッカ強度が０．５以内となる条件において、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値、時定数τｓｔ、及び残像強度の関係のシミュレーション結果を示す。

【図15】保持容量Ｃｓｔ及び抵抗Ｒｓｔを含む構造部を模式的に示す平面図である。

【図16】図１５におけるＸＶＩ－ＸＶＩ切断線での断面構造を模式的に示す。

【図17】画素回路における、保持容量Ｃｓｔ、容量Ｃｐ及び抵抗Ｒｓｔを含む部分の模式的な平面図を示す。

【図18】図１７におけるＸＶＩＩＩ－ＸＶＩＩＩ切断線での断面構造を模式的に示す。

【図19】容量Ｃｐの構成例を示す。

【図20】画素回路における、保持容量Ｃｓｔ、容量Ｃｐ及び抵抗Ｒｓｔを含む部分の模式的な平面図を示す。

【図21】図２０におけるＸＸＩ－ＸＸＩ切断線での断面構造を模式的に示す。

【図22】画素回路の他の構成例を示す。

【図23】可変容量と引き出し配線を含む画素の平面パターンを示す。

【図24】図２３におけるＸＸＩＶ－ＸＸＩＶ切断線での断面図である。

【図25】可変容量の電圧－容量特性の一例を示す。

【発明を実施するための形態】

【0013】

以下において、図面を参照して実施形態を具体的に説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

【0014】

以下において、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置のように、駆動電流により発光する発光素子を使用する発光型表示装置における、駆動電流制御を改善するための技術を開示する。より具体的には、発光型表示装置におけるイメージリテンションを抑制する技術を開示する。

【0015】

［表示装置構成］
図１は、表示装置であるＯＬＥＤ表示装置１０の構成例を模式的に示す。ＯＬＥＤ表示装置１０は、ＯＬＥＤ素子（発光素子）が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００と、有機発光素子を封止する封止基板２００と、ＴＦＴ基板１００と封止基板２００とを接合する接合部（ガラスフリットシール部）３００を含んで構成されている。ＴＦＴ基板１００と封止基板２００との間には、例えば、乾燥窒素などの不活性ガスが封入されており、接合部３００により封止されている。

【0016】

ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査回路１３１、１３２、ドライバＩＣ１３４、デマルチプレクサ１３６が配置されている。ドライバＩＣ１３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１３５を介して外部の装置と接続される。走査回路１３１、１３２はＴＦＴ基板１００の走査線を駆動する。

【0017】

ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。ドライバＩＣ１３４は、走査回路１３１、１３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ１３４は、デマルチプレクサ１３６に、データ信号を与える。

【0018】

デマルチプレクサ１３６は、ドライバＩＣ１３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ１３６は、ドライバＩＣ１３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ１３４の出力ピン数のｄ倍のデータ線を駆動する。

【0019】

表示領域１２５は、複数のＯＬＥＤ素子（画素）及び複数の画素それぞれの発光を制御する複数の画素回路を含む。カラーＯＬＥＤ表示装置において、各ＯＬＥＤ素子は、例えば、赤、青又は緑のいずれかの色を発光する。複数の画素回路は、画素回路アレイを構成する。

【0020】

後述するように、各画素回路は、駆動ＴＦＴ（駆動トランジスタ）と、駆動ＴＦＴの駆動電流を決める信号電圧を保持する保持容量を含む。データ線が伝送するデータ信号は、補正されて保持容量に蓄積される。保持容量の電圧は、駆動ＴＦＴのゲート電圧（Ｖｇｓ）を決定する。補正されたデータ信号が駆動ＴＦＴのコンダクタンスをアナログ的に変化させ、発光階調に対応した順バイアス電流をＯＬＥＤ素子に供給する。

【0021】

［イメージリテンション］
本明細書のＯＬＥＤ表示装置１０は、イメージリテンションによる残像を抑制する構成を画素回路に含める。例えば白と黒の市松模様の固定パターンをＯＬＥＤ表示装置１に表示させた後、表示画像を中間階調の画像に切り替えると、固定パターンに対応する残像がしばらく表示される。

【0022】

残像強度や残存時間は、固定パターンの表示時間（ストレス時間）に依存し、時間経過により消失する。イメージリテンションによる残像は、固定パターンと逆の明暗を示す（逆極性の）ネガ方と、固定パターンと同一の明暗を示す（同一極性の）ポジ方とが存在する。

【0023】

図２Ａは、ネガ型残像の例を模式的に示す。ＯＬＥＤ表示装置１０は、特定の時間、市松模様の初期画像２５１の表示した後（固定パターンストレスの後）、全域が中間階調の目的画像２５５を表示しようとする。しかし、イメージリテンションによる残像２５３が、目的画像２５５の代わりに表示される。残像２５３は、異なる中間階調の市松模様である。

【0024】

残像２５３における明暗のパターンは、初期画像２５１における明暗のパターンの逆となっている。つまり、残像２５３における明るい部分は、初期画像２５１における黒の部分と一致し、残像２５３における暗い部分は、初期画像２５１における白の部分と一致している。

【0025】

図２Ｂは、図２Ａに示す表示画像の変化に対応する副画素の駆動電流の変化を示す。駆動電流はＯＬＥＤ素子に流れる電流であり、駆動電流が大きい程ＯＬＥＤ素子の輝度が高くなる。図２Ｂにおいて、横軸は時間を示し、縦軸は駆動電流を示す。電流Ｉ１は、黒から中間階調に変化する副画素の駆動電流を示す。電流Ｉ２は、白から中間階調に変化する副画素の駆動電流を示す。

【0026】

時刻Ｔ０において、副画素へのデータ信号が、初期画像２５１の値から目的画像２５５の値に切り替わる。黒を表示していた副画素の駆動電流Ｉ１は、目的の駆動電流Ｉ７を超えて増加した（オーバーシュート）後、目的の駆動電流Ｉ７に向かって漸減する。反対に、白を表示していた副画素の駆動電流Ｉ２は、目的の駆動電流Ｉ７を超えて減少した後（アンダーシュート）、目的の駆動電流Ｉ７に向かって漸増する。

【0027】

ここで、残像強度ＩＲを以下のように定義する。
残像強度ＩＲ＝２．０×（Ｉ１－Ｉ２）／（Ｉ１＋Ｉ２）
図２Ａ及び２Ｂに示すネガ型残像において、残像強度ＩＲは正である。

【0028】

図３Ａは、ポジ型残像の例を模式的に示す。ＯＬＥＤ表示装置１０は、特定の時間、市松模様の初期画像（固定画像）２５１を表示した後（固定パターンストレスの後）、全域が中間階調の目的画像２５５を表示しようとする。しかし、イメージリテンションによる残像２５７が、目的画像２５５の代わりに表示される。残像２５３は、異なる中間階調の市松模様である。

【0029】

残像２５７における明暗のパターンは、初期画像２５１における明暗のパターンと対応している。つまり、残像２５７における明るい部分は、初期画像２５１における白の部分と一致し、残像２５７における暗い部分は、初期画像２５１における黒の部分と一致している。

【0030】

図３Ｂは、図３Ａに示す表示画像の変化に対応する副画素の駆動電流の変化を示す。図３Ｂにおいて、横軸は時間を示し、縦軸は駆動電流を示す。電流Ｉ１は、黒から中間階調に変化する副画素の駆動電流を示す。電流Ｉ２は、白から中間階調に変化する副画素の駆動電流を示す。

【0031】

時刻Ｔ０において、副画素（画素回路）へのデータ信号が、初期画像２５１の値から目的画像２５５の値に切り替わる。黒を表示していた副画素の駆動電流Ｉ１は、目的の駆動電流Ｉ７より小さい値まで急激に増加した後、目的の駆動電流Ｉ７に向かって漸増する。反対に、白を表示していた副画素の駆動電流Ｉ２は、目的の駆動電流Ｉ７より大きい値まで急激に減少した後、目的の駆動電流Ｉ７に向かって漸減する。図３Ａ及び３Ｂに示すポジ型残像において、残像強度ＩＲは負である。

【0032】

イメージリテンションの主原因は駆動ＴＦＴの過渡応答特性であり、画素回路（ＴＦＴ基板）の駆動ＴＦＴの閾値電圧の補正作用により、イメージリテンション（残像）がネガ型となるかポジ型となるかが決まる。以下に、イメージリテンションと、駆動ＴＦＴの特性及び画素回路のデータ信号補正作用との関係を具体的に説明する。

【0033】

図４は、ＯＬＥＤ表示装置１０におけるイメージリテンションと、駆動ＴＦＴの特性及び画素回路のデータ信号補正作用との関係を説明するためのグラフを示す。図４のグラフにおいて、横軸は時間を示し、縦軸はＯＬＥＤ素子に供給される駆動電流を示す。ドライバＩＣ１３４は、フレーム毎に、画素回路に新たなデータ信号を書き込む。画素回路は、ドライバＩＣ１３４からのデータ信号（電圧）において駆動ＴＦＴの閾値電圧の補正（Ｖｔｈ補正）を行い、保持容量に蓄積する。

【0034】

図４の例において、ドライバＩＣ１３４は、時刻Ｔ０において、画素回路に与えるデータ信号を、黒のデータ信号から中間階調のデータ信号に変化させる。その後、フレーム毎に中間階調のデータ信号を画素回路に書き込む。画素回路は、Ｖｔｈ補正を行ったデータ信号（電圧）を、保持容量に蓄積する。

【0035】

線３０１は、駆動ＴＦＴの黒から中間階調への過渡応答特性（Ｖｔｈ補正なし）を示す。駆動ＴＦＴの過渡応答特性３０１は、時刻Ｔ０において黒の値から増加して中間階調の目標の電流値３１１をオーバーシュートし、その後、漸減して目標の電流値３１１に近づく。このように、駆動ＴＦＴ自体は、ネガ型の特性を有している。

【0036】

線３０３は、理想的な補正が行われた駆動電流の変化を示す。理想的な駆動電流３０３は、ドライバＩＣ１３４からデータ信号が書き込まれる毎に、目標の電流値３１１となり、その後、駆動ＴＦＴの過渡特性に応じて変化する。

【0037】

線３０５は、過補正の駆動電流の変化を示す。補正は、駆動ＴＦＴの過渡応答特性を補償するように駆動電流を変化させる。そのため、過補正の駆動電流３０５は、ドライバＩＣ１３４からデータ信号が書き込まれる毎に、目標の電流値３１１よりも低い電流値となり、その後、駆動ＴＦＴの過渡特性に応じて変化する。過補正の量は徐々に小さくなり、駆動電流は徐々に目標の電流値３１１に近づく。過補正の場合、駆動電流の応答は駆動ＴＦＴの過渡応答とは逆の極性となるため、イメージリテンションはポジ型となる。

【0038】

線３０７は、補正不足の駆動電流の変化を示す。補正は、駆動ＴＦＴの過渡応答特性を補償するように駆動電流を変化させる。そのため、補正不足の駆動電流３０５は、ドライバＩＣ１３４からデータ信号が書き込まれる毎に、目標の電流値３１１よりも大きい電流値となり、その後、駆動ＴＦＴの過渡特性に応じて変化する。補正不足は徐々に解消され、駆動電流は徐々に目標の電流値３１１に近づく。補正不足の場合、駆動電流の応答は駆動ＴＦＴの過渡応答と同じ極性となるため、イメージリテンションはネガ型となる。

【0039】

上述のように、イメージリテンションは、駆動ＴＦＴの履歴効果による電流過渡応答特性と画素回路の補正作用に起因する。画素回路の補正作用は画素回路により決まるため、画素回路を適切に設計することで、残像強度（イメージリテンション）をゼロに近づけることができる。

【0040】

本実施形態は、画素回路に補正作用を調整するための回路（素子）を含める。これにより、イメージリテンションの残像を低減するように、画素回路を容易に設計することができる。

【0041】

［画素回路］
図５は、本実施形態に係る画素回路の構成例５００を示す。画素回路５００は、補正作用調整素子（回路）を含む。画素回路５００において、容量Ｃｐ（第１容量）と抵抗Ｒｓｔが、イメージリテンションを抑制するために補正作用を調整する働きをする。なお、抵抗Ｒｓｔは省略してもよい。

【0042】

画素回路５００は、ドライバＩＣ１３４から供給されるデータ信号を補正し、その補正したデータ信号によりＯＬＥＤ素子の発光を制御する。画素回路５００は、ゲート端子、ソース端子およびドレイン端子を持った７つのトランジスタ（ＴＦＴ）Ｍ１～Ｍ７を含む。本例において、トランジスタＭ１～Ｍ７はＰ型ＴＦＴである。

【0043】

トランジスタＭ３は、ＯＬＥＤ素子Ｅ１への電流量を制御する駆動トランジスタである。駆動トランジスタＭ３は、アノード電源ＶＤＤからＯＬＥＤ素子Ｅ１に与える電流量を、保持容量Ｃｓｔが保持する電圧に応じて制御する。ＯＬＥＤ素子Ｅ１のカソードは、カソード電源ＶＥＥに接続されている。保持容量Ｃｓｔは、駆動トランジスタＭ３のゲートソース間電圧（単にゲート電圧とも呼ぶ）を保持する。

【0044】

トランジスタＭ１及びＭ６は、ＯＬＥＤ素子Ｅ１の発光の有無を制御する。トランジスタＭ１（第３スイッチトランジスタ）は、ソース端子がアノード電源ＶＤＤに接続され、ドレイン端子に接続された駆動トランジスタＭ３への電流供給をＯＮ／ＯＦＦする。トランジスタＭ６（第５スイッチトランジスタ）は、ソース端子が駆動トランジスタＭ３のドレイン端子に接続され、ドレイン端子に接続されたＯＬＥＤ素子Ｅ１への電流供給をＯＮ／ＯＦＦする。トランジスタＭ１及びＭ６は、それぞれ、走査回路１３１又は１３２からゲート端子に入力される発光制御信号Ｅｍｉにより制御される。

【0045】

トランジスタＭ７（第６スイッチトランジスタ）は、ＯＬＥＤ素子Ｅ１のアノードへのリセット電位（第２リセット電位）の供給のために動作する。トランジスタＭ７は、走査回路１３１又は１３２からゲート端子に入力される選択信号Ｓ２によりＯＮにされると、リセット電源Ｖｒｓｔからリセット電位をＯＬＥＤ素子Ｅ１のアノードへ与える。リセット電源Ｖｒｓｔのもう一端は、ＧＮＤに接続されている。

【0046】

トランジスタＭ５（第４スイッチトランジスタ）は、駆動トランジスタＭ３のゲートへのリセット電位（第１リセット電位）の供給の有無を制御する。トランジスタＭ５は、走査回路１３１又は１３２からゲート端子に入力される選択信号Ｓ１によりＯＮにされると、ドレイン端子に接続されたリセット電源Ｖｒｓｔからリセット電位を駆動トランジスタＭ３のゲートに与える。リセット電源Ｖｒｓｔのもう一端は、ＧＮＤに接続されている。なお、ＯＬＥＤ素子Ｅ１のアノードへのリセット電位と駆動トランジスタＭ３のゲートへのリセット電位は異なっていてもよい。

【0047】

トランジスタＭ２（第１スイッチトランジスタ）は、データ信号を供給する画素回路５００を選択するための選択トランジスタである。トランジスタＭ２のゲート電圧は、走査回路１３１又は１３２から供給される選択信号Ｓ２により制御される。選択トランジスタＭ２は、ＯＮのとき、ドライバＩＣ１３４からデータ線を介して供給されるデータ信号Ｖｄａｔａを、駆動トランジスタＭ３のゲート（保持容量Ｃｓｔ）に与える。

【0048】

本例において、選択トランジスタＭ２（ソース及びドレイン）は、データ線と駆動トランジスタＭ３のソースＭ３Ｓとの間に接続されている。さらに、トランジスタＭ４（第２スイッチトランジスタ）は、駆動トランジスタＭ３のドレインＭ３Ｄとゲートとの間に接続されている。

【0049】

トランジスタＭ４は、駆動トランジスタＭ３の閾値電圧を補正するために動作する。トランジスタＭ４がＯＮであるとき、駆動トランジスタＭ３はダイオード接続状態のトランジスタを構成する。データ線からのデータ信号Ｖｄａｔａは、ＯＮである選択トランジスタＭ２、駆動トランジスタＭ３及びトランジスタＭ４のチャネル（ソース及びドレイン）を介して、保持容量Ｃｓｔに与えられる。

【0050】

保持容量Ｃｓｔは、駆動トランジスタＭ３のゲートソース間電圧を保持し、図５の例において、一端は駆動トランジスタＭ３のゲートに、他端はトランジスタＭ１のソースとアノード電源ＶＤＤとの間のノードに接続されている。

【0051】

保持容量Ｃｓｔは、駆動トランジスタＭ３の閾値電圧Ｖｔｈに応じて補正されたデータ信号（電圧）を保持する。図５に示すように、画素回路５００は、一端が駆動トランジスタＭ３のドレイン（ドレイン側のノード）に接続されて容量Ｃｐを含む。容量Ｃｐの一端（電極）はドレインと同電位であり、他端（電極）には固定電位が与えられる。図５の構成例において、容量Ｃｐの他端は、アノード電源ＶＤＤに接続されている。容量Ｃｐの他端に与えられる固定電位の大きさや極性は特に限定されない。

【0052】

画素回路５００は、さらに、保持容量Ｃｓｔと並列に接続された有限の抵抗Ｒｓｔを含む。抵抗Ｒｓｔの一端は駆動トランジスタＭ３のゲートに、他端はトランジスタＭ１のソースとアノード電源ＶＤＤとの間のノードに接続されている。後述するように、保持容量Ｃｓｔ、容量Ｃｐ及び抵抗Ｒｓｔの値を適切に設定することで、イメージリテンションによる残像をゼロに近づけることができる。

【0053】

図６は、１フレーム期間において、図５に示す画素回路５００を制御する信号のタイミングチャートを示す。図６は、Ｎ番目の行を選択し、データ信号Ｖｄａｔａを画素回路５００に書き込むためのタイミングチャートを示す。具体的には、図６は、発光制御信号Ｅｍｉ、選択信号Ｓ１、選択信号Ｓ２、そして図５に示すノードＮ１における電圧Ｎ１Ｓの、１フレームにおける変化を示す。ノードＮ１の電圧Ｎ１Ｓは、駆動トランジスタＭ３のゲート電位と同一である。

【0054】

時刻Ｔ１において、発光制御信号ＥｍｉがＬｏｗからＨｉｇｈに変化する。これら制御信号に応じて、時刻Ｔ１において、トランジスタＭ１及びＭ６はＯＦＦとなる。時刻Ｔ１において、選択信号Ｓ１及びＳ２はＨｉｇｈである。これら制御信号に応じて、トランジスタＭ２、Ｍ４、Ｍ５及びＭ７は、ＯＦＦである。時刻Ｔ１の後の時刻Ｔ２まで、これらのトランジスタ状態が維持される。ノード電位Ｎ１Ｓは、前回フレームの信号電位にある。

【0055】

時刻Ｔ２において、選択信号Ｓ１は、ＨｉｇｈからＬｏｗに変化する。時刻Ｔ２において、発光制御信号Ｅｍｉ及び選択信号Ｓ２はＨｉｇｈである。選択信号Ｓ１の変化に応じて、トランジスタＭ５がＯＮとなる。トランジスタＭ１、Ｍ２、Ｍ４、Ｍ６及びＭ７は、ＯＦＦである。トランジスタＭ５がＯＮとなることで、ノード電位Ｎ１Ｓはリセット電源Ｖｒｓｔの電位に変化する。リセット電位は、時刻Ｔ２から時刻Ｔ３までノード電位Ｎ１Ｓに与えられる。１フレーム毎にノード電位Ｎ１Ｓにリセット電位が与えられることで、駆動トランジスタのゲート電位も毎フレーム同じ電位になるので、履歴効果による影響を低減することができる。

【0056】

時刻Ｔ３において、選択信号Ｓ１は、ＬｏｗからＨｉｇｈに変化する。時刻Ｔ３において、発光制御信号Ｅｍｉ及び選択信号Ｓ２はＨｉｇｈである。選択信号Ｓ１の変化に応じて、トランジスタＭ５がＯＦＦとなる。時刻Ｔ３から時刻Ｔ４まで、トランジスタＭ１、Ｍ２、Ｍ４～Ｍ７は、ＯＦＦである。

【0057】

時刻Ｔ４において、選択信号Ｓ２は、ＨｉｇｈからＬｏｗに変化する。時刻Ｔ４において、発光制御信号Ｅｍｉ及び選択信号Ｓ１はＨｉｇｈである。選択信号Ｓ２の変化に応じて、トランジスタＭ２、Ｍ４及びＭ７がＯＮとなる。トランジスタＭ１、Ｍ５及びＭ６はＯＦＦである。

【0058】

トランジスタＭ７がＯＮとなることで、ＯＬＥＤ素子Ｅ１のアノードにリセット電源Ｖｒｓｔのリセット電位が与えられる。トランジスタＭ４がＯＮであるため、駆動トランジスタＭ３はダイオード接続されている。トランジスタＭ２はＯＮであるため、データ線からのデータ信号Ｖｄａｔａは、トランジスタＭ２、Ｍ３及びＭ４を介して、保持容量Ｃｓｔに書き込まれる。

【0059】

保持容量Ｃｓｔに書き込まれる電圧は、データ信号Ｖｄａｔａに対して駆動トランジスタＭ３の閾値電圧Ｖｔｈに対する補正がなされた電圧である。時刻Ｔ４から時刻Ｔ５までの期間において、画素回路５００へのデータ信号Ｖｄａｔａの書き込み及びそのＶｔｈ補正がなされる。

【0060】

時刻Ｔ５において、選択信号Ｓ２は、ＬｏｗからＨｉｇｈに変化する。時刻Ｔ５において、発光制御信号Ｅｍｉ及び選択信号Ｓ１はＨｉｇｈである。選択信号Ｓ２の変化に応じて、トランジスタＭ２、Ｍ４及びＭ７がＯＦＦとなる。トランジスタＭ１、Ｍ２、Ｍ４～Ｍ７はＯＦＦである。時刻Ｔ５から時刻Ｔ６まで、制御信号及びトランジスタの状態は、維持される。

【0061】

時刻Ｔ６において、発光制御信号ＥｍｉがＨｉｇｈからＬｏｗに変化し、トランジスタＭ１及びＭ６がＯＦＦからＯＮに変化する。選択信号Ｓ１及びＳ２はＨｉｇｈであり、トランジスタＭ２、Ｍ４、Ｍ５及びＭ７はＯＦＦのままである。駆動トランジスタＭ３は、保持容量Ｃｓｔに保持されている補正されたデータ信号に基づき、ＯＬＥＤ素子Ｅ１に与える駆動電流を制御する。つまりＯＬＥＤ素子Ｅ１が発光する。

【0062】

上述の画素回路動作によれば、閾値電圧Ｖｔｈの補正の程度、すなわち時刻Ｔ４から時刻Ｔ５におけるノード電位Ｎ１Ｓの到達点は、選択信号Ｓ２がＬｏｗとなる期間を変えることで制御できる。ノード電位Ｎ１Ｓが到達する電位の程度によって、閾値電圧Ｖｔｈの可補正あるいは補正不足が決まる。

【0063】

しかし、この期間は、データ信号Ｖｄａｔａも書き込む必要があるため、実際において選択信号Ｓ２のＬｏｗ期間を変化させる自由度は狭い。したがって、選択信号Ｓ２以外にも残像を制御可能な画素回路を、画素回路の規模を増大させることなく、かつ製造プロセスを増やすことなく構成できれば、ＯＬＥＤ表示装置の更なる性能向上をはかることができる。

【0064】

上述のように、保持容量Ｃｓｔ及び容量Ｃｐの容量値、並びに抵抗Ｒｓｔの抵抗値を適切に設定することにより、残像強度をゼロに近づけることができる。以下において、これら回路要素の設計方法を説明する。

【0065】

図７は、保持容量Ｃｓｔの容量値と抵抗Ｒｓｔの抵抗値との積（Ｃｓｔの値＊抵抗Ｒｓｔの値）である時定数τｓｔと、残像強度との関係のシミュレーション結果を示す。図7のグラフにおいて、横軸は時定数τｓｔを示し、縦軸は残像強度を示す。異なる形状の点は、それぞれ、容量Ｃｐの異なる容量値における、時定数と残像強度との関係を示す。図７のグラフにおいて、容量Ｃｐの容量値及び時定数が同一であり、異なる残像強度の結果は、異なる保持容量Ｃｓｔの値と抵抗Ｒｓｔの抵抗値の組み合わせを有している。

【0066】

残像強度が０より大きい場合、残像（イメージリテンション）はネガ型であり、残像強度が０より小さい場合、残像（イメージリテンション）はポジ型である。図７のシミュレーション結果は、時定数τｓｔを小さくすると、ポジ型の残像をネガ型に向かって変化させることができることを示す。逆に、時定数τｓｔを大きくすると、ネガ型の残像をポジ型に向かって変化させることができる。

【0067】

時定数τｓｔが０．０５ｓ以上０．１ｓ（秒）以下の範囲６０１において、残像強度をほぼゼロに調整できる。また、視認されにくい残像の観点から、一般に、隣接した領域の輝度差が１％未満であれば、人間の目には視認できないことが知られているので、一例として、残像強度の絶対値は、０．００５以下（－０．００５以上＋０．００５以下）の範囲６０２にあるように設計される。

【0068】

図８Ａは、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値（容量Ｃｐの容量値／保持容量Ｃｓｔの容量値）と、残像強度との関係のシミュレーション結果を示す。横軸は、容量比の値（容量Ｃｐの容量値／保持容量Ｃｓｔの容量値）を示し、縦軸は残像強度を示す。異なる形状の点は、それぞれ、異なる時定数τｓｔ（Ｃｓｔの値＊抵抗Ｒｓｔの値）における、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値と、残像強度と、の関係を示す。図８Ａのグラフにおいて、時定数及び容量比の値が同一であり、異なる残像強度の結果は、異なる保持容量Ｃｓｔの容量値と抵抗Ｒｓｔの容量値の組み合わせを有している。

【0069】

図８Ａのシミュレーション結果は、容量Ｃｐの容量値（容量Ｃｐの容量値／保持容量Ｃｓｔの容量値）を大きくすると、残像強度が、負からゼロに近づいていくことを示す。逆に、容量Ｃｐの容量値を小さくすると、残像強度は、正からゼロに近づいていく。また、図８Ａのシミュレーション結果が示すように、容量Ｃｐの容量値が保持容量Ｃｓｔの容量値より大きい条件（Ｃｐの値＞Ｃｓｔの値）を満たす場合、時定数のより広い範囲で、残像強度を小さくすることができる。

【0070】

容量Ｃｐの作用は、おおよそ以下のように推測できる。図８Ｂにおいて、破線６０２は、容量Ｃｐの値が保持容量Ｃｓｔの値より大きい場合のノードＮ１の電圧波形を示す。図８Ｃにおいて、破線６０４は、容量Ｃｐの値が保持容量Ｃｓｔの値より小さい場合のノードＮ１の電圧波形を示す。図８Ｂ及び８Ｃにおける時刻Ｔ１～Ｔ６は、図６における時刻Ｔ１～Ｔ６に対応する。

【0071】

時刻Ｔ４において選択信号Ｓ２がＬｏｗになった瞬間、保持容量Ｃｓｔに保持されていた電荷Ｑｓｔと容量Ｃｐに保持されていた電荷Ｑｐの間で電荷の再配分が生じる。時刻Ｔ４におけるノードＮ１の電位Ｖｚは、保持容量Ｃｓの値と容量Ｃｐの値の比によって定まる次の値となる。

【0072】

【数1】

【0073】

ここで、Ｖｘは、時刻Ｔ１直前の駆動トランジスタＭ３のドレインノードの電位である。Ｖｒｓｔは、リセット電源Ｖｒｓｔのリセット電位を示す。リセット電位Ｖｒｓｔは、通常ＶＥＥと同じかそれに近い負を値であるので、Ｖｒｓｔ＜Ｖｘの関係が常に成立する。式（１）から、保持容量Ｃｓｔの値＞容量Ｃｐの値であれば、Ｖｚはよりリセット電位Ｖｒｓｔに近い負の値となる。容量Ｃｐの値＞保持容量Ｃｓｔの値であれば、逆にＶｚはＶｘに近い値となる。

【0074】

この様子は図８Ｂ及び８Ｃに示されている。時刻Ｔ４から時刻Ｔ５の間に駆動トランジスタＭ３のチャネルを介して保持容量Ｃｓｔを充電する電流値はＶｚの値によって定まる。Ｖｚがより負になるほど充電電流は大きくなり、逆にＶｚがより正にシフトするほど充電電流は小さくなる。これによってＶｔｈの補正の程度が変化し、イメージリテンションも変化することになる。

【0075】

図９は、抵抗Ｒｓｔの異なる抵抗値における、残像強度の時間変化のシミュレーション結果を示す。横軸は時間を示し、縦軸は残像強度を示す。図９のシミュレーション結果が示すように、抵抗Ｒｓｔの抵抗値を小さくすると、イメージリテンションによる残像が、ポジ型からネガ型に変化する。逆に、抵抗Ｒｓｔの抵抗値を大きくすると、イメージリテンションによる残像が、ネガ型からポジ型に変化する。

【0076】

抵抗Ｒｓｔの作用は、おおよそ以下のように推測できる。抵抗Ｒｓｔは、保持容量Ｃｓｔの電荷を放電させるため、駆動トランジスタＭ３の駆動電流を減少させる。これは、データ信号の補正量を小さくすることを意味し、駆動トランジスタＭ３の動作状態が、過補正から補正不足の方向に変化する。つまり、イメージリテンションによる残像が、ポジ型からネガ型に変化する。

【0077】

一方、抵抗Ｒｓｔの抵抗値が小さくなると、保持容量Ｃｓｔ内電荷の放電に伴い、フレーム期間中に発光電流が減少し、輝度変動（フリッカ）が発生する。図１０は、抵抗Ｒｓｔによる、フレーム内輝度変動を模式的に示す。図１０のグラフにおいて、横軸は時間を示し、縦軸は駆動電流を示す。抵抗Ｒｓｔによる保持容量Cｓｔ内電荷の放電に伴い、フレーム期間中の発光電流の減少量が増加し、より大きな輝度変動が生じる。

【0078】

ここで、フレーム開始時の駆動電流をＩ３、からフレーム終了時の駆動電流をＩ４とする。さらに、フリッカ強度を以下のように定義する。
フリッカ強度Ｆ＝（Ｉ３－Ｉ４）／（Ｉ３＋Ｉ４）

【0079】

図１１は、フリッカ強度Ｆと時定数τｓｔ（Ｃｓｔの値＊抵抗Ｒｓｔの値）との関係のシミュレーション結果を示す。横軸は、時定数τｓｔ（Ｃｓｔの値＊抵抗Ｒｓｔの値）を示し、縦軸は、フリッカ強度Ｆを示す。異なる形状の点は、それぞれ、異なる時定数τｓｔ（Ｃｓｔの値＊抵抗Ｒｓｔの値）における、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値（容量Ｃｐの容量値／保持容量Ｃｓｔの容量値）と、残像強度と、の関係を示す。異なる形状の点は、それぞれ、容量Ｃｐの異なる容量値における、時定数とフリッカ強度との関係を示す。

【0080】

ＯＬＥＤ表示装置１０の画像品質の観点から、一例において、フリッカ強度は０．５以下の範囲６０５に設定される。図１１のシミュレーション結果から、対応する時定数τｓｔの範囲は、０．１ｓ以上である。図１１のシミュレーション結果が示すように、フリッカ強度は、容量Ｃｐの容量値に依存しない。

【0081】

上述のように、残像強度及びフリッカ強度の双方の観点から、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値（容量Ｃｐの容量値／保持容量Ｃｓｔの容量値）と、時定数τｓｔ（Ｃｓｔの値＊抵抗Ｒｓｔの値）と、を決定することが重要である。

【0082】

まず、残像強度の絶対値が０．００５以内（‐０．００５以上＋０．００５以下）の範囲となる、時定数τｓｔ（Ｃｓｔの値＊抵抗Ｒｓｔの値）の範囲と、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値との比の値（容量Ｃｐの容量値／保持容量Ｃｓｔの容量値）の範囲とを説明する。図１２は、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値、時定数τｓｔ、及び残像強度の関係のシミュレーション結果を示す。

【0083】

図１２のグラフにおいて、横軸は容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値を示し、縦軸は、時定数τｓｔのＬｏｇ値を示す。図１２の法線に沿った軸（不図示）が残像強度を示す。図１２のグラフにおいて、破線で囲まれた領域６１１は、残像強度の絶対値が０．００５以内の範囲を示す。

【0084】

図１２に示すシミュレーション結果から、残像強度の絶対値が０．００５以下の範囲内あるようにするためには、以下の二つの条件の一方が満たされる必要がある。一つの条件は、時定数τｓｔが０．０６ｓ以上０．１ｓ未満（０．０６ｓ≦τｓｔ＜０．１ｓ）であることである。

【0085】

他の一つの条件は、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値が２．０以上（容量Ｃｐの容量値／保持容量Ｃｓｔの容量値≧２．０）であり、かつ、時定数τｓｔが０．０６以上（τｓｔ≧０．０６）であることである。このいずれかの条件を満たす場合に、残像強度の絶対値が０．００５以内となる、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値と時定数の組み合わせが存在する。

【0086】

次に、フリッカ強度が０．５以下の範囲となる時定数τｓｔ（Ｃｓｔの値＊抵抗Ｒｓｔの値）の範囲と、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値との比の値（容量Ｃｐの容量値／保持容量Ｃｓｔの容量値）の範囲とを説明する。図１３は、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値、時定数τｓｔ、及びフリッカ強度の関係のシミュレーション結果を示す。

【0087】

図１３のグラフにおいて、横軸は容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値を示し、縦軸は、時定数τｓｔのＬｏｇ値を示す。図１３の法線に沿った軸（不図示）がフリッカ強度を示す。図１３のグラフにおいて、破線で囲まれた領域６１３は、フリッカ強度が０．５以内の範囲を示す。図１３に示すシミュレーション結果から、フリッカ強度が０．５以内の範囲内あるようにするためには、時定数τｓｔが０．１ｓ以上（τｓｔ≧０．１ｓ）であることが必要である。この範囲であれば、フリッカ強度が０．５以内となる、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値と時定数の組み合わせが存在する。

【0088】

図１４は、フリッカ強度が０．５以内となる条件において、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値、時定数τｓｔ、及び残像強度の関係のシミュレーション結果を示す。図１４の法線に沿った軸（不図示）が残像強度を示す。図１４のグラフにおいて、破線で囲まれた領域６１５は、残像強度の絶対値が０．００５以下の範囲を示す。

【0089】

図１４のシミュレーション結果から、残像強度の絶対値が０．００５以内の範囲内あるようにするためには、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値が２．０以上である（容量Ｃｐの容量値／保持容量Ｃｓｔの容量値≧２．０）ことが要求される。以上の検討の結果から、以下の条件が満たされれば、残像強度の絶対値が０．００５以下であり、フリッカ強度が０．５以下であるようにできる。

【0090】

つまり、容量Ｃｐの容量値対保持容量Ｃｓｔの容量値の比の値が２．０以上であり（容量Ｃｐの容量値／保持容量Ｃｓｔの容量値≧２．０）、時定数τｓｔ（Ｃｓｔの値＊抵抗Ｒｓｔの値）が０．１ｓ以上（τｓｔ≧０．１ｓ）である。

【0091】

上述のように、保持容量Ｃｓｔ及び容量Ｃｐの容量値と抵抗Ｒｓｔの抵抗値とを、所定の条件を満たすように設定することで、ＯＬＥＤ表示装置１０のイメージリテンションをより効果的に低減することができる。なお、有限の抵抗Ｒｓｔを省略（抵抗値無限大）しても、追加された容量Ｃｐにより、イメージリテンションを低減できる。

【0092】

［デバイス構造］
以下において、画素回路における保持容量Ｃｓｔ、抵抗Ｒｓｔ及び容量Ｃｐのデバイス構造の例を説明する。図１５は、保持容量Ｃｓｔ及び抵抗Ｒｓｔを含む構造部を模式的に示す平面図である。保持容量Ｃｓｔは、上層電極６３１と、上層電極６３１と対向する下層電極６３３とを含む。上層電極６３１及び下層電極６３３の金属材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用される。上層電極６３１と下層電極６３３との間には、図１５において不図示の絶縁層が存在している。上層電極６３１の一部が、下層電極６３３のエッジに対してオーバハングしている。このオーバハングしている部分６３５Ａ及び６３５Ｂが、抵抗Ｒｓｔを構成する。

【0093】

図１６は、図１５におけるＸＶＩ－ＸＶＩ切断線での断面構造を模式的に示す。ポリシリコン膜６３７を覆うようにゲート絶縁膜６３９が積層されている。ゲート絶縁膜６３９は、例えば、シリコン酸化膜、シリコン窒化膜又はこれらの積層膜である。ゲート絶縁膜６３９上に下層電極（ゲート電極）６３５が積層され、さらに、下層電極（ゲート電極）６３５を覆うように金属層間誘電膜６４１が積層されている。上層電極６３１が、金属層間誘電膜６４１上に、下層電極６３３と対向するように積層されている。

【0094】

金属層間誘電膜６４１は、薄い無機膜（例えば１００ｎｍ）であり、例えば、シリコン窒化膜又はシリコン酸化膜である。薄い金属層間誘電膜６４１は、有限の抵抗値を持っており、下層電極６３３のエッジと上層電極６３１のオーバハング部分との間で抵抗を構成することができる。上層電極６３１がオーバハングしている下層電極６３３の周囲長を調整することで、抵抗Ｒｓｔの抵抗値を調整することができる。具体的には、周囲長を長くすることで抵抗値を小さくすることができる。

【0095】

上述のように、保持容量Ｃｓｔは、下層電極６３５の一部と、上層電極６３１の一部と、それらの間の金属層間誘電膜６４１の部分と、を含む。また、抵抗Ｒｓｔは、金属層間誘電膜６４１における、下層電極６３５のエッジとそのエッジをオーバハングする上層電極６３１の部分との間に構成されている。

【0096】

図１７は、画素回路における、保持容量Ｃｓｔ、容量Ｃｐ、抵抗Ｒｓｔ及び駆動トランジスタＭ３を含む部分の模式的な平面図を示す。ポリシリコン膜ｐ－Ｓｉの一部を覆うように、ゲート電極ＧＭが形成されている。ゲート電極ＧＭは、駆動トランジスタＭ３のゲート電極である。ポリシリコン膜ｐ－Ｓｉは、駆動トランジスタＭ３のソースＭ３Ｓ及びドレインＭ３Ｄを含む。さらに、上層電極ＭＣが、ゲート電極ＧＭを覆うように形成されている。

【0097】

図１８は、図１７におけるＸＶＩＩＩ－ＸＶＩＩＩ切断線での断面構造を模式的に示す。基板ＳＵＢ上に、例えばシリコン窒化膜である、下地膜ＵＣが形成されている。ポリシリコン膜ｐ－Ｓｉが、下地膜ＵＣ上に積層されている。さらに、ゲート絶縁膜ＧＩが、ポリシリコン膜ｐ－Ｓｉを覆うように積層されている。

【0098】

ゲート電極ＧＭは、ゲート絶縁膜ＧＩ上に積層されている。金属層間誘電膜ＩＭＤが、ゲート電極ＧＭを覆うように積層されている。上層電極ＭＣは、金属層間誘電膜ＩＭＤ上に積層されている。上層電極ＭＣの一部は、金属層間誘電膜ＩＭＤを挟んでゲート電極ＧＭと対向し、保持容量Ｃｓｔを構成している。

【0099】

また、上層電極ＭＣの一部はゲート電極ＧＭのエッジをオーバハングしておいり、この部分に抵抗Ｒｓｔが構成される。上層電極ＭＣの他の一部は、金属層間誘電膜ＩＭＤ及びゲート絶縁膜ＧＩを挟んでポリシリコン膜ｐ－Ｓｉと対向し、容量Ｃｐを構成している。

【0100】

層間絶縁膜ＩＤＬが上層電極ＭＣを覆うように積層されている。層間絶縁膜ＩＤＬ、上層電極ＭＣ及び金属層間誘電膜ＩＭＤを貫通するコンタクトホールが形成され、金属線ＭＬ２がゲート電極ＧＭと接触している。パッシベーション膜ＰＶ及びその上の平坦化膜ＰＮＬが、図１８に示す素子全体を覆うように形成されている。層間絶縁膜ＩＤＬ及びパッシベーション膜ＰＶは、例えば、シリコン窒化やシリコン酸化膜等の無機膜である。平坦化膜ＰＮＬは、例えば、有機膜である。

【0101】

以上に説明した通り、容量Ｃｐ及び抵抗Ｒｓｔを含む画素回路の構成を行っても、画素回路のレイアウト規模を、ことさら増大させることがない。また、ＴＦＴおよび画素回路の製造プロセスを増やすことなく、容量Ｃｐ及び抵抗Ｒｓｔを構成することができるので、コストアップや製造歩留まりの低下なく、イメージリテンションが改善された高画質なＯＬＥＤ表示装置を実現できる。

【0102】

次に、容量Ｃｐの構成例を説明する。図１９は、容量Ｃｐの構成例を示す。図１９に示すように、容量Ｃｐは、ソース６７３とドレイン６７５が短絡されたＴＦＴで構成することができる。ゲート６７１、ソース／ドレイン６７３、６７５及びそれらの間のゲート絶縁膜が容量を構成する。ゲート６７１には、例えば、リセット電源Ｖｒｓｔのリセット電位が与えられる。図１９の例において、ＴＦＴはＰ型であるので、ゲート電位がソース／ドレイン電位よりも低い。この構成により、容量Ｃｐの面積を小さくすることができる。

【0103】

図２０は、画素回路における、保持容量Ｃｓｔ、容量Ｃｐ、抵抗Ｒｓｔ及び駆動トランジスタＭ３を含む部分の模式的な平面図を示す。容量Ｃｐは、図１９に示す構成を有する。ポリシリコン膜ｐ－Ｓｉの一部を覆うように、ゲート電極ＧＭ１が形成されている。ゲート電極ＧＭ１は、駆動トランジスタＭ３のゲート電極である。ポリシリコン膜ｐ－Ｓｉは、駆動トランジスタＭ３のソースＭ３Ｓ及びドレインＭ３Ｄを含む。さらに、上層電極ＭＣ１が、ゲート電極ＧＭ１の一部を覆うように形成されている。

【0104】

ゲート電極ＧＭ１と同一層のゲート電極ＧＭ２は、ポリシリコン膜ｐ－Ｓｉの一部を覆うように形成されている。ゲート電極ＧＭ２は、ＴＦＴで構成される容量Ｃｐのゲート電極である。上層電極ＭＣ１と同一層の上層電極ＭＣ２が、ゲート電極ＧＭ２の一部を覆うように形成されている。

【0105】

図２１は、図２０におけるＸＸＩ－ＸＸＩ切断線での断面構造を模式的に示す。以下において、図１８に示す構成例との相違点を主に説明する。ゲート電極ＧＭ２と、ポリシリコン膜ｐ－Ｓｉにおいてゲート電極ＧＭ２と対向する部分と、それらに間のゲート絶縁膜ＧＩが、容量Ｃｐを構成する。上層電極ＭＣ２は、金属層間誘電膜ＩＭＤに形成されたコンタクトホールを介して、ゲート電極ＧＭ２に接触している。上層電極ＭＣ２は、ゲート電極ＧＭ２に、リセット電源Ｖｒｓｔからのリセット電位を供給する。このように、容量Ｃｐは、半導体膜上に絶縁層と金属層を積層して構成される、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の容量である。

【0106】

図２２は、図１９をもとにした、画素回路の構成例８００を示す。ＯＬＥＤ表示装置１０の特性は、製造上、ばらつくことが知られている。図１２で示したように、残像強度が低く抑えられる時定数とＣｐ値／Ｃｓｔ値比とは、領域６１１のような関係性を有している。例えばＲｓｔ値やＣｓｔ値がＯＬＥＤ表示装置間でばらついた場合、容量Ｃｐが可変であれば、そのばらつきに対応して、Ｃｐ値／Ｃｓｔ値比を変えることができるので、残像強度を制御できる。

【0107】

図２２に示す画素回路８００は、図５に示す画素回路５００における容量Ｃｐの代わりに、駆動トランジスタＭ３のドレインノードに接続された可変容量Ｃｐｖを含む。可変容量Ｃｐｖは、例えば、ＭＩＳ型容量で構成することができる。ドライバＩＣ１３４は、可変容量Ｃｐｖのゲート電極に対して、引き出し配線Ｖｃｔを介して、可変制御電位ＶＣＴＬを印加する。これにより、可変容量Ｃｐｖの容量値を、そのゲート電極電位によって外部から制御できる。制御電位ＶＣＴＬによって可変容量Ｃｐｖの容量値を調整することにより、製品毎にイメージリテンション強度を最小化できる。

【0108】

図２３は、可変容量Ｃｐｖと引き出し配線Ｖｃｌを含む画素の平面パターンを示す。図１９及び２０を参照して説明した構成において、ＴＦＴで構成される容量Ｃｐのゲート電極ＧＭ２には、リセット電源Ｖｒｓｔからのリセット電位が供給される。これに対して、図２２及び２３に示す構成において、可変の制御電位ＶＣＴＬが、配線Ｖｃｔを介して、可変容量Ｃｐｖのゲート電極ＧＣＰに与えられる。

【0109】

図２４は、図２３におけるＸＸＩＶ－ＸＸＩＶ切断線での断面図である。断面構造は、容量Ｃｐｖが容量Ｃｐに代わっている点を除き、図２１に示す構造と同様である。可変容量Ｃｐｖは、図２１を参照して説明した構成と同様な積層構造を有する。可変容量Ｃｐｖのゲート電極ＧＣＰは、引き出し配線Ｖｃｔを介してパネル外部に引き出されている。引き出し配線Ｖｃｔは上部電極ＭＣ１と同一の材料で構成される。引き出し配線Ｖｃｔは、行毎に走査線と平行に引き出され、全ての引き出し配線Ｖｃｔは、表示領域の外で接続され、同時に制御電位が印加される。

【0110】

図２５は、可変容量Ｃｐｖの電圧－容量特性の一例を示す。制御電位ＶＣＴＬによって容量値は１５ｆＦ～４０ｆＦの範囲で可変である。このように、容量Ｃｐｖは、Ｃｐ／Ｃｓｔ比を外部から調整することを可能とする。現実の製品においては、ＴＦＴの過渡応答特性のばらつきや、Ｒｓｔ値、Ｃｓｔ値等のばらつきによって、残像の挙動は製品毎に特定の範囲でばらつきを持つ。製品完成後に可変容量Ｃｐｖの値をパネル外部から調整することにより、パネル毎にＣｐｖ値／Ｃｓｔ値を最適化し、残像強度が最小になるようにすることができる。

【0111】

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

【符号の説明】

【0112】

１０ ＯＬＥＤ表示装置、１００ ＴＦＴ基板、１１４ カソード電極形成領域、１２５ 表示領域、１３１ 走査回路、１３４ ドライバＩＣ、１３６ デマルチプレクサ、２００ 封止基板、２５１ 初期画像、２５３、２５７ 残像、２５５ 目的画像、３００ 接合部、５００ 画素回路、６３１ 上層電極、６３３ 下層電極、６３７ ポリシリコン膜、６３９ ゲート絶縁膜、６４１ 金属層間誘電膜、６７１ ゲート、６７３ ソース、６７５ ドレイン、Ｃｐ 容量、Ｃｐｖ 可変容量、Ｃｓｔ 保持容量、Ｅ１ ＯＬＥＤ素子、Ｅｍｉ 発光制御信号、ＧＩ ゲート絶縁膜、ＧＭ ゲート電極、ＩＤＬ 層間絶縁膜、ＩＭＤ 金属層間誘電膜、Ｍ１－Ｍ７ トランジスタ、ＭＣ 上層電極、Ｎ１ ノード、Ｎ１Ｓ ノード電位、ｐ-Ｓｉ ポリシリコン膜、ＰＮＬ 平坦化膜、ＰＶ パッシベーション膜、Ｒｓｔ 抵抗、ＳＵＢ 基板、ＵＣ 下地膜、Ｖｒｓｔ リセット電源

【図1】

【図2A】

【図2B】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】