特許 7529553 半導体装置とその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-29

(45)【発行日】2024-08-06

(54)【発明の名称】半導体装置とその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240730BHJP

   H01L 29/12 20060101ALI20240730BHJP

   H01L 21/336 20060101ALI20240730BHJP

【ＦＩ】

H01L29/78 652J

H01L29/78 652T

H01L29/78 652K

H01L29/78 658E

【請求項の数】 13

(21)【出願番号】P 2020206174

(22)【出願日】2020-12-11

(65)【公開番号】P2022093077

(43)【公開日】2022-06-23

【審査請求日】2023-05-15

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(73)【特許権者】

【識別番号】520124752

【氏名又は名称】株式会社ミライズテクノロジーズ

(74)【代理人】

【識別番号】110000110

【氏名又は名称】弁理士法人 快友国際特許事務所

(72)【発明者】

【氏名】喜田 弘文

【審査官】西村 治郎

(56)【参考文献】

【文献】特開２０２０－０８０３６９（ＪＰ，Ａ）

【文献】特開２０１８－０５６２９８（ＪＰ，Ａ）

【文献】特開２０１２－１７８４０３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

化合物半導体層（２０）を有する半導体装置（１）であって、
前記化合物半導体層は、
第１導電型のドリフト領域（２３）と、
前記ドリフト領域の上方に設けられている第１導電型のＪＦＥＴ領域（２４）と、
前記ドリフト領域の上方に設けられており、前記ＪＦＥＴ領域に隣接する第２導電型のボディ領域（２５）と、
前記ＪＦＥＴ領域内に設けられている第２導電型又はｉ型のＪＦＥＴ埋設領域（２７）と、を備えており、
前記ＪＦＥＴ領域は、前記ドリフト領域側の底面部及び前記ボディ領域側の側面部に、前記ＪＦＥＴ埋設領域側の内部よりも不純物濃度が濃い高濃度部分（２４ａ）を有しており、
前記ＪＦＥＴ領域は、前記化合物半導体層の深部に向けて先細りのテーパ形状であり、
前記ＪＦＥＴ埋設領域も、前記化合物半導体層の深部に向けて先細りのテーパ形状である、半導体装置。

【請求項2】

前記ＪＦＥＴ埋設領域は、ソース電極（３４）に電気的に接続されている、請求項１に記載の半導体装置。

【請求項3】

前記化合物半導体層は、上面の一部が突出して構成された凸部（２０Ａ）を有しており、
前記ＪＦＥＴ領域の一部及び前記ＪＦＥＴ埋設領域の一部が、前記凸部内にも設けられている、請求項１又は２に記載の半導体装置。

【請求項4】

絶縁ゲート部をさらに備えており、
前記ＪＦＥＴ領域と前記ボディ領域のｐｎ接合面は、前記凸部の側方において前記化合物半導体層の前記上面に露出する位置に配置されており、
前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ボディ領域の前記ｐｎ接合面に対向するように配置されている、請求項３に記載の半導体装置。

【請求項5】

前記絶縁ゲート部は、前記凸部の側面にも対向するように配置されており、
前記凸部は、前記化合物半導体層の上方に向けて先細りのテーパ形状である、請求項４に記載の半導体装置。

【請求項6】

前記ＪＦＥＴ埋設領域は、前記凸部の頂面全体に露出する位置に配置されている、請求項３～５のいずれか一項に記載の半導体装置。

【請求項7】

前記化合物半導体層が窒化物半導体層である、請求項１～６のいずれか一項に記載の半導体装置。

【請求項8】

化合物半導体層（２０）を有する半導体装置（１）であって、
前記化合物半導体層は、
第１導電型のドリフト領域（２３）と、
前記ドリフト領域の上方に設けられている第１導電型のＪＦＥＴ領域（２４）と、
前記ドリフト領域の上方に設けられており、前記ＪＦＥＴ領域に隣接する第２導電型のボディ領域（２５）と、
前記ＪＦＥＴ領域内に設けられている第２導電型又はｉ型のＪＦＥＴ埋設領域（２７）と、を備えており、
前記ＪＦＥＴ領域は、前記ドリフト領域側の底面部及び前記ボディ領域側の側面部に、前記ＪＦＥＴ埋設領域側の内部よりも不純物濃度が濃い高濃度部分（２４ａ）を有しており、
前記化合物半導体層は、上面の一部が突出して構成された凸部（２０Ａ）を有しており、
前記ＪＦＥＴ領域の一部及び前記ＪＦＥＴ埋設領域の一部が、前記凸部内にも設けられている、半導体装置。

【請求項9】

絶縁ゲート部をさらに備えており、
前記ＪＦＥＴ領域と前記ボディ領域のｐｎ接合面は、前記凸部の側方において前記化合物半導体層の前記上面に露出する位置に配置されており、
前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ボディ領域の前記ｐｎ接合面に対向するように配置されている、請求項８に記載の半導体装置。

【請求項10】

半導体装置（１）の製造方法であって、
第１導電型のドリフト領域（２３）と第２導電型のボディ領域（２５）が積層している化合物半導体層（２０）の一方の主面から前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ（ＴＲ１）を形成するトレンチ形成工程と、
前記トレンチ内に化合物半導体の第１導電型のＪＦＥＴ領域（２４）を結晶成長させる工程であって、前記トレンチが完全に充填されるよりも前に前記ＪＦＥＴ領域の結晶成長を停止させる、ＪＦＥＴ領域形成工程と、
前記トレンチ内の前記ＪＦＥＴ領域によって画定される溝内に化合物半導体の第２導電型又はｉ型のＪＦＥＴ埋設領域（２７）を結晶成長させるＪＦＥＴ埋設領域形成工程と、を備えており、
前記トレンチ形成工程では、前記トレンチが前記化合物半導体層の深部に向けて先細りのテーパ形状に形成される、半導体装置の製造方法。

【請求項11】

前記トレンチ形成工程において前記トレンチを形成するために形成されたマスク層（４２）を残存させた状態で、前記ＪＦＥＴ領域形成工程と前記ＪＦＥＴ埋設領域形成工程を実施する、請求項１０に記載の半導体装置の製造方法。

【請求項12】

前記化合物半導体層が窒化物半導体層である、請求項１０又は１１に記載の半導体装置の製造方法。

【請求項13】

半導体装置（１）の製造方法であって、
第１導電型のドリフト領域（２３）と第２導電型のボディ領域（２５）が積層している化合物半導体層（２０）の一方の主面にマスク層（４２）を成膜し、前記マスク層の開口に露出する前記化合物半導体層の一方の主面から前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ（ＴＲ１）を形成するトレンチ形成工程と、
前記マスク層を残存させた状態で、前記トレンチ内に化合物半導体の第１導電型のＪＦＥＴ領域（２４）を結晶成長させる工程であって、前記トレンチが完全に充填されるよりも前に前記ＪＦＥＴ領域の結晶成長を停止させる、ＪＦＥＴ領域形成工程と、
前記マスク層を残存させた状態で、前記トレンチ内の前記ＪＦＥＴ領域によって画定される溝内に化合物半導体の第２導電型又はｉ型のＪＦＥＴ埋設領域（２７）を結晶成長させるＪＦＥＴ埋設領域形成工程と、
ウェットエッチングにより前記マスク層を選択的に除去するマスク層除去工程であって、前記マスク層が除去された前記化合物半導体層の一方の主面に凸部（２０Ａ）が形成されており、前記ＪＦＥＴ領域の一部及び前記ＪＦＥＴ埋設領域の一部が、前記凸部内にも設けられている、マスク層除去工程と、
前記凸部の側面に対向するように絶縁ゲート部を形成する絶縁ゲート部形成工程と、を備える半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書が開示する技術は、半導体装置とその製造方法に関する。

【背景技術】

【0002】

非特許文献１は、窒化物半導体層を用いて製造された半導体装置を開示する。この半導体装置の窒化物半導体層は、ｎ型のドリフト領域と、そのドリフト領域の上方に設けられているｎ型のＪＦＥＴ領域と、そのドリフト領域の上方に設けられているとともにＪＦＥＴ領域に隣接するｐ型のボディ領域と、を有している。

【先行技術文献】

【非特許文献】

【0003】

【文献】「ホモエピＧａＮ上ノーマリオフ型ＭＯＳＦＥＴの開発」 応用物理 第８６巻 第５号 p.３７６（２０１７）

【発明の概要】

【発明が解決しようとする課題】

【0004】

このような半導体装置を製造する場合、ｎ型のドリフト領域とｐ型のボディ領域が積層している窒化物半導体層の上面からボディ領域を貫通してドリフト領域に達するトレンチを形成し、次に、そのトレンチ内にＪＦＥＴ領域を結晶成長させることが考えられる。ＪＦＥＴ領域は、トレンチの底面に露出するドリフト領域及びトレンチの側面に露出するボディ領域の表面から結晶成長して形成される。

【0005】

本発明者らの検討によると、ＪＦＥＴ領域を結晶成長するときの初期層に、例えばシリコン、酸素、炭素等の不純物が多く取り込まれることが分かってきた。このため、ＪＦＥＴ領域では、ドリフト領域側の底面部及びボディ領域側の側面部に、内部よりも不純物濃度が濃い高濃度部分が形成されることが分かってきた。

【0006】

このような高濃度部分が形成されると、半導体装置がオフのときのＪＦＥＴ領域の空乏化が阻害され、半導体装置の耐圧が低下する。本明細書は、耐圧低下が抑制された半導体装置とその製造方法を提供する。

【課題を解決するための手段】

【0007】

本明細書が開示する半導体装置（１）は、化合物半導体層（２０）を有することができる。前記化合物半導体層は、第１導電型のドリフト領域（２３）と、前記ドリフト領域の上方に設けられている第１導電型のＪＦＥＴ領域（２４）と、前記ドリフト領域の上方に設けられており、前記ＪＦＥＴ領域に隣接する第２導電型のボディ領域（２５）と、前記ＪＦＥＴ領域内に設けられている第２導電型又はｉ型のＪＦＥＴ埋設領域（２７）と、を備えることができる。前記ＪＦＥＴ領域は、前記ドリフト領域側の底面部及び前記ボディ領域側の側面部に、前記ＪＦＥＴ埋設領域側の内部よりも不純物濃度が濃い高濃度部分（２４ａ）を有することができる。この半導体装置では、前記ＪＦＥＴ領域内に第２導電型又はｉ型の前記ＪＦＥＴ埋設領域が設けられている。このため、前記ＪＦＥＴ領域が前記高濃度部分を有していても、前記ＪＦＥＴ領域の空乏化が促進される。上記半導体装置では、耐圧低下が抑制される。

【0008】

本明細書が開示する半導体装置（１）の製造方法は、第１導電型のドリフト領域（２３）と第２導電型のボディ領域（２５）が積層している化合物半導体層（２０）の一方の主面から前記ボディ領域を貫通して前記ドリフト領域に達するトレンチ（ＴＲ１）を形成するトレンチ形成工程と、前記トレンチ内に化合物半導体の第１導電型のＪＦＥＴ領域（２４）を結晶成長させる工程であって、前記トレンチが完全に充填されるよりも前に前記ＪＦＥＴ領域の結晶成長を停止させる、ＪＦＥＴ領域形成工程と、前記トレンチ内の前記ＪＦＥＴ領域によって画定される溝内に化合物半導体の第２導電型又はｉ型のＪＦＥＴ埋設領域（２７）を結晶成長させるＪＦＥＴ埋設領域形成工程と、を備えることができる。この製造方法によると、前記ＪＦＥＴ領域を結晶成長させるときに、前記ＪＦＥＴ領域の初期層に高濃度部分が形成される。しかしながら、この製造方法によると、前記ＪＦＥＴ領域内に第２導電型又はｉ型の前記ＪＦＥＴ埋設領域を形成することができる。このため、この製造方法によって製造される前記半導体装置では、前記ＪＦＥＴ領域が前記高濃度部分を有していても、前記ＪＦＥＴ領域の空乏化が促進される。上記製造方法は、耐圧低下が抑制された前記半導体装置を製造することができる。

【図面の簡単な説明】

【0009】

【図1】半導体装置の一実施形態の要部断面図を模式的に示す。

【図2】半導体装置の一実施形態の要部断面図を模式的に示す。

【図3】半導体装置の一実施形態の要部断面図を模式的に示す。

【図4】半導体装置の一実施形態の要部断面図を模式的に示す。

【図5】図１の半導体装置の一製造過程における要部断面図を模式的に示す。

【図6】図１の半導体装置の一製造過程における要部断面図を模式的に示す。

【図7】図１の半導体装置の一製造過程における要部断面図を模式的に示す。

【図8】図１の半導体装置の一製造過程における要部断面図を模式的に示す。

【図9】図３の半導体装置の一製造過程における要部断面図を模式的に示す。

【図10】図３の半導体装置の一製造過程における要部断面図を模式的に示す。

【図11】図３の半導体装置の一製造過程における要部断面図を模式的に示す。

【図12】図３の半導体装置の一製造過程における要部断面図を模式的に示す。

【発明を実施するための形態】

【0010】

以下、図面を参照し、本明細書が開示する技術が適用された半導体装置及びその製造方法を説明する。以下の説明では、各図を通して実質的に共通する構成要素については共通の符号を付し、その説明を省略することがある。

【0011】

図１に示されるように、半導体装置１は、ｎ⁺型の半導体基板１０と、半導体基板１０上に設けられている窒化物半導体層の化合物半導体層２０、半導体基板１０の下面を被覆するドレイン電極３２、化合物半導体層２０の上面の一部を被覆するソース電極３４、及び、化合物半導体層２０の上面の一部に設けられている絶縁ゲート部３６を備えている。化合物半導体層２０は、ｎ型のバッファ領域２２、ｎ型のドリフト領域２３、ｎ型のＪＦＥＴ領域２４、ｐ型のボディ領域２５、ｎ⁺型のソース領域２６、及び、ｐ型のＪＦＥＴ埋設領域２７を有している。なお、ＪＦＥＴ埋設領域２７は、ｉ型であってもよい。この例では、化合物半導体層２０として窒化ガリウム（ＧａＮ）の窒化物半導体層が用いられているが、この例に代えて、例えば炭化珪素層又は酸化ガリウム層が用いられてもよい。

【0012】

半導体基板１０は、その上面から窒化ガリウム（ＧａＮ）の化合物半導体層２０がエピタキシャル成長可能な下地基板であり、例えば、シリコン基板、炭化珪素基板である。なお、半導体基板１０は、窒化ガリウム基板であってもよい。半導体基板１０は、ドレイン電極３２にオーミック接触している。

【0013】

バッファ領域２２は、半導体基板１０上に設けられており、半導体基板１０と窒化物半導体層２０の間に格子歪が発生するのを抑制するための層である。バッファ領域２２は、例えばｎ型不純物を含む窒化アルミニウムガリウム（ＡｌＧａＮ）である。

【0014】

ドリフト領域２３は、バッファ領域２２上に設けられており、バッファ領域２２とＪＦＥＴ領域２４の間、且つ、バッファ領域２２とボディ領域２５の間に配置されている。ドリフト領域２３は、例えばｎ型不純物を含む窒化ガリウム（ＧａＮ）である。

【0015】

ＪＦＥＴ領域２４は、ドリフト領域２３上に設けられており、ドリフト領域２３の上面から化合物半導体層２０の上面まで厚み方向に沿って延びており、ドリフト領域２３の上面から突出した形態を有している。換言すると、ＪＦＥＴ領域２４は、化合物半導体層２０の上面からボディ領域２５を貫通してドリフト領域２３に達するまで延びている。ＪＦＥＴ領域２４は、例えばｎ型不純物を含む窒化ガリウム（ＧａＮ）である。

【0016】

また、ＪＦＥＴ領域２４は、ｎ型の不純物濃度（即ち、ドーパント濃度）が濃い高濃度部分２４ａを有している。図１では、ＪＦＥＴ領域２４内にグレーに彩色されている部分が高濃度部分２４ａである。高濃度部分２４ａは、ＪＦＥＴ領域２４のうちのドリフト領域２３側の底面部及びボディ領域２５側の側面部に配置されており、ＪＦＥＴ埋設領域２７側の内部よりもｎ型の不純物濃度が濃い。このような高濃度部分２４ａは、後述の製造方法で説明するように、エピタキシャル結晶成長技術を利用してＪＦＥＴ領域２４を形成するときに形成される。高濃度部分２４ａは、ＪＦＥＴ領域２４のうちの不純物濃度が変化する部分として定義される。例えば、高濃度部分２４ａでは、ＪＦＥＴ領域２４とドリフト領域２３の接合面近傍に不純物濃度のピークがあり、内部に向けて不純物濃度が低下する。同様に、高濃度部分２４ａでは、ＪＦＥＴ領域２４とボディ領域２５の接合面近傍に不純物濃度のピークがあり、内部に向けて不純物濃度が低下する。ＪＦＥＴ領域２４のうちの高濃度部分２４ａ以外の部分では、不純物濃度が概ね一定である。

【0017】

ボディ領域２５は、ドリフト領域２３上に設けられており、ＪＦＥＴ領域２４を間に置いて対向するようにＪＦＥＴ領域２４の側方に配置されている。ボディ領域２５は、例えばｐ型不純物を含む窒化ガリウム（ＧａＮ）である。

【0018】

ソース領域２６は、ボディ領域２５上に設けられており、化合物半導体層２０の上面に露出する位置に配置されている。ソース領域２６は、ボディ領域２５によってドリフト領域２３及びＪＦＥＴ領域２４から隔てられている。ソース領域２６は、例えばｎ型不純物を含む窒化ガリウム（ＧａＮ）である。ソース領域２６は、ソース電極３４にオーミック接触している。

【0019】

ＪＦＥＴ埋設領域２７は、ＪＦＥＴ領域２４内に設けられており、化合物半導体層２０の上面に露出する位置に配置されている。ＪＦＥＴ埋設領域２７は、ＪＦＥＴ領域２４によってドリフト領域２３及びボディ領域２５から隔てられている。ＪＦＥＴ埋設領域２７は、高濃度部分２４ａから離れた位置でＪＦＥＴ領域２４に埋設されるように設けられている。ＪＦＥＴ埋設領域２７は、例えばｐ型不純物を含む窒化ガリウム（ＧａＮ）である。ＪＦＥＴ埋設領域２７は、ソース電極３４にオーミック接触している。この例に代えて、ＪＦＥＴ埋設領域２７は、ｉ型であってもよいし、電位がフローティングであってもよい。

【0020】

絶縁ゲート部３６は、化合物半導体層２０の上面の一部に設けられており、酸化シリコンのゲート絶縁膜３６ａ及びポリシリコンのゲート電極３６ｂを有している。ゲート電極３６ｂは、ＪＦＥＴ領域２４とソース領域２６を隔てる部分のボディ領域２５にゲート絶縁膜３６ａを介して対向している。

【0021】

次に、半導体装置１の動作を説明する。使用時には、例えばドレイン電極３２に正電圧が印加され、ソース電極３４が接地される。ゲート電極３６ｂにゲート閾値電圧よりも高い正電圧が印加されると、ＪＦＥＴ領域２４とソース領域２６を隔てる部分のボディ領域２５に反転層が形成され、半導体装置１がターンオンする。このとき、反転層を経由してソース領域２６からＪＦＥＴ領域２４に電子が流入する。ＪＦＥＴ領域２４に流入した電子は、そのＪＦＥＴ領域２４を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通する。

【0022】

ゲート電極３６ｂが接地されると、反転層が消失し、半導体装置１がターンオフする。このとき、ＪＦＥＴ領域２４とボディ領域２５のｐｎ接合面からＪＦＥＴ領域２４内に空乏層が伸びる。しかしながら、ＪＦＥＴ領域２４は高濃度部分２４ａを有しているので、このＪＦＥＴ領域２４とボディ領域２５のｐｎ接合面からの空乏層の伸展は阻害される。一方、半導体装置１では、ＪＦＥＴ領域２４内にＪＦＥＴ埋設領域２７が設けられている。このため、ＪＦＥＴ領域２４とＪＦＥＴ埋設領域２７のｐｎ接合面からＪＦＥＴ領域２４内に空乏層が伸びる。これにより、半導体装置１がオフのときにＪＦＥＴ領域２４が実質的に完全空乏化されるので、半導体装置１は高い耐圧を有することができる。また、ＪＦＥＴ領域２４が実質的に完全空乏化されるので、例えばＪＦＥＴ領域２４上のゲート絶縁膜３６ａの電界集中が緩和される。この点においても、半導体装置１は高い耐圧を有することができる。なお、ＪＦＥＴ埋設領域２７がｉ型の場合であっても、ＪＦＥＴ埋設領域２７が設けられていない場合に比してＪＦＥＴ領域２４の空乏化が促進されるので、半導体装置１は高い耐圧を有することができる。また、ＪＦＥＴ埋設領域２７の電位がフローティングの場合であっても、ＪＦＥＴ埋設領域２７が設けられていない場合に比してＪＦＥＴ領域２４の空乏化が促進されるので、半導体装置１は高い耐圧を有することができる。

【0023】

図２に示す半導体装置２は、ＪＦＥＴ領域２４が化合物半導体層２０の深部に向けて先細りのテーパ形状であることを特徴としている。半導体装置２はさらに、ＪＦＥＴ埋設領域２７も化合物半導体層２０の深部に向けて先細りのテーパ形状であることを特徴としている。このような形状であると、エピタキシャル結晶成長技術を利用してＪＦＥＴ領域２４及びＪＦＥＴ埋設領域２７を形成するときに、ボイドが形成されるのを抑制することができる。また、ＪＦＥＴ埋設領域２７もテーパ形状とすることにより、ＪＦＥＴ領域２４の側面とＪＦＥＴ埋設領域２７の側面が概ね平行な関係となり、ＪＦＥＴ領域２４の幅が概ね一定となる。これにより、ＪＦＥＴ領域２４の全体が良好に空乏化されるので、半導体装置１は高い耐圧を有することができる。

【0024】

図３に示す半導体装置３は、化合物半導体層２０が凸部２０Ａを有していることを特徴としている。凸部２０Ａは、化合物半導体層２０の上面の一部が突出するように凸状に加工されて構成されている。凸部２０Ａは、対向するボディ領域２５の間の領域、即ち、ＪＦＥＴ領域２４の上方に設けられている。凸部２０Ａ内には、ＪＦＥＴ領域２４の一部及びＪＦＥＴ埋設領域２７の一部が設けられている。

【0025】

凸部２０Ａは、化合物半導体層２０の上面に対して直交する方向から見たときに（即ち、化合物半導体層２０を平面視したときに）、対向するボディ領域２５の間の領域の内側に位置している。換言すると、対向するボディ領域２５を結ぶ方向（紙面左右方向）において、凸部２０Ａの幅は、対向するボディ領域２５間の距離よりも短い。これにより、ＪＦＥＴ領域２４とボディ領域２５のｐｎ接合面が、凸部２０Ａの側方に位置しており、化合物半導体層２０の上面に露出する位置に配置されている。

【0026】

絶縁ゲート部３６は、ソース領域２６に対向する位置から凸部２０Ａの側面に対向する位置まで延びて配置されている。特に、絶縁ゲート部３６は、化合物半導体層２０の上面に露出するＪＦＥＴ領域２４とボディ領域２５のｐｎ接合面に対向するように配置されている。これにより、ＪＦＥＴ領域２４とソース領域２６の間のボディ領域２５に形成される反転層が、ＪＦＥＴ領域２４に確実に接続することができる。

【0027】

凸部２０Ａ内に設けられているＪＦＥＴ埋設領域２７の一部は、断面Ｔ形状であり、凸部２０Ａの頂面全体に露出する位置に配置されている。これによりＪＦＥＴ埋設領域２７は、凸部２０Ａの頂面においてソース電極３４と大きな面積で接触することができる。ＪＦＥＴ埋設領域２７とソース電極３４は、低い接触抵抗で電気的に接続されている。

【0028】

図４に示す半導体装置４は、凸部２０Ａが化合物半導体層２０の上方に向けて先細りのテーパ形状であることを特徴としている。この形状によると、化合物半導体層２０の上面と凸部２０Ａの側面で構成される角部の角度が大きくなり、この角部を被覆する絶縁ゲート部３６の曲率が大きくなる。これにより、この角部を被覆するゲート絶縁膜３６ａの電界集中が緩和され、半導体装置４の耐圧が改善される。

【0029】

（半導体装置１の製造方法）
次に、図１に示す半導体装置１の製造方法を説明する。まず、図５に示されるように、エピタキシャル成長技術を利用して、半導体基板１０の表面からバッファ領域２２、ドリフト領域２３及びボディ領域２５をこの順で積層し、化合物半導体層２０を準備する。次に、化合物半導体層２０の上面にマスク４２を成膜する。マスク４２の材料は、例えば酸化シリコンである。次に、ドライエッチング技術を利用して、マスク４２の開口に露出する化合物半導体層２０の表面からボディ領域２５を貫通してドリフト領域２３に達するトレンチＴＲ１を形成する（トレンチ形成工程）。トレンチＴＲ１は、ドリフト領域２３の一部に侵入する深さを有している。トレンチＴＲ１を形成した後に、マスク４２を除去する。なお、ドライエッチング条件を調整することで、トレンチＴＲ１をテーパ状に加工することができる。この場合、図２に示す半導体装置２を製造することができる。

【0030】

次に、図６に示されるように、エピタキシャル成長技術を利用して、化合物半導体層２０の上面及びトレンチＴＲ１の内壁面に、ＪＦＥＴ領域２４を結晶成長して形成する（ＪＦＥＴ領域形成工程）。このＪＦＥＴ領域形成工程では、トレンチＴＲ１が完全に充填されるよりも前にＪＦＥＴ領域２４の結晶成長を停止させる。図６に示されるように、ＪＦＥＴ領域２４を結晶成長するときの初期層には、例えばシリコン、酸素、炭素等の不純物が多く取り込まれ、高濃度部分２４ａが形成される。

【0031】

次に、図７に示されるように、エピタキシャル成長技術を利用して、トレンチＴＲ１内のＪＦＥＴ領域２４によって画定される溝が充填されるように、ＪＦＥＴ埋設領域２７を結晶成長して形成する（ＪＦＥＴ埋設領域形成工程）。

【0032】

次に、図８に示されるように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、ボディ領域２５の上面に成膜されたＪＦＥＴ領域２４及びＪＦＥＴ埋設領域２７を除去して化合物半導体層２０の上面を平坦化する。

【0033】

次に、既知の製造技術を利用して、ソース領域２６、ゲート絶縁膜３６ａ、ゲート電極３６ｂ、ドレイン電極３２及びソース電極３４を形成することで、図１に示す半導体装置１を製造することができる。

【0034】

（半導体装置３の製造方法）
まず、半導体装置３の製造方法において、図５に示す工程までは半導体装置１と同様である。ただし、半導体装置３の製造方法では、マスク４２を除去することなく次の工程に進む。

【0035】

図９に示すように、エピタキシャル成長技術を利用して、トレンチＴＲ１の内壁面に、ＪＦＥＴ領域２４を結晶成長して形成する（ＪＦＥＴ領域形成工程）。このＪＦＥＴ領域形成工程では、トレンチＴＲ１が完全に充填されるよりも前にＪＦＥＴ領域２４の結晶成長を停止させる。図９に示されるように、ＪＦＥＴ領域２４を結晶成長するときの初期層には、例えばシリコン、酸素、炭素等の不純物が多く取り込まれ、高濃度部分２４ａが形成される。ここで、マスク４２の材料は酸化シリコンであり、窒化ガリウム（ＧａＮ）とは異種材料である。このため、マスク４２の表面からはＪＦＥＴ領域２４が結晶成長しない。したがって、マスク４２の上面はＪＦＥＴ領域２４によって被覆されていない。さらに、トレンチＴＲ１の上方に位置するマスク４２の側面の上部分も、ＪＦＥＴ領域２４によって被覆されていない。なお、マスク４２の側面の下部分を被覆するＪＦＥＴ領域２４は、トレンチＴＲ１内のＪＦＥＴ領域２４が上方向に結晶成長した部分である。

【0036】

次に、図１０に示されるように、エピタキシャル成長技術を利用して、トレンチＴＲ１内のＪＦＥＴ領域２４によって画定される溝が充填されるように、ＪＦＥＴ埋設領域２７を結晶成長して形成する（ＪＦＥＴ埋設領域形成工程）。これにより、トレンチＴＲ１の上方に化合物半導体層２０の凸部２０Ａが形成される。また、上記したように、マスク４２の側面の上部分が露出するようにＪＦＥＴ領域２４が形成されているので、結晶成長したＪＦＥＴ埋設領域２７の一部は断面Ｔ形状となるように形成される。

【0037】

次に、図１１に示すように、ウェットエッチング技術を利用して、マスク４２を選択的に除去する。さらに、図１２に示すように、ＴＭＡＨ処理により、凸部２０Ａを含む化合物半導体層２０の上面の一部を薄く除去する。これにより、凸部２０Ａは、その幅が狭くなるように加工される。なお、このＴＭＡＨ処理条件を調整することにより、凸部２０Ａをテーパ状に加工することができる。この場合、図４に示す半導体装置４を製造することができる。

【0038】

次に、既知の製造技術を利用して、ソース領域２６、ゲート絶縁膜３６ａ、ゲート電極３６ｂ、ドレイン電極３２及びソース電極３４を形成することで、図３に示す半導体装置３を製造することができる。

【0039】

この製造方法は、図１の半導体装置１の製造方法と比較すると、ＣＭＰ（Chemical Mechanical Polishing）技術を利用した平坦化工程が不要となるので、製造工程が簡略化される。換言すると、図３及び図４に示す半導体装置３、４は、図１の半導体装置１に比して製造が容易な構造を有している、と言うことができる。

【0040】

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。

【0041】

本明細書が開示する半導体装置は、化合物半導体層を有することができる。前記化合物半導体層は、特に限定されるものではないが、例えば窒化物半導体層、炭化珪素層又は酸化ガリウム層であってもよい。前記化合物半導体層は、第１導電型のドリフト領域と、前記ドリフト領域の上方に設けられている第１導電型のＪＦＥＴ領域と、前記ドリフト領域の上方に設けられており、前記ＪＦＥＴ領域に隣接する第２導電型のボディ領域と、前記ＪＦＥＴ領域内に設けられている第２導電型又はｉ型のＪＦＥＴ埋設領域と、を備えることができる。前記ＪＦＥＴ領域は、前記ドリフト領域に直接的に接するように前記ドリフト領域の上方に配置されていてもよく、他の領域を介して前記ドリフト領域の上方に配置されていてもよい。前記ボディ領域は、前記ドリフト領域に直接的に接するように前記ドリフト領域の上方に配置されていてもよく、他の領域を介して前記ドリフト領域の上方に配置されていてもよい。前記ＪＦＥＴ領域は、前記ドリフト領域側の底面部及び前記ボディ領域側の側面部に、前記ＪＦＥＴ埋設領域側の内部よりも不純物濃度が濃い高濃度部分を有することができる。

【0042】

上記半導体装置では、前記ＪＦＥＴ埋設領域がソース電極に電気的に接続されていてもよい。前記ＪＦＥＴ埋設領域と前記ＪＦＥＴ領域の接合面から前記ＪＦＥＴ領域に向けて空乏化が促進される。

【0043】

上記半導体装置では、前記ＪＦＥＴ領域が前記化合物半導体層の深部に向けて先細りのテーパ形状であってもよい。この場合、前記ＪＦＥＴ埋設領域も、前記化合物半導体層の深部に向けて先細りのテーパ形状であってもよい。前記ＪＦＥＴ領域及び前記ＪＦＥＴ埋設領域を結晶成長して形成するときに、ボイドの形成を抑えることができる。

【0044】

上記半導体装置では、前記化合物半導体層は、上面の一部が突出して構成された凸部を有していてもよい。この場合、前記ＪＦＥＴ領域の一部及び前記ＪＦＥＴ埋設領域の一部が、前記凸部内にも設けられていてもよい。このような凸部を有する上記半導体装置は、製造が容易な構造を有している。

【0045】

上記半導体装置は、絶縁ゲートをさらに備えていてもよい。この場合、前記ＪＦＥＴ領域と前記ボディ領域のｐｎ接合面は、前記凸部の側方において前記化合物半導体層の前記上面に露出する位置に配置されていてもよい。前記絶縁ゲートは、前記ＪＦＥＴ領域と前記ボディ領域の前記ｐｎ接合面に対向するように配置されていてもよい。前記ボディ領域に形成される反転層が、前記ＪＦＥＴ領域に確実に接続することができる。

【0046】

上記半導体装置では、前記絶縁ゲートが前記凸部の側面にも対向するように配置されていてもよい。この場合、前記凸部が、前記化合物半導体層の上方に向けて先細りのテーパ形状であってもよい。前記絶縁ゲートの電界集中が緩和される。

【0047】

上記半導体装置では、前記ＪＦＥＴ埋設領域が前記凸部の頂面全体に露出する位置に配置されていてもよい。例えば前記ＪＦＥＴ埋設領域が前記ソース電極と接続する場合、前記ＪＦＥＴ埋設領域と前記ソース電極が低い接触抵抗で電気的に接続することができる。

【0048】

本明細書が開示する半導体装置の製造方法は、第１導電型のドリフト領域と第２導電型のボディ領域が積層している化合物半導体層の一方の主面から前記ボディ領域を貫通して前記ドリフト領域に達するトレンチを形成するトレンチ形成工程と、前記トレンチ内に化合物半導体の第１導電型のＪＦＥＴ領域を結晶成長させる工程であって、前記トレンチが完全に充填されるよりも前に前記ＪＦＥＴ領域の結晶成長を停止させる、ＪＦＥＴ領域形成工程と、前記トレンチ内の前記ＪＦＥＴ領域によって画定される溝内に化合物半導体の第２導電型又はｉ型のＪＦＥＴ埋設領域を結晶成長させるＪＦＥＴ埋設領域形成工程と、を備えることができる。前記化合物半導体層は、特に限定されるものではないが、例えば窒化物半導体層、炭化珪素層又は酸化ガリウム層であってもよい。

【0049】

上記製造方法では、前記トレンチ形成工程において前記トレンチを形成するために形成されたマスク層を残存させた状態で、前記ＪＦＥＴ領域形成工程と前記ＪＦＥＴ埋設領域形成工程を実施してもよい。この製造方法によると、前記化合物半導体層の上面の一部が凸状に構成された凸部を形成することができる。この製造方法によると、後の平坦化工程を不要とすることができる。

【0050】

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

【符号の説明】

【0051】

１、２、３、４：半導体装置、 １０：半導体基板、 ２０：化合物半導体層、 ２２：バッファ領域、 ２３：ドリフト領域、 ２４：ＪＦＥＴ領域、 ２４ａ：高濃度部分、 ２５：ボディ領域、 ２６：ソース領域、 ２７：ＪＦＥＴ埋設領域、 ３２：ドレイン電極、 ３４：ソース電極、 ３６：絶縁ゲート部、 ３６ａ：ゲート絶縁膜、 ３６ｂ：ゲート電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】