特許 7530001 半導体集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-30

(45)【発行日】2024-08-07

(54)【発明の名称】半導体集積回路装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20240731BHJP

   H01L 27/04 20060101ALI20240731BHJP

   H01L 21/82 20060101ALI20240731BHJP

   H01L 21/8234 20060101ALI20240731BHJP

   H01L 27/06 20060101ALI20240731BHJP

   H01L 27/088 20060101ALI20240731BHJP

   H01L 21/8238 20060101ALI20240731BHJP

   H01L 27/092 20060101ALI20240731BHJP

   H01L 29/06 20060101ALI20240731BHJP

【ＦＩ】

H01L27/04 C

H01L21/82 B

H01L21/82 W

H01L27/06 102A

H01L27/04 D

H01L27/088 B

H01L27/088 D

H01L27/088 E

H01L27/092 C

H01L27/092 F

H01L27/092 G

H01L29/06 601N

【請求項の数】 11

(21)【出願番号】P 2021507231

(86)(22)【出願日】2020-03-10

(86)【国際出願番号】 JP2020010274

(87)【国際公開番号】W WO2020189408

(87)【国際公開日】2020-09-24

【審査請求日】2023-02-15

(31)【優先権主張番号】P 2019048205

(32)【優先日】2019-03-15

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】110001427

【氏名又は名称】弁理士法人前田特許事務所

(72)【発明者】

【氏名】祖父江 功弥

【審査官】西村 治郎

(56)【参考文献】

【文献】特開昭６０－２２５４４４（ＪＰ，Ａ）

【文献】特開昭６３－１３７４５０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

容量素子を備えた半導体集積回路装置であって、
前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
前記容量構造は、
第１導電型の立体構造トランジスタである、第１トランジスタと、
深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、
前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、
前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタと、
前記第１～第４トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に延びており、前記第１トランジスタの一方のノードと前記第３トランジスタの一方のノードとを接続する第１ローカル配線と、
前記第２方向に延びており、前記第２トランジスタの一方のノードと前記第４トランジスタの一方のノードとを接続する第２ローカル配線と、
前記第２方向に延びており、前記第１トランジスタの他方のノードと前記第３トランジスタの他方のノードとを接続する第３ローカル配線と、
前記第２方向に延びており、前記第２トランジスタの他方のノードと前記第４トランジスタの他方のノードとを接続する第４ローカル配線とを備えている
ことを特徴とする半導体集積回路装置。

【請求項2】

容量素子を備えた半導体集積回路装置であって、
前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
前記容量構造は、
第１導電型の立体構造トランジスタである、第１トランジスタと、
深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、
前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、
前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタと、
前記第１～第４トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に延びており、前記第１トランジスタの一方のノードと前記第３トランジスタの一方のノードとを接続する第１ローカル配線と、
前記第２方向に延びており、前記第２トランジスタの一方のノードと前記第４トランジスタの一方のノードとを接続する第２ローカル配線とを備え、
前記容量素子は、前記容量構造を複数、備え、
前記複数の容量構造は、前記第１方向に並んで配置された第１および第２容量構造を含み、
前記第１容量構造が備える前記第１、第２、第３、第４トランジスタは、前記第２容量構造が備える前記第１、第２、第３、第４トランジスタと、それぞれ、一方のノードを共有している
ことを特徴とする半導体集積回路装置。

【請求項3】

容量素子を備えた半導体集積回路装置であって、
前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
前記容量構造は、
第１導電型の立体構造トランジスタである、第１トランジスタと、
深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、
前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、
前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタと、
前記第１～第４トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に延びており、前記第１トランジスタの一方のノードと前記第３トランジスタの一方のノードとを接続する第１ローカル配線と、
前記第２方向に延びており、前記第２トランジスタの一方のノードと前記第４トランジスタの一方のノードとを接続する第２ローカル配線とを備え、
前記容量素子は、前記容量構造を複数、備え、
前記複数の容量構造は、前記第２方向に並んで配置された第１および第２容量構造を含み、
前記第１容量構造が備える前記第３および第４トランジスタのゲート、並びに、前記第２容量構造が備える前記第１および第２トランジスタのゲートが、前記第１および第２ノードのいずれか一方と、共通に接続されている
ことを特徴とする半導体集積回路装置。

【請求項4】

容量素子を備えた半導体集積回路装置であって、
前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
前記容量構造は、
第１導電型の立体構造トランジスタである、第１トランジスタと、
深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、
前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、
前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタと、
前記第１～第４トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に延びており、前記第１トランジスタの一方のノードと前記第３トランジスタの一方のノードとを接続する第１ローカル配線と、
前記第２方向に延びており、前記第２トランジスタの一方のノードと前記第４トランジスタの一方のノードとを接続する第２ローカル配線とを備え、
前記容量素子は、前記容量構造を複数、備え、
前記複数の容量構造は、前記第１ノードと前記第２ノードとの間に、直列接続されて設けられており、
互いに接続された２個の前記容量構造は、一方が備える前記第３および第４トランジスタのゲートが、他方が備える前記第１および第２トランジスタのゲートと、接続されている
ことを特徴とする半導体集積回路装置。

【請求項5】

容量素子を備えた半導体集積回路装置であって、
前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
前記容量構造は、
第１導電型の立体構造トランジスタである、第１トランジスタと、
深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、
前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、
前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタと、
前記第１～第４トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に延びており、前記第１トランジスタの一方のノードと前記第３トランジスタの一方のノードとを接続する第１ローカル配線と、
前記第２方向に延びており、前記第２トランジスタの一方のノードと前記第４トランジスタの一方のノードとを接続する第２ローカル配線とを備え、
前記第１および第２ローカル配線は、平面視で重なりを有しており、かつ、コンタクトを介して互いに接続されている
ことを特徴とする半導体集積回路装置。

【請求項6】

請求項１～５のうちいずれか１項記載の半導体集積回路装置において、
前記容量構造は、
前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる単一の第１ゲート配線と、
前記深さ方向に延びており、前記第３および第４トランジスタのゲートとなる単一の第２ゲート配線とを備える
ことを特徴とする半導体集積回路装置。

【請求項7】

請求項１または５記載の半導体集積回路装置において、
前記容量構造は、
前記第１および第２トランジスタのゲートが、前記第１および第２ノードのいずれか一方と接続されており、
前記第３および第４トランジスタのゲートが、前記第１および第２ノードの他方と接続されている
ことを特徴とする半導体集積回路装置。

【請求項8】

容量素子を備えた半導体集積回路装置であって、
前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、
前記容量構造は、
第１導電型の立体構造トランジスタである、第１トランジスタと、
深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、
前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、
前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタとを備え、
前記第１および第３トランジスタは、前記第１～第４トランジスタのチャネル部が延びる方向である第１方向に並んで配置されており、かつ、一方のノードを共有しており、
前記第２および第４トランジスタは、前記第１方向に並んで配置されており、かつ、一方のノードを共有しており、
前記容量素子は、前記容量構造を複数、備え、
前記複数の容量構造は、前記第１方向と垂直をなす第２方向に並んで配置された第１および第２容量構造を含み、
前記第１容量構造が備える前記第１および第２トランジスタのゲート、並びに、前記第２容量構造が備える前記第１および第２トランジスタのゲートが、前記第１および第２ノードのいずれか一方と、共通に接続されており、
前記第１容量構造が備える前記第３および第４トランジスタのゲート、並びに、前記第２容量構造が備える前記第３および第４トランジスタのゲートが、前記第１および第２ノードの他方と、共通に接続されている
ことを特徴とする半導体集積回路装置。

【請求項9】

請求項８記載の半導体集積回路装置において、
前記容量構造は、
前記深さ方向に延びており、前記第１および第２トランジスタのゲートとなる単一の第１ゲート配線と、
前記深さ方向に延びており、前記第３および第４トランジスタのゲートとなる単一の第２ゲート配線とを備える
ことを特徴とする半導体集積回路装置。

【請求項10】

請求項１～９のうちいずれか１項記載の半導体集積回路装置において、
前記第１導電型と前記第２導電型とは、異なる導電型である
ことを特徴とする半導体集積回路装置。

【請求項11】

請求項１～９のうちいずれか１項記載の半導体集積回路装置において、
前記第１導電型と前記第２導電型とは、同一の導電型である
ことを特徴とする半導体集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、立体構造トランジスタを備えた半導体集積回路装置に関するものであり、特に立体構造トランジスタを用いた容量素子のレイアウト構造に関する。

【背景技術】

【0002】

半導体集積回路装置では、プロセスの微細化に伴い、トランジスタの耐圧は低下傾向にある。一方、装置外部との間の信号入出力を行うインターフェース部は、その規格等によって、トランジスタの耐圧を超える高電圧を要するものがある。

【0003】

また、半導体集積回路を構成する基本的な素子の１つに、容量素子がある。半導体集積回路装置では、容量素子を、トランジスタを用いて構成する場合がある。

【0004】

また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。

【0005】

特許文献１では、トランジスタを直列に接続することによって構成した高耐圧の容量素子が開示されている。

【0006】

非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたスタンダードセルが開示されている。

【先行技術文献】

【特許文献】

【0007】

【文献】特開平８－３０６８７０号公報

【非特許文献】

【0008】

【文献】Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers

【文献】A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers

【発明の概要】

【発明が解決しようとする課題】

【0009】

本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。

【0010】

ところが、これまでに、ＣＦＥＴを用いた高耐圧の容量のレイアウト構造を開示する文献はない。

【0011】

本開示は、ＣＦＥＴを用いた、高耐圧を有する容量素子のレイアウト構造を提供することを目的とする。

【課題を解決するための手段】

【0012】

本開示の第１態様では、容量素子を備えた半導体集積回路装置であって、前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、前記容量構造は、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタと、前記第１～第４トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に延びており、前記第１トランジスタの一方のノードと前記第３トランジスタの一方のノードとを接続する第１ローカル配線と、前記第２方向に延びており、前記第２トランジスタの一方のノードと前記第４トランジスタの一方のノードとを接続する第２ローカル配線とを備える。

【0013】

この態様によると、平面視で重なっており、ゲート同士が接続された第１および第２トランジスタと、平面視で重なっており、ゲート同士が接続された第３および第４トランジスタとを用いて、容量素子が形成される。そして、第１および第３トランジスタのノード同士がローカル配線によって接続されており、第２および第４トランジスタのノード同士がローカル配線によって接続されている。したがって、高耐圧でありかつ小面積の容量素子が実現される。

【0014】

本開示の第２態様では、容量素子を備えた半導体集積回路装置であって、前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、前記容量構造は、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタとを備え、前記第１および第３トランジスタは、前記第１～第４トランジスタのチャネル部が延びる方向である第１方向に並んで配置されており、かつ、一方のノードを共有しており、前記第２および第４トランジスタは、前記第１方向に並んで配置されており、かつ、一方のノードを共有している。

【0015】

この態様によると、平面視で重なっており、ゲート同士が接続された第１および第２トランジスタと、平面視で重なっており、ゲート同士が接続された第３および第４トランジスタとを用いて、容量素子が形成される。そして、第１および第３トランジスタは第１方向に並び、一方のノードを共有しており、第２および第４トランジスタは第１方向に並び、一方のノードを共有している。したがって、高耐圧でありかつ小面積の容量素子が実現される。

【0016】

本開示の第３態様では、半導体集積回路装置であって、第１ノードと第２ノードとの間に設けられた容量素子を備え、前記容量素子は、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１トランジスタの一方のノードと接続され、かつ、前記第１および第２ノードのいずれか一方と接続された第１ローカル配線と、前記第２トランジスタの一方のノードと接続され、かつ、前記第１および第２ノードの他方と接続された第２ローカル配線とを備えている。

【0017】

この態様によると、平面視で重なっており、ゲート同士が接続された第１および第２トランジスタを用いて、容量素子が形成される。そして、第１トランジスタのノードは、第１ローカル配線を介して第１および第２ノードのいずれか一方と接続されており、第２トランジスタのノードは、第２ローカル配線を介して第１および第２ノードの他方と接続されている。したがって、高耐圧でありかつ小面積の容量素子が実現される。

【0018】

本開示の第４態様では、容量素子を備えた半導体集積回路装置であって、前記容量素子は、第１ノードと第２ノードとの間に設けられた、少なくとも１つの容量構造を備え、前記容量構造は、第１導電型の立体構造トランジスタである、第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成されており、前記第１トランジスタと平面視で重なっており、前記第１トランジスタとゲート同士が接続された、第２導電型の立体構造トランジスタである、第２トランジスタと、前記第１トランジスタと同層に形成された前記第１導電型の立体構造トランジスタである、第３トランジスタと、前記第２トランジスタと同層に形成されており、前記第３トランジスタと平面視で重なっており、前記第３トランジスタとゲート同士が接続された、前記第２導電型の立体構造トランジスタである、第４トランジスタと、前記第１～第４トランジスタのチャネル部が延びる方向である第１方向と垂直をなす第２方向に延びており、前記第１トランジスタの一方のノードと前記第３トランジスタの一方のノードとを接続する第１ローカル配線とを備え、前記第２トランジスタの少なくとも一方のノードが、前記第１および第２ノードのいずれか一方と接続されており、前記第４トランジスタの少なくとも一方のノードが、前記第１および第２ノードの他方と接続されている。

【0019】

この態様によると、平面視で重なっており、ゲート同士が接続された第１および第２トランジスタと、平面視で重なっており、ゲート同士が接続された第３および第４トランジスタとを用いて、容量素子が形成される。そして、第１および第３トランジスタは、第１ローカル配線を介してノード同士が接続されており、第２トランジスタのノードは、第１および第２ノードのいずれか一方と接続されており、第４トランジスタのノードは、第１および第２ノードの他方と接続されている。したがって、高耐圧でありかつ小面積の容量素子が実現される。

【発明の効果】

【0020】

本開示によると、ＣＦＥＴを用いて、高耐圧を有する容量素子を実現することができる。

【図面の簡単な説明】

【0021】

【図1】（ａ），（ｂ）は第１実施形態に係る容量素子のレイアウト構造の例を示す平面図

【図2】（ａ），（ｂ）は図１のレイアウト構造の平面視縦方向における断面図

【図3】図１の容量素子の回路図

【図4】（ａ），（ｂ）は図１の構造をアレイ状に配置したレイアウト構造の例を示す平面図

【図5】図４の容量素子の回路図

【図6】（ａ），（ｂ）は図１の構造を直列接続したレイアウト構造の例を示す平面図

【図7】図６の容量素子の回路図

【図8】（ａ），（ｂ）は図６の構造をアレイ状に配置したレイアウト構造の例を示す平面図

【図9】図８の容量素子の回路図

【図10】（ａ），（ｂ）は第１実施形態の変形例に係る容量素子のレイアウト構造の例を示す平面図

【図11】図１０に示す容量素子の回路図

【図12】（ａ），（ｂ）は第２実施形態に係る容量素子のレイアウト構造の例を示す平面図

【図13】図１２のレイアウト構造の平面視横方向における断面図

【図14】図１２の容量素子の回路図

【図15】（ａ），（ｂ）は図１２の構造をアレイ状に配置したレイアウト構造の例を示す平面図

【図16】図１５の容量素子の回路図

【図17】（ａ），（ｂ）は第３実施形態に係る容量素子のレイアウト構造の例を示す平面図

【図18】（ａ），（ｂ）は図１７のレイアウト構造の平面視縦方向における断面図

【図19】図１７に示す容量素子の回路図

【図20】（ａ），（ｂ）は図１７の構造を直列接続したレイアウト構造の例を示す平面図

【図21】（ａ），（ｂ）は図２０のレイアウト構造の平面視縦方向における断面図

【図22】図２０に示す容量素子の回路図

【図23】（ａ），（ｂ）は図２０の構造をアレイ状に配置したレイアウト構造の例を示す平面図

【図24】図２３に示す容量素子の回路図

【図25】ＣＦＥＴを備えた半導体装置の構造を示す断面図

【図26】ＣＦＥＴを備えた半導体装置の構造を示す断面図

【図27】ＣＦＥＴを備えた半導体装置の構造を示す断面図

【図28】ＣＦＥＴを備えた半導体装置の構造を示す平面図

【発明を実施するための形態】

【0022】

以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。

【0023】

まず、ＣＦＥＴの基本構造について説明する。図２５～図２８はＣＦＥＴを備えた半導体装置の構造を示す図であり、図２５はＸ方向における断面図、図２６はＹ方向におけるゲート部分の断面図、図２７はＹ方向におけるソース・ドレイン部分の断面図、図２８は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図２５～図２８は概略図であり、各部の寸法や位置等は必ずしも整合していない。

【0024】

この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。

【0025】

素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。

【0026】

また、図２６に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。

【0027】

例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。

【0028】

この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にｐ型半導体層３３１ｐが形成されている。ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板１０１から離間する側の２本のナノワイヤ３５８の各端部にｎ型半導体層３４１ｎが形成されている。ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、ｐ型半導体層３３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。

【0029】

また、図２７に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。

【0030】

このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。

【0031】

なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。

【0032】

なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。

【0033】

また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、ｐ型半導体層３３１ｐおよびｎ型半導体層３４１ｎが、パッドに相当する。

【0034】

また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。

【0035】

また、本明細書では、トランジスタのソースおよびドレインのことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。

【0036】

（第１実施形態）
図１および図２は第１実施形態に係る容量素子のレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ），（ｂ）は平面視縦方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。図２（ａ）は線Ｙ１－Ｙ１’の断面、図２（ｂ）は線Ｙ２－Ｙ２’の断面である。

【0037】

また、図３は図１および図２に示す容量素子の構成を示す回路図である。本実施形態に係る半導体集積回路装置は、図３に示す容量素子を備える。図３の容量素子は、ノードＩＮ１とノードＩＮ２との間に配置された、Ｐ導電型のトランジスタＰ１１，Ｐ１２およびＮ導電型のトランジスタＮ１１，Ｎ１２を備える。トランジスタＰ１１，Ｎ１１のゲートはノードＩＮ１と接続されている。トランジスタＰ１２，Ｎ１２のゲートはノードＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されている。すなわち、図３の容量素子は、ノードＩＮ１とノードＩＮ２との間に設けられた、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２を備えた１個の容量構造を備える。ノードＩＮ１，ＩＮ２は、例えば、信号が与えられる。あるいは、ノードＩＮ１，ＩＮ２は、電源線と接続される。この場合は、容量素子は電源間容量として機能する。

【0038】

図３の構成では、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／２となる。このため、この容量素子は、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２の耐圧よりも高い電圧が印加可能になる。

【0039】

なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。また、図１等の平面図において縦横に走る点線、および、図２等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。

【0040】

図１および図２に示すように、容量素子の下部には、Ｘ方向に延びるナノワイヤ２１ａ，２１ｂが形成されており、容量素子の上部には、Ｘ方向に延びるナノワイヤ２６ａ，２６ｂが形成されている。ナノワイヤ２１ａ，２６ａは平面視で重なっており、ナノワイヤ２１ｂ，２６ｂは平面視で重なっている。ゲート配線３１，３２は、Ｚ方向に延びており、下部から上部にかけて、並列に形成されている。ゲート配線３１は、トランジスタＰ１１，Ｎ１１のゲートとなる。ゲート配線３２は、トランジスタＰ１２，Ｎ１２のゲートとなる。また、容量素子のＸ方向における両端に、ダミーゲート配線３３ａ，３３ｂ，３３ｃ，３３ｄが形成されている。ダミーゲート配線３３ａ，３３ｂ，３３ｃ，３３ｄは、ゲート配線３１，３２と同様に、Ｚ方向に延びている。

【0041】

ナノワイヤ２１ａの両端にそれぞれ、Ｐ型半導体がドーピングされたパッド２２ａ，２２ｂが形成されている。ナノワイヤ２１ｂの両端にそれぞれ、Ｐ型半導体がドーピングされたパッド２２ｃ，２２ｄが形成されている。ナノワイヤ２１ａ，２１ｂがトランジスタＰ１１，Ｐ１２のチャネル部をそれぞれ構成する。パッド２２ａ，２２ｂがトランジスタＰ１１のノードを構成する。パッド２２ｃ，２２ｄがトランジスタＰ１２のノードを構成する。

【0042】

ナノワイヤ２６ａの両端にそれぞれ、Ｎ型半導体がドーピングされたパッド２７ａ，２７ｂが形成されている。ナノワイヤ２６ｂの両端にそれぞれ、Ｎ型半導体がドーピングされたパッド２７ｃ，２７ｄが形成されている。ナノワイヤ２６ａ，２６ｂがトランジスタＮ１１，Ｎ１２のチャネル部をそれぞれ構成する。パッド２７ａ，２７ｂがトランジスタＮ１１のノードを構成する。パッド２７ｃ，２７ｄがトランジスタＮ１２のノードを構成する。

【0043】

すなわち、ナノワイヤ２１ａ、ゲート配線３１、およびパッド２２ａ，２２ｂによって、トランジスタＰ１１が構成される。ナノワイヤ２１ｂ、ゲート配線３２、およびパッド２２ｃ，２２ｄによって、トランジスタＰ１２が構成される。ナノワイヤ２６ａ、ゲート配線３１、およびパッド２７ａ，２７ｂによって、トランジスタＮ１１が構成される。ナノワイヤ２６ｂ、ゲート配線３２、およびパッド２７ｃ，２７ｄによって、トランジスタＮ１２が構成される。

【0044】

下部において、Ｙ方向に延びるローカル配線４１，４２が形成されている。ローカル配線４１はパッド２２ａ，２２ｃと接続されており、ローカル配線４２はパッド２２ｂ、２２ｄと接続されている。上部において、Ｙ方向に延びるローカル配線４３，４４が形成されている。ローカル配線４３はパッド２７ａ，２７ｃと接続されており、ローカル配線４４はパッド２７ｂ，２７ｄと接続されている。

【0045】

金属配線層であるＭ１配線層に、Ｘ方向に延びる配線６１，６２が形成されている。配線６１はノードＩＮ１に対応しており、配線６２はノードＩＮ２に対応している。配線６１は、コンタクト５１を介して、ゲート配線３１と接続されている。配線６２は、コンタクト５２を介して、ゲート配線３２と接続されている。

【0046】

以上のように本例によると、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１１，Ｎ１１と、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１２，Ｎ１２とを用いて、容量素子が形成される。また、トランジスタＰ１１，Ｐ１２のノード同士がローカル配線４１，４２によって接続されており、トランジスタＮ１１，Ｎ１２のノード同士がローカル配線４３，４４によって接続されている。これにより、小面積でありかつ高耐圧の容量素子が実現される。

【0047】

なお、上述した構成では、トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されているものとしたが、一方のノードのみが接続されていてもよい。また、トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されているものとしたが、一方のノードのみが接続されていてもよい。

【0048】

（アレイ配置）
図４は本実施形態に係る容量素子のレイアウト構造の他の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図４のレイアウト構造は、図１の容量構造を（２×２）個、アレイ状に配置したものに相当する。Ｘ方向に並ぶ容量構造は、隣り合うトランジスタが一方のノードを共有している。Ｙ方向に並ぶ容量構造は、隣り合うトランジスタがゲート配線を共有している。

【0049】

図５は図４に示す容量素子の構成を示す回路図である。図５の容量素子は２個のノードＩＮ１に接続されている。一方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４およびＮ導電型のトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４を備える。トランジスタＰ１１，Ｐ１３，Ｎ１１，Ｎ１３のゲートはＩＮ１と接続されている。トランジスタＰ１２，Ｐ１４，Ｎ１２，Ｎ１４のゲートはＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されている。トランジスタＰ１３，Ｐ１４は両方のノードが互いに接続されている。トランジスタＰ１１，Ｐ１３は一方のノードを共有しており、トランジスタＰ１２，Ｐ１４は一方のノードを共有している。トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されている。トランジスタＮ１３，Ｎ１４は両方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１３は一方のノードを共有しており、トランジスタＮ１２，Ｎ１４は一方のノードを共有している。

【0050】

また、他方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ１５，Ｐ１６，Ｐ１７，Ｐ１８およびＮ導電型のトランジスタＮ１５，Ｎ１６，Ｎ１７，Ｎ１８を備える。トランジスタＰ１５～Ｐ１８，Ｎ１５～Ｎ１８の接続関係は、トランジスタＰ１１～Ｐ１４，Ｎ１１～Ｎ１４の接続関係と同様であり、ここではその詳細は省略する。

【0051】

図４において、トランジスタＰ１１，Ｐ１３はＸ方向において隣り合っており、パッド２３ａを共有している。同様に、トランジスタＰ１２，Ｐ１４はパッド２３ｂを共有しており、トランジスタＰ１５，Ｐ１７はパッド２３ｃを共有しており、トランジスタＰ１６，Ｐ１８はパッド２３ｄを共有している。また、トランジスタＮ１１，Ｎ１３はＸ方向において隣り合っており、パッド２８ａを共有している。同様に、トランジスタＮ１２，Ｎ１４はパッド２８ｂを共有しており、トランジスタＮ１５，Ｎ１７はパッド２８ｃを共有しており、トランジスタＮ１６，Ｎ１８はパッド２８ｄを共有している。

【0052】

ゲート配線３４ａ，３４ｂはＹ方向およびＺ方向に延びている。ゲート配線３４ａは、トランジスタＰ１２，Ｐ１５，Ｎ１２，Ｎ１５に共有されており、トランジスタＰ１２，Ｐ１５，Ｎ１２，Ｎ１５のゲートとなる。ゲート配線３４ｂは、トランジスタＰ１４，Ｐ１７，Ｎ１４，Ｎ１７に共有されており、トランジスタＰ１４，Ｐ１７，Ｎ１４，Ｎ１７のゲートとなる。

【0053】

金属配線層であるＭ１配線層に、Ｘ方向に延びる配線６３ａ，６３ｂ，６４が形成されている。配線６３ａ，６３ｂはノードＩＮ１に対応しており、配線６４はノードＩＮ２に対応している。なお、配線６３ａ，６３ｂは図示しない上層配線によって互いに接続されている。配線６３ａは、コンタクト５３ａ，５３ｂを介して、トランジスタＰ１１，Ｎ１１のゲートとなるゲート配線３５ａ、および、トランジスタＰ１３，Ｎ１３のゲートとなるゲート配線３５ｂと接続されている。配線６３ｂは、コンタクト５３ｃ，５３ｄを介して、トランジスタＰ１６，Ｎ１６のゲートとなるゲート配線３５ｃ、および、トランジスタＰ１８，Ｎ１８のゲートとなるゲート配線３５ｄと接続されている。配線６４は、コンタクト５４ａ，５４ｂを介して、ゲート配線３４ａ，３４ｂと接続されている。

【0054】

なお、アレイ状に配置する容量構造の個数は、（２×２）に限られるものではない。例えば、Ｘ方向に３個以上配置してもよい。この場合、Ｘ方向に並べる容量構造は、隣り合うトランジスタの一方のノードを共有させればよい。また、Ｙ方向に３個以上配置してもよい。この場合、Ｙ方向に並べる容量構造は、隣り合うトランジスタのゲート配線を共有させればよい。また、Ｘ方向またはＹ方向に配置する容量構造の個数を１個としてもよい。

【0055】

（直列配置）
図６は本実施形態に係る容量素子のレイアウト構造の他の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図６のレイアウト構造は、図１の容量構造を２個、Ｙ方向に並べて配置したものに相当する。Ｙ方向に並ぶ容量構造は、隣り合うトランジスタがゲート配線を共有している。

【0056】

図７は図６に示す容量素子の構成を示す回路図である。図７の容量素子は、ノードＩＮ１とノードＩＮ２との間に、図３の容量素子が２段、直列に接続されて配置されたものに相当する。トランジスタＰ１１，Ｎ１１のゲートはノードＩＮ１と接続されている。トランジスタＰ１２，Ｐ１３，Ｎ１２，Ｎ１３のゲートは互いに接続されている。トランジスタＰ１４，Ｎ１４のゲートはノードＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されている。トランジスタＰ１３，Ｐ１４は両方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されている。トランジスタＮ１３，Ｎ１４は両方のノードが互いに接続されている。

【0057】

図７の構成では、ノードＩＮ１－ＩＮ２間にトランジスタが４段接続されている。すなわち、トランジスタＰ１１～Ｐ１４，Ｎ１１～Ｎ１４に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／４となる。このため、この容量素子は、トランジスタＰ１１～Ｐ１４，Ｎ１１～Ｎ１４の耐圧よりも高い電圧が印加可能になる。

【0058】

図６において、ゲート配線３６はＹ方向およびＺ方向に延びている。ゲート配線３６は、トランジスタＰ１２，Ｐ１３，Ｎ１２，Ｎ１３に共有されており、トランジスタＰ１２，Ｐ１３，Ｎ１２，Ｎ１３のゲートになる。

【0059】

金属配線層であるＭ１配線層に、Ｘ方向に延びる配線６５，６６が形成されている。配線６５はノードＩＮ１に対応しており、配線６６はノードＩＮ２に対応している。配線６５は、コンタクト５５を介して、トランジスタＰ１１，Ｎ１１のゲートとなるゲート配線３７ａと接続されている。配線６６は、コンタクト５６を介して、トランジスタＰ１４，Ｎ１４のゲートとなるゲート配線３７ｂと接続されている。

【0060】

なお、直列接続する基本素子の個数は、２個に限られるものではなく、３個以上直列接続してもかまわない。また、トランジスタを３段など奇数段、直列に接続した構成とすることも可能である。この場合は、ノードＩＮ１，ＩＮ２の一方が、トランジスタのゲートではなく、ノードに接続される。

【0061】

（直列配置＆アレイ配置）
図８は本実施形態に係る容量素子のレイアウト構造の他の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図８のレイアウト構造は、図６のレイアウト構造を基本構造とし、この基本構造を（２×２）個、アレイ状に配置したものである。Ｘ方向に並ぶ基本構造は、隣り合うトランジスタが一方のノードを共有している。Ｙ方向に並ぶ基本素子は、隣り合うトランジスタがゲート配線を共有している。

【0062】

図９は図８に示す容量素子の構成を示す回路図である。図９の容量素子は２個のノードＩＮ１に接続されている。一方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ１１～Ｐ１８およびＮ導電型のトランジスタＮ１１～Ｎ１８を備える。トランジスタＰ１１，Ｐ１５，Ｎ１１，Ｎ１５のゲートはノードＩＮ１と接続されている。トランジスタＰ１２，Ｐ１３，Ｐ１６，Ｐ１７，Ｎ１２，Ｎ１３，Ｎ１６，Ｎ１７のゲートは互いに接続されている。トランジスタＰ１４，Ｐ１８，Ｎ１４，Ｎ１８のゲートはノードＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されている。トランジスタＰ１３，Ｐ１４は両方のノードが互いに接続されている。トランジスタＰ１５，Ｐ１６は両方のノードが互いに接続されている。トランジスタＰ１７，Ｐ１８は両方のノードが互いに接続されている。トランジスタＰ１１，Ｐ１５は一方のノードを共有しており、トランジスタＰ１２，Ｐ１６は一方のノードを共有している。トランジスタＰ１３，Ｐ１７は一方のノードを共有しており、トランジスタＰ１４，Ｐ１８は一方のノードを共有している。トランジスタＮ１１，Ｎ１２は両方のノードが互いに接続されている。トランジスタＮ１３，Ｎ１４は両方のノードが互いに接続されている。トランジスタＮ１５，Ｎ１６は両方のノードが互いに接続されている。トランジスタＮ１７，Ｎ１８は両方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１５は一方のノードを共有しており、トランジスタＮ１２，Ｎ１６は一方のノードを共有している。トランジスタＮ１３，Ｎ１７は一方のノードを共有しており、トランジスタＮ１４，Ｎ１８は一方のノードを共有している。

【0063】

また、他方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ２１～Ｐ２８およびＮ導電型のトランジスタＮ２１～Ｎ２８を備える。トランジスタＰ２１～Ｐ２８，Ｎ２１～Ｎ２８の接続関係は、トランジスタＰ１１～Ｐ１８，Ｎ１１～Ｎ１８の接続関係と同様であり、ここではその詳細は省略する。

【0064】

図８において、トランジスタＰ１１，Ｐ１５はＸ方向において隣り合っており、パッド２４ａを共有している。同様に、トランジスタＰ１２，Ｐ１６はパッド２４ｂを共有しており、トランジスタＰ１３，Ｐ１７はパッド２４ｃを共有しており、トランジスタＰ１４，Ｐ１８はパッド２４ｄを共有している。トランジスタＰ２１，Ｐ２５はパッド２４ｅを共有しており、トランジスタＰ２２，Ｐ２６はパッド２４ｆを共有しており、トランジスタＰ２３，Ｐ２７はパッド２４ｇを共有しており、トランジスタＰ２４，Ｐ２８はパッド２４ｈを共有している。また、トランジスタＮ１１，Ｎ１５はＸ方向において隣り合っており、パッド２９ａを共有している。同様に、トランジスタＮ１２，Ｎ１６はパッド２９ｂを共有しており、トランジスタＮ１３，Ｎ１７はパッド２９ｃを共有しており、トランジスタＮ１４，Ｎ１８はパッド２９ｄを共有している。トランジスタＮ２１，Ｎ２５はパッド２９ｅを共有しており、トランジスタＮ２２，Ｎ２６はパッド２９ｆを共有しており、トランジスタＮ２３，Ｎ２７はパッド２９ｇを共有しており、トランジスタＮ２４，Ｎ２８はパッド２９ｈを共有している。

【0065】

ゲート配線３８ａ，３８ｂ，３８ｃ，３８ｄ，３８ｅ，３８ｆはＹ方向およびＺ方向に延びている。ゲート配線３８ａは、トランジスタＰ１２，Ｐ１３，Ｎ１２，Ｎ１３に共有されており、トランジスタＰ１２，Ｐ１３，Ｎ１２，Ｎ１３のゲートとなる。ゲート配線３８ｂは、トランジスタＰ１６，Ｐ１７，Ｎ１６，Ｎ１７に共有されており、トランジスタＰ１６，Ｐ１７，Ｎ１６，Ｎ１７のゲートとなる。ゲート配線３８ｃは、トランジスタＰ１４，Ｐ２１，Ｎ１４，Ｎ２１に共有されており、トランジスタＰ１４，Ｐ２１，Ｎ１４，Ｎ２１のゲートとなる。ゲート配線３８ｄは、トランジスタＰ１８，Ｐ２５，Ｎ１８，Ｎ２５に共有されており、トランジスタＰ１８，Ｐ２５，Ｎ１８，Ｎ２５のゲートとなる。ゲート配線３８ｅは、トランジスタＰ２２，Ｐ２３，Ｎ２２，Ｎ２３に共有されており、トランジスタＰ２２，Ｐ２３，Ｎ２２，Ｎ２３のゲートとなる。ゲート配線３８ｆは、トランジスタＰ２６，Ｐ２７，Ｎ２６，Ｎ２７に共有されており、トランジスタＰ２６，Ｐ２７，Ｎ２６，Ｎ２７のゲートとなる。

【0066】

金属配線層であるＭ１配線層に、Ｘ方向に延びる配線６７ａ，６７ｂ，６８，６９ａ，６９ｂが形成されている。配線６７ａ，６７ｂはノードＩＮ１に対応しており、配線６８はノードＩＮ２に対応している。なお、配線６７ａ，６７ｂは図示しない上層配線によって互いに接続されている。配線６７ａは、コンタクト５７ａ，５７ｂを介して、トランジスタＰ１１，Ｎ１１のゲートとなるゲート配線３９ａ、および、トランジスタＰ１５，Ｎ１５のゲートとなるゲート配線３９ｂと接続されている。配線６７ｂは、コンタクト５７ｃ，５７ｄを介して、トランジスタＰ２４，Ｎ２４のゲートとなるゲート配線３９ｃ、および、トランジスタＰ２８，Ｎ２８のゲートとなるゲート配線３９ｄと接続されている。配線６８は、コンタクト５８ａ，５８ｂを介して、ゲート配線３８ｃ，３８ｄと接続されている。配線６９ａは、コンタクト５９ａ，５９ｂを介して、ゲート配線３８ａ，３８ｂと接続されている。配線６９ｂは、コンタクト５９ｃ，５９ｄを介して、ゲート配線３８ｅ，３８ｆと接続されている。

【0067】

なお、アレイ状に配置する基本構造の個数は、（２×２）に限られるものではない。例えば、Ｘ方向に３個以上配置してもよい。この場合、Ｘ方向に並べる基本構造は、隣り合うトランジスタの一方のノードを共有させればよい。また、Ｙ方向に３個以上配置してもよい。この場合、Ｙ方向に並べる基本構造は、隣り合うトランジスタのゲート配線を共有させればよい。また、Ｘ方向またはＹ方向に配置する基本素子の個数を、１個としてもよい。

【0068】

（変形例）
図１０は第１実施形態の変形例に係る容量素子のレイアウト構造の例を示す図であり、（ａ）は下部を示し、（ｂ）は上部を示す。また、図１１は図１０に示す容量素子の構成を示す回路図である。

【0069】

本変形例では、平面視で重なっているローカル配線４１，４３がコンタクト５３を介して接続されており、また、平面視で重なっているローカル配線４２，４４がコンタクト５４を介して接続されている。すなわち、トランジスタＰ１１，Ｐ１２の一方のノードが、トランジスタＮ１１，Ｎ１２の一方のノードと接続されており、また、トランジスタＰ１１，Ｐ１２の他方のノードが、トランジスタＮ１１，Ｎ１２の他方のノードと接続されている。これにより、容量素子は、動作がより安定し、ノイズに対する耐性が向上する。

【0070】

なお、本変形例に係る容量素子は、上述した構成例と同様に、アレイ状に配置することができ、また、直列配置することできる。さらに、直列配置した構成を基本構造として、アレイ状に配置することができる。

【0071】

（第２実施形態）
図１２および図１３は第２実施形態に係る容量素子のレイアウト構造の例を示す図であり、図１２は平面図、図１３は平面視横方向における断面図である。具体的には、図１２（ａ）は下部を示し、図１２（ｂ）は上部を示す。図１３は線Ｘ１－Ｘ１’の断面である。

【0072】

また、図１４は図１２および図１３に示す容量素子の構成を示す回路図である。本実施形態に係る半導体集積回路装置は、図１４に示す容量素子を備える。図１４の容量素子は、ノードＩＮ１とノードＩＮ２との間に配置された、Ｐ導電型のトランジスタＰ１１，Ｐ１２およびＮ導電型のトランジスタＮ１１，Ｎ１２を備える。トランジスタＰ１１，Ｎ１１のゲートはノードＩＮ１と接続されている。トランジスタＰ１２，Ｎ１２のゲートはノードＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は一方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１２は一方のノードが互いに接続されている。すなわち、図１４の容量素子は、ノードＩＮ１とノードＩＮ２との間に設けられた、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２を備える容量構造を備える。

【0073】

図１４の構成では、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／２となる。このため、この容量素子は、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２の耐圧よりも高い電圧を印加可能になる。

【0074】

第１実施形態では、トランジスタＰ１１，Ｐ１２はＹ方向に並べて配置されており、ノードがローカル配線によって接続されていた。トランジスタＮ１１，Ｎ１２も同様に、Ｙ方向に並べて配置されており、ノードがローカル配線によって接続されていた。これに対して本実施形態では、トランジスタＰ１１，Ｐ１２はＸ方向に並べて配置されており、ノードの一方を共有している。トランジスタＮ１１，Ｎ１２も同様に、Ｘ方向に並べて配置されており、ノードの一方を共有している。

【0075】

図１２および図１３に示すように、容量素子の下部には、Ｘ方向に同一直線上に延びるナノワイヤ１２１ａ，１２１ｂが形成されており、容量素子の上部には、Ｘ方向に同一直線上に延びるナノワイヤ１２６ａ，１２６ｂが形成されている。ナノワイヤ１２１ａ，１２６ａは平面視で重なっており、ナノワイヤ１２１ｂ，１２６ｂは平面視で重なっている。ゲート配線１３１，１３２はＺ方向に延びており、下部から上部にかけて、並列に形成されている。ゲート配線１３１は、トランジスタＰ１１，Ｎ１１のゲートとなる。ゲート配線１３２は、トランジスタＰ１２，Ｎ１２のゲートとなる。また、容量素子のＸ方向における両端に、ダミーゲート配線１３３ａ，１３３ｂが形成されている。ダミーゲート配線１３３ａ，１３３ｂは、ゲート配線１３１，１３２と同様に、Ｚ方向に延びている。

【0076】

ナノワイヤ１２１ａの図面左端に、Ｐ型半導体がドーピングされたパッド１２２ａが形成されている。ナノワイヤ１２１ａ，１２１ｂの間に、Ｐ型半導体がドーピングされたパッド１２２ｂが形成されている。ナノワイヤ１２１ｂの図面右端に、Ｐ型半導体がドーピングされたパッド１２２ｃが形成されている。ナノワイヤ１２１ａ，１２１ｂがトランジスタＰ１１，Ｐ１２のチャネル部をそれぞれ構成する。パッド１２２ａ，１２２ｂがトランジスタＰ１１のノードを構成する。パッド１２２ｂ，１２２ｃがトランジスタＰ１２のノードを構成する。すなわち、パッド１２２ｂはトランジスタＰ１１，Ｐ１２によって共有されており、トランジスタＰ１１，Ｐ１２は一方のノードが接続されている。

【0077】

ナノワイヤ１２６ａの図面左端に、Ｎ型半導体がドーピングされたパッド１２７ａが形成されている。ナノワイヤ１２６ａ，１２６ｂの間に、Ｎ型半導体がドーピングされたパッド１２７ｂが形成されている。ナノワイヤ１２６ｂの図面右端に、Ｎ型半導体がドーピングされたパッド１２７ｃが形成されている。ナノワイヤ１２６ａ，１２６ｂがトランジスタＮ１１，Ｎ１２のチャネル部をそれぞれ構成する。パッド１２７ａ，１２７ｂがトランジスタＮ１１のノードを構成する。パッド１２７ｂ，１２７ｃがトランジスタＮ１２のノードを構成する。すなわち、パッド１２７ｂはトランジスタＮ１１，Ｎ１２によって共有されており、トランジスタＮ１１，Ｎ１２は一方のノードが接続されている。

【0078】

すなわち、ナノワイヤ１２１ａ、ゲート配線１３１、およびパッド１２２ａ，１２２ｂによって、トランジスタＰ１１が構成される。ナノワイヤ１２１ｂ、ゲート配線１３２、およびパッド１２２ｂ，１２２ｃによって、トランジスタＰ１２が構成される。ナノワイヤ１２６ａ、ゲート配線１３１、およびパッド１２７ａ，１２７ｂによって、トランジスタＮ１１が構成される。ナノワイヤ１２６ｂ、ゲート配線１３２、およびパッド１２７ｂ，１２７ｃによって、トランジスタＮ１２が構成される。

【0079】

容量素子の下部において、Ｙ方向に延びるローカル配線１４１，１４２，１４３が形成されている。ローカル配線１４１，１４２，１４３は、パッド１２２ａ，１２２ｂ，１２２ｃとそれぞれ接続されている。容量セルの上部において、Ｙ方向に延びるローカル配線１４６，１４７，１４８が形成されている。ローカル配線１４６，１４７，１４８は、パッド１２７ａ，１２７ｂ，１２７ｃとそれぞれ接続されている。

【0080】

金属配線層であるＭ１配線層に、Ｘ方向に同一直線上に延びる配線１６１，１６２が形成されている。配線１６１はノードＩＮ１に対応しており、配線１６２はノードＩＮ２に対応している。配線１６１は、コンタクト１５１を介して、ゲート配線１３１と接続されている。配線１６２は、コンタクト１５２を介して、ゲート配線１３２と接続されている。

【0081】

以上のように本例によると、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１１，Ｎ１１と、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１２，Ｎ１２とを用いて、容量素子が形成される。また、トランジスタＰ１１，Ｐ１２がＸ方向に並んで配置され、一方のノードを共有しており、トランジスタＮ１１，Ｎ１２がＸ方向に並んで配置され、一方のノードを共有している。このため、第１実施形態と比べて、容量素子がさらに小面積になる。

【0082】

（アレイ配置）
図１５は本実施形態に係る容量素子のレイアウト構造の他の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図１５のレイアウト構造は、図１２の容量構造を（２×２）個、アレイ状に配置したものに相当する。Ｘ方向に並ぶ容量構造は、隣り合うトランジスタが一方のノードを共有している。Ｙ方向に並ぶ容量構造は、隣り合うトランジスタが、ゲート配線を共有しており、かつ、両方のノードがローカル配線によって接続されている。

【0083】

図１６は図１５に示す容量素子の構成を示す回路図である。ただし、図１６の回路図では、Ｙ方向に並ぶ２個のトランジスタを、１個のトランジスタとして表している。ノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４およびＮ導電型のトランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４を備える。トランジスタＰ１１，Ｐ１３，Ｎ１１，Ｎ１３のゲートはノードＩＮ１と接続されている。トランジスタＰ１２，Ｐ１４，Ｎ１２，Ｎ１４のゲートはノードＩＮ２と接続されている。トランジスタＰ１１，Ｐ１２は一方のノードが互いに接続されている。トランジスタＰ１２，Ｐ１３は一方のノードが互いに接続されている。トランジスタＰ１３，Ｐ１４は一方のノードが互いに接続されている。トランジスタＮ１１，Ｎ１２は一方のノードが互いに接続されている。トランジスタＮ１２，Ｎ１３は一方のノードが互いに接続されている。トランジスタＮ１３，Ｎ１４は一方のノードが互いに接続されている。

【0084】

図１５において、ゲート配線１３４，１３５，１３６，１３７は、Ｙ方向およびＺ方向に延びている。ゲート配線１３４は、トランジスタＰ１１，Ｎ１１に共有されており、トランジスタＰ１１，Ｎ１１のゲートとなる。同様に、ゲート配線１３５は、トランジスタＰ１２，Ｎ１２のゲートとなり、ゲート配線１３６は、トランジスタＰ１３，Ｎ１３のゲートとなり、ゲート配線１３７は、トランジスタＰ１４，Ｎ１４のゲートとなる。

【0085】

金属配線層であるＭ１配線層に、Ｘ方向に延びる配線１６３，１６４が形成されている。配線１６３はノードＩＮ１に対応しており、配線１６４はノードＩＮ２に対応している。配線１６３は、コンタクト１５３，１５４を介して、ゲート配線１３４，１３６と接続されている。配線１６４は、コンタクト１５５，１５６を介して、ゲート配線１３５，１３７と接続されている。

【0086】

なお、アレイ状に配置する容量構造の個数は、（２×２）に限られるものではない。例えば、Ｘ方向に３個以上配置してもよい。この場合、Ｘ方向に並べる容量構造は、隣り合うトランジスタの一方のノードを共有させればよい。また、Ｙ方向に３個以上配置してもよい。この場合、Ｙ方向に並べる容量構造は、隣り合うトランジスタについて、ゲート配線を共有させるとともに、両方のノードをローカル配線によって接続すればよい。また、Ｘ方向またはＹ方向に配置する基本素子の個数を１個としてもよい。

【0087】

（第３実施形態）
図１７および図１８は第３実施形態に係る容量素子のレイアウト構造の例を示す図であり、図１７は平面図、図１８は平面視縦方向における断面図である。具体的には、図１７（ａ）は下部を示し、図１７（ｂ）は上部を示す。図１８（ａ）は線Ｙ１－Ｙ１’の断面、図１８（ｂ）は線Ｙ２－Ｙ２’の断面である。

【0088】

また、図１９は図１７および図１８に示す容量素子の構成を示す回路図である。本実施形態に係る半導体集積回路装置は、図１９に示す容量素子を備える。図１９の容量素子は、ノードＩＮ１とノードＩＮ２との間に配置された、Ｐ導電型のトランジスタＰ１１およびＮ導電型のトランジスタＮ１１を備える。トランジスタＰ１１，Ｎ１１は、ゲート同士が接続されている。トランジスタＮ１１の両方のノードはノードＩＮ１と接続されている。トランジスタＰ１１の両方のノードはノードＩＮ２と接続されている。ノードＩＮ１，ＩＮ２は、例えば、信号が与えられる。あるいは、ノードＩＮ１，ＩＮ２は、電源線と接続される。この場合は、容量素子は電源間容量として機能する。

【0089】

図１９の構成では、トランジスタＰ１１，Ｎ１１に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／２となる。このため、この容量素子は、トランジスタＰ１１，Ｎ１１の耐圧よりも高い電圧が印加可能になる。

【0090】

図１７および図１８に示すように、容量素子の下部には、Ｘ方向に延びるナノワイヤ２２１が形成されており、容量素子の上部には、Ｘ方向に延びるナノワイヤ２２６が形成されている。ナノワイヤ２２１，２２６は平面視で重なっている。ゲート配線２３１は、Ｚ方向に延びており、下部から上部にかけて形成されている。ゲート配線２３１は、トランジスタＰ１１，Ｎ１１のゲートとなる。また、容量素子のＸ方向における両端に、ダミーゲート配線２３２ａ，２３２ｂが形成されている。ダミーゲート配線２３２ａ，２３２ｂは、ゲート配線２３１と同様に、Ｚ方向に延びている。

【0091】

ナノワイヤ２２１の両端にそれぞれ、Ｐ型半導体がドーピングされたパッド２２２ａ，２２２ｂが形成されている。ナノワイヤ２２１がトランジスタＰ１１のチャネル部を構成する。パッド２２２ａ，２２２ｂがトランジスタＰ１１のノードを構成する。ナノワイヤ２２６の両端にそれぞれ、Ｎ型半導体がドーピングされたパッド２２７ａ，２２７ｂが形成されている。ナノワイヤ２２６がトランジスタＮ１１のチャネル部を構成する。パッド２２７ａ，２２７ｂがトランジスタＮ１１のノードを構成する。

【0092】

すなわち、ナノワイヤ２２１、ゲート配線２３１、およびパッド２２２ａ，２２２ｂによって、トランジスタＰ１１が構成される。ナノワイヤ２２６、ゲート配線２３１、およびパッド２２７ａ，２２７ｂによって、トランジスタＮ１１が構成される。

【0093】

下部において、Ｙ方向に延びるローカル配線２４１，２４２が形成されている。ローカル配線２４１はパッド２２２ａと接続されており、ローカル配線２４２はパッド２２２ｂと接続されている。上部において、Ｙ方向に延びるローカル配線２４３，２４４が形成されている。ローカル配線２４３はパッド２２７ａと接続されており、ローカル配線２４４はパッド２２７ｂと接続されている。

【0094】

金属配線層であるＭ１配線層に、Ｘ方向に延びる配線２６１，２６２が形成されている。配線２６１はノードＩＮ１に対応しており、配線２６２はノードＩＮ２に対応している。配線２６１は、コンタクト２５３を介して、ローカル配線２４３と接続されており、かつ、コンタクト２５４を介して、ローカル配線２４４と接続されている。配線２６２は、コンタクト２５１を介して、ローカル配線２４１と接続されており、かつ、コンタクト２５２を介して、ローカル配線２４２と接続されている。ただし、ローカル配線２４３，２４４は、ローカル配線２４１，２４２よりも短い。

【0095】

以上のように本例によると、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１１，Ｎ１１を用いて、容量素子が形成される。また、Ｚ方向に延びる単一のゲート配線２３１がトランジスタＰ１１，Ｎ１１のゲートになるため、レイアウト上で、トランジスタＰ１１，Ｎ１１のゲート同士を接続するための配線が不要である。このため、半導体集積回路装置の小面積化が実現できる。

【0096】

なお、上述した構成では、トランジスタＰ１１は両方のノードがノードＩＮ２と接続されているものとしたが、一方のノードのみがノードＩＮ２と接続されていてもよい。また、トランジスタＮ１１は両方のノードがノードＩＮ１と接続されているものとしたが、一方のノードのみがノードＩＮ１と接続されていてもよい。

【0097】

（直列配置）
図２０および図２１は第３実施形態に係る容量素子のレイアウト構造の他の例を示す図であり、図２０は平面図、図２１は平面視縦方向における断面図である。具体的には、図２０（ａ）は下部を示し、図２０（ｂ）は上部を示す。図２１（ａ）は線Ｙ１－Ｙ１’の断面、図２１（ｂ）は線Ｙ２－Ｙ２’の断面である。図２０および図２１のレイアウト構造は、図１７および図１８のレイアウト構造を２個、Ｙ方向に並べて配置したものに相当する。図２０および図２１において、図１７および図１８と共通の構成要素には同一の符号を付しており、ここではその説明を省略する場合がある。

【0098】

図２２は図２０および図２１に示す容量素子の構成を示す回路図である。図２２の容量素子は、ノードＩＮ１とノードＩＮ２との間に、図１９の容量素子が２段、直列に接続されて配置されたものに相当する。トランジスタＰ１１，Ｎ１１は、ゲート同士が接続されている。トランジスタＰ１２，Ｎ１２は、ゲート同士が接続されている。トランジスタＰ１１，Ｐ１２は、両方のノードが互いに接続されている。トランジスタＮ１１の両方のノードはノードＩＮ１と接続されている。トランジスタＮ１２の両方のノードはノードＩＮ２と接続されている。すなわち、図２２の容量素子は、ノードＩＮ１とノードＩＮ２との間に設けられた、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２を備える容量構造を備える。

【0099】

図２２の構成では、ノードＩＮ１－ＩＮ２間にトランジスタが４段接続されている。すなわち、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２に印加される電圧は、ノードＩＮ１－ＩＮ２間の電圧の１／４となる。このため、この容量素子は、トランジスタＰ１１，Ｐ１２，Ｎ１１，Ｎ１２の耐圧よりも高い電圧を印加可能になる。

【0100】

図２０および図２１に示すように、容量素子の下部には、Ｘ方向に延びるナノワイヤ２２３が形成されており、容量素子の上部には、Ｘ方向に延びるナノワイヤ２２８が形成されている。ナノワイヤ２２３，２２８は平面視で重なっている。ゲート配線２３３は、Ｚ方向に延びており、下部から上部にかけて形成されている。ゲート配線２３３は、トランジスタＰ１２，Ｎ１２のゲートとなる。また、容量素子のＸ方向における両端に、ダミーゲート配線２３４ａ，２３４ｂが形成されている。ダミーゲート配線２３４ａ，２３４ｂは、ゲート配線２３３と同様に、Ｚ方向に延びている。

【0101】

ナノワイヤ２２３の両端にそれぞれ、Ｐ型半導体がドーピングされたパッド２２４ａ，２２４ｂが形成されている。ナノワイヤ２２３がトランジスタＰ１２のチャネル部を構成する。パッド２２４ａ，２２４ｂがトランジスタＰ１２のノードを構成する。ナノワイヤ２２８の両端にそれぞれ、Ｎ型半導体がドーピングされたパッド２２９ａ，２２９ｂが形成されている。ナノワイヤ２２８がトランジスタＮ１２のチャネル部を構成する。パッド２２９ａ，２２９ｂがトランジスタＮ１２のノードを構成する。

【0102】

すなわち、ナノワイヤ２２３、ゲート配線２３３、およびパッド２２４ａ，２２４ｂによって、トランジスタＰ１２が構成される。ナノワイヤ２２８、ゲート配線２３３、およびパッド２２９ａ，２２９ｂによって、トランジスタＮ１２が構成される。

【0103】

下部において、ローカル配線２４１はパッド２２２ａ，２２４ａと接続されており、ローカル配線２４２はパッド２２２ｂ，２２４ｂと接続されている。ローカル配線２４１，２４２はコンタクトと接続されていない。上部において、Ｙ方向に延びるローカル配線２４５，２４６が形成されている。ローカル配線２４５はパッド２２９ａと接続されており、ローカル配線２４６はパッド２２９ｂと接続されている。

【0104】

配線２６２は、コンタクト２５５を介して、ローカル配線２４５と接続されており、かつ、コンタクト２５６を介して、ローカル配線２４６と接続されている。配線２６２は、ローカル配線２４１，２４２とは接続されていない。

【0105】

以上のように本例によると、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１１，Ｎ１１と、平面視で重なっており、ゲート同士が接続されたトランジスタＰ１２，Ｎ１２とを用いて、容量素子が形成される。また、Ｚ方向に延びる単一のゲート配線２３１がトランジスタＰ１１，Ｎ１１のゲートになり、Ｚ方向に延びる単一のゲート配線２３３がトランジスタＰ１２，Ｎ１２のゲートになるため、レイアウト上で、トランジスタＰ１１，Ｎ１１のゲート同士を接続するための配線、および、トランジスタＰ１２，Ｎ１２のゲート同士を接続するための配線が不要である。さらに、トランジスタＰ１１，Ｐ１２のノード同士の接続がローカル配線２４１，２４２によって実現される。このため、半導体集積回路装置の小面積化が実現できる。

【0106】

なお、上述した構成では、トランジスタＮ１１は両方のノードがノードＩＮ１と接続されているものとしたが、一方のノードのみがノードＩＮ１と接続されていてもよい。また、トランジスタＮ１２は両方のノードがノードＩＮ２と接続されているものとしたが、一方のノードのみがノードＩＮ２と接続されていてもよい。また、トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されているものとしたが、一方のノードのみが互いに接続されていてもよい。

【0107】

なお、ノードＩＮ１，ＩＮ２間において、Ｐ型トランジスタとＮ型トランジスタを入れ替えて、Ｐ型トランジスタのノードをノードＩＮ１，ＩＮ２と接続するように構成してもかまわない。ただし、この場合は、ノードＩＮ１，ＩＮ２に対応する配線との接続を簡易に構成するために、Ｐ型トランジスタを上部に配置することが好ましい。

【0108】

（直列配置＆アレイ配置）
図２３は本実施形態に係る容量素子のレイアウト構造の他の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図２３のレイアウト構造は、図２０の容量構造を（２×２）個、アレイ状に配置したものである。Ｘ方向に並ぶ容量構造は、隣り合うトランジスタが、一方のノードを共有している。Ｙ方向に並ぶ容量構造は、上部において、隣り合うトランジスタが両方のノードを共有している。

【0109】

図２４は図２３に示す容量素子の構成を示す回路図である。図２４の容量素子は２個のノードＩＮ１に接続されている。一方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ１１～Ｐ１４およびＮ導電型のトランジスタＮ１１～Ｎ１４を備える。トランジスタＮ１１，Ｎ１３の両方のノードはノードＩＮ１と接続されており、トランジスタＮ１２，Ｎ１４の両方のノードはノードＩＮ２と接続されている。トランジスタＮ１１，Ｐ１１はゲート同士が接続されており、トランジスタＮ１３，Ｐ１３はゲート同士が接続されている。トランジスタＰ１１，Ｐ１２は両方のノードが互いに接続されている。トランジスタＰ１３，Ｐ１４は両方のノードが互いに接続されている。トランジスタＰ１１，Ｐ１３は一方のノードを共有しており、トランジスタＰ１２，Ｐ１４は一方のノードを共有している。トランジスタＰ１２，Ｎ１２はゲート同士が接続されており、トランジスタＰ１４，Ｎ１４はゲート同士が接続されている。

【0110】

また、他方のノードＩＮ１とノードＩＮ２との間に、Ｐ導電型のトランジスタＰ２１～Ｐ２４およびＮ導電型のトランジスタＮ２１～Ｎ２４を備える。トランジスタＰ２１～Ｐ２４，Ｎ２１～Ｎ２４の接続関係は、トランジスタＰ１１～Ｐ１４，Ｎ１１～Ｎ１８の接続関係と同様であり、ここではその詳細な説明を省略する。

【0111】

図２３において、トランジスタＰ１１，Ｐ１３はパッド２２５ａを共有している。同様に、トランジスタＰ１２，Ｐ１４はパッド２２５ｂを共有しており、トランジスタＰ２１，Ｐ２３はパッド２２５ｃを共有しており、トランジスタＰ２２，Ｐ２４はパッド２２５ｄを共有している。同様に、トランジスタＮ１１，Ｎ１３はパッド２２５ｅを共有しており、トランジスタＮ１２，Ｎ１４はパッド２２５ｆを共有しており、トランジスタＮ２１，Ｎ２３はパッド２２５ｇを共有しており、トランジスタＮ２２，Ｎ２４はパッド２２５ｈを共有している。

【0112】

金属配線層であるＭ１配線層に、Ｘ方向に延びる配線２６３ａ，２６３ｂ，２６４が形成されている。配線２６３ａ，２６３ｂはノードＩＮ１に対応しており、配線２６４はノードＩＮ２に対応している。なお、配線２６３ａ，２６３ｂは図示しない上層配線によって互いに接続されている。配線２６３ａは、コンタクト２５７ａ，２５７ｂ，２５７ｃを介して、トランジスタＮ１１，Ｎ１３のノードに接続されたローカル配線２４７ａ，２４７ｂ，２４７ｃと接続されている。配線２６３ｂは、コンタクト２５７ｄ，２５７ｅ，２５７ｆを介して、トランジスタＮ２２，Ｎ２４のノードに接続されたローカル配線２４８ａ，２４８ｂ，２４８ｃと接続されている。配線２６４は、コンタクト２５８ａ，２５８ｂ，２５８ｃを介して、トランジスタＮ１２，Ｎ１４，Ｎ２１，Ｎ２３のノードに接続されたローカル配線２４９ａ，２４９ｂ，２４９ｃと接続されている。

【0113】

なお、アレイ状に配置する容量構造の個数は、（２×２）に限られるものではない。例えば、Ｘ方向に３個以上配置してもよい。この場合、Ｘ方向に並べる容量構造は、隣り合うトランジスタの一方のノードを共有すればよい。また、Ｙ方向に３個以上配置してもよい。この場合、Ｙ方向に並べる容量構造は、上部において隣り合うトランジスタのノードを共有すればよい。また、Ｘ方向またはＹ方向に配置する基本素子の個数を１個としてもよい。

【0114】

（他の実施形態）
上述の各実施形態では、下部にＰ型トランジスタを形成し、上部にＮ型トランジスタを形成するものとしたが、これとは逆に、下部にＮ型トランジスタを形成し、上部にＰ型トランジスタを形成するものとしてもかまわない。

【0115】

また、下部および上部において、同じ導電型のトランジスタを形成してもよい。すなわち、本開示に係る容量素子は、Ｐ型トランジスタのみによって構成してもよいし、Ｎ型トランジスタのみによって構成してもよい。ただし、半導体集積回路装置は、通常のＣＦＥＴすなわち、深さ方向において上下に形成されるＰ型トランジスタおよびＮ型トランジスタによって、回路機能が実現される。

【0116】

この場合、半導体集積回路装置は、例えば次のように製造すればよい。いま、上部はＮ型トランジスタが形成されており、下部は、通常の回路部ではＰ型トランジスタが形成されており、容量素子のみＮ型トランジスタが形成されるものとする。この場合、下部におけるトランジスタを形成する際に、容量素子の部分をマスクして他の部分をＰ導電型にドーピングする。その後、容量素子以外の部分をマスクして、Ｎ導電型にドーピングする。

【0117】

なお、上述の各実施形態では、トランジスタは１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＹ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｙ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。

【0118】

また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。

【0119】

また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。

【産業上の利用可能性】

【0120】

本開示では、ＣＦＥＴを用いて、高耐圧でありかつ小面積の容量素子を実現することができるので、例えば半導体チップの性能向上に有用である。

【符号の説明】

【0121】

ＩＮ１ 第１ノード
ＩＮ２ 第２ノード
Ｐ＊＊，Ｎ＊＊（＊は数字） トランジスタ
３１，３２ ゲート配線
４１，４２，４３，４４ ローカル配線
５３，５４ コンタクト
１３１，１３２ ゲート配線
２３１，２３３ ゲート配線
２４１，２４２，２４３，２４４ ローカル配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】