特許 7530385 スイッチング回路のゲート駆動回路およびスイッチング電源の制御回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-30

(45)【発行日】2024-08-07

(54)【発明の名称】スイッチング回路のゲート駆動回路およびスイッチング電源の制御回路

(51)【国際特許分類】

   H02M 1/08 20060101AFI20240731BHJP

   H02M 1/14 20060101ALI20240731BHJP

   H02M 3/155 20060101ALI20240731BHJP

   H03K 17/06 20060101ALI20240731BHJP

   H03K 17/687 20060101ALI20240731BHJP

   H03K 19/0175 20060101ALI20240731BHJP

【ＦＩ】

H02M1/08 C

H02M1/14

H02M3/155 X

H03K17/06 063

H03K17/687 A

H03K19/0175 210

【請求項の数】 5

(21)【出願番号】P 2021564036

(86)(22)【出願日】2020-12-10

(86)【国際出願番号】 JP2020046076

(87)【国際公開番号】W WO2021117821

(87)【国際公開日】2021-06-17

【審査請求日】2023-11-15

(31)【優先権主張番号】P 2019224735

(32)【優先日】2019-12-12

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】新倉 浩樹

【審査官】冨永 達朗

(56)【参考文献】

【文献】特開２０１４－２３２６９（ＪＰ，Ａ）

【文献】特開２０１１－２３４４３０（ＪＰ，Ａ）

【文献】特開２０１９－１４０７５２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／０８

Ｈ０２Ｍ ３／１５５

Ｈ０３Ｋ １７／０６

Ｈ０３Ｋ １７／６８７

Ｈ０３Ｋ １９／０１７５

Ｈ０２Ｍ １／１４

(57)【特許請求の範囲】

【請求項1】

Ｎチャンネルのハイサイドトランジスタおよびローサイドトランジスタを含むスイッチング回路のゲート駆動回路であって、
前記ハイサイドトランジスタのソースおよび前記ローサイドトランジスタのドレインと接続されるとともに、ブートストラップキャパシタの一端が接続されているスイッチング端子と、
前記ブートストラップキャパシタの他端が接続されるブートストラップ端子と、
前記スイッチング端子と接続されるスイッチングラインと、
前記ブートストラップ端子と接続されるブートストラップラインと、
その出力が前記ハイサイドトランジスタのゲートと接続され、その上側電源ノードが前記ブートストラップラインと接続され、その下側電源ノードが、前記スイッチングラインと接続されるハイサイドドライバと、
その出力が前記ローサイドトランジスタのゲートと接続されるローサイドドライバと、
定電圧が供給される定電圧ラインと前記ブートストラップラインの間に直列に設けられるＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタのスイッチおよび整流素子と、
前記ブートストラップラインと前記スイッチングラインの間の電位差であるハイサイド電源電圧を電源として動作し、前記ハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、
前記検出信号を接地電圧がローである信号にレベルシフトダウンするレベルシフト回路と、
前記レベルシフト回路の出力に応じて、前記ハイサイドトランジスタのスイッチングと非同期で前記スイッチを駆動するＰＭＯＳ用ドライバと、
を備えることを特徴とするゲート駆動回路。

【請求項2】

前記レベルシフト回路は、
前記検出信号のポジティブエッジ、ネガティブエッジそれぞれに応答して、所定のパルス幅を有するセットパルス、リセットパルスを生成するパルス発生器と、
ソースが前記ブートストラップラインと接続され、前記セットパルスに応じてオンとなる第１トランジスタと、ソースが前記ブートストラップラインと接続され、前記リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、
クロスカップルされた第１トランジスタおよび第２トランジスタを含み、前記オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、
を含み、前記ラッチ回路の状態に応じた信号を出力することを特徴とする請求項１に記載のゲート駆動回路。

【請求項3】

前記レベルシフト回路は、電源ラインと接地ラインの間に設けられ、前記ラッチ回路の相補的な第１ノードおよび第２ノードのうち、前記レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路をさらに含むことを特徴とする請求項２に記載のゲート駆動回路。

【請求項4】

請求項１から３のいずれかに記載のゲート駆動回路を備えることを特徴とするスイッチング電源の制御回路。

【請求項5】

請求項１から３のいずれかに記載のゲート駆動回路を備えることを特徴とするスイッチング電源。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、スイッチング回路に関する。

【背景技術】

【0002】

ＤＣ／ＤＣコンバータや、ＡＣ／ＤＣコンバータ、インバータをはじめとするパワーエレクトロニクスの分野において、ハーフブリッジ回路やフルブリッジ回路などのスイッチング回路が用いられる。

【0003】

図１は、スイッチング回路１００Ｒの回路図である。スイッチング回路１００Ｒは、直列に接続されるハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬと、それらを駆動するゲート駆動回路２００Ｒを備える。ゲート駆動回路２００Ｒは、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬのオン、オフを制御することにより、スイッチング端子ＳＷを、ハイ状態（入力電圧Ｖ_ＩＮ）およびロー状態（接地電圧０Ｖ）の二状態、あるいはそれにハイインピーダンス状態を加えた３状態で切り替える。

【0004】

ゲート駆動回路２００Ｒは、ハイサイドドライバ２０２、ローサイドドライバ２０４および整流素子Ｄ１を備える。ハイサイドトランジスタＭＨはＮチャンネルトランジスタであり、それをターンオンするためには、入力電圧Ｖ_ＩＮより高い駆動電圧が必要となる。入力電圧Ｖ_ＩＮより高い駆動電圧を生成するために、ブートストラップ回路が利用される。整流素子Ｄ１は、外付けのブートストラップキャパシタＣ_Ｂとともにブートストラップ回路を構成する。ブートストラップキャパシタＣ_Ｂの一端は、スイッチング回路１００のスイッチング端子ＳＷと接続され、その他端には、整流素子Ｄ１を介して、定電圧Ｖ_ＲＥＧが印加される。

【0005】

スイッチング端子ＳＷがロー（すなわち０Ｖ）であるとき、ブートストラップキャパシタＣ_Ｂは定電圧Ｖ_ＲＥＧで充電される。ローサイドドライバ２０４をロー出力、ハイサイドドライバ２０２をハイ出力とすると、ハイサイドトランジスタＭＨのゲートにはブートストラップ電圧Ｖ_Ｂが印加される。スイッチング端子ＳＷの電圧Ｖ_Ｓ、すなわちハイサイドトランジスタＭＨのソース電圧が上昇すると、それにともなってブートストラップ電圧Ｖ_Ｂが上昇するため、ハイサイドトランジスタＭＨのゲートソース間に、しきい値より大きな駆動電圧を印加することができる。

【0006】

スイッチング素子としては、従来、シリコン（Ｓｉ）のＭＯＳＦＥＴやバイポーラトランジスタが用いられていたが、近年、その代替として、窒化ガリウム（ＧａＮ）を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が注目されている。ＧａＮ－ＨＥＭＴは、優れた高周波数特性、低い動作抵抗と高い耐圧を有しており、Ｓｉデバイスとの置き換えにより、ＤＣ／ＤＣコンバータの高効率化、小型化が期待される。

【0007】

図１において、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬをＧａＮ－ＨＥＭＴで構成すると、ブートストラップキャパシタＣ_Ｂに過電圧が印加されるおそれがある。この理由を説明する。

【0008】

ハイサイドトランジスタＭＨとローサイドトランジスタＭＬが同時にオンすると、貫通電流が流れるため、それを防止するために、ハイサイドトランジスタＭＨとローサイドトランジスタＭＬが両方オフとなるデッドタイムが挿入される。ＤＣ／ＤＣコンバータをはじめとするいくつかのアプリケーションでは、スイッチング回路１００がロー出力からハイ出力に遷移するときのデッドタイムの間、ローサイドトランジスタＭＬには逆電流が流れる。Ｓｉ－ＭＯＳＦＥＴの場合、スイッチング端子ＳＷの電圧Ｖ_Ｓは、ローサイドトランジスタＭＬのボディダイオードによって、－Ｖｆにクランプされる。したがって整流素子Ｄ１の電圧降下を無視すれば、ブートストラップキャパシタＣ_Ｂの両端間に印加される電圧は、Ｖ_ＲＥＧ＋Ｖｆにクランプされる。

【0009】

これに対して、ＧａＮ－ＨＥＭＴはボディダイオードを有しておらず、ローサイドトランジスタＭＬに逆電流が流れるとき、ドレインソース間電圧Ｖ_ＤＳが数Ｖと非常に大きくなる。そのため、ブートストラップキャパシタＣ_Ｂの両端間には、Ｖ_ＲＥＧ＋Ｖ_ＤＳの電圧が印加され、過充電状態となる。

【0010】

ブートストラップキャパシタＣ_Ｂが過充電された状態で、ハイサイドドライバ２０２がハイを出力すると、ハイサイドトランジスタＭＨのゲートソース間に過電圧が印加され、素子の信頼性が低下することとなる。

【0011】

この問題を解決するために、ブートストラップキャパシタＣ_Ｂの両端間電圧Ｖ_ＢＳをクランプする必要がある。たとえば特許文献１には関連技術が開示されている。図２は、従来の駆動回路２００Ｓの回路図である。具体的には特許文献１の駆動回路２００Ｓでは、ブートストラップ用の整流素子（ダイオード）Ｄ１と直列にスイッチ（ＰＭＯＳトランジスタ）ＳＷ１が挿入される。

【0012】

抵抗Ｒ１１，Ｒ１２は、ブートストラップ端子の電圧Ｖ_Ｂを、接地電圧との間で分圧する。抵抗Ｒ２１，Ｒ２２は、定電圧Ｖ_ＲＥＧを、スイッチング端子の電圧Ｖ_Ｓとの間で分圧する。分圧後の電圧Ｖ_１，Ｖ_２は、スイッチＳＷ１１，ＳＷ１２を介してコンパレータ２０８に入力される。スイッチＳＷ１１，ＳＷ１２は、ローサイドトランジスタＭＬがオンの期間、オンとなるように制御される。ローサイドトランジスタＭＬがオンの期間は、Ｖ_Ｓ≒０Ｖとなるから、ブートストラップ端子の電圧Ｖ_Ｂ、すなわちブートストラップキャパシタＣ_Ｂの両端間電圧Ｖ_ＢＳを、定電圧Ｖ_ＲＥＧにもとづくしきい値と比較することが可能となる。コンパレータ２０８の出力は、ＰＭＯＳトランジスタＳＷ１のゲートに入力される。

【先行技術文献】

【特許文献】

【0013】

【文献】米国特許出願公開第２０１３／０２４１６２１Ａ１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0014】

特許文献１に記載の技術では、ローサイドトランジスタＭＬがオンの期間のみ、コンパレータＳＷ１の電圧比較が行われており、ローサイドトランジスタＭＬがオフの期間は、スイッチＳＷ１１，ＳＷ１２がオフとなり、コンパレータ２０８の入力電圧が保持され、比較結果も維持される。スイッチＳＷ１１，ＳＷ１２がオフの期間、コンパレータ２０８の入力はハイインピーダンスとなり、ノイズの影響を受けやすい。したがってローサイドトランジスタＭＬがオフの期間に、コンパレータ２０８の入力端子にノイズが混入すると、コンパレータ２０８による誤検出が発生する。

【0015】

本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ノイズ耐性を高めつつ、ブートストラップキャパシタの過充電を抑制可能なゲート駆動回路の提供にある。

【課題を解決するための手段】

【0016】

本開示のある態様は、Ｎチャンネルのハイサイドトランジスタおよびローサイドトランジスタを含むスイッチング回路のゲート駆動回路に関する。ゲート駆動回路は、ハイサイドトランジスタのソースおよびローサイドトランジスタのドレインと接続されるとともに、ブートストラップキャパシタの一端が接続されているスイッチング端子と、ブートストラップキャパシタの他端が接続されるブートストラップ端子と、スイッチング端子と接続されるスイッチングラインと、ブートストラップ端子と接続されるブートストラップラインと、その出力がハイサイドトランジスタのゲートと接続され、その上側電源ノードがブートストラップラインと接続され、その下側電源ノードが、スイッチングラインと接続されるハイサイドドライバと、その出力がローサイドトランジスタのゲートと接続されるローサイドドライバと、定電圧が供給される定電圧ラインとブートストラップラインの間に直列に設けられるＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタのスイッチおよび整流素子と、ブートストラップラインとスイッチングラインの間の電位差であるハイサイド電源電圧を電源として動作し、ハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、検出信号を接地電圧がローである信号にレベルシフトダウンするレベルシフト回路と、レベルシフト回路の出力に応じて、ローサイドトランジスタのスイッチングと非同期でスイッチを駆動するＰＭＯＳ用ドライバと、を備える。

【0017】

なお、以上の構成要素の任意の組み合わせや、各構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

【発明の効果】

【0018】

本開示のある態様によれば、ノイズ耐性を高めつつ、ブートストラップキャパシタの過充電を抑制できる。

【図面の簡単な説明】

【0019】

【図1】スイッチング回路の回路図である。

【図2】従来の駆動回路の回路図である。

【図3】実施の形態に係るゲート駆動回路を備えるスイッチング回路のブロック図である。

【図4】図４（ａ）、（ｂ）は、図３のスイッチング回路の動作波形図（シミュレーション結果）である。

【図5】図３のスイッチング回路の動作波形図（シミュレーション結果）である。

【図6】レベルシフタの構成例を示す回路図である。

【図7】レベルシフタのさらに具体的な構成例を示す回路図である。

【図8】レベルシフタの別の構成例を示す回路図である。

【図9】実施の形態に係るスイッチング電源の制御回路のブロック図である。

【図10】図１０（ａ）～（ｆ）は、ゲート駆動回路を備える電源の回路図である。

【発明を実施するための形態】

【0020】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。またこの概要は、考えられるすべての実施形態の包括的な概要ではなく、実施形態の欠くべからざる構成要素を限定するものではない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0021】

一実施形態は、Ｎチャンネルのハイサイドトランジスタおよびローサイドトランジスタを含むスイッチング回路のゲート駆動回路に関する。ゲート駆動回路は、ハイサイドトランジスタのソースおよびローサイドトランジスタのドレインと接続されるとともに、ブートストラップキャパシタの一端が接続されているスイッチング端子と、ブートストラップキャパシタの他端が接続されるブートストラップ端子と、スイッチング端子と接続されるスイッチングラインと、ブートストラップ端子と接続されるブートストラップラインと、その出力がハイサイドトランジスタのゲートと接続され、その上側電源ノードがブートストラップラインと接続され、その下側電源ノードが、スイッチングラインと接続されるハイサイドドライバと、その出力がローサイドトランジスタのゲートと接続されるローサイドドライバと、定電圧が供給される定電圧ラインとブートストラップラインの間に直列に設けられるＰＭＯＳ（P-channel Metal Oxide Semiconductor）トランジスタのスイッチおよび整流素子と、ブートストラップラインとスイッチングラインの間の電位差であるハイサイド電源電圧を電源として動作し、ハイサイド電源電圧としきい値電圧との大小関係を示す検出信号を生成する比較回路と、検出信号を接地電圧がローである信号にレベルシフトダウンするレベルシフト回路と、レベルシフト回路の出力に応じて、ローサイドトランジスタのスイッチングと非同期でスイッチを駆動するＰＭＯＳ用ドライバと、を備える。

【0022】

この構成によると、ローサイドトランジスタのオン、オフにかかわらず、常時、比較回路によってブートストラップキャパシタの両端間に生ずるハイサイド電源電圧を監視することができる。したがって、比較回路の入力がハイインピーダンスとなる期間が存在せず、ノイズ耐性を高めることができる。

【0023】

一実施形態において、レベルシフト回路は、検出信号のポジティブエッジ、ネガティブエッジそれぞれに応答して、所定のパルス幅を有するセットパルス、リセットパルスを生成するパルス発生器と、ソースがブートストラップラインと接続され、セットパルスに応じてオンとなる第１トランジスタと、ソースがブートストラップラインと接続され、リセットパルスに応じてオンとなる第２トランジスタと、を含むオープンドレイン回路と、クロスカップルされた第１トランジスタおよび第２トランジスタを含み、オープンドレイン回路の出力に応答して状態遷移するラッチ回路と、を含み、ラッチ回路の状態に応じた信号を出力してもよい。

【0024】

この構成によれば、ハイサイドの検出信号を低遅延でローサイドに伝送することができる。

【0025】

一実施形態において、レベルシフト回路は、電源ラインと接地ラインの間に設けられ、ラッチ回路の相補的な第１ノードおよび第２ノードのうち、レベルシフト回路の出力に応じた一方をローに固定するラッチ安定化回路をさらに含んでもよい。ラッチ安定化回路によってレベルシフト回路の出力に応じて、第１ノードと第２ノードに作用することにより、ラッチ回路の状態を固定することができる。ラッチ安定化回路は、ラッチ回路の状態を遷移させる必要はないため、動作電流は非常に少なくて済む。加えて、ラッチ安定化回路は、ハイサイドラインとスイッチングラインの間に設けられ、それらの電位差は、５Ｖや１２Ｖ程度であるため、ラッチ回路の状態を固定するために、電位差が数百Ｖであるハイサイドラインと接地ラインの間に電流を流す場合に比べて、消費電力を大幅に削減できる。

【0026】

（実施形態）
以下、実施の形態について図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

【0027】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0028】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0029】

図３は、実施の形態に係るゲート駆動回路２００を備えるスイッチング回路１００のブロック図である。スイッチング回路１００は、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、ブートストラップキャパシタＣ_Ｂおよびゲート駆動回路２００を備える。ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬは、ＧａＮ－ＨＥＭＴ（ＧａＮ－ＦＥＴ）である。

【0030】

ゲート駆動回路２００は、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬを制御する。ゲート駆動回路２００は、ハイサイドパルスＳＨがハイのとき、ハイサイドトランジスタＭＨをオン、ローのとき、ハイサイドトランジスタＭＨをオフする。またゲート駆動回路２００は、制御信号ＳＬがハイのとき、ローサイドトランジスタＭＬをオン、ローのとき、ローサイドトランジスタＭＬをオフする。

【0031】

ゲート駆動回路２００は、ハイサイドドライバ２０２、ローサイドドライバ２０４、レベルシフタ２０６、ダイオード（整流素子）Ｄ１、スイッチＳＷ１、比較回路２１０、レベルシフト回路２２０Ｄ、ＰＭＯＳ用ドライバ２１２を備え、ひとつの半導体基板に集積化されている。

【0032】

ゲート駆動回路２００の出力ピンＨＯは、ハイサイドトランジスタＭＨのゲートと接続され、スイッチングピン（端子）ＶＳは、ハイサイドトランジスタＭＨのソースおよびローサイドトランジスタＭＬのドレインと接続される。ゲート駆動回路２００の出力ピンＬＯは、ローサイドトランジスタＭＬのゲートと接続される。

【0033】

ローサイドドライバ２０４は、ローサイドパルスＳＬにもとづいてローサイドトランジスタＭＬを駆動する。具体的にはローサイドドライバ２０４は、ローサイドパルスＳＬがハイのときハイ電圧Ｖ_ＲＥＧを、ローサイドパルスＳＬがローのときロー電圧（０Ｖ）を、ローサイドトランジスタＭＬのゲートに印加する。

【0034】

ブートストラップキャパシタＣ_Ｂの一端はＶＳピンと接続され、その他端はＶＢピンと接続されている。ＶＳピンと接続される配線をスイッチングラインＶＳと称する。同様にＶＢピンと接続される配線をブートストラップラインＶＢと称する。

【0035】

レベルシフタ２０６は、ハイサイドパルスＳＨをレベルシフトし、ハイサイドドライバ２０２に供給する。ハイサイドドライバ２０２は、その出力がハイサイドトランジスタＭＨのゲートと接続され、その上側電源ノードＮ１がブートストラップラインＶＢと接続され、その下側電源ノードＮ２が、スイッチングラインＶＳと接続される。ハイサイドドライバ２０２は、ブートストラップピンＶＢとスイッチングピンＶＳの電位差Ｖ_ＢＳ＝Ｖ_Ｂ－Ｖ_Ｓ、つまりブートストラップキャパシタＣ_Ｂの両端間電圧を電源電圧として動作する。したがって、Ｖ_ＢＳをハイサイド電源電圧と称する。

【0036】

ハイサイドドライバ２０２は、レベルシフト後のハイサイドパルスＳＨ’に応じて、ハイサイドトランジスタＭＨを駆動する。具体的には、ハイサイドドライバ２０２は、ハイサイドパルスＳＨがハイのときハイ電圧Ｖ_Ｂを、ハイサイドパルスＳＨがローのときロー電圧Ｖ_Ｓを、ハイサイドトランジスタＭＨのゲートに印加する。

【0037】

ＰＭＯＳトランジスタであるスイッチＳＷ１と、整流素子であるダイオードＤ１は、定電圧Ｖ_ＲＥＧが供給される定電圧ライン（ＲＥＧラインと称する）とブートストラップラインＶＢの間に直列に設けられる。

【0038】

比較回路２１０は、ブートストラップラインＶＢとスイッチングラインＶＳの間の電位差Ｖ_ＢＳ（ハイサイド電源電圧）を電源として動作する。比較回路２１０は、ハイサイド電源電圧Ｖ_ＢＳをその目標電圧Ｖ_{ＢＳ（ＲＥＦ）}を規定するしきい値電圧Ｖ_ＴＨと比較し、それらの大小関係を示す過電圧検出信号ＯＶＤＥＴを生成する。検出信号ＯＶＤＥＴは、Ｖ_ＢＳ＞Ｖ_ＴＨの過電圧状態においてハイ、Ｖ_ＢＳ＜Ｖ_ＴＨのときローとなる。比較回路２１０は、電圧コンパレータを用いて構成することができる。

【0039】

レベルシフト回路２３０は、検出信号ＯＶＤＥＴを、接地電圧がローである信号ＬＶＳ＿ＯＵＴにレベルシフトダウンする。

【0040】

ＰＭＯＳ用ドライバ２１２は、レベルシフト回路２３０の出力ＬＶＳ＿ＯＵＴに応じて、ハイサイドトランジスタＭＨおよびローサイドトランジスタＭＬのスイッチングと非同期でスイッチＳＷ１を駆動する。スイッチＳＷ１は、過電圧検出信号ＯＶＤＥＴがハイ（Ｖ_ＢＳ＞Ｖ_ＴＨ）のときオフ、過電圧検出信号ＯＶＤＥＴがロー（Ｖ_ＢＳ＜Ｖ_ＴＨ）のときにオンとなる。

【0041】

以上がゲート駆動回路２００およびスイッチング回路１００の構成である。続いてその動作を説明する。図４（ａ）、（ｂ）は、図３のスイッチング回路１００の動作波形図（シミュレーション結果）である。図４（ｂ）は、図４（ａ）の時間軸を拡大したものである。シミュレーションは、Ｖ_ＣＣ＝Ｖ_ＲＥＧ＝５Ｖ、発振周波数１ＭＨｚ、オン時間Ｔｏｎ＝５０ｎｓ、Ｖ_ＩＮ＝９０Ｖ、デッドタイム３０ｎｓ、Ｃ_Ｂ＝１μｓの条件で行った。

【0042】

図５は、電圧Ｖ_Ｂ，Ｖ_Ｓ、ハイサイド電源電圧Ｖ_ＢＳ、過電圧検出信号ＯＶＤＥＴ、スイッチＳＷ１のゲート電圧ＶＰＧＡＴＥの波形図（シミュレーション結果）である。ハイサイド電源電圧Ｖ_ＢＳがしきい値Ｖ_ＴＨを超えると、過電圧検出信号ＯＶＤＥＴがハイ、ＰＧＡＴＥ信号がハイとなり、スイッチＳＷ１がオフする。この間、ハイサイド電源電圧Ｖ_ＢＳは低下していく。そしてハイサイド電源電圧Ｖ_ＢＳがしきい値Ｖ_ＴＨを下回ると、過電圧検出信号ＯＶＤＥＴがロー、ＰＧＡＴＥ信号がローとなり、スイッチＳＷ１がオンする。この間、ブートストラップ回路がアクティブとなり、ハイサイド電源電圧Ｖ_ＢＳは、スイッチング電圧Ｖ_Ｓがスイッチングするたびに上昇する。この例では、ハイサイド電源電圧Ｖ_ＢＳのリップル幅は７０ｍＶと非常に小さい。

【0043】

以上がスイッチング回路１００の動作である。実施の形態に係るゲート駆動回路２００によれば、ローサイドトランジスタＭＬのオン、オフにかかわらず、常時、比較回路２１０によってブートストラップキャパシタＣ_Ｂの両端間に生ずるハイサイド電源電圧Ｖ_ＢＳを監視することができる。したがって、比較回路２１０の入力がハイインピーダンスとなる期間が存在せず、ノイズ耐性を高めることができる。

【0044】

従来技術では、比較回路２１０の停止期間が存在するため、ハイサイド電源電圧Ｖ_ＢＳのリップルが大きくなる。これに対して実施の形態に係るゲート駆動回路２００によれば、ハイサイド電源電圧Ｖ_ＢＳのリップルを小さくできる。

【0045】

図６は、レベルシフト回路２２０Ｄの構成例を示す回路図である。レベルシフト回路２２０Ｄは、Ｖ_Ｂをハイ、Ｖ_Ｓをローとする入力信号ＬＶＳ＿ＩＮ（上述の検出信号ＯＶＤＥＴ）を、電源電圧Ｖ_ＣＣ（あるいはＶ_ＲＥＧ）ハイ、接地電圧０Ｖをローとする出力信号ＬＶＳ＿ＯＵＴ（ＬＶＳ＿ＯＵＴ）に変換するレベルシフトダウン回路である。

【0046】

レベルシフト回路２２０Ｄは、パルス発生器２３０Ｄ、オープンドレイン回路２３２Ｄ、ラッチ回路２４０Ｄ、ロジック回路２６０Ｄ、ラッチ安定化回路２８０Ｄ、を有する。

【0047】

パルス発生器２３０Ｄは、ワンショット回路であり、入力信号ＬＶＳ＿ＩＮのポジティブエッジ、ネガティブエッジに応答して、所定のパルス幅の期間、ローとなる負論理のセットパルスＳＥＴ、リセットパルスＲＳＴを生成する。

【0048】

オープンドレイン回路２３２Ｄは、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２を備える。第１トランジスタＭＰ１１は、ソースがブートストラップラインＶＢと接続され、セットパルスＳＥＴに応じてオンとなる。第２トランジスタＭＰ１２は、ソースがブートストラップラインＶＢと接続され、リセットパルスＲＳＴに応じてオンとなる。

【0049】

ラッチ回路２４０Ｄは、ＰＭＯＳトランジスタＭＰ２１，ＭＰ２２を含む。第１トランジスタＭＰ２１および第２トランジスタＭＰ２２は、クロスカップルされ、オープンドレイン回路２３２Ｄの出力に応答して状態遷移する。

【0050】

ラッチ安定化回路２８０Ｄは、ラッチ回路２４０Ｄの相補的な第１ノードＮ２１および第２ノードＮ２２のうち、レベルシフト回路２２０Ｄの出力ＬＶＳ＿ＯＵＴに応じた一方をハイに固定する。

【0051】

ロジック回路２６０Ｄは、ラッチ回路２４０の出力（第１ノードＮ２１、第２ノードＮ２２の電圧の少なくとも一方）を受け、レベルシフト出力信号ＬＶＳ＿ＯＵＴを生成する。

【0052】

ラッチ安定化回路２８０Ｄは、ラッチ回路２４０Ｄの相補的な第１ノードＮ２１および第２ノードＮ２２のうち、レベルシフト回路２２０の出力ＬＶＳ＿ＯＵＴのレベル（ハイ、ロー）に応じた一方のローを維持するように構成される。

【0053】

たとえばラッチ安定化回路２８０Ｄは、ＬＶＳ＿ＯＵＴがハイ、すなわち第１ノードＮ２１がハイのときに、第１ノードＮ２１のハイを維持するように動作し、ＬＶＳ＿ＯＵＴがロー、すなわち第２ノードＮ２２がハイのときに、第２ノードＮ２２のハイを維持するように動作する。

【0054】

あるいは反対に、ラッチ安定化回路２８０Ｄは、ＬＶＳ＿ＯＵＴがハイ、すなわち第１ノードＮ２１がハイのときに、第２ノードＮ２２のローを維持するように動作し、ＬＶＳ＿ＯＵＴがロー、すなわち第２ノードＮ２２がハイのときに、第１ノードＮ２１のローを維持するように構成されてもよい。

【0055】

図７は、レベルシフト回路２２０Ｄのさらに具体的な構成例を示す回路図である。ロジック回路２６０Ｄは、レベルシフタ兼ラッチ回路２６２Ｄ、インバータＩＮＶ１，ＩＮＶ２を含む。

【0056】

レベルシフタ兼ラッチ回路２６２Ｄは、ラッチ回路２４０Ｄの出力を受け、ラッチする。レベルシフタ兼ラッチ回路２６２Ｄは、ラッチ回路２４０の出力を、電圧Ｖ_ＣＣをハイレベル、電圧０Ｖをローレベルとする信号にシフトダウンする。レベルシフタ兼ラッチ回路２６２は、トランジスタＭＮ３１，ＭＮ３２，ＭＰ３３～ＭＰ３８を含む。レベルシフタ兼ラッチ回路２６２Ｄの出力は、２段のインバータＩＮＶ、ＩＮＶ２を経て出力される。

【0057】

ラッチ安定化回路２８０Ｄは、スイッチＳＷ１、第２スイッチＳＷ２、第１インピーダンス素子２８４＿１、第２インピーダンス素子２８４＿２、第１カレントミラー回路２８６＿１、第２カレントミラー回路２８６＿２を含む。第１スイッチＳＷ１は、レベルシフト回路２２０の出力ＬＶＳ＿ＯＵＴが第１レベル（ハイ）のときにオンとなる。第１インピーダンス素子２８４＿１は、第１スイッチＳＷ１と直列に接続される。第１カレントミラー回路２８６＿１は、第１インピーダンス素子２８４＿１に流れる電流をコピーし、第１ノードＮ２１に電流ＩＡＵＸ＿ＳＥＴをソースする。これにより、ノードＮ２１がプルアップされる。

【0058】

第２スイッチＳＷ２は、レベルシフト回路２２０Ｄの出力ＬＶＳ＿ＯＵＴが第２レベル（ロー）のときにオンとなる。第２インピーダンス素子２８４＿２は、第２スイッチＳＷ２と直列に接続される。第２カレントミラー回路２８６＿２は、第２インピーダンス素子２８４＿２に流れる電流をコピーし、第２ノードＮ２２に電流ＩＡＵＸ＿ＲＳＴをソースする。これにより、ノードＮ２２がプルアップされる。

【0059】

図８は、レベルシフト回路２２０Ｄの別の構成例（２２０Ｅ）を示す回路図である。図８のレベルシフト回路２２０Ｅは、図７のレベルシフト回路２２０Ｄに加えて、アシスト回路２５０Ｅを備える。アシスト回路２５０Ｅは、セットパルスＳＥＴに応答して第２ノードＮ２２からアシスト電流ＩＡＳＳＴ＿ＳＥＴをシンクし、リセットパルスＲＳＴに応答して第１ノードＮ２１からアシスト電流ＩＡＳＳＴ＿ＲＳＴをシンクする。アシスト回路２５０Ｅを追加することにより、さらに高速化が可能となる。

【0060】

続いてスイッチング回路１００および駆動回路２００の用途を説明する。ゲート駆動回路２００は、絶縁型あるいは非絶縁型電源に利用できる。図９は、実施の形態に係るスイッチング電源のブロック図である。このスイッチング電源３００は、降圧（Buck）コンバータであり、ハイサイドトランジスタＭＨ、ローサイドトランジスタＭＬ、インダクタＬ１、出力キャパシタＣ１および制御回路４００を備える。制御回路４００は、上述のゲート駆動回路２００に加えて、フィードバック回路４１０を備える。フィードバック回路４１０は、スイッチング電源３００の出力信号（出力電圧Ｖ_ＯＵＴあるいは出力電流Ｉ_ＯＵＴ）にもとづくフィードバック信号Ｖ_ＦＢを受け、フィードバック信号Ｖ_ＦＢが所定の目標値に近づくようにデューティ比や周波数が変化するパルス信号ＳＨ，ＳＬを生成する。フィードバック回路４１０は、パルス幅変調器やパルス周波数変調器などを含むことができ、アナログ回路（エラーアンプ）やデジタル回路（補償器）で構成することができる。

【0061】

図１０（ａ）～（ｆ）は、ゲート駆動回路２００を備える電源の回路図である。ゲート駆動回路２００は、図１０（ａ）に示す降圧コンバータのトランジスタＡ，Ｂのペアの駆動に適用できる。

【0062】

ゲート駆動回路２００は、図１０（ｂ）に示すフォワードコンバータにも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペアの駆動に利用できる。

【0063】

ゲート駆動回路２００は、図１０（ｃ）に示すハーフブリッジコンバータにも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペアの駆動に利用できる。

【0064】

ゲート駆動回路２００は、図１０（ｄ）に示すフルブリッジブリッジコンバータにも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペア、一次側のハイサイドトランジスタＤとローサイドトランジスタＣのペアに利用できる。

【0065】

ゲート駆動回路２００は、図１０（ｅ）に示すカレントダブラ同期整流器にも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペアの駆動に利用できる。

【0066】

ゲート駆動回路２００は、図１０（ｆ）に示す二次側フルブリッジ同期整流器にも適用可能である。具体的にはゲート駆動回路２００は、一次側のハイサイドトランジスタＢとローサイドトランジスタＡのペア、あるいはハイサイドトランジスタＣとローサイドトランジスタＤのペアの駆動に利用できる。またゲート駆動回路２００は、二次側のハイサイドトランジスタＦとローサイドトランジスタＥのペア、あるいはハイサイドトランジスタＧとローサイドトランジスタＨのペアの駆動に利用できる。

【0067】

実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

【0068】

スイッチング回路は、電源のほか、モータ駆動回路などさまざまな用途で使用されており、本発明は電源以外の用途にも適用可能である。

【0069】

実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

【産業上の利用可能性】

【0070】

本発明は、スイッチング回路に利用できる。

【符号の説明】

【0071】

１００ スイッチング回路
ＭＨ ハイサイドトランジスタ
ＭＬ ローサイドトランジスタ
Ｃ_Ｂ ブートストラップキャパシタ
２００ ゲート駆動回路
２０２ ハイサイドドライバ
２０４ ローサイドドライバ
２０６ レベルシフタ
Ｄ１ ダイオード
ＳＷ１ スイッチ
２１０ 比較回路
２１２ ＰＭＯＳ用ドライバ
２２０ レベルシフト回路
２３０Ｄ パルス発生器
２３２Ｄ オープンドレイン回路
２４０Ｄ ラッチ回路
２６０Ｄ ロジック回路
２６２Ｄ レベルシフタ兼ラッチ回路
２８０Ｄ ラッチ安定化回路
ＩＮＶ１，ＩＮＶ２ インバータ
３００ ＤＣ／ＤＣコンバータ
３１０ コントローラ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】