特許 7530549 センサでの寄生容量不感サンプリング

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-07-31

(45)【発行日】2024-08-08

(54)【発明の名称】センサでの寄生容量不感サンプリング

(51)【国際特許分類】

   G01L 9/00 20060101AFI20240801BHJP

   H03F 3/38 20060101ALI20240801BHJP

   H03M 3/02 20060101ALI20240801BHJP

【ＦＩ】

G01L9/00 305T

H03F3/38

H03M3/02

【請求項の数】 24

(21)【出願番号】P 2021552885

(86)(22)【出願日】2020-02-25

(65)【公表番号】

(43)【公表日】2022-04-25

(86)【国際出願番号】 US2020019762

(87)【国際公開番号】W WO2020180541

(87)【国際公開日】2020-09-10

【審査請求日】2023-02-01

(31)【優先権主張番号】16/294,824

(32)【優先日】2019-03-06

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100229448

【弁理士】

【氏名又は名称】中槇 利明

(72)【発明者】

【氏名】スリニヴァサン，ヴィシュヌ

(72)【発明者】

【氏名】オプリス，イオン

(72)【発明者】

【氏名】バーグロフ，キース

【審査官】松山 紗希

(56)【参考文献】

【文献】特表２０１３－５３８３４６（ＪＰ，Ａ）

【文献】特開平１０－０６８６６１（ＪＰ，Ａ）

【文献】特開昭５７－０３０４１７（ＪＰ，Ａ）

【文献】特開平０７－１７４６５５（ＪＰ，Ａ）

【文献】特表２０１８－５０９６２０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０１Ｌ ７／００－２３／３２

Ｇ０１Ｒ ２７／００－２７／３２

Ｈ０３Ｆ ３／３８

Ｈ０３Ｍ ３／０２

(57)【特許請求の範囲】

【請求項1】

可変センス容量を有するセンスキャパシタを含むセンサと、
前記センスキャパシタへ接続されたＡＤＣ入力を有するアナログ－デジタルコンバータ（ＡＤＣ）を含むリードアウト集積回路と
を有し、
可変寄生容量が前記ＡＤＣ入力へ結合可能であり、
前記センサによって入力圧力が検知されるとき、前記可変センス容量は変調されて、前記入力圧力に応じて１つ以上のＡＤＣ出力信号を生成し、
前記可変寄生容量による不要電荷は、
前記センスキャパシタで電荷を蓄えるよう基準電圧がサンプリングされる充電フェーズの前に、サンプリングされ、
前記センスキャパシタで蓄えられた前記電荷の積分により前記ＡＤＣ出力信号が生成される積分フェーズ中に、補償される、
センサシステム。

【請求項2】

前記センスキャパシタは、前記ＡＤＣ入力と直列に接続される、
請求項１に記載のセンサシステム。

【請求項3】

前記ＡＤＣは、シグマ－デルタ変調器を有する、
請求項１に記載のセンサシステム。

【請求項4】

前記シグマ－デルタ変調器は、１つ以上のコンパレータと相互接続された１つ以上の積分器を含む多段ノイズシェーピング（ＭＡＳＨ）変調器である、
請求項３に記載のセンサシステム。

【請求項5】

前記シグマ－デルタ変調器と接続されたデシメーションフィルタを更に有する、
請求項４に記載のセンサシステム。

【請求項6】

前記センサは、前記センスキャパシタに対して位相がずれて動作可能に充電又は放電されるオフセットキャパシタを更に有する、
請求項１に記載のセンサシステム。

【請求項7】

前記センサは、フィードバックキャパシタを更に有し、
前記オフセットキャパシタは、前記センスキャパシタの変動の中心を前記ＡＤＣのフルスケールの中心に置くよう構成され、
前記ＡＤＣの前記フルスケールは、前記フィードバックキャパシタによってセットされる、
請求項６に記載のセンサシステム。

【請求項8】

前記１つ以上のＡＤＣ出力信号に対する前記可変寄生容量の影響は、自動ゼロ化又はチョッピング技術を用いて低減される、
請求項１に記載のセンサシステム。

【請求項9】

前記リードアウト集積回路は、演算増幅器及び積分キャパシタを含む積分器を更に有し、
演算増幅器入力が前記ＡＤＣ入力である、
請求項７に記載のセンサシステム。

【請求項10】

複数の基準電圧を受け取るよう構成され、
前記センスキャパシタ、前記オフセットキャパシタ、及び前記フィードバックキャパシタを前記複数の基準電圧のうちの対応する基準電圧に対して接続し／切り離すよう複数のクロック信号によって制御されるスイッチング配置を更に有する、
請求項９に記載のセンサシステム。

【請求項11】

前記複数のクロック信号は、前記１つ以上のＡＤＣ出力信号に基づいて生成されるクロック信号を有する、
請求項１０に記載のセンサシステム。

【請求項12】

前記充電フェーズで、
前記スイッチング配置は、前記センスキャパシタ、前記オフセットキャパシタ及び前記フィードバックキャパシタで電荷を蓄えるよう前記複数の基準電圧がサンプリングされるように構成され、
前記積分フェーズで、
前記充電フェーズ中に前記センスキャパシタ、前記オフセットキャパシタ及び前記フィードバックキャパシタで蓄えられた電荷の複合が、前記積分キャパシタへ運ばれて、前記入力圧力に応じて積分器出力信号を生成する、
請求項１１に記載のセンサシステム。

【請求項13】

前記複数のクロック信号は、前記可変寄生容量が１ｐＦだけ変化する時間よりも実質的に小さいクロック周期を有する、
請求項１２に記載のセンサシステム。

【請求項14】

前記複数のクロック信号は、数百ｋＨｚの範囲のクロックレートを有し、
前記可変寄生容量は、数十ｐＦの範囲内で変化し、数十ｐＦ／ｍｓｅｃの範囲内の変化率を有する、
請求項１２に記載のセンサシステム。

【請求項15】

前記スイッチング配置は、金属酸化膜半導体電界効果（ＭＯＳＦＥＴ）トランジスタを有する、
請求項１０に記載のセンサシステム。

【請求項16】

前記センサは、ＭＥＭＳセンサである、
請求項１に記載のセンサシステム。

【請求項17】

検知された圧力を前記リードアウト集積回路へ伝えるよう構成されたゲル材料を更に有する、
請求項１に記載のセンサシステム。

【請求項18】

前記センサは、前記ゲル材料にさらされているボンドワイヤを介して前記リードアウト集積回路へ接続される、
請求項１７に記載のセンサシステム。

【請求項19】

圧力を測定する方法であって、
可変センス容量を有するセンスキャパシタを設けることと、
積分キャパシタを備えるリードアウト回路を設け、可変寄生容量がリードアウト回路入力で生成可能であることと、
充電フェーズで、前記センスキャパシタの両端で第１電荷を蓄えるよう第１基準電圧をサンプリングすることと、
積分フェーズで、前記第１電荷を前記積分キャパシタへ運んで、入力圧力に応じてリードアウト回路出力信号を生成することと、
前記充電フェーズ前に、前記可変寄生容量による不要電荷を捕捉し、該不要電荷を前記積分フェーズ中に補償するよう、前記リードアウト回路入力をサンプリングすることと
を有する方法。

【請求項20】

オフセットキャパシタを設けることと、
前記センスキャパシタの変動の中心を前記リードアウト回路のフルスケールの中心に合わせるよう前記オフセットキャパシタを構成することと、
前記充電フェーズで、前記オフセットキャパシタの両端で第２電荷を蓄えるよう第２基準電圧をサンプリングすることと、
積分フェーズで、前記第２電荷を前記積分キャパシタへ運ぶことと
を更に有する、請求項１９に記載の方法。

【請求項21】

前記リードアウト回路の前記フルスケールをセットするよう構成されたフィードバックキャパシタを設けることと、
前記充電フェーズで、前記オフセットキャパシタの両端で第３電荷を蓄えるよう、セットされた時間インターバル中に前記第１基準電圧及び前記第２基準電圧をサンプリングすることと、
前記積分フェーズで、前記第３電荷を前記積分キャパシタへ運ぶことと
を更に有する、請求項２０に記載の方法。

【請求項22】

前記セットされた時間インターバルは、前記リードアウト回路出力信号に基づいて定義される、
請求項２１に記載の方法。

【請求項23】

前記リードアウト回路は、１つ以上のコンパレータと相互接続された１つ以上の積分器を更に有する、
請求項２２に記載の方法。

【請求項24】

請求項１９に記載の方法を用いて圧力センサ上にある水滴の存在を検出する方法であって、
水滴の有無を検出するよう、前記リードアウト回路出力信号の測定を、セットされた閾値と比較することを有する、
方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、寄生容量不感センサに関係があり、より具体的には、時間変化する寄生容量を有しているセンサをサンプリングするための方法及び装置に関係がある。

【背景技術】

【0002】

一般に、センサを実装している電子回路の性能は、センサ上で環境によって引き起こされた障害により低下することがある。そのような障害は、時間により変化することがあるので、より多くの設計上の課題を提起する。例として、静電容量型圧力センサは、デプロイされたときにそのような圧力センサ上に現れる水滴によって生じる時間変化する寄生容量に悩まされることがある。センサを実装している回路の性能に対する時間変化する障害の悪影響を緩和するのを助ける解決法が必要とされる。本開示で記載される方法及びデバイスは、この問題に対処し、問題に対する解決法を提供する。

【0003】

［本開示を通じて使用される概念及び用語の説明］
以下では、本開示で提示される方法及びデバイスによって後に採用される概念のいくつかが、定義及び記載される。

【0004】

ａ）スイッチドキャパシタ回路
本開示を通じて、「スイッチドキャパシタ回路」（switched capacitor circuit）との用語は、キャパシタ及びスイッチを有し、スイッチが開閉されるときに電荷がキャパシタから出入りする電子回路について記載するために使用される。図１Ａは、例示的なスイッチドキャパシタ回路を示し、３つのスイッチが動作を制御する。スイッチＳ１及びＳ３は、キャパシタＣ１の左側のプレートをＶｉｎ及び接地へ接続し、Ｓ２は、利得１（unity-gain）のフィードバックを提供する。充電フェーズで、Ｓ１及びＳ２はオンであり、Ｓ３はオフであり、Ｃ１の両端で、Ｖｉｎに等しい電圧が生じる。これは、反転入力が仮想接地として現れるからである。積分フェーズで、Ｓ１及びＳ２はオフし、Ｓ３はオンし、ノードＡが接地される。このフェーズ中、図１Ｂに示されるように、Ｃ２を通る負帰還が演算増幅器（Operational Amplifier，ＯＡ）入力差動電圧を、よって、Ｃ１の両端の電圧をゼロに駆動する。充電フェーズ中にＣ１に蓄えられた電荷は、その場合にＣ２へ移動せざるを得ず、ｖ_ｉｎ・（ｃ_１／ｃ_２）に等しい出力が生成される。言い換えると、Ｖ_ｏｕｔは、１クロック周期（上記の２つのフェーズに対応）でｖ_ｉｎ・（ｃ_１／ｃ_２）だけ変化する。

【0005】

ｂ）自動ゼロ化技術
本開示を通じて、「自動ゼロ化」（auto-zeroing）との用語は、電子回路に存在する可能性があるオフセット又は雑音を取り除くために電子回路内で使用される技術について記載するために使用される。オフセットの例は、演算増幅器の入力電圧オフセットである。図２Ａ～２Ｂは、この技術を表しており、Ｖ_ＯＳは、演算増幅器の入力でのオフセット電圧に相当する。第１フェーズで、スイッチＳ１及びＳ２は閉じられ、Ｓ３は開かれる。つまり、Ｖ_ｏｕｔ＝Ｖ_ＯＳである。言い換えると、オフセット電圧は、キャパシタＣａｚに蓄えられる。第２フェーズで、スイッチＳ３は閉じられ、一方、スイッチＳ１及びＳ２は開かれる。第２フェーズでは、出力が利用可能である。Ａの有限な直流（ＤＣ）利得を有する増幅器については、残留オフセットはＶ_ＯＳ／（Ａ＋１）と計算され得る。ほとんどの演算増幅器について、利得Ａは大きい数であるから、残留オフセットは、この技術を用いてほとんど取り除かれる。

【0006】

ｃ）シグマ－デルタ型アナログ－デジタルコンバータ（ＡＤＣ）及び多段ノイズシェーピング（ＭＡＳＨ）変調器
本開示を通じて、シグマ－デルタＡＤＣとの用語は、シグマ－デルタ変調の概念に基づき動作するＡＤＣについて記載するために使用される。図３は、典型的なシグマ－デルタＡＤＣのブロック図を示す。より従来のＡＤＣとは異なり、シグマ－デルタＡＤＣは、入力信号のナイキスト周波数よりも大きいサンプリングレートで動作するオーバーサンプリングコンバータである。シグマ－デルタＡＤＣは、民生用及び業務用オーディオ、通信システム、センサ、並びに高精度測定デバイスなどの用途のために、高分解能でありながら費用効果の高いＡＤＣを実現するために主に使用される。

【0007】

本開示を通じて、Ｍｕｌｔｉ－ｓｔＡｇｅ ｎｏｉｓｅ ＳＨａｐｉｎｇの頭字語により略称されている「ＭＡＳＨ変調器」との用語は、より低次のシグマ－デルタ変調器をカスケード接続することによって設計されている電子回路について記載するために使用される。ＭＡＳＨ変調器には、より高次のシグマ－デルタ変調器に特有のいくつかの不安定性の問題を解消するという利点がある。当該技術で知られている典型的なＭＡＳＨ変調器の例は、２－１、２－２、２－１－１、又はより高次のＭＡＳＨ変調器である。例えば、これは、より高次（例えば、３次及び４次）の変調器を有するＣＩＦＦ（Ｃｈａｉｎ ｏｆ Ｉｎｔｅｇｒａｔｏｒｓ ｗｉｔｈ ｗｅｉｇｈｔｅｄ Ｆｅｅｄ Ｆｏｒｗａｒｄ ｃｏｅｆｆｉｃｉｅｎｔｓ；重み付きフィードフォワード係数を有する積分器のチェーン）などのデルタ－シグマ変調器の他のトポロジにも適用される。

【発明の概要】

【0008】

本開示の第１の態様に従って、センサシステムが提供される。センサシステムは、可変センス容量を有するセンスキャパシタを含むセンサと、前記センスキャパシタへ接続されたＡＤＣ入力を有するアナログ－デジタルコンバータ（ＡＤＣ）を含むリードアウト集積回路とを有し、可変寄生容量が前記ＡＤＣ入力へ結合可能であり、前記センサによって入力圧力が検知されるとき、前記可変センス容量は変調されて、前記入力圧力に応じて１つ以上のＡＤＣ出力信号を生成する。

【0009】

本開示の第２の態様に従って、圧力を測定する方法が記載される。方法は、可変センス容量を有するセンスキャパシタを設けることと、積分キャパシタを備えるリードアウト回路を設け、可変寄生容量がリードアウト回路入力で生成可能であることと、充電フェーズで、前記センスキャパシタの両端で第１電荷を蓄えるよう第１基準電圧をサンプリングすることと、積分フェーズで、前記第１電荷を前記積分キャパシタへ運んで、入力圧力に応じてリードアウト回路出力信号を生成することとを有する。

【0010】

本開示の更なる態様は、本願の明細書、特許請求の範囲及び図面で見つけられ得る。

【図面の簡単な説明】

【0011】

【図1A】先行技術のスイッチドキャパシタ回路を示す。

【図1B】先行技術のスイッチドキャパシタ回路を示す。

【図2A】自動ゼロ化技術を説明する先行技術の電子回路を示す。

【図2B】自動ゼロ化技術を説明する先行技術の電子回路を示す。

【図3】先行技術のシグマ－デルタ型アナログ－デジタルコンバータ（ＡＤＣ）を示す。

【図4】本開示の実施形態に従うセンサシステムを示す。

【図5A】ＭＡＳＨ変調器を示す。

【図5B】デシメーションフィルタへ接続された２次シグマ－デルタ変調器を示す。

【図6】本開示の実施形態に従う電子回路を示す。

【図7A】本開示の更なる実施形態に従うタイミング図を示す。

【図7B】本開示の更なる実施形態に従うタイミング図を示す。

【図7C】本開示の更なる実施形態に従うタイミング図を示す。

【図8A】本開示の教示に従う圧力センサの断面図を示す。

【図8B】上に水滴がある状態で図８Ａの圧力センサを示す。

【図9A】本開示の教示に従って電子回路に対する時間変化する寄生容量の影響の緩和を表すグラフである。

【図9B】本開示の教示に従って電子回路に対する時間変化する寄生容量の影響の緩和を表すグラフである。

【図10】水滴の急速な始まり及び圧力センサ上にある水滴のゆっくりとした散逸の様々な段階を示す。

【発明を実施するための形態】

【0012】

図４は、本開示の実施形態に従うセンサシステム（４００）を示す。センサシステム（４００）は、ＡＤＣ（４２０）を有するリードアウト集積回路（４０１）へ接続されている微少電気機械システム（Micro-Electro-Mechanical Systems，ＭＥＭＳ）センサ（４１０）を有する。ＭＥＭＳセンサ（４１０）は、文字Ｓ、Ｂ及びＧによって夫々表されているセンス端子、ベース端子、及びガード端子を有する。ＭＥＭＳセンサ（４１０）の時間変化する容量は、端子（Ｓ，Ｂ）間に接続された可変キャパシタ（Ｃ_Ｓ）、端子（Ｂ，Ｇ）間の寄生キャパシタ（Ｃ_ＢＧ）、及び端子（Ｓ，Ｇ）間の寄生キャパシタ（Ｃ_ＳＧ）によって表されている。本開示の実施形態に従って、ＭＥＭＳセンサ（４１０）は、圧力が可変キャパシタ（Ｃ_Ｓ）を変調する静電容量型圧力センサである。後に詳細に記載されるように、キャパシタ（Ｃ_Ｓ）の容量変化は、その場合にＡＤＣ（４２０）によって測定され、対応するシステム出力（４３０）が、それに応じて生成される。

【0013】

図４～５を参照して、本開示の実施形態に従って、ＡＤＣ（４２０）は、図５に示されるＭＡＳＨ変調器（５００）を有する。本開示の実施形態に従って、ＭＡＳＨ変調器（５００）は、積分器（５１０、５１１、５１２）及びコンパレータ（５２０、５２１）を有する２－１ＭＡＳＨ変調器である。また、図５に示されるように、文字（－ａ１、－ａ２、－ａ３、ｂ１、ｂ２、及びｂ３）は、それらの対応するパスの利得を表す。積分器（５１０）は、積分器出力ノード（５３０）を有する。本開示の実施形態に従って、図５のＭＡＳＨ変調器（５００）、及び従って、図４のＡＤＣ（４２０）は、入力電圧（Ｖ_ｉｎ）を受け取り、２つのＡＤＣ出力（ｄ_１、ｄ_０）を生成するよう構成される。本開示の更なる実施形態に従って、２つのコンパレータの出力（ｄ_１，ｄ_０）は、図４のシステム出力（４３０）の成分であってもよい。システムを完結するよう、ＭＡＳＨ変調器の出力は、通常は、デシメーションフィルタが後に続く。ほとんどの実施で、１ビットのデータストリーム（ｄ_１、ｄ_０）は、システムのデジタル区間で通常は実装されるデシメーションフィルタによって更に処理されることになる。デシメーションフィルタの出力は、ＡＤＣ（４３０）の最終の出力であると考えられてよい。他の実施形態では、ｄ_０は無視されてもよく、出力ｄ_１のみが、デジタル区間においてデシメーションフィルタによって処理される。そのような状況では、図５Ｂに示されるように、変調器は、２－１ＭＡＳＨ変調器の代わりに、２次シグマ－デルタ変調器（５０１）であるよう再構成される。図５Ｂにも示されるように、２次シグマ－デルタ変調器（５０１）の出力ｄ_１は、デシメーションフィルタ（５０２）への入力となる。入力（ｄ_１）を処理した後、デシメーションフィルタ（５０２）は出力（Ｖ_ｏｕｔ）を生成する。本開示の実施形態に従って、デシメーションフィルタ出力（Ｖ_ｏｕｔ）は２４ビット出力であってよい。結果として、出力データレートは、デシメーション処理の結果として、よりゆっくりである。本開示の更なる実施形態に従って、デシメーションフィルタ（５０２）の２４ビット出力は、３２、６４、又は１２８Ｈｚのレートであってもよい。

【0014】

図６は、シグマ－デルタ変調器のアナログフロントエンド（６４１）がＭＥＭＳセンサ（６４２）へ接続されている電子回路（６００）を示す。アナログフロントエンド（６４１）は、積分器（６１０）を有する。本開示の実施形態に従って、積分器（６１０）は、図５の積分器（５１０）の例示的な実施を有する。容量ブロック（６４２）は、図４に示される各々の対応物に類似しているセンス端子（Ｓ）、ベース端子（Ｂ）及びガード端子（Ｇ）へ接続されているキャパシタ（Ｃ_Ｓ、Ｃ_ＢＧ、Ｃ_ＳＧ）を有する。言い換えると、キャパシタ（Ｃ_Ｓ、Ｃ_ＢＧ、Ｃ_ＳＧ）及び端子（Ｓ、Ｂ、Ｇ）は、ＭＥＭＳセンサ（４１０）の構成要素であってよい。この例では、特定の構成（Ｂ、Ｓ、Ｇ）を備えたＭＥＭＳセンサが使用される。しかし、他のセンサが使用されてもよい。例えば、それはＭＥＭＳ又は他のタイプであってもよく、それは圧力又は温度又は加速度であってもよく、それは別なふうに構成されてもよい。アナログフロントエンド（６４１）は、オフセットキャパシタ（Ｃ_ｏｓ）、フィードバックキャパシタ（Ｃ_ｄａｃ）、及び複数のスイッチ（Ｓ１、Ｓ１’、・・・、Ｓ４’、Ｓ５、Ｓ６、Ｓ７）を更に有する。本開示の実施形態に従って、スイッチ（Ｓ１、Ｓ１’、・・・、Ｓ４’、Ｓ５、Ｓ６、Ｓ７）は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）スイッチから成ってもよい。そのようなスイッチの状態は、夫々が様々な位相で論理１及び０のパルス列を有するクロックによって、制御される。そのようなクロックは、後で詳細に記載されるように、特定のキャパシタが入力電圧をサンプリングするタイミングと、どのようにそれらのキャパシタが蓄えられた電荷を積分キャパシタへ移動させるかとを管理するために使用される。図６を参照して、次の約束事は、各スイッチ及び対応する制御クロックを示すために採用される。スイッチごとに、それを制御するクロックの名称は、そのようなスイッチの真下に与えられている。例えば、真下に「Φ_１」との用語を示すスイッチは、クロック（Φ_１）によって制御され、クロック（Φ_１）が論理１であるときに、スイッチは閉じられ、クロック（Φ_１）が論理０であるときに、スイッチは開かれる。

【0015】

更に図６を参照して、様々なクロックは、夫々がインデックスを有しながらギリシャ文字（Φ）によって表される。上記のインデックスで使用される「ｄｄ」との用語は、遅延を表す。一例として、スイッチ（Ｓ１）は、クロック（Φ_１）の遅延されたバージョンであるクロック（Φ_１ｄｄ）によって制御される。更に、クロックの命名で使用される水平バーは、反転を表す。例として、クロック

は、クロック（Φ_１ｄｄ）の反転されたバージョンである。言い換えると、クロック（Φ_１ｄｄ）が論理１にあるとき、クロック

は論理０にあり、その逆も同様である。スイッチ（Ｓ３、Ｓ３’、Ｓ４、Ｓ４’）の夫々は、２つのパルス列を乗じることによって生成されるクロックによって制御される。一例として、図６に示されるように、かつ、図５を参照して、スイッチ（Ｓ３）はクロック（Φ_１ｄｄｄ_１）によって制御され、ここで、「Φ_１ｄｄｄ_１」の用語は、クロック（Φ_１ｄｄ）を表すパルス列と、図５のコンパレータ出力（ｄ_１）を表すパルス列との積である。引き続き図６を参照して、積分器（６１０）は、スイッチ（Ｓ５及びＳ６）と、積分キャパシタ（Ｃ_ｉｎｔ）と、第１入力ノード（６７０）及び第２入力ノード（６７１）を備える演算増幅器（ＯＡ）（６６０）とを有する。本開示の実施形態に従って、第２入力ノード（６７１）は、基準電圧（Ｖ_ｒｅｆｐ）へ接続されてよい。本開示の更なる実施形態に従って、基準電圧（Ｖ_ｒｅｆｎ）は、図６に示されるように、接地であってよい。本開示の更なる実施形態に従って、図６に示される基準電圧（Ｖ_ｒｅｆｎ）は、接地であってもよい。

【0016】

図４～６を参照して、アナログフロントエンド（６４１）は、図５の電子ブロック（５４１）の例示的な実施であり、それらは両方とも、本質的に、図４のＡＤＣ（４２０）のアナログフロントエンドに相当する。そのようなアナログフロントエンドは、測定されるべき圧力を検知した結果として、図４及び図６のセンスキャパシタ（Ｃ_Ｓ）によって生成されたアナログ信号を受け取る。更に、図６の接続点（６３０）は、図５の積分器出力ノード（５３０）の対応物であり、両方とも、図６の積分器（６１０）（又は図５の積分器（５１０））と図５の変調器（５００）の残り部分との間の相互接続を示す。

【0017】

図６の電子回路（６００）は、本質的に、入力電圧が充電フェーズ中にサンプリングされ、サンプリングされたデータが充電フェーズに続く積分フェーズ中に積分されるスイッチドキャパシタ回路である。電子回路（６００）は、本開示の実施形態に従って基準電圧（Ｖ_ｒｅｆｐ、Ｖ_ｒｅｆｎ）を受け取るよう構成される。本開示の更なる実施形態に従って、基準電圧（Ｖ_ｒｅｆｐ、Ｖ_ｒｅｆｎ）は、夫々、正及び負の電圧である。本開示に従う実施形態はまた、基準電圧（Ｖ_ｒｅｆｎ）が接地であるとして想定されてもよい。

【0018】

図６の電子回路（６００）は、より具体的には、基準容量（Ｃ_ｄａｃ）に対するセンスキャパシタ（Ｃ_Ｓ）のレシオメトリック（ratiometric）サンプリングであると見なされ得る。ここで、同じ基準電圧（Ｖ_ｒｅｆｐ及びＶ_ｒｅｆｎ）が、サンプリングフェーズで電荷を供給するために使用される。捕捉される電荷の量は、センスキャパシタ（Ｃ_Ｓ）の値に依存し、転じて、圧力に依存する。シグマ－デルタ変調器のアナログフロントエンドをキャパシタのレシオメトリック比較として実装することによって、ＡＤＣの性能は、１次の基準電圧Ｖ_ｒｅｆｐ及びＶ_ｒｅｆｎの不完全性に対してより堅牢になる。オフセット容量（Ｃ_ｏｓ）は、通常は、センスキャパシタ（Ｃ_Ｓ）に対して位相がずれて充電又は放電するよう構成される。本開示の実施形態に従って、オフセット容量（Ｃ_ｏｓ）は、センスキャパシタ（Ｃ_Ｓ）の変動の中心をＡＤＣのフルスケールの中心に合わせる（又は整列させる）ために使用される。ＡＤＣのフルスケールは、フィードバック容量（Ｃ_ｄａｃ）によってセットされる。典型的な実施形態では、使用可能なＡＤＣフルスケールは、フィードバック（又は基準）容量（Ｃ_ｄａｃ）によって示される実際のフルスケールの半分であってもよい。

【0019】

図７は、電子回路（６００）のスイッチの状態を制御する様々なクロックのタイミング図を示す。一般性を失わずに、説明のために、以下では、基準（Ｖ_ｒｅｆｎ）は接地であると仮定される。サンプリング又は充電フェーズ中、クロック（Φ_１ｄｄ）は１であるから、スイッチ（Ｓ１）は閉じられ、センスキャパシタ（Ｃ_Ｓ）は、一方の側ではＶ_ｒｅｆｐへ接続され、他方の側ではオペアンプの基準ノード（６７０）へ接続される。結果として、キャパシタ（Ｃ_Ｓ）は、Ｑ_Ｓ＝Ｃ_Ｓ×（Ｖ_ｒｅｆｐ－Ｖ_ｒｅｆｎ）に充電される。このフェーズでは、入力換算オペアンプ雑音（フリッカ雑音）及びオフセットも捕捉される。これは、フェーズΦ_１でＳ７を閉じることによって可能にされる。同じサンプリングクロック（Φ_１ｄｄ）フェーズで、Ｃ_ｏｓでの電荷は同様に捕捉されるが、Ｃ_ｏｓがＶ_ｒｅｆｎ及びＶ_ｒｅｆへ接続されているということで、極性が反対である。これは、フルスケールオフセットがフェーズ２の終わりに正確に実装されることを可能にする。

【0020】

積分フェーズで、クロック（Φ_１ｄｄ）は０であるから、スイッチ（Ｓ１）は開かれ、スイッチ（Ｓ２）は閉じられる。これにより、センスキャパシタ（Ｃ_Ｓ）に蓄えられている電荷はＯＡ（６６０）の第１入力ノード（６７０）に向かって動いて、積分キャパシタ（Ｃ_ｉｎｔ）へ移される。この電荷移動が完了することができるように、スイッチＳ５及びＳ６は、このクロックフェーズでは閉じられている。図７から分かるように、キャパシタ（Ｃ_ｏｓ）は、センスキャパシタ（Ｃ_Ｓ）と比較して反対のシーケンスでＶ_ｒｅｆｎ（例えば、接地）と基準電圧（Ｖ_ｒｅｆｐ）との間で切り替わる。言い換えると、充電フェーズ中、スイッチ（Ｓ２）は閉じられるので、オフセットキャパシタの底板は接地に荷電される。積分フェーズ中、スイッチ（Ｓ１、Ｓ２）は開いているので、電荷保存則に基づいて、（Ｃ_Ｓ－Ｃ_ｏｓ）×（Ｖ_ｒｅｆｐ－Ｖ_ｒｅｆｎ）の同等の電荷が、積分キャパシタ（Ｃ_ｉｎｔ）へ移される。

【0021】

フィードバックキャパシタ（Ｃ_ｄａｃ）に関しては、電荷の保持及び移動は、センスキャパシタ（Ｃ_Ｓ）又はオフセットキャパシタ（Ｃ_ｏｓ）に関して記載されたのと同様に実行される。しかし、フィードバックキャパシタ（Ｃ_ｄａｃ）に関連したクロック制御スイッチ（Ｓ３、Ｓ３’、Ｓ４、Ｓ４’）は相違しており、コンパレータ出力（ｄ_１）に依存する。

【0022】

図７Ａ～７Ｃは、図６の電子回路（６００）に関連したタイミング図を示す。図７Ａは、高レベルタイミング図を示す。図７Ｂ及び７Ｃは、図７Ａのタイミング図の領域（７１、７２）を夫々拡大した場合の更に詳細なタイミング図を示す。図６及び図７Ａを参照して、充電フェーズ及び積分フェーズの両方の間に、フィードバックキャパシタ（Ｃ_ｄａｃ）は、クロック（Φ_１、Φ_２）及びＡＤＣ出力（ｄ_１）の状態に応じて第１基準電圧（Ｖ_ｒｅｆｐ）又は第２基準電圧（Ｖ_ｒｅｆｎ）のどちらか一方へ接続され得る。積分される、データ（ｄ_１）に依存した電荷は、コンパレータの出力ビットストリームがセンス容量（Ｃ_Ｓ）の平均値を正確に反映することを確かにする量子化された負帰還を提供する。

【0023】

本開示の実施形態に従って、オフセットキャパシタ（Ｃ_ｏｓ）の容量値は、センスキャパシタ（Ｃ_Ｓ）の変動範囲の約半分であるよう選択されてよく、よって、そのような変動を中心とする。

【0024】

図７Ａ及び７Ｂを更に参照して、図２Ａ及び２Ｂに関して上述されたのと同様に、自動ゼロ化技術は、ＯＡオフセット又はフリッカ雑音などの障害の悪影響に加えて、ＯＡ（６６０）の入力側に存在することになる如何なる他の低周波障害も最小限にするために採用される。これは、図７Ａ～７Ｃに示されるタイミング図に従ったスイッチ（Ｓ７）の適切な制御によって実行される。スイッチ（Ｓ７）は、充電フェーズが開始する前に閉じられるので、ＯＡ（６６０）の入力に存在する低周波雑音がサンプリングされる。この後に充電フェーズの開始が続き、次いで、積分フェーズが続く。図６に戻ると、積分フェーズ中に、ＯＡ（６６０）の第１及び第２入力ノード（６７０、６７１）で実質的に等しい電圧が維持されて、ＯＡ（６６０）の第１入力（６７０）に寄生する低周波の悪影響を補償する。図２Ａ及び２Ｂに関して上述されたのと同様に、サンプリングされた雑音は、ＯＡの開ループ利得で有効に除されて、無視できる量に低減される。このメカニズムはまた、ノード６７０へ接続されているＣ_ｐ１などのゆっくりと変化する寄生容量もほぼ相殺する。そのような寄生容量はまた、高感度ＭＥＭＳ構造を取り巻く環境内の様々な障害によっても起こる可能性がある。記載されている自動ゼロ化技術は、本質的に、（１－ｚ^－１）などのフィルタ伝達関数を有するハイパスフィルタリングメカニズムであり、ゆっくりと変化する容量（Ｃ_ｐ１）又はオペアンプ（６６０）のＤＣオフセット及び低周波雑音などの様々な障害を取り除く。本開示の実施形態に従って、差動トポロジ／回路におけるチョッピング技術が、自動ゼロ化技術の代わりに、上述された障害の影響を低減するために使用されてもよい。

【0025】

上述されたように、圧力センサに関連した障害は、時間により変化する可能性がある。そのような障害の原因の例は、測定中に圧力センサ上に時折ある水滴である。以下では、水滴により引き起こされた障害と、そのような障害の悪影響を緩和する方法及びデバイスとに関する更なる障害が、記載される。

【0026】

図８Ａは、本体（８９０）、ＭＥＭＳセンサ（８１０）、及び防水ゲル（８８０）を有する圧力センサ（８００）の断面図を示す。防水ゲル（８８０）は、ＭＥＭＳセンサ（８１０）及びＡＳＩＣ（８２０）を、圧力センサがさらされる可能性がある水又は他の外部の液体による損傷から保護しながら、本体（８９０）の外側からＭＥＭＳセンサ（８１０）へ空気圧を忠実に伝達するようになっている。ＭＥＭＳセンサ（８１０）は、第１ボンドワイヤ（８１１）を通じて集積回路（８２０）と接続される。図８にも示されるように、集積回路（８２０）は、ボンドワイヤ（８１２）を介して基板（８８１）とも接続される。測定されるべき圧力は、防水ゲル（８８０）を通じて集積回路（８２０）へ伝達される。本開示の実施形態に従って、ボンドワイヤ（８１１、８１２）は、防水ゲル（８８０）にさらされてもよい。本開示の更なる実施形態に従って、集積回路（８２０）は、図４のＡＤＣ（４２０）を有してもよい。本開示に従う実施形態はまた、圧力センサ（８００）が防水ゲルを有していないが、防水加工をＡＳＩＣに提供する他の方法を使用することが想定されてもよい。

【0027】

水滴のシナリオを更に参照して、図８Ｂは、水（又は液体）の滴（８９５）が透明ゲル（８８０）の上に存在している図８Ａの圧力センサ（８００）を示す。水（又は液体）の表面張力により、図示されるように水が広がる可能性がある。しかし、滴がゲルの表面上に部分的にしか存在しない可能性もある。水（又は液体）の滴（８９５）は、空気とは著しく異なった誘電率を有している。これは、変調器の非常に敏感なアナログフロントエンドによって検知される寄生容量の値に影響を及ぼす。ゲル及びＭＥＭＳの近くでの水／液体の存在は、図６に示されるような様々な寄生容量／障害Ｃ_ｐ１、Ｃ_ｐ２及びＣ_ｐ３としてモデル化され得る。この寄生容量の典型的な値は、しばしば、圧力によるＭＥＭＳセンス容量ＣＳの変動に匹敵し、大きな圧力シフト、すなわち、圧力測定のエラーを引き起こす。水又は液体という用語は、水飲みに限られないことが言及されるべきである。それは、塩水又は他の様々な液体若しくは残留物であってよい。水は、それが出現し、そして蒸発するということで、時間変化する特性により、例として使用されている。

【0028】

図６の容量ブロック（６４２）を参照して、水の存在に起因した記載されている障害は、第１、第２及び第３寄生キャパシタ（Ｃ_ｐ１、Ｃ_ｐ２、Ｃ_ｐ３）によって表され得る。本開示の実施形態に従って、第１寄生キャパシタ（Ｃ_ｐ１）は、第２及び第３寄生キャパシタ（Ｃ_ｐ２及びＣ_ｐ３）の悪影響と比較してセンサ性能に対して実質的に大きい悪影響を有する可能性がある。寄生容量（Ｃ_ｐ１）の値が変化すると、Ｃ_ｉｎｔへの注入電荷は損なわれ、測定対象のＣ_Ｓの値に大きな誤差が生じて、圧力測定に影響を及ぼす。他方で、寄生容量Ｃ_ｐ２は、ＡＳＩＣ接地とシャーシ接地との間にあり、Ｃ_Ｓからの信号電荷がＣ_ｉｎｔに統合されることに影響を及ぼさない。寄生容量（Ｃ_ｐ３）は、基準バッファと接地との間にある。この容量は、クロック周期ごとに充電及び放電されるが、Ｃ_Ｓからの信号電荷がＣ_ｉｎｔに統合されることに影響を与えることはできない。

【0029】

図６を参照して、本開示の実施形態に従って、第１寄生キャパシタ（Ｃ_ｐ１）は、ＡＤＣ（４２０）の様々な回路が機能する様々なタイミングと比較して、低周波障害を表す時間変化する容量を有している。

【0030】

図５及び図６を参照して、例として、限定としてではなく、図５のシグマ－デルタ変調器（５００）又は図６の第１電子回路（６００）に関連したサンプリング周波数は、マイクロ秒のオーダーのサンプリング周期に相当する数百ｋＨｚであってよい。同じ例を続けると、寄生キャパシタの変動は、ミリ秒あたり数ピコファラッドから１０ｐＦの変化の範囲内にあってよい。これは、圧力の全動作範囲にわたるＣ_Ｓ自体の変化と同じくらいの大きさであり得る。

【0031】

水滴による寄生キャパシタ（Ｃ_ｐ１）の変化の速度よりも実施素敵に大きいサンプリング周波数を有するおかげで、図６のアナログフロントエンド（６４１）に関して上述された自動ゼロ化機能は、フリッカ雑音又はＯＡオフセットなどの他の低周波雑音／障害を取り除くのと同じように、推定により引き起こされた障害に有効であり、それを解消することができる。本開示の教示に従って、水滴の存在により生成された寄生容量は、数千のオーダーの係数で低減され得る。

【0032】

図９は、本開示の実施形態に従うグラフ（９０１、９０２）を示す。グラフ（９０２）は、図６の寄生キャパシタ（Ｃ_ｐ１）の変動を時間の関数として表す。グラフ（９０１）は、図４のＡＤＣ（４２０）のシステム出力（４３０）の変動を時間の関数として示す。図９に示されるように、センサシステム出力（４３０）が第１電圧（Ｖ１）にあることは、ゼロからＣ_ｐ１にある寄生容量の突然の変化を反映している。システム出力（４３０）は、第１電圧（Ｖ１）に実質的に近い（わずかな差は副次的影響による。）第２電圧（Ｖ２）に再び落ちる前に、最初にピーク電圧（Ｖｐ）まで上昇する。ここで、Ｖ１、Ｖ２、及びＶｐは、電圧として参照されるが、それらは単に、検知される圧力に比例する測定対象のＣ_Ｓの容量と直接関係があるＡＤＣ出力（４３０）での同等のデジタルコードである。図４、図６、及び図８Ａ～８Ｂを参照して、当業者であれば、システム出力（４３０）が落ち着くとき、液滴はまだ存在しており、ゲルに付着していることを理解するだろう。言い換えると、電荷は、水滴によってＯＡ（６６０）の第１入力ノード（６７０）から絶えず除去されている。しかし、本開示の教示に従う自動ゼロ化メカニズムを実装するおかげで、記載されている電荷除去は、入力ノード（６７０）での電圧を、接地されているＯＡ（６６０）の他方の入力での電圧と等しく維持するよう、入力ノード（６７０）に絶えず電荷を注入することによって、対抗される。これにより、寄生容量に関係がある水滴による障害が緩和される。この緩和がないと、電圧は、Ｖ１から、１０００倍から７０００倍の大きさになる値ＶＰ_ＮＥＷに変化することになり、水滴（又は液体）が消えるまでそのレベルにとどまることになる。図９を参照して、本開示の教示に従って、圧力センサ上の液滴の有無は、グラフ（９０１）によって示されているＡＤＣ出力振幅と、セットされた所望の振幅閾値との比較に基づいて、検出され得る。

【0033】

上記の水滴の問題に関連して、水滴の消散は、図１０の図（１０００）によって表されるように、かつ、本開示の教示に従って、非常にゆっくりとした現象である。図８Ａに戻って、図（１０００）は、寄生キャパシタ（Ｃ_ｐ１）の容量の変動を時間の関数として示すプロットを表す。図８Ｂの圧力センサ（８００）の断面図は、図８Ｂの防水ゲル（８８０）の上にある水滴（８９５）の異なる状態を表しながら左から右へ示されている。両側矢印（１００１ｂ、１００２ｂ、１００３ｂ、１００４ｂ）は、各々のグラフ区間（１００１ａ、１００２ａ、１００３ａ、１００４ａ）との示されている断面図の夫々の対応を示すために使用される。左から右へ、そのようなグラフ区間は、次の状況を表す：１）時点Ｔ＝０で、水滴は圧力センサゲルの上にある、２）水量が減る、３）透明ゲルとの水滴の接触が減る、４）水滴は消えるか又はセンサから分離する。上述されたように、そして、図１０の図（１００）から明らかなように、水の完全な消散は、水滴による寄生容量のその最大値への増大の速度と比較して、よりずっとゆっくりとした速度で起こる。従って、上記を鑑みて、自動ゼロ化メカニズムは、対応する水滴の寿命の間に起こる全ての寄生容量を緩和する。

【0034】

圧力センサを使用したアプリケーションにおける水滴による寄生容量は、本開示の教示のいくつかの態様について記載するために使用される単なる例である。当業者であれば、本発明の精神及び適用範囲から逸脱せずに、本開示の教示が、圧力センサ以外のセンサに、かつ、水滴以外の原因による種々の時間変化する障害に同様に適用可能であることを理解するだろう。

【0035】

本開示で使用される「ＭＯＳＦＥＴ」と用語は、絶縁ゲートを備え、金属又は金属様の絶縁体及び半導体構造を有する如何なる電界効果トランジスタ（ＦＥＴ）も意味する。「金属」又は「金属様」との用語は、少なくとも１つの導電材料（例えば、アルミニウム、銅、若しくは他の金属、又は高度にドープされたポリシリコン、グラフェン、若しくは他の電気伝導体）を含み、「絶縁体」は、少なくとも１つの絶縁材料（例えば、酸化ケイ素又は他の誘電材料）を含み、「半導体」は、少なくとも１つの半導体材料を含む。

【0036】

当業者には当然ながら、本発明の様々な実施形態は、広範な使用を満足するよう実装され得る。別なふうに上記で述べられていない限りは、適切なコンポーネント値の選択は、設計選択事項であり、本発明の様々な実施形態は、あらゆる適切なＩＣテクノロジ（ＭＯＳＦＥＴ構造を含むが限られない）で、あるいは、ハイブリッド又はディスクリート回路形態で、実装されてもよい。集積回路の実施形態は、標準のバルクシリコン、シリコン・オン・インシュレータ（ＳＯＩ）、及びシリコン・オン・サファイア（ＳＯＳ）を含むがこれらに限られないあらゆる適切な基板及びプロセスを用いて製造されてもよい。別なふうに上記で述べられていない限りは、本発明は、バイポーラ、ＧａＡｓ ＨＢＴ、ＧａＮ ＨＥＭＴ、ＧａＡｓ ｐＨＥＭＴ、及びＭＥＳＦＥＴ技術などの他のトランジスタ技術で実装されてもよい。しかし、上述された発明概念は、ＳＯＩに基づく製造プロセス（ＳＯＳを含む）でかつ類似した特性を有している製造プロセスで特に有用である。ＳＯＩ又はＳＯＳプロセスでのＣＭＯＳの製造は、低い電力消費、ＦＥＴスタッキングにより動作中の高電力信号に耐える能力、優れた線形性、及び高周波動作（すなわち、最大５０ＧＨｚ以上の無線周波数）を備えた回路を可能にする。モノリシックＩＣの実装は、注意深い設計によって寄生容量が概して低く保たれ得る（又は、少なくとも、全てのユニットにわたって均一に保ち、それらが保証されることを可能にする）ので、特に有用である。

【0037】

電圧レベルは、特定の仕様及び／又は実装技術（例えば、ＮＭＯＳ、ＰＭＯＳ、又はＣＭＯＳ、及びエンハンスメントモード又はデプレッションモードトランジスタデバイス）に応じて、調整されるか、あるいは、電圧及び／又は論理信号の極性を反転されてもよい。コンポーネントの電圧、電流、及び電力処理能力は、必要に応じて、例えば、デバイスサイズを調整すること、より高い電圧に耐えるようコンポーネント（特に、ＦＥＴ）を直列に「スタック」すること、及び／又はより大きい電流を扱う複数のコンポーネントを並列に使用することによって、適応されてもよい。追加の回路部品が、開示されている回路の能力を高めるために、かつ／あるいは、開示されている回路の機能を大幅に変更せずに追加の機能を提供するために、加えられてもよい。

【0038】

本発明の多数の実施形態が記載されてきた。理解されるべきは、様々な変更が、本発明の精神及び適用範囲から逸脱せずに行われてもよい点である。例えば、上記のステップのいくつかは、順序と無関係であってよく、よって、記載されているものとは異なる順序で実行されてもよい。更に、上記のステップのいくつかは、任意であってもよい。上記の方法に関連して記載されている様々な動作は、反復的に、連続的に、又は並行して実行されてもよい。

【0039】

理解されるべきは、上記の説明は、本発明の範囲を説明することを目的としており、本発明の範囲を限定する意図はない点である。本発明の範囲は、続く特許請求の範囲の範囲によって定義され、他の実施形態は、特許請求の範囲の範囲内にある（請求項の要素のかっこ内の符号は、そのような要素を参照しやすくするためのものであり、それ自体が要素の特定の必要とされる順序又は列挙を示すものではない点に留意されたい。更に、そのような符号は、矛盾する符号付与シーケンスを開始するものと見なされずに、追加の要素への参照として従属請求項で再利用されることがある。）。

【0040】

［関連出願への相互参照］
本願は、「Parasitic Insensitive Sampling In Sensors」と題されて２０１９年３月６日付けで出願された米国特許出願第１６／２９４８２４号に対する優先権を主張するものであり、上記の特許出願の内容は、その全文を参照により援用される。

【図1A】

【図1B】

【図2A】

【図2B】

【図3】

【図4】

【図5A】

【図5B】

【図6】

【図7A】

【図7B】

【図7C】

【図8A】

【図8B】

【図9A】

【図9B】

【図10】