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特許7531393抵抗性メモリ・デバイス、メモリ・セル、そのメモリ・デバイスを動作させる方法、制御ユニット、およびコンピュータ・プログラム
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-01
(45)【発行日】2024-08-09
(54)【発明の名称】抵抗性メモリ・デバイス、メモリ・セル、そのメモリ・デバイスを動作させる方法、制御ユニット、およびコンピュータ・プログラム
(51)【国際特許分類】
H10B 63/10 20230101AFI20240802BHJP
G11C 13/00 20060101ALI20240802BHJP
H10B 99/00 20230101ALI20240802BHJP
H10N 70/00 20230101ALI20240802BHJP
【ＦＩ】
H10B63/10
G11C13/00 210
G11C13/00 480K
H10B99/00 481
H10N70/00 A
【請求項の数】
23
(21)【出願番号】P 2020514160
(86)(22)【出願日】2018-09-13
(65)【公表番号】
(43)【公表日】2020-12-03
(86)【国際出願番号】 IB2018056992
(87)【国際公開番号】W WO2019064111
(87)【国際公開日】2019-04-04
【審査請求日】2021-02-22
【審判番号】
【審判請求日】2023-05-18
(31)【優先権主張番号】15/715,214
(32)【優先日】2017-09-26
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(73)【特許権者】
【識別番号】506329971
【氏名又は名称】ライニシュ－ヴェストフェーリシェ・テヒニシェ・ホーホシューレ・（エルヴェーテーハー）・アーヘン・ケルパーシャフト・デス・エフェントリヒェン・レヒツ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(72)【発明者】
【氏名】ケールマンス、ワーベ
(72)【発明者】
【氏名】セバスティアン、アブ
(72)【発明者】
【氏名】ジョナンラガッダ、ヴァラ
(72)【発明者】
【氏名】サリンガ、マーティン
(72)【発明者】
【氏名】ケルスティング、ベネディクト
【合議体】
【審判長】河本 充雄
【審判官】恩田 春香
【審判官】松永 稔
(56)【参考文献】
【文献】特開２０１３－２３６０７９（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０００１４５７（ＵＳ，Ａ１）
【文献】国際公開第２００７／０３４５４２（ＷＯ，Ａ１）
【文献】特開２００８－６０５６９（ＪＰ，Ａ）
【文献】特開２００６－１７３６３５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０２４３８８４（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／００６３８９９（ＵＳ，Ａ１）
【文献】特開２０１５－５６００（ＪＰ，Ａ）
【文献】米国特許出願公開第２００８／０１６９４５７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１０／０１３００１３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
H10B63/10
H10B99/00
H10N70/00
G11C13/00
(57)【特許請求の範囲】
【請求項1】
メモリ・デバイスであって、前記メモリ・デバイスおよび複数のメモリ・セルを制御する制御ユニットを備え、前記複数のメモリ・セルが、
第１の端子と、
第２の端子と、
複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントとを備え、前記相変化セグメントが、前記第１の端子と前記第２の端子との間に配置され、前記相変化材料が純アンチモンであり、前記相変化セグメントの寸法のうちの少なくとも１つが１５ナノメートルより小さく、前記相変化セグメントは、前記メモリ・セルへの書き込み操作中に、非晶相領域を保持するように寸法決めされ、
前記制御ユニットが、書込みモードで書込み電圧を電気プログラミング・パルスとして前記第１の端子および前記第２の端子に印加するように構成され、前記書込み電圧は、前記相変化セグメントの一部を結晶相から前記非晶相領域を含む非晶相へと転移させるのに十分であり、
前記制御ユニットは、周囲温度に基づいて前記電気プログラミング・パルスの立下りエッジ勾配の立下りエッジ持続時間を調整し、前記周囲温度が上昇すると、前記立下りエッジ持続時間を短くし、
前記電気プログラミング・パルスの立下がりエッジの開始後１２ナノ秒以内に、前記メモリ・セルの温度が、周囲温度または少なくとも周囲温度を摂氏１０度上回る範囲に近づけるように、前記メモリ・セルを取り囲む熱環境および前記立下りエッジ持続時間が構成され、前記電気プログラミング・パルスの立下りエッジ持続時間が１２ナノ秒未満である、メモリ・デバイス。
【請求項2】
前記電気プログラミング・パルスの立下りエッジの勾配が、メルトクエンチ・プロセスを介して非晶相を生成し、前記非晶相の再結晶化を防止するのに十分なほどクエンチ速度が速くなるように構成される、請求項１に記載のメモリ・デバイス。
【請求項3】
前記メモリ・セルが、前記電気プログラミング・パルスの前記印加中、メルトクエンチプロセスを介して非晶相を生成し、前記非晶相の再結晶化を防止するのに十分なほどクエンチ速度が速くなるように設計された熱環境によって取り囲まれる、請求項１に記載のメモリ・デバイス。
【請求項4】
前記相変化材料が、隣接材料に接触する、または取り囲まれる、あるいはその両方であり、前記隣接材料が、前記隣接材料による再結晶化を防いで前記相変化材料の非晶相が安定化されるように選択される、請求項１に記載のメモリ・デバイス。
【請求項5】
前記相変化セグメントに並列の導電性セグメントをさらに備える、請求項１に記載のメモリ・デバイス。
【請求項6】
前記導電性セグメントの材料が、半導体材料、金属、および金属窒化物からなる群から選択される、請求項５に記載のメモリ・デバイス。
【請求項7】
前記相変化セグメントおよび前記導電性セグメントが、前記第１の端子と前記第２の端子との間の実質的に長さ全体にわたって互いに隣接し、互いに電気的に接触して配置される、請求項５に記載のメモリ・デバイス。
【請求項8】
前記メモリ・セルが、円筒形の形状を有する、請求項１に記載のメモリ・デバイス。
【請求項9】
前記相変化セグメントが、前記相変化材料の単純な円筒として形成され、前記単純な円筒の直径が１５ナノメートル未満である、請求項８に記載のメモリ・デバイス。
【請求項10】
前記メモリ・セルが、多層円筒として形成され、前記多層円筒は、絶縁材料を含む内筒と、前記相変化セグメントを形成し、前記相変化材料を含む外筒とを備え、前記外筒の厚さは１５ナノメートル未満である、請求項８に記載のメモリ・デバイス。
【請求項11】
前記メモリ・セルが、薄板状の形状を有し、前記相変化セグメントが、厚さ１０ナノメートル未満の薄板として形成される、請求項１に記載のメモリ・デバイス。
【請求項12】
前記メモリ・セルが、多層円筒として形成され、前記多層円筒は、導電性セグメントを形成する内筒と、前記相変化セグメントを形成し、前記相変化材料を含む中間筒と、絶縁材料を含む外筒とを備え、前記中間筒の厚さが１５ナノメートル未満である、請求項８に記載のメモリ・デバイス。
【請求項13】
前記メモリ・セルが、多層円筒として形成され、前記多層円筒が、前記相変化セグメントを形成し、前記相変化材料を含む内筒と、導電性セグメントを形成する中間筒と、絶縁材料を含む外筒とを備え、前記内筒の厚さが１５ナノメートル未満である、請求項８に記載のメモリ・デバイス。
【請求項14】
前記相変化セグメントの前記寸法のうちの少なくとも１つが１０ナノメートルより小さい、請求項１に記載のメモリ・デバイス。
【請求項15】
前記電気プログラミング・パルスの立下りエッジ持続時間が８ナノ秒未満である、請求項１に記載のメモリ・デバイス。
【請求項16】
前記デバイスが、前記書込みモードで、前記書込み電圧によってもたらされるセル電流に対して前記導電性セグメントによって提示される抵抗が、前記抵抗状態のいずれでも前記相変化セグメントの抵抗より高くなるように構成される、請求項５に記載のメモリ・デバイス。
【請求項17】
前記デバイスが、読取りモードで読取り電圧を前記第１の端子および前記第２の端子に印加して前記抵抗状態を読み取るように構成される、請求項５に記載のメモリ・デバイス。
【請求項18】
前記デバイスが、前記読取りモードで、前記読取り電圧によってもたらされるセル電流に対して前記導電性セグメントによって提示される抵抗が、前記抵抗状態のいずれでも前記メモリ・セルの前記非晶相の抵抗より低くなるように構成される、請求項１７に記載のメモリ・デバイス。
【請求項19】
前記メモリ・デバイスが、ｓ＞２個のプログラム可能な抵抗状態で情報を記憶するように構成される、請求項１に記載のメモリ・デバイス。
【請求項20】
メモリ・セルであって、第１の端子と、
第２の端子と、
複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントとを備え、前記相変化セグメントが、前記第１の端子と前記第２の端子との間に配置され、前記相変化材料が純アンチモンであり、前記相変化セグメントの寸法のうちの少なくとも１つが１５ナノメートルより小さく、前記相変化セグメントは、前記メモリ・セルへの書き込み操作中に、非晶相領域を保持するように寸法決めされ、
前記相変化セグメントは、前記第１の端子および前記第２の端子に電気プログラミング・パルスを印加する間に、前記相変化セグメントの一部に形成される前記非晶相領域を含む非晶相を含み、
前記電気プログラミング・パルスの立下りエッジ勾配の立下りエッジ持続時間は、周囲温度に基づいて調整され、前記周囲温度が上昇すると、前記立下りエッジ持続時間が短くなり、
前記電気プログラミング・パルスの立下がりエッジの開始後１２ナノ秒以内に、前記メモリ・セルの温度が、周囲温度または少なくとも周囲温度を摂氏１０度上回る範囲に近づけるように、前記メモリ・セルを取り囲む熱環境および前記立下りエッジ持続時間が構成され、前記電気プログラミング・パルスの立下りエッジ持続時間が１２ナノ秒未満である、メモリ・セル。
【請求項21】
メモリ・デバイスを動作させる方法であって、制御ユニットを使用してメモリ・デバイスを制御することであって、前記メモリ・デバイスが複数のメモリ・セルを含み、前記複数のメモリ・セルが、第１の端子、第２の端子、および複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントを備え、前記相変化セグメントが、前記第１の端子と前記第２の端子との間に配置され、前記相変化材料が純アンチモンであり、前記相変化セグメントの寸法のうちの少なくとも１つが１５ナノメートルより小さく、前記相変化セグメントは、前記メモリ・セルへの書き込み操作中に、非晶相領域を保持するように寸法決めされた、前記制御することと、
前記制御ユニットによって、読取りモードで読取り電圧を前記第１の端子および前記第２の端子に印加して前記抵抗状態を読み取ることと、
前記制御ユニットによって、書込みモードで書込み電圧を電気プログラミング・パルスとして前記第１の端子および前記第２の端子に印加して前記抵抗状態を書き込むことであって、前記書込み電圧は、前記相変化セグメントの一部を結晶相から前記非晶相領域を含む非晶相へと転移させるのに十分である、前記書き込むことと、
前記制御ユニットによって、周囲温度に基づいて前記電気プログラミング・パルスの立下りエッジ勾配の立下りエッジ持続時間を調整することであって、前記周囲温度が上昇すると、前記立下りエッジ持続時間を短くする、調整することとを含み、前記電気プログラミング・パルスの立下りエッジ持続時間が１２ナノ秒未満であり、
前記電気プログラミング・パルスの立下がりエッジの開始後１２ナノ秒以内に、前記メモリ・セルの温度が、周囲温度または少なくとも周囲温度を摂氏１０度上回る範囲に近づけるように、前記メモリ・セルを取り囲む熱環境および前記立下りエッジ持続時間が構成される、方法。
【請求項22】
メモリ・デバイスの動作を制御する制御ユニットであって、メモリ・デバイスの前記動作を制御する制御ユニットを備え、前記メモリ・デバイスが複数のメモリ・セルを含み、前記複数のメモリ・セルが、
第１の端子と、第２の端子と、複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントとを備え、前記相変化セグメントが、前記第１の端子と前記第２の端子との間に配置され、前記相変化材料が純アンチモンであり、前記相変化セグメントの寸法のうちの少なくとも１つが１５ナノメートルより小さく、前記相変化セグメントは、前記メモリ・セルへの書き込み操作中に、非晶相領域を保持するように寸法決めされ、
前記制御ユニットが、読取りモードで読取り電圧を前記第１の端子および前記第２の端子に印加して前記抵抗状態を読み取り、書込みモードで書込み電圧を電気プログラミング・パルスとして前記第１の端子および前記第２の端子に印加して前記抵抗状態を書き込むように構成され、前記書込み電圧は、前記相変化セグメントの一部を結晶相から前記非晶相領域を含む非晶相へと転移させるのに十分であり、前記電気プログラミング・パルスの立下りエッジの勾配が、クエンチ速度が前記相変化材料の結晶化を防止するのに十分になるように構成され、
前記制御ユニットは、周囲温度に基づいて前記電気プログラミング・パルスの立下りエッジ勾配の立下りエッジ持続時間を調整し、前記周囲温度が上昇すると、前記立下りエッジ持続時間を短くし、
前記電気プログラミング・パルスの立下がりエッジの開始後１２ナノ秒以内に、前記メモリ・セルの温度が、周囲温度または少なくとも周囲温度を摂氏１０度上回る範囲に近づけるように、前記メモリ・セルを取り囲む熱環境および前記立下りエッジ持続時間が構成され、前記電気プログラミング・パルスの立下りエッジ持続時間が１２ナノ秒未満である、制御ユニット。
【請求項23】
メモリ・デバイスを動作させるコンピュータ・プログラムであって、制御ユニットを使用してメモリ・デバイスを制御することであって、前記メモリ・デバイスが複数のメモリ・セルを含み、前記複数のメモリ・セルが、第１の端子、第２の端子、および複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントを備え、前記相変化セグメントが、前記第１の端子と前記第２の端子との間に配置され、前記相変化材料が純アンチモンであり、前記相変化セグメントの寸法のうちの少なくとも１つが１５ナノメートルより小さく、前記相変化セグメントは、前記メモリ・セルへの書き込み操作中に、非晶相領域を保持するように寸法決めされた、前記制御することと、
前記制御ユニットによって、読取りモードで読取り電圧を前記第１の端子および前記第２の端子に印加して前記抵抗状態を読み取ることと、
前記制御ユニットによって、書込みモードで書込み電圧を電気プログラミング・パルスとして前記第１の端子および前記第２の端子に印加して前記抵抗状態を書き込むことであって、前記書込み電圧は、前記相変化セグメントの一部を結晶相から前記非晶相領域を含む非晶相へと転移させるのに十分である、前記書き込むことと、
前記制御ユニットによって、周囲温度に基づいて前記電気プログラミング・パルスの立下りエッジ勾配の立下りエッジ持続時間を調整することであって、前記周囲温度が上昇すると、前記立下りエッジ持続時間を短くする、調整することとを前記制御ユニットに実行させ、前記電気プログラミング・パルスの立下りエッジ持続時間が１２ナノ秒未満であり、
前記電気プログラミング・パルスの立下がりエッジの開始後１２ナノ秒以内に、前記メモリ・セルの温度が、周囲温度または少なくとも周囲温度を摂氏１０度上回る範囲に近づけるように、前記メモリ・セルを取り囲む熱環境および前記立下りエッジ持続時間が構成される、コンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、複数のメモリ・セルを備える抵抗性メモリ・デバイス（resistive memory device）、ならびに関連する方法、関連する制御ユニット、関連するメモリ・セル、および関連するコンピュータ・プログラム製品を対象とする。「コンピュータ・プログラム製品」は単に「コンピュータ・プログラム」とも呼ぶ。
【背景技術】
【0002】
ナノスケールのメモリ・デバイスは、その抵抗が印加された電気信号の履歴に依存しており、ブレインインスパイヤード・コンピューティングおよびメムコンピューティングなどの新しいコンピューティング・パラダイムにおいて肝要な構成要素になる可能性がある。しかし、必要とされる高いプログラミング力、ノイズ、および抵抗ドリフトなどの克服すべき主要な難題がある。
【0003】
抵抗性メモリ・デバイスに対する有望な一例は、相変化メモリ（ＰＣＭ）デバイスである。ＰＣＭは、電気抵抗の異なる状態間における相変化材料、特にＧＳＴ（ゲルマニウム－アンチモン－テルル）などのカルコゲナイド化合物の可逆性の熱アシスト式スイッチングを利用する不揮発性固体メモリ技術である。基本的な記憶単位（「セル」）は、異なる抵抗特性を呈する複数の異なる状態またはレベルにプログラムすることができる。ｓ個のプログラム可能なセル状態を使用して、異なるデータ値を表し、情報の記憶を可能にすることができる。
【0004】
単一レベルのＰＣＭデバイスでは、各セルを、ｓ＝２個の状態、すなわち「ＳＥＴ」状態および「ＲＥＳＥＴ」状態のうちの１つに設定し、１セル当たり１ビットの記憶を可能にすることができる。相変化材料の非晶質状態に対応するＲＥＳＥＴ状態で、セルの電気抵抗は非常に高い。その結晶点を上回る温度まで加熱し、次いで冷却することによって、この相変化材料を低抵抗の完全結晶状態に変換することができる。この低抵抗状態は、セルのＳＥＴ状態を提供する。次いでセルが相変化材料の融点を上回る高い温度まで加熱された場合、材料は、その後急速に冷却されたとき、完全に非晶質のＲＥＳＥＴ状態に戻る。マルチレベルのＰＣＭデバイスでは、このセルをｓ＞２個のプログラム可能状態に設定し、１セル当たり２ビット以上の記憶を可能にすることができる。異なるプログラム可能状態は、相変化材料の体積内における非晶相および結晶相の異なる相対的割合に対応する。特に、単一レベルの動作に使用される２つの状態に加えて、マルチレベルのセルは、それ以外は結晶質のＰＣＭ材料内で異なる体積の非晶相を含む中間状態を利用する。これら２つの材料相が大きい抵抗コントラストを呈するので、全体的なセル体積内の非晶相のサイズを変動させることで、対応するセル抵抗の変動ももたらされる。
【0005】
ＰＣＭセル内のデータの読取りおよび書込みは、各セルに付随する１対の電極を介して相変化材料に適当な電圧を印加することによって実現される。書込み動作では、その結果得られるプログラミング信号は、相変化材料の適当な温度へのジュール加熱を引き起こし、冷却時に所望のセル状態を誘起する。ＰＣＭセルの読取りは、セル状態に対するメトリックとしてセル抵抗を使用して実行される。印加された読取り電圧によってセルに電流が流れ、この電流はセルの抵抗に依存する。したがって、セル電流の測定は、プログラムされたセル状態の表示を提供する。読取り電圧の印加がプログラムされたセル状態を乱さないことを確実にするために、この抵抗メトリックには十分に低い読取り電圧が使用される。次いで、この抵抗メトリックをｓ個のプログラム可能なセル状態に対する事前定義された基準レベルと比較することによって、セル状態の検出を実行することができる。
【0006】
ＰＣＭ技術の成功にもかかわらず、ＲＥＳＥＴ電流の低減および繰返し持続性の増大は、この技術の適用空間に重大な影響を与える。ＲＥＳＥＴ電流は、典型的に、切り替えられる相変化材料の体積とは逆に増減する。繰返し持続性は、デバイスの動作中に生じる元素偏析（elemental segregation）および化学量論的変動を回避できた場合、改善することができる。別の主要な難題は、メモリ・デバイスから確実に記憶および検索することができる抵抗状態の数を制限する抵抗ドリフトおよびノイズに関するものである。
【0007】
Wabe W. Koelmans, Abu Sebastian, Vara Prasad Jonnalagadda, Daniel Krebs, Laurent Dellmann & Evangelos Eleftheriou,Nature Communications, 6, 2015, Article number: 8181による文献は、投影メモリ・デバイスの概念を導入しており、その顕著な特徴は、相変化材料に並列の導電性セグメントが、セル読取り動作に対する相変化材料の非晶相の抵抗ドリフトおよびノイズの作用を低減させることができることである。
【先行技術文献】
【非特許文献】
【0008】
【文献】Wabe W. Koelmans, Abu Sebastian,Vara Prasad Jonnalagadda, Daniel Krebs, Laurent Dellmann & Evangelos Eleftheriou, Nature Communications, 6, 2015, Article number: 8181
【文献】Raoux et al., IBM J. Res. &Dev. 52(4/5), 465 (2008)
【発明の概要】
【発明が解決しようとする課題】
【0009】
したがって、抵抗性メモリ・デバイスのさらなる改善がさらに必要とされている。
本発明は、抵抗性メモリ・デバイス、そのメモリ・セル、そのメモリ・デバイスを動作させる方法、その制御ユニット、およびコンピュータ・プログラムを提供する。
本発明は、抵抗性メモリ・デバイス、そのメモリ・セル、そのメモリ・デバイスを動作させる方法、その制御ユニット、およびコンピュータ・プログラムを提供する。
【課題を解決するための手段】
【0010】
第１の態様によれば、本発明は、メモリ・デバイスとして実施され、メモリ・デバイスは、メモリ・デバイスおよび複数のメモリ・セルを制御する制御ユニットを備える。複数のメモリ・セルは、第１の端子と、第２の端子と、複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントとを備える。相変化セグメントは、第１の端子と第２の端子との間に配置される。相変化材料はアンチモンからなる。さらに、相変化セグメントの寸法のうちの少なくとも１つが１５ナノメートル（ｎｍ）より小さい。
【0011】
そのように実施されるメモリ・デバイスは、アンチモン（Ｓｂ）を単原子相変化材料として使用する。そのような実施形態は、相変化材料の元素偏析を防ぎ、強化された拡張性、低動作電力、ならびに高い持続性に関する利点を提供することができる。
【0012】
本発明の実施形態は、相変化メモリ・セルを非常に小さい寸法まで縮小することを容易にすることができる。さらに、本発明の実施形態は、相変化メモリに対する消費電力の削減ならびに持続性の増大を容易にすることができる。
【0013】
アンチモン相変化材料の相転移の形成を容易にまたは可能にするために、相変化セグメント２１の寸法のうちの少なくとも１つは、１５ｎｍより小さくなるように選択される。この点で、本出願人は、相変化セグメントの寸法のうちの１つが１５ｎｍより小さい場合、メルトクエンチ・プロセス（melt-quench process）を介してアンチモンの相転移を誘起し、次にガラス転移を誘起することが可能であることを発見した。１５ｎｍより小さい寸法は、概して、相変化セグメントの任意の好適な寸法、たとえば相変化セグメントの厚さまたは相変化セグメントの直径とすることができる。
【0014】
この新しく発見された作用に対する可能な説明としては、そのような小さい寸法が、周囲材料との境界面によって非晶相が安定することで結晶化速度を低減させ、ならびに実効熱抵抗を低減させて、非常に速いクエンチ・プロセスを容易にすることを挙げることができる。
【0015】
さらなる実施形態によれば、相変化セグメントの寸法のうちの少なくとも１つは１０ｎｍより小さい。さらなる実施形態によれば、相変化セグメントの寸法のうちの少なくとも１つは５ｎｍより小さい。これにより、メルトクエンチ・プロセス中の非晶質化および非晶質状態の安定性をさらに改善することができる。
【0016】
さらなる実施形態によれば、制御ユニットは、書込みモードで書込み電圧を電気プログラミング・パルスとして第１の端子および第２の端子に印加するように構成される。さらに、メモリ・セルは、電気プログラミング・パルスの印加中、メルトクエンチ・プロセスを介して非晶相を生成し、その再結晶化を防止するのに十分なほどクエンチ速度が速くなるように設計された熱環境によって取り囲まれる。実施形態によれば、メモリ・デバイス、特にメモリ・デバイスの熱環境は、それぞれのプログラミング・パルスの立下りエッジの開始後１２ｎｓ以内に、メモリ・セルの温度が周囲温度または少なくとも周囲温度を摂氏１０度上回る範囲に近づくように構成される。これにより、クエンチ速度が十分に速くなることが容易になる。
【0017】
一実施形態によれば、制御ユニットは、書込みモードで書込み電圧を電気プログラミング・パルスとして第１の端子および第２の端子に印加するように構成され、プログラミング・パルスの立下りエッジの勾配は、メルトクエンチ・プロセスを介して非晶相を生成し、その再結晶化を防止するのに十分なほどクエンチ速度が速くなるように構成される。
【0018】
一実施形態によれば、制御ユニットは、書込みモードで書込み電圧を電気プログラミング・パルスとして第１の端子および第２の端子に印加するように構成される。電気プログラミング・パルスの立下りエッジ持続時間は、１２ナノ秒（ｎｓ）未満である。
【0019】
立下りエッジ持続時間は、立下りエッジの期間と定義することができる。言い換えれば、立下りエッジ持続時間は、電圧レベルをプログラミング・パルスの高電圧レベルからプログラミング・パルスの低電圧レベルへスイッチング／変化させるのに要する時間である。
【0020】
１２ｎｓ未満の立下りエッジ持続時間は、アンチモン相変化材料の相転移の形成を容易にまたは可能にする。いくつかの実施形態によれば、立下りエッジ持続時間は８ｎｓ未満である。特に本出願人の調査によれば、室温では、好ましくは電気プログラミング・パルスのそのような立下りエッジ持続時間が８ｎｓ未満であることが示された。本出願人のさらなる調査によれば、より低い周囲温度では、１２ｎｓ未満の立下りエッジ持続時間が、相転移の形成を容易にまたは可能にするのに十分となりうることが示された。１つの可能な理由としては、実効クエンチ速度の減少を挙げることができる。
【0021】
さらなる実施形態によれば、立下りエッジ持続時間は５ｎｓ未満である。これにより、メルトクエンチ・プロセス中の非晶質化をさらに改善することができる。
【0022】
一実施形態によれば、メモリ・デバイスは、相変化セグメントに並列の導電性セグメントを備える。
【0023】
そのような導電性セグメントは、相変化セグメント内に記憶されている情報の読取り中に代替電流路を提供するように構成することができる。
【0024】
そのような導電性セグメントは、セル読取り動作に対する非晶相における抵抗ドリフトの作用を低減させることができる。導電性セグメントは、第１の端子と第２の端子との間に並列電流路を提供し、それによって非晶質サイズにかかわらず耐ドリフト性動作を容易にする。
【0025】
一実施形態によれば、導電性セグメントの材料は、ポリシリコンなどの半導体材料、Ｗなどの金属、またはＴａＮ、ＴｉＡｌＮ、もしくはＴｉＮなどの金属窒化物である。これらの材料は、良好な電気特性ならびに容易な製造を提供する。
【0026】
一実施形態によれば、相変化セグメントおよび導電性セグメントは、第１の端子と第２の端子との間の実質的に長さ全体にわたって互いに隣接し、互いに電気的に接触して配置される。
【0027】
さらなる実施形態によれば、制御ユニットは、書込みモードで書込み電圧を電気プログラミング・パルスとして第１の端子および第２の端子に印加するように構成され、相変化材料は、隣接材料に接触し、または取り囲まれ、あるいはその両方であり、隣接材料は、隣接材料による再結晶化を防いで相変化材料の非晶相が安定化されるように選択される。
【0028】
相変化材料に隣接して配置されるそのような隣接材料の好適な選択は、非晶相の再結晶化を抑制することができる。実施形態によれば、ポリシリコン、Ｗ、またはＴａＮ、ＴｉＡｌＮ、もしくはＴｉＮなどの金属窒化物を、隣接材料として使用することができる。実施形態によれば、隣接材料は、導電性セグメントの材料とすることができる。
【0029】
一実施形態によれば、メモリ・セルは、円筒形の形状を有する。そのような幾何形状は、設計および拡張性に関して有利な選択肢を提供する。
【0030】
一実施形態によれば、相変化セグメントは、相変化材料の単純な円筒として形成される。さらに、円筒の直径は１５ｎｍ未満である。
【0031】
一実施形態によれば、メモリ・セルは、多層円筒として形成される。
【0032】
多層円筒は、絶縁材料の内筒と、相変化セグメントを形成し、相変化材料を含む外筒とを備える。この実施形態によれば、外筒の厚さは１５ｎｍ未満である。
【0033】
別の実施形態によれば、メモリ・セルは薄板状の形状を有し、相変化セグメントは、厚さ１５ｎｍ未満の薄板として形成される。
【0034】
別の実施形態によれば、メモリ・セルは、多層円筒として形成され、多層円筒は、導電性セグメントを形成する内筒と、相変化セグメントを形成し、相変化材料を含む中間筒と、絶縁材料を含む外筒とを備える。この実施形態によれば、中間筒の厚さは１５ｎｍ未満の寸法である。
【0035】
別の実施形態によれば、メモリ・セルは、多層円筒として形成され、多層円筒は、相変化セグメントを形成し、相変化材料を含む内筒と、導電性セグメントを形成する中間筒と、絶縁材料を含む外筒とを備える。そのような実施形態によれば、内筒の厚さは１５ｎｍ未満の寸法である。
【0036】
さらなる実施形態によれば、メモリ・デバイスは、１０℃～２５℃の温度範囲で動作するように構成される。したがって、デバイスは、室温で動作させることができる。これは、大量生産の可能性を提供し、いかなる追加の冷却設備も回避する。
【0037】
さらなる実施形態によれば、デバイスは、ｓ＞２個のプログラム可能な抵抗状態で情報を記憶するために提供される。そのようなマルチレベルのメモリにより、より大きいメモリ容量および集積密度が容易になる。
【0038】
第２の態様の一実施形態によれば、第１の端子と、第２の端子と、複数の抵抗状態で情報を記憶する相変化材料を含む相変化セグメントとを備えるメモリ・セルが提供される。相変化セグメントは、第１の端子と第２の端子との間に配置され、相変化材料はアンチモンからなる。さらに、相変化セグメントの寸法のうちの少なくとも１つが１５ナノメートルより小さい。
【0039】
第３の態様の一実施形態によれば、第１の態様によるメモリ・デバイスを制御する方法が提供される。この方法は、制御ユニットによって、読取りモードで読取り電圧を第１の端子および第２の端子に印加して抵抗状態を読み取るステップを含む。この方法は、書込みモードで書込み電圧を電気プログラミング・パルスとして第１の端子および第２の端子に印加して抵抗状態を書き込むステップをさらに含む。電気プログラミング・パルスの立下りエッジ持続時間は１２ｎｓ未満である。
【0040】
第４の態様の一実施形態によれば、第１の態様によるメモリ・デバイスの動作を制御する制御ユニットが提供される。制御ユニットは、読取りモードで読取り電圧を第１の端子および第２の端子に印加して抵抗状態を読み取り、書込みモードで書込み電圧を電気プログラミング・パルスとして第１の端子および第２の端子に印加して抵抗状態を書き込むように構成される。プログラミング・パルスの立下りエッジの勾配は、クエンチ速度が相変化材料の結晶化を防止するのに十分になるように構成される。一実施形態によれば、これは、立下りエッジ持続時間が１２ｎｓ未満の電気プログラミング・パルスによって実現される。
【0041】
本発明の第５の態様の一実施形態によれば、第１の態様によるメモリ・デバイスを動作させるコンピュータ・プログラム製品が提供される。コンピュータ・プログラム製品は、プログラム命令が組み入れられたコンピュータ可読記憶媒体を備え、プログラム命令は、メモリ・デバイスの制御ユニットによって、制御ユニットに第３の態様による方法を実行させるように実行可能である。
【0042】
本発明の実施形態について、添付の図面を参照して、例示的で非限定的な例として、以下でより詳細に説明する。
【0043】
添付の図面における本開示のいくつかの実施形態のより詳細な説明によって、本開示の上記ならびにその他の目的、特徴、および利点がより明らかになるが、本開示の実施形態では、概して同様の参照は同様の構成要素を指す。
【図面の簡単な説明】
【0044】
【図1】本発明の一実施形態によるメモリ・デバイスのブロック図である。
【図2】本発明の一実施形態によるメモリ・セルの概略横断面図である。
【図3】本発明の一実施形態によるメモリ・セルの動作モードの電圧－電流特性を示すグラフである。
【図4】プログラミング・パルスの一例を示すグラフである。
【図5】立下りエッジ持続時間の異なるプログラミング・パルスの実験データおよび関連する非晶質化を示すグラフである。
【図6】本発明の一実施形態によるメモリ・セルの３次元図である。
【図7】本発明の別の実施形態によるメモリ・セルの３次元図である。
【図8】本発明の別の実施形態によるメモリ・セルの３次元図である。
【図9】本発明の別の実施形態によるメモリ・セルの３次元図である。
【図12】本発明の一実施形態によるメモリ・デバイスを動作させる方法の方法ステップの流れ図である。
【発明を実施するための形態】
【0045】
図面全体にわたって、同様または類似の参照番号は、同様または類似の要素を表す。
【0046】
【0047】
本発明の実施形態によれば、抵抗性メモリ材料は、その抵抗メモリ材料に電気信号を印加することによって電気抵抗を変化させることができるメモリ材料と定義することができる。電気信号は、たとえば、デバイスを流れる電流、または抵抗性メモリ・デバイスに印加される電圧とすることができる。電流または電圧あるいはその両方は、たとえば、パルスの形で抵抗性メモリ素子に印加することができる。その結果、抵抗性メモリ素子の電気抵抗は、以前にデバイスを流れた電流の履歴、または抵抗性メモリ素子に印加された電気信号の履歴、あるいはその両方に依存する。
【0048】
抵抗性メモリ素子は、電流または電界の作用を受けてその抵抗を変化させる材料内で生じる物理現象に基づいている。その変化は通常、不揮発性および可逆性である。金属酸化物からカルコゲナイドまで、いくつかの種類の抵抗性メモリ素子が知られている。典型的な抵抗性メモリ素子は、金属／絶縁体／金属の構造であり、金属構成要素が電極として働き、絶縁体が抵抗スイッチング材料、たとえばカルコゲナイドである。これらの抵抗性メモリ素子は、消費電力、集積密度、電位、保持、および持続性に関して良好な性能を呈する。
【0049】
図１は、本発明の一実施形態によるメモリ・デバイス１０の簡略化された概略ブロック図である。デバイス１０は、後述する抵抗性メモリ・セルの１つまたは複数の集積アレイ内にデータを記憶するマルチレベル抵抗性メモリ１１を含む。メモリ１１に対するデータの読取りおよび書込みは、制御ユニット１２によって実行される。制御ユニット１２は、データ書込み動作中に抵抗性メモリ・セルをプログラムし、データ読取り動作中にセル状態を検出するための読取り測定を行うための概して知られている形の回路を備える。これらの動作中、制御ユニットは、抵抗性メモリ１１内のワードおよびビット線のアレイに適当な制御信号を印加することによって、個々の抵抗性メモリ・セルをアドレス指定することができる。デバイス１０へのユーザ入力データ１３は、誤り補正目的の符号化などの何らかの形の書込み処理にかけてから、書込み信号、特に書込み電圧として抵抗性メモリ１１へ供給することができる。同様に、制御ユニット１２の読取り処理モジュールによって、たとえばコードワード検出または誤り補正あるいはその両方のために、抵抗性メモリ１１から受け取った読取り信号を処理して、元のユーザ入力データ１３を復元することができる（ユーザ出力データ１５として出力される）。
【0050】
抵抗性メモリ１１は、相変化メモリ（ＰＣＭ）として実施することができる。したがって、抵抗性メモリ１１は、複数のＰＣＭセルをメモリ・セルとして備える。メモリ１１のＰＣＭセルは、ｓ＝２またはｓ＞２個のプログラム可能な抵抗状態で情報を記憶することができ、後者はマルチレベル動作を提供する。ｓ個のプログラム可能な抵抗状態は、セルのＰＣＭ材料内の非晶相および結晶相の異なる相対的割合に対応する。これらの状態は、それ以外は結晶質のＰＣＭ材料内での非晶相のサイズの増大に対応して、高抵抗の完全に非晶質のＲＥＳＥＴ状態、低抵抗の完全に結晶質のＳＥＴ状態、および複数の中間状態を含むことができる。ｓ個のプログラム可能なセル状態は、典型的には、読取り検出に使用される抵抗メトリックの所定の基準値または基準値範囲に関して、制御ユニット１２内で定義される。書込み動作でセルをプログラムするために、制御ユニット１２は、ワード線およびビット線を介してセルに電圧を印加し、その結果得られるプログラミング信号が、セルを必要とされる状態に設定する。読取り動作では、（より低い）読取り電圧がセルに印加され、その結果得られるセル電流を測定して、抵抗メトリックを得る。次いで制御ユニット１２は、読取りメトリックと前述の基準値とを比較することによって、プログラムされたセル状態を検出することができる。
【0051】
メモリ１１のＰＣＭセルは、相変化材料として、アンチモン（Ｓｂ）、特に純粋アンチモンを含む。したがって、メモリ１１のＰＣＭセルは、単原子相変化を利用する単原子メモリ・セルである。Ｓｂを使用する利点は、単原子アンチモンの使用により元素偏析を防ぐことから、超小型の寸法まで縮小され、したがって動作電力が非常に小さくなる可能性があり、非常に高い持続性を提供することができることである。より詳細に後述するように、本発明の実施形態の特徴によれば、アンチモンを相変化材料として室温で使用することを容易にすることができる。
【0052】
図２は、本発明の一実施形態によるメモリ・セル２０の概略横断面図である。メモリ・セル２０は、プログラム可能なセル状態に対応する複数のｓ個の抵抗状態で情報を記憶するためのＰＣＭ材料としてＳｂを含む相変化セグメント２１を備える。メモリ・セル２０は、導電性または言い換えれば電気的に非絶縁性の材料を含む導電性セグメント２２をさらに備える。相変化セグメント２１および導電性セグメント２２は、第１の端子２３と第２の端子２４との間に並列に配置される。第１の端子２３および第２の端子２４は、制御ユニット１２に結合される。制御ユニット１２は、第１の端子２３および第２の端子２４に制御信号を印加し、抵抗性メモリ１１からリードバック信号を受け取るように適合される。より具体的には、制御ユニット１２は、書込みモードで書込み電圧を第１の端子２３および第２の端子２４に印加して、複数の抵抗状態のうちの１つをメモリ・セル２０に書き込むように構成される。書込み電圧は、電圧パルスの形で印加される。電圧パルスは、メモリ・セル２０のそれぞれの抵抗状態をプログラムするように電気プログラミング・パルスとして作用または機能する。さらに、制御ユニット１２は、読取りモードで読取り電圧を第１の端子２３および第２の端子２４に印加し、それによってメモリ・セル２０のそれぞれの抵抗状態を読み取るように構成される。図２に示す実施形態によれば、導電性セグメント２２の電気抵抗は、固定値を有する。他の実施形態によれば、調整可能な抵抗を使用することができる。
【0053】
さらなる実施形態によれば、導電性セグメント２２の抵抗は、たとえば第３の端子（図示せず）に制御信号を印加することによって調整可能とすることができる。
【0054】
相変化セグメント２１および導電性セグメント２２は、第１の端子２３と第２の端子２４との間の実質的に長さｌ全体にわたって互いに電気的に接触して配置される。実施形態によれば、導電性セグメント２２の抵抗は、分布抵抗を形成する。
【0055】
セル２０の例示的な実装では、第１の端子２３および第２の端子２４は、ＴｉＮから形成することができる。
【0056】
メモリ・セル２０は、概略的に点線で示されている熱環境２８によって取り囲まれる。熱環境２８は、そのプログラミング中にメモリ・セル２０内で生じるメルトクエンチ・プロセスに熱的な影響を与える第１の端子２３および第２の端子２４、ならびに特にそれらの構成要素、要素、および層を含むメモリ・セル２０を取り囲むすべての構成要素、要素、層などを表す。実施形態によれば、熱環境２８は、特に、断熱またはその他あるいはその両方の目的でメモリ・セル２０の間に配置されたセル間層またはセル間構成要素あるいはその両方、ならびに第１の端子２３および第２の端子２４を取り囲むことができる。
【0057】
図３は、メモリ・セル２０（図２に示す）の材料構成要素の電流／電圧（したがって、抵抗）特性の概略図３０である。実線は、相変化セグメント２１（図２に示す）のＳｂ材料に関する電圧に対する電流の変動を示し、完全に結晶質のＳＥＴ状態（上部の曲線）および完全に非晶質のＲＥＳＥＴ状態（下部の曲線）から始まる。これらの２つの曲線は、結晶相と非晶相との間の抵抗率の大きい（典型的には、３桁）変動を反映する。この図の破線３６は、導電性セグメント２２に関する電流／電圧特性を示す。セル読取り電圧３１を含む低い電圧では、導電性セグメント２２の抵抗は、相変化セグメント２１（図２に示す）の非晶相と結晶相との間の抵抗であることがわかる。非晶相は、磁場で誘起される閾値スイッチング現象によって、非線形の特性を呈する。特定の閾値電圧ＶＴＨ３２で、この相は非常に低い「ＯＮ状態」の抵抗に切り替わり、これは結晶質のＰＣＭ材料の抵抗に対応する。セル・プログラミング（書込み）電圧３３は、図示のように、この閾値電圧を上回るように選択される。この電圧で、相変化セグメント２１のＯＮ抵抗は、導電性セグメント２２の抵抗ＲＥＣＳよりはるかに小さい。したがって、書込み電流は、導電性セグメント２２の存在による影響を実質的に受けない。
【0058】
上記の原理に基づいて、好ましいセル配置は、セル読取り電圧において、導電性セグメント２２の抵抗ＲＥＣＳ３６が、ＰＣＭ材料３７の完全に非晶質の（ＲＥＳＥＴ）状態の抵抗Ｒａｍｏと、完全に結晶質のＳＥＴ状態の抵抗Ｒｃｒｙ３８との両方から遠くなるように選択されるように実施される（ここで、「遠く」とは、Ｒｃｒｙ３８からＲａｍｏ３９の抵抗範囲の文脈の範囲内で遠いことを意味する）。概して、この範囲内のＲＥＣＳに対する適当な値は、セル構成要素の材料および寸法、ｓ個のプログラム可能なセル状態の特定の特性、メモリ・デバイス１０の動作パラメータ（たとえば、読取りおよび書込み電圧）、ならびに最大許容誤り率などの所望される性能基準などの様々な要因に依存する。しかし、概してこの配置は、好ましくは、前述の範囲の文脈で、ＲＥＣＳ＞＞Ｒｃｒｙ３８およびＲＥＣＳ３６＜＜Ｒａｍｏ３９になるような配置である。
【0059】
上述した抵抗特性により、セル読取り動作に対する非晶相における抵抗ドリフトの作用を大幅に低減させることができる。より具体的には、相変化セグメント２１および導電性セグメント２２を流れる電流の比は、抵抗ＲＥＣＳ３６の適当な選択によって選択することができる。導電性セグメント２２は、端子２３、２４間の全並列電流路を提供し、非晶質サイズにかかわらず耐ドリフト性動作を提供する。さらに、いかなる残留ドリフト作用（非晶相を流れる非常に小さい電流による）も、異なるセル状態で低い変動性を呈する。全並列電流路の抵抗を選択することによって、非晶相を流れる非常に小さい電流を調整することができ、所望される場合、導電性セグメント２２を通る電流が優勢になることを確実にすることができる。
【0060】
実際には、メモリ・セル２０のプログラムされた抵抗状態は、セル読取り電圧３１の導電性セグメント２２の抵抗へ投影されると見なすことができる。低磁場読取りプロセス中、電流は、相変化セグメント２１の高抵抗性の非晶質領域を迂回し、導電性セグメント２２のうち相変化セグメント２１に並列の部分を流れる。したがって、導電性セグメント２２を通る電流路の長さが非晶質サイズを反映し、したがってプログラムされた抵抗状態を反映する。言い換えれば、導電性セグメント２２は、読取り動作中の投影セグメントであると見なすことができる。ある意味では、典型的には相変化セグメント２１内の非晶質領域の長さに記憶される情報は、導電性セグメント２２へ投影される。
【0061】
実施形態によれば、読取り動作中および書込み動作中の両方に導電性セグメント２２が存在する場合でも、「投影」は読取りプロセス中にのみ生じるように設計されることに留意されたい。したがって、実際には、本発明の実施形態は、読取りプロセスおよび書込みプロセスの分離を提供する。
【0062】
アンチモン相変化材料の相転移の形成を容易にまたは可能にするために、相変化セグメント２１の寸法のうちの少なくとも１つは１５ｎｍより小さい。図２に示す実施形態では、相変化セグメント２１の厚さｄは、１５ｎｍ未満の寸法として選択される。
【0063】
この点で、本出願人の調査によれば、相変化セグメント２１の寸法のうちの１つ、たとえば厚さｄが、１５ｎｍ以下である場合、メルトクエンチ・プロセスを介して相転移を誘起し、次にガラス転移を誘起することが可能であることが明らかになった。
【0064】
可能な説明としては、そのような小さい寸法は、結晶相と非晶相との間の表面積の低減の点で結晶成長速度を低減させ、ならびに実効熱抵抗を低減させて、非常に速いクエンチ・プロセスを容易にすることを挙げることができる。
【0065】
本出願人のさらなる調査によれば、そのような非晶相は、相変化材料の特性であるドリフト挙動を呈することを確認した。さらに、そのような非晶相は、長期間にわたって安定することが見出された。
【0066】
本出願人のこれらの調査および研究の結果、Ｓｂ系のメモリ・デバイスでは、相変化セグメント２１の寸法のうちの少なくとも１つを１５ｎｍより小さくするべきであるという結論が得られた。
【0067】
上述したように、制御ユニット１２は、書込みモードで書込み電圧を電気プログラミング・パルスとして第１の端子２３および第２の端子２４に印加するように構成される。
【0068】
実施形態によれば、電気プログラミング・パルスの立下りエッジ持続時間は１２ｎｓ未満である。
【0069】
図４は、プログラミング・パルス４０の一例を示すグラフ４５を示す。ｘ軸４００は、時間をナノ秒（ｎｓ）単位で示し、ｙ軸４０１は、電圧をＶ単位で示す。
【0070】
電気プログラミング・パルス４０は、低電圧レベル４１、立上りエッジ４２、高電圧レベル４３、および立下りエッジ４４を備える。より具体的には、電気プログラミング・パルスは、初期低電圧レベル４１を有する。特に、初期低電圧レベル４１の電圧レベルは、ゼロとすることができる。初期電圧レベル４１から、電気プログラミング・パルス４０は、立上りエッジ４２中に低電圧レベル４１から高電圧レベル４３まで上昇する。この例では、高電圧レベルは、たとえば４．５Ｖとすることができる。高電圧レベル４３は、事前定義された期間、たとえば４０ｎｓにわたって維持される。次いで、電気プログラミング・パルス４０は、立下りエッジ４４中に高電圧レベル４３から低電圧レベル４１まで下降する。
【0071】
実施形態によれば、立下りエッジ持続時間ｔｔｅ４０３は、立下りエッジ４４の期間／時間間隔と定義することができる。言い換えれば、立下りエッジ持続時間ｔｔｅ４０３は、電圧レベルをプログラミング・パルス４０の高電圧レベル４３からプログラミング・パルス４０の低電圧レベル４１へスイッチング／変化させるのに要する時間である。
【0072】
図４を参照すると、電気プログラミング・パルス４０は、時点ｔ０で低電圧レベル４１から上昇し始め、時点ｔ１で高電圧レベル４３に到達する。したがって、立上りエッジ４２の持続時間ｔｒｅ４０２は、ｔ０４６とｔ１４７との間の期間である。
【0073】
次いで、時点ｔ２で、電気プログラミング・パルス４０は、高電圧レベル４３から下降し始め、時点ｔ３４９で再び低電圧レベル４１に到達する。したがって、立下りエッジ４４の持続時間ｔｔｅ４０３は、ｔ２４８とｔ３４９との間の期間である。
【0074】
クエンチ速度に関する本出願人の調査によれば、超高速のクエンチ速度により、アンチモン相変化材料の相転移の形成が容易にまたは可能になることが明らかになった。特に本出願人の調査によれば、室温では、電気プログラミング・パルスの立下りエッジ持続時間ｔｔｅ４０３を８ｎｓ未満にするべきであることが示された。本出願人のさらなる調査によれば、より低い周囲温度では、１２ｎｓ未満の立下りエッジ持続時間が、相転移の形成を容易にまたは可能にするのに十分となりうることが示された。１つの可能な理由としては、実効クエンチ速度の減少を挙げることができる。
【0075】
したがって、いくつかの実施形態によれば、電気プログラミング・パルスの立下りエッジ持続時間ｔｔｅ４０３は１２ｎｓ未満にするべきであり、他の実施形態によれば、立下りエッジ持続時間ｔｔｅ４０３は８ｎｓ未満にするべきである。
【0076】
実施形態によれば、メモリ・デバイス、特に図２のメモリ・セル２０の熱環境は、それぞれのプログラミング・パルスの立下りエッジの開始後１２ｎｓ以内に、すなわちｔ２４８後１２ｎｓ以内に、メモリ・セル２０の温度が周囲温度または少なくとも周囲温度を摂氏１０度上回る範囲に近づくように構成される。一例として、摂氏２５度の周囲温度を仮定すると、メモリ・デバイスは、メモリ・セルの温度がｔ２４８後１２ｎｓ以内に摂氏３５度以下まで低下するように構成される。これにより、クエンチ速度が十分に速くなることが容易になる。
【0077】
図５は、立下りエッジ持続時間の異なる例示的なメモリ・セルに印加された電気プログラミング・パルスの実験データを示すグラフ５０を示す。
【0078】
ｘ軸５１は、それぞれの立下りエッジ持続時間ｔｔｅ４０３（図４に示す）をｎｓ単位で示し、ｙ軸５２は、アンチモンを相変化材料として有する対応するメモリ・セルの対応する抵抗をΩ単位で示す。次のプログラミング・パルスごとに、立下りエッジ持続時間はより短くなる。この実験の結果を、折れ線グラフ５３として表す。この実験は、厚さ５ｎｍの薄板形のアンチモン相変化セグメントを備えるメモリ・セルによって、室温で実行された。相変化セグメントに並列して、厚さ６ｎｍのＴａＮの導電層が設けられる。この実験により、短い立下りエッジはアンチモンの非晶質化を容易にすることが確認された。より具体的には、閾値１０ｎｓを上回ると、非晶質化はほとんど観察されなかったが、６～８ｎｓの立下りエッジ持続時間では、すでに相当な非晶質化が生じていた。
【0079】
図６～図１１は、本発明の例示的な実施形態によるメモリ・セルの３次元図および関連する横断面図を提供する。これらの図に見ることができるように、メモリ・セルは、円筒形の形状または薄板状の形状を有することができる。そのような形状は、高度で効率的なデバイス製造ならびに高密度デバイス集積を容易にすることができる。
【0080】
図６は、本発明の一実施形態によるメモリ・セル６００の３次元図を示す。メモリ・セル６００は、内筒６２５を備える多層円筒として形成される。内筒６２５は、絶縁材料を含む。メモリ・セル６００は、相変化セグメント６２１を形成し、アンチモンを相変化材料として含む外筒６２６をさらに備える。外筒６２６は、中空の円筒として形成され、外筒６２６の厚さｄは１５ｎｍ未満である。相変化セグメント６２１は、第１の端子６２３と第２の端子６２４との間に配置される。
【0081】
図７は、本発明の一実施形態によるメモリ・セル７００の３次元図を示す。メモリ・セル７００は、アンチモンの相変化セグメント７２１を備える。相変化セグメント７２１は、相変化材料アンチモンの単純な円筒７２５として形成される。相変化セグメント７２１は、第１の端子７２３と第２の端子７２４との間に配置される。円筒７２５の直径ｄは、１５ｎｍ未満の寸法を確立する。
【0082】
図８は、本発明の一実施形態によるメモリ・セル８００の３次元図を示す。メモリ・セル８００は、薄板状の形状を有し、薄板８２５として形成された相変化セグメント８２１を備える。１５ｎｍより小さい寸法として、薄板８２５の厚さｄは１５ｎｍ未満である。相変化セグメント８２１は、第１の端子８２３と第２の端子８２４との間に配置される。
【0083】
図９は、本発明の別の実施形態によるメモリ・セル９００の一部の３次元図を示す。メモリ・セル９００もまた、薄板状の形状を有し、薄板９２５として形成された相変化セグメント９２１を備える。薄板９２５は、中心のくびれ９２６を含む。制限された寸法として、薄板９２５の厚さｄは１５ｎｍ未満、たとえば３ｎｍである。メモリ・セル９００は、導電性材料を含む導電性セグメント９２２をさらに備える。相変化セグメント９２１および導電性セグメント９２２は、並列に配置される。図９に示すメモリ・セル９００の部分は、図９には示されていない第１の端子と第２の端子との間に配置するように構成される。
【0084】
図１０ａは、本発明の別の実施形態によるメモリ・セル１０００の３次元図を示す。図１０ｂは、対応する横断面図を示す。メモリ・セル１０００は、多層円筒として形成される。メモリ・セル１０００は、導電性セグメントを形成する内筒１０２２を備える。メモリ・セル１０００は、相変化セグメント１０２７を形成し、アンチモンを相変化材料として含む中間筒１０２１をさらに備える。加えて、メモリ・セル１０００は、絶縁材料を含む外筒１０２５を備える。この実施形態によれば、中間筒１０２１の厚さｄは１５ｎｍ未満であり、１５ｎｍより小さい相変化セグメントの寸法を確立する。
【0085】
中間筒１０２１および導電性セグメント１０２２は、第１の端子１０２３と第２の端子１０２４との間に並列に配置される。第１の端子１０２３および第２の端子１０２４は、図１の制御ユニット１２に結合される。
【0086】
図１１ａは、本発明の別の実施形態によるメモリ・セル１１００の３次元図を示す。図１１ｂは、対応する横断面図を示す。メモリ・セル１１００はまた、多層円筒として形成される。メモリ・セル１１００は、相変化セグメント１１２７を形成し、アンチモンを相変化材料として含む内筒１１２１を備える。メモリ・セル１１００は、導電性セグメント２２（図２に示す）を形成する中間筒１１２２をさらに備える。加えて、メモリ・セル１１００は、絶縁材料を含む外筒１１２５を備える。この実施形態によれば、内筒１１２１の直径に対応する内筒１１２１の厚さｄは１５ｎｍ未満であり、１５ｎｍより小さい相変化セグメント２１（図２に示す）の寸法を確立する。
【0087】
内筒１１２１および中間筒１１２２は、第１の端子１１２３と第２の端子１１２４との間に並列に配置される。相変化セグメント１１２７は、内筒１１２１内に位置する。第１の端子１１２３および第２の端子１１２４は、図１の制御ユニット１２に結合される。
【0088】
図６～図１１のメモリ・セルは、セルの様々な要素を形成するためのよく知られている材料処理技法を使用して製作することができる。例として、Raoux et al., IBM J. Res. & Dev. 52(4/5), 465 (2008)（その図６参照）に記載されているキーホール伝達プロセス（keyhole-transfer process）によって、円筒形の構造を作製することができる。しかし概して、セルの材料および寸法は、それぞれの応用例の特定の必要を満たすように選択される。
【0089】
【0090】
ステップ１２１０で、方法が開始される。
【0091】
ステップ１２２０で、制御ユニット１２は、動作モード、すなわち読取り動作を実行するか、それとも書込み動作を実行するかを確かめる。
【0092】
デバイス１０が読取りモードで動作する場合、制御ユニット１２は、ステップ１２３０で、読取り電圧を第１の端子および第２の端子に印加して、抵抗状態を読み取る。
【0093】
デバイス１０が書込みモードで動作する場合、制御ユニット１２は、ステップ１２４０で、書込み電圧を電気プログラミング・パルスとして第１の端子および第２の端子に印加し、それによってそれぞれのメモリ・セルの抵抗状態を書き込む。対応するメルトクエンチ・プロセスが相変化材料の非晶質化をもたらすのに十分に速いことを確実にするために、電気プログラミング・パルスの立下りエッジ持続時間は１２ｎｓ未満である。
【0094】
ステップ１２５０で、この方法は終了し、メモリ・デバイス１０は再びステップ１２１０から開始することができる。
【0095】
本発明は、任意の技術的詳細の可能な統合レベルで、システム、方法、またはコンピュータ・プログラム製品、あるいはその組合せとすることができる。コンピュータ・プログラム製品は、プロセッサに本発明の態様を実施させるコンピュータ可読プログラム命令を有するコンピュータ可読記憶媒体を含むことができる。
【0096】
コンピュータ可読記憶媒体は、命令実行デバイスによって使用するための命令を保持および記憶することができる有形のデバイスとすることができる。コンピュータ可読記憶媒体は、たとえば、それだけに限定されるものではないが、電子記憶デバイス、磁気記憶デバイス、光記憶デバイス、電磁記憶デバイス、半導体記憶デバイス、または上記の任意の好適な組合せとすることができる。コンピュータ可読記憶媒体のより具体的な例の非排他的な一覧には、携帯型コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読取り専用メモリ（ＲＯＭ）、消去可能プログラム可能読取り専用メモリ（ＥＰＲＯＭまたはフラッシュメモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、携帯型コンパクト・ディスク読取り専用メモリ（ＣＤ－ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリ・スティック、フロッピー・ディスク、命令が記録されたパンチカードまたは溝内の浮出し構造などの機械コード化デバイス、および上記の任意の好適な組合せが含まれる。本明細書で使用するとき、コンピュータ可読記憶媒体は、無線波もしくは他の自由に伝播する電磁波、導波管もしくは他の伝送媒体を伝播する電磁波（たとえば、光ファイバケーブルを通過する光パルス）、またはワイアを通って伝送される電気信号などの一過性信号自体であると解釈されるべきではない。
【0097】
本明細書に記載するコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスへダウンロードすることができ、あるいはネットワーク、たとえばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、もしくは無線ネットワーク、またはその組合せを介して外部コンピュータもしくは外部記憶デバイスへダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバあるいはその組合せを備えることができる。各コンピューティング／処理デバイス内のネットワーク・アダプタ・カードまたはネットワーク・インターフェースが、ネットワークからのコンピュータ可読プログラム命令を受け取り、それらのコンピュータ可読プログラム命令をそれぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体内に記憶するために転送する。
【0098】
本発明の動作を実施するコンピュータ可読プログラム命令は、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、機械命令、機械依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路に対するコンフィギュレーション・データ、またはソース・コードもしくはオブジェクト・コードとすることができ、そのようなソース・コードもしくはオブジェクト・コードは、Ｓｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語などの手続き型プログラミング言語、または類似のプログラミング言語を含む、１つまたは複数のプログラミング言語の任意の組合せで書かれている。コンピュータ可読プログラム命令は、完全にユーザのコンピュータ上で、部分的にユーザのコンピュータ上で独立型のソフトウェア・パッケージとして、部分的にユーザのコンピュータ上、および部分的に遠隔コンピュータ上で、または完全に遠隔コンピュータもしくはサーバ上で実行することができる。後者のシナリオでは、遠隔コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）もしくはワイド・エリア・ネットワーク（ＷＡＮ）を含む任意のタイプのネットワークを介して、ユーザのコンピュータに接続することができ、または外部コンピュータに接続することができる（たとえば、インターネット・サービス・プロバイダを使用してインターネットを介して）。いくつかの実施形態では、本発明の態様を実行するために、たとえばプログラム可能な論理回路、フィールド・プログラム可能ゲート・アレイ（ＦＰＧＡ）、またはプログラム可能論理アレイ（ＰＬＡ）を含む電子回路が、コンピュータ可読プログラム命令の状態情報を利用することによってコンピュータ可読プログラム命令を実行し、電子回路をパーソナライズすることができる。
【0099】
本発明の態様は、本発明の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品の流れ図またはブロック図あるいはその両方を参照して、本明細書に記載されている。流れ図またはブロック図あるいはその両方の各ブロック、および流れ図またはブロック図あるいはその両方のブロックの組合せは、コンピュータ可読プログラム命令によって実施することができることが理解されよう。
【0100】
これらのコンピュータ可読プログラム命令は、コンピュータまたは他のプログラム可能データ処理装置のプロセッサを介して実行される命令が、流れ図またはブロック図あるいはその両方の１つまたは複数のブロックに指定される機能／動作を実施する手段を生成するように、汎用コンピュータ、専用コンピュータ、または他のプログラム可能データ処理装置のプロセッサに提供されてマシンを作り出すことができる。これらのコンピュータ可読プログラム命令はまた、命令が記憶されたコンピュータ可読記憶媒体が、流れ図またはブロック図あるいはその両方の１つまたは複数のブロックに指定される機能／動作の態様を実施する命令を含む製品を構成するように、コンピュータ可読記憶媒体内に記憶することができ、コンピュータ、プログラム可能データ処理装置、または他のデバイス、あるいはその組合せに特定の方法で機能するように指示することができる。
【0101】
コンピュータ可読プログラム命令はまた、コンピュータ、他のプログラム可能装置、または他のデバイス上で実行される命令が、流れ図またはブロック図あるいはその両方の１つまたは複数のブロックに指定される機能／動作を実施するように、コンピュータ、他のプログラム可能データ処理装置、または他のデバイス上にロードして、コンピュータ、他のプログラム可能装置、または他のデバイスで一連の動作ステップを実行させ、コンピュータ実施プロセスを作り出すことができる。
【0102】
これらの図の流れ図およびブロック図は、本発明の様々な実施形態によるシステム、方法、およびコンピュータ・プログラム製品の可能な実装のアーキテクチャ、機能性、および動作を示す。この点で、流れ図またはブロック図内の各ブロックは、指定の論理機能を実施するための１つまたは複数の実行可能な命令を含む命令のモジュール、セグメント、または部分を表すことができる。いくつかの代替の実装では、ブロック内に記載の機能は、これらの図に記載の順序以外で行うことができる。たとえば、必要とされる機能性に応じて、連続して示されている２つのブロックを、実際には実質的に同時に実行することができ、または場合により、これらのブロックを逆の順序で実行することもできる。ブロック図または流れ図あるいはその両方の各ブロック、およびブロック図または流れ図あるいはその両方のブロックの組合せは、指定の機能もしくは動作を実行しまたは専用ハードウェアおよびコンピュータ命令の組合せを実施する専用ハードウェアに基づくシステムによって実施することができることにも留意されたい。
【0103】
本発明の様々な実施形態の説明は、例示の目的で提示されており、開示する実施形態に対して排他的または限定的であることを意図したものではない。記載する実施形態の範囲および思想から逸脱することなく、多くの修正形態および変形形態が当業者には明らかである。本明細書に使用される用語は、実施形態の原理、実際的な応用例、もしくは市場に見られる技術に対する技術的な改善形態について最もよく説明し、または当業者であれば本明細書に開示する実施形態を理解することを可能にするように選択されたものである。
【0104】
概して、導電性セグメント２２は、任意の好適な材料から形成することができる。そのような材料の例には、シリコンまたはゲルマニウム（ドーピングの有無にかかわらない）、特に上述したようにポリシリコンおよびＴａＮなどの半導体が含まれる。第１の端子および第２の端子は、任意の好都合な導電性材料、典型的には金属性材料（たとえば、純粋金属もしくは金属化合物、合金、または他の混合物）、またはドープされたシリコンなどの半導体材料から形成することができる。
【0105】
さらに、記載する特徴は、単一レベルならびにマルチレベルのセルに適用することができる。
【0106】
概して、一実施形態に関して記載する修正形態は、別の実施形態にも適宜適用することができる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】