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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-01
(45)【発行日】2024-08-09
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 25/07 20060101AFI20240802BHJP
H01L 25/065 20230101ALI20240802BHJP
H01L 25/18 20230101ALI20240802BHJP
【ＦＩ】
H01L25/08 E
H01L25/08 H
【請求項の数】
10
(21)【出願番号】P 2021526062
(86)(22)【出願日】2020-06-05
(86)【国際出願番号】 JP2020022255
(87)【国際公開番号】W WO2020250817
(87)【国際公開日】2020-12-17
【審査請求日】2023-04-26
(31)【優先権主張番号】P 2019110760
(32)【優先日】2019-06-14
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110001357
【氏名又は名称】弁理士法人つばさ国際特許事務所
(72)【発明者】
【氏名】橋口 裕介
(72)【発明者】
【氏名】小野 康
(72)【発明者】
【氏名】深井 誠一郎
【審査官】庄司 一隆
(56)【参考文献】
【文献】特開２００１－１２７１９９（ＪＰ，Ａ）
【文献】特開２００９－１１１０１０（ＪＰ，Ａ）
【文献】特開２００８－１８７０７６（ＪＰ，Ａ）
【文献】特開２００２－２８０５１７（ＪＰ，Ａ）
【文献】特開２０１２－２３４８６３（ＪＰ，Ａ）
【文献】特開２００９－２９５９５９（ＪＰ，Ａ）
【文献】特開２０１１－２２２８０７（ＪＰ，Ａ）
【文献】特開２００５－２８６１２６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２５／０７
(57)【特許請求の範囲】
【請求項1】
第１の半導体チップと、前記第１の半導体チップにスペーサを介して積層された第２の半導体チップと、
前記第１の半導体チップおよび前記第２の半導体チップが積層された積層体の周囲に設けられると共に、前記第１の半導体チップと接続された第１の端子群と、
前記第１の端子群の外側に設けられると共に、前記第１の端子群と同じ機能を有する端子が同じ順序で配置され、前記第２の半導体チップと接続された第２の端子群と、
前記第１の半導体チップ、前記第２の半導体チップ、前記第１の端子群および前記第２の端子群を封止すると共に、裏面に少なくとも前記第１の端子群および前記第２の端子群が露出しているパッケージ部材と
を備えた半導体装置。
【請求項10】
第３の半導体チップと、前記第３の半導体チップと接続された第３の端子群とをさらに有し、前記第３の半導体チップは、前記第２の半導体チップにスペーサを介して積層され、
前記第３の端子群は、前記第２の端子群の外側に設けられている、請求項１に記載の半導体装置。
【請求項11】
インターポーザ基板をさらに有し、前記第１の半導体チップは、前記インターポーザ基板の一の面に積層され、
前記第１の端子群および前記第２の端子群は、前記インターポーザ基板の前記一の面とは反対側の他の面に設けられている、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、複数の半導体チップを積層した半導体装置に関する。
【背景技術】
【0002】
近年、デジタル放送受信機は、複数のチューナおよび復調機能を搭載することが増えてきている。複数系統に対応するためには、対応する半導体チップを複数配置する必要があり、実装面積が大きくなりやすい。これに対して、例えば、特許文献１では、インターポーザ上に複数の半導体素子を積層することで省スペース化を実現した半導体装置が開示されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１２－１７５００９号公報
【発明の概要】
【0004】
ところで、上記のような複数の復調機能を有するデジタル放送受信機では、実装面積の削減に加えて、開発期間の削減が求められている。
【0005】
実装面積の削減に加えて、開発期間を短縮することが可能な半導体装置を提供することが望ましい。
【0006】
本開示の一実施形態の半導体装置は、第１の半導体チップと、第１の半導体チップにスペーサを介して積層された第２の半導体チップと、第１の半導体チップおよび第２の半導体チップが積層された積層体の周囲に設けられると共に、第１の半導体チップと接続された第１の端子群と、第１の端子群の外側に設けられると共に、第２の半導体チップと接続された第２の端子群と、第１の半導体チップ、第２の半導体チップ、第１の端子群および第２の端子群を封止すると共に、裏面に少なくとも第１の端子群および第２の端子群が露出しているパッケージ部材とを備えたものである。
【0007】
本開示の一実施形態の半導体装置では、スペーサを介して積層された第１の半導体チップおよび第２の半導体チップからなる積層体の周囲に、第１の半導体チップと接続された第１の端子群および第２の半導体チップと接続された第２の端子群をこの順に配設し、この第１の端子群および第２の端子群が裏面に露出した状態でパッケージ化するようにした。これにより、例えば、実装基板上に形成されるフットパターンを１つの半導体チップからなるパッケージと共有できるようになる。
【図面の簡単な説明】
【0008】
【図1】本開示の実施の形態に係る半導体パッケージの構成の一例を表す断面模式図である。
【図3】複数の復調機能を有する受信機の構成の一例を表すブロック図である。
【図5】一般的な半導体パッケージの裏面側の平面模式図である。
【図7A】実装基板およびその表面に形成されたフットパターンを表す平面模式図である。
【図8】本開示の変形例１に係る半導体パッケージの構成の一例を表す断面模式図である。
【図10】本開示の変形例２に係る半導体パッケージの構成の一例を表す断面模式図である。
【発明を実施するための形態】
【0009】
以下、本開示における一実施形態について、図面を参照して詳細に説明する。以下の説明は本開示の一具体例であって、本開示は以下の態様に限定されるものではない。また、本開示は、各図に示す各構成要素の配置や寸法、寸法比等についても、それらに限定されるものではない。なお、説明する順序は、下記の通りである。
１．実施の形態
（第１の半導体チップおよび第２の半導体チップをこの順に積層された積層体の周囲に、内側から順に、第１の半導体チップと接続される第１の端子群および第２の半導体チップと接続される第２の端子群を配置した半導体パッケージの例）
１－１．半導体パッケージの構成
１－２．半導体パッケージの製造方法
１－３．受信機の構成
１－４．作用・効果
２．変形例
２－１．変形例１
（３つ以上の半導体チップが積層された半導体パッケージの例）
２－２．変形例２
（インターポーザ基板上に半導体チップを積層した半導体パッケージの例）
２－３．変形例３
（受信機の構成の他の例）
１．実施の形態
（第１の半導体チップおよび第２の半導体チップをこの順に積層された積層体の周囲に、内側から順に、第１の半導体チップと接続される第１の端子群および第２の半導体チップと接続される第２の端子群を配置した半導体パッケージの例）
１－１．半導体パッケージの構成
１－２．半導体パッケージの製造方法
１－３．受信機の構成
１－４．作用・効果
２．変形例
２－１．変形例１
（３つ以上の半導体チップが積層された半導体パッケージの例）
２－２．変形例２
（インターポーザ基板上に半導体チップを積層した半導体パッケージの例）
２－３．変形例３
（受信機の構成の他の例）
【0010】
＜１．実施の形態＞
図１は、本開示の一実施の形態に係る半導体装置（半導体パッケージ１）の断面構成の一例を模式的に表したものである。図２は、図１に示した半導体パッケージ１の裏面側の平面構成を表したものである。なお、図１では、例えば、図２に示したＩ－Ｉ線における断面を表している。半導体パッケージ１は、複数の半導体チップが積層され、パッケージ化されたものであり、例えば、デジタル放送復調システムのように複数系統の機能が求められるシステムに適用されるものである。本実施の形態では、図３に示したような複数の復調機能（復調回路１０３，２０３）を有する受信機（受信機１００）を例に本開示の半導体パッケージ１について説明する。なお、図１および図２は半導体パッケージ１の構成を模式的に表したものであり、実際の寸法、形状とは異なる場合がある。
図１は、本開示の一実施の形態に係る半導体装置（半導体パッケージ１）の断面構成の一例を模式的に表したものである。図２は、図１に示した半導体パッケージ１の裏面側の平面構成を表したものである。なお、図１では、例えば、図２に示したＩ－Ｉ線における断面を表している。半導体パッケージ１は、複数の半導体チップが積層され、パッケージ化されたものであり、例えば、デジタル放送復調システムのように複数系統の機能が求められるシステムに適用されるものである。本実施の形態では、図３に示したような複数の復調機能（復調回路１０３，２０３）を有する受信機（受信機１００）を例に本開示の半導体パッケージ１について説明する。なお、図１および図２は半導体パッケージ１の構成を模式的に表したものであり、実際の寸法、形状とは異なる場合がある。
【0011】
（１－１．半導体パッケージの構成）
本実施の形態の半導体パッケージ１は、例えば、２つの半導体チップ（第１半導体チップ１１および第２半導体チップ１３）がスペーサ１２を介してこの順に積層された積層体１０の周囲に、第１端子群ｔ１および第２端子群ｔ２が内側から順に設けられている。積層体１０は、例えば、ダイパッド１４Ａ上に配置されており、第１半導体チップ１１は第１端子群ｔ１と、第２半導体チップ１３は第２端子群ｔ２と、それぞれ金属細線１５Ａ，１６Ａによって電気的に接続されている。第１端子群ｔ１および第２端子群ｔ２は、それぞれ、複数のパッド電極１４Ｂおよび複数のパッド電極１４Ｃから構成されている。本実施の形態では、これらダイパッド１４Ａおよび複数のパッド電極１４Ｂ，１４Ｃが半導体パッケージ１の裏面（面Ｓ２）に露出した構成となっている。
本実施の形態の半導体パッケージ１は、例えば、２つの半導体チップ（第１半導体チップ１１および第２半導体チップ１３）がスペーサ１２を介してこの順に積層された積層体１０の周囲に、第１端子群ｔ１および第２端子群ｔ２が内側から順に設けられている。積層体１０は、例えば、ダイパッド１４Ａ上に配置されており、第１半導体チップ１１は第１端子群ｔ１と、第２半導体チップ１３は第２端子群ｔ２と、それぞれ金属細線１５Ａ，１６Ａによって電気的に接続されている。第１端子群ｔ１および第２端子群ｔ２は、それぞれ、複数のパッド電極１４Ｂおよび複数のパッド電極１４Ｃから構成されている。本実施の形態では、これらダイパッド１４Ａおよび複数のパッド電極１４Ｂ，１４Ｃが半導体パッケージ１の裏面（面Ｓ２）に露出した構成となっている。
【0012】
積層体１０は、第１半導体チップ１１および第２半導体チップ１３が、ダイパッド１４Ａ上に、スペーサ１２を介してこの順に積層されたものである。第１半導体チップ１１および第２半導体チップ１３は、互いに同機能を有するＩＣチップである。
【0013】
第１半導体チップ１１の回路面（面１１Ｓ１）には、複数の電極１１１が、例えば第１半導体チップ１１の外周に沿って配置されている。また、第１半導体チップ１１の回路面（面１１Ｓ１）には、例えば復調機能を有する電気回路（復調回路、図示せず）が形成されており、回路面（面１１Ｓ１）上の複数の電極１１１と、それぞれ、電気的に接続されている。第１半導体チップ１１の回路面（面１１Ｓ１）には、さらに、電気回路を保護するための保護膜１１２が電気回路を覆うように、例えば、回路面（面１１Ｓ１）上の複数の電極よりも内側に形成されている。
【0014】
第２半導体チップ１３の回路面（面１３Ｓ１）には、複数の電極１３１が、例えば第２半導体チップ１３の外周に沿って配置されている。また、第２半導体チップ１３の回路面（面１３Ｓ１）には、第１半導体チップ１１と同様に、例えば復調機能を有する電気回路（復調回路、図示せず）が形成されており、回路面（面１３Ｓ１）上の複数の電極１３１と、それぞれ、電気的に接続されている。第２半導体チップ１３の回路面（面１３Ｓ１）には、さらに、電気回路を保護するための保護膜１３２が電気回路を覆うように、例えば、回路面（面１３Ｓ１）上の複数の電極１３１よりも内側に形成されている。第２半導体チップ１３は、回路面（面１３Ｓ１）とは反対側の裏面（面１３Ｓ２）を第１半導体チップ１１の回路面（面１１Ｓ１）との対向面として、スペーサ１２を介して、第１半導体チップ１１に積層されている。
【0015】
スペーサ１２は、第１半導体チップ１１の回路面（面１１Ｓ１）上の複数の電極１１１と、第１端子群ｔ１を構成する複数のパッド電極１４Ｂとを接続するために、第１半導体チップ１１と第２半導体チップ１３との間、具体的には、第１半導体チップ１１の回路面（面１１Ｓ１）と第２半導体チップ１３の裏面（面１３Ｓ２）との間に隙間を形成するためのものである。スペーサ１２は、例えば、シリコンゴム等を用いることができる。
【0016】
ダイパッド１４Ａおよび複数のパッド電極１４Ｂ，１４Ｃは、一般に、半導体素子を支持し、固定するものであり、例えばリードフレームによって形成されている。リードフレームは、半導体チップを支持固定すると共に、外部配線との接続に用いられるものである。本実施の形態では、ダイパッド１４Ａが積層体１０を支持しており、パッド電極１４Ｂ，１４Ｃが、それぞれ、例えば実装基板２０上に形成された配線パターン２１（フットパターン）との接続端子として用いられている（例えば、図７Ａ参照）。リードフレームは、例えば、銅（Ｃｕ）合金、鉄（Ｆｅ）合金またはその他の機械的強度、電気伝導性、熱伝導性および耐食性等に優れた金属を用いて形成されている。本実施の形態では、ダイパッド１４Ａおよび複数のパッド電極１４Ｂ，１４Ｃは、半導体パッケージ１の裏面（面Ｓ２）に露出されており、実装基板２０上へ半田を用いて実装され、配線パターンと電気的に接続されている。
【0017】
ダイパッド１４Ａには、例えば、ダイボンディング用の接着剤であるダイアタッチ材によって積層体１０が固着されている。ダイパッド１４Ａは、例えば、積層体１０を構成する第１半導体チップ１１および第２半導体チップに対して共通のグランドとして用いられており、ダイパッド１４Ａには、第１半導体チップ１１の回路面（面１１Ｓ１）および第２半導体チップ１３の回路面（面１３Ｓ１）にそれぞれ形成された複数の電極１１１，１３１が、例えば図１に示したように、金属細線１５Ｂ，１６Ｂを介して電気的に接続されている。このように、ダイパッド１４Ａをグランドとして用いることにより、例えば、インターポーザ基板を用いて実装基板２０に実装した場合と比較して、グランドインピーダンスを低減することができる。
【0018】
複数のパッド電極１４Ｂ，１４Ｃは、各種機能を有するパッケージ端子である。複数のパッド電極１４Ｂは、第１端子群ｔ１を構成しており、第１半導体チップ１１の回路面（面１１Ｓ１）に形成された複数の電極１１１と、金属細線１５Ａを介して電気的に接続されている。同様に、複数のパッド電極１４Ｃは、第２端子群ｔ２を構成しており、第１端子群ｔ１の外周に配置され、第２半導体チップ１３の回路面（面１３Ｓ１）に形成された複数の電極１３１と、金属細線１６Ａを介して電気的に接続されている。
【0019】
第１端子群ｔ１および第２端子群ｔ２は、互いに同数の端子から構成されており、例えば図２に示した半導体パッケージ１では、第１端子群ｔ１および第２端子群ｔ２は、それぞれ、４８個のパッド電極１４Ｂ，１４Ｃで構成されている。第１端子群ｔ１および第２端子群ｔ２は、同じ機能を有する端子が、互いに同じ順序で配置されている。具体的には、例えば、図２に示したように、半導体パッケージ１には、４８個のパッド電極１４Ｂ，１４Ｃが、４つの辺に、それぞれ１２個ずつ配置されている。この４８個のパッド電極１４Ｂ，１４Ｃに、図２の左辺上部から順に、各符号の末尾に識別番号（１，２，３，・・・・，４８）を付与した場合、同じ識別番号が付与されたパッド電極１４Ｂ，１４Ｃは、互いに同じ機能を有している。
【0020】
また、第２端子群ｔ２を構成する複数のパッド電極１４Ｃは、第１端子群ｔ１を構成する複数のパッド電極１４Ｂの配列ピッチよりも広いピッチで配列されている。換言すると、隣り合うパッド電極の距離が、複数のパッド電極１４Ｂ間の距離よりも、複数のパッド電極１４Ｃ間の距離の方が大きくなるように配列されている。具体的には、図２に示したように、例えば、パッド電極１４Ｂ２の中心部から隣り合うパッド電極１４Ｂ３の中心部までの距離Ｐ１と、パッド電極１４Ｃ２の中心部から隣り合うパッド電極１４Ｃ３の中心部までの距離Ｐ２とがＰ１＜Ｐ２となるように配列されている。これにより、第１端子群ｔ１の配線パターンを、第２端子群ｔ２を構成する複数のパッド電極１４Ｃの間から順に引き出せるようになり、半導体パッケージ１の外部に配設された電気回路（例えば、チューナ回路１０２）と表装の配線パターンのみで接続できるようになっている（例えば、図４参照）。よって、配線パターンを簡素化することが可能となる。
【0021】
金属細線１５Ａ，１５Ｂ，１６Ａ，１６Ｂは、それぞれワイヤボンディングによって形成されており、例えば金（Ａｕ）細線によって構成されている。
【0022】
積層体１０、ダイパッド１４Ａ、複数のパッド電極１４Ｂ，１４Ｃの表面および金属細線１５Ａ，１５Ｂ，１６Ａ，１６Ｂは、パッケージ部材１７によって一括封止されている。パッケージ部材１７は、例えば、エポキシ樹脂等の絶縁性樹脂によって構成されている。
【0023】
（１－２．半導体パッケージの製造方法）
半導体パッケージ１は、例えば、リードフレーム上にダイアタッチ材によって第１半導体チップ１１を固定したのち、第１半導体チップ１１の回路面（面１１Ｓ１）に形成された複数の電極１１１とリードフレームのダイパッド１４Ａ部分および複数の電極１１１と複数のパッド電極１４Ｂ部分を、それぞれ、例えばワイヤボンディング工法により、金属細線１５Ａ，１５Ｂを用いて接続する。続いて、第１半導体チップ１１の回路面（面１１Ｓ１）に形成された電気回路上（具体的には、保護膜１１２上）に、スペーサ１２を接着したのち、スペーサ１２上に第２半導体チップ１３を固定する。次に、第２半導体チップ１３の回路面（面１３Ｓ１）に形成された複数の電極１３１とリードフレーム１４のダイパッド１４Ａ部分および複数の電極１３１と複数のパッド電極１４Ｃ部分を、それぞれ、例えばワイヤボンディング工法により、金属細線１６Ａ，１６Ｂを用いて接続する。続いて、リードフレームの表面をパッケージ部材１７で覆い、第１半導体チップ１１、スペーサ１２、第２半導体チップ１３および金属細線１５Ａ，１５Ｂ，１６Ａ，１６Ｂを一括封止する。その後、リードフレームを裏面側から切り離す。以上により、図１に示した半導体パッケージ１が完成する。
半導体パッケージ１は、例えば、リードフレーム上にダイアタッチ材によって第１半導体チップ１１を固定したのち、第１半導体チップ１１の回路面（面１１Ｓ１）に形成された複数の電極１１１とリードフレームのダイパッド１４Ａ部分および複数の電極１１１と複数のパッド電極１４Ｂ部分を、それぞれ、例えばワイヤボンディング工法により、金属細線１５Ａ，１５Ｂを用いて接続する。続いて、第１半導体チップ１１の回路面（面１１Ｓ１）に形成された電気回路上（具体的には、保護膜１１２上）に、スペーサ１２を接着したのち、スペーサ１２上に第２半導体チップ１３を固定する。次に、第２半導体チップ１３の回路面（面１３Ｓ１）に形成された複数の電極１３１とリードフレーム１４のダイパッド１４Ａ部分および複数の電極１３１と複数のパッド電極１４Ｃ部分を、それぞれ、例えばワイヤボンディング工法により、金属細線１６Ａ，１６Ｂを用いて接続する。続いて、リードフレームの表面をパッケージ部材１７で覆い、第１半導体チップ１１、スペーサ１２、第２半導体チップ１３および金属細線１５Ａ，１５Ｂ，１６Ａ，１６Ｂを一括封止する。その後、リードフレームを裏面側から切り離す。以上により、図１に示した半導体パッケージ１が完成する。
【0024】
（１－３．受信機の構成）
図４は、図１に示した半導体パッケージを、図３に示した複数の復調機能を有する受信機１００に用いた場合の実装基板２０上の構成の一例を表したものである。受信機１００は、例えば、２系統の受信システムを有する受信機であり、アンテナ１０１，２０１と、チューナ回路１０２，２０２と、復調回路１０３，２０３と、デコーダ回路１０４，２０４とを有する。図４は、図３に示したチューナ回路１０２，２０２、復調回路１０３，２０３およびデコーダ回路１０４，２０４の実装基板２０上における配置例を示しており、例えば、復調回路１０３，２０３が本実施の形態の半導体パッケージ１で構成されている。
図４は、図１に示した半導体パッケージを、図３に示した複数の復調機能を有する受信機１００に用いた場合の実装基板２０上の構成の一例を表したものである。受信機１００は、例えば、２系統の受信システムを有する受信機であり、アンテナ１０１，２０１と、チューナ回路１０２，２０２と、復調回路１０３，２０３と、デコーダ回路１０４，２０４とを有する。図４は、図３に示したチューナ回路１０２，２０２、復調回路１０３，２０３およびデコーダ回路１０４，２０４の実装基板２０上における配置例を示しており、例えば、復調回路１０３，２０３が本実施の形態の半導体パッケージ１で構成されている。
【0025】
チューナ回路１０２，２０２では、それぞれ、アンテナ１０１，２０１により受信された受信信号が、それぞれ、所定の周波数に変換され、増幅される。チューナ回路１０２，２０２において変換され、増幅された受信信号は、それぞれ、復調回路１０３，２０３に供給される。
【0026】
復調回路１０３，２０３では、チューナ回路１０２，２０２から供給された受信信号が所定の形式のデジタルデータに復調される。復調回路１０３，２０３により復調されたデジタルデータは、それぞれ、デコーダ回路１０４，２０４に供給される。
【0027】
デコーダ回路１０４，２０４では、復調回路１０３，２０３から供給されたデジタルデータがデコードされる。
【0028】
本実施の形態では、復調回路１０３，２０３が半導体パッケージ１によって構成されている。即ち、半導体パッケージ１では、第１半導体チップ１１の回路面（面１１Ｓ１）には復調回路１０３が形成されており、第２半導体チップ１３の回路面（面１３Ｓ１）には復調回路２０３が形成されている。第１端子群ｔ１および第２端子群ｔ２には、それぞれ、チューナ回路１０２，２０２から供給される受信信号が入力される入力端子、デコーダ回路１０４，２０４へデジタルデータを供給するための出力端子が、互いに同じ順序で配置されている。
【0029】
具体的には、半導体パッケージ１では、図４においてチューナ回路１０２と対向する半導体パッケージ１の一辺に沿って配置された１２個のパッド電極１４Ｂ１～１４Ｂ１２のうち、例えば、上から２番目および３番目のパッド電極１４Ｂ２，１４Ｂ３がチューナ回路１０２と復調回路１０３とを接続する入力端子（チューナ入力端子）として割り当てられている。また、半導体パッケージ１では、パッド電極１４Ｂ１～１４Ｂ１２と同様に、例えば図４においてチューナ回路２０２と対向する半導体パッケージ１の一辺に沿って配置された１２個のパッド電極１４Ｃ１～１４Ｃ１２のうち、上から２番目および３番目のパッド電極１４Ｃ２，１４Ｃ３がチューナ回路２０２と復調回路２０３とを接続する入力端子として割り当てられている。チューナ回路１０２とパッド電極１４Ｂ２，１４Ｂ３とを接続する配線パターンは、図４に示したように、それぞれ、パッド電極１４Ｃ２とパッド電極１４Ｃ３との間、パッド電極１４Ｃ３とパッド電極１４Ｃ４との間から引き出されている。
【0030】
また、半導体パッケージ１では、例えば図４においてデコーダ回路１０４と対向する半導体パッケージ１の一辺に沿って配置された１２個のパッド電極１４Ｂ２５～１４Ｂ３６のうち、下から１０番目および１１番目のパッド電極１４Ｂ３４，１４Ｂ３５がデコーダ回路１０４と復調回路１０３とを接続する出力端子として割り当てられている。また、半導体パッケージ１では、パッド電極１４Ｂ２５～１４Ｂ３６と同様に、例えば図４においてデコーダ回路２０４と対向する半導体パッケージ１の一辺に沿って配置された１２個のパッド電極１４Ｃ２５～１４Ｃ３６のうち、下から１０番目および１１番目のパッド電極１４Ｃ３４，１４Ｃ３５がデコーダ回路２０４と復調回路２０３とを接続する出力端子（デコーダ出力端子）として割り当てられている。デコーダ回路１０４とパッド電極１４Ｂ３４，１４Ｂ３５とを接続する配線パターンは、図４に示したように、それぞれ、パッド電極１４Ｃ３３とパッド電極１４Ｃ３４との間、パッド電極１４Ｃ３４とパッド電極１４Ｃ３５との間から引き出されている。
【0031】
また、実装基板２０には、図４に示したように、電源／グランド（ＧＮＤ）回路１０５が形成されている。電源／グランド（ＧＮＤ）回路１０５と復調回路１０３，２０３とは、それぞれ、例えば図４において電源／グランド（ＧＮＤ）回路１０５と対向する一辺に沿って配置された１２個のパッド電極１４Ｂ３７～１４Ｂ４８，１４Ｃ３７～１４Ｃ４８のうち、右から７番目および８番目のパッド電極１４Ｂ４３，１４Ｂ４４，１４Ｃ４３，１４Ｃ４４と接続されている。なお、電源／グランド（ＧＮＤ）回路１０５とパッド電極１４Ｂ４３，１４Ｂ４４との接続配線、電源／グランド（ＧＮＤ）回路１０５とパッド電極１４Ｃ４３，１４Ｃ４４との接続配線は共通化することができ、図４に示したように、電源／グランド（ＧＮＤ）回路１０５とパッド電極１４Ｂ４３，１４Ｃ４３および電源／グランド（ＧＮＤ）回路１０５とパッド電極１４Ｂ４４，１４Ｃ４４は、それぞれ、共通の配線パターンで接続されている。
【0032】
（１－４．作用・効果）
本実施の形態の半導体パッケージ１では、第１半導体チップ１１および第２半導体チップ１３が積層されてなる積層体１０の周囲に、第１端子群ｔ１および第２端子群ｔ２を内側から順に設けるようにした。具体的には、第１半導体チップ１１と電気的に接続される第１端子群ｔ１を積層体１０の周囲に、第２半導体チップ１３と電気的に接続される第２端子群ｔ２を第１端子群ｔ１の外周に設けるようにした。また、第１半導体チップ１１、第２半導体チップ１３、第１端子群ｔ１および第２端子群を表面からパッケージ部材１７で一括封止し、そのパッケージ部材１７の裏面（半導体パッケージ１の裏面（面Ｓ２））に第１端子群ｔ１および第２端子群が露出するようにした。これにより、例えば、実装基板２０上に形成されるフットパターン（配線パターン２１）を、例えば１つの半導体チップからなる半導体パッケージと共有することが可能となる（例えば、図７Ａ～図７Ｃ参照）。以下、これについて説明する。
本実施の形態の半導体パッケージ１では、第１半導体チップ１１および第２半導体チップ１３が積層されてなる積層体１０の周囲に、第１端子群ｔ１および第２端子群ｔ２を内側から順に設けるようにした。具体的には、第１半導体チップ１１と電気的に接続される第１端子群ｔ１を積層体１０の周囲に、第２半導体チップ１３と電気的に接続される第２端子群ｔ２を第１端子群ｔ１の外周に設けるようにした。また、第１半導体チップ１１、第２半導体チップ１３、第１端子群ｔ１および第２端子群を表面からパッケージ部材１７で一括封止し、そのパッケージ部材１７の裏面（半導体パッケージ１の裏面（面Ｓ２））に第１端子群ｔ１および第２端子群が露出するようにした。これにより、例えば、実装基板２０上に形成されるフットパターン（配線パターン２１）を、例えば１つの半導体チップからなる半導体パッケージと共有することが可能となる（例えば、図７Ａ～図７Ｃ参照）。以下、これについて説明する。
【0033】
前述したように、近年、デジタル放送受信機は、複数のチューナおよび復調機能を搭載することが増加する傾向にあるが、複数系統に対応するためには、対応する半導体チップを複数配置する必要があり、実装面積が大きくなりやすい。また、求められる仕様に応じて１系統、２系統、３系統、あるいはそれ以上と、様々な系統数のシステムを設計する必要があるため、それぞれに適したレイアウトの設計に時間を要する。
【0034】
上記課題を解決する方法としては、複数の復調機能を有する単一の半導体チップを用いたり、複数の１系統の復調機能を有する半導体チップをインターポーザ基板上に積層または並べて配置してパッケージ化する方法が考えられる。しかしながら、前者は、要求仕様に基づき複数の系統の復調機能を有する単一の半導体チップを開発する必要があり、柔軟な対応が難しい。また、後者は、インターポーザ基板分のパッケージングコストが増加し、単一系統の半導体パッケージと比較して製造コストが増加するという問題が生じる。
【0035】
これに対して、本実施の形態の半導体パッケージ１では、第１半導体チップ１１にスペーサ１２を介して第２半導体チップ１３を積層し、その積層体１０の周囲に、第１半導体チップ１１と電気的に接続される複数のパッド電極１４Ｂからなる第１端子群ｔ１および第２半導体チップ１３と電気的に接続される複数のパッド電極１４Ｃからなる第２端子群ｔ２を、内側から順に配設し、これらを表面からパッケージ部材１７で一括封止してパッケージ化した。
【0036】
図５は、本実施の形態の半導体パッケージ１の比較例としての、単一の復調機能を有する半導体パッケージ１０００の裏面側の平面を模式的に表したものである。一般的な半導体パッケージ１０００では、半導体チップ１０１１は、リードフレーム１０１４からなるダイパッド１０１４Ａ上に固定され、半導体チップ１０１１の回路面に形成された各電極の外部引き出し端子として、リードフレーム１０１４からなる複数のパッド電極１０１４Ｂが、ダイパッド１０１４Ａの周囲に、半導体パッケージ１０００の各辺に沿って配設されている。
【0037】
図６は、実装基板２０上に本実施の形態の半導体パッケージ１を実装した場合（Ａ）と、例えば、第１半導体チップ１１と第１端子群ｔ１および第２半導体チップ１３と第２端子群ｔ２を、図５に示した半導体パッケージ１０００のように、それぞれ別々にパッケージ化した半導体パッケージ１０００Ａ，半導体パッケージ１０００Ｂを実装基板２０上に並列に実装した場合（Ｂ）とを表したものである。半導体パッケージ１０００のように、第１半導体チップ１１およびその端子群（第１端子群ｔ１）、第２半導体チップ１３およびその端子群（第２端子群ｔ２）をそれぞれ個別にパッケージ化した単一系統の機能を有する半導体パッケージ１０００Ａ，１０００Ｂの外形は、例えば７ｍｍ×７ｍｍであり、この２つの半導体パッケージ１０００Ａ，１０００Ｂを図６の（Ｂ）のように並列に実装した場合、その実装面積は９８ｍｍ2となる。これに対して、図６の（Ａ）に示したように、例えば２つの半導体チップ（第１半導体チップ１１および第２半導体チップ１３）を積層し、その周囲に、対応する端子群（第１端子群ｔ１および第２端子群ｔ２）を配設してパッケージ化した半導体パッケージの外形は、例えば外側に配設された端子群分大きくなり、例えば９×９ｍｍとなり、その実装面積は８１ｍｍ2となる。即ち、２つの半導体パッケージ１０００Ａ，１０００Ｂを並列に実装した場合と比較して、約２０％の実装面積の削減を図ることができる。
【0038】
本実施の形態の半導体パッケージ１では、第１半導体チップ１１および第２半導体チップ１３が積層された積層体１０はダイパッド１４Ａ上に固定されており、さらに、このダイパッド１４Ａと、その周囲に配設された端子群のうちの内側の第１端子群ｔ１を構成する複数のパッド電極１４Ｂの配列は、半導体パッケージ１０００の端子配列（複数のパッド電極１０１４Ｂ）と同一の配列を有する。即ち、複数のパッド電極１４Ｂと、複数のパッド電極１０１４Ｂとは、各符号の末尾に付与された識別番号（１，２，３，・・・・，４８）毎に、同じ機能を有している。このため、本実施の形態の半導体パッケージ１の裏面（面Ｓ２）側に露出したダイパッド１４Ａおよび第１端子群ｔ１の端子配列と、半導体パッケージ１０００の裏面側の端子配列とは、実装基板に形成されるフットパターン（例えば、図７Ａに示した配線パターン２１）に対して互換性を有する。
【0039】
図７Ａは、半導体パッケージ１に対応する配線パターン２１（フットパターン）が形成された実装基板２０の一例を表したものである。図７Ｂは、図７Ａに示した配線パターン２１に半導体パッケージ１を実装した際の平面構成を表したものである。図７Ｃは、図７Ａに示した配線パターン２１に半導体パッケージ１０００を実装した際の平面構成を表したものである。上記のように、本実施の形態の半導体パッケージ１の内側の第１端子群ｔ１の端子配列は、半導体パッケージ１０００の端子配列と同一であるため、図７Ｂおよび図７Ｃに示したように、実装基板２０上に形成された配線パターン２１を共有することができる。
【0040】
以上のように、本実施の形態の半導体パッケージ１では、スペーサ１２を介して順に積層された第１半導体チップ１１および第２半導体チップ１３からなる積層体１０の周囲に、第１半導体チップ１１と電気的に接続される第１端子群ｔ１および第２半導体チップ１３と電気的に接続される第２端子群ｔ２を順に配設し、パッケージ部材１７でパッケージ化したので、各半導体チップを並列に実装した場合と比較して、実装面積を削減することが可能となる。また、半導体パッケージ１では、第１半導体チップ１１および第２半導体チップ１３の積層順に、第１半導体チップ１１と電気的に接続される第１端子群ｔ１および第２半導体チップ１３と電気的に接続される第２端子群ｔ２を内側から順に配設するようにした。これにより、実装基板上に形成される配線パターン（例えば、配線パターン２１）を、例えば、半導体パッケージ１と同機能を有する、単一系統の半導体パッケージ（例えば、半導体パッケージ１０００）と共有することができるようになる。よって、システムで要求される系統数に応じて、１つの実装基板で単一系統を実装する半導体パッケージおよび複数の系統を実装する半導体パッケージの使い分けが可能となり、開発期間を短縮することが可能となる。また、システムの開発費用を低減することが可能となる。
【0041】
また、本実施の形態の半導体パッケージ１では、互いに同機能（同等または同一の機能）を有する半導体チップ（第１半導体チップ１１および第２半導体チップ１３）を積層するようにしたので、複数系統に対応した半導体チップの開発が不要となる。よって、さらなる開発期間の短縮および開発費用の低減が可能となる。
【0042】
更に、インターポーザ基板を用いた場合と比較して、グランドインピーダンスを低減することが可能となる。また、放熱性を向上させることが可能となる。よって、パッケージを小型化した場合でも、従来と同じ温度範囲での使用が可能となる。更にまた、インターポーザ基板の設計も不要となるため、開発期間をさらに短縮できると共に、開発費用も低減することが可能となる。
【0043】
次に、本開示の変形例１～３について説明する。以下では、上記実施の形態と同様の構成要素については同一の符号を付し、適宜その説明を省略する。
【0044】
＜２．変形例＞
（２－１．変形例１）
図８は、本開示の変形例１に係る半導体装置（半導体パッケージ２）の断面構成の一例を模式的に表したものである。図９は、図８に示した半導体パッケージ２の裏面側の平面構成を表したものである。なお、図８では、例えば、図９に示したＩＩ－ＩＩ線における断面を表している。半導体パッケージ２は、上記実施の形態と同様に、複数の半導体チップが積層され、パッケージ化されたものであり、例えば、デジタル放送復調システムのように複数系統の機能が求められるシステムに適用されるものである。本変形例の半導体パッケージ２は、３つの半導体チップが積層されている点が、上記実施の形態とは異なる。
（２－１．変形例１）
図８は、本開示の変形例１に係る半導体装置（半導体パッケージ２）の断面構成の一例を模式的に表したものである。図９は、図８に示した半導体パッケージ２の裏面側の平面構成を表したものである。なお、図８では、例えば、図９に示したＩＩ－ＩＩ線における断面を表している。半導体パッケージ２は、上記実施の形態と同様に、複数の半導体チップが積層され、パッケージ化されたものであり、例えば、デジタル放送復調システムのように複数系統の機能が求められるシステムに適用されるものである。本変形例の半導体パッケージ２は、３つの半導体チップが積層されている点が、上記実施の形態とは異なる。
【0045】
本変形例の半導体パッケージ２は、例えば、３つの半導体チップ（第１半導体チップ１１、第２半導体チップ１３および第３半導体チップ３２）がスペーサ１２，３１を介してこの順に積層されており、その積層体３０の周囲に、第１端子群ｔ１、第２端子群ｔ２および第３端子群ｔ３が内側から外側に向かって順に設けられている。積層体３０は、例えば、ダイパッド１４Ａ上に配置されており、第１半導体チップ１１は第１端子群ｔ１と、第２半導体チップ１３は第２端子群ｔ２と、第３半導体チップ３２は第３端子群ｔ３とそれぞれ金属細線１５Ａ，１６Ａ，３３Ａによって電気的に接続されている。第３端子群ｔ３は、第１端子群ｔ１および第２端子群ｔ２と同様に、複数のパッド電極１４Ｄから構成されている。半導体パッケージ２は、ダイパッド１４Ａおよび複数のパッド電極１４Ｂ，１４Ｃと共に、複数のパッド電極１４Ｄが半導体パッケージ２の裏面（面Ｓ２）に露出した構成となっている。
【0046】
第３半導体チップ３２の回路面（面３２Ｓ１）には、複数の電極３２１が、例えば第３半導体チップ３２の外周に沿って配置されている。また、第３半導体チップ３２の回路面（面３２Ｓ１）には、第１半導体チップ１１と同様に、例えば復調機能を有する電気回路（復調回路、図示せず）が形成されており、回路面（面３２Ｓ１）上の複数の電極３２１と、それぞれ、電気的に接続されている。第３半導体チップ３２の回路面（面３２Ｓ１）には、さらに、電気回路を保護するための保護膜３２２が電気回路を覆うように、例えば、回路面（面３２Ｓ１）上の複数の電極３２１よりも内側に形成されている。
【0047】
また、第３半導体チップ３２は、回路面（面３２Ｓ１）とは反対側の裏面（面３２Ｓ２）を第２半導体チップ１３の回路面（面１３Ｓ１）との対向面として、スペーサ３１を介して、第２半導体チップ１３に積層されている。本変形例のダイパッド１４Ａは、例えば、上記実施の形態と同様に、第１半導体チップ１１、第２半導体チップおよび第３半導体チップ３２に対して共通のグランドとして用いられており、ダイパッド１４Ａには、第３半導体チップ３２の回路面（面３２Ｓ１）に形成された複数の電極３２１が、第１半導体チップ１１および第２半導体チップ１３の複数の電極１１１，１３１と同様に、金属細線３３Ｂを介して電気的に接続されている。
【0048】
以上のように、本技術は、上記実施の形態の半導体パッケージ１のように、２つの半導体チップ（第１半導体チップ１１および第２半導体チップ１３）を積層する場合に限らず、３つの半導体チップを積層した場合にも適用することができ、上記実施の形態の同様の効果を得ることができる。
【0049】
なお、半導体チップの積層数はこれに限定されず、４つ以上の半導体チップも同様に積層することができ、上記実施の形態の同様の効果を得ることができる。
【0050】
（２－２．変形例２）
図１０は、本開示の変形例２に係る半導体装置（半導体パッケージ３）の断面構成の一例を模式的に表したものである。図１１は、図１０に示した半導体パッケージ３の裏面側の平面構成を表したものである。なお、図１０では、例えば、図１１に示したＩＩＩ－ＩＩＩ線における断面を表している。半導体パッケージ３は、上記実施の形態と同様に、複数の半導体チップが積層され、パッケージ化されたものであり、例えば、デジタル放送復調システムのように複数系統の機能が求められるシステムに適用されるものである。本変形例の半導体パッケージ３は、インターポーザ基板４１を用いている点が、上記実施の形態等とは異なる。
図１０は、本開示の変形例２に係る半導体装置（半導体パッケージ３）の断面構成の一例を模式的に表したものである。図１１は、図１０に示した半導体パッケージ３の裏面側の平面構成を表したものである。なお、図１０では、例えば、図１１に示したＩＩＩ－ＩＩＩ線における断面を表している。半導体パッケージ３は、上記実施の形態と同様に、複数の半導体チップが積層され、パッケージ化されたものであり、例えば、デジタル放送復調システムのように複数系統の機能が求められるシステムに適用されるものである。本変形例の半導体パッケージ３は、インターポーザ基板４１を用いている点が、上記実施の形態等とは異なる。
【0051】
本変形例の半導体パッケージ３は、例えば、インターポーザ基板４１の表面（面４１Ｓ１）に、図１に示した積層体１０が実装されている。インターポーザ基板４１は、互いに端子ピッチが異なる半導体チップと基板との間を中継し、導通をとるために用いられるものである。インターポーザ基板の一の面（面４１Ｓ１）には、第１端子群ｔ１および第２端子群ｔ２が内側から順に設けられている。本変形例では、インターポーザ基板４１の裏面（面４１Ｓ２）には、第１端子群ｔ１および第２端子群ｔ２が貫通電極を介して取り出されており、実装基板上に形成される配線パターン（フットパターン）との接続端子として、半田ボール４２が用いられている
【0052】
なお、インターポーザ基板４１の裏面（面４１Ｓ２）では、上記実施の形態と同様に、第１半導体チップ１１と電気的に接続された第１端子群ｔ１および第２半導体チップ１３と電気的に接続された第２端子群ｔ２が、互いに同数、且つ、同じ機能を有する端子が互いに同じ順序となるように取り出されている。具体的には、図１１に示したように、インターポーザ基板４１の裏面（面４１Ｓ２）には、例えば９×９個の接続端子（半田ボール４２）が略均等に配設されており、そのうち、例えば、中央の５×５個の接続端子および四隅の２×２個の接続端子（半田ボール４２Ａ）がグランドとの接続端子として用いられている。残りの接続端子のうち、内側の２０個の接続端子（半田ボール４２Ｂ）が第１端子群ｔ１として第１半導体チップ１１との接続に、外側の２０個の接続端子（半田ボール４２Ｃ）が第２端子群ｔ２として第２半導体チップ１３との接続に用いられている。
【0053】
以上のように、本技術は、本変形例のようにインターポーザ基板４１を用いて場合にも適用することができ、上記実施の形態の同様の効果を得ることができる。
【0054】
また、インターポーザ基板４１を用いることにより、上記実施の形態の効果に加えて、第１端子群ｔ１および第２端子群ｔ２以外の端子、例えば、他のＩＣ等をワンチップに実装した際などの端子配列の自由度が向上するという効果を奏する。
【0055】
（２－３．変形例３）
上記実施の形態では、例えば図４において、チューナ（チューナ回路１０２，２０２）およびデコーダ（デコーダ回路１０４，２０４）が受信機１００に内蔵されている例を示したが、チューナおよびデコーダは、必ずしも受信機１００に内蔵されていなくてもよい。
上記実施の形態では、例えば図４において、チューナ（チューナ回路１０２，２０２）およびデコーダ（デコーダ回路１０４，２０４）が受信機１００に内蔵されている例を示したが、チューナおよびデコーダは、必ずしも受信機１００に内蔵されていなくてもよい。
【0056】
以上、実施の形態および変形例を挙げて説明したが、本開示内容は上記実施の形態等に限定されるものではなく、種々変形が可能である。
【0057】
なお、本開示は、以下のような構成も可能である。以下の構成の本技術によれば、第１の半導体チップおよび第２の半導体チップが積層された積層体の周囲に、第１の半導体チップと接続された第１の端子群および第２の半導体チップと接続された第２の端子群をこの順に配設すると共に、この第１の端子群および第２の端子群が裏面に露出した状態でパッケージ化するようにしたので、例えば、実装基板上に形成されるフットパターンを１つの半導体チップからなるパッケージと共有できるようになる。よって、複数の半導体チップを実装基板に並べて配置する場合と比較して実装面積を削減できると共に、開発期間を短縮することが可能となる。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれの効果であってもよい。
（１）
第１の半導体チップと、
前記第１の半導体チップにスペーサを介して積層された第２の半導体チップと、
前記第１の半導体チップおよび前記第２の半導体チップが積層された積層体の周囲に設けられると共に、前記第１の半導体チップと接続された第１の端子群と、
前記第１の端子群の外側に設けられると共に、前記第２の半導体チップと接続された第２の端子群と、
前記第１の半導体チップ、前記第２の半導体チップ、前記第１の端子群および前記第２の端子群を封止すると共に、裏面に少なくとも前記第１の端子群および前記第２の端子群が露出しているパッケージ部材と
を備えた半導体装置。
（２）
前記第１の端子群および前記第２の端子群は、同数の複数の端子から構成されている、前記（１）に記載の半導体装置。
（３）
前記第１の端子群および前記第２の端子群は、同じ機能を有する端子が互いに同じ順序で配置されている、前記（１）または（２）に記載の半導体装置。
（４）
前記第１の端子群および前記第２の端子群は、それぞれ、各種入力端子および各種出力端子を含み、それぞれ、同じ機能を有する入力端子および同じ機能を有する出力端子が、互いに同じ順序で配置されている、前記（３）に記載の半導体装置。
（５）
前記第２の端子群を構成する前記複数の端子の配列ピッチは、前記第１の端子群を構成する前記複数の端子の配列ピッチよりも広い、前記（２）乃至（４）のうちのいずれかに記載の半導体装置。
（６）
前記第１の半導体チップはダイパッドに配置されており、前記ダイパッドは前記パッケージ部材の裏面に露出している、前記（１）乃至（５）のうちのいずれかに記載の半導体装置。
（７）
前記ダイパッドは、前記第１の半導体チップおよび前記第２の半導体チップに対する共通のグランドとして用いられている、前記（６）に記載の半導体装置。
（８）
前記第１の端子群、前記第２の端子群および前記ダイパッドはリードフレームによって構成されている、前記（６）または（７）に記載の半導体装置。
（９）
前記第１の半導体チップと前記第１の端子群を構成する複数の端子および前記第２の半導体チップと前記第２の端子群を構成する複数の端子は、それぞれ、金属細線を用いて電気的に接続されている、前記（１）乃至（８）のうちのいずれかに記載の半導体装置。
（１０）
第３の半導体チップと、前記第３の半導体チップと接続された第３の端子群とをさらに有し、
前記第３の半導体チップは、前記第２の半導体チップにスペーサを介して積層され、
前記第３の端子群は、前記第２の端子群の外側に設けられている、前記（１）乃至（９）のうちのいずれかに記載の半導体装置。
（１１）
インターポーザ基板をさらに有し、
前記第１の半導体チップは、前記インターポーザ基板の一の面に積層され、
前記第１の端子群および前記第２の端子群は、前記インターポーザ基板の前記一の面とは反対側の他の面に設けられている、前記（１）乃至（１０）のうちのいずれかに記載の半導体装置。
（１）
第１の半導体チップと、
前記第１の半導体チップにスペーサを介して積層された第２の半導体チップと、
前記第１の半導体チップおよび前記第２の半導体チップが積層された積層体の周囲に設けられると共に、前記第１の半導体チップと接続された第１の端子群と、
前記第１の端子群の外側に設けられると共に、前記第２の半導体チップと接続された第２の端子群と、
前記第１の半導体チップ、前記第２の半導体チップ、前記第１の端子群および前記第２の端子群を封止すると共に、裏面に少なくとも前記第１の端子群および前記第２の端子群が露出しているパッケージ部材と
を備えた半導体装置。
（２）
前記第１の端子群および前記第２の端子群は、同数の複数の端子から構成されている、前記（１）に記載の半導体装置。
（３）
前記第１の端子群および前記第２の端子群は、同じ機能を有する端子が互いに同じ順序で配置されている、前記（１）または（２）に記載の半導体装置。
（４）
前記第１の端子群および前記第２の端子群は、それぞれ、各種入力端子および各種出力端子を含み、それぞれ、同じ機能を有する入力端子および同じ機能を有する出力端子が、互いに同じ順序で配置されている、前記（３）に記載の半導体装置。
（５）
前記第２の端子群を構成する前記複数の端子の配列ピッチは、前記第１の端子群を構成する前記複数の端子の配列ピッチよりも広い、前記（２）乃至（４）のうちのいずれかに記載の半導体装置。
（６）
前記第１の半導体チップはダイパッドに配置されており、前記ダイパッドは前記パッケージ部材の裏面に露出している、前記（１）乃至（５）のうちのいずれかに記載の半導体装置。
（７）
前記ダイパッドは、前記第１の半導体チップおよび前記第２の半導体チップに対する共通のグランドとして用いられている、前記（６）に記載の半導体装置。
（８）
前記第１の端子群、前記第２の端子群および前記ダイパッドはリードフレームによって構成されている、前記（６）または（７）に記載の半導体装置。
（９）
前記第１の半導体チップと前記第１の端子群を構成する複数の端子および前記第２の半導体チップと前記第２の端子群を構成する複数の端子は、それぞれ、金属細線を用いて電気的に接続されている、前記（１）乃至（８）のうちのいずれかに記載の半導体装置。
（１０）
第３の半導体チップと、前記第３の半導体チップと接続された第３の端子群とをさらに有し、
前記第３の半導体チップは、前記第２の半導体チップにスペーサを介して積層され、
前記第３の端子群は、前記第２の端子群の外側に設けられている、前記（１）乃至（９）のうちのいずれかに記載の半導体装置。
（１１）
インターポーザ基板をさらに有し、
前記第１の半導体チップは、前記インターポーザ基板の一の面に積層され、
前記第１の端子群および前記第２の端子群は、前記インターポーザ基板の前記一の面とは反対側の他の面に設けられている、前記（１）乃至（１０）のうちのいずれかに記載の半導体装置。
【0058】
本出願は、日本国特許庁において２０１９年６月１４日に出願された日本特許出願番号２０１９－１１０７６０号を基礎として優先権を主張するものであり、この出願の全ての内容を参照によって本出願に援用する。
【0059】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9】
【図10】
【図11】