特許 7531554 ゲート駆動回路および電界発光表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-01

(45)【発行日】2024-08-09

(54)【発明の名称】ゲート駆動回路および電界発光表示装置

(51)【国際特許分類】

   G09G 3/3266 20160101AFI20240802BHJP

   G09F 9/30 20060101ALI20240802BHJP

   G09G 3/20 20060101ALI20240802BHJP

   G09G 3/3233 20160101ALI20240802BHJP

   H10K 50/10 20230101ALI20240802BHJP

   H05B 33/14 20060101ALI20240802BHJP

【ＦＩ】

G09G3/3266

G09F9/30 365

G09G3/20 611A

G09G3/20 611F

G09G3/20 622E

G09G3/20 624B

G09G3/20 680G

G09G3/3233

H05B33/14 A

H05B33/14 Z

【請求項の数】 15

(21)【出願番号】P 2022134573

(22)【出願日】2022-08-26

(65)【公開番号】P2023097335

(43)【公開日】2023-07-07

【審査請求日】2022-08-26

(31)【優先権主張番号】10-2021-0188335

(32)【優先日】2021-12-27

(33)【優先権主張国・地域又は機関】KR

(73)【特許権者】

【識別番号】501426046

【氏名又は名称】エルジー ディスプレイ カンパニー リミテッド

(74)【代理人】

【識別番号】100094112

【弁理士】

【氏名又は名称】岡部 讓

(74)【代理人】

【識別番号】100106183

【弁理士】

【氏名又は名称】吉澤 弘司

(74)【代理人】

【識別番号】100114915

【弁理士】

【氏名又は名称】三村 治彦

(74)【代理人】

【識別番号】100125139

【弁理士】

【氏名又は名称】岡部 洋

(74)【代理人】

【識別番号】100209808

【弁理士】

【氏名又は名称】三宅 高志

(72)【発明者】

【氏名】イ スンジン

【審査官】橋本 直明

(56)【参考文献】

【文献】国際公開第２０１５／０９３１００（ＷＯ，Ａ１）

【文献】特開２０２０－１８７１８６（ＪＰ，Ａ）

【文献】国際公開第２０２０／１６８７９８（ＷＯ，Ａ１）

【文献】韓国登録特許第１０－０９３１４７２（ＫＲ，Ｂ１）

【文献】米国特許出願公開第２０１５／００１５５５４（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／００３５３２２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０９Ｇ ３／３２６６

Ｇ０９Ｆ ９／３０

Ｇ０９Ｇ ３／２０

Ｇ０９Ｇ ３／３２３３

Ｈ１０Ｋ ５０／１０

Ｈ０５Ｂ ３３／１４

(57)【特許請求の範囲】

【請求項1】

Ｑノードの電圧を制御するように構成されたＱノード制御回路と、
ＱＢ１ノードの電圧を制御するように構成されたＱＢ１ノード制御回路と、
第１プルダウントランジスタを含み、前記第１プルダウントランジスタのゲート電極と接続された前記Ｑノードに印加される電圧によって制御され、前記Ｑノードに印加された前記電圧により前記第１プルダウントランジスタがターンオンされているときに前記第１プルダウントランジスタのソース電極またはドレイン電極と接続された第１出力ノードにロー電圧を伝達する第１プルダウン回路と、
第１プルアップトランジスタを含み、前記第１プルアップトランジスタのゲート電極と接続された前記ＱＢ１ノードに印加される電圧によって制御され、前記ＱＢ１ノードに印加された前記電圧により前記第１プルアップトランジスタがターンオンされているときに前記第１プルアップトランジスタのソース電極またはドレイン電極と接続された前記第１出力ノードにハイ電圧を伝達する第１プルアップ回路と、
前記ＱＢ１ノードの電圧をＱＢ２ノードに伝達するＱＢ２ノード制御回路と、
第２プルダウントランジスタを含み、前記第２プルダウントランジスタのゲート電極と接続された前記Ｑノードに印加される前記電圧によって制御され、前記Ｑノードに印加された前記電圧により前記第２プルダウントランジスタがターンオンされているときに前記第２プルダウントランジスタのソース電極またはドレイン電極と接続された第２出力ノードにロー電圧を伝達する第２プルダウン回路と、
第２プルアップトランジスタを含み、第２プルアップトランジスタのゲート電極と接続された前記ＱＢ２ノードに印加される電圧によって制御され、前記ＱＢ２ノードに印加された前記電圧により前記第２プルアップトランジスタがターンオンされているときに前記第２プルアップトランジスタのソース電極またはドレイン電極と接続された前記第２出力ノードに外部から入力された第１出力クロック信号のハイ電圧を伝達する第２プルアップ回路と
を含み、
前記Ｑノードに印加される前記電圧はハイ電圧およびロー電圧を含み、前記第１出力ノードに伝達される前記ハイ電圧および前記ロー電圧を含む信号のパルス幅は前記Ｑノードに印加される前記電圧のパルス幅と同一であり、
前記第２出力ノードに伝達される前記ハイ電圧および前記ロー電圧を含む信号のパルス幅は前記第１出力クロック信号のパルス幅と同一である、
ゲート駆動回路。

【請求項2】

前記第１出力ノードに伝達される前記信号のパルス幅は前記第２出力ノードに伝達される前記信号のパルス幅の二倍以上である、請求項１に記載のゲート駆動回路。

【請求項3】

前記第２出力ノードに出力されるハイ電圧は１水平期間である、請求項１に記載のゲート駆動回路。

【請求項4】

前記第２出力ノードに出力される信号は前記第１出力クロック信号のパルスエッジと同期化された、請求項１に記載のゲート駆動回路。

【請求項5】

前記ＱＢ２ノード制御回路は、
前記第１出力クロック信号によって制御され、前記ＱＢ１ノードおよびＱＢ３ノードに連結された第１ｎ型トランジスタと、
前記ロー電圧によって制御されて前記ＱＢ３ノードと前記ＱＢ２ノードに連結されたｐ型トランジスタと、
前記ＱＢ２ノードと第２出力クロック信号が提供される配線に連結されたキャパシタと、
を含む、請求項１に記載のゲート駆動回路。

【請求項6】

前記Ｑノードに印加される前記電圧によって制御され、前記ロー電圧が提供される配線および前記ＱＢ１ノードに連結された第２ｎ型トランジスタをさらに含む、請求項５に記載のゲート駆動回路。

【請求項7】

前記第１ｎ型トランジスタおよび前記第２ｎ型トランジスタはＭＯＳＦＥＴであり、
前記第１プルダウン回路、前記第１プルアップ回路、前記第２プルダウン回路、および前記第２プルアップ回路に含まれたトランジスタはｐ型トランジスタである、請求項６に記載のゲート駆動回路。

【請求項8】

複数のピクセルを含む複数のピクセルラインを含む表示領域と、
前記複数のピクセルラインにゲート信号を提供する請求項１に記載のゲート駆動回路を含む非表示領域に区分される表示パネルと
を含み、
前記複数のピクセルはそれぞれピクセル回路と発光素子を含み、
前記ピクセル回路は複数のｎ型トランジスタを含み、
前記ピクセル回路は、
初期化期間でターンオンされる第１トランジスタと、
サンプリングおよびプログラミング期間でターンオンされる第２トランジスタと、
発光期間でターンオンされる第３トランジスタおよび第４トランジスタと
を含み、
前記ゲート駆動回路は前記第１トランジスタをターンオンさせるための第１スキャン信号および前記第２トランジスタをターンオンさせるための第２スキャン信号を提供し、
前記第１スキャン信号および前記第２スキャン信号は以前のピクセルラインで出力された第１出力信号をスタート信号として利用し、前記第１スキャン信号と同期されたスタートクロック信号および前記第２スキャン信号と同期された第１出力クロック信号によって出力される、電界発光表示装置。

【請求項9】

前記スタートクロック信号のパルス幅は前記第１出力クロック信号のパルス幅より大きい、請求項８に記載の電界発光表示装置。

【請求項10】

前記第１スキャン信号のパルス幅は前記第２スキャン信号のパルス幅の倍数である、請求項８に記載の電界発光表示装置。

【請求項11】

前記第１スキャン信号のパルス幅は１水平期間である、請求項８に記載の電界発光表示装置。

【請求項12】

前記第１出力ノードを通じて前記第１スキャン信号が出力され、
前記第２出力ノードを通じて前記第２スキャン信号が出力される、請求項８に記載の電界発光表示装置。

【請求項13】

前記ＱＢ２ノード制御回路は、
前記第１出力クロック信号によって制御され、前記ＱＢ１ノードおよびＱＢ３ノードに連結された第１ＭＯＳＦＥＴと、
前記ロー電圧によって制御されて前記ＱＢ３ノードと前記ＱＢ２ノードに連結された多結晶トランジスタと、
前記ＱＢ２ノードと第２出力クロック信号が提供される配線に連結されたキャパシタと、
を含む、請求項８に記載の電界発光表示装置。

【請求項14】

前記Ｑノードによって制御され、前記ロー電圧が提供される配線および前記ＱＢ１ノードに連結された第２ＭＯＳＦＥＴをさらに含む、請求項１３に記載の電界発光表示装置。

【請求項15】

前記第１ＭＯＳＦＥＴおよび前記第２ＭＯＳＦＥＴはｎ型トランジスタであり、
前記第１プルダウン回路、前記第１プルアップ回路、前記第２プルダウン回路、および前記第２プルアップ回路に含まれたトランジスタはｐ型トランジスタである、請求項１４に記載の電界発光表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書は低消費電力および画像品質を向上させたゲート駆動回路および電界発光表示装置に関する。

【背景技術】

【0002】

情報化技術の発達につれて、使用者と情報間の連結媒体である表示装置の市場が大きくなっている。これに伴い、電界発光表示装置、液晶表示装置、有機発光表示装置および量子ドット表示装置などの多様な形態の表示装置の使用が増加している。

【0003】

この中で電界発光表示装置は応答速度が速く、発光効率が高く、視野角が大きい長所がある。一般的に、電界発光表示装置はスキャン信号によってターンオンされるトランジスタを利用してデータ電圧を駆動トランジスタのゲート電極に印加し、駆動トランジスタに供給されるデータ電圧をストレージキャパシタに充電する。そして、発光制御信号を利用してストレージキャパシタに充電されたデータ電圧を出力することによって発光素子を発光させる。発光素子は有機発光素子、無機発光素子、および量子ドット素子を含むことができる。

【0004】

発光素子が正確な色相と輝度で発光するために、駆動トランジスタおよびキャパシタを含むピクセル回路が多様に開発されており、最近は消費電力を減らすために酸化物を利用したトランジスタを利用している。

【0005】

電界発光表示装置はこのようなピクセル回路にゲート信号およびデータ信号を供給するゲート駆動回路およびデータ駆動回路を含む。このうちゲート駆動回路は、少なくとも一つ以上のエミッション信号とスキャン信号を提供することができる。一般的にスキャン信号を生成するゲート駆動回路は、ゲート信号を順次出力するためのシフトレジスタ（ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を含むことができる。

【0006】

ゲート駆動回路は表示パネルの非表示領域であるベゼル領域に、トランジスタの組み合わせで形成されるゲートインパネル（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ、以下ＧＩＰ）の形態で構成され得る。ゲート駆動回路は変化するピクセル回路の特性に適合するように、低消費電力効果のための駆動単純化、ナローベゼル領域の確保、および画像品質向上のための技術が摸索されている。

【発明の概要】

【発明が解決しようとする課題】

【0007】

本明細書の実施形態に係る解決課題は、ピクセル回路に含まれた酸化物トランジスタに提供するためのゲート信号を出力するゲート駆動回路およびこれを利用した電界発光表示装置を提供することである。

【0008】

本明細書の実施形態に係る解決課題は、二個以上のスキャン信号を出力するためのスキャン駆動回路を統合および駆動を単純化して表示パネルの非表示領域を減少させ、消費電力を減少させたゲート駆動回路およびこれを利用した電界発光表示装置を提供することである。

【0009】

本明細書の実施形態に係る解決課題は、低速周波数駆動時にも安定した出力を維持できるゲート駆動回路およびこれを利用した電界発光表示装置を提供することである。

【0010】

本明細書の課題は以上で言及した課題に制限されず、言及されていないさらに他の課題は下記の記載から当業者に明確に理解され得るであろう。

【課題を解決するための手段】

【0011】

本明細書の一実施形態に係るゲート駆動回路において、ゲート駆動回路はＱノードによって制御され、第１出力ノードにロー電圧を伝達する第１プルダウン回路、ＱＢ１ノードによって制御され、第１出力ノードにハイ電圧を伝達する第１プルアップ回路、ＱＢ１ノードの電圧をＱＢ２ノードに伝達するＱＢ２ノード制御回路、Ｑノードによって制御され、第２出力ノードにロー電圧を伝達する第２プルダウン回路、およびＱＢ２ノードによって制御され、第２出力ノードに第１出力クロック信号のハイ電圧を伝達する第２プルアップ回路を含む。第１出力ノードに出力される信号のパルス幅は前記Ｑノードのパルス幅と同一であり、第２出力ノードに出力される信号のパルス幅は第１出力クロック信号のパルス幅と同一である。これにより、ゲート駆動回路の信頼性を確保し、電界発光表示装置のベゼルを減らすことができる。

【0012】

本明細書の一実施形態に係る電界発光表示装置において、電界発光表示装置は複数のピクセルを含む複数のピクセルラインを含む表示領域、および複数のピクセルラインにゲート信号を提供するゲート駆動回路を含む非表示領域に区分される表示パネルを含み、複数のピクセルはそれぞれピクセル回路と発光素子を含み、ピクセル回路は複数のｎ型トランジスタを含み、ゲート駆動回路はｐ型トランジスタを含む。ピクセル回路は初期化期間でターンオンされる第１トランジスタ、サンプリングおよびプログラミング期間でターンオンされる第２トランジスタ、および発光期間でターンオンされる第３トランジスタおよび第４トランジスタを含む。ゲート駆動回路は第１トランジスタをターンオンさせるための第１スキャン信号および第２トランジスタをターンオンさせるための第２スキャン信号を提供し、第１スキャン信号および第２スキャン信号は以前のピクセルラインで出力された第１出力信号をスタート信号として利用し、第１スキャン信号と同期されたスタートクロック信号および第２スキャン信号と同期された第１出力クロック信号によって出力される。これにより、ゲート駆動回路の信頼性を確保し、電界発光表示装置のベゼルを減らすことができる。

【0013】

その他の実施形態の具体的な事項は詳細な説明および図面に含まれている。

【発明の効果】

【0014】

本明細書の実施形態によると、酸化物トランジスタで具現されたピクセル回路に適合するようにゲート駆動回路を具現することによって、表示パネルの画像品質を向上させ消費電力を減らすことができる。

【0015】

そして、本明細書の実施形態によると、ｎ型トランジスタおよびｐ型トランジスタをすべて含むゲート信号生成回路を利用することによって、表示パネルのベゼル領域を減らすことができる。

【0016】

そして、本明細書の実施形態によると、二個以上のスキャン信号を出力する駆動回路を統合することによって、表示パネルのベゼル領域を減らすことができる。

【0017】

そして、本明細書の実施形態によると、ゲート駆動回路は少なくとも一つの酸化物トランジスタを含むことによってトランジスタのしきい電圧シフトマージンの確保が可能であるため、ゲート駆動回路の信頼性を向上させることができる。

【0018】

以上の解決しようとする課題、課題解決手段、効果に記載した明細書の内容は請求項の必須の特徴を特定するものではないので、請求項の権利範囲は明細書の内容に記載された事項によって制限されない。

【図面の簡単な説明】

【0019】

【図1】本明細書の一実施形態に係る電界発光表示装置のブロック図である。

【図2】本明細書の一実施形態に係るピクセル回路の回路図である。

【図3】本明細書の一実施形態に係るピクセル回路に提供されるゲート信号の波形図である。

【図4】本明細書の一実施形態に係るゲート駆動回路の回路図である。

【図5】本明細書の一実施形態に係るゲート駆動回路に提供される信号の波形図である。

【図6】本明細書の他の実施形態に係るゲート駆動回路の回路図である。

【発明を実施するための形態】

【0020】

本発明の利点および特徴、そして、それらを達成する方法は、添付される図面と共に詳細に後述されている実施形態を参照すると明確になるであろう。しかし、本発明は以下で開示される実施例に限定されるものではなく、互いに異なる多様な形態で具現され得るものであり、ただし本実施例は本発明の開示を完全なものとし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇によって定義されるのみである。

【0021】

本発明の実施形態を説明するための図面に開示された形状、大きさ、比率、角度、個数等は例示的なものであるので、本発明は図示された事項に限定されるものではない。明細書全体に亘って同一の参照符号は同一の構成要素を指称する。また、本発明の説明において、関連した公知技術に対する具体的な説明が本発明の要旨を不要に曖昧にさせ得る恐れがあると判断される場合、その詳細な説明は省略する。本明細書上で言及された「含む」、「有する」、「なされる」等が使われる場合、「～のみ」が使われない以上、他の部分が追加され得る。構成要素を単数で表現した場合、特に明示的な記載事項がない限り複数を含む場合を含む。

【0022】

構成要素の解釈において、別途の明示的記載がなくても誤差範囲を含むものと解釈する。

【0023】

位置関係に対する説明の場合、例えば、「～上に」、「～上部に」、「～下部に」、「～そばに」等で両部分の位置関係が説明される場合、「すぐに」または「直接」が使われない以上、両部分間に一つ以上の他の部分が位置してもよい。

【0024】

時間関係に対する説明の場合、例えば、「～後に」、「～に引き続き」、「～次に」、「～前に」等で時間的な前後関係が説明される場合、「すぐに」または「直接」が使われない以上連続的でない場合も含むことができる。

【0025】

本明細書の多様な実施例のそれぞれの特徴が、部分的にまたは全体的に互いに結合または組み合わせ可能であり、技術的に多様な連動および駆動が可能であり、各実施例が互いに対して独立的に実施可能であってもよく、連関関係で共に実施してもよい。

【0026】

本明細書で表示パネルの基板上に形成されるゲート駆動回路は、ｎ型またはｐ型のトランジスタで具現され得る。例えば、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造のトランジスタで具現され得る。トランジスタはゲート電極、ソース電極、およびドレイン電極を含んだ３電極素子である。ソース電極はキャリア（ｃａｒｒｉｅｒ）をトランジスタに供給する。トランジスタ内でキャリアはソースから移動し始める。ドレイン電極はトランジスタでキャリアが外部に出て行く電極である。トランジスタのソース電極とドレイン電極は固定されたものではなく、トランジスタのソース電極とドレイン電極は印加電圧により変更され得る。本明細書に記載されたトランジスタは薄膜トランジスタ（ＴＦＴ、ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ）を含むことができる。

【0027】

以下、添付された図面を参照して本明細書の実施例に係るゲート駆動回路およびこれを利用した電界発光表示装置について説明することにする。

【0028】

図１は、本明細書の一実施例に係る電界発光表示装置１００のブロック図である。

【0029】

図１を参照すると、本明細書の一実施例に係る電界発光表示装置１００は、複数のデータラインＤＬおよび複数のゲートラインＧＬが配置され、複数のデータラインＤＬおよび複数のゲートラインＧＬと連結される複数のサブピクセルＰＸが配列された表示パネル１１０と、表示パネル１１０に駆動信号を提供する駆動回路を含むことができる。

【0030】

サブピクセルＰＸはマトリックスの形態で配置されてピクセルアレイを構成するものとして図示したが、これに限定されず多様な形態で配置され得る。

【0031】

駆動回路は、複数のデータラインＤＬにデータ信号を提供するデータ駆動回路１２０、複数のゲートラインＧＬにゲート信号を提供するゲート駆動回路ＧＤ、データ駆動回路１２０およびゲート駆動回路ＧＤを制御するコントローラ１３０等を含むことができる。

【0032】

表示パネル１１０は、映像が表示される表示領域ＤＡと表示領域ＤＡの外郭領域である非表示領域ＮＤＡを含むことができる。表示領域ＤＡには複数のサブピクセルＰＸが配置され得る。複数のサブピクセルＰＸにデータ信号を提供するデータラインＤＬおよびゲート信号を提供するゲートラインＧＬが配置され得る。

【0033】

表示領域ＤＡに配置された複数のデータラインＤＬは、非表示領域ＮＤＡまで延びてデータ駆動回路１２０と電気的に連結され得る。データラインＤＬはサブピクセルＰＸとデータ駆動回路１２０を電気的に連結させ、単一の配線で構成されてもよく、またはリンク配線を利用して複数の配線をコンタクトホールを通じて連結させてもよい。

【0034】

表示領域ＤＡに配置された複数のゲートラインＧＬは、非表示領域ＮＤＡまで延びてゲート駆動回路ＧＤと電気的に連結され得る。ゲートラインＧＬはサブピクセルＰＸとゲート駆動回路ＧＤを電気的に連結させる。追加的に、非表示領域ＮＤＡにはゲート駆動回路ＧＤがゲート信号を生成したり駆動するのに必要なゲート駆動関連配線が配置され得る。例えば、ゲート駆動関連配線はハイレバルの電圧をゲート駆動回路ＧＤに供給する一つ以上のハイ電圧配線と、ローレベルのゲート電圧をゲート駆動回路ＧＤに供給する一つ以上のロー電圧配線と、複数のクロック信号をゲート駆動回路ＧＤに供給する複数のクロック配線と、スタート信号をゲート駆動回路ＧＤに供給するスタート配線などを含むことができる。

【0035】

表示パネル１１０で複数のデータラインＤＬおよび複数のゲートラインＧＬはサブピクセルＰＸに配置される。例えば、複数のデータラインＤＬおよび複数のゲートラインＧＬはそれぞれ行または列で配置され得るが、説明の便宜のために複数のデータラインＤＬは列で配置され、複数のゲートラインＧＬは行で配置されるものと仮定する。

【0036】

コントローラ１３０は各フレームで実行されるタイミングによってスキャンを開始し、外部から入力される入力映像データをデータ駆動回路１２０で使うデータ信号の形式に合うように転換して転換された映像データを出力し、スキャンに合わせて適当な時間にデータ駆動を統制する。

【0037】

コントローラ１３０は入力映像データとともに、垂直同期信号、水平同期信号、入力データイネーブル信号、クロック信号などを含むタイミング信号を外部から受信する。タイミング信号を受信したコントローラ１３０は、データ駆動回路１２０およびゲート駆動回路ＧＤを制御するための制御信号を生成して出力する。

【0038】

例えば、コントローラ１３０はデータ駆動回路１２０を制御するために、ソーススタートパルス、ソースサンプリングクロック、ソース出力イネーブル信号などを含む各種データ制御信号を出力する。ソーススタートパルスは、データ駆動回路１２０を構成する一つ以上のデータ信号生成回路のデータサンプリング開始タイミングを制御する。ソースサンプリングクロックは。データ信号生成回路それぞれでデータのサンプリングタイミングを制御するクロック信号である。ソース出力イネーブル信号はデータ駆動回路１２０の出力タイミングを制御する。

【0039】

また、コントローラ１３０はゲート駆動回路ＧＤを制御するために、ゲートスタートパルス、ゲートシフトクロック、ゲート出力イネーブル信号などを含むゲート制御信号を出力する。ゲートスタートパルスは、ゲート駆動回路ＧＤを構成する一つ以上のゲート信号生成回路の動作スタートタイミングを制御する。ゲートシフトクロックは、一つ以上のゲート信号生成回路に共通で入力されるクロック信号であって、スキャン信号のシフトタイミングを制御する。ゲート出力イネーブル信号は一つ以上のゲート信号生成回路のタイミング情報を指定している。

【0040】

コントローラ１３０は通常の表示装置の技術で利用されるタイミングコントローラーであるか、タイミングコントローラーを含んで他の制御機能もさらに遂行できる制御装置であり得る。

【0041】

コントローラ１３０はデータ駆動回路１２０と別途の部品で具現され得、データ駆動回路１２０とともに統合されて一つの集積回路で構成されてもよい。

【0042】

データ駆動回路１２０は一つ以上のデータ信号生成回路を含んで具現され得る。データ信号生成回路はシフトレジスタ、ラッチ回路、デジタルアナログコンバータ、出力バッファーなどを含むことができる。データ信号生成回路は場合によりアナログデジタルコンバータをさらに含むことができる。

【0043】

データ信号生成回路はテープオートメイテッドボンディング（ＴＡＢ、Ｔａｐｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）方式、チップオングラス（ＣＯＧ、Ｃｈｉｐ ｏｎ ｇｌａｓｓ）方式、またはチップオンパネル（ＣＯＰ、Ｃｈｉｐ ｏｎ ｐａｎｅｌ）方式で表示パネル１１０のボンディングパッドに連結されたり、表示パネル１１０に直接配置されてもよく、表示パネル１１０に集積化されて配置されてもよい。また、複数のデータ信号生成回路は表示パネル１１０に連結されたソース－回路フィルム上に実装されるチップオンフィルム（ＣＯＦ、Ｃｈｉｐ ｏｎ ｆｉｌｍ）方式で具現されてもよい。

【0044】

ゲート駆動回路ＧＤは複数のゲートラインＧＬにスキャン信号を順次供給することによって、複数のゲートラインＧＬに連結されたサブピクセルＰＸを駆動させる。ゲート駆動回路ＧＤはシフトレジスタ、レベルシフタなどを含むことができる。

【0045】

ゲート駆動回路ＧＤはテープオートメイテッドボンディング（ＴＡＢ、Ｔａｐｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ）方式、チップオングラス（ＣＯＧ、Ｃｈｉｐ ｏｎ ｇｌａｓｓ）方式、またはチップオンパネル（ＣＯＰ、Ｃｈｉｐ ｏｎ ｐａｎｅｌ）方式で表示パネル１１０のボンディングパッドに連結されたり、ＧＩＰタイプで具現されて表示パネル１１０に集積化されて配置され得る。また、複数のゲート信号生成回路は、表示パネル１１０に連結されたゲート－回路フィルム上に実装されるチップオンフィルム（ＣＯＦ、Ｃｈｉｐ ｏｎ ｆｉｌｍ）方式で具現されてもよい。以下では説明の便宜のために、ゲート駆動回路ＧＤが複数のゲート信号生成回路を含み、複数のゲート信号生成回路はＧＩＰタイプで具現されて表示パネル１１０の非表示領域ＮＤＡに配置される場合を例に挙げる。

【0046】

ゲート駆動回路ＧＤはコントローラ１３０の制御により、トランジスタターンオン電圧またはトランジスタターンオフ電圧のスキャン信号を複数のゲートラインＧＬに順次供給する。データ駆動回路１２０はゲート駆動回路ＧＤによって特定のゲートラインが開放されると、コントローラ１３０から受信した映像データをアナログ形態のデータ信号に変換して複数のデータラインＤＬに供給する。

【0047】

データ駆動回路１２０は表示パネル１１０の一側に位置することができる。例えば、表示パネル１１０の上側、下側、左側、または右側であり得る。また、データ駆動回路１２０は駆動方式、パネル設計方式などによって、表示パネル１１０の両側にすべて位置してもよい。例えば、表示パネル１１０の上側と下側、または左側と右側であり得る。

【0048】

ゲート駆動回路ＧＤは表示パネル１１０の一側に位置することができる。例えば、表示パネル１１０の上側、下側、左側、または右側であり得る。また、ゲート駆動回路ＧＤは駆動方式、パネル設計方式などによって、表示パネル１１０の両側にすべて位置してもよい。例えば、表示パネル１１０の上側と下側、または左側と右側であり得る。

【0049】

以下では、データ駆動回路１２０は表示パネル１１０の上側に位置し、ゲート駆動回路ＧＤは表示パネル１１０の左側と右側にすべて位置するものを例に挙げて説明する。この場合、表示パネル１１０でゲート駆動回路ＧＤが占める領域の幅Ｗをベゼルと呼称し得、ベゼルが小さいほど電界発光表示装置１００の審美的な効果があるため、ベゼルを縮小するためにゲート駆動回路ＧＤを簡素化しようとする要求がある。ゲート駆動回路ＧＤを簡素化すれば駆動も単純化されて消費電力の節減効果も得ることができる。

【0050】

表示パネル１１０に配置された複数のゲートラインＧＬは複数のスキャンラインおよび複数の発光制御ラインなどを含むことができる。複数のスキャンラインおよび複数の発光制御ラインは、互いに異なるトランジスタのゲートノードで互いに異なる種類のゲート信号を伝達する配線である。

【0051】

したがって、ゲート駆動回路ＧＤはゲートラインＧＬの一種である複数のスキャンラインにスキャン信号を出力する複数のスキャン駆動回路と他の一種である複数の発光制御ラインに発光制御信号を出力する複数の発光駆動回路を含むことができる。

【0052】

図２は本明細書の一実施形態に係るピクセル回路の回路図であり、図３は本明細書の一実施例に係るピクセル回路に提供されるゲート信号の波形図である。

【0053】

表示領域ＤＡは複数のサブピクセルＰＸを含み、それぞれのサブピクセルＰＸが表示する諧調に基づいて映像を表示する。前述した通り、一例として、それぞれのサブピクセルＰＸは列ライン（ｃｏｌｕｍｎ ｌｉｎｅ）に沿って配列されるデータラインＤＬと連結され、行ライン（ｐｉｘｅｌ ｌｉｎｅ）に沿って配列されるゲートラインＧＬと連結される。この場合、同一の行ラインに位置したサブピクセルＰＸをピクセルラインと指称し、同一のピクセルラインにあるサブピクセルＰＸは同一のゲートラインＧＬを共有し、同時にゲート信号が提供される。したがって、第１ゲートラインに連結されたサブピクセルＰＸを第１ピクセルラインと指称し、第ｎゲートラインに連結されたサブピクセルＰＸを第ｎピクセルラインと指称することができる。表示領域ＤＡに配置されたピクセルラインがｐ個とする時、第１ピクセルラインから第ｐピクセルラインはゲート信号生成回路と同期されて順次駆動され得る。

【0054】

図２および図３を参照すると、サブピクセルＰＸは発光素子ＥＬおよび発光素子ＥＬのアノードに印加される電流量を制御するピクセル回路を含む。ピクセル回路は６個のトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６と一個のストレージキャパシタＣｓｔを含む。ピクセル回路に含まれたトランジスタはすべてｎ型トランジスタであって、酸化物トランジスタで構成され得る。

【0055】

本明細書の一実施形態に係るピクセル回路は、ｎ番目のピクセルラインに含まれたピクセル回路を例に挙げて説明する。ピクセル回路には第１スキャン信号Ｓｃａｎ１（ｎ）、第２スキャン信号Ｓｃａｎ２（ｎ）、第１エミッション信号ＥＭ１（ｎ）、第２エミッション信号ＥＭ２（ｎ）、データ電圧Ｖｄａｔａ、高電位電圧ＶＤＤ、初期化電圧Ｖｉｎｉ、および低電位電圧ＶＳＳが提供される。第１スキャン信号Ｓｃａｎ１（ｎ）および第２スキャン信号Ｓｃａｎ２（ｎ）はゲート駆動回路ＧＤに含まれたスキャン駆動回路から出力され、第１エミッション信号ＥＭ１（ｎ）および第２エミッション信号ＥＭ２（ｎ）はゲート駆動回路ＧＤに含まれたエミシャーは駆動回路から出力される。一般的に信号別に信号を出力する駆動回路は別途に設けられるが、本明細書の一実施例に係るゲート駆動回路ＧＤで第１スキャン信号Ｓｃａｎ１（ｎ）および第２スキャン信号Ｓｃａｎ２（ｎ）を出力する駆動回路は単一スキャン駆動回路から出力される。データ電圧Ｖｄａｔａはデータ駆動回路１２０から出力される。そして、高電位電圧ＶＤＤ、初期化電圧Ｖｉｎｉ、および低電位電圧ＶＳＳは電源電圧であり、電源生成部から出力されてピクセル回路に提供される。

【0056】

ピクセル回路は初期化期間Ｉｎｉ、サンプリングおよびプログラミング期間ＳａＰ、ホールディング期間Ｈｏｌ１、Ｈｏｌ２、および発光期間Ｅｍｉにより駆動されながら、駆動トランジスタのしきい電圧を補償し、駆動トランジスタが発光素子ＥＬに駆動電流を提供する。この場合、駆動トランジスタは第１トランジスタＴ１で表す。

【0057】

第１トランジスタＴ１はゲート電極、ソース電極、およびドレイン電極を含み、ソース電極は発光素子ＥＬに電気的に連結されて駆動電流を提供する。

【0058】

第１エミッション信号ＥＭ１（ｎ）がロー電圧に転換されながら発光期間が終わり、第１スキャン信号Ｓｃａｎ１（ｎ）がハイ電圧に転換されながら初期化期間Ｉｎｉが始まる。初期化期間Ｉｎｉで第２エミッション信号ＥＭ２（ｎ）はハイ電圧を維持する。

【0059】

第１エミッション信号ＥＭ１（ｎ）により第２トランジスタＴ２はターンオフされて第１トランジスタＴ１から発光素子ＥＬに提供されていた駆動電流を遮断する。第２トランジスタＴ２のゲート電極は第１エミッション信号ＥＭ１（ｎ）が提供される第１エミッションラインと連結され、ソース電極は第１トランジスタＴ１のソース電極と連結され、ドレイン電極は発光素子ＥＬのアノード電極と連結される。

【0060】

第１トランジスタＴ１を除いた残りのトランジスタＴ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６はスイッチングトランジスタであり、ソース電極とドレイン電極は状況によって変わってもよい。

【0061】

引き続き、第１スキャン信号Ｓｃａｎ１（ｎ）により第３トランジスタＴ３および第４トランジスタＴ４がターンオンされる。そして、第２エミッション信号ＥＭ２（ｎ）により第５トランジスタＴ５はターンオン状態を維持する。

【0062】

第３トランジスタＴ３のゲート電極は第１スキャン信号Ｓｃａｎ１（ｎ）が提供される第１スキャンラインと連結され、ソース電極およびドレイン電極はそれぞれ第１トランジスタＴ１のゲート電極およびドレイン電極と連結される。

【0063】

第４トランジスタＴ４のゲート電極は第１スキャンラインと連結され、ソース電極は初期化電圧Ｖｉｎｉが提供される初期化ラインに連結され、ドレイン電極は発光素子ＥＬのアノード電極に連結される。

【0064】

第５トランジスタＴ５のゲート電極は第２エミッション信号ＥＭ２（ｎ）が提供される第２エミッションラインに連結され、ソース電極は第１トランジスタＴ１のドレイン電極と連結され、ドレイン電極は高電位電圧ＶＤＤが提供される高電位ラインに連結される。

【0065】

初期化期間Ｖｉｎｉで第３トランジスタＴ３はターンオンされて第１トランジスタＴ１のゲート電極とドレイン電極を互いに連結させ、第１トランジスタＴ１のゲート電極とドレイン電極を互いに同一電圧に作る。初期化期間Ｖｉｎｉで第５トランジスタＴ５がターンオン状態であるので、第３トランジスタＴ３により第１トランジスタＴ１のゲート電極とドレイン電極は高電位電圧ＶＤＤとなる。

【0066】

初期化期間Ｖｉｎｉで第４トランジスタＴ４はターンオンされて初期化電圧Ｖｉｎｉを発光素子ＥＬに提供し、発光素子ＥＬのアノードを初期化電圧Ｖｉｎｉに放電させる。

【0067】

引き続き、第２エミッション信号ＥＭ２（ｎ）がロー電圧に転換され、第２スキャン信号Ｓｃａｎ２（ｎ）がハイ電圧に転換されながらサンプリングおよびプログラミング期間ＳａＰが始まる。サンプリングおよびプログラミング期間ＳａＰで第１スキャン信号Ｓｃａｎ１（ｎ）はハイ電圧を維持し、第１エミッション信号ＥＭ１（ｎ）はロー電圧を維持する。

【0068】

第２エミッション信号ＥＭ２（ｎ）により第５トランジスタＴ５はターンオフされて第１トランジスタＴ１に提供した高電位電圧ＶＤＤを遮断する。そして、第２スキャン信号Ｓｃａｎ２（ｎ）により第６トランジスタＴ６がターンオンされてデータ電圧Ｖｄａｔａを第１トランジスタＴ１のソース電極に提供する。

【0069】

第６トランジスタＴ６のゲート電極は第２スキャンラインと連結され、ソース電極は第１トランジスタＴ１のソース電極と連結され、ドレイン電極はデータ電圧Ｖｄａｔａが提供されるデータラインＤＬに連結される。

【0070】

サンプリングおよびプログラミング期間ＳａＰでターンオン状態を維持する第３トランジスタＴ３によって、第１トランジスタＴ１のゲート電極とドレイン電極が電気的に連結された状態であるので第１トランジスタＴ１はダイオード－コネクション状態となり、この時、第６トランジスタＴ６がターンオンされて第１トランジスタＴ１のドレイン電極にデータ電圧Ｖｄａｔａを提供するので、第１トランジスタＴ１のゲート電極の電圧とソース電極の電圧の差が第１トランジスタＴ１のしきい電圧となるまで第１トランジスタＴ１のゲート電極の電圧は低くなる。

【0071】

一方、ストレージキャパシタＣｓｔの第１電極は第１トランジスタＴ１のゲート電極に連結され、第２電極は発光素子ＥＬのアノード電極に連結される。サンプリングおよびプログラミング期間ＳａＰでストレージキャパシタＣｓｔの第１電極にはデータ電圧Ｖｄａｔａと第１トランジスタＴ１のしきい電圧の差の電圧が印加され、ターンオン状態を維持する第４トランジスタＴ４によりストレージキャパシタＣｓｔの第２電極には初期化電圧Ｖｉｎｉが印加され、ストレージキャパシタＣｓｔが充電される。

【0072】

第１スキャン信号Ｓｃａｎ１（ｎ）のハイ電圧は４水平期間４Ｈであり、第２スキャン信号Ｓｃａｎ２（ｎ）のハイ電圧は１水平期間１Ｈであるが、これに制限されはしない。第１スキャン信号Ｓｃａｎ１（ｎ）と第２スキャン信号Ｓｃａｎ２（ｎ）のハイ電圧を同一の長さで具現してもよい。

【0073】

第１スキャン信号Ｓｃａｎ１（ｎ）および第２スキャン信号Ｓｃａｎ２（ｎ）により初期化期間Ｉｎｉは３水平期間３Ｈであり、サンプリングおよびプログラミング期間ＳａＰは１水平期間１Ｈであるが、これに制限されはしない。同様に、初期化期間Ｉｎｉとサンプリングおよびプログラミング期間ＳａＰは同一の長さであってもよい。

【0074】

ただし、初期化期間Ｉｎｉをサンプリングおよびプログラミング期間ＳａＰより長くする場合、電界発光表示装置にブラック画面を表示する時に鮮明なブラックを具現することができる。具体的には、第１スキャン信号Ｓｃａｎ１（ｎ）のパルス幅は第２スキャン信号Ｓｃａｎ２（ｎ）のパルス幅の二倍以上であり得る。

【0075】

引き続き、第１スキャン信号Ｓｃａｎ１（ｎ）および第２スキャン信号Ｓｃａｎ２（ｎ）がロー電圧に転換されながら第１ホールディング期間Ｈｏｌ１が始まる。第１ホールディング期間Ｈｏｌ１で第１エミッション信号ＥＭ１（ｎ）および第２エミッション信号ＥＭ２（ｎ）はロー電圧を維持する。

【0076】

第１ホールディング期間Ｈｏｌ１ではすべてのトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６がターンオフされた状態で第１スキャン信号Ｓｃａｎ１（ｎ）および第２スキャン信号Ｓｃａｎ２（ｎ）のロー電圧に転換される時間に対するバッファー時間を提供する。第１ホールディング期間Ｈｏｌ１は第１エミッション信号ＥＭ１（ｎ）がハイ電圧に転換されながら終わり、第２ホールディング期間Ｈｏｌ２が始まる。第１ホールディング期間Ｈｏｌ１は７水平期間７Ｈであり得るが、これに制限されない。

【0077】

第２ホールディング期間Ｈｏｌ２で第１エミッション信号ＥＭ１（ｎ）により第２トランジスタＴ２がターンオンされて第１トランジスタＴ１のソース電極と発光素子ＥＬのアノード電極を電気的に連結させる。第１トランジスタＴ１のソース電極には初期化電圧Ｖｉｎｉが提供され、ストレージキャパシタＣｓｔに充電された電圧より第１トランジスタＴ１のゲート電極とソース電極の電圧が一定に維持される。第２ホールディング期間Ｈｏｌ２は第２エミッション信号ＥＭ２（ｎ）がハイ電圧に転換されながら終わり、発光期間Ｅｍｉが始まる。第２ホールディング期間Ｈｏｌ２は４水平期間４Ｈであり得るが、これに制限されはしない。

【0078】

発光期間Ｅｍｉで第２エミッション信号ＥＭ２（ｎ）により第５トランジスタＴ５がターンオンされて第１トランジスタＴ１のドレイン電極に高電位電圧ＶＤＤを提供する。これに伴い、第１トランジスタＴ１がターンオンされて駆動電流を発光素子ＥＬのアノード電極に提供し、発光素子ＥＬは発光する。

【0079】

第１エミッション信号ＥＭ１（ｎ）および第２エミッション信号ＥＭ２（ｎ）のロー電圧は同一の長さで具現され得る。例えば、第１エミッション信号ＥＭ１（ｎ）および第２エミッション信号ＥＭ（ｎ）は１２水平期間１２Ｈであり得るが、これに制限されはしない。第１エミッション信号ＥＭ１（ｎ）は第１スキャン信号Ｓｃａｎ１（ｎ）および第２スキャン信号Ｓｃａｎ２（ｎ）がハイ電圧であるときにロー電圧を維持し、第２エミッション信号ＥＭ２（ｎ）は第２スキャン信号Ｓｃａｎ２（ｎ）がハイ電圧であり、第１エミッション信号ＥＭ１（ｎ）がハイ電圧に転換される時にロー電圧を維持する。

【0080】

本明細書の一実施例に係るピクセル回路は、第１スキャン信号Ｓｃａｎ１（ｎ）および第２スキャン信号Ｓｃａｎ２（ｎ）により制御される酸化物トランジスタを含み、第１スキャン信号Ｓｃａｎ１（ｎ）および第２スキャン信号Ｓｃａｎ２（ｎ）を通じて初期化期間Ｉｎｉをサンプリングおよびプログラミング期間ＳａＰより長く設計することによって消費電力を減らし、より鮮明なブラック画面を具現することができる。以下では、第１スキャン信号Ｓｃａｎ１（ｎ）および第２スキャン信号Ｓｃａｎ２（ｎ）を出力するゲート駆動回路ＧＤについて説明する。

【0081】

図４は本明細書の一実施例に係るゲート駆動回路ＧＤの回路図であり、図５は本明細書の一実施例に係るゲート駆動回路ＧＤに提供される信号の波形図である。

【0082】

表示パネル１１０に含まれたサブピクセルＰＸを駆動するためのゲート信号はスキャン信号およびエミッション信号を含む。したがって、ゲート駆動回路ＧＤはスキャン信号を出力するスキャン信号生成回路およびエミッション信号を出力するエミッション信号生成回路を別途に含むことができる。スキャン信号はスキャンラインを通じてピクセルラインに印加され、エミション信号はエミッションラインを通じてピクセルラインに印加される。

【0083】

図４はスキャン信号を出力するスキャン信号生成回路のみを示す。具体的には、表示領域ＤＡに含まれたピクセルラインがｐ個とする時、本明細書の一実施例に係るスキャン信号生成回路は第１スキャン信号生成回路～第ｐスキャン信号生成回路を含む。図４はこのうちｎ番目のピクセルラインに入力されるスキャン信号を出力する第ｎスキャン信号生成回路である。この場合、ｐおよびｎは自然数であり、１≦ｎ≦ｐである。

【0084】

第ｎスキャン信号生成回路は第１スキャン信号Ｓｃａｎ１（ｎ）および第２スキャン信号Ｓｃａｎ２（ｎ）をすべて出力する単一回路である。第ｎスキャン信号生成回路にはクロック信号および定電圧が入力される。クロック信号は一定の周期を有しロー電圧とハイ電圧の間をスイングする信号であって、スタートクロック信号ＧＣＬＫ、第１出力クロック信号ＯＣＬＫ１、および第２出力クロック信号ＯＣＬＫ２を含み、定電圧はロー電圧ＶＧＬおよびハイ電圧ＶＧＨを含む。例えば、ロー電圧ＶＧＬは－４．５Ｖ～－６．５Ｖであり、ハイ電圧ＶＧＨは１２Ｖ～１３Ｖであり得る。

【0085】

スタートクロック信号ＧＣＬＫと出力クロック信号ＯＣＬＫ１、ＯＣＬＫ２は互いに異なる周期を有する。出力クロック信号ＯＣＬＫ１、ＯＣＬＫ２は４相クロック信号であり、第ｎスキャン信号生成回路には第１出力クロック信号ＯＣＬＫ１と第２出力クロック信号ＯＣＬＫ２が使われる。スキャン信号生成回路は奇数番目のピクセルラインと偶数番目のピクセルラインに分けて順次スキャン信号を出力してもよい。例えば、ｎが奇数の場合、偶数番目のピクセルラインにスキャン信号を提供するスキャン信号生成回路には、４相クロックのうち第１出力クロック信号ＯＣＬＫ１と第２出力クロック信号ＯＣＬＫ２を除いた残りの二つのクロック信号を使うことができる。

【0086】

第１出力クロック信号ＯＣＬＫ１と第２出力クロック信号ＯＣＬＫ２のハイ電圧パルス幅は約１水平期間に対応する。そして、スタートクロック信号ＧＣＬＫのハイ電圧パルス幅は出力クロック信号のハイ電圧パルス幅より大きい。

【0087】

第ｎスキャン信号生成回路はスタートクロック信号ＧＣＬＫに対応してスタート信号をシフトしながら、第１スキャン信号Ｓｃａｎ１（ｎ）をｎ番目のピクセルラインに提供し、第１出力クロック信号ＯＣＬＫ１に対応して第２スキャン信号Ｓｃａｎ２（ｎ）をｎ番目のピクセルラインに提供する。この場合、スタート信号はｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）である。例えば、ｎが奇数の場合、スタート信号としてｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）の意味はｎ以前の奇数番目のピクセルラインを意味する。例えば、ｎが９９である場合、ｎ－１は９７を意味する。そして、ｎが偶数の場合、スタート信号としてｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）の意味はｎ以前の偶数番目のピクセルラインを意味する。例えば、ｎが１０４である場合、ｎ－１は１０２を意味する。

【0088】

本明細書の一実施例に係るスキャン信号生成回路は第１プルダウン回路、第１プルアップ回路、第２プルダウン回路、第２プルアップ回路、Ｑノード制御回路、ＱＢ１ノード制御回路、ＱＢ２ノード制御回路を含む。また、本明細書の一実施例に係るスキャン信号生成回路はｎ型トランジスタおよびｐ型トランジスタをすべて含む。第ｎスキャン信号生成回路を構成するトランジスタは電圧をスイッチングするスイッチングトランジスタであるので、ソース電極とドレイン電極は状況によって変わってもよい。

【0089】

第１プルダウン回路はＱノードの電圧によって制御されて第１出力ノードＯ１にロー電圧ＶＧＬを出力し、第１プルアップ回路はＱＢ１ノードの電圧によって制御されて第１出力ノードＯ１にハイ電圧ＶＧＨを出力する。

【0090】

第１プルダウン回路は第１プルダウントランジスタＴｄ４１および第１キャパシタＣ４１を含む。第１プルダウントランジスタＴｄ４１はｐ型トランジスタであり、ゲート電極はＱノードに連結され、ソース電極はロー電圧ＶＧＬが提供される配線に連結され、ドレイン電極は第１出力ノードＯ１に連結される。第１キャパシタＣ４１の第１電極はＱノードに連結され、第２電極は第１出力ノードＯ１に連結される。

【0091】

第１プルアップ回路は第１プルアップトランジスタＴｕ４１を含む。第１プルアップトランジスタＴｕ４１はｐ型トランジスタであり、ゲート電極はＱＢ１ノードに連結され、ソース電極はハイ電圧ＶＧＨが提供される配線に連結され、ドレイン電極は第１出力ノードＯ１に連結される。

【0092】

第２プルダウン回路はＱノードの電圧によって制御されて第２出力ノードＯ２にロー電圧ＶＧＬを出力し、第２プルアップ回路はＱＢ２ノードの電圧によって制御されて第２出力ノードＯ２に第１出力クロック信号ＯＣＬＫ１を出力する。

【0093】

第２プルダウン回路は第２プルダウントランジスタＴｄ４２を含む。第２プルダウントランジスタＴｄ４２はｐ型トランジスタであり、ゲート電極はＱノードに連結され、ソース電極はロー電圧ＶＧＬが提供される配線に連結され、ドレイン電極は第２出力ノードＯ２に連結される。

【0094】

第２プルアップ回路は第２プルアップトランジスタＴｕ４２および第２キャパシタＣ４２を含む。第２プルアップトランジスタＴｕ４２はｐ型トランジスタであり、ゲート電極はＱＢ２ノードに連結され、ソース電極は第１出力クロック信号ＯＣＬＫ１が提供される配線に連結され、ドレイン電極は第２出力ノードＯ２に連結される。第２キャパシタＣ４２の第１電極はＱＢ２ノードに連結され、第２電極は第２出力クロック信号ＯＣＬＫ２が提供される配線に連結される。

【0095】

Ｑノード制御回路はＱノードを充電または放電させるための回路であり、スタート信号（第１スキャン信号）Ｓｃａｎ１（ｎ－１）を利用してＱノードにハイ電圧またはロー電圧を印加する。

【0096】

Ｑノード制御回路は第１トランジスタＴ４１および第２トランジスタＴ４２を含む。第１トランジスタＴ４１はｐ型トランジスタであり、第１トランジスタＴ４１のゲートはスタートクロック信号ＧＣＬＫが提供される配線に連結され、ソース電極はスタート信号である第ｎ－１スキャン信号生成回路から出力される第１スキャン信号Ｓｃａｎ１（ｎ－１）が提供される配線に連結され、ドレイン電極は第２トランジスタＴ４２のソース電極に連結される。第１トランジスタＴ４１はスタートクロック信号ＧＣＬＫにより制御されて第ｎ－１スキャン信号生成回路から出力される第１スキャン信号Ｓｃａｎ１（ｎ－１）を第２トランジスタＴ４２のソース電極に印加する。

【0097】

そして、第２トランジスタＴ４２はｐ型トランジスタであり、第２トランジスタＴ４２のゲート電極はロー電圧ＶＧＬが提供される配線に連結され、ソース電極は第１トランジスタＴ４１のドレイン電極に連結され、ドレイン電極はＱノードに連結される。第２トランジスタＴ４２はロー電圧ＶＧＬにより常にターンオン状態を維持し、第１トランジスタＴ４１のドレイン電極とＱノードを電気的に連結させる。本明細書の一実施例に係るスキャン信号生成回路でＱノード制御回路はスタートクロック信号ＧＣＬＫによりスタート信号をＱノードに印加する。

【0098】

ＱＢ１ノード制御回路はＱＢ１ノードを充電または放電させるための回路であり、Ｑノード制御回路によって印加されたＱノード電圧によりＱＢ１ノードにハイ電圧ＶＧＨまたはロー電圧ＶＧＬを印加する。

【0099】

ＱＢ１ノード制御回路は第３トランジスタＴ４３および第４トランジスタＴ４４を含む。第３トランジスタＴ４３はｎ型トランジスタであり、第３トランジスタＴ４３のゲートはＱノードに連結され、ソース電極はＱＢ１ノードに連結され、ドレイン電極はロー電圧ＶＧＬが提供される配線に連結される。第３トランジスタＴ４３はＱノードによって制御されてロー電圧ＶＧＬをＱＢ１ノードに印加する。そして、第４トランジスタＴ４４はｐ型トランジスタであり、第４トランジスタＴ４４のゲート電極はＱノードに連結され、ソース電極はハイ電圧ＶＧＨが提供された増えた配線に連結され、ドレイン電極はＱＢ１ノードに連結される。

【0100】

第４トランジスタＴ４４はＱノードによって制御されてハイ電圧ＶＧＨをＱＢ１ノードに印加する。本明細書の一実施例に係るスキャン信号生成回路でＱＢ１ノード制御回路はｎ型およびｐ型トランジスタを含むことによって、Ｑノードを利用してＱＢ１ノードの電圧を調節することができる。

【0101】

ＱＢ２ノード制御回路はＱＢ２ノードを充電または放電させるための回路であり、第１出力クロック信号ＯＣＬＫ１によりＱＢ２ノードにＱＢ１ノードの電圧を印加する。

【0102】

ＱＢ２ノード制御回路は第５トランジスタＴ４５、第６トランジスタＴ４６、および第２キャパシタＣ４２を含む。第５トランジスタＴ４５はｎ型トランジスタであり、第５トランジスタＴ４５のゲートは第１出力クロック信号ＯＣＬＫ１が提供される配線に連結され、ソース電極は第６トランジスタＴ４６のソース電極に連結され、ドレイン電極はＱＢ１ノードに連結される。第５トランジスタＴ４５は第１出力クロック信号ＯＣＬＫ１により制御されてＱＢ１ノードの電圧をＱＢ３ノードに印加する。

【0103】

第６トランジスタＴ４６はｐ型トランジスタであり、第６トランジスタＴ４６のゲート電極はロー電圧ＶＧＬが提供される配線に連結され、ソース電極はＱＢ３ノードに連結され、ドレイン電極はＱＢ２ノードに連結される。第６トランジスタＴ４６はロー電圧ＶＧＬにより常にターンオン状態を維持し、第５トランジスタＴ４５のソース電極とＱＢ２ノードを電気的に連結させる。そして、第２キャパシタＣ４２の第１電極はＱＢ２ノードに連結され、第２電極は第２出力クロック信号ＯＣＬＫ２が提供される配線に連結される。

【0104】

本明細書の一実施例に係るスキャン信号生成回路でＱＢ２ノード制御回路はｎ型およびｐ型トランジスタを含むことによって、出力クロック信号を利用してＱＢ２ノードの電圧を調節することができる。

【0105】

以下では、本明細書の一実施例に係るスキャン信号生成回路でスキャン信号生成回路に入力される信号およびこれに伴う各構成要素（駆動回路）の動作について説明する。

【0106】

スタートクロック信号ＧＣＬＫがハイ電圧からロー電圧に転換される時を第１地点ｔ１とすると、第１地点ｔ１で第１トランジスタＴ４１がターンオンされてｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）がＱノードに印加される。この場合、ｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）はハイ電圧であるので、Ｑノードはハイ電圧の状態となる。Ｑノードのハイ電圧によって第１プルダウントランジスタＴｄ４１、第４トランジスタＴ４４、および第２プルダウントランジスタＴｄ４２がターンオフされ、第３トランジスタＴ４３がターンオンされてロー電圧ＶＧＬをＱＢ１ノードに印加する。ＱＢ１ノードによって第１プルアップトランジスタＴｕ４１はターンオンされてハイ電圧ＶＧＨを第１出力ノードＯ１に出力する。そして、第１地点ｔ１で第１出力クロック信号ＯＣＬＫ１がハイ電圧からロー電圧に転換されるので第５トランジスタＴ４５もターンオフされる。

【0107】

本明細書の一実施例に係るスキャン信号生成回路でスタートクロック信号ＧＣＬＫがハイ電圧からロー電圧に転換されるパルスエッジに同期されてハイ電圧ＶＧＨが第１スキャン信号Ｓｃａｎ１（ｎ）としてｎ番目のピクセルラインに提供される。

【0108】

第１スキャン信号Ｓｃａｎ１（ｎ）がハイ電圧ＶＧＨに出力される状態はスタートクロック信号ＧＣＬＫがロー電圧からハイ電圧に転換されてからも維持される。

【0109】

引き続き、第１出力クロック信号ＯＣＬＫ１がロー電圧からハイ電圧に転換され、第２出力クロック信号ＯＣＬＫ２がロー電圧である時を第２地点ｔ２とすると、第２地点ｔ２で第５トランジスタＴ４５がターンオンされてＱＢ１ノードの電圧がＱＢ２ノードに印加される。この場合、ＱＢ１ノードの電圧はロー電圧であるので、ＱＢ２ノードもロー電圧の状態となる。ＱＢ２ノードのロー電圧によって第２プルアップトランジスタＴｕ４２がターンオンされて第１出力クロック信号ＯＣＬＫ１のハイ電圧が第２出力ノードＯ２に出力される。第１出力クロック信号ＯＣＬＫ１のハイ電圧が出力される時、第２出力クロック信号ＯＣＬＫ２はロー電圧であるので、第２キャパシタＣ４２のブートストラッピング現象でＱＢ２ノードの電圧がさらに低くなり、第２プルアップトランジスタＴｕ４２がターンオン状態をよく維持するようにする。そして、Ｑノードによって第２プルダウントランジスタＴｄ４２はターンオフ状態を維持する。

【0110】

本明細書の一実施例に係るスキャン信号生成回路で第１出力クロック信号ＯＣＬＫ１がロー電圧からハイ電圧に転換されるパルスエッジに同期されて第１出力クロック信号ＯＣＬＫ１が第２スキャン信号Ｓｃａｎ２（ｎ）としてｎ番目のピクセルラインに提供される。

【0111】

スタートクロック信号ＧＣＬＫがハイ電圧からロー電圧に転換され、第１出力クロック信号ＯＣＬＫ１がハイ電圧からロー電圧に転換される時を第３地点ｔ３とすると、第３地点ｔ３で第５トランジスタＴ４５がターンオフされ、第１トランジスタＴ４１がターンオンされてｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）がＱノードに印加される。この場合、ｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）の電圧はロー電圧であるので、Ｑノードもロー電圧の状態となる。Ｑノードのロー電圧によって第１プルダウントランジスタＴｄ４１がターンオンされてロー電圧ＶＧＬが第１出力ノードＯ１に出力される。

【0112】

Ｑノードのロー電圧によって第３トランジスタＴ４３がターンオフされ、第４トランジスタＴ４４および第２プルダウントランジスタＴｄ４２がターンオンされる。ターンオンされた第４トランジスタＴ４４はハイ電圧ＶＧＨをＱＢ１ノードに印加する。ＱＢ１ノードによって第１プルアップトランジスタＴｕ４１はターンオフされる。そして、第３地点ｔ３で第１出力クロック信号ＯＣＬＫ１がハイ電圧からロー電圧に転換されるので第５トランジスタＴ４５もターンオフされる。また、ターンオンされた第２プルダウントランジスタＴｄ４２によりロー電圧ＶＧＬが第２出力ノードＯ２に出力される。

【0113】

本明細書の一実施例に係るスキャン信号生成回路でスタートクロック信号ＧＣＬＫがハイ電圧からロー電圧に転換されるパルスエッジに同期されてロー電圧ＶＧＬが第１スキャン信号Ｓｃａｎ１（ｎ）でｎ番目のピクセルラインに提供され、第１出力クロック信号ＯＣＬＫ１がハイ電圧からロー電圧に転換されるパルスエッジに同期されてロー電圧ＶＧＬが第２スキャン信号Ｓｃａｎ２（ｎ）でｎ番目のピクセルラインに提供される。

【0114】

本明細書の一実施例に係るスキャン信号生成回路で第１スキャン信号Ｓｃａｎ１（ｎ）のハイ電圧のパルス幅はＱノードのハイ電圧のパルス幅に対応する。すなわち、第１スキャン信号Ｓｃａｎ１（ｎ）のパルス幅はＱノードのパルス幅と同一である。

【0115】

本明細書の一実施例に係るスキャン信号生成回路で第２スキャン信号Ｓｃａｎ２（ｎ）のハイ電圧のパルス幅は第１出力クロック信号ＯＣＬＫ１のハイ電圧のパルス幅に対応する。すなわち、第２スキャン信号Ｓｃａｎ２（ｎ）のパルス幅は第１出力クロック信号ＯＣＬＫのパルス幅と同一である。

【0116】

本明細書の実施例によると、スキャン信号生成回路で少なくとも一つの酸化物トランジスタを含むことによってトランジスタのしきい電圧シフトマージンの確保が可能であるため、ゲート駆動回路の信頼性を向上させることができる。

【0117】

図６は、本明細書の他の実施例に係るゲート駆動回路の回路図である。本明細書の他の実施例に係るゲート駆動回路に提供される信号の波形図は図５が同一に適用される。図５の信号に対する重複する説明は省略する。

【0118】

図６は、図４と同様にｎ番目のピクセルラインに入力されるスキャン信号を出力する第ｎスキャン信号生成回路である。第ｎスキャン信号生成回路は第１スキャン信号Ｓｃａｎ１（ｎ）および第２スキャン信号Ｓｃａｎ２（ｎ）をすべて出力する単一回路である。第ｎスキャン信号生成回路にはスタートクロック信号ＧＣＬＫ、第１出力クロック信号ＯＣＬＫ１、および第２出力クロック信号ＯＣＬＫ２を含み、定電圧はロー電圧ＶＧＬおよびハイ電圧ＶＧＨを含む。

【0119】

本明細書の他の実施例に係るスキャン信号生成回路は第１プルダウン回路、第１プルアップ回路、第２プルダウン回路、第２プルアップ回路、Ｑノード制御回路、ＱＢ１ノード制御回路、ＱＢ２ノード制御回路を含む。また、本明細書の他の実施例に係るスキャン信号生成回路はｐ型トランジスタを含む。第ｎスキャン信号生成回路を構成するトランジスタは電圧をスイッチングするスイッチングトランジスタであるので、ソース電極とドレイン電極は状況によって変わってもよい。

【0120】

第１プルダウン回路はＱノードの電圧によって制御されて第１出力ノードＯ１にロー電圧ＶＧＬを出力し、第１プルアップ回路はＱＢ１ノードの電圧によって制御されて第１出力ノードＯ１にハイ電圧ＶＧＨを出力する。

【0121】

第１プルダウン回路は第１プルダウントランジスタＴｄ６１および第１キャパシタＣ６１を含む。第１プルダウントランジスタＴｄ６１はｐ型トランジスタであり、ゲート電極はＱノードに連結され、ソース電極はロー電圧ＶＧＬが提供される配線に連結され、ドレイン電極は第１出力ノードＯ１に連結される。第１キャパシタＣ６１の第１電極はＱノードに連結され、第２電極は第１出力ノードＯ１に連結される。

【0122】

第１プルアップ回路は第１プルアップトランジスタＴｕ６１および第２キャパシタＣ６２を含む。第１プルアップトランジスタＴｕ６１はｐ型トランジスタであり、ゲート電極はＱＢ１ノードに連結され、ソース電極はハイ電圧ＶＧＨが提供される配線に連結され、ドレイン電極は第１出力ノードＯ１に連結される。第２キャパシタＣ６２の第１電極はＱＢ１ノードに連結され、第２電極はハイ電圧ＶＧＨが提供される配線に連結される。

【0123】

第２プルダウン回路はＱノードの電圧によって制御されて第２出力ノードＯ２にロー電圧ＶＧＬを出力し、第２プルアップ回路はＱＢ２ノードの電圧によって制御されて第２出力ノードＯ２に第１出力クロック信号ＯＣＬＫ１を出力する。

【0124】

第２プルダウン回路は第２プルダウントランジスタＴｄ６２を含む。第２プルダウントランジスタＴｄ６２はｐ型トランジスタであり、ゲート電極はＱノードに連結され、ソース電極はロー電圧ＶＧＬが提供される配線に連結され、ドレイン電極は第２出力ノードＯ２に連結される。

【0125】

第２プルアップ回路は第２プルアップトランジスタＴｕ６２および第４キャパシタＣ６４を含む。第２プルアップトランジスタＴｕ６２はｐ型トランジスタであり、ゲート電極はＱＢ２ノードに連結され、ソース電極は第１出力クロック信号ＯＣＬＫ１が提供される配線に連結され、ドレイン電極は第２出力ノードＯ２に連結される。第４キャパシタＣ６４の第１電極はＱＢ２ノードに連結され、第２電極は第２出力クロック信号ＯＣＬＫ２が提供される配線に連結される。

【0126】

Ｑノード制御回路はＱノードを充電または放電させるための回路であり、スタート信号（第１スキャン信号）Ｓｃａｎ１（ｎ－１）を利用してＱノードにハイ電圧またはロー電圧を印加する。

【0127】

Ｑノード制御回路は第１トランジスタＴ６１および第２トランジスタＴ６２を含む。第１トランジスタＴ６１はｐ型トランジスタであり、第１トランジスタＴ６１のゲートはスタートクロック信号ＧＣＬＫが提供される配線に連結され、ソース電極はスタート信号である第ｎ－１スキャン信号生成回路から出力される第１スキャン信号Ｓｃａｎ１（ｎ－１）が提供される配線に連結され、ドレイン電極はＱ１ノードに連結される。第１トランジスタＴ６１はスタートクロック信号ＧＣＬＫにより制御されて第ｎ－１スキャン信号生成回路から出力される第１スキャン信号Ｓｃａｎ１（ｎ－１）をＱ１ノードに印加する。そして、第２トランジスタＴ６２はｐ型トランジスタであり、第２トランジスタＴ６２のゲート電極はロー電圧ＶＧＬが提供される配線に連結され、ソース電極はＱ１ノードに連結され、ドレイン電極はＱノードに連結される。第２トランジスタＴ６２はロー電圧ＶＧＬにより常にターンオン状態を維持し、Ｑ１ノードとＱノードを電気的に連結させる。本明細書の他の実施例に係るスキャン信号生成回路でＱノード制御回路はスタートクロック信号ＧＣＬＫによりスタート信号（第１スキャン信号）Ｓｃａｎ１（ｎ－１）をＱノードに印加する。

【0128】

ＱＢ１ノード制御回路はＱＢ１ノードを充電または放電させるための回路であり、Ｑ２ノード、スタートクロック信号ＧＣＫＬ、およびスタート信号（第１スキャン信号）Ｓｃａｎ１（ｎ－１）を利用してＱＢ１ノードにハイ電圧またはロー電圧を印加する。

【0129】

ＱＢ１ノード制御回路は第３トランジスタＴ６３、第４トランジスタＴ６４、第５トランジスタＴ６５、および第３キャパシタＣ６３を含む。第３トランジスタＴ６３はｐ型トランジスタであり、第３トランジスタＴ６３のゲートはスタート信号（第１スキャン信号）Ｓｃａｎ１（ｎ－１）が提供される配線に連結され、ソース電極はハイ電圧ＶＧＨが提供される配線に連結され、ドレイン電極はＱ２ノードに連結される。第３トランジスタＴ６３はスタート信号（第１スキャン信号）Ｓｃａｎ１（ｎ－１）により制御されてハイ電圧ＶＧＨをＱ２ノードに印加する。

【0130】

第４トランジスタＴ６４はｐ型トランジスタであり、第４トランジスタＴ６４のゲート電極はＱ２ノードに連結され、ソース電極はスタートクロック信号ＧＣＬＫが提供される配線に連結され、ドレイン電極はＱＢ１ノードに連結される。第４トランジスタＴ６４はＱ２ノードによって制御されてスタートクロック信号ＧＣＬＫをＱＢ１ノードに印加する。

【0131】

第５トランジスタＴ６５はｐ型トランジスタであり、第５トランジスタＴ６５のゲート電極はＱ１ノードに連結され、ソース電極はハイ電圧ＶＧＨが提供される配線に連結され、ドレイン電極はＱＢ１ノードに連結される。第５トランジスタＴ６５はＱ１ノードによって制御されてハイ電圧ＶＧＨをＱＢ１ノードに印加する。

【0132】

第３キャパシタＣ６３の第１電極はスタートクロック信号ＧＣＬＫに連結されて第２電極はＱ２ノードに連結される。

【0133】

本明細書の他の実施例に係るスキャン信号生成回路でＱＢ１ノード制御回路はスタート信号（第１スキャン信号）Ｓｃａｎ１（ｎ－１）、スタートクロック信号ＧＣＫＬ、およびＱ１ノードを利用してＱＢ１ノードの電圧を調節することができる。

【0134】

ＱＢ２ノード制御回路はＱＢ２ノードを充電または放電させるための回路であり、Ｑノードの電圧によりＱＢ２ノードにＱＢ１ノードの電圧を印加する。

【0135】

ＱＢ２ノード制御回路は第６トランジスタＴ６６、第７トランジスタＴ６７、および第４キャパシタＣ６４を含む。第６トランジスタＴ６６はｐ型トランジスタであり、第６トランジスタＴ６６のゲートはＱノードに連結され、ソース電極はＱＢ１ノードに連結され、ドレイン電極はＱＢ３ノードに連結される。第６トランジスタＴ６６はＱノードによって制御され、ＱＢ１ノードの電圧をＱＢ３ノードに印加する。

【0136】

第７トランジスタＴ６７はｐ型トランジスタであり、第７トランジスタＴ６７のゲート電極はロー電圧ＶＧＬが提供される配線に連結され、ソース電極はＱＢ３ノードに連結され、ドレイン電極はＱＢ２ノードに連結される。第７トランジスタＴ６７はロー電圧ＶＧＬにより常にターンオン状態を維持し、第６トランジスタＴ６６のドレイン電極とＱＢ２ノードを電気的に連結させる。

【0137】

第４キャパシタＣ６４の第１電極はＱＢ２ノードに連結され、第２電極は第２出力クロック信号ＯＣＬＫ２が提供される配線に連結される。

【0138】

本明細書の他の実施例に係るスキャン信号生成回路でＱＢ２ノード制御回路はＱノードおよびＱＢ１ノードを利用してＱＢ２ノードの電圧を調節することができる。

【0139】

以下では、本明細書の他の実施例に係るスキャン信号生成回路でスキャン信号生成回路に入力される信号およびこれに伴う各構成要素（駆動回路）の動作について説明する。

【0140】

スタートクロック信号ＧＣＬＫがハイ電圧からロー電圧に転換される時を第１地点ｔ１とすると、第１地点ｔ１で第１トランジスタＴ６１がターンオンされてｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）がＱノードに印加される。この場合、ｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）はハイ電圧であるので、Ｑノードはハイ電圧の状態となる。Ｑノードのハイ電圧によって第１プルダウントランジスタＴｄ６１、第６トランジスタＴ６６、および第２プルダウントランジスタＴｄ６２がターンオフされる。そして、Ｑ１ノードのハイ電圧によって第５トランジスタＴ６５がターンオフされる。そして、ｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）により第３トランジスタＴ６３がターンオフされる。

【0141】

第１地点ｔ１でスタートクロック信号ＧＣＬＫがハイ電圧からロー電圧に転換されながら第３キャパシタＣ６３のカップリング現象によりフローティング状態であるＱ２ノードの電圧が低くなる。これに伴い、第４トランジスタＴ６４がターンオンされてスタートクロック信号ＧＣＬＫのロー電圧がＱＢ１ノードに印加される。ＱＢ１ノードのロー電圧によって第１プルアップトランジスタＴｕ６１がターンオンされてハイ電圧ＶＧＨを第１出力ノードＯ１に出力する。そして、第２キャパシタＣ６２はスタートクロック信号ＧＣＬＫがハイ電圧になって第４トランジスタＴ６４がターンオフされてもＱＢ１ノードの電圧がロー電圧を維持するようにする。

【0142】

本明細書の他の実施例に係るスキャン信号生成回路でスタートクロック信号ＧＣＬＫがハイ電圧からロー電圧に転換されるパルスエッジに同期されてハイ電圧ＶＧＨが第１スキャン信号Ｓｃａｎ１（ｎ）でｎ番目のピクセルラインに提供される。

【0143】

引き続き、第１出力クロック信号ＯＣＬＫ１がロー電圧からハイ電圧に転換され、第２出力クロック信号ＯＣＬＫ２がロー電圧である時を第２地点ｔ２とすると、第２地点ｔ２で第２出力クロック信号ＯＣＬＫ２がハイ電圧からロー電圧に転換されながら第４キャパシタＣ６４のカップリング現象によりフローティング状態であるＱＢ２ノードの電圧が低くなる。これに伴い、第２プルアップトランジスタＴｕ６２がターンオンされて第１出力クロック信号ＯＣＬＫ１のハイ電圧が第２出力ノードＯ２に出力する。そして、Ｑノードによって第２プルダウントランジスタＴｄ６２はターンオフ状態を維持する。

【0144】

本明細書の他の実施例に係るスキャン信号生成回路で第１出力クロック信号ＯＣＬＫ１がロー電圧からハイ電圧に転換されるパルスエッジに同期されて第１出力クロック信号ＯＣＬＫ１が第２スキャン信号Ｓｃａｎ２（ｎ）でｎ番目のピクセルラインに提供される。

【0145】

スタートクロック信号ＧＣＬＫがハイ電圧からロー電圧に転換され、第１出力クロック信号ＯＣＬＫ１がハイ電圧からロー電圧に転換される時を第３地点ｔ３とすると、第３地点ｔ３で第１トランジスタＴ６１がターンオンされてｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）がＱノードに印加される。この場合、ｎ－１番目のピクセルラインに提供される第１スキャン信号Ｓｃａｎ１（ｎ－１）の電圧はロー電圧であるので、Ｑノードもロー電圧の状態となる。Ｑノードのロー電圧によって第１プルダウントランジスタＴｄ６１がターンオンされてロー電圧ＶＧＬが第１出力ノードＯ１に出力される。

【0146】

ＱノードはＱ１ノードと同一電圧であるので、Ｑ１ノードのロー電圧によって第５トランジスタＴ６５がターンオンされ、ハイ電圧ＶＧＨをＱＢ１ノードに印加する。ＱＢ１ノードによって第１プルアップトランジスタＴｕ６１はターンオフされる。

【0147】

Ｑノードによって第６トランジスタＴ６６および第２プルダウントランジスタＴｄ６２がターンオンされる。ターンオンされた第６トランジスタＴ６６によりＱＢ１ノードのロー電圧はＱＢ２ノードに印加され、ＱＢ２ノードによって第２プルアップトランジスタＴｕ６２はターンオンされて第１出力クロック信号ＯＣＬＫ１のロー電圧が第２出力ノードＯ２に出力される。そして、ターンオンされた第２プルダウントランジスタＴｄ６２によりロー電圧ＶＧＬが第２出力ノードＯ２に出力される。

【0148】

本明細書の他の実施例に係るスキャン信号生成回路でスタートクロック信号ＧＣＬＫがハイ電圧からロー電圧に転換されるパルスエッジに同期されてロー電圧ＶＧＬが第１スキャン信号Ｓｃａｎ１（ｎ）でｎ番目のピクセルラインに提供され、第１出力クロック信号ＯＣＬＫ１がハイ電圧からロー電圧に転換されるパルスエッジに同期されてロー電圧ＶＧＬが第２スキャン信号Ｓｃａｎ２（ｎ）でｎ番目のピクセルラインに提供される。

【0149】

本明細書の他の実施例に係るスキャン信号生成回路で第１スキャン信号Ｓｃａｎ１（ｎ）のハイ電圧のパルス幅はＱノードのハイ電圧のパルス幅に対応する。すなわち、第１スキャン信号Ｓｃａｎ１（ｎ）のパルス幅はＱノードのパルス幅と同一である。

【0150】

本明細書の他の実施例に係るスキャン信号生成回路で第２スキャン信号Ｓｃａｎ２（ｎ）のハイ電圧のパルス幅は第１出力クロック信号ＯＣＬＫ１のハイ電圧のパルス幅に対応する。すなわち、第２スキャン信号Ｓｃａｎ２（ｎ）のパルス幅は第１出力クロック信号ＯＣＬＫのパルス幅と同一である。

【0151】

本明細書の実施例に係るゲート駆動回路およびこれを利用した電界発光表示装置は、次のように説明され得る。

【0152】

本明細書の一実施例に係るゲート駆動回路において、ゲート駆動回路はＱノードによって制御され、第１出力ノードにロー電圧を伝達する第１プルダウン回路、ＱＢ１ノードによって制御され、第１出力ノードにハイ電圧を伝達する第１プルアップ回路、ＱＢ１ノードの電圧をＱＢ２ノードに伝達するＱＢ２ノード制御回路、Ｑノードによって制御され、第２出力ノードにロー電圧を伝達する第２プルダウン回路、およびＱＢ２ノードによって制御され、第２出力ノードに第１出力クロック信号のハイ電圧を伝達する第２プルアップ回路を含む。第１出力ノードに出力される信号のパルス幅は前記Ｑノードのパルス幅と同一であり、第２出力ノードに出力される信号のパルス幅は第１出力クロック信号のパルス幅と同一である。これにより、ゲート駆動回路の信頼性を確保し、電界発光表示装置のベゼルを減らすことができる。

【0153】

本明細書の他の特徴によると、第１出力ノードに出力される信号のパルス幅は第２出力ノードに出力される信号のパルス幅の二倍以上であり得る。

【0154】

本明細書の他の特徴によると、第２出力ノードに出力されるハイ電圧は１水平期間であり得る。

【0155】

本明細書の他の特徴によると、第２出力ノードに出力される信号は第１出力クロック信号のパルスエッジと同期化され得る。

【0156】

本明細書の他の特徴によると、ＱＢ２ノード制御回路は第１出力クロック信号によって制御され、ＱＢ１ノードおよびＱＢ３ノードに連結された第１ｎ型トランジスタ、ロー電圧によって制御され、ＱＢ３ノードとＱＢ２ノードに連結されたｐ型トランジスタ、およびＱＢ２ノードと第２出力クロック信号が提供される配線に連結されたキャパシタを含むことができる。

【0157】

本明細書の他の特徴によると、Ｑノードによって制御されてロー電圧が提供される配線およびＱＢ１ノードに連結された第２ｎ型トランジスタをさらに含むことができる。

【0158】

本明細書の他の特徴によると、第１ｎ型トランジスタおよび第２ｎ型トランジスタは酸化物トランジスタであり、第１プルダウン回路、第１プルアップ回路、第２プルダウン回路、および第２プルアップ回路に含まれたトランジスタはｐ型トランジスタであり得る。

【0159】

本明細書の他の特徴によると、ＱＢ２ノード制御回路はＱノードによって制御され、ＱＢ１ノードおよびＱＢ３ノードに連結された第１トランジスタ、ロー電圧によって制御されてＱＢ３ノードとＱＢ２ノードに連結された第２トランジスタ、およびＱＢ２ノードと第２出力クロック信号が提供される配線に連結されたキャパシタを含むことができる。

【0160】

本明細書の一実施例に係る電界発光表示装置において、電界発光表示装置は複数のピクセルを含む複数のピクセルラインを含む表示領域、および複数のピクセルラインにゲート信号を提供するゲート駆動回路を含む非表示領域に区分される表示パネルを含み、複数のピクセルはそれぞれピクセル回路と発光素子を含み、ピクセル回路は複数のｎ型トランジスタを含み、ゲート駆動回路はｐ型トランジスタを含む。ピクセル回路は初期化期間でターンオンされる第１トランジスタ、サンプリングおよびプログラミング期間でターンオンされる第２トランジスタ、および発光期間でターンオンされる第３トランジスタおよび第４トランジスタを含む。ゲート駆動回路は第１トランジスタをターンオンさせるための第１スキャン信号および第２トランジスタをターンオンさせるための第２スキャン信号を提供し、第１スキャン信号および第２スキャン信号は以前のピクセルラインで出力された第１出力信号をスタート信号として利用し、第１スキャン信号と同期されたスタートクロック信号および第２スキャン信号と同期された第１出力クロック信号によって出力される。これにより、ゲート駆動回路の信頼性を確保し、電界発光表示装置のベゼルを減らすことができる。

【0161】

本明細書の他の特徴によると、第１出力ノードを通じて第１スキャン信号が出力され、第２出力ノードを通じて第２スキャン信号が出力され得る。

【0162】

以上、添付された図面を参照して本発明の実施例をさらに詳細に説明したが、本発明は必ずしもこのような実施例に限定されるものではなく、本発明の技術思想を逸脱しない範囲内で多様に変形実施され得る。したがって、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。したがって、以上で記述した実施例はすべての面で例示的なものであり、限定的ではないものと理解されるべきである。本発明の保護範囲は特許請求の範囲によって解釈されるべきであり、それと同等な範囲内にあるすべての技術思想は本発明の権利範囲に含まれるものと解釈されるべきである。

【符号の説明】

【0163】

１００：電界発光表示装置
１１０：表示パネル
１２０：データ駆動回路
１３０：コントローラ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】