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特許7531582ライン切断誘電体からのビア・マスクの選択的成長によるライン端部における頂部ビアの配置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-01
(45)【発行日】2024-08-09
(54)【発明の名称】ライン切断誘電体からのビア・マスクの選択的成長によるライン端部における頂部ビアの配置
(51)【国際特許分類】
H01L 21/3205 20060101AFI20240802BHJP
H01L 21/768 20060101ALI20240802BHJP
【ＦＩ】
H01L21/88 B
【請求項の数】
18
(21)【出願番号】P 2022516759
(86)(22)【出願日】2020-08-14
(65)【公表番号】
(43)【公表日】2022-11-24
(86)【国際出願番号】 IB2020057669
(87)【国際公開番号】W WO2021053421
(87)【国際公開日】2021-03-25
【審査請求日】2023-01-20
(31)【優先権主張番号】16/574,447
(32)【優先日】2019-09-18
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】390009531
【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ
(74)【代理人】
【識別番号】100112690
【弁理士】
【氏名又は名称】太佐 種一
(72)【発明者】
【氏名】ダッタ、アシム
(72)【発明者】
【氏名】デ シルバ、エクミニ
(72)【発明者】
【氏名】メッツラー、ドミニク
(72)【発明者】
【氏名】アーノルド、ジョン
【審査官】宇多川 勉
(56)【参考文献】
【文献】米国特許出願公開第２０１５／０２７９７８５（ＵＳ，Ａ１）
【文献】特表２０１３－５２６０１２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／０３１５６４５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２１／３２０５
Ｈ０１Ｌ ２１／７６８
(57)【特許請求の範囲】
【請求項1】
半導体デバイスを形成するための方法であって、相互接続構造のメタライゼーション層内にライン・フィーチャを形成することであり、
前記ライン・フィーチャがライン・ハード・マスクを含む、前記形成することと、
前記ライン・フィーチャ内にトレンチを形成して、前記ライン・フィーチャのライン端部を露出させることと、
前記トレンチをホスト材料で充填することと、
前記ライン・フィーチャの第１のライン端部の上に成長抑制剤を形成することと、
前記ライン・フィーチャの第２のライン端部の上にビア・マスクを形成することであり、前記ビア・マスクを前記ホスト材料の露出面上に選択的に成長させる、前記形成することと、
前記ビア・マスクによって覆われていない前記ライン・フィーチャの部分をリセスして、前記第２のライン端部に自己整合頂部ビアを画定することと、
を含む、方法。
【請求項2】
前記ビア・マスクを、所定の頂部ビア寸法を目標とするように選択された成長サイクル数を使用して成長させる、請求項１に記載の方法。
【請求項3】
前記成長抑制剤が、前記ビア・マスクが前記第１のライン端部で成長することを防止する、請求項１に記載の方法。
【請求項4】
前記ビア・マスクが前記ホスト材料の表面上に選択的に成長できることを確実にするために、前記ビア・マスクに基づいて前記ホスト材料が選択される、請求項１に記載の方法。
【請求項5】
前記ホスト材料が湿式除去可能な非誘電体材料を含むようにさらに選択される、請求項４に記載の方法。
【請求項6】
前記ホスト材料が窒化チタン、酸化チタン、または窒化タンタルを含む、請求項５に記載の方法。
【請求項7】
前記ライン・ハード・マスクの上にリソグラフィ・マスクを形成することをさらに含み、前記リソグラフィ・マスクが前記第１のライン端部を露出させるようにパターニングされる、請求項１に記載の方法。
【請求項8】
前記成長抑制剤が前記露出させた第１のライン端部上に形成される、請求項７に記載の方法。
【請求項9】
前記成長抑制剤が、前記ライン・ハード・マスクの表面に付着するが、前記ホスト材料の表面には付着せず、前記ホスト材料の表面を露出させたままにする、請求項８に記載の方法。
【請求項10】
前記ビア・マスク、前記ライン・ハード・マスク、および前記ホスト材料を層間誘電体で置き換えることをさらに含む、請求項１に記載の方法。
【請求項11】
前記トレンチを形成することがエッチングを使用して前記ライン・フィーチャの一部を除去することを含む、請求項１に記載の方法。
【請求項12】
前記ライン・フィーチャが金属線を含む、請求項１に記載の方法。
【請求項13】
前記ライン・フィーチャの部分をリセスする前に前記成長抑制剤を除去することをさらに含む、請求項１に記載の方法。
【請求項14】
相互接続構造を形成するための方法であって、メタライゼーション層内にライン・フィーチャを形成することであり、前記ライン・フィーチャが２つ以上のライン端部を含む、前記形成することと、
第１のライン端部と第２のライン端部との間の領域をホスト材料で充填することと、
前記第１のライン端部の上に成長抑制剤を形成することと、
前記ホスト材料の露出面の上にビア・マスクを選択的に成長させることと、
前記ビア・マスクによって覆われていない前記ライン・フィーチャの部分をリセスして、前記第２のライン端部に自己整合頂部ビアを画定することと、
を含む、方法。
【請求項15】
前記成長抑制剤が自己組織化単分子層を含む、請求項１４に記載の方法。
【請求項16】
前記自己組織化単分子層がＣ６～Ｃ－１８炭素鎖を含む、請求項１５に記載の方法。
【請求項17】
前記成長抑制剤が約１～約１０，０００の分子量を有するポリマを含む、請求項１４に記載の方法。
【請求項18】
前記ポリマがヒドロキシルまたはアミン官能基を含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体デバイスの製造方法および結果として得られる構造に関し、より詳細には、ライン切断誘電体からビア・マスクを選択的に成長させることによって相互接続構造のライン端部に自己整合頂部ビアを配置するための製造方法および結果として得られる構造に関する。
【背景技術】
【0002】
超大規模集積回路（ＶＬＳＩ）または超々大規模集積回路（ＵＬＳＩ）を製造するには、半導体チップ内の個々のデバイスを互いに接続する金属配線を含む相互接続構造を精巧に製造する必要がある。典型的には、配線相互接続ネットワークは、導電体として機能する２つのタイプのフィーチャ、すなわち、チップを横切ってある距離を横断するライン・フィーチャと、異なるレベルのラインを接続するビア・フィーチャとから構成される。導電性金属ラインおよびビアは、アルミニウムまたは銅などの導電性材料から作製され、層間誘電体（ＩＬＤ）によって電気的に絶縁される。多層相互接続構造では、メタライゼーション層は、「Ｍ」層（例えば、Ｍ１層、Ｍ２層など）と呼ばれ、「Ｖ」層は、隣接するＭ層間に配置されたビアを示す（例えば、Ｖ１はＭ１層とＭ２層との間にある）。
【0003】
チップ上に設けることができる回路の数を増加させるために、半導体産業は、トランジスタのゲート長およびチップ・サイズを繰り返し縮小してきた。その結果、金属回路を形成する相互接続構造も縮小してきた。集積回路（ＩＣ）のフィーチャ・サイズが減少し続けるにつれて、ビアなどのフィーチャのアスペクト比（すなわち、高さ／深さ対幅の比）が一般に増加し、製造プロセスが複雑になる。導電性相互接続層および高アスペクト比のビアの複雑な構造を、ますます小さくなるウェハ・フットプリント内に製造することは、半導体ＩＣ製造の最もプロセス集約的でコスト敏感な部分の１つである。
【発明の概要】
【0004】
本発明の実施形態は、相互接続構造のライン端部に自己整合頂部ビアを形成する方法を対象とする。本方法の非限定的な例は、相互接続構造のメタライゼーション層内にライン・フィーチャを形成することを含む。ライン・フィーチャは、ライン・ハード・マスクを含むことができる。ライン・フィーチャのライン端部を露出させるために、ライン・フィーチャ内にトレンチが形成される。トレンチは、ホスト材料で充填され、成長抑制剤がライン・フィーチャの第１のライン端部の上に形成される。ビア・マスクがライン・フィーチャの第２のライン端部の上に形成される。ビア・マスクは、ホスト材料の露出面上に選択的に成長させることができる。ビア・マスクによって覆われていないライン・フィーチャの部分をリセスして、第２のライン端部に自己整合頂部ビアを画定する。
【0005】
本発明の実施形態は、相互接続構造のライン端部に自己整合頂部ビアを形成する方法を対象とする。本方法の非限定的な例は、メタライゼーション層内にライン・フィーチャを形成することを含む。ライン・フィーチャは、２つ以上のライン端部を含むことができる。第１のライン端部と第２のライン端部との間の領域がホスト材料で充填され、成長抑制剤が第１のライン端部の上に形成される。ビア・マスクを、ホスト材料の露出面の上に選択的に成長させる。ビア・マスクによって覆われていないライン・フィーチャの部分をリセスして、第２のライン端部に自己整合頂部ビアを画定する。
【0006】
本発明の実施形態は、半導体構造体に関する。半導体デバイスの非限定的な例は、相互接続構造のメタライゼーション層内にライン・フィーチャを含む。複数の自己整合頂部ビアが、ライン・フィーチャのライン端部に形成される。自己整合頂部ビアは、同じ限界寸法を含む。限界寸法は、リソグラフィ変動を受けない。
【0007】
本発明の実施形態は、半導体構造体に関する。半導体デバイスの非限定的な例は、相互接続構造のメタライゼーション層内にライン・フィーチャを含む。ライン・フィーチャは、第１のライン端部および第２のライン端部を含む。トレンチは、ライン・フィーチャの第１のライン端部に隣接する。トレンチは、ホスト材料を含む。第１の頂部ビアは、ライン・フィーチャの第１のライン端部に形成される。第１の頂部ビアは、第１の限界寸法を含む。第２の頂部ビアは、ライン・フィーチャの第２のライン端部に形成される。第２の頂部ビアは、第１の限界寸法を含む。第１の限界寸法は、リソグラフィ変動を受けない。
【0008】
追加の技術的特徴および利点は、本発明の技術によって実現される。本発明の実施形態および態様は、本明細書で詳細に説明され、特許請求される主題の一部とみなされる。より良く理解するために、詳細な説明および図面を参照されたい。
【0009】
本明細書に記載される排他的権利の詳細は、本明細書の最後の特許請求の範囲において特に指摘され、明確に請求される。本発明の実施形態の前述および他の特徴および利点は、添付の図面と併せて以下の詳細な説明から明らかである。
【図面の簡単な説明】
【0010】
【図1】本発明の１つまたは複数の実施形態による処理操作の初期セットの後の半導体構造体の断面図である。
【図2】本発明の１つまたは複数の実施形態による追加の処理操作後の半導体構造体の断面図である。
【図3】本発明の１つまたは複数の実施形態による追加の処理操作後の半導体構造体の断面図である。
【図4】本発明の１つまたは複数の実施形態による追加の処理操作後の半導体構造体の断面図である。
【図5】本発明の１つまたは複数の実施形態による追加の処理操作後の半導体構造体の断面図である。
【図6】本発明の１つまたは複数の実施形態による追加の処理操作後の半導体構造体の断面図である。
【図7】本発明の１つまたは複数の実施形態による追加の処理操作後の半導体構造体の断面図である。
【図8】本発明の１つまたは複数の実施形態による追加の処理操作後の半導体構造体の断面図である。
【図9】本発明の１つまたは複数の実施形態による追加の処理操作後の半導体構造体の断面図である。
【図10】本発明の１つまたは複数の実施形態による追加の処理操作後の半導体構造体の断面図である。
【図11】本発明の１つまたは複数の実施形態による追加の処理操作後の半導体構造体の断面図である。
【図12】本発明の１つまたは複数の実施形態による方法を示す流れ図である。
【図13】本発明の１つまたは複数の実施形態による方法を示す流れ図である。
【発明を実施するための形態】
【0011】
本明細書に示される図は、例示的なものである。本発明の思想から逸脱することなく、本明細書に記載された図または操作に多くの変形形態があり得る。例えば、動作を異なる順序で実行することができ、または動作を追加、削除または修正することができる。
【0012】
本発明の説明される実施形態の添付の図面および以下の詳細な説明において、図に示される様々な要素には、２桁または３桁の参照番号が付せられている。わずかな例外を除いて、各参照番号の最も左の桁は、その要素が最初に示される図に対応する。
【0013】
本発明の例示的な実施形態は、特定のトランジスタ・アーキテクチャに関連して説明されるが、本発明の実施形態は、本明細書で説明される特定のトランジスタ・アーキテクチャまたは材料に限定されないことを予め理解されたい。むしろ、本発明の実施形態は、現在知られているかまたは後に開発される任意の他のタイプのトランジスタ・アーキテクチャまたは材料とともに実装されることが可能である。
【0014】
簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）の製造に関連する従来の技術については、本明細書で詳細に説明する場合もあれば、説明しない場合もある。さらに、本明細書で説明される様々なタスクおよびプロセス・ステップは、本明細書で詳細に説明されない追加のステップまたは機能を有するより包括的な手順またはプロセスに組み込むことができる。特に、半導体デバイスおよび半導体ベースのＩＣの製造における様々なステップはよく知られており、したがって、簡潔にするために、多くの従来のステップは、本明細書では簡潔に言及されるだけであるか、またはよく知られているプロセスの詳細を提供することなく完全に省略される。
【0015】
ここで、本発明の態様により具体的に関連する技術の概要を参照すると、ＩＣは、前工程（ＦＥＯＬ）ステージ、中間工程（ＭＯＬ）ステージ、および後工程（ＢＥＯＬ）ステージを含む一連のステージで製造される。現代のＩＣを製造するためのプロセス・フローは、しばしば、プロセス・フローがＦＥＯＬステージ、ＭＯＬステージ、またはＢＥＯＬステージのいずれに該当するかに基づいて識別される。一般に、ＦＥＯＬステージは、デバイス素子（例えば、トランジスタ、キャパシタ、抵抗器など）が半導体基板／ウエハにパターニングされるところである。ＦＥＯＬステージのプロセスには、ウエハ準備、分離、ゲート・パターニング、ならびにウェル、ソース／ドレイン（Ｓ／Ｄ）領域、拡張接合、シリサイド領域、およびライナの形成が含まれる。ＭＯＬステージには、典型的には、デバイス素子の活性領域（例えば、ゲート、ソース、およびドレイン）に連通可能に結合するコンタクト（例えば、ＣＡ）および他の構造を形成するためのプロセス・フローが含まれる。例えば、ソース／ドレイン領域のシリサイド化、ならびに金属コンタクトの堆積は、ＦＥＯＬステージ中にパターニングされた素子を接続するためにＭＯＬステージ中に行うことができる。ＢＥＯＬステージ中に、これらの論理層および機能層の上に相互接続の層（例えば、メタライゼーション層）が形成されて、ＩＣが完成する。ほとんどのＩＣは、すべての必要な接続を形成するために２層以上のワイヤを必要とし、ＢＥＯＬプロセスにおいて５～１２層程度の層が追加される。様々なＢＥＯＬ層は、１つの層から別の層に結合するビアによって相互接続される。
【0016】
ＩＣ構造の安定化およびＩＣ素子の電気的絶縁の提供を含む様々な機能を実行するために、ＩＣの層全体にわたって絶縁誘電体材料が使用される。例えば、ＩＣのＢＥＯＬ領域内の金属相互接続ワイヤは、ワイヤが他の金属層と短絡するのを防止するために、誘電体層によって分離される。
【0017】
半導体デバイスの継続的なスケーリングは、特により小さいメタライゼーション層を製造する場合に、困難な製造要件をもたらした。これらのスケーリング要求を満たすために、位相シフトおよび光近接効果補正を組み込んだ高度なマスクが使用されてきた。しかしながら、これらの技術は、最終的なデバイスにおいて信頼性の問題につながる可能性がある相互接続構造のフィーチャ間のオーバレイ・エラーを受けやすい。オーバレイ・エラーは、マスクが下にある構造と常に位置がずれてしまうため、リソグラフィ・プロセス中の位置ずれから生じる。オーバレイ・エラーは、リソグラフィ操作をやり直すことによって軽減することができるが、あるレベルのオーバレイ・エラーは不可避であり、メタライゼーション層間のフィーチャの位置ずれをもたらす。
【0018】
高度なメタライゼーション層を製造する際の課題の１つは、ビア限界寸法（ＣＤ）を変化させることなく、ライン端部に均一なビア（いわゆる頂部ビア）を形成することが困難なことである。フィーチャ（相互接続線、コンタクト、ビア、トレンチなど）のＣＤは、形成され得るそのフィーチャの最小の幾何学的寸法を指す（例えば、ビアの場合、ＣＤはビアの幅を指す）。前述したリソグラフィの限界のために、リソグラフィを使用してライン・フィーチャへのビア位置合わせを行う場合、ビアＣＤの均一性は、達成するのが特に困難である。特に、有限のオーバレイ・シフト（位置ずれ）は、ビアをターゲット・ライン端部から離れるように移動させるか、またはライン端部によって切断されるかのいずれかを引き起こす可能性があり、ビアのＣＤ低減をもたらす。オーバレイ・シフトは、ビアごとに正確に同じではないため（それぞれのターゲット・ラインから遠ざかるものもあれば、異なる量だけ切断されるものもある）、ビアＣＤのばらつきは、一般的である。
【0019】
ここで本発明の態様の概要を見ると、本発明の１つまたは複数の実施形態は、ライン切断誘電体からのビア・マスクの選択的成長を活用することによってライン端部に自己整合頂部ビアを配置するための新しい半導体構造体および方法を提供することによって、上述した従来技術の欠点に対処する。
【0020】
本発明の一部の実施形態では、リソグラフィおよびエッチングを使用して、ライン・フィーチャ（金属線およびライン・ハード・マスク）が最初に切断される。次に、後続の選択成長プロセスのために切断部を選択されたホスト材料で充填する。ホスト材料は、非誘電体で、湿式除去可能であるようにさらに選択される（例えば、ＴｉＮまたはＴｉＯｘ）。本明細書で使用される場合、「湿式除去可能」材料とは、湿式エッチングを使用して除去可能な材料を指す。リソグラフィでパターニングされたマスクを使用して、一方または両方のライン端部にビアを有するラインを覆い、マスクによって露出されたラインに成長抑制剤を塗布する。成長抑制剤は、露出した誘電体上に付着（ｇｒａｆｔ）するが、ホスト材料（例えば、金属含有切断充填材料）上には付着せず、ホスト材料の表面を露出させたままにする。露出したホスト材料上に選択的に成長させたビア・マスクを形成する（堆積させる）。
【0021】
ビア・マスクは、特定のビア寸法を目標とするように選択された正確な数の成長サイクルを使用して成長させる金属または誘電体（ホスト材料に応じて、例えば、ＴａＮ、ＴｉＮ、Ｔａ、Ｔｉ、Ｗなど）とすることができる。成長抑制剤は、ビアを必要としないライン端部にビア・マスク材料が成長するのを防止する。成長抑制剤を除去し、ラインをビア・マスクに対して選択的にリセスして（例えば、エッチングして）、１つまたは複数のライン端部に自己整合頂部ビアを形成する。次いで、ビア・マスク、ライン・ハード・マスク、およびホスト材料を除去し、誘電体に置き換える。
【0022】
有利には、このようにビア・マスクの選択成長を使用して形成されたビアは、金属線の一方または両方の端部に自己整合させることができる。他の方法ではビアを予め形成されたライン切断部にリソグラフィで位置合わせすることから生じるビアＣＤ変動が回避される。代わりに、各ライン端部におけるビアＣＤは、ビア・マスクの横方向成長の量によって制御され、この量は、特定のビア寸法を目標とする正確な数の成長サイクルを使用して十分に制御することができる。これにより、頂部ビアの製造精度が大幅に改善され、（従来のリソグラフィを使用しては不可能である）ラインの最端部に頂部ビアを設けることさえ可能になる。換言すれば、本発明は、一定のビア幅（リソグラフィ変動を受けない一定の限界寸法）を有する頂部ビアを提供する。
【0023】
ここで本発明の態様のより詳細な説明を参照すると、図１～図１１は、本発明の１つまたは複数の実施形態による製造操作の初期セットの後の相互接続構造１００の断面図を示す。図１では、既知の製造操作を使用して、図示するように構成および配置された、ライン・フィーチャ１０２、ライン・ハード・マスク１０４、およびトレンチ１０６を含むように相互接続構造１００を形成する。説明を簡単にするために示されていないが、ライン・フィーチャ１０２は、相互接続構造のメタライゼーション層内の多くのラインのうちの１つであり得る。ライン・フィーチャ１０２に関して本明細書に記載されるプロセスを使用して、これらのメタライゼーション層のいずれにも自己整合ビアを作成することができる。
【0024】
本発明の一部の実施形態では、ライン・フィーチャ１０２は、既知のＢＥＯＬプロセスを使用してメタライゼーション層のトレンチ内に形成または堆積させた導電性材料を含む。本発明の一部の実施形態では、ライン・フィーチャ１０２は、トレンチの表面の上方に過充填され（図示せず）、例えば、化学機械平坦化（ＣＭＰ）プロセスを使用して除去することができるオーババーデンを形成する。ライン・フィーチャ１０２は、例えば、金属（例えば、タングステン、チタン、タンタル、ルテニウム、ジルコニウム、コバルト、銅、アルミニウム、白金）、それらの合金（ＡｌＣｕ、ＣｕＭｎ、ＣｕＴｉなど）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、炭化タンタル、炭化チタン、炭化チタン・アルミニウム、ケイ化タングステン、窒化タングステン、ケイ化コバルト、ケイ化ニッケル）、導電性炭素、またはこれらの材料の任意の適切な組合せなどの任意の適切な導電性材料で作製することができる。本発明の一部の実施形態では、ライン・フィーチャ１０２は、ルテニウム・ラインである。ライン・フィーチャ１０２は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタリング、めっき、化学溶液堆積、および無電解めっきを使用して形成または堆積させることができる。
【0025】
本発明の一部の実施形態では、ライン・ハード・マスク１０４は、ライン・フィーチャ１０２の頂面に堆積または形成される。ライン・ハード・マスク１０４は、化学気相堆積（ＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、原子層堆積（ＡＬＤ）、流動性ＣＶＤ、スピン・オン誘電体、物理的気相堆積（ＰＶＤ）、分子線エピタキシ（ＭＢＥ）、化学溶液堆積、スピン・オン誘電体、または他の同様のプロセスなどの任意の適切なプロセスを使用して形成することができる。ライン・ハード・マスク１０４は、例えば、低ｋ誘電体、窒化物、窒化ケイ素、酸化ケイ素、ＳｉＯＮ、ＳｉＣ、ＳｉＯＣＮ、またはＳｉＢＣＮなどの任意の適切な誘電体材料から作製することができる。本発明の一部の実施形態では、ライン・ハード・マスク１０４は、窒化ケイ素または酸化ケイ素のハード・マスクである。本発明の一部の実施形態では、ライン・ハード・マスク１０４は、約１０ｎｍ～約６０ｎｍ、例えば３０ｎｍの厚さに形成されるが、他の厚さも本発明の企図された範囲内である。
【0026】
本発明の一部の実施形態では、ライン・ハード・マスク１０４は、複数のライン・フィーチャ（ライン・フィーチャ１０２を含む）の上に形成される。本発明の一部の実施形態では、ライン・ハード・マスク１０４は、すべてのライン・フィーチャ上に同じ材料で形成される。本発明の一部の実施形態では、偶数および奇数のライン・フィーチャは、ライン・ハード・マスク１０４のための同じまたは異なる材料を含むことができる。例えば、偶数ラインは、ＳｉＮを含むことができ、奇数ラインは、ＳｉＯｘ／ＳｏＧを含むことができ、逆もまた同様である。
【0027】
図１にさらに示すように、リソグラフィ・プロセスを使用してライン・フィーチャ１０２およびライン・ハード・マスク１０４の一部を除去（切断またはパターニング）して、１つまたは複数のトレンチ１０６を形成することができる。本発明の一部の実施形態では、ライン・フィーチャ１０２およびライン・ハード・マスク１０４の一部は、湿式エッチング、乾式エッチング、あるいは、連続的な湿式エッチングまたは乾式エッチングあるいはその両方の組合せを使用して除去される。本発明の一部の実施形態では、ライン・フィーチャ１０２およびライン・ハード・マスク１０４の一部は、反応性イオン・エッチング（ＲＩＥ）を使用して除去される。トレンチ１０６（ライン切断部）の位置決めは、ライン・フィーチャ１０２の１つまたは複数のライン端部を画定する。本明細書で使用される場合、ライン端部とは、切断部（例えば、トレンチ１０６）に直接隣接するライン・フィーチャの部分（側壁）を指す。
【0028】
図２は、本発明の１つまたは複数の実施形態による処理操作後の相互接続構造１００の断面図を示す。本発明の一部の実施形態では、トレンチ１０６は、ホスト材料２０２で充填される。前述したように、ホスト材料は、後続の選択成長プロセス（図６）に適した表面を提供するように選択することができる。
【0029】
本発明の一部の実施形態では、ホスト材料２０２は、非誘電体で、湿式除去可能であるようにさらに選択される。本発明の一部の実施形態では、ホスト材料２０２は、ＴｉＮ、ＴｉＯｘ、ＴａＮなどを含む。本発明の一部の実施形態では、ホスト材料２０２は、ライン・ハード・マスク１０４の表面上に過充填され、例えば、ＣＭＰを使用して除去することができるオーババーデンを形成する。ホスト材料２０２は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、スパッタリング、めっき、化学溶液堆積、および無電解めっきを使用して、トレンチ１０６内に形成または堆積させることができる。
【0030】
図３は、本発明の１つまたは複数の実施形態による処理操作後の相互接続構造１００の断面図を示す。本発明の一部の実施形態では、リソグラフィでパターニングされたマスク３０２が、ライン・ハード・マスク１０４の上に形成される。本発明の一部の実施形態では、リソグラフィでパターニングされたマスク３０２は、ビアが望まれるライン端部付近のライン・フィーチャ１０２の部分のみを覆うようにパターニングされる。
【0031】
図４は、本発明の１つまたは複数の実施形態による処理操作後の相互接続構造１００の断面図を示す。本発明の一部の実施形態では、成長抑制剤４０２が、リソグラフィでパターニングされたマスク３０２によって露出されたライン・ハード・マスク１０４の部分上に形成される。本発明の一部の実施形態では、成長抑制剤材料は、成長抑制剤４０２が、露出した誘電体上にのみ形成されるように選択される。換言すれば、成長抑制剤４０２は、ライン・ハード・マスク１０４の露出部分上に選択的に形成することができる。本発明の一部の実施形態では、ホスト材料２０２は、非誘電体材料であり、成長抑制剤４０２は、ホスト材料２０２の表面を露出させたままにする。
【0032】
本発明の一部の実施形態では、成長抑制剤４０２は、スピン・コーティング・プロセス中にライン・ハード・マスク１０４の表面上に付着する。金属表面に結合しないが、誘電体上に堆積させることができる材料の例としては、自己組織化単分子層（例えば、炭素鎖Ｃ６～Ｃ－１８）またはヒドロキシルもしくはアミン官能基で設計されたポリマ・ブラシ材料（１～１０ｋの分子量を有する）が挙げられる。
【0033】
図５は、本発明の１つまたは複数の実施形態による処理操作後の相互接続構造１００の断面図を示す。本発明の一部の実施形態では、リソグラフィでパターニングされたマスク３０２を除去して、ライン・ハード・マスク１０４の表面を露出させる。
【0034】
本発明の一部の実施形態では、リソグラフィでパターニングされたマスク３０２は、湿式エッチング、乾式エッチング、連続的な湿式エッチングまたは乾式エッチングあるいはその両方の組合せ、またはリソグラフィ剥離プロセスを使用して除去される。本発明の一部の実施形態では、リソグラフィでパターニングされたマスク３０２は、成長抑制剤４０２、ライン・ハード・マスク１０４、またはホスト材料２０２、あるいはその組合せに対して選択的に除去される。
【0035】
図６は、本発明の１つまたは複数の実施形態による処理操作後の相互接続構造１００の断面図を示す。本発明の一部の実施形態では、ビア・マスク６０２がホスト材料２０２の露出面上に形成（堆積）される。本発明の一部の実施形態では、ビア・マスク６０２は、特定のビア寸法を目標とするように選択された正確な数の成長サイクルを使用して成長させる金属または誘電体材料とすることができる。
【0036】
本発明の一部の実施形態では、ビア・マスク６０２は、成長抑制剤４０２上で成長しない材料を含むことができる。本発明の一部の実施形態では、ビア・マスク６０２は、ビア・マスク６０２がホスト材料２０２上で成長するが、成長抑制剤４０２上では成長しないように選択された材料を含むことができる。そのような材料としては、ホスト材料２０２に応じて、ＴａＮ、ＴｉＮ、Ｔａ、Ｔｉ、Ｗなどを挙げることができる。このようにして、成長抑制剤４０２は、ビアを必要としないライン端部にビア・マスク６０２が形成されるのを防止する。
【0037】
図７は、本発明の１つまたは複数の実施形態による処理操作後の相互接続構造１００の断面図を示す。本発明の一部の実施形態では、成長抑制剤４０２を除去して、ライン・ハード・マスク１０４の表面を露出させる。
【0038】
本発明の一部の実施形態では、成長抑制剤４０２は、湿式エッチング、乾式エッチング、連続的な湿式エッチングまたは乾式エッチングまたはその両方の組合せ、剥離プロセス、あるいは灰化プロセスを使用して除去される。本発明の一部の実施形態では、成長抑制剤４０２は、ビア・マスク６０２、ライン・ハード・マスク１０４、またはホスト材料２０２、あるいはその組合せに対して選択的に除去される。本発明の一部の実施形態では、成長抑制剤４０２は、Ｏ２／Ｎ２－Ｈ２灰を使用して選択的に除去される。
【0039】
図８は、本発明の１つまたは複数の実施形態による処理操作後の相互接続構造１００の断面図を示す。本発明の一部の実施形態では、ビア・マスク６０２によって覆われていないライン・フィーチャ１０２およびライン・ハード・マスク１０４の部分をリセスして、ビア・マスク６０２が形成されたライン端部（すなわち、図５および図６に関して説明したように成長抑制剤４０２によってブロックされていないライン端部）に１つまたは複数の自己整合頂部ビア８０２を形成する。
【0040】
有利には、頂部ビア８０２は、ライン・フィーチャ１０２の表面をビア・マスク６０２に対して選択的にリセスすることによって形成される。その結果、任意の高いアスペクト比（高さ対幅、すなわちＨ／Ｗとして定義される）の頂部ビアを、限界寸法変動を引き起こすことなくライン端部に形成することができる。アスペクト比は、ほぼ０（非常に広いビア）から５またはさらには１０以上（非常に高いビアから比較的小さい幅を有する極めて高いビアまで）の範囲に及ぶことができる。
【0041】
図９は、本発明の１つまたは複数の実施形態による処理操作後の相互接続構造１００の断面図を示す。本発明の一部の実施形態では、ビア・マスク６０２を除去して、ライン・ハード・マスク１０４の表面およびホスト材料２０２の表面を露出させる。本発明の一部の実施形態では、ビア・マスク６０２は、湿式エッチング、乾式エッチング、連続的な湿式エッチングまたは乾式エッチングあるいはその両方の組合せ、剥離プロセス、あるいは灰化プロセスを使用して除去される。本発明の一部の実施形態では、ビア・マスク６０２は、ライン・ハード・マスク１０４、ライン・フィーチャ１０２、またはホスト材料２０２、あるいはその組合せに対して選択的に除去される。
【0042】
図１０は、本発明の１つまたは複数の実施形態による処理操作後の相互接続構造１００の断面図を示す。本発明の一部の実施形態では、ライン・ハード・マスク１０４を除去して、頂部ビア８０２の表面を露出させる。本発明の一部の実施形態では、ライン・ハード・マスク１０４は、湿式エッチング、乾式エッチング、連続的な湿式エッチングまたは乾式エッチングあるいはその両方の組合せを使用して除去される。本発明の一部の実施形態では、ライン・ハード・マスク１０４は、ライン・フィーチャ１０２に対して選択的に除去される。
【0043】
本発明の一部の実施形態では、ホスト材料２０２は、相互接続構造１００に残る。しかしながら、図１０に示すように、本発明の一部の実施形態では、ホスト材料２０２は、最終製品と適合性がなく、任意選択で除去される。本発明の一部の実施形態では、ホスト材料２０２は、湿式エッチング、乾式エッチング、連続的な湿式エッチングまたは乾式エッチングあるいはその両方の組合せ、剥離プロセス、あるいは灰化プロセスを使用して除去される。本発明の一部の実施形態では、ホスト材料２０２は、ライン・フィーチャ１０２に対して選択的に除去される。
【0044】
図１１は、本発明の１つまたは複数の実施形態による処理操作後の相互接続構造１００の断面図を示す。本発明の一部の実施形態では、相互接続構造１００の上に層間誘電体１１０２を形成することができる。層間誘電体１１０２は、相互接続構造１００のラインおよびビアのための分離構造として働く。層間誘電体１１０２は、例えば、低ｋ誘電体（二酸化ケイ素に対して小さい、すなわち約３．９未満の誘電率を有する材料）、超低ｋ誘電体（３未満の誘電率を有する材料）、多孔質シリケート、炭素ドープ酸化物、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、炭化ケイ素（ＳｉＣ）、または他の誘電体材料などの任意の適切な誘電体材料から作製することができる。例えば、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、流動性ＣＶＤ、スピン・オン誘電体、またはＰＶＤなどの、層間誘電体１１０２を形成する任意の既知の方法を利用することができる。本発明の一部の実施形態では、層間誘電体１１０２は、頂部ビア８０２の頂面の上方に形成され、次いで、例えば、ＣＭＰを使用して頂部ビア８０２の表面まで平坦化される。
【0045】
図１２は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図１２００を示す。ブロック１２０２に示すように、相互接続構造のメタライゼーション層内にライン・フィーチャを形成する。本発明の一部の実施形態では、ライン・フィーチャは、ライン・ハード・マスクを含む。本発明の一部の実施形態では、ライン・フィーチャは、金属線を含む。
【0046】
ブロック１２０４において、ライン・フィーチャのライン端部を露出させるために、ライン・フィーチャ内にトレンチが形成される。本発明の一部の実施形態では、トレンチを形成することは、エッチングを使用してライン・フィーチャの一部分を除去することを含む。
【0047】
ブロック１２０６において、トレンチがホスト材料で充填される。本発明の一部の実施形態では、ビア・マスクがホスト材料の表面上に選択的に成長できることを確実にするために、ビア・マスクに基づいてホスト材料が選択される（ブロック１２１０）。本発明の一部の実施形態では、ホスト材料は、湿式除去可能な非誘電体材料を含むようにさらに選択される。本発明の一部の実施形態では、ホスト材料は、窒化チタンまたは酸化チタンを含む。
【0048】
ブロック１２０８において、成長抑制剤がライン・フィーチャの第１のライン端部の上に形成される。本発明の一部の実施形態では、成長抑制剤は、ビア・マスクが第１のライン端部に成長するのを防止する。
【0049】
ブロック１２１０において、ビア・マスクがライン・フィーチャの第２のライン端部の上に形成される。本発明の一部の実施形態では、ビア・マスクを、ホスト材料の露出面上に選択的に成長させる。本発明の一部の実施形態では、ビア・マスクを、所定の頂部ビア寸法を目標とするように選択された多数の成長サイクルを使用して成長させる。
【0050】
ブロック１２１２において、ビア・マスクによって覆われていないライン・フィーチャの部分をリセスして、第２のライン端部に自己整合頂部ビアを画定する。本発明の一部の実施形態では、ライン・フィーチャは、頂部ビアの側壁が第２のライン端部の側壁と同一平面上にあるようにリセスされる。本発明の一部の実施形態では、複数の頂部ビアが、ライン・フィーチャのそれぞれの複数のライン端部上に形成される。本発明の一部の実施形態では、頂部ビアのそれぞれは、それぞれのライン端部と同一平面上にある側壁を含む。本発明の一部の実施形態では、頂部ビアのうちの１つまたは複数は、それらの平面のうちの３つが同一平面上にあるように、それらのそれぞれのライン端部の上に位置する。換言すれば、２つの対向する側壁および頂部ビアの端部壁に対応する表面は、ライン端部の対向する側壁および端部壁と同一平面上にあり得る。
【0051】
本方法は、ライン・ハード・マスクの上にリソグラフィ・マスクを形成することをさらに含むことができる。リソグラフィ・マスクは、第１のライン端部を露出させるようにパターニングすることができる。本発明の一部の実施形態では、成長抑制剤は、露出した第１のライン端部上に形成される。本発明の一部の実施形態では、成長抑制剤は、ライン・ハード・マスクの表面に付着するが、ホスト材料の表面には付着せず、ホスト材料の表面を露出させたままにする。
【0052】
本発明の一部の実施形態では、ビア・マスク、ライン・ハード・マスク、およびホスト材料は、層間誘電体で置き換えられる。本発明の一部の実施形態では、成長抑制剤は、ライン・フィーチャの部分をリセスする前に除去される。
【0053】
図１３は、本発明の１つまたは複数の実施形態による半導体デバイスを形成するための方法を示す流れ図１３００を示す。ブロック１３０２に示すように、ライン・フィーチャがメタライゼーション層内に形成される。本発明の一部の実施形態では、ライン・フィーチャは、２つ以上のライン端部を含む。ブロック１３０４において、第１のライン端部と第２のライン端部との間の領域がホスト材料で充填される。
【0054】
ブロック１３０６において、成長抑制剤が第１のライン端部の上に形成される。本発明の一部の実施形態では、成長抑制剤は自己組織化単分子層を含む。本発明の一部の実施形態では、自己組織化単分子層は、Ｃ６～Ｃ－１８炭素鎖を含む。本発明の一部の実施形態では、成長抑制剤は、約１～約１０，０００の分子量を有するポリマを含む。本発明の一部の実施形態では、ポリマは、ヒドロキシルまたはアミン官能基を含む。
【0055】
ブロック１３０８において、ホスト材料の露出面の上にビア・マスクを選択的に成長させる。ブロック１３１０において、ビア・マスクによって覆われていないライン・フィーチャの部分をリセスして、第２のライン端部に自己整合頂部ビアを画定する。
【0056】
本明細書に記載の方法および結果として得られる構造は、ＩＣチップの製造に使用することができる。結果として得られるＩＣチップは、生ウエハの形態で（すなわち、複数のパッケージ化されていないチップを有する単一のウエハとして）、ベア・ダイとして、またはパッケージ化された形態で、製造業者によって配布され得る。後者の場合、チップは、シングル・チップ・パッケージ（マザーボードまたは他のより高レベルのキャリアに固定されたリードを有するプラスチック・キャリアなど）またはマルチチップ・パッケージ（表面相互接続または埋め込み相互接続のいずれかまたは両方を有するセラミック・キャリアなど）に実装される。いずれの場合も、チップは、（ａ）マザーボードなどの中間製品もしくは（ｂ）最終製品のいずれかの一部として、他のチップ、ディスクリート回路素子、または他の信号処理デバイス、あるいはその組合せと一体化される。最終製品は、玩具および他のローエンドアプリケーションから、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する高度なコンピュータ製品に及ぶＩＣチップを含む任意の製品であり得る。
【0057】
本発明の様々な実施形態が、関連する図面を参照して本明細書に記載されている。本発明の範囲から逸脱することなく、代替の実施形態を考案することができる。様々な接続および位置関係（例えば、の上、の下、隣接するなど）が、以下の説明および図面において要素間に記載されるが、当業者は、本明細書で説明される位置関係の多くが、たとえ向きが変わったとしても説明される機能が維持される場合は向きに依存しないことを認識するであろう。これらの接続または位置関係あるいはその両方は、別段の指定がない限り、直接的または間接的であり得て、本発明は、この点において限定することは意図されていない。同様に、「結合された」という用語およびその変形は、２つの要素間に通信経路を有することを説明しており、それらの間に介在する要素／接続がない要素間の直接接続を意味するものではない。これらの変形形態はすべて、本明細書の一部とみなされる。したがって、エンティティの結合は、直接的または間接的な結合のいずれかを指すことができ、エンティティ間の位置関係は、直接的または間接的な位置関係であり得る。間接的な位置関係の例として、本明細書における層「Ｂ」の上に層「Ａ」を形成することへの言及は、層「Ａ」および層「Ｂ」の関連する特性および機能性が中間層によって実質的に変化しない限り、１つまたは複数の中間層（例えば、層「Ｃ」）が層「Ａ」と層「Ｂ」との間にある状況を含む。
【0058】
以下の定義および略語は、特許請求の範囲および明細書の解釈のために使用される。本明細書で使用される場合、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｓ）」、「有している（ｈａｖｉｎｇ）」、「含有する（ｃｏｎｔａｉｎｓ）」もしくは「含有している（ｃｏｎｔａｉｎｉｎｇ）」またはそれらの任意の他の変形は、非排他的な包含をカバーすることが意図される。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品、または装置は、必ずしもこれらの要素のみに限定されず、明示的に列挙されていない、またはそのような組成物、混合物、プロセス、方法、物品、もしくは装置に固有の他の要素を含むことができる。
【0059】
さらに、「例示的」という用語は、本明細書では、「例、事例、または例示として働くこと」を意味するために使用される。「例示的」として本明細書に記載される任意の実施形態または設計は、必ずしも、他の実施形態または設計よりも好ましいまたは有利であると解釈されるべきではない。「少なくとも１つ」および「１つまたは複数」という用語は、１以上の任意の整数、すなわち１、２、３、４などを含むと理解される。「複数」という用語は、２以上の任意の整数、すなわち、２、３、４、５などを含むと理解される。「接続」という用語は、間接的な「接続」および直接的な「接続」を含むことができる。
【0060】
本明細書における「一実施形態」、「実施形態」、「例示的な実施形態」などへの言及は、記載される実施形態が特定の特徴、構造、または特性を含むことができるが、すべての実施形態が特定の特徴、構造、または特性を含んでも含まなくてもよいことを示す。さらに、そのような語句は、必ずしも同じ実施形態を指すものではない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性に影響を与えることは当業者の知識の範囲内であることが提示される。
【0061】
以下の説明の目的のために、用語「上」、「下」、「右」、「左」、「垂直」、「水平」、「頂部」、「底部」、およびそれらの派生語は、図面において配向されているような、説明される構造および方法に関連するものとする。「上にある（ｏｖｅｒｌｙｉｎｇ）」、「の上に（ａｔｏｐ）」、「上に（ｏｎｔｏｐ）」、「上に位置する（ｐｏｓｉｔｉｏｎｅｄ ｏｎ）」または「の上に位置する（ｐｏｓｉｔｉｏｎｅｄ ａｔｏｐ）」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在し、界面構造などの介在要素が第１の要素と第２の要素との間に存在し得ることを意味する。「直接接触」という用語は、第１の構造などの第１の要素と、第２の構造などの第２の要素とが、２つの要素の界面において中間の導電層、絶縁層または半導体層なしに接続されることを意味する。
【0062】
空間的に相対的な用語、例えば、「真下」、「下方」、「下側」、「上方」、「上側」などは、本明細書では、説明を容易にするために、図に示されるような１つの要素または特徴の別の要素または特徴に対する関係を説明するために使用される。空間的に相対的な用語は、図に示される向きに加えて、使用または動作中のデバイスの異なる向きを包含することが意図されていることが理解されるであろう。例えば、図中のデバイスがひっくり返された場合、他の要素または特徴の「下方」または「真下」として記載される要素は、他の要素または特徴の「上方」に配向される。したがって、「下方」という用語は、上方および下方の両方の向きを包含することができる。デバイスは、その他の方法で配向させる（例えば、９０度または他の配向で回転させる）ことができ、本明細書で使用される空間的に相対的な記述子は、それに応じて解釈されるべきである。
【0063】
用語「約」、「実質的に」、「およそ」およびそれらの変形は、本出願の出願時に利用可能な装置に基づく特定の量の測定に関連する誤差の程度を含むことが意図されている。例えば、「約」は、所与の値の±８％または５％または２％の範囲を含むことができる。
【0064】
例えば、「第２の要素に対して選択的な第１の要素」などの「に対して選択的な」という語句は、第１の要素がエッチングされ得て、第２の要素がエッチ・ストップとして作用し得ることを意味する。
【0065】
用語「共形の」（例えば、共形層または共形堆積）は、層の厚さがすべての表面上で実質的に同じであること、または厚さ変動が層の公称厚さの１５％未満であることを意味する。
【0066】
「エピタキシャル成長または堆積あるいはその両方」および「エピタキシャルに形成されたまたは成長させたあるいはその両方」という用語は、ある半導体材料（結晶材料）の別の半導体材料（結晶材料）の堆積表面上での成長を意味し、成長させる半導体材料（結晶オーバレイヤ）は、堆積表面の半導体材料（シード材料）と実質的に同じ結晶特性を有する。エピタキシャル堆積プロセスでは、ソースガスによって提供される化学反応物を制御することができ、システム・パラメータを設定することができ、その結果、堆積原子が堆積表面の原子の結晶配列に配向するように、表面上を動き回るのに十分なエネルギーで堆積原子が半導体基板の堆積表面に到達する。エピタキシャル成長半導体材料は、エピタキシャル成長材料が形成される堆積表面と実質的に同じ結晶特性を有することができる。例えば、{１００}配向した結晶表面上に堆積させたエピタキシャル成長半導体材料は、{１００}配向をとることができる。本発明の一部の実施形態では、エピタキシャル成長または堆積プロセスあるいはその両方は、半導体表面上での形成に対して選択的であり得て、二酸化ケイ素または窒化ケイ素の表面などの露出面上に材料を堆積させることもあれば、させないこともある。
【0067】
本明細書で先に述べたように、簡潔にするために、半導体デバイスおよび集積回路（ＩＣ）の製造に関する従来の技術は、本明細書で詳細に説明することもあれば、説明しないこともある。しかしながら、背景として、本発明の１つまたは複数の実施形態を実施する際に利用することができる半導体デバイス製造プロセスのより一般的な説明をここで提供する。本発明の１つまたは複数の実施形態を実施する際に使用される特定の製造操作は、個々に知ることができるが、本発明の説明された操作の組合せまたは結果として得られる構造あるいはその両方は、独特である。したがって、本発明による半導体デバイスの製造に関連して説明される操作の独特の組合せは、半導体（例えば、シリコン）基板上で行われる様々な個々に知られている物理的および化学的プロセスを利用し、それらの一部は、すぐ後の段落に記載されている。
【0068】
一般に、ＩＣにパッケージングされるマイクロチップを形成するために使用される様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜堆積、除去／エッチング、半導体ドーピング、およびパターニング／リソグラフィに分類される。堆積は、ウエハ上に材料を成長させ、コーティングし、または他の方法で転写させる任意のプロセスである。利用可能な技術としては、とりわけ、物理的気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、およびより最近では原子層堆積（ＡＬＤ）が挙げられる。除去／エッチングは、ウエハから材料を除去する任意のプロセスである。例としては、エッチング・プロセス（湿式または乾式のいずれか）、化学機械平坦化（ＣＭＰ）などが挙げられる。例えば、反応性イオン・エッチング（ＲＩＥ）は、化学的反応性プラズマを使用して、露出した表面から材料の一部を除去するイオンの衝撃に材料を曝すことによって、マスクされたパターンの半導体材料などの材料を除去する乾式エッチングの一種である。プラズマは、典型的には低圧（真空）下で電磁場によって生成される。半導体ドーピングは、一般に拡散またはイオン注入あるいはその両方によって、例えばトランジスタのソースおよびドレインをドーピングすることによる電気的特性の変更である。これらのドーピング・プロセスに続いて、炉アニールまたは急速熱アニール（ＲＴＡ）が行われる。アニーリングは、注入されたドーパントを活性化させる働きをする。導体（例えば、ポリシリコン、アルミニウム、銅など）および絶縁体（例えば、様々な形態の二酸化ケイ素、窒化ケイ素など）の両方の膜を使用して、トランジスタおよびそれらの構成要素を接続および分離する。半導体基板の様々な領域を選択的にドーピングすることにより、電圧の印加によって基板の導電性を変化させることができる。これらの様々な構成要素の構造を作成することによって、何百万ものトランジスタを構築し、一緒に配線して、現代のマイクロ電子デバイスの複雑な回路を形成することができる。半導体リソグラフィとは、半導体基板上に３次元レリーフ像またはパターンを形成し、その後そのパターンを基板に転写することである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる感光性ポリマによって形成される。トランジスタを構成する複雑な構造と、回路の何百万ものトランジスタを接続する多数のワイヤとを構築するために、リソグラフィおよびエッチング・パターン転写ステップが複数回繰り返される。ウエハ上に印刷される各パターンは、前もって形成されたパターンに位置合わせされ、導体、絶縁体および選択的にドープされた領域が徐々に構築されて、最終的なデバイスが形成される。
【0069】
図中の流れ図およびブロック図は、本発明の様々な実施形態による製造方法または操作方法あるいはその両方の可能な実施態様を示す。本方法の様々な機能／操作は、ブロックによって流れ図に表されている。一部の代替の実施態様では、ブロックに記された機能は、図に記された順序とは異なる順序で行うことができる。例えば、連続して示される２つのブロックは、実際には、実質的に同時に実行することができ、またはブロックは、関与する機能に応じて、時には逆の順序で実行することができる。
【0070】
本発明の様々な実施形態の説明は、例示の目的で提示されているが、網羅的であること、または説明される実施形態に限定されることは意図されていない。説明される実施形態の範囲および思想から逸脱することなく、多くの修正および変形が、当業者には明らかになるであろう。本明細書で使用される用語は、実施形態の原理、実際の用途、または市場で見出される技術に対する技術的改善を最もよく説明するために、または他の当業者が本明細書で説明される実施形態を理解することを可能にするために選択された。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】