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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-02
(45)【発行日】2024-08-13
(54)【発明の名称】柱状半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240805BHJP
H01L 29/78 20060101ALI20240805BHJP
H01L 21/8238 20060101ALI20240805BHJP
H01L 27/092 20060101ALI20240805BHJP
【ＦＩ】
H01L29/78 301Y
H01L27/092 G
【請求項の数】
10
(21)【出願番号】P 2022504844
(86)(22)【出願日】2020-03-04
(86)【国際出願番号】 JP2020009179
(87)【国際公開番号】W WO2021176600
(87)【国際公開日】2021-09-10
【審査請求日】2022-10-24
【前置審査】
(73)【特許権者】
【識別番号】311014428
【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100141553
【弁理士】
【氏名又は名称】鈴木 信彦
(72)【発明者】
【氏名】原田 望
【審査官】西村 治郎
(56)【参考文献】
【文献】国際公開第２０１５／０１９４４４（ＷＯ，Ａ１）
【文献】国際公開第２０１５／１３２８５１（ＷＯ，Ａ１）
【文献】特開２０１２－０３３６３１（ＪＰ，Ａ）
【文献】国際公開第２００９／０９６４７０（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２７／０９２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２３８
(57)【特許請求の範囲】
【請求項1】
基板上に、その頂部上に第１の材料層を有した第１の半導体柱を形成する工程と、前記第１の材料層と、前記第１の半導体柱の頂部と、の側面を囲んで、平面視において第２の材料層を形成する工程と、
前記第２の材料層の外周部に第３の材料層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、を除去して、前記第１の半導体柱の頂部を囲んだ第１の凹部を形成する工程と、
前記第１の凹部内に、前記第１の凹部側面に接し、且つ上面位置が前記第１の凹部の上面位置より下にある単層または複数層の第１の半導体層を形成する工程と、
前記第１の半導体層上に、その上面位置が、前記第３の材料層の上面位置となる第４の材料層を形成する工程と、
前記第３の材料層を除去する工程と、
露出した前記第１の半導体層の表層を酸化して、第１の酸化層を形成する工程と、
前記第４の材料層と、前記第１の酸化層とをマスクにして、前記第１の半導体柱を囲んだ単層または複数層よりなる導体層をエッチングして第１のゲート導体層を形成する工程と、を有し、
前記第１の半導体層は、ソースまたはドレインとなり、前記第１の半導体柱と、前記第１のゲート導体層との間に、第１のゲート絶縁層を有する、
ことを特徴とする柱状半導体装置の製造方法。
【請求項2】
前記第１の半導体層の少なくとも表層は、前記第１の半導体柱より酸化速度が大きい材料である、ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項3】
前記第１の半導体層は、外側より第２の半導体層と、第３の半導体層よりなり、前記第２の半導体層は、前記第１の半導体柱より酸化速度が大きい材料であり、
少なくとも前記第３の半導体層は、ドナーまたはアクセプタ不純物を含んでいる、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項4】
前記第１の半導体柱を囲んでダミーゲート材料層を形成する工程と、前記ダミーゲート材料層の上部に前記第２の材料層、前記第３の材料層を形成する工程と、前記第１の材料層、前記第２の材料層を除去して前記第１の凹部を形成し、そして、前記第１の半導体層、前記第４の材料層を形成した後に、前記ダミーゲート材料層を除去する工程と、
露出した前記第１の半導体層の表層に前記第１の酸化層を形成し、同時に露出した前記第１の半導体柱の表層に第２の酸化層を形成する工程と、
前記第１の半導体柱を囲んだ前記第１のゲート絶縁層と、前記導体層を形成する工程と、
前記第４の材料層と、前記第１の酸化層とをマスクにして、前記第１の半導体柱を囲んだ前記導体層をエッチングして前記第１のゲート導体層を形成する工程と、を有する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項5】
前記第２の材料層を形成する前に、前記ダミーゲート材料層の上に、第１の絶縁層を形成する工程と、前記第４の材料層と、前記第１の酸化層とをマスクにして、前記第１の半導体柱を囲んだ前記第１の絶縁層と、前記導体層をエッチングして前記第１のゲート導体層を形成する工程と、を有する、
ことを特徴とする請求項４に記載の柱状半導体装置の製造方法。
【請求項6】
前記第１の材料層と、前記第１の半導体柱の頂部を露出させ、その下部の半導体柱側面を囲んで前記第１のゲート絶縁層と、前記導体層と、を形成する工程と、前記導体層の上に、第２の絶縁層を形成する工程と、
前記第２の絶縁層の上に、前記第２の材料層を形成する工程と、を有する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項7】
前記第２の絶縁層を形成した後に、前記第１の半導体層と、前記第４の材料層と、を形成する工程と、前記第１の半導体層の側面を酸化して、前記第１の酸化層を形成する工程と、
前記第４の材料層と、前記第１の酸化層と、をマスクにして、前記第２の絶縁層と、前記導体層と、をエッチングして、前記第１のゲート導体層を形成する工程と、を有する、
ことを特徴とする請求項６に記載の柱状半導体装置の製造方法。
【請求項8】
前記第４の材料層の上に、平面視において、前記第４の材料層に、少なくとも一部が重なった第１のマスク材料層を形成する工程と、前記第１の酸化層、前記第４の材料層、前記第１のマスク材料層をマスクにして、前記導体層をエッチングして、前記第１のゲート導体層を形成する工程と、を有する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項9】
前記第１の半導体柱に隣接して、第２の半導体柱を形成する工程と、前記第１の凹部を形成した、同じ工程により、前記第２の半導体柱の頂部を囲んで第２の凹部を形成する工程と、
前記第２の凹部内に、前記第１の半導体層を形成した、同じ工程により、前記第２の半導体柱の頂部を覆って、第４の半導体層と、前記第４の半導体層上に、その上面位置が、前記第４の材料層の上面位置となる第５の材料層を形成する工程と、
前記第１の半導体層を酸化して前記第１の酸化層を形成すると、同時に前記第４の半導体層を酸化して第３の酸化層を形成する工程と、
前記第１の酸化層、前記第４の材料層、前記第５の材料層、前記第３の酸化層をマスクに、前記導体層をエッチングして、前記第１のゲート導体層を形成する工程と、を有する、
ことを特徴とする請求項１に記載の柱状半導体装置の製造方法。
【請求項10】
前記第４の材料層と、前記第５の材料層と、の上に、平面視において、前記第４の材料層と、前記第５の材料層に、少なくとも一部が重なった第２のマスク材料層を形成する工程と、前記第１の酸化層、前記第４の材料層、前記第３の酸化層、前記第５の材料層、前記第２のマスク材料層をマスクにして、前記導体層をエッチングして、前記第１のゲート導体層を形成する工程と、を有する、
ことを特徴とする請求項９に記載の柱状半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、柱状半導体装置、特にＳＧＴ（Surrounding Gate Transistor）を有する柱状半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、ＳＧＴを有する半導体装置の更なる高密度化と高性能化が求められている。
【0003】
プレナー型ＭＯＳトランジスタでは、Ｐ、ＮチャネルＭＯＳトランジスタのチャネルは、ソース、ドレイン間の半導体基板の表面に沿う水平方向に形成されている。これに対し、ＳＧＴのチャネルは、半導体基板表面に対して垂直方向に形成されている（例えば、特許文献１、非特許文献１を参照）。
【0004】
図５に、ＮチャネルＳＧＴの構造模式図を示す。Ｐ型又はｉ型（真性型）のＳｉ柱１１５（以下、シリコン半導体柱を「Ｓｉ柱」と称す。）の上下の位置に、一方がソースとして機能するときに、他方がドレインとして機能するＮ+領域１１６ａ、１１６ｂが形成されている。ソース、ドレインＮ+領域１１６ａ、１１６ｂの間のＳｉ柱１１５がチャネル領域１１７となる。このチャネル領域１１７を囲むようにゲート絶縁層１１８が形成され、ゲート絶縁層１１８を囲むようにゲート導体層１１９が形成されている。ＳＧＴでは、ソース、ドレインＮ+領域１１６ａ、１１６ｂ、チャネル領域１１７、ゲート絶縁層１１８、ゲート導体層１１９が、単一のＳｉ柱１１５に形成されている。このため、ＳＧＴの表面の占有面積は、見かけ上、プレナー型ＭＯＳトランジスタの単一のソース又はドレインＮ+領域の占有面積に相当するものになる。そのため、ＳＧＴを有する回路チップでは、プレナー型ＭＯＳトランジスタを有する回路チップと比較して、更なるチップサイズの縮小化を実現することが可能である。
【0005】
図６に、ＳＧＴを用いたＣＭＯＳインバータ回路の断面図を示す（例えば、特許文献２、図３８（ｂ）を参照）。このＣＭＯＳインバータ回路では、絶縁層基板１２０上にｉ層１２１（「ｉ層」は、真性型Ｓｉ層を示す。）が形成され、このｉ層１２１上にＰチャネルＳＧＴのためのＳｉ柱ＳＰ１とＮチャネルＳＧＴのためのＳｉ柱ＳＰ２とが形成されている。ＰチャネルＳＧＴのドレインＰ+領域１２２が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ１の下部を囲むように形成されている。また、ＮチャネルＳＧＴのドレインＮ+領域１２３が、ｉ層１２１と同層に、かつ、平面視においてＳｉ柱ＳＰ２の下部を囲むように形成されている。ＰチャネルＳＧＴのソースＰ+領域１２４がＳｉ柱ＳＰ１の頂部に形成され、ＮチャネルＳＧＴのソースＮ+領域１２５がＳｉ柱ＳＰ２の頂部に形成されている。Ｓｉ柱ＳＰ１、ＳＰ２を囲み、ドレインＰ+領域１２２及びドレインＮ+領域１２３の上表面上に延びるように、ゲート絶縁層１２６ａ、１２６ｂが形成され、ゲート絶縁層１２６ａ、１２６ｂを囲むように、ＰチャネルＳＧＴのゲート導体層１２７ａと、ＮチャネルＳＧＴのゲート導体層１２７ｂと、が形成されている。これらゲート導体層１２７ａ、１２７ｂを囲むように、絶縁層であるサイドウォール窒化膜１２８ａ、１２８ｂが形成されている。これと同様に、Ｓｉ柱ＳＰ１、ＳＰ２の頂部のＰ+領域、Ｎ+領域をそれぞれ囲むように、絶縁層であるサイドウォール窒化膜１２８ｃ、１２８ｄが形成されている。ＰチャネルＳＧＴのドレインＰ+領域１２２とＮチャネルＳＧＴのドレインＮ+領域１２３とはシリサイド層１２９ｂを介して接続されている。ＰチャネルＳＧＴのソースＰ+領域１２４上にシリサイド層１２９ａが形成され、ＮチャネルＳＧＴのソースＮ+領域１２５上にシリサイド層１２９ｃが形成されている。さらに、ゲート導体層１２７ａ、１２７ｂの頂部にシリサイド層１２９ｄ、１２９ｅが形成されている。ドレインＰ+領域１２２、ソースＰ
+
領域１２４間にあるＳｉ柱ＳＰ１のｉ層１３０ａがＰチャネルＳＧＴのチャネルとして機能し、ドレインＮ+領域１２３、ソースＮ
+
領域１２５間のＳｉ柱ＳＰ２のｉ層１３０ｂがＮチャネルＳＧＴのチャネルとして機能する。絶縁層基板１２０、ｉ層１２１及びＳｉ柱ＳＰ１、ＳＰ２を覆うように、ＳｉＯ2層１３１が形成されている。さらに、このＳｉＯ2層１３１を貫通するコンタクトホール１３２ａ、１３２ｂ、１３２ｃが、Ｓｉ柱ＳＰ１、ＳＰ２上、ＰチャネルＳＧＴのドレインＰ+領域１２２上、及びＮチャネルＳＧＴのドレインＮ+領域１２３上に形成されている。コンタクトホール１３２ａを介して、ＳｉＯ2層１３１上に形成された電源配線金属層Ｖｄと、ＰチャネルＳＧＴのソースＰ+領域１２４及びシリサイド層１２９ａと、が接続されている。コンタクトホール１３２ｂを介して、ＳｉＯ2層１３１上に形成された出力配線金属層Ｖｏと、ＰチャネルＳＧＴのドレインＰ+領域１２２、ＮチャネルＳＧＴのドレインＮ+領域１２３及びシリサイド層１２９ｂと、が接続されている。さらに、コンタクトホール１３２ｃを介して、ＳｉＯ2層１３１上に形成されたグランド配線金属層Ｖｓと、ＮチャネルＳＧＴのソースＮ+領域１２５及びシリサイド層１２９ｃと、が接続されている。
ＰチャネルＳＧＴのゲート導体層１２７ａとＮチャネルＳＧＴのゲート導体層１２７ｂとは、互いに接続された状態で入力配線金属層（図示せず）に繋がっている。このＣＭＯＳインバータ回路では、ＰチャネルＳＧＴとＮチャネルＳＧＴとが、それぞれＳｉ柱ＳＰ１、ＳＰ２内に形成されている。このため、垂直方向から平面視した場合の回路面積が縮小される。この結果、従来例のプレナー型ＭＯＳトランジスタを有するＣＭＯＳインバータ回路と比較して、さらなる回路の縮小化が実現される。ＳＧＴを用いることにより、多くの回路の縮小化が図れる。そして、これらＳＧＴを用いた回路の縮小化と、高性能化が求められている。
ＰチャネルＳＧＴのゲート導体層１２７ａとＮチャネルＳＧＴのゲート導体層１２７ｂとは、互いに接続された状態で入力配線金属層（図示せず）に繋がっている。このＣＭＯＳインバータ回路では、ＰチャネルＳＧＴとＮチャネルＳＧＴとが、それぞれＳｉ柱ＳＰ１、ＳＰ２内に形成されている。このため、垂直方向から平面視した場合の回路面積が縮小される。この結果、従来例のプレナー型ＭＯＳトランジスタを有するＣＭＯＳインバータ回路と比較して、さらなる回路の縮小化が実現される。ＳＧＴを用いることにより、多くの回路の縮小化が図れる。そして、これらＳＧＴを用いた回路の縮小化と、高性能化が求められている。
【先行技術文献】
【特許文献】
【0006】
【文献】特開平２ー１８８９６６号公報
【文献】米国特許出願公開第２０１０／０２６４４８４号明細書
【非特許文献】
【0007】
【文献】Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
【文献】C.Y.Ting, V.J.Vivalda, and H.G.Schaefer:“Study of planarized sputter-deposited SiO2”J.Vac.Sci.Technol, 15(3), May/Jun (1978)
【文献】V.Probst, H.Schaber, A.Mitwalsky. and H.Kabza: "WSi2 and CoSi2 as diffusion sources for shallow-junction formation in silicon", J.Appl.Phys.Vol.70(2), No.15, pp.708-719(1991)
【文献】Tadashi Shibata, Susumu Kohyama and Hisakazu Iizuka: "A New Field Isolation Technology for High Density MOS LSI", Japanese Journal of Applied Physics, Vol.18, pp.263-267 (1979)
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明は、回路の高密度化と高性能化が図れる、ＳＧＴを有する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の第１の観点に係る柱状半導体装置の製造方法は、
基板上に、その頂部上に第１の材料層を有した第１の半導体柱を形成する工程と、
前記第１の材料層と、前記第１の半導体柱の頂部と、の側面を囲んで、平面視において第２の材料層を形成する工程と、
前記第２の材料層の外周部に第３の材料層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、を除去して、前記第１の半導体柱の頂部を囲んだ第１の凹部を形成する工程と、
前記第１の凹部内に、前記第１の凹部側面に接し、且つ上面位置が前記第１の凹部の上面位置より下にある単層または複数層の第１の半導体層を形成する工程と、
前記第１の半導体層上に、その上面位置が、前記第３の材料層の上面位置となる第４の材料層を形成する工程と、
前記第３の材料層を除去する工程と、
露出した前記第１の半導体層の表層を酸化して、第１の酸化層を形成する工程と、
前記第４の材料層と、前記第１の酸化層とをマスクにして、前記第１の半導体柱を囲んだ単層または複数層よりなる導体層をエッチングして第１のゲート導体層を形成する工程と、を有し、
前記第１の半導体層は、ソースまたはドレインとなり、前記第１の半導体柱と、前記第１のゲート導体層との間に、第１のゲート絶縁層を有する、
ことを特徴とする。
基板上に、その頂部上に第１の材料層を有した第１の半導体柱を形成する工程と、
前記第１の材料層と、前記第１の半導体柱の頂部と、の側面を囲んで、平面視において第２の材料層を形成する工程と、
前記第２の材料層の外周部に第３の材料層を形成する工程と、
前記第１の材料層と、前記第２の材料層と、を除去して、前記第１の半導体柱の頂部を囲んだ第１の凹部を形成する工程と、
前記第１の凹部内に、前記第１の凹部側面に接し、且つ上面位置が前記第１の凹部の上面位置より下にある単層または複数層の第１の半導体層を形成する工程と、
前記第１の半導体層上に、その上面位置が、前記第３の材料層の上面位置となる第４の材料層を形成する工程と、
前記第３の材料層を除去する工程と、
露出した前記第１の半導体層の表層を酸化して、第１の酸化層を形成する工程と、
前記第４の材料層と、前記第１の酸化層とをマスクにして、前記第１の半導体柱を囲んだ単層または複数層よりなる導体層をエッチングして第１のゲート導体層を形成する工程と、を有し、
前記第１の半導体層は、ソースまたはドレインとなり、前記第１の半導体柱と、前記第１のゲート導体層との間に、第１のゲート絶縁層を有する、
ことを特徴とする。
【0010】
前記第１の半導体層の少なくとも表層は、前記第１の半導体柱より酸化速度が大きい材料であることが望ましい。
【0011】
前記第１の半導体層は、外側より第２の半導体層と、第３の半導体層よりなり、
前記第２の半導体層は、前記第１の半導体柱より酸化速度が大きい材料であり、
少なくとも前記第３の半導体層は、ドナーまたはアクセプタ不純物を含むものとすることができる。
前記第２の半導体層は、前記第１の半導体柱より酸化速度が大きい材料であり、
少なくとも前記第３の半導体層は、ドナーまたはアクセプタ不純物を含むものとすることができる。
【0012】
前記柱状半導体装置の製造方法は、さらに、
前記第１の半導体柱を囲んでダミーゲート材料層を形成する工程と、
前記ダミーゲート材料層の上、または上部に前記第２の材料層、前記第３の材料層を形成する工程と、前記第１の材料層、前記第２の材料層を除去して前記第１の凹部を形成し、そして、前記第１の半導体層、前記第４の材料層を形成した後に、前記ダミーゲート材料層を除去する工程と、
露出した前記第１の半導体層の表層に前記第１の酸化層を形成し、同時に露出した前記第１の半導体柱の表層に第２の酸化層を形成する工程と、
前記第１の半導体柱を囲んだ前記第１のゲート絶縁層と、前記導体層を形成する工程と、
前記第４の材料層と、前記第１の酸化層とをマスクにして、前記第１の半導体柱を囲んだ前記導体層をエッチングして前記第１のゲート導体層を形成する工程と、を有することができる。
前記第１の半導体柱を囲んでダミーゲート材料層を形成する工程と、
前記ダミーゲート材料層の上、または上部に前記第２の材料層、前記第３の材料層を形成する工程と、前記第１の材料層、前記第２の材料層を除去して前記第１の凹部を形成し、そして、前記第１の半導体層、前記第４の材料層を形成した後に、前記ダミーゲート材料層を除去する工程と、
露出した前記第１の半導体層の表層に前記第１の酸化層を形成し、同時に露出した前記第１の半導体柱の表層に第２の酸化層を形成する工程と、
前記第１の半導体柱を囲んだ前記第１のゲート絶縁層と、前記導体層を形成する工程と、
前記第４の材料層と、前記第１の酸化層とをマスクにして、前記第１の半導体柱を囲んだ前記導体層をエッチングして前記第１のゲート導体層を形成する工程と、を有することができる。
【0013】
前記柱状半導体装置の製造方法は、さらに、
前記第２の材料層を形成する前に、前記ダミーゲート材料層の上に、第１の絶縁層を形成する工程と
前記第４の材料層と、前記第１の酸化層とをマスクにして、前記第１の半導体柱を囲んだ前記第１の絶縁層と、前記導体層をエッチングして前記第１のゲート導体層を形成する工程と、を有することができる。
前記第２の材料層を形成する前に、前記ダミーゲート材料層の上に、第１の絶縁層を形成する工程と
前記第４の材料層と、前記第１の酸化層とをマスクにして、前記第１の半導体柱を囲んだ前記第１の絶縁層と、前記導体層をエッチングして前記第１のゲート導体層を形成する工程と、を有することができる。
【0014】
柱状半導体装置の製造方法は、さらに、
前記第１の材料層と、前記第１の半導体柱頂部を露出させ、その下部の半導体柱側面を囲んで前記第１のゲート絶縁層と、前記導体層と、を形成する工程と、
前記導体層の上に、第２の絶縁層を形成する工程と、
前記第２の絶縁層の上に、前記第２の材料層を形成する工程と、を有することができる。
前記第１の材料層と、前記第１の半導体柱頂部を露出させ、その下部の半導体柱側面を囲んで前記第１のゲート絶縁層と、前記導体層と、を形成する工程と、
前記導体層の上に、第２の絶縁層を形成する工程と、
前記第２の絶縁層の上に、前記第２の材料層を形成する工程と、を有することができる。
【0015】
前記第２の絶縁層を形成した後に、前記第１の半導体層と、前記第４の材料層と、を形成する工程と、
前記第１の半導体層の側面を酸化して、第３の酸化層を形成する工程と、
前記第１の材料層と、前記第３の材料層と、をマスクにして、前記第２の絶縁層と、前記導体層と、をエッチングして、前記第１のゲート導体層を形成する工程と、を有することができる。
前記第１の半導体層の側面を酸化して、第３の酸化層を形成する工程と、
前記第１の材料層と、前記第３の材料層と、をマスクにして、前記第２の絶縁層と、前記導体層と、をエッチングして、前記第１のゲート導体層を形成する工程と、を有することができる。
【0016】
柱状半導体装置の製造方法は、さらに、
前記第４の材料層の上に、平面視において、前記第４の材料層に、少なくとも一部が重なった第１のマスク材料層を形成する工程と、
前記第１の酸化層、前記第４の材料層、前記第１のマスク材料層をマスクにして、前記導体層をエッチングして、前記第１のゲート導体層を形成する工程と、を有することができる。
前記第４の材料層の上に、平面視において、前記第４の材料層に、少なくとも一部が重なった第１のマスク材料層を形成する工程と、
前記第１の酸化層、前記第４の材料層、前記第１のマスク材料層をマスクにして、前記導体層をエッチングして、前記第１のゲート導体層を形成する工程と、を有することができる。
【0017】
柱状半導体装置の製造方法は、さらに、
前記第１の半導体柱に隣接して、第２の半導体柱を形成する工程と、
前記第１の凹部を形成した、同じ工程により、前記第２の半導体柱の頂部を囲んで第２の凹部を形成する工程と、
前記第２の凹部内に、前記第１の半導体層を形成した、同じ工程により、前記第２の半導体柱頂部を覆って、第４の半導体層と、前記第４の半導体層上に、その上面位置が、前記第４の材料層の上面位置となる第５の材料層を形成する工程と、
前記第１の半導体層を酸化して前記第１の酸化層を形成すると、同時に前記第４の半導体層を酸化して第３の酸化層を形成する工程と、
前記第１の酸化層、前記第４の材料層、前記第５の材料層、前記第３の酸化層をマスクに、前記導体層をエッチングして、前記第１のゲート導体層を形成する工程と、を有する、
ことを特徴とする。
前記第１の半導体柱に隣接して、第２の半導体柱を形成する工程と、
前記第１の凹部を形成した、同じ工程により、前記第２の半導体柱の頂部を囲んで第２の凹部を形成する工程と、
前記第２の凹部内に、前記第１の半導体層を形成した、同じ工程により、前記第２の半導体柱頂部を覆って、第４の半導体層と、前記第４の半導体層上に、その上面位置が、前記第４の材料層の上面位置となる第５の材料層を形成する工程と、
前記第１の半導体層を酸化して前記第１の酸化層を形成すると、同時に前記第４の半導体層を酸化して第３の酸化層を形成する工程と、
前記第１の酸化層、前記第４の材料層、前記第５の材料層、前記第３の酸化層をマスクに、前記導体層をエッチングして、前記第１のゲート導体層を形成する工程と、を有する、
ことを特徴とする。
【0018】
さらに、前記第４の材料層と、前記第５の材料層と、の上に、平面視において、前記第４の材料層と、前記第５の材料層に、少なくとも一部が重なった第２のマスク材料層を形成する工程と、
前記第１の酸化層、前記第４の材料層、前記第３の酸化層、前記第５の材料層、前記第２のマスク材料層をマスクにして、前記導体層をエッチングして、前記第１のゲート導体層を形成する工程と、を有することができる。
前記第１の酸化層、前記第４の材料層、前記第３の酸化層、前記第５の材料層、前記第２のマスク材料層をマスクにして、前記導体層をエッチングして、前記第１のゲート導体層を形成する工程と、を有することができる。
【発明の効果】
【0019】
本発明によれば、回路の高密度化と高性能化が図れる、ＳＧＴを有する半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【0021】
【図1A】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1B】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1C】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1D】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1E】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1F】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1G】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1H】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1I】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1J】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1K】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1L】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1M】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1N】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1O】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1P】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1Q】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図1R】第１実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図2A】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図2B】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図2C】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図2D】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図2E】第２実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図3A】第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図3B】第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図3C】第３実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図4】第４実施形態に係るＳＧＴを有する半導体装置の製造方法を説明するためのＣＭＯＳインバータ回路の平面図と断面図である。
【図5】従来のＳＧＴを説明するための構造模式図である。
【図6】従来のＳＧＴを有するＣＭＯＳインバータ回路の断面図である。
【発明を実施するための形態】
【0022】
以下、本発明の実施形態に係る、ＳＧＴを有する半導体装置の製造方法について、図面を参照しながら説明する。
【0023】
（第１実施形態）
図１Ａ～図１Ｒに、本発明の第１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ－Ｙ’線に沿った断面図を示す。
図１Ａ～図１Ｒに、本発明の第１実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ－Ｙ’線に沿った断面図を示す。
【0024】
図１Ａに示すように、Ｐ型Ｓｉ基板１（特許請求の範囲における基板の一例である）上にＮ層２を形成する。そして、Ｎ層２上にＰ+層３ａ、Ｎ+層３ｂを形成する。そして、Ｐ+層３ａ、Ｎ+層３ｂの上にＰ層４を形成する。そして、Ｐ層４上に、平面視において、円形であって、そして互いに重なったＳｉＯ2層５ａ、ＳｉＮ層６ａ、ＳｉＯ2層５Ａ（ＳｉＯ2層５ａ、ＳｉＮ層６ａ、ＳｉＯ2層５Ａの３層は特許請求の範囲における第１の材料層の一例である）と、ＳｉＯ2層５ｂ、ＳｉＮ層６ｂ、ＳｉＯ2層５Ｂと、を形成する。なお、Ｐ+層３ａ、Ｎ+層３ｂはＳｉ層でなく、例えばＳｉＧｅ、ＳｉＣなどのＳｉとは別の半導体層で形成されてもよい。また、ＳｉＯ2層５ａ、ＳｉＮ層６ａ、ＳｉＯ2層５Ａと、ＳｉＯ2層５ｂ、ＳｉＮ層６ｂ、ＳｉＯ2層５Ｂは、後工程において、エッチングマスクとして、または、ＣＭＰ（Chemical Mechanical Polishing）工程におけるストッパー層として用いられる。このため、ＳｉＯ2層５ａ、ＳｉＮ層６ａ、ＳｉＯ2層５Ａと、ＳｉＯ2層５ｂ、ＳｉＮ層６ｂ、ＳｉＯ2層５Ｂと、の材料層は、エッチングマスク・ストッパ層としての役割ができるものであれば、ＳｉＯ2層、ＳｉＮ層だけでなく、他の材料よりなる単層、または複数層より形成した材料層であってもよい。
【0025】
次に、図１Ｂに示すように、ＳｉＯ2層５ａ、ＳｉＮ層６ａ、ＳｉＯ2層５Ａと、ＳｉＯ2層５ｂ、ＳｉＮ層６ｂ、ＳｉＯ2層５Ｂと、をマスクにしてＰ層４をエッチングしてＳｉ柱７ａ（特許請求の範囲における第１の半導体柱の一例である）、７ｂ（特許請求の範囲における第２の半導体柱の一例である）を形成する。なお、このエッチングはＰ+層３ａ、Ｎ+層３ｂの表層に至ってもよい。
【0026】
次に、図１Ｃに示すように、平面視において、Ｓｉ柱７ａ、７ｂを囲み、互いに繋がったＰ層基板１の上部、Ｎ層２ａ、Ｐ+層３ａａ、Ｎ+層３ｂｂよりなるＳｉ柱台１０をＳｉ柱７ａ、７ｂの下に形成する。この工程において、例えばＳｉＯ2層のＣＭＰ（Chemical Mechanical Polish）エッチングを用いることにより、ＳｉＯ2層５Ａ、５Ｂは除去される。
【0027】
次に、図１Ｄに示すように、Ｓｉ柱台１０と、Ｓｉ柱７ａ、７ｂの底部と、の外周部にＳｉＯ2層１５を形成する。そして、Ｓｉ柱７ａ、７ｂを囲んで、薄いＳｉＯ2層１１ａ、１１ｂを形成する。そして、全体を覆ってポリＳｉ層（図示せず）を形成する。そして、ＣＭＰにより表面位置がＳｉＮ層６ａ、６ｂの表面位置になるようにエッチングする。そして、ＲＩＥ（Reactive Ion Etching）法により、ポリＳｉ層を、表面位置がＳｉ柱７ａ、７ｂの頂部になるように、エッチングしてポリＳｉ層１６（特許請求の範囲におけるダミーゲート材料層の一例である）を形成する。そして、Ｓｉ柱７ａ、７ｂの露出しているＳｉＯ2層１１ａ、１１ｂを除去する。なお、薄いＳｉＯ2層はＡＬＤ（Atomic Layer Deposition)法などの他の方法により形成してもよい。なお、ポリＳｉ層１６は、あとの工程で除去され、この除去部分にゲート導体層を形成する。このためのポリＳｉ層１６はダミーゲート材料層の役割として用いる。なお、ポリＳｉ層１６は、例えばアモルファスＳｉなどの、ダミーゲート材料層の役割ができる他の材料層を用いてもよい。
【0028】
次に、全体を覆ってＳｉＯ2層（図示せず）を形成する。そして、ＲＩＥ法により、このＳｉＯ2層をエッチングして、図１Ｅに示すように、Ｓｉ柱７ａの頂部と、ＳｉＯ2層５ａ、ＳｉＮ層６ａと、の側面を囲んだＳｉＯ2層１８ａ（特許請求の範囲における第２の材料層の一例である）と、Ｓｉ柱７ｂの頂部と、ＳｉＯ2層５ｂ、ＳｉＮ層６ｂとの側面を囲んだＳｉＯ2層１８ｂと、を形成する。これにより、ＳｉＯ2層１８ａ、１８ｂはＳｉ柱７ａ、７ｂに対して自己整合により形成される。この自己整合とは、平面視におけるＳｉ柱７ａ、７ｂと、ＳｉＯ2層１８ａ、１８ｂとの位置関係が、リソグラフィ法におけるマスク合わせズレが生じなく、形成できることを意味している。なお、ＳｉＯ2層１８ａ、１８ｂは、平面視においてＳｉ柱７ａ、７ｂ頂部を囲んで、ほぼ等幅で形成される。すなわち、ＳｉＯ2層１８ａ、１８ｂは、ＲＩＥ法によるエッチングにより等幅状に残ればよい。また、ＳｉＯ2層１８ａ、１８ｂの形成は、Ｓｉ柱７ａ、７ｂ頂部に対して自己整合で形成される方法であれば、他の方法によってもよい。例えば、ＳｉＯ2層１８ａ、１８ｂを、下からＳｉＯ2層、ＳｉＮ層で形成して、上のＳｉＮ層のみをＲＩＥ法により、ＳｉＯ2層５ａ、５ｂ、ＳｉＮ層６ａ、６ｂの側面に等幅で残し、残したＳｉＮ層をマスクに下のＳｉＯ2層をエッチングして、ＳｉＯ2層１８ａ、１８ｂと同じ役割をするＳｉＯ２層を形成してもよい。
【0029】
次に、全体を覆って酸化アルミ（ＡｌＯ）層（図示せず）を形成する。そして、図１Ｆに示すように、ＣＭＰ法により上面位置がＳｉＮ層６ａ、６ｂの上面位置になるように研磨して、ＡｌＯ層１７（特許請求の範囲における第３の材料層の一例である）を形成する。そして、リソグラフィ法によりＳｉＯ2層１８ｂ、ＳｉＮ層６ｂ上にレジスト層１９を形成する。ＡｌＯ層１７、ＳｉＮ層６ａ、６ｂ、レジスト層１９をマスクにしてＳｉＯ2層１８ａ、１８ｂをエッチングして、凹部２０ａを形成する。凹部２０ａの形状は、ＳｉＯ2層１８ａの形状と同じであるので、凹部２０ａはＳｉ柱７ａと自己整合で形成される。なお、ＡｌＯ層１７は、ＳｉＮ層６ａ、６ｂとをマスクにして、ＳｉＯ2層１８ａ、１８ｂを選択的にエッチングできれば、他の材料層を用いてもよい。また、レジスト層１９は、単層または複数層の無機、または有機の材料層より構成させてもよい。
【0030】
そして、ＳｉＮ層６ａ、ＳｉＯ2層５ａを除去して、図１Ｇに示すように、Ｓｉ柱７ａの頂部が露出した凹部２０ａａ（特許請求の範囲における第１の凹部の一例である）を形成する。凹部２０ａａはＳｉ柱７ａと自己整合で形成される。なお、ＳｉＮ層６ａ、ＳｉＯ2層５ａの除去は、ＡｌＯ層１７の形成後、まずＳｉＮ層６ａを除去し、その後、ＳｉＯ2層１８ａと一緒にＳｉＯ2層５ａを除去して、行ってもよい。Ｓｉ柱７ａの頂部全体が露出できる方法であれば、他の方法でもＳｉＮ層６ａ、ＳｉＯ2層１８ａ、５ａが除去されればよい。
【0031】
次に、エピタキシャル結晶成長法により、薄いシリコン・ゲルマニウム（ＳｉＧｅ）層（図示せず）と、アクセプタ不純物を含んだＳｉによるＰ+層（図示せず）を、全体に堆積させる。そして、ＣＭＰ法により上面位置がＡｌＯ層１７の上面位置になるように研摩して、図１Ｈに示すように、凹部２０ａａ内にＳｉＧｅ層２２ａ、Ｐ+層２３ａ（ＳｉＧｅ層２２ａとＰ+層２３ａとを合わせたものは特許請求の範囲における第１の半導体層の一例であり、また、ＳｉＧｅ層２２ａは特許請求の範囲における第２の半導体層の一例、Ｐ+層２３ａは特許請求の範囲における第３の半導体層である）を形成する。なお、ＳｉＧｅ層２２ａは、ＡＬＤ法などの結晶性の良い薄膜を制御よく形成できる方法を用いるのが望ましい。なお、ＳｉＧｅ層にはアクセプタ不純物を含ませても、含ませなくてもよい。ＳｉＧｅ層２２ａ、Ｐ+層２３ａはＳｉ柱と自己整合で形成された凹部２０ａａ内に形成されるので、Ｓｉ柱７ａに対して自己整合で形成される。
【0032】
次に、ＳｉＧｅ層２２ａ、Ｐ+層２３ａの表層をエッチングした後に、全体にＳｉＯ2層（図示せず）を堆積する。そして、図１Ｉに示すように、ＣＭＰ法により上面位置がＡｌＯ層１７の上面位置になるように研摩して、ＳｉＯ2層２４ａ（特許請求の範囲における第４の材料層の一例である）を形成する。そして、凹部２０ａａを形成したのと同じ方法により、凹部２０ｂｂ（特許請求の範囲における第２の凹部の一例である）を形成する。なお、ＳｉＯ2層２４ａは、例えばＳｉＮ層、または他の単層、または複数層よりなる材料層であってもよい。
【0033】
次に、図１Ｊに示すように、ＳｉＧｅ層２２ａ、Ｐ+層２３ａ、ＳｉＯ2層２４ａを形成したのと同じ方法により、凹部２０ｂｂ内に、Ｓｉ柱７ｂの頂部を覆って、ＳｉＧｅ層２２ｂ、Ｎ+層２３ｂ（ＳｉＧｅ層２２ｂ、Ｎ+層２３ｂを合わせたものは特許請求の範囲における第４の半導体層の一例である）、ＳｉＯ2層２４ｂ（特許請求の範囲における第５の材料層の一例である）を形成する。
【0034】
次に、図１Ｋに示すように、ＡｌＯ層１７、ポリＳｉ層１６、ＳｉＯ2層１１ａ、１１ｂを除去する。ＳｉＯ2層２４ａ、２４ｂの膜厚さをＳｉＯ2層１１ａ、１１ｂの膜厚より大きくしておくことにより、ＳｉＯ2層２４ａ、２４ｂを、ＳｉＧｅ層２２ａ、２２ｂ、Ｐ+層２３ａ、Ｎ+層２３ｂの上に残存させる。これにより、ＳｉＧｅ層２２ａ、２２ｂ、Ｐ+層２３ａ、Ｎ+層２３ｂはＳｉ柱７ａ、７ｂと自己整合で形成される。
【0035】
次に、図１Ｌに示すように、露出しているＳｉ柱７ａ、７ｂの側面と、露出しているＳｉＧｅ層２２ａ、２２ｂを酸化して、ＳｉＯ2層２６ａ（特許請求の範囲における第１の酸化層の一例である）、２６ｂ（特許請求の範囲における第３の酸化層の一例である）、２７ａ（特許請求の範囲における第２の酸化層の一例である）、２７ｂを形成する。ＳｉＧｅはＳｉより酸化速度が大きいので、ＳｉＯ2層２６ａ、２６ｂの膜厚さは、ＳｉＯ2層２７ａ、２７ｂより大きい。なお、図１Ｌでは露出部のＳｉＧｅ層２２ａ、２２ｂの全てを酸化させてＳｉＯ2層２６ａ、２６ｂを形成したが、Ｐ+層２３ａ、Ｎ+層２３ｂに接した部分を残してもよい。
【0036】
次に、図１Ｍに示すように、ＳｉＯ2層２７ａ、２７ｂの全体と、ＳｉＯ2層２６ａ、２６ｂの表層をエッチンして除去する。ＳｉＯ2層２６ａ、２６ｂは表層がＰ
+
層２３ａ、Ｎ+層２３ｂを覆って残存する。
【0037】
次に、ＡＬＤ法により、全体を覆って、ゲート絶縁層となるＨｆＯ2層（図示せず）、ゲート導体層となるＴｉＮ層（図示せず）と、Ｗ層（図示せず）と、を堆積する。そして、図１Ｎに示すように、ＣＭＰ法により、Ｗ層、ＴｉＮ層、ＨｆＯ2層を、上面位置がＳｉＯ2層２４ａ、２４ｂの上面位置になるように研摩して、ＨｆＯ2層２８、ＴｉＮ層２９、Ｗ層３０（ＴｉＮ層２９、Ｗ層３０は特許請求の範囲における導体層の一例である）を形成する。なお、ＨｆＯ2層２８を堆積する前に、Ｓｉ柱７ａ、７ｂの側面に薄い酸化膜を形成しておくのが望ましい。
【0038】
次に、図１Ｏに示すように、ＲＩＥ法によりＷ層３０を、上面位置がＳｉ柱７ａ、７ｂに繋がったＳｉＯ2層２６ａ、２６ｂ下面位置より下方までエッチングする。このエッチングでは、Ｐ+層２３ａ、Ｎ+層２３ｂの側面に重なってあるＨｆＯ2層２８、ＴｉＮ層２９と、ＳｉＯ2層２４ａ、２４ｂがエッチングマスクとなっている。これにより、平面視において、Ｐ+層２３ａ、Ｎ+層２３ｂの外周のＴｉＮ層２９より外側のＷ層３０がエッチングされる。なお、このＲＩＥエッチングにより、露出したＴｉＮ層２９、ＨｆＯ2層２８の側面がエッチングされてもよい。
【0039】
次に、図１Ｐに示すように、露出しているＴｉＮ層２９、ＨｆＯ2層２８をエッチングして除去する。このエッチングにより、平面視において、ＳｉＯ2層２６ａ、２６ｂの外周部に突起Ｗ層３１ａ、３１ｂが生じる。
【0040】
次に、ＲＩＥ法によりＳｉＯ2層２４ａ、２４ｂ、２６ａ、２６ｂをマスクにして、Ｗ層３０をエッチングする。これにより、突起Ｗ層３１ａ、３１ｂは除去される。そして、さらに、図１Ｑに示すように、Ｗ層３０、ＴｉＮ層２９を、Ｗ層の上面位置がＳｉＯ2層２６ａ、２６ｂより下方になるまでエッチングする。そして、全体にＳｉＮ層（図示せず）を堆積する。そして、ＣＭＰ法により、上面位置がＳｉＯ2層２４ａ、２４ｂの上面位置になるように研摩する。そして、平面視においてＳｉＯ2層２４ａ、２４ｂと一部重なったマスク材料層３３（特許請求の範囲における第１のマスク材料層、第２のマスク材料層の一例である）を形成する。そして、マスク材料層３３、ＳｉＯ2層２４ａ、２４ｂ、２６ａ、２６ｂをマスクにして、ＴｉＮ層２９、Ｗ層３０をエッチングして、Ｓｉ柱７ａ、７ｂの外周を等幅で囲み、そして、Ｓｉ柱７ａ、７ｂの外周部で繋がったゲート導体層であるＴｉＮ層２９ａ、Ｗ層３０ａを形成する。
【0041】
次に、図１Ｒに示すように、全体にＳｉＯ2層（図示せず）を堆積する。そして、ＣＭＰ法により、上面位置がＳｉＮ層３２の上面位置になるように研摩して、ＳｉＯ2層３４を形成する。そして、そして、全体にＳｉＯ2層３５を堆積する。そして、Ｐ+層２３ａ上にコンタクトホール３６ａを、Ｎ+層２３ｂ上にコンタクトホール３６ｂを、ゲート配線Ｗ層３０ａ上にコンタクトホール３６ｃを、Ｐ+層３ａａとＮ+層３ｂｂの境界上にコンタクトホール３６ｄを、形成する。そしてコンタクトホール３６ａを介してＰ+層２３ａと接続した電源配線金属層Ｖｄｄと、コンタクトホール３６ｂを介してＮ+層２３ｂと接続したグランド配線金属層Ｖｓｓと、コンタクトホール３６ｃを介してゲート配線Ｗ層３０ａと接続した入力配線金属層Ｖｉｎと、コンタクトホール３６ｄを介してＰ+層３ａａ、Ｎ+層３ｂｂと接続した出力配線金属層Ｖｏｕｔを形成する。これにより、Ｐ層基板１ａ上にＣＭＯＳインバータ回路が形成される。
【0042】
なお、薄いＳｉＧｅ層２２ａａ、２２ｂｂは、Ｐ+層２３ａとＳｉ柱７ａとの接合ダイオード、そして、Ｎ+層２３ｂと、Ｓｉ柱７ｂとの接合ダイオードでの、接合抵抗が問題にならない膜厚、アクセプタまたはドナー不純物濃度を設定する。これら接合抵抗が問題にならない条件を満たし、且つＳｉ柱７ａ、７ｂの酸化速度より大きい材料であれば、ＳｉＧｅ層２２ａａ、２２ｂｂは、他の半導体材料層を用いてもよい。また、ＳｉＧｅ層２２ａａと、ＳｉＧｅ層２２ｂｂとは、それぞれ異なる半導体材料層であってもよい。半導体柱であるＳｉ柱７ａ、７ｂの片方、または両方を、Ｓｉ以外の半導体材料より形成する場合は、接合抵抗が問題にならない条件を満たし、且つ柱７ａ、７ｂの酸化速度より大きい材料であれば、ＳｉＧｅ層２２ａａ、２２ｂｂは、他の半導体材料層を用いてもよい。
【0043】
また、本実施形態の説明では、ダミーゲート材料層となるポリＳｉ層１６を除去した後、ゲート導体層のエッチングマスクになるＳｉＯ2層２６ａ、２６ｂを形成した。これに対し、ポリＳｉ層１６を形成しないで、ゲート絶縁層のＨｆＯ2層、ゲート導体層のＴｉＮ層、Ｗ層を形成した後に、ゲート導体層のエッチングマスクになるＳｉＯ2層２６ａ、２６ｂを形成し、そして、ＳｉＯ2層２６ａ、２６ｂをマスクにしてゲート導体層のＴｉＮ層、Ｗ層をエッチングしてもよい。この場合、ＳｉＯ2層２６ａ、２６ｂはＰ+層２３ａ、Ｎ+層２３ｂの側面に形成される。
【0044】
また、図１Ｅにおいては、ポリＳｉ層１６上に直接ＳｉＯ2層１８ａ、１８ｂを形成した。これに対し、ポリＳｉ層１６上にＳｉＮ層を形成してから、ＳｉＯ2層１８ａ、１８ｂを形成してもよい。そして、図１Ｋで示したポリＳｉ層１６を除去した工程で、ＳｉＧｅ層２２ａ、２２ｂの底部に繋がって、ＳｉＮ層を残存させる。その後の酸化によって、ＳｉＧｅ層２２ａ、２２ｂの露出した側面だけにＳｉＯ2層が形成される。このＳｉＯ2層はＴｉＮ層２９、Ｗ層３０のエッチングに対してエッチングマスクとなる。そして、この残存したＳｉＮ層はＰ+層２３ａ、Ｎ+層２３ｂと、ＴｉＮ層２９ａ、Ｗ層３０ａとの電気的ショートを防ぐ絶縁層の役割を果す。このＳｉＮ層は他の絶縁材料層でもよい。
【0045】
また、図１Ｒでは、Ｐ+層２３ａ、Ｎ+層２３ｂに面したＳｉ柱７ａ、７ｂの頂部には、アクセプタ、またはドナー不純物を含んだ不純物層が形成されてない。これに対し、例えば、最終工程までの熱工程によって、Ｐ+層２３ａ、Ｎ+層２３ｂのアクセプタ、またはドナー不純物をＳｉ柱７ａ、７ｂの頂部に拡散させて、不純物層を形成させてもよい。このＳｉ柱７ａ、７ｂ頂部の不純物層形成は、ＳｉＧｅ層２２ａ、２２ｂにアクセプタ、またはドナー不純物を含ませて、行ってもよい。
【0046】
また、図１Ｑでは、ＳｉＯ2層２４ａ、２６ａ、２４ｂ、２６ｂをマスクにして、Ｗ層３０をエッチングしたが、平面視において、ＴｉＮ層２９の外周を、ＳｉＯ2層２６ａ、２６ｂの外周より外側になるように形成して、ＴｉＮ層２９、Ｗ層３０をエッチングしてもよい。また、ＴｉＮ層２９、Ｗ層３０は、片方または両方を、複数の他の導体材料層より形成させてもよい。
【0047】
また、図１Ｒでは、Ｐ+層２３ａ、Ｎ+層２３ｂ上にＳｉＯ2層２４ａ、２４ｂを、そのまま残して、これらの上にコンタクトホール３６ａ、３６ｂを形成したが、ＳｉＯ2層２４ａ、２４ｂを除去して、ここに金属、合金などの導体層を埋め込んだ後に、コンタクトホール３６ａ、３６ｂを形成してもよい。これにより、この場合は、コンタクトホールの底部は、この金属、合金などの導体層上面でもよい。
【0048】
また、図１Ｌにおいて、Ｓｉ柱７ａ、７ｂの側面にＳｉＯ2層２７ａ、２７ｂを形成した。そして、図１Ｍにおいて、これらＳｉＯ2層２７ａ、２７ｂを除去した。これに対し、これらＳｉＯ2層２７ａ、２７ｂを除去しないで、連続して、ＨｆＯ2層２８、ＴｉＮ層２９、Ｗ層３０を形成してもよい。
【0049】
本実施形態は以下の特徴がある。
１．Ｐ+層２３ａと、Ｓｉ柱７ａとは、自己整合で形成されている。同じくＮ+層２３ｂとＳｉ柱７ｂとは、自己整合で形成されている。そして、Ｐ+層２３ａ、Ｎ+層２３ｂは、Ｓｉ柱７ａ、７ｂと自己整合で形成された凹部２０ａ、２０ｂｂの内部に形成されるため、Ｓｉ柱７ａ、７ｂ間の距離は、図１ＥにおけるＳｉＯ2層１８ａと、ＳｉＯ2層１８ｂとが、接触しないまで短くすることができる。これにより、高密度のＳＧＴを用いた回路が形成できる。そして、Ｐ+層２３ａ、Ｎ+層２３ｂは、Ｓｉ柱７ａ、７ｂの頂部の全体を覆って形成されている。これにより、Ｐ+層２３ａ、Ｎ+層２３ｂと、Ｓｉ柱７ａ、７ｂと、の接触面積を大きくできる。これらにより、高密度で且つ小さいダイオード接合抵抗のＳＧＴを用いた回路が実現できる。
２．図１Ｑに示すように、ゲート配線導体層であるＷ層３０ａ、ＴｉＮ層２９ａは、ＳｉＯ2層２４ａ、２６ａ、２４ｂ、２６ｂと、マスク材料層３３をエッチングマスクにして形成している。マスク材料層３３はリソグラフィ法を用いて形成される。マスク材料層３３の下のＷ層３０ａは、ＳｉＯ2層２６ａの下にあるＷ層３０ａと、ＳｉＯ2層２６ｂの下にあるＷ層３０ａと、を繋げるためのものである。このため、マスク材料層３３は、平面視において、ＳｉＯ2層２４ａ、２４ｂに少なくとも一部が重なっていればよい。このため、マスク材料層３３形成のためのリソグラフィ工程でのマスク合わせのズレはＳＧＴ回路の高密度化に対して妨げにならない。そして、ＳｉＯ2層２６ａ、２６ｂの下のゲート配線導体層であるＷ層３０ａ、ＴｉＮ層２９ａは、ＳｉＯ2層２６ａ、２６ｂと自己整合で形成されている。ＳｉＯ2層２６ａ、２６ｂの下のＷ層３０ａ、ＴｉＮ層２９ａは、Ｐ+層２３ａ、Ｎ + 層２３ｂと、Ｓｉ柱７ａ、７ｂと、も自己整合で形成される。これにより、高密度のＳＧＴ回路が実現する。
３．本実施形態では、２つのＳｉ柱７ａ、７ｂを用いたＣＭＯＳインバータ回路を例にして説明した。１つのＳｉ柱７ａに形成されたＳＧＴにおいて、ゲート配線導体層であるＴｉＮ層２９ａ、Ｗ層３０ａと、Ｐ+層２３ａと、が自己整合で形成されている。そして、小さいダイオード接合抵抗のＰ+層２３ａが形成される。したがって、本発明は１つ、そして複数のＳｉ柱に形成したＳＧＴを用いた回路にも適用できる。これにより、ＳＧＴを用いた各種回路の高密度化、高性能化を図ることができる。
１．Ｐ+層２３ａと、Ｓｉ柱７ａとは、自己整合で形成されている。同じくＮ+層２３ｂとＳｉ柱７ｂとは、自己整合で形成されている。そして、Ｐ+層２３ａ、Ｎ+層２３ｂは、Ｓｉ柱７ａ、７ｂと自己整合で形成された凹部２０ａ、２０ｂｂの内部に形成されるため、Ｓｉ柱７ａ、７ｂ間の距離は、図１ＥにおけるＳｉＯ2層１８ａと、ＳｉＯ2層１８ｂとが、接触しないまで短くすることができる。これにより、高密度のＳＧＴを用いた回路が形成できる。そして、Ｐ+層２３ａ、Ｎ+層２３ｂは、Ｓｉ柱７ａ、７ｂの頂部の全体を覆って形成されている。これにより、Ｐ+層２３ａ、Ｎ+層２３ｂと、Ｓｉ柱７ａ、７ｂと、の接触面積を大きくできる。これらにより、高密度で且つ小さいダイオード接合抵抗のＳＧＴを用いた回路が実現できる。
２．図１Ｑに示すように、ゲート配線導体層であるＷ層３０ａ、ＴｉＮ層２９ａは、ＳｉＯ2層２４ａ、２６ａ、２４ｂ、２６ｂと、マスク材料層３３をエッチングマスクにして形成している。マスク材料層３３はリソグラフィ法を用いて形成される。マスク材料層３３の下のＷ層３０ａは、ＳｉＯ2層２６ａの下にあるＷ層３０ａと、ＳｉＯ2層２６ｂの下にあるＷ層３０ａと、を繋げるためのものである。このため、マスク材料層３３は、平面視において、ＳｉＯ2層２４ａ、２４ｂに少なくとも一部が重なっていればよい。このため、マスク材料層３３形成のためのリソグラフィ工程でのマスク合わせのズレはＳＧＴ回路の高密度化に対して妨げにならない。そして、ＳｉＯ2層２６ａ、２６ｂの下のゲート配線導体層であるＷ層３０ａ、ＴｉＮ層２９ａは、ＳｉＯ2層２６ａ、２６ｂと自己整合で形成されている。ＳｉＯ2層２６ａ、２６ｂの下のＷ層３０ａ、ＴｉＮ層２９ａは、Ｐ+層２３ａ、Ｎ + 層２３ｂと、Ｓｉ柱７ａ、７ｂと、も自己整合で形成される。これにより、高密度のＳＧＴ回路が実現する。
３．本実施形態では、２つのＳｉ柱７ａ、７ｂを用いたＣＭＯＳインバータ回路を例にして説明した。１つのＳｉ柱７ａに形成されたＳＧＴにおいて、ゲート配線導体層であるＴｉＮ層２９ａ、Ｗ層３０ａと、Ｐ+層２３ａと、が自己整合で形成されている。そして、小さいダイオード接合抵抗のＰ+層２３ａが形成される。したがって、本発明は１つ、そして複数のＳｉ柱に形成したＳＧＴを用いた回路にも適用できる。これにより、ＳＧＴを用いた各種回路の高密度化、高性能化を図ることができる。
【0050】
（第２実施形態）
図２Ａ～図２Ｃに、本発明の第２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ－Ｙ’線に沿った断面図を示す。
図２Ａ～図２Ｃに、本発明の第２実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ－Ｙ’線に沿った断面図を示す。
【0051】
図１Ａ～１Ｃで示した工程と同じ工程を行う。そして、図２Ａに示すように、Ｓｉ柱７ａ、７ｂの外周部に、上面位置がＰ+層３ａａ、Ｎ+層３ｂｂの上面位置より上になるように、ＳｉＯ2層１５を形成する。そして、全体にＨｆＯ2層（図示せず）、ＴｉＮ層（図示せず）、Ｗ層（図示せず）を堆積する。そして、ＣＭＰ法により、ＨｆＯ2層、ＴｉＮ層、Ｗ層の上面位置がＳｉＮ層６ａ、６ｂの上面位置になるように研磨する。そして、ＲＩＥ法により、ＨｆＯ2層、ＴｉＮ層、Ｗ層を、上面位置がＳｉ柱７ａ、７ｂの上部になるようにエッチングして、ＨｆＯ2層４０、ＴｉＮ層４１、Ｗ層４２を形成する。なお、ＨｆＯ2層を堆積する前に、Ｓｉ柱７ａ、７ｂの側面に薄いＳｉＯ2層を形成するのが望ましい。
【0052】
次に、図２Ｂに示すように、Ｓｉ柱７ａ、７ｂの外周部のＨｆＯ2層４０、ＴｉＮ層４１、Ｗ層４２上に、ＳｉＮ層４３を形成する。そして、図１Ｅ，図１Ｆで示したのと同じ方法により、Ｓｉ柱７ａ、７ｂの頂部、ＳｉＯ2層５ａ、５ｂ、ＳｉＮ層６ａ、６ｂの側面に、自己整合により、ＳｉＯ2層４４ａ、４４ｂと、その外周部にＡｌＯ層４５を形成する。
【0053】
次に、図１Ｇ～図１Ｊで示した工程と同じ工程を行う。これにより、図２Ｃに示すように、Ｓｉ柱７ａの頂部を覆ってＳｉＧｅ層４７ａ、Ｐ+層４８ａ、ＳｉＯ2層４９ａを形成する。同じく、Ｓｉ柱７ｂの頂部を覆って、ＳｉＧｅ層４７ｂ、Ｎ+層４８ｂ、ＳｉＯ2層４９ｂを形成する。
【0054】
次に、図２Ｄに示すように、ＡｌＯ層４５を除去する。そして、露出しているＰ+層４８ａ、Ｎ+層４８ｂの側面を酸化して、ＳｉＯ2層５１ａ、５１ｂを形成する。これにより、平面視において、ＳｉＯ2層５１ａ（特許請求の範囲における第３の酸化層の一例である）、５１ｂの内側のＳｉＧｅ層４７ａ、４７ｂは酸化されなく残るので、Ｓｉ柱７ａ、７ｂの頂部を覆い、且つ周辺部にＳｉＧｅ層４７ａａ、４７ｂｂが残存する。
【0055】
次に、平面視において、ＳｉＯ2層５１ａ、５１ｂの外周部にＳｉＮ層（図示せず）を形成する。そして、図１Ｑで説明した工程と同じ工程により、図２Ｅに示すように、マスク材料層３３ａの形成と、このマスク材料層３３ａの下のＳｉＮ層３２ａと、を形成する。そして、マスク材料層３３ａ、ＳｉＯ2層４９ａ、４９ｂ、５１ａ、５１ｂをマスクにＳｉＮ層４３、Ｗ層４２、ＴｉＮ層４１をエッチングして、ＳｉＮ層４３ａ、Ｗ層４２ａ、ＴｉＮ層４１ａを形成する。
【0056】
次に、図１Ｒで示した工程と同じ工程を行うことによって、第１実施形態と同じく、Ｐ層基板１ａ上にＳＧＴを用いたＣＭＯＳインバータ回路が形成される。
【0057】
本実施形態は以下の特徴がある。
１．第１実施形態では、図１Ｄで示すように、ダミーゲート材料層であるポリＳｉ層１６を形成し、その後に、図１Ｋで示すように、このポリＳｉ層１６を除去し、そして、図１Ｎに示すように、ゲート導体層となるＴｉＮ層２９、Ｗ層３０を形成している。ゲート導体層となるＴｉＮ層２９、Ｗ層３０を、エッチングマスクになるＳｉＯ2層２６ａ、２６ｂ形成後に形成している。そして、Ｓｉ柱７ａ、７ｂ側面のＳｉＯ2層２７ａ、２７ｂを除去と、同時にＳｉＯ2層２６ａ、２６ｂがエッチングされる。このため、第１実施形態では、ＳｉＯ2層２６ａ、２６ｂの厚さは、このエッチング後も、エッチングマスクの役割を持つよう厚く残存させなければいけない。これに対し、本実施形態では、ダミーゲート材料層の形成は行わない。これにより、本実施形態では、第１実施形態と比べて、工程数の削減が図れる。
２．本実施形態では、第１実施形態のような、Ｓｉ柱７ａ、７ｂの側面のＳｉＯ2層２７ａ、２７ｂのエッチングの工程はない。これにより、ＳｉＯ2層５１ａ、５１ｂの膜厚を薄く形成できる。これにより、第１実施形態と比べて、隣接したＳｉ柱７ａ、７ｂ間の距離を短くできる。これにより、ＳＧＴ回路の高集積化が図れる。
３．第１実施形態では、図１Ｒに示すように、垂直方向におけるＳＧＴのソースであるＰ+層２３ａと、ゲート導体層であるＴｉＮ層２９ａと、の距離はＳｉＯ2層２６ａと、ＨｆＯ2層２８との厚さとなる。ＳｉＯ2層２６ａはエッチングマスクとしての役割、ＨｆＯ2層２８はゲート絶縁層としての役割を持つ。これに対し、本実施形態では、図２Ｅに示すように、垂直方向におけるＳＧＴのソースであるＰ+層４８ａと、ゲート導体層であるＴｉＮ層４１ａと、の距離はＳｉＮ層４３ａの厚さだけで独立に定めることができる（ＳｉＧｅ層４７ａａは、アクセプタ不純物を含ませていればＰ+層化できる。また、熱拡散でＰ+層４８ａのアクセプタ不純物をＳｉＧｅ層に拡散させれば、Ｐ+層化できる）。上記のように、本実施形態では、第１実施形態と比べて、より容易にＰ+層４８ａ、ゲートＴｉＮ層４１ａ間の距離を定められる。
１．第１実施形態では、図１Ｄで示すように、ダミーゲート材料層であるポリＳｉ層１６を形成し、その後に、図１Ｋで示すように、このポリＳｉ層１６を除去し、そして、図１Ｎに示すように、ゲート導体層となるＴｉＮ層２９、Ｗ層３０を形成している。ゲート導体層となるＴｉＮ層２９、Ｗ層３０を、エッチングマスクになるＳｉＯ2層２６ａ、２６ｂ形成後に形成している。そして、Ｓｉ柱７ａ、７ｂ側面のＳｉＯ2層２７ａ、２７ｂを除去と、同時にＳｉＯ2層２６ａ、２６ｂがエッチングされる。このため、第１実施形態では、ＳｉＯ2層２６ａ、２６ｂの厚さは、このエッチング後も、エッチングマスクの役割を持つよう厚く残存させなければいけない。これに対し、本実施形態では、ダミーゲート材料層の形成は行わない。これにより、本実施形態では、第１実施形態と比べて、工程数の削減が図れる。
２．本実施形態では、第１実施形態のような、Ｓｉ柱７ａ、７ｂの側面のＳｉＯ2層２７ａ、２７ｂのエッチングの工程はない。これにより、ＳｉＯ2層５１ａ、５１ｂの膜厚を薄く形成できる。これにより、第１実施形態と比べて、隣接したＳｉ柱７ａ、７ｂ間の距離を短くできる。これにより、ＳＧＴ回路の高集積化が図れる。
３．第１実施形態では、図１Ｒに示すように、垂直方向におけるＳＧＴのソースであるＰ+層２３ａと、ゲート導体層であるＴｉＮ層２９ａと、の距離はＳｉＯ2層２６ａと、ＨｆＯ2層２８との厚さとなる。ＳｉＯ2層２６ａはエッチングマスクとしての役割、ＨｆＯ2層２８はゲート絶縁層としての役割を持つ。これに対し、本実施形態では、図２Ｅに示すように、垂直方向におけるＳＧＴのソースであるＰ+層４８ａと、ゲート導体層であるＴｉＮ層４１ａと、の距離はＳｉＮ層４３ａの厚さだけで独立に定めることができる（ＳｉＧｅ層４７ａａは、アクセプタ不純物を含ませていればＰ+層化できる。また、熱拡散でＰ+層４８ａのアクセプタ不純物をＳｉＧｅ層に拡散させれば、Ｐ+層化できる）。上記のように、本実施形態では、第１実施形態と比べて、より容易にＰ+層４８ａ、ゲートＴｉＮ層４１ａ間の距離を定められる。
【0058】
（第３実施形態）
図３Ａ～図３Ｃに、本発明の第３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ－Ｙ’線に沿った断面図を示す。
図３Ａ～図３Ｃに、本発明の第３実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ－Ｙ’線に沿った断面図を示す。
【0059】
図２Ａ～図２Ｃの工程で、ＳｉＧｅ層４７ａ、４７ｂを形成しないのを除いて、同じ工程を行う。これにより、図３Ａに示すように、Ｓｉ柱７ａ、７ｂの頂部を覆って、Ｐ+層４８ａａ、Ｎ+層４８ｂｂが形成される。Ｐ+層４８ａａ、Ｎ+層４８ｂｂは、前述した実施形態と同じく、Ｓｉ柱７ａ、７ｂに対して、自己整合で形成される。
【0060】
次に、図３Ｂに示すように、Ｐ+層４８ａａ、Ｎ
+
層４８ｂｂの側面を酸化してＳｉＯ2層５１ａａ、５１ｂｂを形成する。
【0061】
【0062】
次に、図１Ｒで示した工程と同じ工程を行うことによって、第１実施形態、第２実施形態と同じく、Ｐ層基板１ａ上にＳＧＴを用いたＣＭＯＳインバータ回路が形成される。
【0063】
本実施形態は以下の特徴がある。
第１実施形態では、図１Ｋで示したように、Ｐ+層２３ａ、Ｎ+層２３ｂの外側に、Ｓｉ柱７ａ、７ｂの側面より酸化速度の大きいＳｉＧｅ層２２ａ、２２ｂを形成した。これは図１Ｌ，図１Ｍで示したように、Ｓｉ柱７ａ、７ｂの側面のＳｉＯ2層２７ａ、２７ｂの除去後も、Ｐ+層２３ａ、Ｎ + 層２３ｂの外側にＳｉＯ2層２６ａ、２６ｂを残存させる必要があるためである。これに対して、本実施例では、Ｓｉ柱７ａ、７ｂの側面を同時に酸化することなく、Ｐ+層４８ａａ、Ｎ+層４８ｂｂの露出した側面のみを酸化してＳｉＯ2層５１ａａ、５１ｂｂを形成すればよい。このため、Ｐ+層４８ａａ、Ｎ+層４８ｂｂは、酸化できる半導体材料層であればよい。これにより、第２実施形態のような、薄いＳｉＧｅ層４７ａ、４７ｂの形成を必要としない。これにより工程数の削減が図れる。
第１実施形態では、図１Ｋで示したように、Ｐ+層２３ａ、Ｎ+層２３ｂの外側に、Ｓｉ柱７ａ、７ｂの側面より酸化速度の大きいＳｉＧｅ層２２ａ、２２ｂを形成した。これは図１Ｌ，図１Ｍで示したように、Ｓｉ柱７ａ、７ｂの側面のＳｉＯ2層２７ａ、２７ｂの除去後も、Ｐ+層２３ａ、Ｎ + 層２３ｂの外側にＳｉＯ2層２６ａ、２６ｂを残存させる必要があるためである。これに対して、本実施例では、Ｓｉ柱７ａ、７ｂの側面を同時に酸化することなく、Ｐ+層４８ａａ、Ｎ+層４８ｂｂの露出した側面のみを酸化してＳｉＯ2層５１ａａ、５１ｂｂを形成すればよい。このため、Ｐ+層４８ａａ、Ｎ+層４８ｂｂは、酸化できる半導体材料層であればよい。これにより、第２実施形態のような、薄いＳｉＧｅ層４７ａ、４７ｂの形成を必要としない。これにより工程数の削減が図れる。
【0064】
（第４実施形態）
図４に、本発明の第４実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ－Ｙ’線に沿った断面図を示す。
図４に、本発明の第４実施形態に係る、ＳＧＴを有するＣＭＯＳインバータ回路の製造方法を示す。（ａ）は、平面図であり、（ｂ）は、（ａ）のＸ－Ｘ’線に沿った断面図を示し、（ｃ）は、（ａ）のＹ－Ｙ’線に沿った断面図を示す。
【0065】
第１実施形態において、Ｐ
+
層にはＳｉよりなる半導体材料を用いて、Ｎ+層にはＳｉＧｅよりなる半導体層を用いると、図４に示すように、Ｎ+層５１ｂの外側には、第１実施形態で用いたＳｉＧｅ層２２ｂは形成しない。
【0066】
なお、Ｎ+層５１ｂの形成においては、ＳｉＧｅの堆積の初期段階のＳｉとＧｅの組成比を変えて、Ｓｉ柱７ｂの酸化速度に対して、後工程において望ましい酸化層がＮ+層５１ｂの外側に形成されるようにしてもよい。これは、Ｎ+層５１ｂに少なくとも２つの元素よりなる化合物半導体材料を用いる場合においても同じである。
【0067】
本実施形態は以下の特徴がある。
本実施例では、Ｎ+層５１ｂはＳｉ柱７ａ、７ｂの側面より酸化速度の大きいＳｉＧｅ材料より形成されているので、第１実施形態で示した追加のＳｉＧｅ層２２ｂを必要としない。これにより、第１実施形態と比べて、工程数の削減が図れる。なお、Ｐ+層５１ａにおいても、Ｐ+層５１ａがＳｉ柱７ａ、７ｂの側面より酸化速度の大きい半導体材料層であれば、ＳｉＧｅ層のように半導体材料層を形成する必要がない。
本実施例では、Ｎ+層５１ｂはＳｉ柱７ａ、７ｂの側面より酸化速度の大きいＳｉＧｅ材料より形成されているので、第１実施形態で示した追加のＳｉＧｅ層２２ｂを必要としない。これにより、第１実施形態と比べて、工程数の削減が図れる。なお、Ｐ+層５１ａにおいても、Ｐ+層５１ａがＳｉ柱７ａ、７ｂの側面より酸化速度の大きい半導体材料層であれば、ＳｉＧｅ層のように半導体材料層を形成する必要がない。
【0068】
なお、上記各実施形態では、シリコンからなるＳｉ柱を用いたが、シリコン以外の半導体材料を、その一部または全体に用いるＳＧＴにも本発明の技術的思想を適用することができる。
【0069】
また、第１実施形態の説明は、Ｓｉ柱７ａ、７ｂに、それぞれ１つのＳＧＴを形成する場合について行ったが、１つの半導体柱に複数のＳＧＴを形成する回路形成に本発明を適用できる。このことは、本発明に係るその他の実施形態にも適用することができる。
【0070】
また、上記各実施形態では、ｐ層基板１の代わりに、絶縁基板を有するＳＯＩ（Silicon on Insulator）基板を用いることもできる。この場合、Ｎ層２はあっても、なくてもよい。
【0071】
また、上記各実施形態では、平面視において、Ｓｉ柱７ａ、７ｂの形状が円形である場合について説明したが、楕円形、矩形であってもよいことは言うまでもない。
【0072】
また、第１実施形態では、ゲート導体層としてＴｉＮ層２９ａと、これに繋がったＷ層３０ａを用いたが、ゲート導体層の材料は他の金属層、合金層、低抵抗の半導体などの導体材料層であってもよい。また、ゲート導体層は、単層、または多層の導体層から形成してもよい。このことは、本発明に係るその他の実施形態においても同じである。
【0073】
また、第１実施形態における、エッチングマスク材料層３３はリソグラフィ用のレジスト層、または単層、または複数層の有機材料層、または無機材料を形成して用いてもよい。このことは、本発明に係るその他の実施形態においても同じである。
【0074】
また、第１実施形態では、ゲート絶縁層としてＨｆＯ2層２８を用いたが、ＨｆＯ2に限定されず、単層または複数層の他の絶縁材料を使用してもよい。このことは、本発明に係るその他の実施形態においても同じである。
【0075】
また、第１実施形態では、Ｓｉ柱７ａ、７ｂ側面が、Ｐ層基板１平面に対して、垂直になっている円柱の場合について説明したが、各実施形態の示す構造を実現するものであれば、台形、たる型などであってもよい。このことは、本発明に係るその他の実施形態においても同じである。
【0076】
また、ＳＧＴは、半導体柱の外周にゲート絶縁層が形成され、このゲート絶縁層の外周にゲート導体層が形成されている構造を有する。このゲート導体層とゲート絶縁層の間に電気的に浮遊した導体層を有するフラッシュメモリ素子もＳＧＴの１形態であり、本発明の技術的思想が適用可能である。
【0077】
また、上記各実施形態では、半導体柱にＳＧＴのみが形成されている場合について説明したが、本発明の技術的思想は、ＳＧＴとそれ以外の素子、例えばフォトダイオード、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＭ（Phase Change Memory）、ＲｅＲＡＭ（Resistance-change Random Access Memory）などが組み込まれた半導体装置の製造方法にも適用できる。
【0078】
また、上記各実施形態での説明は、上下のソースとドレインとなる不純物領域が同じ極性をもつ不純物原子をもつＳＧＴを用いて説明したが、異なる極性の不純物原子を持つトンネル形ＳＧＴについても、本発明は適用できる。同様に、ソースとドレインとの、片方または両方をショットキーダイオードにより形成したＳＧＴについても、本発明は適用できる。
【0079】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされているものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて実施形態の構成要件の一部を除いても本発明の技術的思想の範囲内となる。
【産業上の利用可能性】
【0080】
本発明に係る、ＳＧＴを有する半導体装置の製造方法は、高密度,高性能のＳＧＴを有する柱状半導体装置を実現するために有用である。
【符号の説明】
【0081】
１、１ａ Ｐ層基板
２、２ａ Ｎ層
３ａ、３ａａ、２３ａ、４８ａ、４８ａａ、５１ａ Ｐ+層
３ｂ、３ｂｂ、２３ｂ、４８ｂ、４８ｂｂ、５１ｂ Ｎ+層
４ Ｐ層
５ａ、５ｂ、５Ａ，５Ｂ、１１ａ、１１ｂ、１５、１８ａ、１８ｂ、２４ａ、２４ｂ、２６ａ、２６ｂ、２７ａ、２７ｂ、３４、３５、４４ａ、４４ｂ、４５、４９ａ、４９ｂ、５１ａ、５１ｂ、５１ａａ、５１ｂｂ、５３ａ、５３ｂ ＳｉＯ2層
６ａ、６ｂ、３２、３２ａ、４３ ＳｉＮ層
７ａ、７ｂ Ｓｉ柱
１０ Ｓｉ柱台
１６ ポリＳｉ層
１７、４５ ＡｌＯ層
１９ レジスト層
２０ａ、２０ａａ、２０ｂｂ 凹部
２２ａ、２２ｂ、２２ａａ、２２ｂｂ、４７ａ、４７ｂ、４７ａａ、４７ｂｂ ＳｉＧｅ層
２８、４０ ＨｆＯ2層
２９、２９ａ、４１ ＴｉＮ層
３０、３０ａ、４２ Ｗ層
３１ａ、３１ｂ 突起Ｗ層
３３、３３ａ マスク材料層
３６ａ、３６ｂ、３６ｃ、３６ｄ コンタクトホール
Ｖｉｎ 入力配線金属層
Ｖｏｕｔ 出力配線金属層
Ｖｄｄ 電源配線金属層
Ｖｓｓ グランド配線金属層
２、２ａ Ｎ層
３ａ、３ａａ、２３ａ、４８ａ、４８ａａ、５１ａ Ｐ+層
３ｂ、３ｂｂ、２３ｂ、４８ｂ、４８ｂｂ、５１ｂ Ｎ+層
４ Ｐ層
５ａ、５ｂ、５Ａ，５Ｂ、１１ａ、１１ｂ、１５、１８ａ、１８ｂ、２４ａ、２４ｂ、２６ａ、２６ｂ、２７ａ、２７ｂ、３４、３５、４４ａ、４４ｂ、４５、４９ａ、４９ｂ、５１ａ、５１ｂ、５１ａａ、５１ｂｂ、５３ａ、５３ｂ ＳｉＯ2層
６ａ、６ｂ、３２、３２ａ、４３ ＳｉＮ層
７ａ、７ｂ Ｓｉ柱
１０ Ｓｉ柱台
１６ ポリＳｉ層
１７、４５ ＡｌＯ層
１９ レジスト層
２０ａ、２０ａａ、２０ｂｂ 凹部
２２ａ、２２ｂ、２２ａａ、２２ｂｂ、４７ａ、４７ｂ、４７ａａ、４７ｂｂ ＳｉＧｅ層
２８、４０ ＨｆＯ2層
２９、２９ａ、４１ ＴｉＮ層
３０、３０ａ、４２ Ｗ層
３１ａ、３１ｂ 突起Ｗ層
３３、３３ａ マスク材料層
３６ａ、３６ｂ、３６ｃ、３６ｄ コンタクトホール
Ｖｉｎ 入力配線金属層
Ｖｏｕｔ 出力配線金属層
Ｖｄｄ 電源配線金属層
Ｖｓｓ グランド配線金属層
【図1A】
【図1B】
【図1C】
【図1D】
【図1E】
【図1F】
【図1G】
【図1H】
【図1I】
【図1J】
【図1K】
【図1L】
【図1M】
【図1N】
【図1O】
【図1P】
【図1Q】
【図1R】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図3A】
【図3B】
【図3C】
【図4】
【図5】
【図6】