(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-02
(45)【発行日】2024-08-13
(54)【発明の名称】半導体記憶装置及び半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240805BHJP
H10B 43/50 20230101ALI20240805BHJP
H01L 21/336 20060101ALI20240805BHJP
H01L 29/788 20060101ALI20240805BHJP
H01L 29/792 20060101ALI20240805BHJP
H01L 21/768 20060101ALI20240805BHJP
H01L 23/522 20060101ALI20240805BHJP
【ＦＩ】
H10B43/27
H10B43/50
H01L29/78 371
H01L21/90 C
H01L21/90 J
【請求項の数】
8
(21)【出願番号】P 2020123481
(22)【出願日】2020-07-20
(65)【公開番号】P2022020148
(43)【公開日】2022-02-01
【審査請求日】2023-03-13
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】成影 壮司
【審査官】加藤 俊哉
(56)【参考文献】
【文献】特開２０１９－１０２６８５（ＪＰ，Ａ）
【文献】特開２０１７－１４７３３７（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１７／０１４１１２２（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ４３／５０
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
Ｈ０１Ｌ ２１／７６８
(57)【特許請求の範囲】
【請求項1】
所定の導電膜上に設けられ、複数の絶縁層と複数の導電層が一層ずつ交互に積層された積層体と、前記積層体の積層方向に当該積層体を貫通し、複数のメモリセルが形成される第１柱状部と、
前記積層体を前記積層方向に貫通し、当該積層体を複数のブロックに区分けする第１分離部と、
前記第１柱状部と前記第１分離部の間において、前記所定の導電膜の上面から前記積層体内において前記積層方向へ局所的に延びる第１支持柱と
を備え、
前記第１柱状部は、前記第１分離部が伸びる方向に沿って複数配列され、
複数の前記第１柱状部の近傍には、前記第１支持柱が前記第１柱状部と対応して設けられ、
前記第１支持柱は、前記第１柱状部の径よりも小さな径を有し、
前記第１支持柱の下端部は、前記第１分離部の下端部よりも上方に位置し、
前記第１支持柱は、絶縁性材料でシームレスに形成されている、
半導体記憶装置。
【請求項2】
前記所定の導電膜上に設けられ、前記積層体からそれぞれ異なる長さで延びる前記複数の導電層を含む階段部と当該階段部を覆う絶縁体部とを有する階段領域と、前記階段部の複数の導電層の積層方向に前記階段領域を貫通する第２柱状部と、
前記積層方向に前記階段領域を貫通し、前記第１柱状部を複数のブロックに区分けする、前記第１分離部と連続した第２分離部と、
前記第２柱状部と前記第２分離部の間において、前記所定の導電膜の上面から前記積層体において前記積層方向へ局所的に延びる第２支持柱と
を更に備える、請求項１に記載の半導体記憶装置。
【請求項3】
前記第１支持柱は、前記第１分離部のうちの幅が最大となる部分よりも低い、請求項１又は２に記載の半導体記憶装置。
【請求項4】
前記第１支持柱の前記第１分離部への接触が許容される、請求項１に記載の半導体記憶装置。
【請求項5】
所定の導電膜上に、複数の絶縁層と複数の犠牲層を一層ずつ交互に積層して第１積層体を形成し、前記第１積層体を前記所定の導電膜の上面まで貫通する第１支持柱を形成し、
前記第１積層体及び前記第１支持柱の上に、複数の絶縁層と複数の犠牲層を一層ずつ交互に積層して第２積層体を形成することにより、前記第１積層体及び前記第２積層体を含む積層体を形成し、
前記積層体を積層方向に貫通する第１柱状部を形成し、
前記積層体を積層方向に貫通し、前記積層体を複数のブロックに区分けするスリットを形成し、
前記スリットを介して、前記犠牲層を導電層に置き換え、
前記スリットを絶縁膜と導電部で埋め込むことを含み、
前記第１支持柱を形成するときは、前記第１積層体を貫通し前記所定の導電膜の上面に達するホールを形成し、前記ホールに絶縁性材料をシームレスに埋め込み、
前記第１柱状部を形成するときは、前記第１柱状部が、前記スリットが伸びる方向に沿うとともに、前記第１支持柱の近傍に前記第１支持柱と対応し、かつ前記第１支持柱の径より大きい径を有するように形成し、
前記スリットを形成するときは、前記積層体を前記積層方向に貫通し、前記所定の導電膜に前記スリットの下端部を規定する凹部を形成する、
半導体記憶装置の製造方法。
【請求項6】
所定の導電膜上に設けられ、複数の絶縁層と複数の導電層が一層ずつ交互に積層された積層体と、
前記積層体の積層方向に当該積層体を貫通し、複数のメモリセルが形成される第１柱状部と、
前記積層体を前記積層方向に貫通し、当該積層体を複数のブロックに区分けする第１分離部と、
前記第１柱状部と前記第１分離部の間において、前記所定の導電膜の上面から前記積層体内において前記積層方向へ局所的に延びる第１支持柱と
前記第１柱状部と前記第１分離部の間において、前記所定の導電膜から離間し、前記積層体内に局所的に延びる第３支持柱と、を備え、
前記第３支持柱は、前記積層方向と交差する方向に前記第１支持柱からずれている、
半導体記憶装置。
【請求項7】
前記第１支持柱の、前記第１分離部、または前記第１柱状部への接触が許容される、
請求項６に記載の半導体記憶装置。
【請求項8】
所定の導電膜上に、複数の絶縁層と複数の犠牲層を一層ずつ交互に積層して第１積層体を形成し、
前記第１積層体を前記所定の導電膜の上面まで貫通する第１支持柱を形成し、
前記第１積層体及び前記第１支持柱の上に、複数の絶縁層と複数の犠牲層を一層ずつ交互に積層して第２積層体を形成し、
前記第２積層体の、前記第１支持柱に対して積層方向かつ前記積層方向と交差する方向にずれた位置を貫通する第３支持柱を形成し、
前記第２積層体及び前記第３支持柱の上に、複数の絶縁層と複数の犠牲層を一層ずつ交互に積層して第３積層体を形成することにより、前記第１積層体、前記第２積層体、及び前記第３積層体を含む積層体を形成し、
前記積層体を積層方向に貫通する第１柱状部を形成し、
前記積層体を積層方向に貫通し、前記積層体を複数のブロックに区分けするスリットを形成し、
前記スリットを介して、前記犠牲層を導電層に置き換え、
前記スリットを絶縁膜と導電部で埋め込むことを含む、
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
例えば３次元メモリ構造を有する半導体記憶装置は、複数の絶縁層と複数の導電層とが一層ずつ交互に積層された積層体と、この積層体を貫通し、複数のメモリセルがそれぞれ形成される複数の柱状部とを有している。また、そのような半導体記憶装置は、複数の柱状部が形成される領域を幾つかのグループに区分けするため、積層体を貫通する分離部を有している。分離部はまた、積層体の上部配線と下部配線とをつなぐ貫通配線としても機能する場合がある。
【0003】
分離部を形成する場合、製造プロセス上の事情により、分離部の幅は、上端に近い部分で最大となり、下端に向かって狭くなる。このような傾向は、記憶容量の増大のために積層体の積層数が増大し、分離部が高くなると、より顕著になる。また、柱状部についても同様な状況が生じる。分離部の幅の広い部分と、柱状部の幅の広い部分とが接触しないように両者の間隔を設定すると、幅の狭い部分の間の間隔が広くなる。導電層は、複数の絶縁層と複数の犠牲層とが一層ずつ交互に積層された後に、犠牲層を除去し、犠牲層が除去された空間に導電性材料が埋め込まれて形成される。分離部の狭い部分と柱状部の狭い部分との間隔が広すぎる場合には、犠牲層が除去された後に、残った絶縁層が撓んでしまい、導電性材料の埋め込みができない事態ともなる。
【0004】
一方、これを避けるために分離部と柱状部の間隔を広くすると、幅の広い部分どうしが接触してしまい、短絡が生じてしまうおそれがある。すなわち、分離部と柱状部の接触を避けつつ、積層体の下方部分において導電層を形成することが難しくなっている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１８－１５２４１２号公報
【文献】特開２０１９－１０２６８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の一つの実施形態は、複数の絶縁層と複数の導電層が一層ずつ交互に積層される積層体を貫通する複数の柱状部と、当該複数の柱状部を区分けする分離部とを有する半導体記憶装置において、分離部と柱状部の接触を避けつつ、積層体の下方部分において導電層を容易に形成することが可能な半導体記憶装置及び半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【0007】
実施形態による半導体記憶装置は、所定の導電膜上に設けられ、複数の絶縁層と複数の導電層が一層ずつ交互に積層された積層体と、前記積層体を積層方向に貫通し、複数のメモリセルを構成する第１柱状部と、前記積層体を貫通し、当該階段領域を複数のブロックに区分けする第１分離部と、前記第１柱状部と前記第１分離部の間において、前記所定の導電膜の上面から前記積層体内へ局所的に延びる第１支持柱とを備え、前記第１柱状部は、前記第１分離部が伸びる方向に沿って複数配列され、複数の前記第１柱状部の近傍には、前記第１支持柱が前記第１柱状部と対応して設けられ、前記第１支持柱は前記第１柱状部の径よりも小さな径を有し、前記第１支持柱の下端部は、前記第１分離部の下端部よりも上方に位置し、前記第１支持柱は、絶縁性材料でシームレスに形成されている。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されるべきである。
【0010】
図１は、実施形態による半導体記憶装置を模式的に示す上面ブロック図である。図示のとおり、半導体記憶装置１は、メモリ領域ＭＡと、階段領域ＳＡと、周辺領域ＰＡとを有している。メモリ領域ＭＡには複数のメモリセルが設けられ、階段領域ＳＡには、メモリ領域ＭＡの複数のメモリセルの各々と電気的に接続する導電部が設けられている。周辺領域ＰＡには、メモリセルを制御する回路等が設けられている。
【0011】
図２は、半導体記憶装置１のメモリ領域ＭＡと階段領域ＳＡの一部拡大図であり、例えば図１における部位Ｒに相当する。図３は、図２のＡ－Ａ線に沿った断面を模式的に示す図であり、図４は、図２のＢ－Ｂ線に沿った断面を模式的に示す図である。ただし、図３において、第１柱状部ＣＬ（後述）と接続する上層配線（ビット線等）は省略されている。
【0012】
図２を参照すると、メモリ領域ＭＡは、積層体ＳＬ、複数の第１柱状部ＣＬ、及び分離部ＰＰを有している。積層体ＳＬは、図３に示すように、ベースボディ１０上に形成され、一層ずつ交互に積層された複数の絶縁層１１と複数の導電層１２とを有している。ベースボディ１０は、導電性であり、例えばシリコン基板でよく、シリコン基板上に堆積された単結晶シリコン層であってもよい。
【0013】
複数の第１柱状部ＣＬは、図２に示すようにＸ方向に沿って一列に配列されるとともに、Ｘ方向と直交するＹ方向に沿っては互い違いに配列されている。また、図３に示すように、第１柱状部ＣＬは、積層体ＳＬの上面から積層体ＳＬを貫通し、ベースボディ１０内に到達する貫通孔ＭＨを埋め込むように形成される。第１柱状部ＣＬの各々は、メモリ膜３０、シリコン膜４０、およびコア膜５０を有している。ここで、積層体ＳＬの導電層１２のうち、最下層の導電層１２と第１柱状部ＣＬが接触する部分は、ソース側選択トランジスタを構成し、最上層の導電層１２と第１柱状部ＣＬが接触する部分は、ドレイン側選択トランジスタを構成し、残りの導電層１２（ワードライン）と第１柱状部ＣＬが接触する部分は、メモリセルを構成する。
【0014】
分離部ＰＰは、図２に示すようにＸ方向に伸び、メモリ領域ＭＡを複数のブロックＢ１，Ｂ２，・・・に分離する。分離部ＰＰは、図３に示すように、積層体ＳＬを上面から貫通してベースボディ１０の内部まで到達するスリットＳＴ内に形成され、スリットＳＴの内側面を覆う絶縁膜ＰＰＩと、その内側を埋める導電部ＰＰＣとを有する。導電部ＰＰＣは、ベースボディ１０に接続し、図示しない上部電極とベースボディ１０とを電気的に接続する。
【0015】
階段領域ＳＡは、図２に示すように、コンタクトＣＣ、第２柱状部ＨＲ、及び分離部ＰＰを有している。また、階段領域ＳＡにおいては、図４に示すように、異なる長さを有する導電層１２が絶縁層１１を介して積層されている。個々の導電層１２は、積層体ＳＬから階段領域ＳＡへと連続的に延出している。ここで、複数の導電層１２のうちのいずれの導電層１２も、その下の導電層１２に比べ、短い延出長を有している。すなわち、階段領域ＳＡには、複数の導電層１２が、階段領域ＳＡからメモリ領域ＭＡに向かう方向に沿って高くなるように階段状に形成されている。階段状に形成された複数の導電層１２の各テラス面ＴＳ（階段の踏み板面に相当）に対して、積層体ＳＬの上面から延びるコンタクトＣＣが接続している。
【0016】
コンタクトＣＣは、導電性を有し、例えばタングステンまたはモリブデンなどの金属を含むことができる。コンタクトＣＣは、図示しない上層配線（ワード配線）と接続されている。その上層配線は、例えば周辺領域ＰＡ（図１）に設けられた回路部と電気的に接続されている。回路部により、コンタクトＣＣおよび導電層１２を通して、メモリセルへ印加される電圧が制御される。
【0017】
なお、テラス面ＴＳの上方には絶縁体ＳＡＩが形成され、図示しない上層配線と導電層１２が絶縁されるとともに、隣接する２つのコンタクトＣＣが絶縁されている。
【0018】
第２柱状部ＨＲは、階段状の導電層１２と絶縁体ＳＡＩを貫通するように形成されたホール内に絶縁材料を埋め込むことにより形成される。第２柱状部ＨＲは、導電層１２を形成するときに、複数の絶縁層１１を支持するために利用される。また、図２に示すように、階段領域ＳＡには、メモリ領域ＭＡから連続的に分離部ＰＰ（スリットＳＴ）が伸びている。
【0019】
メモリ領域ＭＡと階段領域ＳＡの双方において、図２に平面的な位置を示すように、複数の支持柱ＳＰが、分離部ＰＰに沿って設けられている。本実施形態では、支持柱ＳＰは、第１柱状部ＣＬと分離部ＰＰの間、及び第２柱状部ＨＲと分離部ＰＰの間に設けられている。より具体的には、支持柱ＳＰは、分離部ＰＰと直交し第１柱状部ＣＬ（階段領域ＳＡにおいては第２柱状部ＨＲ）を通る直線上に配置されてよい。また、支持柱ＳＰは、分離部ＰＰと第１柱状部ＣＬ（階段領域ＳＡにおいては第２柱状部ＨＲ）の中点に配置されてよく、その中点よりも分離部ＰＰの近くに配置されてもよく、中点よりも第１柱状部ＣＬ（階段領域ＳＡにおいては第２柱状部ＨＲ）の近くに配置されてもよい。
【0020】
また、図３に示すように、支持柱ＳＰは、積層体ＳＬを貫通することなく、積層体ＳＬの下層部分に設けられている。換言すると、支持柱ＳＰは、ベースボディ１０の上面から積層体ＳＬへ局所的に伸びている。支持柱ＳＰの高さは、積層体ＳＬの積層数や、第１柱状部ＣＬと分離部ＰＰとの間の距離に基づいて、適宜、決定されてよい。また、支持柱ＳＰの高さを決定するときには、第２柱状部ＨＲと分離部ＰＰとの間の距離を考慮してもよい。さらに、支持柱ＳＰの分離部ＰＰと平行な方向（Ｘ方向）の長さと、分離部ＰＰと直交する方向（Ｙ方向）の長さとについても適宜決定されてよい。さらにまた、後述のとおり、分離部ＰＰは、その上方部において広い幅を有し、下端において狭い幅を有する傾向にあるため、そのような形状を考慮して、支持柱ＳＰの形状や配置が決定されても良い。
【0021】
次に、図５～図１５参照しながら、実施形態の半導体記憶装置１の製造方法について説明する。図５～図１５は、本実施形態の半導体記憶装置の製造方法における主な工程の後のメモリ領域ＭＡの断面を模式的に示す図である。以下、メモリ領域ＭＡを中心に本製造方法を説明する。
【0022】
始めに、図５に示されるように、ベースボディ１０上に積層体ＳＬの下層部分ＳＬＬが形成される。下層部分ＳＬＬは、一層ずつ交互に積層される複数の絶縁層１１と複数の犠牲層１２０とを有する。下層部分ＳＬＬの表面には犠牲層１２０が露出している。犠牲層１２０は、例えば窒化シリコン層で形成されてよく、絶縁層１１は、例えば酸化シリコンにより形成されてよい。なお、図示の例では、下層部分ＳＬＬは２つの絶縁層１１と２つの犠牲層１２０とを有しているが、これに限られることはなく、下層部分ＳＬＬの高さにより支持柱ＳＰの高さが決まるため、形成すべき支持柱ＳＰの高さに応じて、下層部分ＳＬＬの層数を決定してよい。
【0023】
次に、図６に示すように、下層部分ＳＬＬを貫通してベースボディ１０の上面に達するホール２１が形成される。具体的には、予め定められたホール２１が形成されるべき位置に開口を有するフォトレジスト層（不図示）が下層部分ＳＬＬの表面上に形成され、このフォトレジスト層をマスクとして、反応性イオンエッチング（ＲＩＥ）法によって下層部分ＳＬＬがエッチングされる。ここで、ベースボディ１０は、エッチングストッパーとして機能し、ホール２１の底面として露出する。
【0024】
続けて、ホール２１が例えば酸化シリコンで埋め込まれ、図７に示すように、支持柱ＳＰが形成される。具体的には、まず、例えばＴＥＯＳを原料としたプラズマ化学気相堆積（ＣＶＤ）法などによりホール２１が酸化シリコンで埋め込まれる。このとき、支持柱ＳＰにボイドが形成されないように、酸化シリコンは、ホール２１に対して、コンフォーマルにシームレスに堆積されることが望ましい。ホール２１が酸化シリコンで埋め込まれた後、下層部分ＳＬＬの表面に残る酸化シリコン膜が、例えば化学機械平坦化（ＣＭＰ）法やエッチバック法により除去される。これにより、支持柱ＳＰが形成され、下層部分ＳＬＬの最上層である犠牲層１２０が露出する。
【0025】
次に、支持柱ＳＰ及び下層部分ＳＬＬの表面上に複数の絶縁層１１と複数の犠牲層１２０が一層ずつ交互に積層され、下層部分ＳＬＬを含む積層体ＳＬが得られる。ここまでの工程は、メモリ領域ＭＡ及び階段領域ＳＡにおいて同一であり、両領域ＭＡ，ＳＡにおいて同一の構造が形成される。この後、階段領域ＳＡでは、積層体ＳＬが部分的にエッチングされ、犠牲層１２０がテラス面ＴＳとして露出する階段形状を有することとなる（図４参照）。このエッチングには、インプリント法により形成した階段形状を有するマスク層を利用することができる。ただし、一様の厚さを有するレジストマスク層をシュリンクしつつ、積層体ＳＬをエッチングすることによって階段形状を形成してもよい。
【0026】
次いで、階段形状を有する積層体ＳＬの上に、絶縁体ＳＡＩ（図４）が形成される。絶縁体ＳＡＩは、例えば酸化シリコンにより形成されてよく、この形成にはＴＥＯＳを原料としたプラズマＣＶＤ法を利用することができる。絶縁体ＳＡＩの上面は、メモリ領域ＭＡにおける積層体ＳＬの上面と同一面を形成する。
【0027】
続けて、図８に示すように、メモリ領域ＭＡには、積層体ＳＬを積層方向に貫通してベースボディ１０に到達する貫通孔ＭＨが形成される。具体的には、貫通孔ＭＨが形成されるべき位置に開口を有するフォトレジスト層（不図示）が積層体ＳＬの表面に形成され、このフォトレジスト層をマスクとしたＲＩＥ法により、積層体ＳＬがエッチングされる。このとき、ベースボディ１０もまたエッチングされ、ベースボディ１０の表面に凹部が形成される。これにより、貫通孔ＭＨが形成される。
【0028】
この後、貫通孔ＭＨに第１柱状部ＣＬが形成される。具体的には、まず、図９に示すようにメモリ膜３０が形成される。メモリ膜３０の形成には、例えば原子層堆積（ＡＬＤ）法を利用することができ、これにより、貫通孔ＭＨの内周面および底面に沿ってコンフォーマルなメモリ膜３０を得ることができる。メモリ膜３０は、図示を省略するが、貫通孔ＭＨの内面に堆積されるブロック絶縁膜と、ブロック絶縁膜の内面に堆積される電荷蓄積膜と、電荷蓄積膜の内面に堆積されるトンネル絶縁膜とを有している。
【0029】
ブロック絶縁膜は、例えば酸化シリコンにより形成されてよい。ブロック絶縁膜は、電荷蓄積膜に蓄積された電荷が導電層１２へ放出されるのを防止する。また、ブロック絶縁膜は、導電層１２から第１柱状部ＣＬへの電荷のバックトンネリングを防止する。
【0030】
トンネル絶縁膜は、例えば酸化シリコンにより形成されてよい。トンネル絶縁膜は、チャネルとして機能するシリコン膜４０（図３）から電荷蓄積膜に電荷が注入される際、または電荷蓄積膜に蓄積された電荷がシリコン膜４０に放出される際に電位障壁として機能する。トンネル絶縁膜は例えば酸化シリコンで形成されてよく、電荷蓄積膜は例えば窒化シリコンにより形成され得る。
【0031】
メモリ膜３０の形成後、メモリ膜３０のうち貫通孔ＭＨの底面に堆積された部分がＲＩＥ法によりエッチングされる。さらに、このエッチングにより露出することとなったベースボディ１０がエッチングされ、貫通孔ＭＨから延びる凹部が形成される。
【0032】
この後、メモリ膜３０が形成された貫通孔ＭＨ内に導電性のシリコンが例えばＡＬＤ法によりコンフォーマルに堆積され、図１０に示すように、有底円筒形状を有するシリコン膜４０が得られる。シリコン膜４０の下端は、ベースボディ１０の凹部に位置し、これにより、シリコン膜４０がベースボディ１０と電気的に確実に接続される。
【0033】
続けて、図１１に示すように、シリコン膜４０の内側にコア膜５０が形成される。コア膜５０は、例えば酸化シリコンにより形成され得る。以上のようにして、貫通孔ＭＨ内にメモリ膜３０、シリコン膜４０、およびコア膜５０を含む第１柱状部ＣＬが形成される。
【0034】
この後、階段領域ＳＡには第２柱状部ＨＲ（図２）が形成される。すなわち、まず、所定の位置において階段領域ＳＡ（階段形状の積層体ＳＬと、絶縁体ＳＡＩ）を貫通してベースボディ１０に到達するホールがＲＩＥ法により形成される。次いで、このホールが、例えば、ＣＶＤ法により酸化シリコンにより埋め込まれて、第２柱状部ＨＲが得られる。
【0035】
次に、図１２に示すように、スリットＳＴが形成される。具体的には、スリットＳＴは、所定のフォトレジスト層（不図示）をマスクとし、積層体ＳＬ（階段領域ＳＡにおいては、絶縁体ＳＡＩ（図４）と階段状の積層体ＳＬ）をＲＩＥ法によりエッチングすることにより形成される。このとき、ベースボディ１０の表面もまたエッチングされ、ベースボディ１０には凹部が形成される。換言すると、スリットＳＴの下端部は、ベースボディ１０の凹部により規定される。なお、図２に示したように、スリットＳＴは、メモリ領域ＭＡから階段領域ＳＡまでＸ方向に連続的に伸びている。
【0036】
次に、スリットＳＴ内へエッチング液が供給され、積層体ＳＬ中の犠牲層１２０が除去される。犠牲層１２０は、本実施形態においては窒化シリコンで形成されているため、例えばリン酸を含むエッチング液をスリットＳＴ内へ供給すると、犠牲層１２０を選択的に除去することができる。なお、所定のエッチングガスを用いたドライエッチング法により、犠牲層１２０を選択的に除去してもよい。
【0037】
犠牲層１２０が除去されると、図１３に示すように、上下に隣接する２つの絶縁層１１の間に空隙１３が形成される。ここで、複数の絶縁層１１は、メモリ領域ＭＡでは、第１柱状部ＣＬにより支持され、これにより、上下に隣接する２つの絶縁層１１の間に空隙１３が維持される。また、積層体ＳＬの下層部においては、幾つかの絶縁層１１は支持柱ＳＰによっても支持される。これによる効果は後述する。
【0038】
その後、空隙１３が導電性材料により埋め込まれ、導電層１２が形成される。具体的には、例えばＡＬＤ法により、タングステンまたはモリブデンを含む有機金属ガスなどのソースガスがスリットＳＴを通して空隙１３に供給され、空隙１３にタングステンまたはモリブデンが堆積される。このようにして、図１４に示すように、導電層１２が形成される。これにより、積層体ＳＬは、一層ずつ交互に積層された複数の絶縁層１１と複数の導電層１２とを有することとなる。
【0039】
なお、犠牲層１２０はメモリ領域ＭＡから階段領域ＳＡまで伸び、階段領域ＳＡでは、下方の犠牲層１２０ほど長い延出長を有し、全体として階段形状が形成されている。このため、犠牲層１２０の除去後には、空隙１３もまた階段状に階段領域ＳＡにまで延びることとなる。したがって、空隙１３がタングステン又はモリブデンで埋め込まれることにより得られた導電層１２もまた、犠牲層１２０の形状を反映し、階段形状を有している（図４参照）。なお、犠牲層１２０が除去された後、階段領域ＳＡにおいては、絶縁層１１は、第２柱状部ＨＲ（図２）により支持され、これにより、上下に隣接する２つの絶縁層１１の間に空隙１３が維持される。また、メモリ領域ＭＡと同様に、階段領域ＳＡにおいても、下層の絶縁層１１は支持柱ＳＰによっても支持されている。
【0040】
次に、導電層１２の形成時にスリットＳＴの内面および底面に堆積された金属が除去された後、例えばＡＬＤ法により、スリットＳＴの内周面および底面に絶縁膜ＰＰＩが形成される（図１５）。絶縁膜ＰＰＩのうちスリットＳＴの底面に形成された部分がＲＩＥ法で除去された後、スリットＳＴ内に導電性材料が充填され、導電部ＰＰＣが形成される（図３参照）。導電部ＰＰＣの下端はベースボディ１０に物理的に且つ電気的に接触する。
【0041】
この後、階段領域ＳＡにおいては、コンタクトＣＣ（図１、図３）が形成される。具体的には、階段領域ＳＡの上面（酸化シリコン膜の上面）に、コンタクトＣＣが形成されるべき位置に開口を有するマスク層が形成され、これを用いたＲＩＥ法により、コンタクトホールが形成される。コンタクトホールは、階段領域ＳＡの上面から各導電層１２の上面まで達する。次いで、コンタクトホールが、例えばタングステンなどの金属により埋め込まれ、コンタクトＣＣが得られる。以上により、半導体記憶装置１の製造が終了する。
【0042】
なお、本実施形態による半導体記憶装置１の階段領域ＳＡにおいては、図１６に示すように、第１柱状部ＣＬは設けられておらず、支持柱ＳＰは、第２柱状部ＨＲと分離部ＰＰ（スリットＳＴ）の間に配置される。図１６は、図２におけるＣ－Ｃ線に沿った断面を模式的に示す図である。
【0043】
また、図１７は、階段領域ＳＡにおいて、メモリ領域ＭＡから更に離れた位置にある第２柱状部ＨＲ等の断面を図１６と同様に模式的に示す図である。メモリ領域ＭＡから離れた位置では、階段形状の導電層１２の段数が少なく、その代わりに、その上の絶縁体ＳＡＩは厚くなっている。このようにメモリ領域ＭＡから離れた、絶縁体ＳＡＩが厚い部分では、スリットＳＴの幅が広くなる傾向にある。これは、単一の材料（例えば酸化シリコン）で形成される絶縁体ＳＡＩのエッチングレートが、絶縁層１１と犠牲層１２０による積層体ＳＬのエッチングレートよりも大きいためと考えられる。このようにスリットＳＴの幅が広くなると、スリットＳＴと支持柱ＳＰの間の間隔は狭くなり、場合によっては、支持柱ＳＰと、スリットＳＴに埋め込まれる分離部ＰＰとが接触してしまう事態ともなる。ただし、支持柱ＳＰは、絶縁性材料で形成されるため、分離部ＰＰと接触してしまっても、支持柱ＳＰと、分離部ＰＰの導電部ＰＰＣとの間で短絡は殆ど生じない。支持柱ＳＰと第１柱状部ＣＬとも同様である。また、支持柱ＳＰは、第２柱状部ＨＲと接触しても構わない。
【0044】
次に、比較例と対比しながら、本実施形態による半導体記憶装置１及びその製造方法の利点について説明する。比較例による半導体記憶装置は、本実施形態による半導体記憶装置１における支持柱ＳＰを有していないけれども、これを除いて同一の構成を有している。また、比較例による半導体記憶装置は、本実施形態による半導体記憶装置１の製造方法における支持柱ＳＰの形成に係わる工程を省略すれば、製造することができる。図１８から図２０は、比較例による半導体記憶装置の階段領域の一部断面図であり、本実施形態による半導体記憶装置１の製造方法における、犠牲層１２０を除去した後の一部断面図に対応している。
【0045】
図１８を参照すると、犠牲層が除去されているために、絶縁層１１の間には空隙１３が形成され、各絶縁層１１のうちのスリットＳＴに向かって延びる部分は、第２柱状部ＨＲにより片持ち支持されている。この場合、図示のように、絶縁層１１のうち例えば上下に隣接する２つの絶縁層１１Ｕ、１１Ｌが、その先端部にて互いに接触することがある。この接触により、これら２つの絶縁層１１Ｕ、１１Ｌの空隙１３０には導電性材料を導入することができず、よって、絶縁層１１Ｕ、１１Ｌの間には導電層を形成できなくなってしまう。
【0046】
これを防ぐためには、例えば、図１９に示すように、スリットＳＴと第２柱状部ＨＲの間隔を狭くすることが考えられる。このようにすれば、片持ち支持される部分１１Ｃが短くなるため、撓み難くなり、よって上下に隣接する２つの絶縁層１１が接触することが回避され得る。
【0047】
しかしながら、スリットＳＴと第２柱状部ＨＲの間隔を狭くしようとすれば、スリットＳＴを形成するときに、スリットＳＴが第２柱状部ＨＲまで広がってしまう（両者が互いに接触してしまう）可能性がある。図示のとおり、スリットＳＴは、上方において広い幅ＷＷＳを有し、下端において狭い幅ＮＷＳを有する傾向がある。これは、スリットＳＴの形成時に、上方の所定の部分がエッチングガス中の活性種に長い時間、かつ／又は高濃度に晒されることにより生じると考えられる。同様に、第２柱状部ＨＲもまた、上方において広い幅ＷＷＨを有し、下端において狭い幅ＮＷＨを有する傾向にある。
【0048】
スリットＳＴ及び第２柱状部ＨＲがこのような形状を有するため、下端に近い部分では両者間の間隔を確保できるものの、スリットＳＴにおける広い幅ＷＷＳを有する部分と、第２柱状部ＨＲの広い幅ＷＷＨを有する部分とが、互いに近接することとなる。そうすると、スリットＳＴの形成時のエッチング速度のバラつきによっては、スリットＳＴが第２柱状部ＨＲに接触してしまうことにもなりかねない。
【0049】
特に、階段領域におけるメモリ領域から離れた位置においては、絶縁体ＳＡＩが厚くなっており、上述のとおり、スリットＳＴの形成時に横方向にエッチングが進み、スリットＳＴの幅が広くなるおそれがある。そのため、スリットＳＴが第２柱状部ＨＲに接触する可能性が高いと考えられる。図２０に示すように、スリットＳＴのエッチング中にスリットＳＴが第２柱状部ＨＲに接触してしまうと、第２柱状部ＨＲを構成する絶縁性材料（例えば酸化シリコン）もまたエッチングされてしまう。ここで、ＣＶＤ法により形成された第２柱状部ＨＲには、図２０に示すようにボイドＶが形成される場合がある。この場合には、スリットＳＴとボイドＶとが連通してしまうことになりかねない。スリットＳＴは、後に絶縁膜ＰＰＩと導電部ＰＰＣとで埋め込まれるが、導電部ＰＰＣを構成する導電性材料がボイドＶにまで入り込むと、導電部ＰＰＣと、絶縁層１１の間に形成される導電層との間で、導電性材料を通した電流のリークが生じるおそれがある。
【0050】
以上のとおり、スリットＳＴ及び第２柱状部ＨＲの間隔が広い場合には、上下の絶縁層１１が接触して導電層の形成が阻害される可能性があり、スリットＳＴ及び第２柱状部ＨＲの間隔が狭い場合には、スリットＳＴと第２柱状部ＨＲが接触してしまう可能性がある。
【0051】
なお、スリットＳＴが、上方において広い幅を有し、下端において狭い幅を有する傾向は、階段領域だけでなくメモリ領域においても見られる。このため、比較例においては、メモリ領域で、スリットＳＴが、幅の広い部分で第１柱状部ＣＬに接触してしまう可能性がある。仮にスリットＳＴが第１柱状部ＣＬに接触してしまうと、スリットＳＴに導電部ＰＰＣを形成した際に、導電部ＰＰＣと、第１柱状部ＣＬのシリコン膜４０（例えば図１１参照）との間で短絡や、電流のリークが生じてしまう。
【0052】
一方、本実施形態による半導体記憶装置１及びその製造方法では、図１３に示すように、第１柱状部ＣＬにより片持ち支持される絶縁層１１のうち、ベースボディ１０に近い部分（すなわち、第１柱状部ＣＬとスリットＳＴの間隔が広い部分）の絶縁層１１は、ベースボディ１０の上面から積層体ＳＬ内へ局所的に延びる支持柱ＳＰにより支持されている。このため、上下に隣接する２つの絶縁層１１が撓んで接触するのを回避することが可能となる。また、第１柱状部ＣＬの幅の広い部分と、スリットＳＴの幅の広い部分との間の間隔は、両者が接触しない程度に維持され得る。すなわち、支持柱ＳＰにより、上下に隣接する絶縁層１１が接触するのを回避しつつ、分離部ＰＰと第１柱状部ＣＬ（又は第２柱状部ＨＲ）との接触も回避することが可能となる。
【0053】
なお、積層体ＳＬの積層数を多くした場合には、貫通孔ＭＨやスリットＳＴを形成するための積層体ＳＬのエッチング時間が長くなるため、第１柱状部ＣＬ及び分離部ＰＰ（スリットＳＴ）における幅の広い部分もまた大きくなり易い。第１柱状部ＣＬ及び分離部ＰＰ（スリットＳＴ）の間隔を考慮すると、積層体ＳＬの下層部における第１柱状部ＣＬ及び分離部ＰＰ（スリットＳＴ）の間隔は例えば１５０～２００ｎｍにもなり得る。このような比較的大きな間隔であっても、下層部の絶縁層１１は、支持柱ＳＰにより支持されるため、絶縁層１１間での接触が回避され得る。
【0054】
また、半導体記憶装置１の記憶容量を増加させる観点から、メモリ領域ＭＡにおける第１柱状部ＣＬと分離部ＰＰの間の間隔は、両者の幅が広い部分で接触しない範囲で、小さい方がよい。したがって、これらの間に形成される支持柱ＳＰによって、第１柱状部ＣＬと分離部ＰＰの間隔がむしろ広くなってしまうのを避けるため、支持柱ＳＰは、分離部ＰＰのうちの幅が最大となる部分よりも低いことが望ましい。すなわち、分離部ＰＰのうちの幅が最大となる部分よりも低い、分離部ＰＰと第１柱状部ＣＬの間隔が比較的広い範囲に支持柱ＳＰが設けられれば、分離部ＰＰと第１柱状部ＣＬの間隔が不要に広くなるのを防止することができる。
【0055】
以上、実施形態を説明したが、上述の実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0056】
例えば、図２１に示すように、メモリ領域ＭＡにおいて、追加の支持柱ＡＳＰを設けても良い。追加の支持柱ＡＳＰは、支持柱ＳＰと同様に、酸化シリコンでシームレスに形成される。図示の例では、追加の支持柱ＡＳＰは、分離部ＰＰと第１柱状部ＣＬとの間において、積層体ＳＬの積層方向に局所的に延びている。また、追加の支持柱ＡＳＰは、支持柱ＳＰに対し、上方に、かつ水平方向にずれて配置されている。さらに、図示の例では、追加の支持柱ＳＰは、分離部ＰＰよりも第１柱状部ＣＬの近くに配置されている。ただし、図示の例に限らず、追加の支持柱ＡＳＰは、支持柱ＳＰと離間しつつ垂直方向に整列するように設けられて良い。また、追加の支持柱ＡＳＰは、支持柱ＳＰに対して、水平方向にずれるとともに、上下方向に重複しても良い。すなわち、追加の支持柱ＡＳＰの底面が支持柱ＳＰの上面よりも低くても良い。
【0057】
上述のとおり、支持柱ＳＰに関しては、積層体ＳＬ中の絶縁層１１と導電層１２の積層数や、分離部ＰＰと第１柱状部ＣＬの間隔などに応じて、その位置、高さ、及び幅を決定して良いが、それだけではなく、追加の支持柱ＡＳＰを適所に設けることにより、製造中の絶縁層１１の撓みを更に低減することが可能となる。また、支持柱ＳＰよりも上方に追加の支持柱ＡＳＰを設けることにより、分離部ＰＰ（スリットＳＴ）と第１柱状部ＣＬとの接触を妨げることが可能となる。なお、追加の支持柱ＡＳＰは、酸化シリコンなどの絶縁性材料で形成されるため、分離部ＰＰや第１柱状部ＣＬに仮に接触してしまっても、電流のリークが生じる可能性は低い。
【0058】
なお、追加の支持柱ＡＳＰは、図５から図７までを参照しながら説明した支持柱ＳＰの製造工程の後に、この製造工程を繰り返すことにより、形成することができる。また、追加の支持柱ＡＳＰの高さや幅（分離部ＰＰの延在方向に沿った長さ）なども、支持柱ＳＰと同様に、積層体ＳＬ中の絶縁層１１と導電層１２の積層数や、分離部ＰＰと第１柱状部ＣＬの間隔などに応じて決定されて良い。
【0059】
また、図２２に示すように、階段領域ＳＡにおいても追加の支持柱ＡＳＰを設けても良い。図示のとおり、追加の支持柱ＡＳＰは、分離部ＰＰと第２柱状部ＨＲとの間において、支持柱ＳＰの上方に配置されている。また、追加の支持柱ＳＰは、支持柱ＳＰから水平方向にずれており、分離部ＰＰよりも第２柱状部ＨＲの近くに配置されている。追加の支持柱ＳＰを適所に設けることにより、階段領域ＳＡにおいても、製造中の絶縁層１１の撓みが更に低減され得る。なお、追加の支持柱ＡＳＰは、階段領域ＳＡとメモリ領域ＭＡの双方に又はいずれか一方に設けられて良い。
【0060】
また、上述の実施形態による製造方法においては、貫通孔ＭＨ内にメモリ膜３０を形成した後に（図９）、メモリ膜３０のうちの底面部分を除去し、シリコン膜４０を形成したが（図１０）、メモリ膜３０の形成後にその内周面及び底面にシリコンによる薄膜を形成してもよい。この場合、その薄膜のうちの底面部分と、メモリ膜３０のうちの底面部分とが除去された後に、シリコン膜４０が形成される。このようにすることにより、メモリ膜３０の底面部分を除去するときに、シリコンの薄膜によって、メモリ膜３０がエッチングガス中の活性種に晒されるのを妨げられる。
【0061】
また、上述の実施形態による製造方法においては、第２柱状部ＨＲは、第１柱状部ＣＬと別途に形成されたが、同時に形成されてもよい。すなわち、貫通孔ＭＨを形成するときに、第２柱状部ＨＲ用のホールが形成され、貫通孔ＭＨをメモリ膜３０、シリコン膜４０、およびコア膜５０で埋め込んで第１柱状部ＣＬを形成するときに、第２柱状部ＨＲ用のホールにもメモリ膜３０、シリコン膜４０、およびコア膜５０が埋め込まれてもよい。ただし、この場合、第２柱状部ＨＲのシリコン膜４０がベースボディ１０に接触していないことが望ましい。
【0062】
（付記）
（１）
所定の導電膜上に設けられ、複数の絶縁層と複数の導電層が一層ずつ交互に積層された積層体と、
前記積層体の積層方向に当該積層体を貫通し、複数のメモリセルが形成される第１柱状部と、
前記積層体を前記積層方向に貫通し、当該積層体を複数のブロックに区分けする第１分離部と、
前記第１柱状部と前記第１分離部の間において、前記所定の導電膜の上面から前記積層体内において前記積層方向へ局所的に延びる第１支持柱と
を備える、半導体記憶装置。
（２）
前記所定の導電膜上に設けられ、前記積層体からそれぞれ異なる長さで延びる前記複数の導電層を含む階段部と当該階段部を覆う絶縁体部とを有する階段領域と、
前記階段部の複数の導電層の積層方向に前記階段領域を貫通する第２柱状部と、
前記積層方向に前記階段領域を貫通し、前記第１柱状部を複数のブロックに区分けする、前記第１分離部と連続した第２分離部と、
前記第２柱状部と前記第２分離部の間において、前記所定の導電膜の上面から前記積層体において前記積層方向へ局所的に延びる第２支持柱と
を更に備える、（１）に記載の半導体記憶装置。
（３）
前記第１支持柱は、前記第１分離部のうちの幅が最大となる部分よりも低い、（１）又は（２）に記載の半導体記憶装置。
（４）
前記第１支持柱は絶縁性材料で形成される、（１）から（３）のいずれかに記載の半導体記憶装置。
（５）
前記第１支持柱の前記第１分離部への接触が許容される、（４）に記載の半導体記憶装置。
（６）
前記第１柱状部と前記第１分離部の間に追加の前記第１支持柱を更に備える、（１）に記載の半導体記憶装置。
（７）
前記第２柱状部と前記第２分離部の間に追加の前記第２支持柱を更に備える、（２）に記載の半導体記憶装置。
（８）
所定の導電膜上に、複数の絶縁層と複数の犠牲層を一層ずつ交互に積層して第１積層体を形成し、
前記第１積層体を前記所定の導電膜の上面まで貫通する第１支持柱を形成し、
前記第１積層体及び前記第１支持柱の上に、複数の絶縁層と複数の犠牲層を一層ずつ交互に積層して第２積層体を形成することにより、前記第１積層体及び前記第２積層体を含む積層体を形成し、
前記積層体を積層方向に貫通する第１柱状部を形成し、
前記積層体を積層方向に貫通し、前記積層体を複数のブロックに区分けするスリットを形成し、
前記スリットを介して、前記犠牲層を導電層に置き換え、
前記スリットを絶縁膜と導電部で埋め込むことを含む、半導体記憶装置の製造方法。
（１）
所定の導電膜上に設けられ、複数の絶縁層と複数の導電層が一層ずつ交互に積層された積層体と、
前記積層体の積層方向に当該積層体を貫通し、複数のメモリセルが形成される第１柱状部と、
前記積層体を前記積層方向に貫通し、当該積層体を複数のブロックに区分けする第１分離部と、
前記第１柱状部と前記第１分離部の間において、前記所定の導電膜の上面から前記積層体内において前記積層方向へ局所的に延びる第１支持柱と
を備える、半導体記憶装置。
（２）
前記所定の導電膜上に設けられ、前記積層体からそれぞれ異なる長さで延びる前記複数の導電層を含む階段部と当該階段部を覆う絶縁体部とを有する階段領域と、
前記階段部の複数の導電層の積層方向に前記階段領域を貫通する第２柱状部と、
前記積層方向に前記階段領域を貫通し、前記第１柱状部を複数のブロックに区分けする、前記第１分離部と連続した第２分離部と、
前記第２柱状部と前記第２分離部の間において、前記所定の導電膜の上面から前記積層体において前記積層方向へ局所的に延びる第２支持柱と
を更に備える、（１）に記載の半導体記憶装置。
（３）
前記第１支持柱は、前記第１分離部のうちの幅が最大となる部分よりも低い、（１）又は（２）に記載の半導体記憶装置。
（４）
前記第１支持柱は絶縁性材料で形成される、（１）から（３）のいずれかに記載の半導体記憶装置。
（５）
前記第１支持柱の前記第１分離部への接触が許容される、（４）に記載の半導体記憶装置。
（６）
前記第１柱状部と前記第１分離部の間に追加の前記第１支持柱を更に備える、（１）に記載の半導体記憶装置。
（７）
前記第２柱状部と前記第２分離部の間に追加の前記第２支持柱を更に備える、（２）に記載の半導体記憶装置。
（８）
所定の導電膜上に、複数の絶縁層と複数の犠牲層を一層ずつ交互に積層して第１積層体を形成し、
前記第１積層体を前記所定の導電膜の上面まで貫通する第１支持柱を形成し、
前記第１積層体及び前記第１支持柱の上に、複数の絶縁層と複数の犠牲層を一層ずつ交互に積層して第２積層体を形成することにより、前記第１積層体及び前記第２積層体を含む積層体を形成し、
前記積層体を積層方向に貫通する第１柱状部を形成し、
前記積層体を積層方向に貫通し、前記積層体を複数のブロックに区分けするスリットを形成し、
前記スリットを介して、前記犠牲層を導電層に置き換え、
前記スリットを絶縁膜と導電部で埋め込むことを含む、半導体記憶装置の製造方法。
【符号の説明】
【0063】
１…半導体記憶装置、ＭＡ…メモリ領域、ＳＡ…階段領域、ＰＡ…周辺領域、ＳＬ…積層体、ＣＬ…第１柱状部、ＰＰ…分離部、ＰＰＩ…絶縁膜、ＰＰＣ…導電部、１０…ベースボディ、１１…絶縁層、１２…導電層、ＭＨ…貫通孔、３０…メモリ膜、４０…シリコン膜、５０…コア膜、ＣＣ…コンタクト、ＨＲ…第２柱状部、ＴＳ…テラス面、ＳＡＩ…絶縁体、ＳＴ…スリット、ＳＬＬ…下層部分、１２０…犠牲層、２１…ホール、ＳＰ…支持柱、ＡＳＰ…追加の支持柱、１３…空隙。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】