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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-02
(45)【発行日】2024-08-13
(54)【発明の名称】バイカッドフィルタ
(51)【国際特許分類】
H03H 11/04 20060101AFI20240805BHJP
H03H 11/12 20060101ALI20240805BHJP
【ＦＩ】
H03H11/04 G
H03H11/12 A
H03H11/04 D
【請求項の数】
4
(21)【出願番号】P 2020148331
(22)【出願日】2020-09-03
(65)【公開番号】P2022042760
(43)【公開日】2022-03-15
【審査請求日】2022-06-23
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】森田 亮
【審査官】志津木 康
(56)【参考文献】
【文献】特開昭５８－１７２００９（ＪＰ，Ａ）
【文献】特開２０１７－０２８６３０（ＪＰ，Ａ）
【文献】特開２０１８－０６７９０７（ＪＰ，Ａ）
【文献】米国特許第０７０１００２５（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｈ１１／００－Ｈ０３Ｈ１１／５４
Ｈ０４Ｂ１／１０－Ｈ０４Ｂ１５／０６
(57)【特許請求の範囲】
【請求項1】
第１オペアンプと、前記第１オペアンプに接続される第１可変抵抗と第１コンデンサと、を含む第１積分器と、第２オペアンプと、前記第２オペアンプに接続される第２可変抵抗と第２コンデンサと、を含む第２積分器と、
第３オペアンプと、前記第３オペアンプに接続される第３抵抗、第４抵抗、第５抵抗、及び第６抵抗と、を含む加算器と、
増幅率が１倍の反転アンプと、
バンドパスフィルタの出力端子と、
ローパスフィルタの出力端子と、
ハイパスフィルタの出力端子と、
入力信号が入力される入力端子と、
を備え、
前記第１積分器の出力端子は、前記第２積分器の負極側の入力端子に接続され、
前記第１積分器の出力端子は、前記反転アンプを介して前記加算器の負極側の第１入力端子に接続され、
前記第１積分器の出力端子は、前記バンドパスフィルタの出力端子に接続され、
前記第２積分器の出力端子は、前記加算器の負極側の第２入力端子に接続され、
前記第２積分器の出力端子は、前記ローパスフィルタの出力端子に接続され、
前記入力信号が入力される入力端子は、前記加算器の負極側の第３入力端子に接続され、
前記加算器の出力端子は、前記第１積分器の負極側の入力端子に接続され、
前記加算器の出力端子は、前記ハイパスフィルタの出力端子に接続され、
前記第１積分器の出力端子、前記第２積分器の出力端子、及び前記加算器の出力端子は、それぞれ、前記第１オペアンプの出力端子、前記第２オペアンプの出力端子、及び前記第３オペアンプの出力端子を含み、
前記第１積分器の負極側の入力端子は、前記第１可変抵抗の他方の端子を含み、
前記第２積分器の負極側の入力端子は、前記第２可変抵抗の一方の端子を含み、
前記加算器の負極側の第１入力端子は、前記第３抵抗の他方の端子を含み、前記加算器の負極側の第２入力端子は、前記第４抵抗の一方の端子を含み、前記加算器の負極側の第３入力端子は、前記第５抵抗の他方の端子を含み、
前記第１積分器の正極側の入力端子と、前記第２積分器の正極側の入力端子と、前記加算器の正極側の入力端子は接地され、
前記第１オペアンプの出力端子は、前記第１コンデンサの一方の端子と、前記第２可変抵抗の一方の端子と、前記反転アンプの入力端子と、前記バンドパスフィルタの出力端子とに接続され、
前記第１オペアンプの負極側の入力端子は、前記第１コンデンサの他方の端子と、前記第１可変抵抗の一方の端子とに接続され、
前記第２オペアンプの出力端子は、前記第２コンデンサの一方の端子と、前記第４抵抗の一方の端子と、前記ローパスフィルタの出力端子とに接続され、
前記第２オペアンプの負極側の入力端子は、前記第２可変抵抗の他方の端子と、前記第２コンデンサの他方の端子とに接続され、
前記第３オペアンプの出力端子は、前記第６抵抗の一方の端子と、前記第１可変抵抗の他方の端子と、前記ハイパスフィルタの出力端子とに接続され、
前記第３オペアンプの負極側の入力端子は、前記第６抵抗の他方の端子と、前記第４抵抗の他方の端子と、前記第５抵抗の一方の端子と、前記第３抵抗の一方の端子とに接続され、
前記反転アンプの出力端子は、前記第３抵抗の他方の端子に接続され、
前記第５抵抗の他方の端子は、前記入力信号が入力される入力端子に接続される、バイカッドフィルタ。
【請求項2】
前記加算器の前記第３抵抗、前記第４抵抗、前記第５抵抗、及び前記第６抵抗は、可変抵抗である、請求項１に記載のバイカッドフィルタ。
【請求項3】
第１完全差動オペアンプと、前記第１完全差動オペアンプに接続される第１可変抵抗及び第３可変抵抗と、前記第１完全差動オペアンプに接続される第１コンデンサ及び第３コンデンサと、を含む第１積分器と、第２完全差動オペアンプと、前記第２完全差動オペアンプに接続される第２可変抵抗及び第４可変抵抗と、前記第２完全差動オペアンプに接続される第２コンデンサ及び第４コンデンサと、を含む第２積分器と、
第３完全差動オペアンプと、前記第３完全差動オペアンプに接続される第５抵抗、第６抵抗、第７抵抗、第８抵抗、第９抵抗、第１０抵抗、第１１抵抗、及び第１２抵抗と、を含む加算器と、
バンドパスフィルタの出力端子と、
ローパスフィルタの出力端子と、
ハイパスフィルタの出力端子と、
差動入力信号の正相または逆相のうち一方が印加される第１入力端子と、
前記差動入力信号の正相または逆相のうち他方が印加される第２入力端子と、
を備え、
前記第１積分器の正極側の出力端子は、前記第２積分器の負極側の入力端子に接続され、
前記第１積分器の正極側の出力端子は、前記加算器の正極側の第１入力端子に接続され、
前記第１積分器の負極側の出力端子は、前記第２積分器の正極側の入力端子に接続され、
前記第１積分器の負極側の出力端子は、前記加算器の負極側の第１入力端子に接続され、
前記第２積分器の正極側の出力端子は、前記加算器の負極側の第２入力端子に接続され、
前記第２積分器の負極側の出力端子は、前記加算器の正極側の第２入力端子に接続され、
前記差動入力信号の正相または逆相のうち一方が印加される前記第１入力端子は、前記加算器の負極側の第３入力端子に接続され、
前記差動入力信号の正相または逆相のうち他方が印加される前記第２入力端子は、前記加算器の正極側の第３入力端子に接続され、
前記加算器の正極側の出力端子は、前記第１積分器の負極側の入力端子に接続され、
前記加算器の負極側の出力端子は、前記第１積分器の正極側の入力端子に接続され、
前記第１積分器の正極側の出力端子および負極側の出力端子は、前記バンドパスフィルタの出力端子に接続され、
前記第２積分器の正極側の出力端子および負極側の出力端子は、前記ローパスフィルタの出力端子に接続され、
前記加算器の正極側の出力端子および負極側の出力端子は、前記ハイパスフィルタの出力端子に接続され、
前記第１積分器の正極側の及び負極側の出力端子、前記第２積分器の正極側及び負極側の出力端子、並びに、前記加算器の正極側の出力端子及び負極側の出力端子は、それぞれ、前記第１完全差動オペアンプの正極側及び負極側の出力端子、前記第２完全差動オペアンプの正極側及び負極側の出力端子、並びに、前記第３完全差動オペアンプの正極側及び負極側の出力端子を含み、
前記第１積分器の正極側の入力端子は、前記第３可変抵抗の他方の端子を含み、前記第１積分器の負極側の入力端子は、前記第１可変抵抗の他方の端子を含み、
前記第２積分器の正極側の入力端子は、前記第４可変抵抗の一方の端子を含み、前記第２積分器の負極側の入力端子は、前記第２可変抵抗の一方の端子を含み、
前記加算器の正極側の第１入力端子は、前記第１１抵抗の一方の端子を含み、前記加算器の正極側の第２入力端子は、前記第１０抵抗の一方の端子を含み、前記加算器の正極側の第３入力端子は、前記第９抵抗の他方の端子を含み、
前記加算器の負極側の第１入力端子は、前記第５抵抗の一方の端子を含み、前記加算器の負極側の第２入力端子は、前記第６抵抗の一方の端子を含み、前記加算器の負極側の第３入力端子は、前記第７抵抗の他方の端子を含み、
前記第１完全差動オペアンプの正極側の出力端子は、前記第２可変抵抗の一方の端子と、前記第１コンデンサの一方の端子と、前記第１１抵抗の一方の端子と、前記バンドパスフィルタの正極側の出力端子とに接続され、
前記第１完全差動オペアンプの負極側の出力端子は、前記第４可変抵抗の一方の端子と、前記第３コンデンサの一方の端子と、前記第５抵抗の一方の端子と、前記バンドパスフィルタの負極側の出力端子とに接続され、
前記第１完全差動オペアンプの正極側の入力端子は、前記第３コンデンサの他方の端子と、前記第３可変抵抗の一方の端子とに接続され、
前記第１完全差動オペアンプの負極側の入力端子は、前記第１コンデンサの他方の端子と、前記第１可変抵抗の一方の端子とに接続され、
前記第２完全差動オペアンプの正極側の出力端子は、前記第２コンデンサの一方の端子と、前記第６抵抗の一方の端子と、前記ローパスフィルタの正極側の出力端子とに接続され、
前記第２完全差動オペアンプの負極側の出力端子は、前記第４コンデンサの一方の端子と、前記第１０抵抗の一方の端子と、前記ローパスフィルタの負極側の出力端子とに接続され、
前記第２完全差動オペアンプの正極側の入力端子は、前記第４コンデンサの他方の端子と、前記第４可変抵抗の他方の端子とに接続され、
前記第２完全差動オペアンプの負極側の入力端子は、前記第２コンデンサの他方の端子と、前記第２可変抵抗の他方の端子とに接続され、
前記第３完全差動オペアンプの正極側の出力端子は、前記第８抵抗の一方の端子と、前記第１可変抵抗の他方の端子と、前記ハイパスフィルタの正極側の出力端子とに接続され、
前記第３完全差動オペアンプの負極側の出力端子は、前記第１２抵抗の一方の端子と、前記第３可変抵抗の他方の端子と、前記ハイパスフィルタの負極側の出力端子とに接続され、
前記第３完全差動オペアンプの正極側の入力端子は、前記第９抵抗の一方の端子と、前記第１０抵抗の他方の端子と、前記第１１抵抗の他方の端子と、前記第１２抵抗の他方の端子とに接続され、
前記第３完全差動オペアンプの負極側の入力端子は、前記第５抵抗の他方の端子と、前記第６抵抗の他方の端子と、前記第７抵抗の一方の端子と、前記第８抵抗の他方の端子とに接続され、
前記第７抵抗の他方の端子は、前記差動入力信号の正相または逆相のうち一方が印加される前記第１入力端子に接続され、
前記第９抵抗の他方の端子は、前記差動入力信号の正相または逆相のうち他方が印加される前記第２入力端子に接続される、バイカッドフィルタ。
【請求項4】
前記加算器の前記第５抵抗、前記第６抵抗、前記第７抵抗、前記第８抵抗、前記第９抵抗、前記第１０抵抗、前記第１１抵抗、及び前記第１２抵抗は、可変抵抗である、請求項３記載のバイカッドフィルタ。【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、バイカッドフィルタに関する。
【背景技術】
【0002】
近年、通信機器等で不要信号を除去するために使用されるフィルタが開発されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１７－０３４５３３号公報
【文献】特開２０１７－１５６３１４号公報
【文献】特開２０１５－０１２３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
従来のバイカッドフィルタでは、中心周波数やカットオフ周波数、尖鋭度、又は通過利得等の各パラメータは、バイカッドフィルタに含まれるコンデンサの容量値や抵抗の抵抗値を変えることにより調整されている。
しかしながら、半導体集積回路等においてチップ面積を小さくするという点で鑑みると、抵抗の抵抗値のみで各パラメータを調整することが好適である。ところが、抵抗の抵抗値のみでパラメータを調整する場合、所定のパラメータ（例えば周波数）に関する抵抗値を変化させると、それに伴い他のパラメータ（例えば尖鋭度）も変わってしまうという問題が生じる。
そこで本実施形態は、各パラメータを独立して調整可能なバイカッドフィルタを提供する。
しかしながら、半導体集積回路等においてチップ面積を小さくするという点で鑑みると、抵抗の抵抗値のみで各パラメータを調整することが好適である。ところが、抵抗の抵抗値のみでパラメータを調整する場合、所定のパラメータ（例えば周波数）に関する抵抗値を変化させると、それに伴い他のパラメータ（例えば尖鋭度）も変わってしまうという問題が生じる。
そこで本実施形態は、各パラメータを独立して調整可能なバイカッドフィルタを提供する。
【課題を解決するための手段】
【0005】
一実施形態に係るバイカッドフィルタは、第１オペアンプと、前記第１オペアンプに接続される第１可変抵抗と第１コンデンサとを含む第１積分器と、第２オペアンプと、前記第２オペアンプに接続される第２可変抵抗と第２コンデンサとを含む第２積分器と、第３オペアンプと、前記第３オペアンプに接続される複数の抵抗とを含む加算器と、増幅率が１倍の反転アンプと、を備え、前記第１積分器の出力端子は、前記第２積分器の負極側の入力端子に接続され、前記第１積分器の出力端子は、前記反転アンプを介して前記加算器の負極側の第１入力端子に接続され、前記第２積分器の出力端子は、前記加算器の負極側の第２入力端子に接続され、入力信号が入力される入力端子は、前記加算器の負極側の第３入力端子に接続され、前記加算器の出力端子は、前記第１積分器の負極側の入力端子に接続される。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
以下、図面を参照しながら一実施形態に係るバイカッドフィルタについて詳細に説明する。
以下、図面を参照しながら一実施形態に係るバイカッドフィルタについて詳細に説明する。
【0008】
［実施形態１］
図１は、実施形態１のバイカッドフィルタを示す回路図である。図１に示すバイカッドフィルタＦＣは、オペアンプＯＰ１と、オペアンプＯＰ２と、オペアンプＯＰ３と、抵抗Ｒ１と、抵抗Ｒ２と、抵抗Ｒ３と、抵抗Ｒ４と、抵抗Ｒ５と、抵抗Ｒ６と、コンデンサＣ１と、コンデンサＣ２と、増幅率が１倍の反転アンプＲＯＰと、を有している。図１に示すバイカッドフィルタＦＣは、バイカッドフィルタＦＣの入力端子ＶＩ、バンドパスフィルタの出力端子ＶＢ、ローパスフィルタの出力端子ＶＬ、ハイパスフィルタの出力端子ＶＨを有している。
図１は、実施形態１のバイカッドフィルタを示す回路図である。図１に示すバイカッドフィルタＦＣは、オペアンプＯＰ１と、オペアンプＯＰ２と、オペアンプＯＰ３と、抵抗Ｒ１と、抵抗Ｒ２と、抵抗Ｒ３と、抵抗Ｒ４と、抵抗Ｒ５と、抵抗Ｒ６と、コンデンサＣ１と、コンデンサＣ２と、増幅率が１倍の反転アンプＲＯＰと、を有している。図１に示すバイカッドフィルタＦＣは、バイカッドフィルタＦＣの入力端子ＶＩ、バンドパスフィルタの出力端子ＶＢ、ローパスフィルタの出力端子ＶＬ、ハイパスフィルタの出力端子ＶＨを有している。
【0009】
本実施形態のバイカッドフィルタＦＣは、第１積分器ＩＴＧ１と、第２積分器ＩＴＧ２と、加算器ＡＤＤと、増幅率が１倍の反転アンプＲＯＰと、を備える。図１に示すバイカッドフィルタＦＣにおいて、第１積分器ＩＴＧ１は、オペアンプＯＰ１と、抵抗Ｒ３と、コンデンサＣ１と、を含む。第２積分器ＩＴＧ２は、オペアンプＯＰ２と、抵抗Ｒ２と、コンデンサＣ２と、を含む。加算器ＡＤＤは、オペアンプＯＰ３と、複数の抵抗、具体的には、抵抗Ｒ１と、抵抗Ｒ４と、抵抗Ｒ５と、抵抗Ｒ６と、を含む。
【0010】
第１積分器ＩＴＧ１の出力端子Ｔｏｉ１は、出力端子ＶＢに接続される。第１積分器ＩＴＧ１の出力端子Ｔｏｉ１は、第２積分器ＩＴＧ２の負極側の入力端子Ｔｉｉｎ２に接続される。第１積分器ＩＴＧ１の出力端子Ｔｏｉ１は、反転アンプＲＯＰを介して、加算器ＡＤＤの負極側の第１入力端子Ｔｉａｎ１に接続される。
第２積分器ＩＴＧ２の出力端子Ｔｏｉ２は、出力端子ＶＬに接続される。第２積分器ＩＴＧ２の出力端子Ｔｏｉ２は、加算器ＡＤＤの負極側の第２入力端子Ｔｉａｎ２に接続される。
入力信号が入力される入力端子ＶＩは、加算器ＡＤＤの負極側の第３入力端子Ｔｉａｎ３に接続される。加算器ＡＤＤの出力端子Ｔｏａは、出力端子ＶＨに接続される。加算器ＡＤＤの出力端子Ｔｏａは、前記第１積分器ＩＴＧ１の負極側の入力端子Ｔｉｉｎ１に接続される。
第１積分器ＩＴＧ１の正極側の入力端子Ｔｉｉｐ１、第２積分器ＩＴＧ２の正極側の入力端子Ｔｉｉｐ２、及び加算器ＡＤＤの正極側の入力端子Ｔｉａｐは接地される。
第２積分器ＩＴＧ２の出力端子Ｔｏｉ２は、出力端子ＶＬに接続される。第２積分器ＩＴＧ２の出力端子Ｔｏｉ２は、加算器ＡＤＤの負極側の第２入力端子Ｔｉａｎ２に接続される。
入力信号が入力される入力端子ＶＩは、加算器ＡＤＤの負極側の第３入力端子Ｔｉａｎ３に接続される。加算器ＡＤＤの出力端子Ｔｏａは、出力端子ＶＨに接続される。加算器ＡＤＤの出力端子Ｔｏａは、前記第１積分器ＩＴＧ１の負極側の入力端子Ｔｉｉｎ１に接続される。
第１積分器ＩＴＧ１の正極側の入力端子Ｔｉｉｐ１、第２積分器ＩＴＧ２の正極側の入力端子Ｔｉｉｐ２、及び加算器ＡＤＤの正極側の入力端子Ｔｉａｐは接地される。
【0011】
図１に示すバイカッドフィルタＦＣでは、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、及びＲ６は、可変抵抗である。抵抗Ｒ２及びＲ３は、外部からの制御信号ＣＴ１に基づいて抵抗値が変化する。抵抗Ｒ１は、外部からの制御信号ＣＴ２に基づいて抵抗値が変化する。抵抗Ｒ４は、外部からの制御信号ＣＴ３に基づいて抵抗値が変化する。抵抗Ｒ５及びＲ６は、外部からの制御信号ＣＴ４に基づいて抵抗値が変化する。
なお抵抗Ｒ２及びＲ３のみ可変抵抗で、他の抵抗、すなわち抵抗Ｒ１、Ｒ４、Ｒ５、及びＲ６は固定抵抗であってもよい。詳細は後述する。
なお抵抗Ｒ２及びＲ３のみ可変抵抗で、他の抵抗、すなわち抵抗Ｒ１、Ｒ４、Ｒ５、及びＲ６は固定抵抗であってもよい。詳細は後述する。
【0012】
本実施形態では、オペアンプＯＰ１、可変抵抗である抵抗Ｒ３、コンデンサＣ１を、それぞれ、第１オペアンプ、第１可変抵抗、及び第１コンデンサと呼ぶこともある。オペアンプＯＰ２、可変抵抗である抵抗Ｒ２、及びコンデンサＣ２を、それぞれ、第２オペアンプ、第２可変抵抗、及び第２コンデンサと呼ぶこともある。オペアンプＯＰ３を、第３オペアンプと呼ぶこともある。加算器ＡＤＤの抵抗Ｒ１、Ｒ５、及びＲ４を、それぞれ、第３抵抗、第４抵抗、及び第５抵抗、又は加算器ＡＤＤの第１抵抗、第２抵抗、及び第３抵抗と呼ぶこともある。
下記の説明において、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、及びＲ６の抵抗値を、それぞれ抵抗値Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、及びＲ６としている。同様に、コンデンサＣ１及びＣ２の容量値を、それぞれ容量値Ｃ１及びＣ２としている。
下記の説明において、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、及びＲ６の抵抗値を、それぞれ抵抗値Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、及びＲ６としている。同様に、コンデンサＣ１及びＣ２の容量値を、それぞれ容量値Ｃ１及びＣ２としている。
【0013】
具体的には、オペアンプＯＰ１の出力端子Ｏｔ１は、コンデンサＣ１の一方の端子と、抵抗Ｒ２の一方の端子と、出力端子ＶＢと、反転アンプＲＯＰの入力端子と、に接続されている。オペアンプＯＰ１の負極側の入力端子Ｉｎ１は、コンデンサＣ１の他方の端子と、抵抗Ｒ３の一方の端子と、に接続されている。オペアンプＯＰ１の正極側の入力端子Ｉｐ１は、接地される。
【0014】
オペアンプＯＰ２の出力端子Ｏｔ２は、コンデンサＣ２の一方の端子と、抵抗Ｒ５の一方の端子と、出力端子ＶＬと、に接続されている。オペアンプＯＰ２の負極側の入力端子Ｉｎ２は、抵抗Ｒ２の他方の端子と、コンデンサＣ２の他方の端子とに接続されている。オペアンプＯＰ２の正極側の入力端子Ｉｐ２は、接地される。
【0015】
オペアンプＯＰ３の出力端子Ｏｔ３は、抵抗Ｒ６の一方の端子と、抵抗Ｒ３の他方の端子と、出力端子ＶＨとに接続されている。オペアンプＯＰ３の負極側の入力端子Ｉｎ３は、抵抗Ｒ６の他方の端子と、抵抗Ｒ５の他方の端子と、抵抗Ｒ４の一方の端子と、抵抗Ｒ１の一方の端子と、に接続されている。オペアンプＯＰ３の正極側の入力端子Ｉｐ３は、接地される。
反転アンプＲＯＰの出力端子は、抵抗Ｒ１の他方の端子に接続されている。
抵抗Ｒ４の他方の端子は、入力端子ＶＩに接続されている。
反転アンプＲＯＰの出力端子は、抵抗Ｒ１の他方の端子に接続されている。
抵抗Ｒ４の他方の端子は、入力端子ＶＩに接続されている。
【0016】
第１積分器ＩＴＧ１の出力端子Ｔｏｉ１は、オペアンプＯＰ１の出力端子Ｏｔ１と、コンデンサＣ２の一方の端子と、抵抗Ｒ２の一方の端子と、反転アンプＲＯＰの入力端子と、出力端子ＶＢと、に接続されている。第１積分器ＩＴＧ１の負極側の入力端子Ｔｉｉｎ１は、抵抗Ｒ３の他方の端子を含み、抵抗Ｒ３を介してオペアンプＯＰ１の負極側の入力端子Ｉｎ１に接続されている。
第２積分器ＩＴＧ２の出力端子Ｔｏｉ２は、オペアンプＯＰ２の出力端子Ｏｔ２と、コンデンサＣ２の一方の端子と、抵抗Ｒ５の一方の端子と、出力端子ＶＬと、に接続されている。第２積分器ＩＴＧ２の負極側の入力端子Ｔｉｉｎ２は、抵抗Ｒ２の一方の端子を含み、抵抗Ｒ２を介してオペアンプＯＰ２の負極側の入力端子Ｉｎ２に接続されている。
第２積分器ＩＴＧ２の出力端子Ｔｏｉ２は、オペアンプＯＰ２の出力端子Ｏｔ２と、コンデンサＣ２の一方の端子と、抵抗Ｒ５の一方の端子と、出力端子ＶＬと、に接続されている。第２積分器ＩＴＧ２の負極側の入力端子Ｔｉｉｎ２は、抵抗Ｒ２の一方の端子を含み、抵抗Ｒ２を介してオペアンプＯＰ２の負極側の入力端子Ｉｎ２に接続されている。
【0017】
加算器ＡＤＤの出力端子Ｔｏａは、オペアンプＯＰ３の出力端子Ｏｔ３と、抵抗Ｒ６の一方の端子と、抵抗Ｒ３の他方の端子と、出力端子ＶＨとに接続されている。加算器ＡＤＤの負極側の第１入力端子Ｔｉａｎ１は、抵抗Ｒ１の他方の端子を含む。加算器ＡＤＤの負極側の第２入力端子は、抵抗Ｒ５の一方の端子を含む。加算器ＡＤＤの負極側の第３入力端子は、抵抗Ｒ４の他方の端子を含む。加算器ＡＤＤの負極側の第１入力端子Ｔｉａｎ１、第２入力端子Ｔｉａｎ２、及び第３入力端子Ｔｉａｎ３は、それぞれ抵抗Ｒ１、Ｒ５、及びＲ４を介して、オペアンプＯＰ３の負極側の入力端子Ｉｎ３に接続されている。
【0018】
なお第１積分器ＩＴＧ１の出力端子Ｔｏｉ１、第２積分器ＩＴＧ２の出力端子Ｔｏｉ２、及び加算器ＡＤＤの出力端子Ｔｏａは、それぞれ、オペアンプＯＰ１の出力端子Ｏｔ１、オペアンプＯＰ２の出力端子Ｏｔ２、オペアンプＯＰ３の出力端子Ｏｔ３を含んでいるといえる。第１積分器ＩＴＧ１、第２積分器ＩＴＧ２、及び加算器ＡＤＤの出力端子から出力される信号は、それぞれ、オペアンプＯＰ１、オペアンプＯＰ２、及びオペアンプＯＰ３の出力端子から出力される信号と同等であるからである。
【0019】
図２は、実施形態１のバイカッドフィルタＦＣのうち、バンドパスフィルタとしての動作を説明するための図である。
図１において、入力端子ＶＩに入力される信号をｖＩ、出力端子ＶＢから出力される信号をｖＢとすると、バンドパスフィルタとしての伝達関数は、（式１）となる。
図１において、入力端子ＶＩに入力される信号をｖＩ、出力端子ＶＢから出力される信号をｖＢとすると、バンドパスフィルタとしての伝達関数は、（式１）となる。
【0020】
【数1】
【0021】
ただし、（式１）において、ω０は中心周波数を、Ｑは尖鋭度を、Ｈは通過利得を示す。
（式１）において、Ｃ１＝Ｃ２＝Ｃ１２、Ｒ２＝Ｒ３＝Ｒ２３、Ｒ５＝Ｒ６＝Ｒ５６、とすると、伝達関数と、中心周波数ω０と、尖鋭度Ｑと、通過利得Ｈとのパラメータはそれぞれ（式２）で表すことができる。
（式１）において、Ｃ１＝Ｃ２＝Ｃ１２、Ｒ２＝Ｒ３＝Ｒ２３、Ｒ５＝Ｒ６＝Ｒ５６、とすると、伝達関数と、中心周波数ω０と、尖鋭度Ｑと、通過利得Ｈとのパラメータはそれぞれ（式２）で表すことができる。
【0022】
【数2】
【0023】
【0024】
ここで抵抗値Ｒ２３の値を変えることによって中心周波数ω０を調整する場合を考える。抵抗値Ｒ２３は、（式２）で示す尖鋭度Ｑや通過利得Ｈには含まれない。中心周波数ω０のみを調整する場合の周波数特性を、図２のプロットＰＬ２に示す。
【0025】
図２に示すプロットＰＬ２での抵抗値Ｒ２３は、例えば、プロットＰＬ１の抵抗値Ｒ２３より小さい。抵抗値Ｒ２３ａのプロットＰＬ１と、抵抗値Ｒ２３ｂのプロットＰＬ２を比較すると、プロットＰＬ２では、中心周波数ω０が高周波側にシフトしている。つまり抵抗値Ｒ２３を小さくすると、中心周波数ω０が高周波側にシフトする。
プロットＰＬ２に示されるように、中心周波数ω０のみを調整する場合では、他のパラメータ（尖鋭度Ｑや通過利得Ｈ）には影響を与えない。すなわち、中心周波数ω０を独立して調整することが可能である。
プロットＰＬ２に示されるように、中心周波数ω０のみを調整する場合では、他のパラメータ（尖鋭度Ｑや通過利得Ｈ）には影響を与えない。すなわち、中心周波数ω０を独立して調整することが可能である。
【0026】
尖鋭度Ｑを調整する場合も同様に、抵抗値Ｒ１の値を変えることにより、中心周波数ω０や通過利得Ｈのパラメータには影響を与えない。尖鋭度Ｑを調整する場合の周波数特性を、図２のプロットＰＬ３に示す。プロットＰＬ３での抵抗値Ｒ１は、例えば、プロットＰＬ１の抵抗値Ｒ１より大きい。プロットＰＬ３に示されるように、尖鋭度Ｑのみを独立して調整することが可能である。
【0027】
通過利得Ｈを調整する場合も同様に、抵抗値Ｒ４を変えることにより、中心周波数ω０や尖鋭度Ｑのパラメータには影響を与えない。通過利得Ｈを調整する場合の周波数特性を、図２のプロットＰＬ４に示す。プロットＰＬ４での抵抗値Ｒ４は、例えば、プロットＰＬ１の抵抗値Ｒ４より小さい。プロットＰＬ４に示されるように、通過利得Ｈのみを独立して調整することが可能である。
【0028】
図１において、入力端子ＶＩに入力される信号をｖＩ、出力端子ＶＬから出力される信号をｖＬとすると、ローパスフィルタとしての伝達関数は（式３）となる。
【0029】
【数3】
【0030】
ただし（式３）において、ω０はカットオフ周波数を、Ｑは尖鋭度を、Ｈは通過利得を示す。
（式３）において、Ｃ１＝Ｃ２＝Ｃ１２、Ｒ２＝Ｒ３＝Ｒ２３、Ｒ５＝Ｒ６＝Ｒ５６とすると、伝達関数と、カットオフ周波数ω０、尖鋭度Ｑと、通過利得Ｈとのパラメータは、それぞれ（式４）で表すことができる。
（式３）において、Ｃ１＝Ｃ２＝Ｃ１２、Ｒ２＝Ｒ３＝Ｒ２３、Ｒ５＝Ｒ６＝Ｒ５６とすると、伝達関数と、カットオフ周波数ω０、尖鋭度Ｑと、通過利得Ｈとのパラメータは、それぞれ（式４）で表すことができる。
【0031】
【数4】
【0032】
図３は、実施形態１のバイカッドフィルタＦＣのうち、ローパスフィルタとしての動作を説明するための図である。
ここで抵抗値Ｒ２３を変えることにより、カットオフ周波数ω０を調整する場合を考える。カットオフ周波数ω０のみを調整する場合の周波数特性を、図３のプロットＰＬ２に示す。プロットＰＬ２での抵抗値Ｒ２３は、例えば、プロットＰＬ１の抵抗値Ｒ２３より小さい。抵抗値Ｒ２３は、尖鋭度Ｑや通過利得Ｈの式には含まれない。このためこれらのパラメータには影響を与えず、カットオフ周波数ω０のみを独立して調整することが可能である。
ここで抵抗値Ｒ２３を変えることにより、カットオフ周波数ω０を調整する場合を考える。カットオフ周波数ω０のみを調整する場合の周波数特性を、図３のプロットＰＬ２に示す。プロットＰＬ２での抵抗値Ｒ２３は、例えば、プロットＰＬ１の抵抗値Ｒ２３より小さい。抵抗値Ｒ２３は、尖鋭度Ｑや通過利得Ｈの式には含まれない。このためこれらのパラメータには影響を与えず、カットオフ周波数ω０のみを独立して調整することが可能である。
【0033】
尖鋭度Ｑを調整する場合も同様に、抵抗値Ｒ１を変えることにより、カットオフ周波数ω０や通過利得Ｈのパラメータには影響を与えず、尖鋭度Ｑのみを独立して調整することが可能である。尖鋭度Ｑを調整する場合の周波数特性を、図３のプロットＰＬ３に示す。プロットＰＬ３での抵抗値Ｒ１は、例えば、プロットＰＬ１の抵抗値Ｒ１より大きい。プロットＰＬ３に示されるように、尖鋭度Ｑのみを独立して調整することが可能である。
【0034】
通過利得Ｈを調整する場合も同様に、抵抗値Ｒ４を変えることにより、カットオフ周波数ω０や尖鋭度Ｑのパラメータには影響を与えず、通過利得Ｈのみを独立して調整することが可能である。通過利得Ｈを調整する場合の周波数特性を、図３のプロットＰＬ４に示す。プロットＰＬ４の抵抗値Ｒ４は、例えば、プロットＰＬ１の抵抗値Ｒ４より小さい。プロットＰＬ４に示されるように、通過利得Ｈのみを独立して調整することが可能である。
【0035】
図１において、入力端子ＶＩに入力される信号をｖＩ、出力端子ＶＨから出力される信号をｖＨとすると、ハイパスフィルタとしての伝達関数は（式５）となる。
【0036】
【数5】
【0037】
ただし、（式５）において、ω０はカットオフ周波数を、Ｑは尖鋭度を、Ｈは通過利得を示す。
（式５）において、Ｃ１＝Ｃ２＝Ｃ１２、Ｒ２＝Ｒ３＝Ｒ２３、Ｒ５＝Ｒ６＝Ｒ５６とすると、伝達関数と、カットオフ周波数ω０と、尖鋭度Ｑと、通過利得Ｈのパラメータはそれぞれ（式６）で表すことができる。
（式５）において、Ｃ１＝Ｃ２＝Ｃ１２、Ｒ２＝Ｒ３＝Ｒ２３、Ｒ５＝Ｒ６＝Ｒ５６とすると、伝達関数と、カットオフ周波数ω０と、尖鋭度Ｑと、通過利得Ｈのパラメータはそれぞれ（式６）で表すことができる。
【0038】
【数6】
【0039】
図４は、実施形態１のバイカッドフィルタＦＣのうち、ハイパスフィルタとしての動作を説明するための図である。
ここで抵抗値Ｒ２３を変えることにより、カットオフ周波数ω０を調整する場合を考える。抵抗値Ｒ２３は、尖鋭度Ｑや通過利得Ｈの式には含まれない。このため、これらのパラメータには影響を与えず、カットオフ周波数ω０のみを独立して調整することが可能である。カットオフ周波数ω０のみを調整する場合の周波数特性を、図４のプロットＰＬ２に示す。プロットＰＬ２での抵抗値Ｒ２３は、例えば、プロットＰＬ１の抵抗値Ｒ２３のより小さい。抵抗値Ｒ２３は、尖鋭度Ｑや通過利得Ｈの式には含まれない。このためこれらのパラメータには影響を与えず、カットオフ周波数ω０のみを独立して調整することが可能である。
ここで抵抗値Ｒ２３を変えることにより、カットオフ周波数ω０を調整する場合を考える。抵抗値Ｒ２３は、尖鋭度Ｑや通過利得Ｈの式には含まれない。このため、これらのパラメータには影響を与えず、カットオフ周波数ω０のみを独立して調整することが可能である。カットオフ周波数ω０のみを調整する場合の周波数特性を、図４のプロットＰＬ２に示す。プロットＰＬ２での抵抗値Ｒ２３は、例えば、プロットＰＬ１の抵抗値Ｒ２３のより小さい。抵抗値Ｒ２３は、尖鋭度Ｑや通過利得Ｈの式には含まれない。このためこれらのパラメータには影響を与えず、カットオフ周波数ω０のみを独立して調整することが可能である。
【0040】
尖鋭度Ｑを調整する場合も同様に、抵抗値Ｒ１を変えることにより、カットオフ周波数ω０や通過利得Ｈのパラメータには影響を与えず、尖鋭度Ｑのみを独立して調整することが可能である。尖鋭度Ｑを調整する場合の周波数特性を、図４のプロットＰＬ３に示す。プロットＰＬ３での抵抗値Ｒ１は、例えば、プロットＰＬ１の抵抗値Ｒ１より大きい。プロットＰＬ３に示されるように、尖鋭度Ｑのみを独立して調整することが可能である。
【0041】
通過利得Ｈを調整する場合も同様に、抵抗値Ｒ４の値を変えることにより、カットオフ周波数ω０や尖鋭度Ｑのパラメータには影響を与えず、通過利得Ｈのみを独立して調整することが可能である。通過利得Ｈを調整する場合の周波数特性を、図４のプロットＰＬ４に示す。プロットＰＬ４の抵抗値Ｒ４は、例えば、プロットＰＬ１の抵抗値Ｒ４より小さい。プロットＰＬ４に示されるように、通過利得Ｈのみを独立して調整することが可能である。
【0042】
ここで、制御信号ＣＴにより、抵抗の抵抗値を変える可変抵抗及びその調整器について説明する。図５は、可変抵抗及びその調整器を示す回路図である。図５（Ａ）は、抵抗を直列に接続した場合の可変抵抗及びその調整器を示し、図５（Ｂ）は抵抗を並列に接続した場合の可変抵抗及びその調整器を示している。
図５（Ａ）に示す例では、可変抵抗ＶＲａは、抵抗Ｒａ０、Ｒａ１、Ｒａ２からＲａｚまでの抵抗を有している。直列に接続される抵抗Ｒａ１、Ｒａ２からＲａｚまでのそれぞれには、スイッチＳｗａ１、Ｓｗａ２からＳｗａｚまでのそれぞれが並列に接続されている。ここでスイッチＳｗａ１、Ｓｗａ２からＳｗａｚまでを調整器ＡＤＪとする。調整器ＡＤＪに制御信号ＣＴが入力されると、制御信号ＣＴに対応するスイッチがオン状態となる。
図５（Ａ）に示す例では、可変抵抗ＶＲａは、抵抗Ｒａ０、Ｒａ１、Ｒａ２からＲａｚまでの抵抗を有している。直列に接続される抵抗Ｒａ１、Ｒａ２からＲａｚまでのそれぞれには、スイッチＳｗａ１、Ｓｗａ２からＳｗａｚまでのそれぞれが並列に接続されている。ここでスイッチＳｗａ１、Ｓｗａ２からＳｗａｚまでを調整器ＡＤＪとする。調整器ＡＤＪに制御信号ＣＴが入力されると、制御信号ＣＴに対応するスイッチがオン状態となる。
【0043】
例えば、スイッチＳＷａ１及びＳＷａ２がオフ状態となり、他のスイッチがオン状態となる場合、図５（Ａ）に示す例における可変抵抗ＶＲａの合成抵抗値ＳＲａは、ＳＲａ＝Ｒａ０＋Ｒａ１＋Ｒａ２となる。このように制御信号ＣＴにより調整器ＡＤＪのスイッチのオン状態及びオフ状態を制御することにより、可変抵抗ＶＲａの合成抵抗値を変えることが可能である。
【0044】
図５（Ｂ）に示す例では、上述したように、抵抗Ｒｂ０、Ｒｂ１、Ｒｂ２からＲｂｚが並列に接続されている。抵抗Ｒｂ１、Ｒｂ２からＲｂｚまでのそれぞれには、スイッチＳｗｂ１、Ｓｗｂ２からＳｗｂｚまでのそれぞれが直列に接続されている。図５（Ａ）と同様に、スイッチＳｗｂ１、Ｓｗｂ２からＳｗｂｚまでを調整器ＡＤＪとする。調整器ＡＤＪに制御信号ＣＴが入力されると、制御信号ＣＴに対応するスイッチがオン状態となる。
【0045】
例えば、スイッチＳＷｂ１及びＳＷｂ２がオン状態となり、他のスイッチがオフ状態となる場合、図５（ｂ）に示す例における可変抵抗ＶＲｂの合成抵抗値ＳＲｂは、（１／ＳＲｂ）＝（１／Ｒｂ０）＋（１／Ｒｂ１）＋（１／Ｒｂ２）を満たす。よって、合成抵抗値ＳＲｂは、ＳＲｂ＝（Ｒｂ０×Ｒｂ１×Ｒｂ２）／｛（Ｒｂ１×Ｒｂ２）＋（Ｒｂ０×Ｒｂ２）＋（Ｒｂ０×Ｒｂ１）｝となる。このように制御信号ＣＴにより調整器ＡＤＪのスイッチのオン状態及びオフ状態を制御することにより、可変抵抗ＶＲｂの合成抵抗値を変えることが可能である。
なお図５（Ａ）及び（Ｂ）においては、それぞれ抵抗を直列に接続する場合及び並列に接続する場合を分けて説明したが、本実施形態の可変抵抗はこれに限定されない。本実施形態の可変抵抗では、直列及び並列に接続した抵抗、並びにその調整器を有していてもよい。
なお図５（Ａ）及び（Ｂ）においては、それぞれ抵抗を直列に接続する場合及び並列に接続する場合を分けて説明したが、本実施形態の可変抵抗はこれに限定されない。本実施形態の可変抵抗では、直列及び並列に接続した抵抗、並びにその調整器を有していてもよい。
【0046】
以上本実施形態のバイカッドフィルタでは、所定の抵抗値を変えることで、周波数ω０（カットオフ周波数ω０又は中心周波数ω０）、尖鋭度Ｑ、通過利得Ｈのパラメータを調整する場合に、調整したいパラメータと直接関係ない抵抗の抵抗値を変える必要がない。これにより、各パラメータを独立して調整することが可能となる。
【0047】
＜構成例＞
図６は、実施形態１におけるバイカッドフィルタの他の構成例を示す回路図である。図６に示す構成例では、可変抵抗の一部を固定抵抗にするという点で異なっている。
図６に示すバイカッドフィルタＦＣでは、図１に示した抵抗Ｒ１、Ｒ４、Ｒ５、及びＲ６が、固定抵抗に置き換えられている。すなわち、抵抗Ｒ２及びＲ３は可変抵抗である。
図６は、実施形態１におけるバイカッドフィルタの他の構成例を示す回路図である。図６に示す構成例では、可変抵抗の一部を固定抵抗にするという点で異なっている。
図６に示すバイカッドフィルタＦＣでは、図１に示した抵抗Ｒ１、Ｒ４、Ｒ５、及びＲ６が、固定抵抗に置き換えられている。すなわち、抵抗Ｒ２及びＲ３は可変抵抗である。
【0048】
図６に示す例においては、周波数ωｏ（中心周波数やカットオフ周波数）を主に独立して調整する場合に好適である。上述したように、周波数ω０は、抵抗Ｒ２及びＲ３（Ｒ２３）を変えることにより調整可能である。つまり、図６に示す例では、他のパラメータに関する抵抗の抵抗値を変えることなく、周波数ω０を調整することができる。
【0049】
［実施形態２］
図７は、実施形態２におけるバイカッドフィルタを示す回路図である。図７に示すバイカッドフィルタでは、図１に示すバイカッドフィルタと比較して、全体を差動構成として、反転アンプを設けないという点で異なっている。
バイカッドフィルタＦＣは、完全差動オペアンプＤＯＰ１と、完全差動オペアンプＤＯＰ２と、完全差動オペアンプＤＯＰ３と、抵抗Ｒ１Ａと、抵抗Ｒ２Ａと、抵抗Ｒ３Ａと、抵抗Ｒ４Ａと、抵抗Ｒ５Ａと、抵抗Ｒ６Ａと、抵抗Ｒ１Ｂと、抵抗Ｒ２Ｂと、抵抗Ｒ３Ｂと、抵抗Ｒ４Ｂと、抵抗Ｒ５Ｂと、抵抗Ｒ６Ｂと、コンデンサＣ１Ａと、コンデンサＣ２Ａと、コンデンサＣ１Ｂと、コンデンサＣ２Ｂと、を有している。
図７は、実施形態２におけるバイカッドフィルタを示す回路図である。図７に示すバイカッドフィルタでは、図１に示すバイカッドフィルタと比較して、全体を差動構成として、反転アンプを設けないという点で異なっている。
バイカッドフィルタＦＣは、完全差動オペアンプＤＯＰ１と、完全差動オペアンプＤＯＰ２と、完全差動オペアンプＤＯＰ３と、抵抗Ｒ１Ａと、抵抗Ｒ２Ａと、抵抗Ｒ３Ａと、抵抗Ｒ４Ａと、抵抗Ｒ５Ａと、抵抗Ｒ６Ａと、抵抗Ｒ１Ｂと、抵抗Ｒ２Ｂと、抵抗Ｒ３Ｂと、抵抗Ｒ４Ｂと、抵抗Ｒ５Ｂと、抵抗Ｒ６Ｂと、コンデンサＣ１Ａと、コンデンサＣ２Ａと、コンデンサＣ１Ｂと、コンデンサＣ２Ｂと、を有している。
【0050】
バイカッドフィルタＦＣは、正極側の入力端子ＶＩ１と、負極側の入力端子ＶＩ２と、バンドパスフィルタの正極側の出力端子ＶＢ１と、負極側の出力端子ＶＢ２と、ローパスフィルタの正極側の出力端子ＶＬ１と、負極側の出力端子ＶＬ２と、ハイパスフィルタの正極側の出力端子ＶＨ１と、負極側の出力端子ＶＨ２と、を有している。
【0051】
本実施形態のバイカッドフィルタＦＣは、第１積分器ＩＴＧ１と、第２積分器ＩＴＧ２と、加算器ＡＤＤと、を備える。第１積分器ＩＴＧ１は、完全差動オペアンプＤＯＰ１と、抵抗Ｒ３Ａと、抵抗Ｒ３Ｂと、コンデンサＣ１Ａと、コンデンサＣ１Ｂとを含む。第２積分器ＩＴＧ２は、完全差動オペアンプＤＯＰ２と、抵抗Ｒ２Ａと、抵抗Ｒ２Ｂと、コンデンサＣ２Ａと、コンデンサＣ２Ｂとを含む。加算器ＡＤＤは、完全差動オペアンプＤＯＰ３と、抵抗Ｒ１Ａと、抵抗Ｒ４Ａと、抵抗Ｒ５Ａと、抵抗Ｒ６Ａと、抵抗Ｒ１Ｂと、抵抗Ｒ４Ｂと、抵抗Ｒ５ＡＢ、抵抗Ｒ６Ａとを含む。
【0052】
第１積分器ＩＴＧ１の正極側の出力端子Ｔｏｉｐ１は、出力端子ＶＢ１に接続される。第１積分器ＩＴＧ１の正極側の出力端子Ｔｏｉｐ１は、第２積分器ＩＴＧ２の負極側の入力端子Ｔｉｉｎ２に接続される。第１積分器ＩＴＧ１の正極側の出力端子Ｔｏｉｐ１は、加算器ＡＤＤの正極側の第１入力端子Ｔｉａｐ１に接続される。
第１積分器ＩＴＧ１の負極側の出力端子Ｔｏｉｎ１は、出力端子ＶＢ２に接続される。第１積分器ＩＴＧ１の負極側の出力端子Ｔｏｉｎ１は、第２積分器ＩＴＧ２の正極側の入力端子Ｔｉｉｐ２に接続される。第１積分器ＩＴＧ１の負極側の出力端子Ｔｏｉｎ１は、加算器ＡＤＤの負極側の第１入力端子Ｔｉａｎ１に接続される。
第１積分器ＩＴＧ１の負極側の出力端子Ｔｏｉｎ１は、出力端子ＶＢ２に接続される。第１積分器ＩＴＧ１の負極側の出力端子Ｔｏｉｎ１は、第２積分器ＩＴＧ２の正極側の入力端子Ｔｉｉｐ２に接続される。第１積分器ＩＴＧ１の負極側の出力端子Ｔｏｉｎ１は、加算器ＡＤＤの負極側の第１入力端子Ｔｉａｎ１に接続される。
【0053】
第２積分器ＩＴＧ２の正極側の出力端子Ｔｏｉｐ２は、出力端子ＶＬ１に接続される。第２積分器ＩＴＧ２の正極側の出力端子Ｔｏｉｐ２は、加算器ＡＤＤの負極側の第２入力端子Ｔｉａｎ２に接続される。
第２積分器ＩＴＧ２の負極側の出力端子Ｔｏｉｎ２は、出力端子ＶＬ２に接続されている。第２積分器ＩＴＧ２の負極側の出力端子Ｔｏｉｎ２は、加算器の正極側の第２入力端子Ｔｉａｐ２に接続される。
第２積分器ＩＴＧ２の負極側の出力端子Ｔｏｉｎ２は、出力端子ＶＬ２に接続されている。第２積分器ＩＴＧ２の負極側の出力端子Ｔｏｉｎ２は、加算器の正極側の第２入力端子Ｔｉａｐ２に接続される。
【0054】
差動入力信号の正相または逆相のうち一方が入力される入力端子ＶＩ１は、加算器ＡＤＤの負極側の第３入力端子Ｔｉａｎ３に接続されている。差動入力信号の正相または逆相のうち他方が入力される入力端子ＶＩ２は、加算器ＡＤＤの正極側の第３入力端子Ｔｉａｐ３に接続される。入力端子ＶＩ１及びＶＩ２を、それぞれ、バイカッドフィルタＦＣの第１入力端子及び第２入力端子と呼ぶこともある。
【0055】
加算器ＡＤＤの正極側の出力端子Ｔｏａｐは、出力端子ＶＨ１に接続される。加算器ＡＤＤの正極側の出力端子Ｔｏａｐは、第１積分器ＩＴＧ１の負極側の入力端子Ｔｉｉｎ１に接続される。加算器ＡＤＤの負極側の出力端子Ｔｏａｎは、出力端子ＶＨ２に接続される。加算器ＡＤＤの負極側の出力端子Ｔｏａｎは、第１積分器ＩＴＧ１の正極側の入力端子Ｔｉｉｐ１に接続される。
【0056】
バイカッドフィルタＦＣでは、抵抗Ｒ１Ａ、Ｒ２Ａ、Ｒ３Ａ、Ｒ４Ａ、Ｒ５Ａ、Ｒ６Ａ、Ｒ１Ｂ、Ｒ２Ｂ、Ｒ３Ｂ、Ｒ４Ｂ、Ｒ５Ｂ、及びＲ６Ｂは、可変抵抗である。抵抗Ｒ２Ａ、Ｒ３Ａ、Ｒ２Ｂ、及びＲ３Ｂは、制御信号ＣＴ１に基づいて抵抗値が変化する。抵抗Ｒ１Ａ及びＲ１Ｂは、制御信号ＣＴ２に基づいて抵抗値が変化する。抵抗Ｒ４Ａ及びＲ４Ｂは、制御信号ＣＴ３に基づいて抵抗値が変化する。抵抗Ｒ５Ａ、Ｒ６Ａ、Ｒ５Ｂ、及びＲ６Ｂは、制御信号ＣＴ４に基づいて抵抗値が変化する。
【0057】
本実施形態では、完全差動オペアンプＤＯＰ１を、第１完全差動オペアンプと呼ぶ。可変抵抗である抵抗Ｒ３Ａ及びＲ３Ｂを、併せて第１可変抵抗と呼ぶ。コンデンサＣ１Ａ及びＣ１Ｂを、併せて第１コンデンサと呼ぶ。
完全差動オペアンプＤＯＰ２を、第２完全差動オペアンプと呼ぶ。可変抵抗である抵抗Ｒ２Ａ及びＲ２Ｂを、併せて第２可変抵抗と呼ぶ。コンデンサＣ２Ａ及びＣ２Ｂを、併せて第２コンデンサと呼ぶ。
完全差動オペアンプＤＯＰ３を、第３完全差動オペアンプと呼ぶ。抵抗Ｒ１Ａ及びＲ１Ｂを併せて加算器ＡＤＤの第１抵抗、抵抗Ｒ５Ａ及びＲ５Ｂを併せて加算器ＡＤＤの第２抵抗、抵抗Ｒ４Ａ及びＲ４Ｂを併せて加算器ＡＤＤの第３抵抗、抵抗Ｒ６Ａ及びＲ６Ｂを併せて加算器ＡＤＤの第４抵抗と呼ぶこともある。
完全差動オペアンプＤＯＰ２を、第２完全差動オペアンプと呼ぶ。可変抵抗である抵抗Ｒ２Ａ及びＲ２Ｂを、併せて第２可変抵抗と呼ぶ。コンデンサＣ２Ａ及びＣ２Ｂを、併せて第２コンデンサと呼ぶ。
完全差動オペアンプＤＯＰ３を、第３完全差動オペアンプと呼ぶ。抵抗Ｒ１Ａ及びＲ１Ｂを併せて加算器ＡＤＤの第１抵抗、抵抗Ｒ５Ａ及びＲ５Ｂを併せて加算器ＡＤＤの第２抵抗、抵抗Ｒ４Ａ及びＲ４Ｂを併せて加算器ＡＤＤの第３抵抗、抵抗Ｒ６Ａ及びＲ６Ｂを併せて加算器ＡＤＤの第４抵抗と呼ぶこともある。
【0058】
バンドパスフィルタの正極側の出力端子ＶＢ１及び負極側の出力端子ＶＢ２を、併せてバンドパスフィルタの出力端子と呼ぶこともある。ローパスフィルタの正極側の出力端子ＶＬ１及び負極側の出力端子ＶＬ２を、併せてローパスフィルタの出力端子と呼ぶこともある。ハイパスフィルタの正極側の出力端子ＶＨ１及び負極側の出力端子ＶＨ２を、併せてハイパスフィルタの出力端子と呼ぶこともある。
【0059】
ただし、抵抗、コンデンサ、もしくは出力端子に区別が必要な場合では、例えば抵抗Ｒ３Ａを第１可変抵抗とし、抵抗Ｒ３Ｂを第３可変抵抗とする。抵抗Ｒ２Ａ及びＲ２Ｂは、抵抗Ｒ２Ａを第２可変抵抗とし、抵抗Ｒ２Ｂを第４可変抵抗とする。同様に、コンデンサＣ１Ａ及びＣ２Ａをそれぞれ、第１コンデンサ及び第２コンデンサとし、コンデンサＣ１Ｂ及びＣ２Ｂをそれぞれ、第３コンデンサ及び第４コンデンサとする。
抵抗Ｒ１Ａ、Ｒ５Ａ、Ｒ４Ａ、Ｒ６Ａ、Ｒ４Ｂ、Ｒ５Ｂ、Ｒ１Ｂ、Ｒ６Ｂを、それぞれ、第５抵抗、第６抵抗、第７抵抗、第８抵抗、第９抵抗、第１０抵抗、第１１抵抗、第１２抵抗とすることもある。
抵抗Ｒ１Ａ、Ｒ５Ａ、Ｒ４Ａ、Ｒ６Ａ、Ｒ４Ｂ、Ｒ５Ｂ、Ｒ１Ｂ、Ｒ６Ｂを、それぞれ、第５抵抗、第６抵抗、第７抵抗、第８抵抗、第９抵抗、第１０抵抗、第１１抵抗、第１２抵抗とすることもある。
【0060】
具体的には、完全差動オペアンプＤＯＰ１の正極側の出力端子Ｏｐ１は、抵抗Ｒ２Ａの一方の端子と、コンデンサＣ１Ａの一方の端子と、抵抗Ｒ１Ｂの一方の端子と、出力端子ＶＢ１と、に接続されている。完全差動オペアンプＤＯＰ１の負極側の出力端子Ｏｎ１は、抵抗Ｒ２Ｂの一方の端子と、コンデンサＣ１Ｂの一方の端子と、抵抗Ｒ１Ａの一方の端子と、出力端子ＶＢ２に接続されている。
完全差動オペアンプＤＯＰ１の正極側の入力端子Ｉｐ１は、コンデンサＣ１Ｂの他方の端子と、抵抗Ｒ３Ｂの一方の端子と、に接続されている。完全差動オペアンプＤＯＰ１の負極側の入力端子Ｉｎ１は、コンデンサＣ１Ａの他方の端子と、抵抗Ｒ３Ａの一方の端子と、に接続されている。
完全差動オペアンプＤＯＰ１の正極側の入力端子Ｉｐ１は、コンデンサＣ１Ｂの他方の端子と、抵抗Ｒ３Ｂの一方の端子と、に接続されている。完全差動オペアンプＤＯＰ１の負極側の入力端子Ｉｎ１は、コンデンサＣ１Ａの他方の端子と、抵抗Ｒ３Ａの一方の端子と、に接続されている。
【0061】
完全差動オペアンプＤＯＰ２の正極側の出力端子Ｏｐ２は、出力端子ＶＬ１と、コンデンサＣ２Ａの一方の端子と、抵抗Ｒ５Ａの一方の端子と、に接続されている。完全差動オペアンプＤＯＰ２の負極側の出力端子Ｏｎ２は、出力端子ＶＬ２と、コンデンサＣ２Ｂの一方の端子と、抵抗Ｒ５Ｂの一方の端子と、に接続されている。
完全差動オペアンプＤＯＰ２の正極側の入力端子Ｉｐ２は、コンデンサＣ２Ｂの他方の端子と、抵抗Ｒ２Ｂの他方の端子と、に接続されている。完全差動オペアンプＤＯＰ２の負極側の入力端子Ｉｎ２は、コンデンサＣ２Ａの他方の端子と、抵抗Ｒ２Ａの他方の端子と、に接続されている。
完全差動オペアンプＤＯＰ２の正極側の入力端子Ｉｐ２は、コンデンサＣ２Ｂの他方の端子と、抵抗Ｒ２Ｂの他方の端子と、に接続されている。完全差動オペアンプＤＯＰ２の負極側の入力端子Ｉｎ２は、コンデンサＣ２Ａの他方の端子と、抵抗Ｒ２Ａの他方の端子と、に接続されている。
【0062】
完全差動オペアンプＤＯＰ３の正極側の出力端子Ｏｐ３は、出力端子ＶＨ１と、抵抗Ｒ６Ａの一方の端子と、抵抗Ｒ３Ａの他方の端子と、に接続されている。完全差動オペアンプＤＯＰ３の負極側の出力端子Ｏｎ３は、出力端子ＶＨ２と、抵抗Ｒ６Ｂの一方の端子と、抵抗Ｒ３Ｂの他方の端子と、に接続されている。
完全差動オペアンプＤＯＰ３の正極側の入力端子Ｉｐ３は、抵抗Ｒ１Ｂの他方の端子と、抵抗Ｒ５Ｂの他方の端子と、抵抗Ｒ４Ｂの一方の端子と、抵抗Ｒ６Ｂの他方の端子と、に接続されている。完全差動オペアンプＤＯＰ３の負極側の入力端子Ｉｎ３は、抵抗Ｒ１Ａの他方の端子と、抵抗Ｒ５Ａの他方の端子と、抵抗Ｒ４Ａの一方の端子と、抵抗Ｒ６Ａの他方の端子と、に接続されている。
抵抗Ｒ４Ａの他方の端子は、入力端子ＶＩ１に接続されている。抵抗Ｒ４Ｂの他方の端子は、入力端子ＶＩ２に接続されている。
完全差動オペアンプＤＯＰ３の正極側の入力端子Ｉｐ３は、抵抗Ｒ１Ｂの他方の端子と、抵抗Ｒ５Ｂの他方の端子と、抵抗Ｒ４Ｂの一方の端子と、抵抗Ｒ６Ｂの他方の端子と、に接続されている。完全差動オペアンプＤＯＰ３の負極側の入力端子Ｉｎ３は、抵抗Ｒ１Ａの他方の端子と、抵抗Ｒ５Ａの他方の端子と、抵抗Ｒ４Ａの一方の端子と、抵抗Ｒ６Ａの他方の端子と、に接続されている。
抵抗Ｒ４Ａの他方の端子は、入力端子ＶＩ１に接続されている。抵抗Ｒ４Ｂの他方の端子は、入力端子ＶＩ２に接続されている。
【0063】
第１積分器ＩＴＧ１の正極側の出力端子Ｔｏｉｐ１は、完全差動オペアンプＤＯＰ１の正極側の出力端子Ｏｐ１、抵抗Ｒ２Ａの一方の端子、コンデンサＣ１Ａの一方の端子、抵抗Ｒ１Ｂの一方の端子、及び出力端子ＶＢ１に接続されている。第１積分器ＩＴＧ１の負極側の出力端子Ｔｏｉｎ１は、完全差動オペアンプＤＯＰ１の負極側の出力端子Ｏｎ１、抵抗Ｒ２Ｂの一方の端子、コンデンサＣ１Ｂの一方の端子、抵抗Ｒ１Ａの一方の端子、及び出力端子ＶＢ２に接続されている。
【0064】
第１積分器ＩＴＧ１の正極側の入力端子Ｔｉｉｐ１は、抵抗Ｒ３Ｂの他方の端子を含み、抵抗Ｒ３Ｂを介して完全差動オペアンプＤＯＰ１の正極側の入力端子Ｉｐ１に接続されている。第１積分器ＩＴＧ１の負極側の入力端子Ｔｉｉｎ１は、抵抗Ｒ３Ａの他方の端子を含み、抵抗Ｒ３Ａを介して完全差動オペアンプＤＯＰ１の負極側の入力端子Ｉｎ１に接続されている。
【0065】
第２積分器ＩＴＧ２の正極側の出力端子Ｔｏｉｐ２は、完全差動オペアンプＤＯＰ２の正極側の出力端子Ｏｐ２、出力端子ＶＬ１、コンデンサＣ２Ａの一方の端子、及び抵抗Ｒ５Ａの一方の端子に接続されている。第２積分器ＩＴＧ２の負極側の出力端子Ｔｏｉｎ２は、完全差動オペアンプＤＯＰ２の負極側の出力端子Ｏｎ２、出力端子ＶＬ２、コンデンサＣ２Ｂの一方の端子、及び抵抗Ｒ５Ｂの一方の端子に接続されている。
【0066】
第２積分器ＩＴＧ２の正極側の入力端子Ｔｉｉｐ２は、抵抗Ｒ２Ｂの一方の端子を含み、抵抗Ｒ２Ｂを介して完全差動オペアンプＤＯＰ２の正極側の入力端子Ｉｐ２に接続されている。第２積分器ＩＴＧ２の負極側の入力端子Ｔｉｉｎ２は、抵抗Ｒ２Ａの一方の端子を含み、抵抗Ｒ２Ａを介して完全差動オペアンプＤＯＰ２の負極側の入力端子Ｉｎ２に接続されている。
【0067】
加算器ＡＤＤの正極側の出力端子Ｔｏａｐは、完全差動オペアンプＤＯＰ３の正極側の出力端子Ｏｐ３、出力端子ＶＨ１、抵抗Ｒ６Ａの一方の端子、及び抵抗Ｒ３Ａの他方の端子に接続されている。
加算器ＡＤＤの負極側の出力端子Ｔｏａｎは、完全差動オペアンプＤＯＰ３の負側の出力端子Ｏｎ３、出力端子ＶＨ２、抵抗Ｒ６Ｂの一方の端子、及び抵抗Ｒ３Ｂの他方の端子接続されている。
加算器ＡＤＤの負極側の出力端子Ｔｏａｎは、完全差動オペアンプＤＯＰ３の負側の出力端子Ｏｎ３、出力端子ＶＨ２、抵抗Ｒ６Ｂの一方の端子、及び抵抗Ｒ３Ｂの他方の端子接続されている。
【0068】
加算器ＡＤＤの正極側の第１入力端子Ｔｉａｐ１は、抵抗Ｒ１Ｂの一方の端子を含み、抵抗Ｒ１Ｂを介して完全差動オペアンプＤＯＰ３の正極側の入力端子Ｉｐ３に接続される。加算器ＡＤＤの正極側の第２入力端子Ｔｉａｐ２は、抵抗Ｒ５Ｂの一方の端子を含み、抵抗Ｒ５Ｂを介して完全差動オペアンプＤＯＰ３の正極側の入力端子Ｉｐ３に接続される。加算器ＡＤＤの正極側の第３入力端子Ｔｉａｐ３は、抵抗Ｒ４Ｂの他方の端子を含み、抵抗Ｒ４Ｂを介して完全差動オペアンプＤＯＰ３の正極側の入力端子Ｉｐ３に接続される。
【0069】
加算器ＡＤＤの負極側の第１入力端子Ｔｉａｎ１は、抵抗Ｒ１Ａの一方の端子を含み、抵抗Ｒ１Ａを介して完全差動オペアンプＤＯＰ３の負極側の入力端子Ｉｎ３に接続される。加算器ＡＤＤの負極側の第２入力端子Ｔｉａｎ２は、抵抗Ｒ５Ａの一方の端子を含み、抵抗Ｒ５Ａを介して完全差動オペアンプＤＯＰ３の負極側の入力端子Ｉｎ３に接続される。加算器ＡＤＤの負極側の第３入力端子Ｔｉａｎ３は、抵抗Ｒ４Ａの他方の端子を含み、抵抗Ｒ４Ａを介して完全差動オペアンプＤＯＰ３の負極側の入力端子Ｉｎ３に接続される。
【0070】
なお第１積分器ＩＴＧ１の正極側の出力端子Ｔｏｉｐ１、第２積分器ＩＴＧ２の正極側の出力端子Ｔｏｉｐ２、及び加算器ＡＤＤの正極側の出力端子Ｔｏａｐは、それぞれ、完全差動オペアンプＤＯＰ１の正極側の出力端子Ｏｐ１、完全差動オペアンプＤＯＰ２の正極側の出力端子Ｏｐ２、完全差動オペアンプＤＯＰ３の正極側の出力端子Ｏｐ３を含んでいるといえる。
第１積分器ＩＴＧ１の負極側の出力端子Ｔｏｉｎ１、第２積分器ＩＴＧ２の負極側の出力端子Ｔｏｉｎ２、及び加算器ＡＤＤの負極側の出力端子Ｔｏａｎは、それぞれ、完全差動オペアンプＤＯＰ１の負極側の出力端子Ｏｎ１、完全差動オペアンプＤＯＰ２の負極側の出力端子Ｏｎ２、完全差動オペアンプＤＯＰ３の負極側の出力端子Ｏｎ３を含んでいるといえる。
第１積分器ＩＴＧ１、第２積分器ＩＴＧ２、及び加算器ＡＤＤ、それぞれの正極側及び負極側の出力端子から出力される信号は、それぞれ、完全差動オペアンプＤＯＰ１、完全差動オペアンプＯＰ２、及び完全差動オペアンプＤＯＰ３の正極側及び負極側の出力端子から出力される信号と同等であるからである。
第１積分器ＩＴＧ１の負極側の出力端子Ｔｏｉｎ１、第２積分器ＩＴＧ２の負極側の出力端子Ｔｏｉｎ２、及び加算器ＡＤＤの負極側の出力端子Ｔｏａｎは、それぞれ、完全差動オペアンプＤＯＰ１の負極側の出力端子Ｏｎ１、完全差動オペアンプＤＯＰ２の負極側の出力端子Ｏｎ２、完全差動オペアンプＤＯＰ３の負極側の出力端子Ｏｎ３を含んでいるといえる。
第１積分器ＩＴＧ１、第２積分器ＩＴＧ２、及び加算器ＡＤＤ、それぞれの正極側及び負極側の出力端子から出力される信号は、それぞれ、完全差動オペアンプＤＯＰ１、完全差動オペアンプＯＰ２、及び完全差動オペアンプＤＯＰ３の正極側及び負極側の出力端子から出力される信号と同等であるからである。
【0071】
図７において、入力端子ＶＩ１に入力される信号と、入力端子ＶＩ２に入力される信号の差信号をｖＩとする。出力端子ＶＢ１から出力される信号と、出力端子ＶＢ２から出力される信号の差信号をｖＢとする。出力端子ＶＬ１から出力される信号と、出力端子ＶＬ２から出力される信号の差信号をｖＬとする。出力端子ＶＨ１から出力される信号と、出力端子ＶＨ２から出力される信号の差信号をｖＨとする。
さらに、Ｒ１Ａ＝Ｒ１Ｂ＝Ｒ１、Ｒ２Ａ＝Ｒ２Ｂ＝Ｒ２、Ｒ３Ａ＝Ｒ３Ｂ＝Ｒ３、Ｒ４Ａ＝Ｒ４Ｂ＝Ｒ４、Ｒ５Ａ＝Ｒ５Ｂ＝Ｒ５、Ｒ６Ａ＝Ｒ６Ｂ＝Ｒ６、Ｃ１Ａ＝Ｃ１Ｂ＝Ｃ１、Ｃ２Ａ＝Ｃ２Ｂ＝Ｃ２とすると、バンドパスフィルタとしての伝達関数は、実施形態で示した（式１）と同様となる。ローパスフィルタとしての伝達関数は、（式３）と同様である。ハイパスフィルタとしての伝達関数は、（式５）と同様となる。
さらに、Ｒ１Ａ＝Ｒ１Ｂ＝Ｒ１、Ｒ２Ａ＝Ｒ２Ｂ＝Ｒ２、Ｒ３Ａ＝Ｒ３Ｂ＝Ｒ３、Ｒ４Ａ＝Ｒ４Ｂ＝Ｒ４、Ｒ５Ａ＝Ｒ５Ｂ＝Ｒ５、Ｒ６Ａ＝Ｒ６Ｂ＝Ｒ６、Ｃ１Ａ＝Ｃ１Ｂ＝Ｃ１、Ｃ２Ａ＝Ｃ２Ｂ＝Ｃ２とすると、バンドパスフィルタとしての伝達関数は、実施形態で示した（式１）と同様となる。ローパスフィルタとしての伝達関数は、（式３）と同様である。ハイパスフィルタとしての伝達関数は、（式５）と同様となる。
【0072】
以上本実施形態においても、実施形態１と同様に、所定の抵抗値を変えることによって周波数ω０、尖鋭度Ｑ、通過利得Ｈのパラメータを調整する場合において、調整したいパラメータと直接関係ない抵抗の抵抗値を変えることなく、各パラメータを独立して調整することができる。
【0073】
本明細書にて開示した構成から得られるバイカッドフィルタの一例を、以下に付記する。
（１）第１オペアンプと、前記第１オペアンプに接続される第１可変抵抗と第１コンデンサと、を含む第１積分器と、
第２オペアンプと、前記第２オペアンプに接続される第２可変抵抗と第２コンデンサと、を含む第２積分器と、
第３オペアンプと、前記第３オペアンプに接続される複数の抵抗と、を含む加算器と、
増幅率が１倍の反転アンプと、
を備え、
前記第１積分器の出力端子は、前記第２積分器の負極側の入力端子に接続され、
前記第１積分器の出力端子は、前記反転アンプを介して前記加算器の負極側の第１入力端子に接続され、
前記第２積分器の出力端子は、前記加算器の負極側の第２入力端子に接続され、
入力信号が入力される入力端子は、前記加算器の負極側の第３入力端子に接続され、
前記加算器の出力端子は、前記第１積分器の負極側の入力端子に接続される、バイカッドフィルタ。
（２）前記第１積分器の出力端子は、バンドパスフィルタの出力端子に接続される、（１）に記載のバイカッドフィルタ。
（３）前記第２積分器の出力端子は、ローパスフィルタの出力端子に接続される、（１）に記載のバイカッドフィルタ。
（４）前記加算器の出力端子は、ハイパスフィルタの出力端子に接続される、（１）に記載のバイカッドフィルタ。
（５）前記加算器の前記複数の抵抗は、可変抵抗である、（１）から（４）までのいずれか１つに記載のバイカッドフィルタ。
（６）前記加算器は、第３抵抗と、第４抵抗と、第５抵抗と、第６抵抗とを備え、
前記第１オペアンプの出力端子は、前記第１コンデンサの一方の端子と、前記第２可変抵抗の一方の端子と、前記反転アンプの入力端子と、バンドパスフィルタの出力端子とに接続され、
前記第１オペアンプの負極側の入力端子は、前記第１コンデンサの他方の端子と、前記第１可変抵抗の一方の端子とに接続され、
前記第２オペアンプの出力端子は、前記第２コンデンサの一方の端子と、前記第４抵抗の一方の端子と、ローパスフィルタの出力端子とに接続され、
前記第２オペアンプの負極側の入力端子は、第２可変抵抗の他方の端子と、第２コンデンサの他方の端子とに接続され、
前記第３オペアンプの出力端子は、第６抵抗の一方の端子と、第１可変抵抗の他方の端子と、ハイパスフィルタの出力端子とに接続され、
前記第３オペアンプの負極側の入力端子は、前記第６抵抗の他方の端子と、前記第４抵抗の他方の端子と、前記第５抵抗の一方の端子と、前記第３抵抗の一方の端子とに接続され、
前記反転アンプの出力端子は、前記第３抵抗の他方の端子に接続され、
前記第５抵抗の他方の端子は、前記入力信号が入力される入力端子に接続される、（１）に記載のバイカッドフィルタ。
（７）前記第１積分器の出力端子、前記第２積分器の出力端子、及び前記加算器の出力端子は、それぞれ、前記第１オペアンプの出力端子、前記第２オペアンプの出力端子、及び前記第３オペアンプの出力端子を含み、
前記第１積分器の負極側の入力端子は、前記第１可変抵抗の他方の端子を含み、
前記第２積分器の負極側の入力端子は、前記第２可変抵抗の一方の端子を含み、
前記加算器の負極側の第１入力端子は、前記第３抵抗の他方の端子を含み、前記加算器の負極側の第２入力端子は、前記第４抵抗の一方の端子を含み、前記加算器の負極側の第３入力端子は、前記第５抵抗の他方の端子を含む、（６）に記載のバイカッドフィルタ。
（８）前記第１積分器の正極側の入力端子と、第２積分器の正極側の入力端子と、前記加算器の正極側の入力端子は接地される、（１）に記載のバイカッドフィルタ。
（９）第１完全差動オペアンプと、前記第１完全差動オペアンプに接続される第１可変抵抗と、前記第１完全差動オペアンプに接続される第１コンデンサと、を含む第１積分器と、
第２完全差動オペアンプと、前記第２完全差動オペアンプに接続される第２可変抵抗と、前記第２完全差動オペアンプに接続される第２コンデンサと、を含む第２積分器と、
第３完全差動オペアンプと、前記第３完全差動オペアンプに接続される複数の抵抗と、を含む加算器と、
を備え、
前記第１積分器の正極側の出力端子は、前記第２積分器の負極側の入力端子に接続され、
前記第１積分器の正極側の出力端子は、前記加算器の正極側の第１入力に接続され、
前記第１積分器の負極側の出力端子は、前記第２積分器の正極側の入力端子に接続され、
前記第１積分器の負極側の出力端子は、前記加算器の負極側の第１入力端子に接続され、
前記第２積分器の正極側の出力端子は、前記加算器の負極側の第２入力端子に接続され、
前記第２積分器の負極側の出力端子は、前記加算器の正極側の第２入力端子に接続され、
差動入力信号の正相または逆相のうち一方が印加される第１入力端子は、前記加算器の負極側の第３入力端子に接続され、
前記差動入力信号の正相または逆相のうち他方が印加される第２入力端子は、前記加算器の正極側の第３入力端子に接続され、
前記加算器の正極側の出力端子は、前記第１積分器の負極側の入力端子に接続され、
前記加算器の負極側の出力端子は、前記第１積分器の正極側の入力端子に接続される、バイカッドフィルタ。
（１０）前記第１積分器の正極側の出力端子および負極側の出力端子は、バンドパスフィルタの出力端子に接続される、（９）に記載のバイカッドフィルタ。
（１１）前記第２積分器の正極側の出力端子および負極側の出力端子は、ローパスフィルタの出力端子に接続される、（９）に記載のバイカッドフィルタ。
（１２）前記加算器の正極側の出力端子および負極側の出力端子は、ハイパスフィルタの出力端子に接続される、（９）に記載のバイカッドフィルタ。
（１３）前記加算器の前記複数の抵抗は、可変抵抗である、（９）から（１２）までのいずれか１項に記載のバイカッドフィルタ。
（１４）前記第１積分器は、第３コンデンサと、第３可変抵抗とを備え、
前記第２積分器は、第４コンデンサと、第４可変抵抗とを備え、
前記加算器は、第５抵抗と、第６抵抗と、第７抵抗と、第８抵抗と、第９抵抗と、第１０抵抗と、第１１抵抗と、第１２抵抗とを備え、
前記第１完全差動オペアンプの正極側の出力端子は、前記第２可変抵抗の一方の端子と、前記第１コンデンサの一方の端子と、前記第１１抵抗の一方の端子と、バンドパスフィルタの正極側の出力端子とに接続され、
前記第１完全差動オペアンプの負極側の出力端子は、前記第４可変抵抗の一方の端子と、前記第３コンデンサの一方の端子と、前記第５抵抗の一方の端子と、前記バンドパスフィルタの負極側の出力端子とに接続され、
前記第１完全差動オペアンプの正極側の入力端子は、前記第３コンデンサの他方の端子と、前記第３抵抗の一方の端子とに接続され、
前記第１完全差動オペアンプの負極側の入力端子は、前記第１コンデンサの他方の端子と、前記第１可変抵抗の一方の端子とに接続され、
前記第２完全差動オペアンプの正極側の出力端子は、前記第２コンデンサの一方の端子と、前記第６抵抗の一方の端子と、ローパスフィルタの正極側の出力端子とに接続され、
前記第２完全差動オペアンプの負極側の出力端子は、前記第４コンデンサの一方の端子と、前記第１０抵抗の一方の端子と、前記ローパスフィルタの負極側の出力端子とに接続され、
前記第２完全差動オペアンプの正極側の入力端子は、前記第４コンデンサの他方の端子と、前記第４可変抵抗の他方の端子とに接続され、
前記第２完全差動オペアンプの負極側の入力端子は、前記第２コンデンサの他方の端子と、前記第２可変抵抗の他方の端子とに接続され、
前記第３完全差動オペアンプの正極側の出力端子は、前記第８抵抗の一方の端子と、前記第１可変抵抗の他方の端子と、ハイパスフィルタの正極側の出力端子とに接続され、
前記第３完全差動オペアンプの負極側の出力端子は、前記第１２抵抗の一方の端子と、前記第３抵抗の他方の端子と、前記ハイパスフィルタの負極側の出力端子とに接続され、
前記第３完全差動オペアンプの正極側の入力端子は、前記第９抵抗の一方の端子と、前記第１０抵抗の他方の端子と、前記第１１抵抗の他方の端子と、前記第１２抵抗の他方の端子とに接続され、
前記第３完全差動オペアンプの負極側の入力端子は、前記第５抵抗の他方の端子と、前記第６抵抗の他方の端子と、前記第７抵抗の一方の端子と、前記第８抵抗の他方の端子とに接続され、
前記第７抵抗の他方の端子は、前記差動入力信号の正相または逆相のうち一方が印加される前記第１入力端子に接続され、
前記第９抵抗の他方の端子は、前記差動入力信号の正相または逆相のうち他方が印加される前記第２入力端子に接続される、（９）に記載のバイカッドフィルタ。
（１５）前記第１積分器の正極側の及び負極側の出力端子、前記第２積分器の正極側及び負極側の出力端子、並びに、前記加算器の正極側及び負極側出力端子は、それぞれ、前記第１完全差動オペアンプの正極側及び負極側の出力端子、前記第２完全差動オペアンプの正極側及び負極側の出力端子、並びに、前記第３完全差動オペアンプの正極側及び負極側の出力端子を含み、
前記第１積分器の正極側の入力端子は、前記第３可変抵抗の他方の端子を含み、前記第１積分器の負極側の入力端子は、前記第１可変抵抗の他方の端子を含み、
前記第２積分器の正極側の入力端子は、前記第４可変抵抗の一方の端子を含み、前記第２積分器の負極側の入力端子は、前記第２可変抵抗の一方の端子を含み、
前記加算器の正極側の第１入力端子は、前記第１１抵抗の一方の端子を含み、前記加算器の正極側の第２入力端子は、前記第１０抵抗の一方の端子を含み、前記加算器の正極側の第３入力端子は、前記第９抵抗の他方の端子を含み、
前記加算器の負極側の第１入力端子は、前記第５抵抗の一方の端子を含み、前記加算器の負極側の第２入力端子は、前記第６抵抗の一方の端子を含み、前記加算器の負極側の第３入力端子は、前記第７抵抗の他方の端子を含む、（１４）に記載のバイカッドフィルタ。
（１）第１オペアンプと、前記第１オペアンプに接続される第１可変抵抗と第１コンデンサと、を含む第１積分器と、
第２オペアンプと、前記第２オペアンプに接続される第２可変抵抗と第２コンデンサと、を含む第２積分器と、
第３オペアンプと、前記第３オペアンプに接続される複数の抵抗と、を含む加算器と、
増幅率が１倍の反転アンプと、
を備え、
前記第１積分器の出力端子は、前記第２積分器の負極側の入力端子に接続され、
前記第１積分器の出力端子は、前記反転アンプを介して前記加算器の負極側の第１入力端子に接続され、
前記第２積分器の出力端子は、前記加算器の負極側の第２入力端子に接続され、
入力信号が入力される入力端子は、前記加算器の負極側の第３入力端子に接続され、
前記加算器の出力端子は、前記第１積分器の負極側の入力端子に接続される、バイカッドフィルタ。
（２）前記第１積分器の出力端子は、バンドパスフィルタの出力端子に接続される、（１）に記載のバイカッドフィルタ。
（３）前記第２積分器の出力端子は、ローパスフィルタの出力端子に接続される、（１）に記載のバイカッドフィルタ。
（４）前記加算器の出力端子は、ハイパスフィルタの出力端子に接続される、（１）に記載のバイカッドフィルタ。
（５）前記加算器の前記複数の抵抗は、可変抵抗である、（１）から（４）までのいずれか１つに記載のバイカッドフィルタ。
（６）前記加算器は、第３抵抗と、第４抵抗と、第５抵抗と、第６抵抗とを備え、
前記第１オペアンプの出力端子は、前記第１コンデンサの一方の端子と、前記第２可変抵抗の一方の端子と、前記反転アンプの入力端子と、バンドパスフィルタの出力端子とに接続され、
前記第１オペアンプの負極側の入力端子は、前記第１コンデンサの他方の端子と、前記第１可変抵抗の一方の端子とに接続され、
前記第２オペアンプの出力端子は、前記第２コンデンサの一方の端子と、前記第４抵抗の一方の端子と、ローパスフィルタの出力端子とに接続され、
前記第２オペアンプの負極側の入力端子は、第２可変抵抗の他方の端子と、第２コンデンサの他方の端子とに接続され、
前記第３オペアンプの出力端子は、第６抵抗の一方の端子と、第１可変抵抗の他方の端子と、ハイパスフィルタの出力端子とに接続され、
前記第３オペアンプの負極側の入力端子は、前記第６抵抗の他方の端子と、前記第４抵抗の他方の端子と、前記第５抵抗の一方の端子と、前記第３抵抗の一方の端子とに接続され、
前記反転アンプの出力端子は、前記第３抵抗の他方の端子に接続され、
前記第５抵抗の他方の端子は、前記入力信号が入力される入力端子に接続される、（１）に記載のバイカッドフィルタ。
（７）前記第１積分器の出力端子、前記第２積分器の出力端子、及び前記加算器の出力端子は、それぞれ、前記第１オペアンプの出力端子、前記第２オペアンプの出力端子、及び前記第３オペアンプの出力端子を含み、
前記第１積分器の負極側の入力端子は、前記第１可変抵抗の他方の端子を含み、
前記第２積分器の負極側の入力端子は、前記第２可変抵抗の一方の端子を含み、
前記加算器の負極側の第１入力端子は、前記第３抵抗の他方の端子を含み、前記加算器の負極側の第２入力端子は、前記第４抵抗の一方の端子を含み、前記加算器の負極側の第３入力端子は、前記第５抵抗の他方の端子を含む、（６）に記載のバイカッドフィルタ。
（８）前記第１積分器の正極側の入力端子と、第２積分器の正極側の入力端子と、前記加算器の正極側の入力端子は接地される、（１）に記載のバイカッドフィルタ。
（９）第１完全差動オペアンプと、前記第１完全差動オペアンプに接続される第１可変抵抗と、前記第１完全差動オペアンプに接続される第１コンデンサと、を含む第１積分器と、
第２完全差動オペアンプと、前記第２完全差動オペアンプに接続される第２可変抵抗と、前記第２完全差動オペアンプに接続される第２コンデンサと、を含む第２積分器と、
第３完全差動オペアンプと、前記第３完全差動オペアンプに接続される複数の抵抗と、を含む加算器と、
を備え、
前記第１積分器の正極側の出力端子は、前記第２積分器の負極側の入力端子に接続され、
前記第１積分器の正極側の出力端子は、前記加算器の正極側の第１入力に接続され、
前記第１積分器の負極側の出力端子は、前記第２積分器の正極側の入力端子に接続され、
前記第１積分器の負極側の出力端子は、前記加算器の負極側の第１入力端子に接続され、
前記第２積分器の正極側の出力端子は、前記加算器の負極側の第２入力端子に接続され、
前記第２積分器の負極側の出力端子は、前記加算器の正極側の第２入力端子に接続され、
差動入力信号の正相または逆相のうち一方が印加される第１入力端子は、前記加算器の負極側の第３入力端子に接続され、
前記差動入力信号の正相または逆相のうち他方が印加される第２入力端子は、前記加算器の正極側の第３入力端子に接続され、
前記加算器の正極側の出力端子は、前記第１積分器の負極側の入力端子に接続され、
前記加算器の負極側の出力端子は、前記第１積分器の正極側の入力端子に接続される、バイカッドフィルタ。
（１０）前記第１積分器の正極側の出力端子および負極側の出力端子は、バンドパスフィルタの出力端子に接続される、（９）に記載のバイカッドフィルタ。
（１１）前記第２積分器の正極側の出力端子および負極側の出力端子は、ローパスフィルタの出力端子に接続される、（９）に記載のバイカッドフィルタ。
（１２）前記加算器の正極側の出力端子および負極側の出力端子は、ハイパスフィルタの出力端子に接続される、（９）に記載のバイカッドフィルタ。
（１３）前記加算器の前記複数の抵抗は、可変抵抗である、（９）から（１２）までのいずれか１項に記載のバイカッドフィルタ。
（１４）前記第１積分器は、第３コンデンサと、第３可変抵抗とを備え、
前記第２積分器は、第４コンデンサと、第４可変抵抗とを備え、
前記加算器は、第５抵抗と、第６抵抗と、第７抵抗と、第８抵抗と、第９抵抗と、第１０抵抗と、第１１抵抗と、第１２抵抗とを備え、
前記第１完全差動オペアンプの正極側の出力端子は、前記第２可変抵抗の一方の端子と、前記第１コンデンサの一方の端子と、前記第１１抵抗の一方の端子と、バンドパスフィルタの正極側の出力端子とに接続され、
前記第１完全差動オペアンプの負極側の出力端子は、前記第４可変抵抗の一方の端子と、前記第３コンデンサの一方の端子と、前記第５抵抗の一方の端子と、前記バンドパスフィルタの負極側の出力端子とに接続され、
前記第１完全差動オペアンプの正極側の入力端子は、前記第３コンデンサの他方の端子と、前記第３抵抗の一方の端子とに接続され、
前記第１完全差動オペアンプの負極側の入力端子は、前記第１コンデンサの他方の端子と、前記第１可変抵抗の一方の端子とに接続され、
前記第２完全差動オペアンプの正極側の出力端子は、前記第２コンデンサの一方の端子と、前記第６抵抗の一方の端子と、ローパスフィルタの正極側の出力端子とに接続され、
前記第２完全差動オペアンプの負極側の出力端子は、前記第４コンデンサの一方の端子と、前記第１０抵抗の一方の端子と、前記ローパスフィルタの負極側の出力端子とに接続され、
前記第２完全差動オペアンプの正極側の入力端子は、前記第４コンデンサの他方の端子と、前記第４可変抵抗の他方の端子とに接続され、
前記第２完全差動オペアンプの負極側の入力端子は、前記第２コンデンサの他方の端子と、前記第２可変抵抗の他方の端子とに接続され、
前記第３完全差動オペアンプの正極側の出力端子は、前記第８抵抗の一方の端子と、前記第１可変抵抗の他方の端子と、ハイパスフィルタの正極側の出力端子とに接続され、
前記第３完全差動オペアンプの負極側の出力端子は、前記第１２抵抗の一方の端子と、前記第３抵抗の他方の端子と、前記ハイパスフィルタの負極側の出力端子とに接続され、
前記第３完全差動オペアンプの正極側の入力端子は、前記第９抵抗の一方の端子と、前記第１０抵抗の他方の端子と、前記第１１抵抗の他方の端子と、前記第１２抵抗の他方の端子とに接続され、
前記第３完全差動オペアンプの負極側の入力端子は、前記第５抵抗の他方の端子と、前記第６抵抗の他方の端子と、前記第７抵抗の一方の端子と、前記第８抵抗の他方の端子とに接続され、
前記第７抵抗の他方の端子は、前記差動入力信号の正相または逆相のうち一方が印加される前記第１入力端子に接続され、
前記第９抵抗の他方の端子は、前記差動入力信号の正相または逆相のうち他方が印加される前記第２入力端子に接続される、（９）に記載のバイカッドフィルタ。
（１５）前記第１積分器の正極側の及び負極側の出力端子、前記第２積分器の正極側及び負極側の出力端子、並びに、前記加算器の正極側及び負極側出力端子は、それぞれ、前記第１完全差動オペアンプの正極側及び負極側の出力端子、前記第２完全差動オペアンプの正極側及び負極側の出力端子、並びに、前記第３完全差動オペアンプの正極側及び負極側の出力端子を含み、
前記第１積分器の正極側の入力端子は、前記第３可変抵抗の他方の端子を含み、前記第１積分器の負極側の入力端子は、前記第１可変抵抗の他方の端子を含み、
前記第２積分器の正極側の入力端子は、前記第４可変抵抗の一方の端子を含み、前記第２積分器の負極側の入力端子は、前記第２可変抵抗の一方の端子を含み、
前記加算器の正極側の第１入力端子は、前記第１１抵抗の一方の端子を含み、前記加算器の正極側の第２入力端子は、前記第１０抵抗の一方の端子を含み、前記加算器の正極側の第３入力端子は、前記第９抵抗の他方の端子を含み、
前記加算器の負極側の第１入力端子は、前記第５抵抗の一方の端子を含み、前記加算器の負極側の第２入力端子は、前記第６抵抗の一方の端子を含み、前記加算器の負極側の第３入力端子は、前記第７抵抗の他方の端子を含む、（１４）に記載のバイカッドフィルタ。
【0074】
本発明のいくつかの実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0075】
ＡＤＤ…加算器、ＦＣ…バイカッドフィルタ、Ｃ１…コンデンサ、Ｃ２…コンデンサ、ＤＯＰ１…完全差動オペアンプ、ＤＯＰ２…完全差動オペアンプ、ＤＯＰ３…完全差動オペアンプ、Ｈ…通過利得、ＩＴＧ１…第１積分器、ＩＴＧ２…第２積分器、ＯＰ１…オペアンプ、ＯＰ２…オペアンプ、ＯＰ３…オペアンプ、Ｑ…尖鋭度、Ｒ１…抵抗、Ｒ２…抵抗、Ｒ３…抵抗、Ｒ４…抵抗、Ｒ５…抵抗、Ｒ６…抵抗、ＶＢ…出力端子、ＶＨ…出力端子、ＶＩ…入力端子、ＶＬ…出力端子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】