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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-02
(45)【発行日】2024-08-13
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20240805BHJP
H01L 29/06 20060101ALI20240805BHJP
H01L 21/336 20060101ALI20240805BHJP
H01L 29/12 20060101ALI20240805BHJP
H01L 29/417 20060101ALI20240805BHJP
H01L 29/41 20060101ALI20240805BHJP
H01L 21/8234 20060101ALI20240805BHJP
H01L 27/088 20060101ALI20240805BHJP
H01L 27/06 20060101ALI20240805BHJP
【ＦＩ】
H01L29/78 652L
H01L29/78 656A
H01L29/78 652S
H01L29/78 652G
H01L29/78 653C
H01L29/78 652P
H01L29/06 301F
H01L29/06 301V
H01L29/78 652K
H01L29/78 658G
H01L29/78 652T
H01L29/50 M
H01L29/44 Y
H01L27/088 E
H01L27/06 102A
【請求項の数】
7
(21)【出願番号】P 2020157832
(22)【出願日】2020-09-18
(65)【公開番号】P2022051385
(43)【公開日】2022-03-31
【審査請求日】2022-07-08
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】小嶋 秀春
【審査官】戸川 匠
(56)【参考文献】
【文献】特開２０１３－１１０３７３（ＪＰ，Ａ）
【文献】特開２０１８－０４９９７４（ＪＰ，Ａ）
【文献】特開２００６－１５６６５８（ＪＰ，Ａ）
【文献】特開２０１３－０１６５８０（ＪＰ，Ａ）
【文献】特開２０１４－０１７３２５（ＪＰ，Ａ）
【文献】米国特許出願公開第２００９／０２５６１９６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／４１７
Ｈ０１Ｌ ２９／４１
Ｈ０１Ｌ ２１／８２３４
Ｈ０１Ｌ ２７／０８８
Ｈ０１Ｌ ２７／０６
(57)【特許請求の範囲】
【請求項1】
第１電極と、前記第１電極で接する第１面と、前記第１面と対向する第２面と、を有し、前記第１面に平行な第１方向の長さよりも前記第１方向に交差し前記第１面に平行な第２方向の長さが短い第１溝を前記第１面に有する基板と、を備え、
前記基板は、
第１導電型の第１半導体層と、
前記第１半導体層と前記第２面との間に設けられ、前記第１半導体層よりも前記第１導電型の不純物濃度が低い第２半導体層と、
前記第２半導体層と前記第２面との間に設けられた、第２導電型の第１半導体領域と、
前記第１半導体領域と前記第２面との間に設けられた、第１導電型の第２半導体領域と、
前記第２面から前記第２半導体層に到達し、前記第２方向に延びる第１トレンチ内に、前記第１半導体領域と第１絶縁膜を介して対向して設けられた第２電極と、
を備え、
前記第１溝の中に第３溝が設けられ、前記第３溝の前記第１方向における長さは前記第１溝の前記第１方向における長さよりも短く、前記第１方向及び前記第２方向に交差する第３方向において、前記第３溝の深さは前記第１溝の深さよりも深い半導体装置。
【請求項2】
前記第１溝は前記基板の側面を貫通していない請求項１記載の半導体装置。
【請求項3】
前記第１電極は、前記第１面の前記第１溝を被覆することで、前記第１溝に対応した第２溝を有する請求項１又は請求項２記載の半導体装置。
【請求項4】
前記第１面は、前記第２方向において前記第１溝と前記基板の端部の間に、前記第１溝よりも前記第２方向の長さが短い第４溝を有する請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項5】
前記第１面は、前記第２方向において前記第１溝と前記基板の端部の間に、前記第１溝よりも前記第２方向の長さが長い第５溝を有する請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項6】
前記第１面は、前記第１溝に対して前記第１方向に並ぶ複数の第６溝と、前記第１溝及び前記複数の第６溝のそれぞれに対して前記第２方向に並ぶ複数の第７溝と、を有する請求項１乃至請求項３いずれか一項記載の半導体装置。
【請求項7】
前記基板は、前記第２半導体層と前記第２面との間に設けられた前記第２導電型の第３半導体領域と、
前記第３半導体領域と前記第２面との間に設けられた、前記第１導電型の第４半導体領域と、
前記第２面から前記第２半導体層に到達し、前記第２方向に延びる第２トレンチ内に、前記第３半導体領域と第２絶縁膜を介して対向して設けられた第３電極と、
をさらに備え、
前記基板は、前記第１半導体領域と前記第２半導体領域と前記第２電極とを有する第１領域と、前記第１領域に前記第２方向において隣接し、前記第３半導体領域と前記第４半導体領域と前記第３電極とを有する第２領域と、を有し、
前記第１溝は、前記第１領域と前記第２領域とに跨る請求項１乃至請求項６いずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置は、電力変換等の用途に用いられる。このような半導体装置については、歩留まりの高いことが望ましい。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１８－０４９９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、歩留まりの高い半導体装置を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、第１電極と、第１電極で接する第１面と、第１面と対向する第２面と、を有し、第１面に平行な第１方向の長さよりも第１方向に交差し第１面に平行な第２方向の長さが短い第１溝を第１面に有する基板と、を備え、基板は、第１導電型の第１半導体層と、第１半導体層と第２面との間に設けられ、第１半導体層よりも第１導電型の不純物濃度が低い第２半導体層と、第２半導体層と第２面との間に設けられた、第２導電型の第１半導体領域と、第１半導体領域と第２面との間に設けられた、第１導電型の第２半導体領域と、第２面から第２半導体層に到達し、第２方向に延びる第１トレンチ内に、第１半導体領域と第１絶縁膜を介して対向して設けられた第２電極と、を備え、第１溝の中に第３溝が設けられ、第３溝の第１方向における長さは第１溝の第１方向における長さよりも短く、第１方向及び第２方向に交差する第３方向において、第３溝の深さは第１溝の深さよりも深い。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体装置の模式的な電気回路図である。
【図2】第１実施形態の半導体装置の模式上面図である。
【図3】第１実施形態の半導体装置の模式断面図である。
【図4】第１実施形態の半導体装置の要部の模式断面図である。
【図5】第１実施形態の半導体装置の要部の模式断面図の他の一例である。
【図6】第１実施形態の半導体装置の要部の模式断面図である。
【図7】第１実施形態の半導体装置の要部の模式断面図の他の一例である。
【図8】第１実施形態の半導体装置の要部の模式断面図である。
【図9】第１実施形態の半導体装置の要部の模式断面図である。
【図10】第１実施形態の比較形態となる半導体装置の模式断面図である。
【図11】第２実施形態の半導体装置の要部の模式図である。
【図12】第２実施形態の半導体装置の製造工程の要部を示す模式断面図である。
【図13】第３実施形態の半導体装置の要部の模式図である。
【図14】第４実施形態の半導体装置の要部の模式図である。
【図15】第５実施形態の半導体装置の要部の模式図である。
【図16】第６実施形態の半導体装置の要部の模式図である。
【発明を実施するための形態】
【0007】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
【0008】
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
【0009】
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。
【0010】
以下の説明において、ｎ＋、ｎ、ｎ－および、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
【0011】
（第１実施形態）
本実施形態の半導体装置は、第１電極と、第１電極で接する第１面と、第１面と対向する第２面と、を有し、第１面に平行な第１方向の長さよりも第１方向に交差し第１面に平行な第２方向の長さが短い第１溝を第１面に有する基板と、を備え、基板は、第１導電型の第１半導体層と、第１半導体層と第２面との間に設けられ、第１半導体層よりも第１導電型の不純物濃度が低い第２半導体層と、第２半導体層と第２面との間に設けられた、第２導電型の第１半導体領域と、第１半導体領域と第２面との間に設けられた、第１導電型の第２半導体領域と、第２面から第２半導体層に到達し、第２方向に延びる第１トレンチ内に、第１半導体領域と第１絶縁膜を介して対向して設けられた第２電極と、を備える。
本実施形態の半導体装置は、第１電極と、第１電極で接する第１面と、第１面と対向する第２面と、を有し、第１面に平行な第１方向の長さよりも第１方向に交差し第１面に平行な第２方向の長さが短い第１溝を第１面に有する基板と、を備え、基板は、第１導電型の第１半導体層と、第１半導体層と第２面との間に設けられ、第１半導体層よりも第１導電型の不純物濃度が低い第２半導体層と、第２半導体層と第２面との間に設けられた、第２導電型の第１半導体領域と、第１半導体領域と第２面との間に設けられた、第１導電型の第２半導体領域と、第２面から第２半導体層に到達し、第２方向に延びる第１トレンチ内に、第１半導体領域と第１絶縁膜を介して対向して設けられた第２電極と、を備える。
【0012】
さらに、本実施形態の半導体装置は、基板は、第２半導体層と第２面との間に設けられた第２導電型の第３半導体領域と、第３半導体領域と第２面との間に設けられた、第１導電型の第４半導体領域と、第２面から第２半導体層に到達し、第２方向に延びる第２トレンチ内に、第３半導体領域と第２絶縁膜を介して対向して設けられた第３電極と、をさらに備え、基板は、第１半導体領域と第２半導体領域と第２電極とを有する第１領域と、第１領域に第２方向において隣接し、第３半導体領域と第４半導体領域と第３電極とを有する第２領域と、を有し、第１溝は、第１領域と第２領域とに跨る。
【0013】
図１は、本実施形態の半導体装置１００の模式的な電気回路図である。本実施形態の半導体装置１００の電気回路は、第１トランジスタＴｒ１のドレインと第２トランジスタＴｒ２のドレインが電気的に接続された電気回路である。例えば、半導体装置１００の回路は、充放電可能な二次電池の、充電及び放電に用いられる電気回路である。例えば、図１において右から左へ流れる第１電流は、二次電池からの放電電流である。また、例えば、図１において左から右へ流れる第２電流は、二次電池への充電電流である。このように、半導体装置１００の電気回路は、互いに反対の向きの、第１電流と第２電流を流すことが出来る。
【0014】
ここで、第１トランジスタＴｒ１のみが設けられており、第２トランジスタＴｒ２が設けられていない場合を考える。この場合、第１トランジスタＴｒ１をオフにして第２電流の流れを止めようとしても、第１トランジスタＴｒ１のボディダイオードＢＤ１を介して第２電流が流れてしまう。
【0015】
また、第２トランジスタＴｒ２のみが設けられており、第１トランジスタＴｒ１が設けられていない場合を考える。この場合、第２トランジスタＴｒ２をオフにして第１電流の流れを止めようとしても、第２トランジスタＴｒ２のボディダイオードＢＤ２を介して第１電流が流れてしまう。
【0016】
そこで、半導体装置１００においては、第１トランジスタＴｒ１のドレインと第２トランジスタＴｒ２のドレインを電気的に接続している。このような接続により、ボディダイオードＢＤ１のカソードとボディダイオードＢＤ２のカソードが電気的に接続される。ここで、第１トランジスタＴｒ１と第２トランジスタＴｒ２をオフにして第２電流を止めることを考える。この場合、第２電流が第１トランジスタＴｒ１のボディダイオードＢＤ１を介して流れようとしても、ボディダイオードＢＤ２のカソードがボディダイオードＢＤ１のカソードに電気的に接続されているために、第２電流は流れない。また、第１トランジスタＴｒ１と第２トランジスタＴｒ２をオフにして第１電流を止めることを考える。この場合、第１電流が第２トランジスタＴｒ２のボディダイオードＢＤ２を介して流れようとしても、ボディダイオードＢＤ１のカソードがボディダイオードＢＤ２のカソードに電気的に接続されているために、第１電流は流れない。これにより、半導体装置１００においては、第１電流及び第２電流の制御を行うことが可能である。
【0017】
図２は、本実施形態の半導体装置１００の模式上面図である。図３は、本実施形態の半導体装置１００の模式断面図である。図４は、本実施形態の半導体装置１００の要部の模式断面図である。図５は、本実施形態の半導体装置１００の要部の模式断面図の他の一例である。図６は、本実施形態の半導体装置１００の要部の模式断面図である。図７は、本実施形態の半導体装置１００の要部の模式断面図の他の一例である。
【0018】
【0019】
【0020】
ここで、Ｘ方向（第１方向の一例）と、Ｘ方向に対して垂直に交差するＹ方向（第２方向の一例）と、Ｘ方向及びＹ方向に垂直に交差するＺ方向（第３方向の一例）を定義する。第１面３２及び第２面３４は、Ｘ方向及びＹ方向に平行なＸＹ平面に対して平行に設けられた面である。
【0021】
また、半導体装置１００には、第１領域９６及び第２領域９８（図２）が設けられている。第１領域９６及び第２領域９８は、それぞれ、図２に示したような、例えばＹ方向に並んだ矩形状の領域である。そして、例えば、第１領域９６に第１トランジスタＴｒ１（図１）が設けられており、第２領域９８に第２トランジスタＴｒ２（図１）が設けられている。第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、例えばそれぞれＭＯＳＦＥＴであるが、これに限定されるものではない。
【0022】
図３（ａ）は、第１領域９６の、Ａ－Ａ’線における、ＸＺ平面に平行な面の模式断面図である。図３（ｂ）は、第２領域９８の、Ｂ－Ｂ’線における、ＸＺ平面に平行な面の模式断面図である。図３（ｃ）は、第１領域９６及び第２領域９８にわたったＣ－Ｃ’線における、ＹＺ面に平行な面の模式断面図である。
【0023】
ドレイン電極（第１電極の一例）６０は、基板３０の下に設けられ、第１面３２と接している。言い換えると、基板３０は、ドレイン電極６０の上に設けられている。ドレイン電極６０は、第１トランジスタＴｒ１及び第２トランジスタＴｒ２における共通のドレイン電極として機能する。
【0024】
基板３０の第１面３２は、Ｘ方向の長さＬ１よりもＹ方向の長さＬ２が短い溝（第１溝の一例）３６を有する。図３には、溝３６として、溝３６ａ、溝３６ｂ、溝３６ｃ、溝３６ｄ、溝３６ｅ、溝３６ｆ及び溝３６ｇが図示されている。また、図３（ａ）及び図３（ｂ）に示されるように、溝３６ｂ及び溝３６ｅは、基板３０の側面３８（側面３８ａ及び側面３８ｂ）を貫通していない。他の溝３６ａ、溝３６ｃ、溝３６ｄ、溝３６ｆ及び溝３６ｇも同様に、基板３０の側面３８を貫通していない。複数の溝３６が設けられている場合には、すべての溝３６が、基板３０の側面３８を貫通していないことが好ましい。また、溝３６ｄは、第１領域９６と第２領域９８に跨がっている。
【0025】
溝３６の部分が基板３０に対して占める体積割合は、５％以上２０％以下であることが好ましい。
【0026】
ドレイン電極６０は、第１面３２の溝３６を被覆することで、溝３６に対応した溝６６（第２溝の一例）を有する。言い換えると、ドレイン電極６０の底面６２は、溝３６の下に、Ｘ方向の長さＬ３よりもＹ方向の長さＬ４が短い溝（第２溝の一例）６６を有する。図３には、溝６６として、溝６６ａ、溝６６ｂ、溝６６ｃ、溝６６ｄ、溝６６ｅ、溝６６ｆ及び溝６６ｇが図示されている。ここで、Ｌ３＜Ｌ１であり、Ｌ４＜Ｌ２である。
【0027】
図４は、第１領域９６における、半導体装置１００の要部の模式断面図である。
【0028】
ドレイン層（第１半導体層の一例）１０は、ドレイン電極６０の上に設けられている。ドレイン層１０は、例えば、ｎ＋型の半導体材料である。
【0029】
ドリフト層（第２半導体層の一例）１２は、ドレイン層１０の上に設けられている。ドリフト層１２は、ＭＯＳＦＥＴのドリフト層として機能する層である。ドリフト層１２は、例えば、ｎ－型の半導体材料である。
【0030】
ベース領域（第１半導体領域の一例）１４は、ドリフト層１２の上に設けられている。ベース領域１４は、ＭＯＳＦＥＴのベースとして機能する。ベース領域１４は、後述する第１ゲート電極２８に電圧が印加された場合にチャネルを形成し、ドレイン層１０と後述するソース領域１６の間にキャリアが流れることを可能とする領域である。ベース領域１４は、例えば、ｐ型の半導体材料である。
【0031】
ソース領域（第２半導体領域の一例）１６は、ベース領域１４の上に設けられている。ソース領域１６は、ＭＯＳＦＥＴのソースとして機能する領域である。後述する第１ゲート電極２８に適切な電圧が印加された場合に、ソース領域１６とドレイン層１０の間にキャリアが流れる。ソース領域１６は、例えば、ｎ＋型の半導体材料である。
【0032】
コンタクト領域１８は、ベース領域１４の上に設けられ、ベース領域１４及びソース領域１６と電気的に接続されている。コンタクト領域１８は、ベース領域１４及びソース領域１６と、後述するソースメタル７０の電気的接触を向上させるために設けられている。コンタクト領域１８は、例えば、ｐ＋型の半導体材料である。
【0033】
第１トレンチ２０は、ベース領域１４及びソース領域１６の上からドリフト層１２に到達するように設けられている。第１トレンチ２０は、紙面奥方向（Ｙ方向）に延びている。
【0034】
第３絶縁膜２２は、第１トレンチ２０内に設けられている。例えば、第３絶縁膜２２は、後述する第１フィールドプレート電極２４を覆うように設けられている。また、例えば、第３絶縁膜２２は、第１フィールドプレート電極２４と第１ゲート電極２８の間に設けられている。しかし、第３絶縁膜２２の形態は、これに限定されるものではない。第３絶縁膜２２はＳｉＯｘ（酸化シリコン）を含むが、これに限定されるものではない。
【0035】
第１絶縁膜２１は、第１トレンチ２０内において、第３絶縁膜２２の上の、ベース領域１４と第１ゲート電極２８の間及び後述する層間絶縁膜９５とソース領域１６の間に設けられている。第１絶縁膜２１はＳｉＯｘ（酸化シリコン）を含むが、これに限定されるものではない。
【0036】
第１フィールドプレート電極２４は、第１トレンチ２０内において、ドリフト層１２に第３絶縁膜２２を介して、ドリフト層１２と対向して設けられている。例えば、第１フィールドプレート電極２４は、ドリフト層１２と並んで設けられている。第１フィールドプレート電極２４は、例えば、ベース領域１４からドリフト層１２へ空乏層が伸びることを助長し、耐圧を増加させるために設けられている。なお、第１フィールドプレート電極２４は、設けられていなくても良い。
【0037】
第１ゲート電極（第２電極の一例）２８は、第１フィールドプレート電極２４の上に位置し、複数のベース領域１４の間で、第１絶縁膜２１を介して設けられている。第１ゲート電極２８は、ＭＯＳＦＥＴのゲートとして機能する電極である。
【0038】
層間絶縁膜９５は、ソース領域１６、第１ゲート電極２８及び第１絶縁膜２１の上に設けられている。層間絶縁膜９５は例えばＳｉＯｘを含むが、これに限定されるものではない。
【0039】
ソースメタル７０、及びソースメタル７４（図３（ａ））は、ソース領域１６及びコンタクト領域１８の上に設けられ、ソース領域１６及びコンタクト領域１８と電気的に接続されている。
【0040】
図５は、第１領域９６における、半導体装置１００の要部の模式断面図の他の一例である。コンタクト領域１８は設けられていなくてもかまわない。
【0041】
図６は、第２領域９８における、半導体装置１００の要部の模式断面図である。例えば、ドレイン電極６０、ドレイン層１０及びドリフト層１２は、第１領域９６と共通して設けられている。
【0042】
一方、第２領域９８においては、ドリフト層１２の上に、ベース領域（第３半導体領域の一例）５４が設けられている。ベース領域５４の上に、ソース領域（第４半導体領域の一例）５６が設けられている。ベース領域５４の上に、コンタクト領域５８が設けられている。言い換えると、ベース領域、ソース領域及びコンタクト領域については、第１領域９６と第２領域９８で個別に設けられている。
【0043】
また、第１トレンチ２０の代わりに、紙面奥方向（Ｙ方向）に延びる第２トレンチ４０が設けられている。第３絶縁膜２２の代わりに、第４絶縁膜４２が設けられている。第１絶縁膜２１の代わりに、第２絶縁膜４１が設けられている。第１フィールドプレート電極２４の代わりに、第２フィールドプレート電極４４が設けられている。なお、第２フィールドプレート電極４４は、設けられていなくても良い。第１ゲート電極２８の代わりに、第２ゲート電極（第３電極の一例）４８が設けられている。ソースメタル７０及びソースメタル７４の代わりに、ソースメタル８２及びソースメタル８６（図３（ａ））が設けられている。
【0044】
図７は、第２領域９８における、半導体装置１００の要部の模式断面図の他の一例である。コンタクト領域５８は設けられていなくてもかまわない。
【0045】
なお、第１領域９６における構成と第２領域９８における構成は、上記の関係に限定されるものではない。
【0046】
ゲートメタル７２は、第１領域９６において、ソースメタル７０とソースメタル７４の間に設けられている。
【0047】
ゲートメタル８４は、第２領域９８において、ソースメタル８２とソースメタル８６の間に設けられている。
【0048】
ゲートメタル７２とソースメタル７０は、層間絶縁膜９５としての層間絶縁膜９５ｂにより分離されている。ゲートメタル７２とソースメタル７４は、層間絶縁膜９５としての層間絶縁膜９５ｃにより分離されている。ゲートメタル８４とソースメタル８２は、層間絶縁膜９５としての層間絶縁膜９５ｆにより分離されている。ゲートメタル８４とソースメタル８６は、層間絶縁膜９５としての層間絶縁膜９５ｇにより分離されている。
【0049】
ソースメタル７４とソースメタル８６は、層間絶縁膜９５としての層間絶縁膜９５ｊにより分離されている。なお、ソースメタル７０とソースメタル８２、及びゲートメタル７２とゲートメタル８４も同様に、層間絶縁膜９５により分離されている。
【0050】
図８は、第１実施形態の半導体装置１００の要部の模式断面図である。図８は、第１フィールドプレート電極２４とソースメタル７０の接続方法の一例及び第１ゲート電極２８とゲートメタル７２の接続方法の一例を示すための模式断面図である。例えば、図４乃至図７の模式断面図は、図８のＤ－Ｄ’断面における模式断面図に相当している。
【0051】
第１フィールドプレート電極２４は、Ｚ方向に延びた部分を有する。そして、かかるＺ方向に延びた部分を用いて、第１フィールドプレート電極２４は、ソースメタル７０と、層間絶縁膜９５及び第３絶縁膜２２に設けたコンタクトホールを介して、電気的に接続されている。
【0052】
第１ゲート電極２８は、ゲートメタル７２と、層間絶縁膜９５に設けられたコンタクトホールを介して、電気的に接続されている。ソースメタル７０及び第１フィールドプレート電極２４は、層間絶縁膜９５及び第３絶縁膜２２により、第１ゲート電極２８と絶縁されている。
【0053】
なお、ソースメタル７４と第１フィールドプレート電極２４の電気的接続、ソースメタル８２と第２フィールドプレート電極４４の電気的接続、ゲートメタル８４と第２ゲート電極４８の電気的接続、及びソースメタル８６と第２フィールドプレート電極４４の電気的接続についても、同様にして行うことが出来る。
【0054】
めっき層８８、めっき層７８、めっき層８０、めっき層７６、めっき層９０及びめっき層９２は、それぞれソースメタル７０、ゲートメタル７２、ソースメタル７４、ソースメタル８２、ゲートメタル８４及びソースメタル８６の上に設けられている。そして、めっき層８８、めっき層７８、めっき層８０、めっき層７６、めっき層９０及びめっき層９２は、それぞれソースメタル７０、ゲートメタル７２、ソースメタル７４、ソースメタル８２、ゲートメタル８４及びソースメタル８６とそれぞれ電気的に接続されている。めっき層８８、めっき層７８、めっき層８０、めっき層７６、めっき層９０及びめっき層９２は、図示しない外部電気回路とのはんだ等による接続の強度を出すために設けられている。
【0055】
めっき層８８とめっき層７８は、絶縁膜９４としての絶縁膜９４ｂにより分離されている。めっき層７８とめっき層８０は、絶縁膜９４としての絶縁膜９４ｃにより分離されている。めっき層７６とめっき層９０は、絶縁膜９４としての絶縁膜９４ｆにより分離されている。めっき層９０とめっき層９２は、絶縁膜９４としての絶縁膜９４ｇにより分離されている。めっき層８０とめっき層９２は、絶縁膜９４としての絶縁膜９４ｊにより分離されている。なお、めっき層８８とめっき層７６、及びめっき層７８とめっき層９０も、同様に絶縁膜９４により分離されている。
【0056】
図９は、第１実施形態の半導体装置の要部の模式断面図である。図９は、溝３６の断面の一例を示したものである。溝３６は、プラズマエッチングにより形成されることが好ましい。ここでかかるプラズマエッチングは、Ｆ（フッ素）系ラジカルを用いた等方性エッチング、ＣＦ４（四フッ化炭素）系ラジカルを含む保護膜の形成、及びＦ系イオンを用いた異方性エッチングを繰り返すことにより行われる。このようなプラズマエッチングにより、溝３６の側面３５には、貝殻状の形状を有するスキャロップ３７が形成されている。具体的には、スキャロップ３７ａ、スキャロップ３７ｂ、スキャロップ３７ｃ及びスキャロップ３７ｄが、形成されている。なお、他の図面の溝３６については、スキャロップ３７の図示を省略している。
【0057】
基板３０は、例えばシリコン基板である。しかし、基板３０は、例えば炭化シリコン（ＳｉＣ）基板、窒化ガリウム（ＧａＮ）基板又はヒ化ガリウム（ＧａＡｓ）基板等であってもかまわない。
【0058】
半導体材料としてＳｉが用いられる場合、ｎ型不純物としては例えばヒ素（Ａｓ）、リン（Ｐ）又はアンチモン（Ｓｂ）を、またｐ型不純物としては例えばＢ（ホウ素）を、それぞれ用いることができる。
【0059】
第１フィールドプレート電極２４、第２フィールドプレート電極４４、第１ゲート電極２８及び第２ゲート電極４８は、例えば導電型不純物を含むポリシリコン等の導電材料を含む。
【0060】
ドレイン電極６０、ソースメタル７０、ゲートメタル７２、ソースメタル７４、ソースメタル８２、ゲートメタル８４、ソースメタル８６は、例えばＡｌ（アルミニウム）、Ａｇ（銀）やＣｕ（銅）等の金属材料を含み、例えばめっき法により形成される。
【0061】
次に、本実施形態の半導体装置の作用効果を記載する。
【0062】
図１０は、第１実施形態の比較形態となる半導体装置の模式断面図である。
【0063】
本実施形態の半導体装置のような、第１トランジスタＴｒ１及び第２トランジスタＴｒ２を含む半導体装置においては、基板３０の薄膜化によるドリフト層１２の抵抗低減が特に求められている。ここで、基板３０を薄膜化すると、基板３０が反ってしまい、半導体装置の製造プロセスにおいて、搬送を行うことが出来なくなる等の問題があった。
【0064】
特に、半導体装置の微細化等において長所を有する、トレンチゲート構造の半導体装置においては、基板３０の反りが大きくなるという問題があった。ここで、基板３０の反りの態様としては、例えば、図１０（ａ）に示すようにＸＺ平面内において中央部分が上の方向に反る場合と、図１０（ｂ）に示すようにＸＺ平面内において中央部分が下の方向に反る場合と、があった。これは、第１トレンチ２０及び第２トレンチ４０が延びるＹ方向に垂直な面内（ＸＺ面内）において、大きな反りが発生しているものと理解することが可能であった。しかし、第１トレンチ２０及び第２トレンチ４０の形状や材料、第１ゲート電極２８及び第２ゲート電極４８の形状や材料、第１フィールドプレート電極２４及び第２フィールドプレート電極４４の形状や材料、ベース領域１４及びソース領域１６の形状や材料、ベース領域５４及びソース領域５６の形状や材料は、ＭＯＳＦＥＴの特性に直結する。そのため、かかる反りを抑制するため、上記の形状や材料を変更することは困難であった。
【0065】
そこで、本実施形態の半導体装置１００は、基板３０の第１面３２に、第１面３２に平行なＸ方向の長さよりもＸ方向に交差し第１面３２に平行なＹ方向の長さが短い溝３６を有する。また、基板３０内において、第１トレンチ２０及び第２トレンチ４０が、Ｙ方向に延びている。
【0066】
これによれば、ＸＺ面内において発生し得る基板３０の反りを、溝３６を設けることにより、抑制することが出来る。また、溝３６の形成により、基板３０の一部を薄膜化して、ドリフト層１２の抵抗低減を行うことが出来る。そのため、歩留まりの高い半導体装置の提供が可能となる。
【0067】
また、溝３６は、プラズマエッチングにより形成されることが、基板３０の反りの形状に応じて、形成される溝３６の深さやパターンを容易に変更できるため好ましい。この場合、溝３６の側面３５は、スキャロップ３７を有することになる。
【0068】
また、溝３６は、基板３０の側面３８を貫通していないことが好ましい。これは、溝３６が基板３０の側面３８を貫通すると、かかる貫通した部分の基板３０の強度が弱くなってしまうためである。同様の理由により、複数の溝３６が設けられている場合には、すべての溝３６が、基板３０の側面３８を貫通していないことが好ましい。
【0069】
溝３６が形成された基板３０の第１面３２にドレイン電極６０を形成すると、ドレイン電極６０の底面において、溝３６の下に、Ｘ方向の長さＬ３よりもＹ方向の長さＬ４が短い溝６６が形成される。ここで、例えばＬ３＜Ｌ１であり、Ｌ４＜Ｌ２である。これは、ドレイン電極６０形成の際に、溝３６の形状がドレイン電極６０の形状にトレースされることにより形成されるものである。
【0070】
本実施形態の半導体装置１００によれば、歩留まりの高い半導体装置１００の提供が可能となる。
【0071】
（第２実施形態）
本実施形態の半導体装置は、第１溝の中に第３溝が設けられ、第３溝の長さは第１溝の長さよりも短く、第３溝の深さは第１溝の深さよりも深い点で、第１実施形態の半導体装置と異なっている。ここで、第１実施形態と重複する内容の記載は省略する。
本実施形態の半導体装置は、第１溝の中に第３溝が設けられ、第３溝の長さは第１溝の長さよりも短く、第３溝の深さは第１溝の深さよりも深い点で、第１実施形態の半導体装置と異なっている。ここで、第１実施形態と重複する内容の記載は省略する。
【0072】
図１１は、本実施形態の半導体装置１１０の模式図である。図１１（ａ）は、基板３０の第１面３２及び第１面３２に形成される溝３６を示した模式図である。図１１（ｂ）は、図１１（ａ）のＥ－Ｅ’断面における基板３０及び溝３６の模式断面図である。図１１（ａ）には、溝３６としての、溝３６ｈ１（第１溝の一例）、溝３６ｈ２、溝３６ｈ３、溝３６ｈ４（第３溝の一例）、溝３６ｈ５、溝３６ｈ６、溝３６ｈ７、溝３６ｈ８、溝３６ｈ９及び溝３６ｈ１０が図示されている。溝３６ｈ１の中に溝３６ｈ４が設けられている。図１１（ｂ）に示されるように、溝３６ｈ４の長さＬ１２は溝３６ｈ１の長さＬ１１より短い。また、図１１（ｂ）に示されるように、溝３６ｈ４の深さｄ２は溝３６ｈ１の深さｄ１より深い（長い）。
【0073】
例えば、図３に示した溝３６ｄ（第１溝の一例）の中に、溝３６ｄよりも、長さが短く、深さが深い溝（第３溝の一例）をさらに設ける事が可能である。
【0074】
【0075】
まず、基板３０の第１面３２に、長さＬ１２の間隔を設けたフォトレジストＰａを形成する（図１２（ａ））。
【0076】
次に、フォトレジストＰａが設けられていない部分の基板３０の一部を、プラズマエッチングにより削り、溝３６ｈ４及び溝３６ｈ６を形成する（図１２（ｂ））。次に、フォトレジストＰａを除去する（図１２（ｃ））。
【0077】
次に、基板３０の、溝３６ｈ４及び溝３６ｈ６が形成されていない第１面３２の上に、Ｘ方向に長さＬ１１を有する開口を設けたフォトレジストＰｂを形成する（図１２（ｄ））。
【0078】
次に、フォトレジストＰａが設けられていない部分の基板３０の一部を、プラズマエッチングにより削り、溝３６ｈ１及び溝３６ｈ７を形成する。次に、フォトレジストＰａを除去する（図１２（ｅ））。以上により、本実施形態の溝３６ｈ１及び溝３６ｈ４を形成可能である。
【0079】
基板３０の反りをさらに抑制するために、本実施形態の製造方法を組み合わせることにより、様々な形状の溝３６を形成可能である。例えば、図３に示した溝３６ｄを、図１１に示した溝３６ｈ１及び溝３６ｈ４のような形状の溝とすることにより、基板３０の反りをさらに抑制できる可能性がある。そのため、本実施形態の半導体装置１１０によれば、さらに歩留まりの高い半導体装置の提供が可能となる。
【0080】
（第３実施形態）
本実施形態の半導体装置は、第１面は、第１溝と基板の端部の間に、第１溝よりも第２方向の長さが短い第４溝を有する点で、第１及び第２実施形態の半導体装置と異なっている。ここで、第１及び第２実施形態と重複する内容の記載は省略する。
本実施形態の半導体装置は、第１面は、第１溝と基板の端部の間に、第１溝よりも第２方向の長さが短い第４溝を有する点で、第１及び第２実施形態の半導体装置と異なっている。ここで、第１及び第２実施形態と重複する内容の記載は省略する。
【0081】
図１３は、本実施形態の半導体装置１２０の模式図である。図１３は、基板３０の第１面３２及び第１面３２に形成される溝３６を示した模式図である。図１３には、溝３６としての、溝３６ｉ１（第４溝の一例）、溝３６ｉ２（第４溝の一例）、溝３６ｉ３（第４溝の一例）、溝３６ｉ４（第１溝の一例）、溝３６ｉ５（第４溝の一例）、溝３６ｉ６（第４溝の一例）及び溝３６ｉ７（第４溝の一例）が図示されている。Ｙ方向の溝３６ｉ１、溝３６ｉ２、溝３６ｉ３、溝３６ｉ５、溝３６ｉ６及び溝３６ｉ７の長さはｄ２であり、Ｙ方向の溝３６ｉ４の長さｄ１より短い。
【0082】
例えば、図３に示した、溝３６ａ（第４溝の一例）、溝３６ｂ（第４溝の一例）、溝３６ｃ（第４溝の一例）、溝３６ｅ（第４溝の一例）、溝３６ｆ（第４溝の一例）及び溝３６ｇ（第４溝の一例）のＹ方向の長さを、溝３６ｄ（第１溝の一例）のＹ方向の長さより短くすることができる。
【0083】
第１面３２の中央部分の溝３６ｉ４のＹ方向の長さを、他の溝よりも長くすることにより、基板３０の中央部分の反りがより強い場合に、かかる反りを抑制することが出来る。
【0084】
本実施形態の半導体装置１２０によれば、歩留まりの高い半導体装置１２０の提供が可能となる。
【0085】
（第４実施形態）
本実施形態の半導体装置は、第１面は、第１溝と基板の端部の間に、第１溝よりも第２方向の長さが長い第５溝を有する点で、第１乃至第３実施形態の半導体装置と異なっている。ここで、第１乃至第３実施形態と重複する内容の記載は省略する。
本実施形態の半導体装置は、第１面は、第１溝と基板の端部の間に、第１溝よりも第２方向の長さが長い第５溝を有する点で、第１乃至第３実施形態の半導体装置と異なっている。ここで、第１乃至第３実施形態と重複する内容の記載は省略する。
【0086】
図１４は、本実施形態の半導体装置１３０の模式図である。図１４は、基板３０の第１面３２及び第１面３２に形成される溝３６を示した模式図である。図１４には、溝３６としての、溝３６ｊ１（第５溝の一例）、溝３６ｊ２（第１溝の一例）、溝３６ｊ３（第１溝の一例）、溝３６ｊ４（第１溝の一例）及び溝３６ｊ５（第５溝の一例）が図示されている。Ｙ方向の溝３６ｊ１及び溝３６ｊ５の長さはｄ３であり、Ｙ方向の溝３６ｊ２、溝３６ｊ３及び溝３６ｊ４の長さｄ４より長い。
【0087】
例えば、図３に示した、溝３６ａ（第５溝の一例）、溝３６ｂ（第５溝の一例）、溝３６ｃ（第５溝の一例）、溝３６ｅ（第５溝の一例）、溝３６ｆ（第５溝の一例）及び溝３６ｇ（第５溝の一例）のＹ方向の長さを、溝３６ｄ（第１溝の一例）のＹ方向の長さより長くすることができる。
【0088】
第１面３２の端の部分の溝３６ｊ１及び溝３６ｊ５のＹ方向の長さを、溝３６ｊ２、溝３６ｊ３及び溝３６ｊ４のＹ方向の長さより長くすることにより、基板３０の端部の反りがより強い場合に、かかる反りを抑制することが出来る。
【0089】
本実施形態の半導体装置１３０によれば、歩留まりの高い半導体装置１３０の提供が可能となる。
【0090】
（第５実施形態）
本実施形態の半導体装置は、第１面は、第１溝に対して第１方向に並ぶ複数の第６溝と、第１溝及び複数の第６溝のそれぞれに対して第２方向に並ぶ複数の第７溝と、を有する点で、第１乃至第４実施形態の半導体装置と異なっている。ここで、第１乃至第４実施形態と重複する内容の記載は省略する。
本実施形態の半導体装置は、第１面は、第１溝に対して第１方向に並ぶ複数の第６溝と、第１溝及び複数の第６溝のそれぞれに対して第２方向に並ぶ複数の第７溝と、を有する点で、第１乃至第４実施形態の半導体装置と異なっている。ここで、第１乃至第４実施形態と重複する内容の記載は省略する。
【0091】
図１５は、本実施形態の半導体装置１４０の模式図である。図１５は、基板３０の第１面３２及び第１面３２に形成される溝３６を示した模式図である。図１５には、溝３６としての、溝３６ｏ１、溝３６ｏ２、溝３６ｏ３、溝３６ｏ４、溝３６ｏ５、溝３６ｏ６、溝３６ｏ７、溝３６ｎ１、溝３６ｎ２、溝３６ｎ３、溝３６ｎ４、溝３６ｎ５、溝３６ｎ６、溝３６ｎ７、溝３６ｍ１、溝３６ｍ２、溝３６ｍ３、溝３６ｍ４、溝３６ｍ５、溝３６ｍ６、溝３６ｍ７、溝３６ｌ１、溝３６ｌ２、溝３６ｌ３、溝３６ｌ４、溝３６ｌ５、溝３６ｌ６、溝３６ｌ７、溝３６ｋ１、溝３６ｋ２、溝３６ｋ３、溝３６ｋ４、溝３６ｋ５、溝３６ｋ６、溝３６ｋ７が図示されている。
【0092】
溝３６ｍ１（第１溝の一例）に対して、溝３６ｏ１、溝３６ｎ１、溝３６ｌ１及び溝３６ｋ１（複数の第６溝の一例）がＸ方向に並んでいる。溝３６ｏ１に対して、溝３６ｏ３、溝３６ｏ４、溝３６ｏ５、溝３６ｏ６及び溝３６ｏ７（複数の第７溝の一例）がＹ方向に並んでいる。溝３６ｎ１に対して、溝３６ｎ２、溝３６ｎ３、溝３６ｎ４、溝３６ｎ５、溝３６ｎ６及び溝３６ｎ７（複数の第７溝の一例）がＹ方向に並んでいる。溝３６ｌ１に対して、溝３６ｌ２、溝３６ｌ３、溝３６ｌ４、溝３６ｌ５、溝３６ｌ６及び溝３６ｌ７（複数の第７溝の一例）がＹ方向に並んでいる。溝３６ｋ１に対して、溝３６ｋ２、溝３６ｋ３、溝３６ｋ４、溝３６ｋ５、溝３６ｋ６及び溝３６ｋ７（複数の第７溝の一例）がＹ方向に並んでいる。
【0093】
溝３６ｍ４のＹ方向の幅はｄ７である。溝３６ｍ３及び溝３６ｍ５のＹ方向の幅はｄ６であり、ｄ６＜ｄ７である。溝３６ｍ１、溝３６ｍ２、溝３６ｍ６及び溝３６ｍ７のＹ方向の幅はｄ５であり、ｄ５＜ｄ６である。一方、溝３６ｍ１、溝３６ｍ２、溝３６ｍ３、溝３６ｍ４、溝３６ｍ５、溝３６ｍ６及び溝３６ｍ７のＸ方向の幅は、ｄ８であり、いずれも等しい。本実施形態の溝３６は、このような溝３６ｍ１、溝３６ｍ２、溝３６ｍ３、溝３６ｍ４、溝３６ｍ５、溝３６ｍ６及び溝３６ｍ７が、Ｘ方向に並べられたものである。
【0094】
【0095】
本実施形態の半導体装置１４０における溝３６のかかる配置は、基板３０が全体的によじれている場合に、かかるよじれを抑制することが出来る。
【0096】
本実施形態の半導体装置１４０によれば、歩留まりの高い半導体装置１４０の提供が可能となる。
【0097】
（第６実施形態）
本実施形態の半導体装置は、形状の異なる溝が、めっき層７６の下、めっき層８０の下、めっき層８８の下及びめっき層９２の下に配置されている点で、第１乃至第５実施形態の半導体装置と異なっている。ここで、第１乃至第５実施形態と重複する内容の記載は省略する。
本実施形態の半導体装置は、形状の異なる溝が、めっき層７６の下、めっき層８０の下、めっき層８８の下及びめっき層９２の下に配置されている点で、第１乃至第５実施形態の半導体装置と異なっている。ここで、第１乃至第５実施形態と重複する内容の記載は省略する。
【0098】
図１６は、本実施形態の半導体装置１５０の模式図である。図１６は、基板３０の第１面３２及び第１面３２に形成される溝３６を示した模式図である。本実施形態の半導体装置１５０は、第１領域９６の上の第２面３４に設けられ、ソース領域１６（第２半導体領域の一例）に電気的に接続されためっき層７６（第４電極の一例）と、第１領域９６の上の第２面３４に設けられ、ソース領域１６（第２半導体領域の一例）に電気的に接続されためっき層８０（第５電極の一例）と、めっき層７６（第４電極の一例）とめっき層８０（第５電極の一例）の間の第２面３４に設けられ、第１ゲート電極２８（第２電極の一例）に電気的に接続されためっき層７８（第６電極の一例）と、第２領域９８の上の第２面３４に設けられ、ソース領域５６（第４半導体領域の一例）に電気的に接続されためっき層８８（第７電極の一例）と、第２領域９８の上の第２面３４に設けられ、ソース領域５６（第４半導体領域の一例）に電気的に接続されためっき層９２（第８電極の一例）と、めっき層８８（第７電極の一例）とめっき層９２（第８電極の一例）の間の第２面３４に設けられ、第２ゲート電極４８（第３電極の一例）に電気的に接続されためっき層９０（第９電極の一例）と、をさらに備え、第１面３２は、めっき層７６（第４電極の一例）の下に設けられた溝３６ｐ１（第８溝の一例）と、めっき層８０（第５電極の一例）の下に設けられた溝３６ｐ２（第９溝の一例）、めっき層８８（第７電極の一例）の下に設けられた溝３６ｐ３（第１０溝の一例）、めっき層９２（第８電極の一例）の下に設けられた溝３６ｐ４（第１１溝の一例）と、をさらに有している。
【0099】
溝３６ｐ１、溝３６ｐ２、溝３６ｐ３及び溝３６ｐ４の形状はそれぞれ異なっている。具体的には、溝３６ｐ１、溝３６ｐ２、溝３６ｐ３及び溝３６ｐ４のＸ方向の長さｄ１１、ｄ１２、ｄ１３及びｄ１４は、それぞれ異なっている。また、溝３６ｐ１、溝３６ｐ２、溝３６ｐ３及び溝３６ｐ４のＹ方向の長さｄ２１、ｄ２２、ｄ２３、ｄ２４は、それぞれ異なっている。なお、溝３６ｐ１、溝３６ｐ２、溝３６ｐ３及び溝３６ｐ４の形状の異なり方は、勿論上記のものに限定されるものではない。
【0100】
基板３０が複雑な反りを有している場合に、上記のように溝３６の形状を変化させることにより、反りの抑制が可能となる。
【0101】
本実施形態の半導体装置１５０によれば、歩留まりの高い半導体装置１５０の提供が可能となる。
【0102】
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0103】
１０ ：ドレイン層（第１半導体層）
１２ ：ドリフト層（第２半導体層）
１４ ：ベース領域（第１半導体領域）
１６ ：ソース領域（第２半導体領域）
２０ ：第１トレンチ
２１ ：第１絶縁膜
２８ ：第１ゲート電極（第２電極）
３０ ：基板
３２ ：第１面
３４ ：第２面
３５ ：（溝の）側面
３６ ：溝（第１溝）
３６ｈ１ ：溝（第１溝）
３６ｈ４ ：溝（第３溝）
３６ｉ２ ：溝（第４溝）
３６ｉ４ ：溝（第１溝）
３６ｊ１ ：溝（第５溝）
３６ｊ２ ：溝（第１溝）
３６ｋ４ ：溝（第６溝）
３６ｍ４ ：溝（第１溝）
３６ｐ１ ：溝（第８溝）
３６ｐ２ ：第９溝
３６ｐ３ ：第１０溝
３６ｐ４ ：第１１溝
３７ ：スキャロップ
３８ ：（基板の）側面
４０ ：第２トレンチ
４８ ：第２ゲート電極（第３電極）
５４ ：ベース領域（第３半導体領域）
５６ ：ソース領域（第４半導体領域）
６０ ：ドレイン電極（第１電極）
６２ ：底面
６６ ：溝（第２溝）
７６ ：めっき層（第４電極）
７８ ：めっき層（第６電極）
８０ ：めっき層（第５電極）
８８ ：めっき層（第７電極）
９０ ：めっき層（第９電極）
９２ ：めっき層（第８電極）
９４ ：絶縁膜
９５ ：層間絶縁膜
９６ ：第１領域
９８ ：第２領域
１００ ：半導体装置
１１０ ：半導体装置
１２０ ：半導体装置
１３０ ：半導体装置
１４０ ：半導体装置
１５０ ：半導体装置
１２ ：ドリフト層（第２半導体層）
１４ ：ベース領域（第１半導体領域）
１６ ：ソース領域（第２半導体領域）
２０ ：第１トレンチ
２１ ：第１絶縁膜
２８ ：第１ゲート電極（第２電極）
３０ ：基板
３２ ：第１面
３４ ：第２面
３５ ：（溝の）側面
３６ ：溝（第１溝）
３６ｈ１ ：溝（第１溝）
３６ｈ４ ：溝（第３溝）
３６ｉ２ ：溝（第４溝）
３６ｉ４ ：溝（第１溝）
３６ｊ１ ：溝（第５溝）
３６ｊ２ ：溝（第１溝）
３６ｋ４ ：溝（第６溝）
３６ｍ４ ：溝（第１溝）
３６ｐ１ ：溝（第８溝）
３６ｐ２ ：第９溝
３６ｐ３ ：第１０溝
３６ｐ４ ：第１１溝
３７ ：スキャロップ
３８ ：（基板の）側面
４０ ：第２トレンチ
４８ ：第２ゲート電極（第３電極）
５４ ：ベース領域（第３半導体領域）
５６ ：ソース領域（第４半導体領域）
６０ ：ドレイン電極（第１電極）
６２ ：底面
６６ ：溝（第２溝）
７６ ：めっき層（第４電極）
７８ ：めっき層（第６電極）
８０ ：めっき層（第５電極）
８８ ：めっき層（第７電極）
９０ ：めっき層（第９電極）
９２ ：めっき層（第８電極）
９４ ：絶縁膜
９５ ：層間絶縁膜
９６ ：第１領域
９８ ：第２領域
１００ ：半導体装置
１１０ ：半導体装置
１２０ ：半導体装置
１３０ ：半導体装置
１４０ ：半導体装置
１５０ ：半導体装置
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
