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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-02
(45)【発行日】2024-08-13
(54)【発明の名称】判定回路
(51)【国際特許分類】
G11C 7/06 20060101AFI20240805BHJP
【ＦＩ】
G11C7/06 120
【請求項の数】
9
(21)【出願番号】P 2021046861
(22)【出願日】2021-03-22
(65)【公開番号】P2022146070
(43)【公開日】2022-10-05
【審査請求日】2023-01-26
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(73)【特許権者】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】堂坂 利彰
【審査官】小林 紀和
(56)【参考文献】
【文献】特開２００２－１８４１８８（ＪＰ，Ａ）
【文献】特開２００３－１９６９８２（ＪＰ，Ａ）
【文献】特開２００７－２８０５７０（ＪＰ，Ａ）
【文献】特開２０１５－２２０７１４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ ７／０６
Ｇ１１Ｃ １１／４１９
(57)【特許請求の範囲】
【請求項1】
差動型判定回路を構成する差動対の入力端子に一端が接続され、他端に判定回路イネーブル信号が入力され、前記判定回路イネーブル信号に基づいて、前記差動対の動作開始に伴う前記入力端子の電位変動をキャンセルする側に前記入力端子の電位をシフトさせる第１の容量素子を備えた判定回路。
【請求項2】
ゲート端子が前記差動対の動作制御を行う動作制御信号線に接続され、ドレイン端子あるいはソース端子が前記第１の容量素子の他端に接続された第１のＭＯＳトランジスタを備えた、請求項１記載の判定回路。
【請求項3】
ゲート端子が前記動作制御信号線に接続され、ドレイン端子が前記差動対に接続され、ソース端子が電源に接続された第２のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタは、前記第２のＭＯＳトランジスタと同一タイプであり、同サイズとされている、
請求項２記載の判定回路。
【請求項4】
前記第１のＭＯＳトランジスタのソース端子にソース端子が接続され、ゲート端子に前記動作制御信号線に対応する動作制御信号の反転信号が入力された第３のＭＯＳトランジスタを備え、前記第１のＭＯＳトランジスタ及び前記第３のＭＯＳトランジスタのいずれか一方はＮチャネルＭＯＳトランジスタとして構成され、いずれか他方はＰチャネルＭＯＳトランジスタとして構成されている、
請求項２又は請求項３に記載の判定回路。
【請求項5】
前記第１の容量素子の他端に一端が接続された第２の容量素子を備えた、請求項２乃至請求項４のいずれか一項に記載の判定回路。
【請求項6】
前記容量素子は、ＭＯＳトランジスタとして構成されている、請求項２乃至請求項５のいずれか一項に記載の判定回路。
【請求項7】
前記容量素子を構成するＭＯＳトランジスタのドレイン端子あるいはソース端子のいずれか一方は、フローティング状態とされている、請求項２乃至請求項６のいずれか一項に記載の判定回路。
【請求項8】
前記容量素子を構成するＭＯＳトランジスタのドレイン端子及びソース端子は前記動作制御信号線に接続されている、請求項２乃至請求項６のいずれか一項に記載の判定回路。
【請求項9】
前記差動型判定回路を構成する差動対の入力端子に直列にＲＣフィルタを構成する抵抗素子を設けた、請求項１乃至請求項８のいずれか一項に記載の判定回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、判定回路に関する。
【背景技術】
【0002】
従来ＳＲＡＭ（Static Random Access Memory）のメモリ回路を構成するビットセルの電位判定を行う判定回路として、クロック同期ラッチ型判定回路が知られている。
このクロック同期ラッチ型判定回路は、同期型アンプとラッチとがカスケード接続されており、従来のアナログアンプを用いた判定回路と比較して、判定時間が短く、データ読み出し時間の短縮が可能であった。
このクロック同期ラッチ型判定回路は、同期型アンプとラッチとがカスケード接続されており、従来のアナログアンプを用いた判定回路と比較して、判定時間が短く、データ読み出し時間の短縮が可能であった。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００２－１８４１８８号公報
【文献】特開２００３－３０８６９８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、シングルビットラインのメモリセルを備えたメモリ回路を構成する複数のビットラインのそれぞれに対応する複数のクロック同期ラッチ型判定回路においては、参照電圧が共通の参照電圧ラインを介して供給されており、動作時のカップリングノイズによるで入力電位の変動がビットライン側よりも参照電圧ライン側で大きく現れ、変動量が大きい場合には、判定が正しく行えなくなる虞があった。
このため従来のシングルビットラインのメモリセルからの読出しにおいては、判定回路の動作時の電位変動を抑制して、正しい判定を行うために容量素子を追加する技術が提案されている。
しかしながら、容量素子を追加すると設置面積が増加してしまい、メモリの高集積化が図れないという問題点があった。
このため従来のシングルビットラインのメモリセルからの読出しにおいては、判定回路の動作時の電位変動を抑制して、正しい判定を行うために容量素子を追加する技術が提案されている。
しかしながら、容量素子を追加すると設置面積が増加してしまい、メモリの高集積化が図れないという問題点があった。
【0005】
本発明は、上記に鑑みてなされたものであって、クロック同期ラッチ型判定回路において、設置面積を必要以上に増加させることなく動作時の電位変動を抑制して高精度で判定を行うことが可能な判定回路を提供することを目的としている。
【課題を解決するための手段】
【0006】
実施形態の判定回路は、差動型判定回路を構成する差動対の入力端子に一端が接続され、他端に判定回路イネーブル信号が入力され、前記判定回路イネーブル信号に基づいて、前記差動対の動作開始に伴う前記入力端子の電位変動をキャンセルする側に前記入力端子の電位をシフトさせる第１の容量素子を備える。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
次に好適な実施形態について図面を参照して説明する。
図１は、実施形態の判定回路を備えたシングルビットラインメモリの要部概要構成ブロック図である。
実施形態のメモリアレイ１０は、複数のビットセル１１－０＿０～１１－１２７＿ｎと、複数の判定回路１３－０～１３－１２７と、参照電圧発生回路１４と、を備えている。
図１は、実施形態の判定回路を備えたシングルビットラインメモリの要部概要構成ブロック図である。
実施形態のメモリアレイ１０は、複数のビットセル１１－０＿０～１１－１２７＿ｎと、複数の判定回路１３－０～１３－１２７と、参照電圧発生回路１４と、を備えている。
【0009】
以下の説明においては、判定回路１３－０～１３－１２７を識別する必要がない場合には、判定回路１３と表記するものとする。
判定回路１３－０～１３－１２７の一方の入力端子には、ビットラインＢＬ０～ＢＬ１２７のうち、対応するいずれかのビットラインが接続され、他方の入力端子には、参照電圧発生回路１４が発生させた参照電圧Ｒｅｆが共通に入力されている。
判定回路１３－０～１３－１２７の一方の入力端子には、ビットラインＢＬ０～ＢＬ１２７のうち、対応するいずれかのビットラインが接続され、他方の入力端子には、参照電圧発生回路１４が発生させた参照電圧Ｒｅｆが共通に入力されている。
【0010】
また判定回路１３－０～１３－１２７のイネーブル端子には、センスアンプ動作制御信号ＳＡが入力されている。
【0011】
［１］第１実施形態
図２は、第１実施形態の判定回路の回路構成例の説明図である。
第１実施形態の判定回路１３は、差動対ＤＩＦと、ラッチ回路ＬＡＴと、ＰチャネルＭＯＳトランジスタ（ＰチャネルＭＯＳＦＥＴ）Ｍ７～Ｍ１０を備えたクロック入力回路と、インバータＩＮ１～ＩＮ４を備えた信号変換回路と、ＮチャネルＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ）Ｍ１１と、ＮチャネルＭＯＳトランジスタＭ２と、を備えている。
ここで、ＮチャネルＭＯＳトランジスタＭ１１は、容量素子として機能している。
図２は、第１実施形態の判定回路の回路構成例の説明図である。
第１実施形態の判定回路１３は、差動対ＤＩＦと、ラッチ回路ＬＡＴと、ＰチャネルＭＯＳトランジスタ（ＰチャネルＭＯＳＦＥＴ）Ｍ７～Ｍ１０を備えたクロック入力回路と、インバータＩＮ１～ＩＮ４を備えた信号変換回路と、ＮチャネルＭＯＳトランジスタ（ＮチャネルＭＯＳＦＥＴ）Ｍ１１と、ＮチャネルＭＯＳトランジスタＭ２と、を備えている。
ここで、ＮチャネルＭＯＳトランジスタＭ１１は、容量素子として機能している。
【0012】
差動対ＤＩＦは、ゲート端子に対応するビットラインＢＬｘが接続され、ドレイン端子がラッチ回路ＬＡＴに接続され、ソース端子がＮチャネルＭＯＳトランジスタＭ２のドレイン端子に接続されたＮチャネルＭＯＳトランジスタＭ０と、ゲート端子に参照電圧発生回路１４が接続され、ドレイン端子がラッチ回路ＬＡＴに接続され、ソース端子がＮチャネルＭＯＳトランジスタＭ２のドレイン端子に接続されたＮチャネルＭＯＳトランジスタＭ１と、を備えている。
【0013】
ラッチ回路ＬＡＴは、ドレイン端子が高電位側電源ＶＤＤに接続されたＰチャネルＭＯＳトランジスタＭ３と、ドレイン端子が高電位側電源ＶＤＤに接続されたＰチャネルＭＯＳトランジスタＭ４と、ドレイン端子がＰチャネルＭＯＳトランジスタＭ３のソース端子に接続され、ソース端子がＮチャネルＭＯＳトランジスタＭ０のドレイン端子に接続されたＮチャネルＭＯＳトランジスタＭ５と、ドレイン端子がＰチャネルＭＯＳトランジスタＭ４のソース端子に接続され、ソース端子がＮチャネルＭＯＳトランジスタＭ１のドレイン端子に接続されたＮチャネルＭＯＳトランジスタＭ６と、を備えている。
【0014】
上記構成において、ラッチ回路ＬＡＴは、ＰチャネルＭＯＳトランジスタＭ３のゲート端子とＮチャネルＭＯＳトランジスタＭ５のゲート端子とは互いに接続されて、ＰチャネルＭＯＳトランジスタＭ４のソース端子及びＮチャネルＭＯＳトランジスタＭ６のドレイン端子の接続点に接続されている。
【0015】
さらにＰチャネルＭＯＳトランジスタＭ３のソース端子及びＮチャネルＭＯＳトランジスタＭ５のドレイン端子の接続点は、クロック入力回路を構成するＰチャネルＭＯＳトランジスタＭ８のソース端子に接続されている。
【0016】
また、ＰチャネルＭＯＳトランジスタＭ４のゲート端子とＮチャネルＭＯＳトランジスタＭ６のゲート端子とは互いに接続されて、ＰチャネルＭＯＳトランジスタＭ３のソース端子及びＮチャネルＭＯＳトランジスタＭ５のドレイン端子の接続点に接続されている。
【0017】
さらにＰチャネルＭＯＳトランジスタＭ４のソース端子及びＮチャネルＭＯＳトランジスタＭ６のドレイン端子の接続点は、クロック入力回路を構成するＰチャネルＭＯＳトランジスタＭ９のソース端子に接続されている。
【0018】
またクロック入力回路は、ソース端子が高電位側電源ＶＤＤに接続され、ドレイン端子がＮチャネルＭＯＳトランジスタＭ０のドレイン端子に接続されたＰチャネルＭＯＳトランジスタＭ７と、ソース端子が高電位側電源ＶＤＤに接続され、ドレイン端子がＮチャネルＭＯＳトランジスタＭ５のドレイン端子に接続され、ゲート端子がＰチャネルＭＯＳトランジスタＭ７のゲート端子に接続されたＰチャネルＭＯＳトランジスタＭ８と、ソース端子が高電位側電源ＶＤＤに接続され、ドレイン端子がＮチャネルＭＯＳトランジスタＭ６のドレイン端子に接続されたＰチャネルＭＯＳトランジスタＭ９と、ソース端子が高電位側電源ＶＤＤに接続され、ドレイン端子がＮチャネルＭＯＳトランジスタＭ１のドレイン端子に接続され、ゲート端子がＰチャネルＭＯＳトランジスタＭ９のゲート端子に接続されたＰチャネルＭＯＳトランジスタＭ１０と、を備えている。
【0019】
信号変換回路は、入力端子にセンスアンプ動作制御信号ＳＡが入力されて、センスアンプ動作制御信号を反転して出力するインバータＩＮ１と、入力端子にインバータＩＮ１の出力端子が接続され、入力信号を反転して判定回路イネーブル信号ＳＡＥを出力するインバータＩＮ２と、入力端子にインバータＩＮ２の出力端子が接続され、入力された判定回路イネーブル信号ＳＡＥを反転して信号ＳＮを出力するインバータＩＮ３と、入力端子にインバータＩＮ３の出力端子が接続され、入力された信号ＳＮを反転して信号ＳＰを出力するインバータＩＮ４と、を備えている。
【0020】
上記構成において、判定回路イネーブル信号ＳＡＥは、クロック入力回路を構成しているＰチャネルＭＯＳトランジスタＭ７～Ｍ１０のゲート端子にそれぞれ入力されている。
【0021】
また、円Ｃ１内に示されるＮチャネルＭＯＳトランジスタＭ１１は、判定回路１３の動作時の電位変動を抑制する機能を有しており、ゲート端子が参照電圧発生回路１４に接続され、ドレイン端子がフローティング状態とされ、ソース端子がインバータＩＮ２の出力端子に接続されて判定回路イネーブル信号ＳＡＥが入力されている。
【0022】
ＮチャネルＭＯＳトランジスタＭ２は、ゲート端子がインバータＩＮ２の出力端子に接続されて判定回路イネーブル信号ＳＡＥが入力され、ドレイン端子がＮチャネルＭＯＳトランジスタＭ０のソース端子及びＮチャネルＭＯＳトランジスタＭ１のソース端子に接続され、ソース端子が低電位側電源に接続されている。
【0023】
ここで、第１実施形態の動作説明に先立ち、実施形態の理解の容易のため、従来の判定回路の問題点について説明する。なお、各実施形態は、この従来の判定回路に限定して適用されるものではない。
図３は、従来のクロック同期ラッチ型判定回路の回路構成例の説明図である。
図３において、図２と同様の部分には、同一の符号を付し、その詳細な説明を援用するものとする。
図３は、従来のクロック同期ラッチ型判定回路の回路構成例の説明図である。
図３において、図２と同様の部分には、同一の符号を付し、その詳細な説明を援用するものとする。
【0024】
また図３においては、図２において図示を省略した判定回路の出力回路についても図示している。
上記構成において、従来のクロック同期ラッチ型判定回路１３Ｐが図２のクロック同期ラッチ型判定回路と異なる点は、容量素子としてのＮチャネルＭＯＳトランジスタＭ１１が設けられていない点である。
上記構成において、従来のクロック同期ラッチ型判定回路１３Ｐが図２のクロック同期ラッチ型判定回路と異なる点は、容量素子としてのＮチャネルＭＯＳトランジスタＭ１１が設けられていない点である。
【0025】
出力回路は、インバータＩＮ５～ＩＮ７、ＰチャネルＭＯＳトランジスタＭ５１、Ｍ５２及びＮチャネルＭＯＳトランジスタＭ５３、Ｍ５４を備えている。
インバータＩＮ５の入力端子には、ＰチャネルＭＯＳトランジスタＭ４のソース端子の電位に相当する信号ＳＡＢが入力され、出力端子がＮチャネルＭＯＳトランジスタＭ５３のゲート端子に接続されている。
インバータＩＮ５の入力端子には、ＰチャネルＭＯＳトランジスタＭ４のソース端子の電位に相当する信号ＳＡＢが入力され、出力端子がＮチャネルＭＯＳトランジスタＭ５３のゲート端子に接続されている。
【0026】
またインバータＩＮ６の入力端子には、ＰチャネルＭＯＳトランジスタＭ３のソース端子の電位に相当する信号ＳＡＴが入力され、出力端子がインバータＩＮ７の入力端子に接続されている。
インバータＩＮ７の入力端子には、インバータＩＮ６から信号ＳＡＴの反転信号が入力され、ＰチャネルＭＯＳトランジスタＭ５２のゲート端子に接続されている。
インバータＩＮ７の入力端子には、インバータＩＮ６から信号ＳＡＴの反転信号が入力され、ＰチャネルＭＯＳトランジスタＭ５２のゲート端子に接続されている。
【0027】
ＰチャネルＭＯＳトランジスタＭ５１は、ドレイン端子に高電位側電源ＶＤＤに接続され、ソース端子はＰチャネルＭＯＳトランジスタＭ５２のドレイン端子に接続され、ゲート端子にはインバータＩＮ３から判定回路イネーブル信号ＳＡＥの反転信号である信号ＳＮが入力されている。
【0028】
ＰチャネルＭＯＳトランジスタＭ５２は、ゲート端子がインバータＩＮ７の出力端子に接続され、ソース端子が判定回路１３の出力端子ＯＵＴに接続されている。
ＮチャネルＭＯＳトランジスタＭ５３のドレイン端子は出力端子ＯＵＴに接続され、ゲート端子はインバータＩＮ５の出力端子に接続され、ソース端子はＮチャネルＭＯＳトランジスタＭ５４のドレイン端子に接続されている。
ＮチャネルＭＯＳトランジスタＭ５３のドレイン端子は出力端子ＯＵＴに接続され、ゲート端子はインバータＩＮ５の出力端子に接続され、ソース端子はＮチャネルＭＯＳトランジスタＭ５４のドレイン端子に接続されている。
【0029】
ＮチャネルＭＯＳトランジスタＭ５４のゲート端子には、インバータＩＮ４から信号ＳＮの反転信号である信号ＳＰ（＝実効的に２ゲート分遅延した判定回路イネーブル信号ＳＡＥ）が入力されている。
【0030】
図４は従来の判定回路の問題点を説明する図である。
従来のクロック同期ラッチ型判定回路１３Ｐにおいて、判定タイミングとなり、図４に示すように、判定回路イネーブル信号ＳＡＥが“Ｌ”レベルから“Ｈ”レベルに遷移すると、判定回路イネーブル信号ＳＡＥがゲート端子に入力されているＮチャネルＭＯＳトランジスタＭ２が所定時間遅延してオン状態となり、ＮチャネルＭＯＳトランジスタＭ０及びＮチャネルＭＯＳトランジスタＭ１のソース端子の電位に相当する信号ＳＡＣが“Ｌ”レベルに遷移することとなる。
従来のクロック同期ラッチ型判定回路１３Ｐにおいて、判定タイミングとなり、図４に示すように、判定回路イネーブル信号ＳＡＥが“Ｌ”レベルから“Ｈ”レベルに遷移すると、判定回路イネーブル信号ＳＡＥがゲート端子に入力されているＮチャネルＭＯＳトランジスタＭ２が所定時間遅延してオン状態となり、ＮチャネルＭＯＳトランジスタＭ０及びＮチャネルＭＯＳトランジスタＭ１のソース端子の電位に相当する信号ＳＡＣが“Ｌ”レベルに遷移することとなる。
【0031】
これにより全てのクロック同期ラッチ型判定回路１３Ｐには、参照電圧発生回路１４から参照電圧Ｒｅｆが印加されることとなるが、参照電圧Ｒｅｆはクロック同期ラッチ型判定回路１３Ｐの接続数に比例した電位変動を受けることとなり、図４に示すように、ビットラインＢＬｘの電圧は当該一のビットラインＢＬｘの影響のみの電位変動を受けるだけである。
このため、図４に示すように、ビットラインＢＬｘの電位と参照電圧Ｒｅｆの電位との差が小さくなり、あるいは、ビットラインＢＬｘの電位と参照電圧Ｒｅｆの電位とが逆転して、正しい判定を行えなくなる虞があった。
このため、図４に示すように、ビットラインＢＬｘの電位と参照電圧Ｒｅｆの電位との差が小さくなり、あるいは、ビットラインＢＬｘの電位と参照電圧Ｒｅｆの電位とが逆転して、正しい判定を行えなくなる虞があった。
【0032】
この問題を回避するためには、参照電圧Ｒｅｆの電位の変動を抑制する必要があり、容量素子の付加が必要となるが、容量素子の設置面積の増加により、メモリ回路の実効的な高集積化が図れなくなる。
【0033】
ここで、再び図２に戻って説明を行う。
そこで、本第１実施形態においては、ＮチャネルＭＯＳトランジスタＭ１１を設けている。
このＮチャネルＭＯＳトランジスタ１１は、ＮチャネルＭＯＳトランジスタＭ１と同一のプロセスで形成されており、ＮチャネルＭＯＳトランジスタＭ１と同一タイプ、同サイズとなっている。
そこで、本第１実施形態においては、ＮチャネルＭＯＳトランジスタＭ１１を設けている。
このＮチャネルＭＯＳトランジスタ１１は、ＮチャネルＭＯＳトランジスタＭ１と同一のプロセスで形成されており、ＮチャネルＭＯＳトランジスタＭ１と同一タイプ、同サイズとなっている。
【0034】
図５は、第１実施形態の動作説明図である。
クロック同期ラッチ型判定回路１３において、判定タイミングとなり、図５に示すように、時刻ｔ１において、判定回路イネーブル信号ＳＡＥが“Ｌ”レベルから“Ｈ”レベルに遷移すると、これに伴って、入力信号ＩＮＮに対応する参照電圧Ｒｅｆはクロック同期ラッチ型判定回路１３の接続数に比例した電位変動（電圧上昇）を招く。
クロック同期ラッチ型判定回路１３において、判定タイミングとなり、図５に示すように、時刻ｔ１において、判定回路イネーブル信号ＳＡＥが“Ｌ”レベルから“Ｈ”レベルに遷移すると、これに伴って、入力信号ＩＮＮに対応する参照電圧Ｒｅｆはクロック同期ラッチ型判定回路１３の接続数に比例した電位変動（電圧上昇）を招く。
【0035】
その後、判定回路イネーブル信号ＳＡＥがゲート端子に入力されているＮチャネルＭＯＳトランジスタＭ２が所定時間遅延した時刻ｔ２においてオン状態となり、ＮチャネルＭＯＳトランジスタＭ０及びＮチャネルＭＯＳトランジスタＭ１のソース端子の電位に相当する信号ＳＡＣが“Ｌ”レベルに遷移することとなる。
【0036】
このとき、全てのクロック同期ラッチ型判定回路１３は、参照電圧発生回路１４の入力信号ＩＮＮ（＝参照電圧Ｒｅｆ）が印加され、入力信号ＩＮＮに対応する参照電圧Ｒｅｆはクロック同期ラッチ型判定回路１３の接続数に比例した電位変動（電圧低下）を受けることとなる。
【0037】
しかしながら、本第１実施形態によれば、参照電圧Ｒｅｆの電圧は、ＮチャネルＭＯＳトランジスタＭ１１のゲート－ソース間の寄生容量を介して持ち上げられ、信号ＳＡＣの“Ｌ”レベルへの遷移に伴う電位変動（電圧低下）がキャンセルする方向とされて、電位変動が抑制される。
【0038】
これに対して、対応するビットラインＢＬｘに対応する入力信号ＩＮＰの電位変動はそのままである。
したがって、図５に示すように、ビットラインＢＬｘに対応する入力信号ＩＮＰの電位と入力信号ＩＮＮに対応する参照電圧Ｒｅｆの電位との差がＮチャネルＭＯＳトランジスタＭ１１が設けられていない従来例（図４参照）と比較して大きくなり、正しい判定を行えることとなる。
したがって、図５に示すように、ビットラインＢＬｘに対応する入力信号ＩＮＰの電位と入力信号ＩＮＮに対応する参照電圧Ｒｅｆの電位との差がＮチャネルＭＯＳトランジスタＭ１１が設けられていない従来例（図４参照）と比較して大きくなり、正しい判定を行えることとなる。
【0039】
この場合において、同様の電位変動を抑制するために必要な容量素子に比べてＮチャネルＭＯＳトランジスタＭ１１の設置面積は非常に小さいので、メモリ回路の高集積化をより容易に図ることができる。
【0040】
以上の説明のように、本第１実施形態によれば、メモリ回路の高集積化を妨げることなく、クロック同期ラッチ型判定回路１３における参照電圧Ｒｅｆの電位変動を抑制して、高精度で判定を行うことができる。
さらに読み出しタイミングの高速化を図ることができる。
さらに読み出しタイミングの高速化を図ることができる。
【0041】
［１．１］第１実施形態の第１変形例
図６は、第１実施形態の第１変形例の判定回路の回路構成例の説明図である。
図６において、図２の第１実施形態と同様の部分には、同一の符号を付すものとする。
第１実施形態の第１変形例が第１実施形態と異なる点は、円Ｃ２内に示すように、ＮチャネルＭＯＳトランジスタＭ１２を設けた点である。
図６は、第１実施形態の第１変形例の判定回路の回路構成例の説明図である。
図６において、図２の第１実施形態と同様の部分には、同一の符号を付すものとする。
第１実施形態の第１変形例が第１実施形態と異なる点は、円Ｃ２内に示すように、ＮチャネルＭＯＳトランジスタＭ１２を設けた点である。
【0042】
このＮチャネルＭＯＳトランジスタＭ１２もＮチャネルＭＯＳトランジスタＭ１１と同様に容量素子として機能している。
ここで、ＮチャネルＭＯＳトランジスタＭ１２のゲート端子は、対応するビットラインＢＬｘに接続されて、入力信号ＩＮＰが印加される。
ここで、ＮチャネルＭＯＳトランジスタＭ１２のゲート端子は、対応するビットラインＢＬｘに接続されて、入力信号ＩＮＰが印加される。
【0043】
またＮチャネルＭＯＳトランジスタＭ１２のドレイン端子はフローティング状態とされ、ソース端子はインバータＩＮ２の出力端子に接続されて判定回路イネーブル信号ＳＡＥが入力されている。
【0044】
さらに、ＮチャネルＭＯＳトランジスタＭ０と同一のプロセスで形成されており、ＮチャネルＭＯＳトランジスタＭ０と同一タイプ、同サイズとなっている。
【0045】
そして、第１実施形態の第１変形例のクロック同期ラッチ型判定回路１３によれば、第一実施形態の作用及び効果に加えて、対応するビットラインＢＬｘの入力信号ＩＮＰの電圧は、ＮチャネルＭＯＳトランジスタＭ１２のゲート－ソース間の寄生容量を介して持ち上げられ、電位変動（電圧低下）がキャンセル方向とされて、電位変動が抑制される。
したがって、第１実施形態の場合と比較して、ＢＬｘの入力信号ＩＮＰの電圧の変動も抑制できるため、より信頼性の高い判定結果を得ることができる。
したがって、第１実施形態の場合と比較して、ＢＬｘの入力信号ＩＮＰの電圧の変動も抑制できるため、より信頼性の高い判定結果を得ることができる。
【0046】
［１．２］第１実施形態の第２変形例
図７は、第１実施形態の第２変形例の判定回路の回路構成例の説明図である。
図７において、図２の第１実施形態と同様の部分には、同一の符号を付すものとする。
第１実施形態の第２変形例が第１実施形態と異なる点は、円Ｃ１内に示すように、ＮチャネルＭＯＳトランジスタＭ１１のドレイン端子が、ソース端子と同様にインバータＩＮ２の出力端子に接続されて判定回路イネーブル信号ＳＡＥが入力されている点である。
図７は、第１実施形態の第２変形例の判定回路の回路構成例の説明図である。
図７において、図２の第１実施形態と同様の部分には、同一の符号を付すものとする。
第１実施形態の第２変形例が第１実施形態と異なる点は、円Ｃ１内に示すように、ＮチャネルＭＯＳトランジスタＭ１１のドレイン端子が、ソース端子と同様にインバータＩＮ２の出力端子に接続されて判定回路イネーブル信号ＳＡＥが入力されている点である。
【0047】
本第１実施形態の第２変形例によれば、第１実施形態の第１変形例と比較して、ＮチャネルＭＯＳトランジスタＭ１１の電位状態を安定化することができ、安定した動作が期待できる。
【0048】
［１．３］第１実施形態の第３変形例
図８は、第１実施形態の第３変形例の判定回路の回路構成例の説明図である。
図８において、図６の第１実施形態の第１変形例の判定回路と異なる点は、円Ｃ１内に示すように、ＮチャネルＭＯＳトランジスタＭ１１のドレイン端子が、ソース端子と同様にインバータＩＮ２の出力端子に接続されて判定回路イネーブル信号ＳＡＥが入力されている点と、円Ｃ２内に示すように、ＮチャネルＭＯＳトランジスタＭ１２のドレイン端子が、ソース端子と同様にインバータＩＮ２の出力端子に接続されて判定回路イネーブル信号ＳＡＥが入力されている点である。
図８は、第１実施形態の第３変形例の判定回路の回路構成例の説明図である。
図８において、図６の第１実施形態の第１変形例の判定回路と異なる点は、円Ｃ１内に示すように、ＮチャネルＭＯＳトランジスタＭ１１のドレイン端子が、ソース端子と同様にインバータＩＮ２の出力端子に接続されて判定回路イネーブル信号ＳＡＥが入力されている点と、円Ｃ２内に示すように、ＮチャネルＭＯＳトランジスタＭ１２のドレイン端子が、ソース端子と同様にインバータＩＮ２の出力端子に接続されて判定回路イネーブル信号ＳＡＥが入力されている点である。
【0049】
本第１実施形態の第３変形例によれば、第１実施形態の第１変形例と比較して、ＮチャネルＭＯＳトランジスタＭ１１及びＮチャネルＭＯＳトランジスタＭ１２の電位状態を安定化することができ、安定した動作が期待できる。
【0050】
［２］第２実施形態
次に第２実施形態について説明する。
上記第１実施形態においては、入力信号ＩＮＮに対応する参照電圧Ｒｅｆの電位の電位変動（電圧上昇）の要因となる判定回路イネーブル信号ＳＡＥの遷移と、入力信号ＩＮＮに対応する参照電圧Ｒｅｆの電位の電位変動（電圧低下）の要因となる信号ＳＡＣの“Ｌ”レベルへの遷移とは、異なる要因である。
次に第２実施形態について説明する。
上記第１実施形態においては、入力信号ＩＮＮに対応する参照電圧Ｒｅｆの電位の電位変動（電圧上昇）の要因となる判定回路イネーブル信号ＳＡＥの遷移と、入力信号ＩＮＮに対応する参照電圧Ｒｅｆの電位の電位変動（電圧低下）の要因となる信号ＳＡＣの“Ｌ”レベルへの遷移とは、異なる要因である。
【0051】
このため、ＮチャネルＭＯＳトランジスタＭ２の駆動能力に応じて入力信号ＩＮＮに対応する参照電圧Ｒｅｆの電位の電位変動の抑制効果は変動してばらつきが生じる。例えば、温度条件あるいは電圧条件が変動すると抑制効果が異なることとなっていた。
【0052】
そこで、本第２実施形態は、温度条件及び電圧条件が変動しても入力信号ＩＮＮに対応する参照電圧Ｒｅｆの電位の電位変動の抑制効果をより安定して得るための実施形態を提供する。
【0053】
【0054】
第２実施形態の判定回路１３Ａが、図３の従来例と異なる点は、楕円Ｃ３に示すように、ゲート端子がインバータＩＮ２の出力端子に接続され、ドレイン端子が高電位側電源ＶＤＤに接続されたＮチャネルＭＯＳトランジスタＭ２１と、ゲート端子がインバータＩＮ１の出力端子に接続され、ドレイン端子がＮチャネルＭＯＳトランジスタＭ２１のソース端子に接続され、ソース端子が低電位側電源ＶＳＳに接続されたＮチャンネルトランジスタＭ２２と、ゲート端子が参照電圧発生回路１４に接続され、ドレイン端子がフローティング状態とされ、ソース端子がＮチャネルＭＯＳトランジスタＭ２１のソース端子とＮチャネルＭＯＳトランジスタＭ２２のドレイン端子との接続点に接続されて、信号ＳＡＲが入力されるＮチャネルＭＯＳトランジスタＭ２３と、を備えている点である。
ここで、ＮチャネルＭＯＳトランジスタＭ２３は、第１の容量素子として機能している。
ここで、ＮチャネルＭＯＳトランジスタＭ２３は、第１の容量素子として機能している。
【0055】
上記構成において、ＮチャネルＭＯＳトランジスタＭ２１は、ＮチャネルＭＯＳトランジスタＭ２のカップリング動作に同期して、ＮチャネルＭＯＳトランジスタＭ２３をカップリング動作させるために設けられており、ＮチャネルＭＯＳトランジスタＭ２と同一のプロセスで形成されており、ＮチャネルＭＯＳトランジスタＭ２と同一タイプ、同サイズとなっている。
【0056】
また、ＮチャネルＭＯＳトランジスタＭ２２は、信号ＳＡＲを放電するための放電トランジスタとして機能している。
【0057】
また、ＮチャネルＭＯＳトランジスタＭ２３は、容量素子として機能しており、ＮチャネルＭＯＳトランジスタＭ１と同一のプロセスで形成されており、ＮチャネルＭＯＳトランジスタＭ１と同一タイプ、同サイズとなっている。
【0058】
図１０は、第２実施形態の動作説明図である。
クロック同期ラッチ型判定回路１３Ａにおいて、判定タイミングとなり、図１０に示すように、時刻ｔ１１において、判定回路イネーブル信号ＳＡＥが低電位側電源ＶＳＳの電位レベルである“Ｌ”レベルから高電位側電源ＶＤＤの電位レベルである“Ｈ”レベルに遷移する。
クロック同期ラッチ型判定回路１３Ａにおいて、判定タイミングとなり、図１０に示すように、時刻ｔ１１において、判定回路イネーブル信号ＳＡＥが低電位側電源ＶＳＳの電位レベルである“Ｌ”レベルから高電位側電源ＶＤＤの電位レベルである“Ｈ”レベルに遷移する。
【0059】
これにより、判定回路イネーブル信号ＳＡＥがゲート端子に入力されているＮチャネルＭＯＳトランジスタＭ２がオン状態への遷移を開始し、所定時間遅延した時刻ｔ１２においてオン状態となる。
【0060】
そして、ＮチャネルＭＯＳトランジスタＭ０及びＮチャネルＭＯＳトランジスタＭ１のソース端子の電位に相当する信号ＳＡＣが高電位側電源ＶＤＤの電位レベルから、時刻ｔ１３において、トランジスタの閾値電圧Ｖｔｈだけ下がった電位レベル（ＶＤＤ－Ｖｔｈ）である“Ｈ”レベルから低電位側電源ＶＳＳの電位レベルである“Ｌ”レベルに遷移することとなる。
【0061】
これと並行して、時刻ｔ１１において、判定回路イネーブル信号ＳＡＥがゲート端子に入力されているＮチャネルＭＯＳトランジスタＭ２１がオン状態への遷移を開始し、所定時間遅延した時刻ｔ１２においてオン状態となる。
このとき、インバータＩＮ１の出力は“Ｌ”レベルであるので、ＮチャネルＭＯＳトランジスタＭ２２は、オフ状態のままである。
このとき、インバータＩＮ１の出力は“Ｌ”レベルであるので、ＮチャネルＭＯＳトランジスタＭ２２は、オフ状態のままである。
【0062】
したがって、ソース端子がＮチャネルＭＯＳトランジスタＭ２１のソース端子とＮチャネルＭＯＳトランジスタＭ２２のドレイン端子との接続点の信号ＳＡＲは、時刻ｔ１２において低電位側電源ＶＳＳの電位レベルである“Ｌ”レベルから高電位側電源ＶＤＤの電位レベルからトランジスタの閾値電圧Ｖｔｈだけ下がった電位レベル（ＶＤＤ－Ｖｔｈ）である“Ｈ”レベルへの遷移を開始し、時刻ｔ１３において、低電位側電源ＶＳＳの電位レベルである“Ｌ”レベルから、ら高電位側電源ＶＤＤの電位レベルからトランジスタの閾値電圧Ｖｔｈだけ下がった電位レベル（ＶＤＤ－Ｖｔｈ）である“Ｈ”レベルに遷移することとなる。
【0063】
これらの結果、信号ＳＡＣの遷移に起因する電圧変動のタイミングと、信号ＳＡＲに基づく、ＮチャネルＭＯＳトランジスタＭ２３による電圧変動をキャンセルするための信号の印加タイミングとは、一致することとなる。
したがって、３つのＮチャネルＭＯＳトランジスタＭ２１～Ｍ２３の追加だけで、図１０に示すように、参照電圧Ｒｅｆの電位変動を抑制できる。
したがって、３つのＮチャネルＭＯＳトランジスタＭ２１～Ｍ２３の追加だけで、図１０に示すように、参照電圧Ｒｅｆの電位変動を抑制できる。
【0064】
この場合において、同様の電位変動を抑制するために必要な容量素子に比べてＮチャネルＭＯＳトランジスタＭ２１～Ｍ２３の三つのトランジスタの設置面積は小さいので、メモリ回路の高集積化をより容易に図ることができる。
【0065】
以上の説明のように、本第２実施形態によっても、メモリ回路の高集積化を妨げることなく、クロック同期ラッチ型判定回路１３Ａにおける参照電圧Ｒｅｆの電位変動を抑制して、高精度で判定を行うことができる。
さらに読み出しタイミングの高速化を図ることができる。
さらに読み出しタイミングの高速化を図ることができる。
【0066】
［２．１］第２実施形態の第１変形例
図１１は、第２実施形態の第１変形例の判定回路の回路構成例の説明図である。
図１１において、図９の第２実施形態と同様の部分には、同一の符号を付すものとする。
第２実施形態の第１変形例が第２実施形態と異なる点は、楕円Ｃ４内に示すように、ＮチャネルＭＯＳトランジスタＭ２４を設けた点である。
図１１は、第２実施形態の第１変形例の判定回路の回路構成例の説明図である。
図１１において、図９の第２実施形態と同様の部分には、同一の符号を付すものとする。
第２実施形態の第１変形例が第２実施形態と異なる点は、楕円Ｃ４内に示すように、ＮチャネルＭＯＳトランジスタＭ２４を設けた点である。
【0067】
このＮチャネルＭＯＳトランジスタＭ２４もＮチャネルＭＯＳトランジスタＭ２３と同様に容量素子（第２の容量素子）として機能している。
また、ＮチャネルＭＯＳトランジスタＭ２４はＮチャネルＭＯＳトランジスタＭ０と同一のプロセスで形成されており、ＮチャネルＭＯＳトランジスタＭ０と同一タイプ、同サイズとなっている。
また、ＮチャネルＭＯＳトランジスタＭ２４はＮチャネルＭＯＳトランジスタＭ０と同一のプロセスで形成されており、ＮチャネルＭＯＳトランジスタＭ０と同一タイプ、同サイズとなっている。
【0068】
第２実施形態の第１変形例の動作は、図１０に示した第２実施形態と同様であるので、詳細な説明を援用するものとする。
この場合において、信号ＳＡＣに対応する寄生容量成分と、信号ＳＡＲに対応する寄生容量成分とは、一致することとなり、信号ＳＡＣの遷移に起因する電圧変動のタイミングと、信号ＳＡＲに基づく、ＮチャネルＭＯＳトランジスタＭ２３による電圧変動をキャンセルするための信号の印加タイミングとは、第２実施形態の場合よりも一致させることができることとなる。
この場合において、信号ＳＡＣに対応する寄生容量成分と、信号ＳＡＲに対応する寄生容量成分とは、一致することとなり、信号ＳＡＣの遷移に起因する電圧変動のタイミングと、信号ＳＡＲに基づく、ＮチャネルＭＯＳトランジスタＭ２３による電圧変動をキャンセルするための信号の印加タイミングとは、第２実施形態の場合よりも一致させることができることとなる。
【0069】
したがって、４つのＮチャネルＭＯＳトランジスタＭ２１～Ｍ２４の追加だけで、図１２に示すように、参照電圧Ｒｅｆの電位変動をより一層確実に抑制できる。
【0070】
すなわち、本第２実施形態の第１変形例によれば、信号ＳＡＣに対応する寄生容量成分と、信号ＳＡＲに対応する寄生容量成分と、を一致させることができるため、参照電圧Ｒｅｆに対応する入力信号ＩＮＮの電位変動タイミングに対して、電位変動をキャンセルタイミングをより一致させて、より一層確実に電位変動を抑制できる。
ひいては、より信頼性の高い判定結果を得ることができる。
ひいては、より信頼性の高い判定結果を得ることができる。
【0071】
［２．２］第２実施形態の第２変形例
図１２は、第２実施形態の第２変形例の判定回路の回路構成例の説明図である。
図１２において、図１１の第２実施形態の第１変形例と同様の部分には、同一の符号を付すものとする。
図１２は、第２実施形態の第２変形例の判定回路の回路構成例の説明図である。
図１２において、図１１の第２実施形態の第１変形例と同様の部分には、同一の符号を付すものとする。
【0072】
第２実施形態の第２変形例が第２実施形態の第１変形例と異なる点は、楕円Ｃ５内に示すように、ＮチャネルＭＯＳトランジスタＭ２４に代えて、ゲート端子にビットラインＢＬｘの入力信号ＩＮＰを印加したＮチャネルＭＯＳトランジスタＭ２４Ａを設けた点である。
【0073】
このＮチャネルＭＯＳトランジスタＭ２４ＡもＮチャネルＭＯＳトランジスタＭ２３と同様に容量素子として機能している。
また、ＮチャネルＭＯＳトランジスタＭ２４Ａも、ＮチャネルＭＯＳトランジスタＭ２４と同様に、ＮチャネルＭＯＳトランジスタＭ０と同一のプロセスで形成されており、ＮチャネルＭＯＳトランジスタＭ０と同一タイプ、同サイズとなっている。
また、ＮチャネルＭＯＳトランジスタＭ２４Ａも、ＮチャネルＭＯＳトランジスタＭ２４と同様に、ＮチャネルＭＯＳトランジスタＭ０と同一のプロセスで形成されており、ＮチャネルＭＯＳトランジスタＭ０と同一タイプ、同サイズとなっている。
【0074】
これらの結果、ＮチャネルＭＯＳトランジスタＭ２３のゲート端子には参照電圧発生回路１４が接続されて参照電圧Ｒｅｆに対応する入力信号ＩＮＮが印加されて、対応する参照電圧Ｒｅｆの電位変動を抑制し、ＮチャネルＭＯＳトランジスタＭ２４Ａのゲート端子には、ビットラインＢＬｘが接続されて、入力信号ＩＮＰが印加されて、入力信号ＩＮＰの電位変動を抑制する。
【0075】
したがって、本第２実施形態の第２変形例によれば、入力信号ＩＮＮ及び入力信号ＩＮＰの双方の電位変動を抑制して、より一層安定に判定結果を得ることができる。
【0076】
［２．３］第２実施形態の第３変形例
図１３は、第２実施形態の第３変形例の判定回路の回路構成例の説明図である。
図１３において、図１２の第２実施形態の第２変形例と同様の部分には、同一の符号を付すものとする。
図１３は、第２実施形態の第３変形例の判定回路の回路構成例の説明図である。
図１３において、図１２の第２実施形態の第２変形例と同様の部分には、同一の符号を付すものとする。
【0077】
第２実施形態の第３変形例が第２実施形態の第２変形例と異なる点は、楕円Ｃ６内に示すように、ＮチャネルＭＯＳトランジスタＭ２３に代えて、ドレイン端子が、ソース端子と同様にインバータＩＮ２の出力端子に接続されて判定回路イネーブル信号ＳＡＥが入力されたＮチャネルＭＯＳトランジスタＭ２３Ａを備えている点と、ＮチャネルＭＯＳトランジスタＭ２４に代えて、ドレイン端子が、ソース端子と同様にインバータＩＮ２の出力端子に接続されて判定回路イネーブル信号ＳＡＥが入力されたＮチャンネルトランジスタ２４Ｂを備えている点である。
【0078】
本第２実施形態の第３変形例によれば、第２実施形態の第２変形例と比較して、ＮチャネルＭＯＳトランジスタＭ２３Ａ及びＮチャネルＭＯＳトランジスタＭ２４Ｂの電位状態を安定化することができ、安定した動作が期待できる。
【0079】
【0080】
第３実施形態が第２実施形態と異なる点は、楕円Ｃ７内に示すように、ゲート端子がインバータＩＮ３の出力端子に接続され、ドレイン端子がフローティング状態とされ、ソース端子がＮチャネルＭＯＳトランジスタＭ２１のソース端子とＮチャネルＭＯＳトランジスタＭ２２のドレイン端子との接続点に接続されて、ゲート端子に信号ＳＮが入力されるＰチャネルＭＯＳトランジスタＭ２５を備えた点である。
【0081】
本第３実施形態によれば、第２実施形態と同様の効果に加えて、信号ＳＡＲの“Ｈ”レベル時の電位を、高電位側電源ＶＤＤまで遷移させることができるので、容量素子として機能するＮチャネルＭＯＳトランジスタＭ２１及びＮチャネルＭＯＳトランジスタＭ２３のトランジスタサイズ、ひいては、設置面積を小さくできるため、より判定回路の設置面積を小さくでき、ひいては、ＳＲＡＭの高集積化を図ることができる。
【0082】
［３．１］第３実施形態の第１変形例
図１５は、第３実施形態の第１変形例の判定回路の回路構成例の説明図である。
図１５において、図１２の第２実施形態の第２変形例と同様の部分には、同一の符号を付すものとする。
図１５は、第３実施形態の第１変形例の判定回路の回路構成例の説明図である。
図１５において、図１２の第２実施形態の第２変形例と同様の部分には、同一の符号を付すものとする。
【0083】
第３実施形態の第１変形例が第２実施形態の第２変形例と異なる点は、楕円Ｃ８内に示すように、ゲート端子がインバータＩＮ３の出力端子に接続され、ドレイン端子がフローティング状態とされ、ソース端子がＮチャネルＭＯＳトランジスタＭ２１のソース端子とＮチャネルＭＯＳトランジスタＭ２２のドレイン端子との接続点に接続されて、ゲート端子に信号ＳＮが入力されるＰチャネルＭＯＳトランジスタＭ２５を備えた点である。
【0084】
本第３実施形態の第１変形例によれば、第２実施形態の第２変形例と同様の効果に加えて、信号ＳＡＲの“Ｈ”レベル時の電位を、高電位側電源ＶＤＤまで遷移させることができるので、容量素子として機能するＮチャネルＭＯＳトランジスタＭ２１及びＮチャネルＭＯＳトランジスタＭ２３のトランジスタサイズ、ひいては、設置面積を小さくできるため、より判定回路の設置面積を小さくでき、ひいては、ＳＲＡＭの高集積化を図ることができる。
【0085】
［３．２］第３実施形態の第２変形例
図１６は、第３実施形態の第２変形例の判定回路の回路構成例の説明図である。
図１６において、図１３の第２実施形態の第３変形例と同様の部分には、同一の符号を付すものとする。
図１６は、第３実施形態の第２変形例の判定回路の回路構成例の説明図である。
図１６において、図１３の第２実施形態の第３変形例と同様の部分には、同一の符号を付すものとする。
【0086】
第３実施形態の第３変形例が第３実施形態の第３変形例と異なる点は、楕円Ｃ９内に示すように、ゲート端子がインバータＩＮ３の出力端子に接続され、ドレイン端子が高電位側電源ＶＤＤとされ、ソース端子がＮチャネルＭＯＳトランジスタＭ２１のソース端子とＮチャネルＭＯＳトランジスタＭ２２のドレイン端子との接続点に接続されて、ゲート端子に信号ＳＮが入力されるＰチャネルＭＯＳトランジスタＭ２５を備えた点である。
【0087】
本第３実施形態の第２変形例によれば、第２実施形態の第３変形例と同様の効果に加えて、信号ＳＡＲの“Ｈ”レベル時の電位を、高電位側電源ＶＤＤまで遷移させることができるので、容量素子として機能するＮチャネルＭＯＳトランジスタＭ２１及びＮチャネルＭＯＳトランジスタＭ２３のトランジスタサイズ、ひいては、設置面積を小さくできるため、より判定回路の設置面積を小さくでき、ひいては、ＳＲＡＭの高集積化を図ることができる。
【0088】
［４］第４実施形態
図１７は、第４実施形態の判定回路の回路構成例の説明図である。
図１７において、図２の第１実施形態と異なる点は、ＮチャネルＭＯＳトランジスタＭ１１を設けず、参照電圧発生回路１４が発生させた参照電圧Ｒｅｆの入力ライン上に抵抗素子Ｒ１を設けた点である。
図１７は、第４実施形態の判定回路の回路構成例の説明図である。
図１７において、図２の第１実施形態と異なる点は、ＮチャネルＭＯＳトランジスタＭ１１を設けず、参照電圧発生回路１４が発生させた参照電圧Ｒｅｆの入力ライン上に抵抗素子Ｒ１を設けた点である。
【0089】
これによりＮチャネルＭＯＳトランジスタＭ１のソース－ゲート間寄生容量でＲＣフィルタを構成することにより判定回路動作時のカップリングノイズによる影響を緩和して安定して判定を行うことができる。
【0090】
この場合において、抵抗素子Ｒ１の抵抗値は、比較的高く設定すれば、カップリングノイズをより低減することができるが、ＮチャネルＭＯＳトランジスタＭ１１のゲート端子において参照電圧Ｒｅｆが安定するまでの時間が長くなるため判定時間が長くなる。
【0091】
一方、抵抗素子Ｒ１の抵抗値を、比較的低く設定すれば、ＮチャネルＭＯＳトランジスタＭ１１のゲート端子において参照電圧Ｒｅｆが安定するまでの時間が短くなるため判定時間が短くなるが、カップリングノイズの影響を低減しづらくなるため、誤判定を起こす可能性が高くなる。
したがって、判定時間及び誤判定の可能性の双方を考慮して、適宜抵抗素子Ｒ１の抵抗値を定めることが望ましい。
したがって、判定時間及び誤判定の可能性の双方を考慮して、適宜抵抗素子Ｒ１の抵抗値を定めることが望ましい。
【0092】
［４．１］第４実施形態の第１変形例
図１８は、第４実施形態の第１変形例の判定回路の回路構成例の説明図である。
図１８において、図２の第１実施形態と異なる点は、参照電圧発生回路１４が発生させた参照電圧Ｒｅｆの入力ライン上に抵抗素子Ｒ１を設けた点である。
図１８は、第４実施形態の第１変形例の判定回路の回路構成例の説明図である。
図１８において、図２の第１実施形態と異なる点は、参照電圧発生回路１４が発生させた参照電圧Ｒｅｆの入力ライン上に抵抗素子Ｒ１を設けた点である。
【0093】
これにより第１実施形態の効果に加えて、第４実施形態と同様にＮチャネルＭＯＳトランジスタＭ１のソース－ゲート間寄生容量でＲＣフィルタを構成することにより判定回路動作時のカップリングノイズによる影響を緩和して安定して判定を行うことができる。
この場合において、抵抗素子Ｒ１の抵抗値の決定については、第４実施形態と同様である。
この場合において、抵抗素子Ｒ１の抵抗値の決定については、第４実施形態と同様である。
【0094】
［４．２］第４実施形態の第２変形例
以上の第４実施形態の第１変形例においては、第１実施形態の構成に、さらに抵抗素子Ｒ１を設ける構成としていたが、上述した第１実施形態の第１変形例以降の実施形態についても同様に抵抗素子Ｒ１を設けてＲＣフィルタを構成することにより判定回路動作時のカップリングノイズによる影響を緩和して安定して判定を行うようにすることも可能である。
以上の第４実施形態の第１変形例においては、第１実施形態の構成に、さらに抵抗素子Ｒ１を設ける構成としていたが、上述した第１実施形態の第１変形例以降の実施形態についても同様に抵抗素子Ｒ１を設けてＲＣフィルタを構成することにより判定回路動作時のカップリングノイズによる影響を緩和して安定して判定を行うようにすることも可能である。
【0095】
［５］実施形態の他の態様
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0096】
［５．１］実施形態の第１の他の態様
実施形態の第１の他の態様としては、差動型判定回路を構成する差動対の入力端子に一端が接続され、前記差動対の動作開始に伴う前記入力端子の電位変動をキャンセルする側に前記入力端子の電位をシフトさせる容量素子を備えた判定回路であって、前記容量素子は、他端が前記差動対の動作制御を行う動作制御信号線に接続されているようにした判定回路である。
実施形態の第１の他の態様としては、差動型判定回路を構成する差動対の入力端子に一端が接続され、前記差動対の動作開始に伴う前記入力端子の電位変動をキャンセルする側に前記入力端子の電位をシフトさせる容量素子を備えた判定回路であって、前記容量素子は、他端が前記差動対の動作制御を行う動作制御信号線に接続されているようにした判定回路である。
【0097】
［５．２］実施形態の第２の他の態様
実施形態の第２の他の態様としては、差動型判定回路を構成する差動対の入力端子に一端が接続され、前記差動対の動作開始に伴う前記入力端子の電位変動をキャンセルする側に前記入力端子の電位をシフトさせる容量素子を備えた判定回路であって、前記容量素子は、前記差動対の入力端子にそれぞれ設けられている判定回路である。
この場合において、前記容量素子は、他端が前記差動対の動作制御を行う動作制御信号線に接続されているようにしてもよい。
実施形態の第２の他の態様としては、差動型判定回路を構成する差動対の入力端子に一端が接続され、前記差動対の動作開始に伴う前記入力端子の電位変動をキャンセルする側に前記入力端子の電位をシフトさせる容量素子を備えた判定回路であって、前記容量素子は、前記差動対の入力端子にそれぞれ設けられている判定回路である。
この場合において、前記容量素子は、他端が前記差動対の動作制御を行う動作制御信号線に接続されているようにしてもよい。
【0098】
［５．３］実施形態の第３の他の態様
上記第１の他の態様あるいは上記第２の他の態様において、前記容量素子は、ＭＯＳトランジスタとして構成されているようにしてもよい。
上記第１の他の態様あるいは上記第２の他の態様において、前記容量素子は、ＭＯＳトランジスタとして構成されているようにしてもよい。
【0099】
［５．４］実施形態の第４の他の態様
上記実施形態の第３の他の態様において、前記容量素子は、前記ＭＯＳトランジスタのゲート端子と、ドレイン端子あるいはソース端子と、の間の寄生容量として構成されているようにしてもよい。
上記実施形態の第３の他の態様において、前記容量素子は、前記ＭＯＳトランジスタのゲート端子と、ドレイン端子あるいはソース端子と、の間の寄生容量として構成されているようにしてもよい。
【0100】
［５．５］実施形態の第５の他の態様
上記第１の他の態様乃至第４の他の態様のいずれかにおいて、前記差動対は、一対のＭＯＳトランジスタで構成されており、前記容量素子は、接続された入力端子に対応する前記差動対を構成するＭＯＳトランジスタと同一タイプであり、同サイズのＭＯＳトランジスタで構成されているようにしてもよい。
上記第１の他の態様乃至第４の他の態様のいずれかにおいて、前記差動対は、一対のＭＯＳトランジスタで構成されており、前記容量素子は、接続された入力端子に対応する前記差動対を構成するＭＯＳトランジスタと同一タイプであり、同サイズのＭＯＳトランジスタで構成されているようにしてもよい。
【0101】
［５．６］実施形態の第６の他の態様
上記第１の他の態様乃至第５の他の態様のいずれかにおいて、前記容量素子を構成するＭＯＳトランジスタのドレイン端子あるいはソース端子のいずれか一方は、フローティング状態とされているようにしてもよい。
上記第１の他の態様乃至第５の他の態様のいずれかにおいて、前記容量素子を構成するＭＯＳトランジスタのドレイン端子あるいはソース端子のいずれか一方は、フローティング状態とされているようにしてもよい。
【0102】
［５．７］実施形態の第７の他の態様
上記第１の他の態様乃至第５の他の態様のいずれかにおいて、前記容量素子を構成するＭＯＳトランジスタのドレイン端子及びソース端子は前記差動対の動作制御を行う動作制御信号線に接続されているようにしてもよい。
上記第１の他の態様乃至第５の他の態様のいずれかにおいて、前記容量素子を構成するＭＯＳトランジスタのドレイン端子及びソース端子は前記差動対の動作制御を行う動作制御信号線に接続されているようにしてもよい。
【0103】
［５．８］実施形態の第８の他の態様
実施形態の第８の他の態様としては、差動型判定回路を構成する差動対の入力端子に一端が接続され、前記差動対の動作開始に伴う前記入力端子の電位変動をキャンセルする側に前記入力端子の電位をシフトさせる容量素子を備えた判定回路であって、ゲート端子が前記差動対の動作制御を行う動作制御信号線に接続され、ドレイン端子あるいはソース端子が前記容量素子の他端に接続された第１のＭＯＳトランジスタを備えるようにした判定回路であり、前記容量素子は、前記ＭＯＳトランジスタのゲート端子と、ドレイン端子あるいはソース端子と、の間の寄生容量として構成されている。
実施形態の第８の他の態様としては、差動型判定回路を構成する差動対の入力端子に一端が接続され、前記差動対の動作開始に伴う前記入力端子の電位変動をキャンセルする側に前記入力端子の電位をシフトさせる容量素子を備えた判定回路であって、ゲート端子が前記差動対の動作制御を行う動作制御信号線に接続され、ドレイン端子あるいはソース端子が前記容量素子の他端に接続された第１のＭＯＳトランジスタを備えるようにした判定回路であり、前記容量素子は、前記ＭＯＳトランジスタのゲート端子と、ドレイン端子あるいはソース端子と、の間の寄生容量として構成されている。
【0104】
［５．９］実施形態の第９の他の態様
実施形態の第９の他の態様としては、差動対を備えた差動型判定回路で実行される補正方法であって、前記差動対の動作開始を検出する過程と、前記動作開始に伴う前記差動対の入力端子の電位変動をキャンセルする側に前記入力端子の電位をシフトさせる過程と、を備えた補正方法である。
実施形態の第９の他の態様としては、差動対を備えた差動型判定回路で実行される補正方法であって、前記差動対の動作開始を検出する過程と、前記動作開始に伴う前記差動対の入力端子の電位変動をキャンセルする側に前記入力端子の電位をシフトさせる過程と、を備えた補正方法である。
【符号の説明】
【0105】
１０ ＳＲＡＭ
１１ ＮチャネルＭＯＳトランジスタ
１１ ビットセル
１３ クロック同期ラッチ型判定回路
１３Ａ クロック同期ラッチ型判定回路
１４ 参照電圧発生回路
２４Ｂ ＮチャネルＭＯＳトランジスタ
ＩＮ１～ＩＮ７ インバータ
Ｍ０～Ｍ２ ＮチャネルＭＯＳトランジスタ
Ｍ３、Ｍ４ ＰチャネルＭＯＳトランジスタ
Ｍ５、Ｍ６ ＮチャネルＭＯＳトランジスタ
Ｍ７～Ｍ１０ ＰチャネルＭＯＳトランジスタ
Ｍ１１、Ｍ１２ ＮチャネルＭＯＳトランジスタ
Ｍ２１～Ｍ２２ ＮチャネルＭＯＳトランジスタ
Ｍ２３ ＮチャネルＭＯＳトランジスタ（第１の容量素子）
Ｍ２３Ａ ＮチャネルＭＯＳトランジスタ
Ｍ２４ ＮチャネルＭＯＳトランジスタ（第２の容量素子）
Ｍ２４Ａ～Ｍ２４Ｂ ＮチャネルＭＯＳトランジスタ
Ｍ２５ ＰチャネルＭＯＳトランジスタ
Ｍ５１、Ｍ５２ ＰチャネルＭＯＳトランジスタ
Ｍ５３、Ｍ５４ ＮチャネルＭＯＳトランジスタ
ＢＬｘ ビットライン
ＤＩＦ 差動対
ＩＮＮ、ＩＮＰ 入力信号
ＬＡＴ ラッチ回路
ＯＵＴ 出力端子
Ｒ１ 抵抗素子
Ｒｅｆ 参照電圧
ＳＡ センスアンプ動作制御信号
ＳＡＢ 信号
ＳＡＣ 信号
ＳＡＥ 判定回路イネーブル信号（動作制御信号）
ＳＡＲ 信号
ＳＡＴ 信号
ＳＮ 信号
ＳＰ 信号
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源
Ｖｔｈ 閾値電圧
１１ ＮチャネルＭＯＳトランジスタ
１１ ビットセル
１３ クロック同期ラッチ型判定回路
１３Ａ クロック同期ラッチ型判定回路
１４ 参照電圧発生回路
２４Ｂ ＮチャネルＭＯＳトランジスタ
ＩＮ１～ＩＮ７ インバータ
Ｍ０～Ｍ２ ＮチャネルＭＯＳトランジスタ
Ｍ３、Ｍ４ ＰチャネルＭＯＳトランジスタ
Ｍ５、Ｍ６ ＮチャネルＭＯＳトランジスタ
Ｍ７～Ｍ１０ ＰチャネルＭＯＳトランジスタ
Ｍ１１、Ｍ１２ ＮチャネルＭＯＳトランジスタ
Ｍ２１～Ｍ２２ ＮチャネルＭＯＳトランジスタ
Ｍ２３ ＮチャネルＭＯＳトランジスタ（第１の容量素子）
Ｍ２３Ａ ＮチャネルＭＯＳトランジスタ
Ｍ２４ ＮチャネルＭＯＳトランジスタ（第２の容量素子）
Ｍ２４Ａ～Ｍ２４Ｂ ＮチャネルＭＯＳトランジスタ
Ｍ２５ ＰチャネルＭＯＳトランジスタ
Ｍ５１、Ｍ５２ ＰチャネルＭＯＳトランジスタ
Ｍ５３、Ｍ５４ ＮチャネルＭＯＳトランジスタ
ＢＬｘ ビットライン
ＤＩＦ 差動対
ＩＮＮ、ＩＮＰ 入力信号
ＬＡＴ ラッチ回路
ＯＵＴ 出力端子
Ｒ１ 抵抗素子
Ｒｅｆ 参照電圧
ＳＡ センスアンプ動作制御信号
ＳＡＢ 信号
ＳＡＣ 信号
ＳＡＥ 判定回路イネーブル信号（動作制御信号）
ＳＡＲ 信号
ＳＡＴ 信号
ＳＮ 信号
ＳＰ 信号
ＶＤＤ 高電位側電源
ＶＳＳ 低電位側電源
Ｖｔｈ 閾値電圧
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】