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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-02
(45)【発行日】2024-08-13
(54)【発明の名称】計算装置
(51)【国際特許分類】
G06N 99/00 20190101AFI20240805BHJP
G06F 17/16 20060101ALI20240805BHJP
G06F 15/173 20060101ALI20240805BHJP
G06Q 10/04 20230101ALI20240805BHJP
G06F 17/13 20060101ALI20240805BHJP
【ＦＩ】
G06N99/00 180
G06F17/16 M
G06F15/173 683B
G06Q10/04
G06F17/13
【請求項の数】
19
(21)【出願番号】P 2021143766
(22)【出願日】2021-09-03
(65)【公開番号】P2023037176
(43)【公開日】2023-03-15
【審査請求日】2023-03-10
(73)【特許権者】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】柏俣 智哉
(72)【発明者】
【氏名】日高 亮
(72)【発明者】
【氏名】山崎 雅也
(72)【発明者】
【氏名】濱川 洋平
(72)【発明者】
【氏名】辰村 光介
【審査官】福西 章人
(56)【参考文献】
【文献】特開２０２１－０４３６６７（ＪＰ，Ａ）
【文献】特開２０２０－０４６８８７（ＪＰ，Ａ）
【文献】国際公開第２０１２／１０１８３３（ＷＯ，Ａ１）
【文献】特開２０２０－１５４５２４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／００８７３８８（ＵＳ，Ａ１）
【文献】特開２０１８－０９２３２５（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０６Ｎ ３／００－９９／００
Ｇ０６Ｆ １５／１７３
Ｇ０６Ｆ １７／１３
Ｇ０６Ｆ １７／１６
Ｇ０６Ｑ １０／０４
(57)【特許請求の範囲】
【請求項1】
Ｎ個（Ｎは２以上の整数）の離散変数の最適化問題の解を出力する計算装置であって、それぞれがネットワークに接続されたＰ個（Ｐは、２以上、Ｎ未満の整数）の計算コアを備え、
前記Ｐ個の計算コアのそれぞれは、Ｎ個の振動子のうちの一部が排他的に割り当てられ、
前記Ｎ個の振動子は、前記Ｎ個の離散変数に一対一で対応し、一次元方向に仮想的に位置および運動量が時間変化し、
前記Ｐ個の計算コアは、前記Ｎ個の振動子における前記位置を表すＮ個の第１変数および前記運動量を表すＮ個の第２変数を、初期時刻から終了時刻まで時間ステップ毎に順次に算出し、
前記Ｐ個の計算コアは、前記終了時刻における前記Ｎ個の第１変数に基づく値を、前記最適化問題の解に基づく値として出力し、
前記Ｐ個の計算コアのうちのｋ番目（ｋは、１以上、Ｐ以下の整数）の計算コアは、
前記Ｎ個の振動子のうちのＭ個（Ｍは、１以上、Ｎ未満の整数）の振動子が割り当てられ、
前記時間ステップ毎に、前記Ｎ個の第１変数のうちの、割り当てられた前記Ｍ個の振動子に対応するＭ個の第１変数、および、前記Ｍ個の振動子に対応するＭ個の第２変数を算出し、
前記ｋ番目の計算コアは、
前記時間ステップ毎に、前記Ｐ個の計算コアのうちの前記ｋ番目の計算コア以外の（Ｐ－１）個の計算コアにより算出された、直前の時間ステップにおける（Ｎ－Ｍ）個の第１変数を、前記ネットワークを介して一部ずつシーケンシャルに受信する受信回路と、
前記時間ステップ毎に、前記直前の時間ステップにおける前記Ｎ個の第１変数に基づき、前記Ｍ個の振動子に対応するＭ個の中間変数を算出する相互作用回路と、
前記時間ステップ毎に、前記直前の時間ステップにおける前記Ｍ個の第１変数、前記直前の時間ステップにおける前記Ｍ個の第２変数および前記Ｍ個の中間変数に基づき、対象の時間ステップにおける前記Ｍ個の第１変数および前記Ｍ個の第２変数を算出する時間発展回路と、
前記時間ステップ毎に、前記時間発展回路により算出された前記Ｍ個の第１変数を、前記ネットワークを介して前記（Ｐ－１）個の計算コアに送信する送信回路と、
を有し、
前記相互作用回路は、計算途中の前記Ｍ個の中間変数を記憶する中間変数メモリを含み、
前記時間ステップ毎に、前記相互作用回路は、
前記直前の時間ステップの前記Ｎ個の第１変数を、一部の第１変数ずつシーケンシャルに取得し、
前記一部の第１変数を取得する毎に、予め設定されたＭ×Ｎの部分行列のうちの取得した前記一部の第１変数に対応する一部の結合係数と、取得した前記一部の第１変数とを、行毎に積和演算し、
前記一部の第１変数を取得する毎に、行毎の積和演算の演算結果のそれぞれを、前記中間変数メモリに記憶された前記Ｍ個の中間変数のうちの対応する中間変数に累積加算し、
前記相互作用回路は、時間ステップ毎に、前記受信回路が前記直前の時間ステップの前記（Ｎ－Ｍ）個の第１変数の全ての受信を完了する前に、前記直前の時間ステップの前記Ｎ個の第１変数のうちの最初の前記一部の第１変数を用いた演算を開始し、
さらに、前記時間ステップ毎に、前記相互作用回路は、
前記受信回路が前記直前の時間ステップの前記（Ｎ－Ｍ）個の第１変数の全ての受信を完了する前に、前記Ｍ個の中間変数の算出を開始し、
前記Ｎ個の第１変数のうちの最後の前記一部の第１変数に対応する積和演算を完了した後に、前記Ｍ個の中間変数を前記時間発展回路に出力する
計算装置。
【請求項2】
前記ｋ番目の計算コアは、予め設定された前記Ｍ×Ｎの部分行列を記憶する係数メモリをさらに有する請求項１に記載の計算装置。
【請求項3】
前記ｋ番目の計算コアは、前記Ｍ個の第１変数を記憶する第１メモリと、
前記Ｍ個の第２変数を記憶する第２メモリと、
をさらに有し、
前記時間ステップ毎に、前記時間発展回路は、前記第１メモリに記憶された前記Ｍ個の第１変数を更新し、前記第２メモリに記憶された前記Ｍ個の第２変数を更新する
請求項１または２に記載の計算装置。
【請求項4】
前記相互作用回路は、前記時間ステップ毎に、前記最初の前記一部の第１変数を用いた演算を開始する前に、前記中間変数メモリに記憶されている前記Ｍ個の中間変数を消去する請求項１から３の何れか１項に記載の計算装置。
【請求項5】
Ｎ個（Ｎは２以上の整数）の離散変数の最適化問題の解を出力する計算装置であって、
それぞれがネットワークに接続されたＰ個（Ｐは、２以上、Ｎ未満の整数）の計算コアを備え、
前記Ｐ個の計算コアのそれぞれは、Ｎ個の振動子のうちの一部が排他的に割り当てられ、
前記Ｎ個の振動子は、前記Ｎ個の離散変数に一対一で対応し、一次元方向に仮想的に位置および運動量が時間変化し、
前記Ｐ個の計算コアは、前記Ｎ個の振動子における前記位置を表すＮ個の第１変数および前記運動量を表すＮ個の第２変数を、初期時刻から終了時刻まで時間ステップ毎に順次に算出し、
前記Ｐ個の計算コアは、前記終了時刻における前記Ｎ個の第１変数に基づく値を、前記最適化問題の解に基づく値として出力し、
前記Ｐ個の計算コアのうちのｋ番目（ｋは、１以上、Ｐ以下の整数）の計算コアは、
前記Ｎ個の振動子のうちのＭ個（Ｍは、１以上、Ｎ未満の整数）の振動子が割り当てられ、
前記時間ステップ毎に、前記Ｎ個の第１変数のうちの、割り当てられた前記Ｍ個の振動子に対応するＭ個の第１変数、および、前記Ｍ個の振動子に対応するＭ個の第２変数を算出し、
前記ｋ番目の計算コアは、
前記時間ステップ毎に、前記Ｐ個の計算コアのうちの前記ｋ番目の計算コア以外の（Ｐ－１）個の計算コアにより算出された、直前の時間ステップにおける（Ｎ－Ｍ）個の第１変数を、前記ネットワークを介して一部ずつシーケンシャルに受信する受信回路と、
前記時間ステップ毎に、前記直前の時間ステップにおける前記Ｎ個の第１変数に基づき、前記Ｍ個の振動子に対応するＭ個の中間変数を算出する相互作用回路と、
前記時間ステップ毎に、前記直前の時間ステップにおける前記Ｍ個の第１変数、前記直前の時間ステップにおける前記Ｍ個の第２変数および前記Ｍ個の中間変数に基づき、対象の時間ステップにおける前記Ｍ個の第１変数および前記Ｍ個の第２変数を算出する時間発展回路と、
前記時間ステップ毎に、前記時間発展回路により算出された前記Ｍ個の第１変数を、前記ネットワークを介して前記（Ｐ－１）個の計算コアに送信する送信回路と、
を有し、
前記相互作用回路は、計算途中の前記Ｍ個の中間変数を記憶する中間変数メモリを含み、
前記時間ステップ毎に、前記相互作用回路は、前記受信回路が前記直前の時間ステップの前記（Ｎ－Ｍ）個の第１変数の全ての受信を完了する前に、前記Ｍ個の中間変数の算出を開始し、
前記中間変数メモリは、前記Ｍ個の中間変数に対応するＭ個のレジスタを有し、
前記Ｍ個のレジスタのそれぞれは、対応する中間変数における計算途中の値が書き込まれ、
前記Ｍ個のレジスタは、直列に接続され、記憶している値を直列方向に隣接するレジスタに転送するシフトレジスタとして機能し、または、複数列に配列されて列毎に接続され、記憶している値を列毎に直列方向に隣接するレジスタに転送する複数のシフトレジスタとして機能し、
前記相互作用回路は、前記Ｍ個のレジスタを前記シフトレジスタまたは前記複数のシフトレジスタとして機能させて、前記Ｍ個の中間変数を前記時間発展回路へと供給する
計算装置。
【請求項6】
前記時間ステップ毎に、前記相互作用回路は、
前記直前の時間ステップの前記Ｎ個の第１変数を、一部の第１変数ずつシーケンシャルに取得し、
前記一部の第１変数を取得する毎に、予め設定されたＭ×Ｎの部分行列のうちの取得した前記一部の第１変数に対応する一部の結合係数と、取得した前記一部の第１変数とを、行毎に積和演算し、
前記一部の第１変数を取得する毎に、行毎の積和演算の演算結果のそれぞれを、前記中間変数メモリに記憶された前記Ｍ個の中間変数のうちの対応する中間変数に累積加算し、
前記相互作用回路は、時間ステップ毎に、前記受信回路が前記直前の時間ステップの前記（Ｎ－Ｍ）個の第１変数の全ての受信を完了する前に、前記直前の時間ステップの前記Ｎ個の第１変数のうちの最初の前記一部の第１変数を用いた演算を開始する
請求項５に記載の計算装置。
【請求項7】
前記ｋ番目の計算コアは、予め設定された前記Ｍ×Ｎの部分行列を記憶する係数メモリをさらに有する
請求項６に記載の計算装置。
【請求項8】
前記ｋ番目の計算コアは、
前記Ｍ個の第１変数を記憶する第１メモリと、
前記Ｍ個の第２変数を記憶する第２メモリと、
をさらに有し、
前記時間ステップ毎に、前記時間発展回路は、前記第１メモリに記憶された前記Ｍ個の第１変数を更新し、前記第２メモリに記憶された前記Ｍ個の第２変数を更新する
請求項６または７に記載の計算装置。
【請求項9】
前記相互作用回路は、前記時間ステップ毎に、前記Ｎ個の第１変数のうちの最後の前記一部の第１変数に対応する積和演算を完了した後に、前記Ｍ個の中間変数を前記時間発展回路に出力する
請求項６から８の何れか１項に記載の計算装置。
【請求項10】
前記相互作用回路は、前記時間ステップ毎に、前記最初の前記一部の第１変数を用いた演算を開始する前に、前記中間変数メモリに記憶されている前記Ｍ個の中間変数を消去する
請求項９に記載の計算装置。
【請求項11】
前記Ｐ個の計算コアのそれぞれは、時間ステップ毎の前記Ｎ個の第１変数が送受信される通信期間において、前記通信期間を分割した複数のタイムスロットのうちの１つのタイムスロットが割り当てられ、前記送信回路は、割り当てられた前記タイムスロットにおいて、算出した前記Ｍ個の第１変数を、前記ネットワークを介して前記（Ｐ－１）個の計算コアにブロードキャスト送信する
請求項１から１０の何れか１項に記載の計算装置。
【請求項12】
前記受信回路は、前記時間発展回路により算出された前記Ｍ個の第１変数を、前記ネットワークを介して受信し、前記相互作用回路は、前記時間ステップ毎に、前記直前の時間ステップの前記Ｎ個の第１変数の全てを前記受信回路からシーケンシャルに取得する
請求項１１に記載の計算装置。
【請求項13】
前記ｋ番目の計算コアは、前記時間発展回路により算出された前記Ｍ個の第１変数と、前記受信回路により受信された前記（Ｎ－Ｍ）個の第１変数とを時間多重化して、前記相互作用回路に供給する第１マルチプレクサをさらに含み、前記相互作用回路は、前記時間ステップ毎に、前記直前の時間ステップの前記Ｎ個の第１変数の全てを前記第１マルチプレクサからシーケンシャルに取得する
請求項１１に記載の計算装置。
【請求項14】
前記ネットワークは、前記Ｐ個の計算コアを１または複数のリングネットワークにより接続し、前記Ｐ個の計算コアは、時間ステップ毎のＮ個の第１変数ｘｉが送受信される通信期間において、Ｎ個の第１変数ｘｉを一部ずつバケツリレー方式で送受信する
請求項１から１３の何れか１項に記載の計算装置。
【請求項15】
前記ｋ番目の計算コアは、前記時間発展回路により算出された前記Ｍ個の第１変数と、前記受信回路により受信された前記（Ｎ－Ｍ）個の第１変数とを時間多重化して前記送信回路に供給する第２マルチプレクサをさらに含み、前記受信回路は、前記直前の時間ステップの前記Ｎ個の第１変数の全てを、前記ネットワークを介して受信し、
前記時間ステップ毎に、前記相互作用回路は、前記直前の時間ステップの前記Ｎ個の第１変数の全てを前記受信回路からシーケンシャルに取得する
請求項１４に記載の計算装置。
【請求項16】
前記ｋ番目の計算コアは、前記時間発展回路により算出された前記Ｍ個の第１変数と、前記受信回路により受信された前記（Ｎ－Ｍ）個の第１変数とを時間多重化して前記送信回路に供給する第３マルチプレクサをさらに含み、前記時間ステップ毎に、前記相互作用回路は、前記直前の時間ステップの前記Ｎ個の第１変数を、前記第３マルチプレクサからシーケンシャルに取得する
請求項１４に記載の計算装置。
【請求項17】
前記相互作用回路は、前記時間ステップ毎に、前記中間変数メモリに記憶された前記Ｍ個の中間変数のそれぞれを時分割で集約して前記時間発展回路に供給する集約回路をさらに有する請求項１から１６の何れか１項に記載の計算装置。
【請求項18】
前記Ｐ個の計算コアのそれぞれは、半導体装置に実装される請求項１から１７の何れか１項に記載の計算装置。
【請求項19】
前記ネットワークは、前記Ｐ個の計算コアにより共有されるバスである請求項１８に記載の計算装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、計算装置に関する。
【背景技術】
【0002】
金融、物流、制御、化学などの様々な応用分野における複雑な系の最適化は、多くの場合、数学的な組合せ最適化問題に帰着される。組合せ最適化は、コスト関数と呼ばれる離散変数の関数を最小化する離散値の組合せを見つける問題である。
【0003】
近年、イジングマシンと呼ばれる、イジングスピンモデルの基底状態探索を行う特定目的装置が注目されている。イジングスピンモデルの基底状態探索は、これをイジング問題と呼ばれる。イジング問題は、イジングエネルギーを最小化する組合せ最適化問題である。イジングエネルギーは、２値変数であるイジングスピンの２次関数で与えられたコスト関数である。イジングマシンは、このようなイジング問題を高速に解くことが可能である。
【0004】
また、多くの実用的な組み合わせ最適化問題は、イジング問題に変換することが可能である。多くの実用的な組み合わせ最適化問題は、イジングマシンを用いることにより、高速に解くことを可能である。
【0005】
イジングマシンは、例えば、量子アニーラ、コヒーレントイジングマシンおよび量子分岐マシン等によりハードウェア実装される。量子アニーラは、超伝導回路を使って量子アニーリングを実現する。コヒーレントイジングマシンは、光パラメトリック発振器で形成されたネットワークの発振現象を利用する。量子分岐マシンは、カー効果を有するパラメトリック発振器のネットワークにおける量子力学的な分岐現象を利用する。これらのハードウェア実装されたイジングマシンは、計算時間の大幅な短縮を実現する可能性がある一方、大規模化および安定的な運用が難しいという課題もある。
【0006】
イジング問題は、広く普及しているデジタルコンピュータまたは演算回路等の計算資源を用いて解を算出することも可能である。デジタルコンピュータは、量子アニーラ、コヒーレントイジングマシンおよび量子分岐マシン等と比べ、大規模化および安定運用が可能である。ただし、計算資源を用いたイジングマシンは、計算資源によって計算規模および計算速度が制限される。このようなイジングマシンは、計算規模および計算速度を向上させようとした場合、計算資源を増大させなければならない。しかし、計算資源の増大をするためには、半導体の製造プロセスなどの技術的困難が多く、容易でない。
【0007】
一方で、スケールアウト技術を用いて多数の計算資源により構成されるイジングマシンは、計算資源の個数に応じて性能向上が得られる可能性がある。しかし、多数の計算資源により構成されるイジングマシンは、それぞれの計算資源の間で情報をやり取りしながら計算をしなければならないため、計算資源の間の通信オーバーヘッドによって総計算時間が長期化する。
【先行技術文献】
【特許文献】
【0008】
【文献】特開２０２１－４３６６７号公報
【文献】特開２０２０－４６８８７号公報
【文献】特開２０１９－１５９５６６号公報
【非特許文献】
【0009】
【文献】K. Tatsumura, M. Yamasaki, H. Goto，“Scaling out Ising machines using a multi-chip architecture for simulated bifurcation”， Nature Electronics， Mar. 2021， P208-217
【文献】Hayato Goto, Kosuke Tatsumura, Alexander R. Dixon, “Combinatorial optimization by simulating adiabatic bifurcations in nonlinear Hamiltonian systems”,Science Advances, Vol. 5, no. 4, eaav2372, 19 Apr. 2019
【文献】H. Goto, K. Endo, M. Suzuki, Y. Sakai, T. Kanao, Y. Hamakawa, R. Hidaka, M. Yamasaki, K. Tatsumura, “High-performance combinatorial optimization based on classical mechanics”, Science Advances; 7, eabe7953”,Feb. 2021
【発明の概要】
【発明が解決しようとする課題】
【0010】
本発明が解決しようとする課題は、通信オーバーヘッドによる総計算時間の長期化を防ぎつつ、大規模な最適化問題を高速に解くことである。
【課題を解決するための手段】
【0011】
実施形態に係る計算装置は、Ｎ個（Ｎは２以上の整数）の離散変数の最適化問題の解を出力する。前記計算装置は、それぞれがネットワークに接続されたＰ個（Ｐは、２以上、Ｎ未満の整数）の計算コアを備える。前記Ｐ個の計算コアのそれぞれは、Ｎ個の振動子のうちの一部が排他的に割り当てられる。前記Ｎ個の振動子は、前記Ｎ個の離散変数に一対一で対応し、一次元方向に仮想的に位置および運動量が時間変化する。前記Ｐ個の計算コアは、前記Ｎ個の振動子における前記位置を表すＮ個の第１変数および前記運動量を表すＮ個の第２変数を、初期時刻から終了時刻まで時間ステップ毎に順次に算出する。前記Ｐ個の計算コアは、前記終了時刻における前記Ｎ個の第１変数に基づく値を、前記最適化問題の解に基づく値として出力する。前記Ｐ個の計算コアのうちのｋ番目（ｋは、１以上、Ｐ以下の整数）の計算コアは、前記Ｎ個の振動子のうちのＭ個（Ｍは、１以上、Ｎ未満の整数）の振動子が割り当てられる。前記ｋ番目の計算コアは、前記時間ステップ毎に、前記Ｎ個の第１変数のうちの、割り当てられた前記Ｍ個の振動子に対応するＭ個の第１変数、および、前記Ｍ個の振動子に対応するＭ個の第２変数を算出する。前記ｋ番目の計算コアは、受信回路と、相互作用回路と、時間発展回路と、送信回路とを有する。前記受信回路は、前記時間ステップ毎に、前記Ｐ個の計算コアのうちの前記ｋ番目の計算コア以外の（Ｐ－１）個の計算コアにより算出された、直前の時間ステップにおける（Ｎ－Ｍ）個の第１変数を、前記ネットワークを介して一部ずつシーケンシャルに受信する。前記相互作用回路は、前記時間ステップ毎に、直前の時間ステップにおける前記Ｎ個の第１変数に基づき、前記Ｍ個の振動子に対応するＭ個の中間変数を算出する。前記時間発展回路は、前記時間ステップ毎に、直前の時間ステップにおける前記Ｍ個の第１変数、直前の時間ステップにおける前記Ｍ個の第２変数および前記Ｍ個の中間変数に基づき、対象の時間ステップにおける前記Ｍ個の第１変数および前記Ｍ個の第２変数を算出する。前記送信回路は、前記時間ステップ毎に、前記時間発展回路により算出された前記Ｍ個の第１変数を、前記ネットワークを介して前記（Ｐ－１）個の計算コアに送信する。前記相互作用回路は、計算途中の前記Ｍ個の中間変数を記憶する中間変数メモリを含む。前記時間ステップ毎に、前記相互作用回路は、前記直前の時間ステップの前記Ｎ個の第１変数を、一部の第１変数ずつシーケンシャルに取得し、前記一部の第１変数を取得する毎に、予め設定されたＭ×Ｎの部分行列のうちの取得した前記一部の第１変数に対応する一部の結合係数と、取得した前記一部の第１変数とを、行毎に積和演算し、前記一部の第１変数を取得する毎に、行毎の積和演算の演算結果のそれぞれを、前記中間変数メモリに記憶された前記Ｍ個の中間変数のうちの対応する中間変数に累積加算し、前記相互作用回路は、時間ステップ毎に、前記受信回路が前記直前の時間ステップの前記（Ｎ－Ｍ）個の第１変数の全ての受信を完了する前に、前記直前の時間ステップの前記Ｎ個の第１変数のうちの最初の前記一部の第１変数を用いた演算を開始する。前記時間ステップ毎に、前記相互作用回路は、前記受信回路が前記直前の時間ステップの前記（Ｎ－Ｍ）個の第１変数の全ての受信を完了する前に、前記Ｍ個の中間変数の算出を開始し、前記Ｎ個の第１変数のうちの最後の前記一部の第１変数に対応する積和演算を完了した後に、前記Ｍ個の中間変数を前記時間発展回路に出力する。
【図面の簡単な説明】
【0012】
【図1】シミュレーテッド分岐アルゴリズムの分岐現象を示す図。
【図2】本実施形態に係る計算装置の構成を示す図。
【図3】第１変数および第２変数の割り当てを示す図。
【図4】Ｐ個の計算コアに設定される結合行列を示す図。
【図5】計算装置の処理の流れを示すフローチャート。
【図6】受信および相互作用演算のタイミングの第１例を示す図。
【図7】受信および相互作用演算のタイミングの第２例を示す図。
【図8】ｋ番目の計算コアの構成を示す図。
【図9】シーケンシャルな行列乗算処理について説明するための図。
【図10】Ｐ個の計算コアを接続するネットワークの第１例を示す図。
【図11】Ｐ個の計算コアのそれぞれの第１変数の送信タイミングを示す図。
【図12】Ｐ個の計算コアを接続するネットワークの第２例を示す図。
【図13】Ｐ個の計算コアを接続するネットワークの第３例を示す図。
【図14】Ｐ個の計算コアを接続するネットワークの第４例を示す図。
【図15】第１例の転送回路を含む計算コアの構成を示す図。
【図16】第２例の転送回路を含む計算コアの構成を示す図。
【図17】第３例の転送回路を含む計算コアの構成を示す図。
【図18】第４例の転送回路を含む計算コアの構成を示す図。
【図19】第３例の転送回路を含む計算コアの処理タイミングを示す図。
【図20】第３例の転送回路を含む計算コアの詳細な処理タイミングを示す図。
【図21】第４例の転送回路を含む計算コアの処理タイミングを示す図。
【図22】第４例の転送回路を含む計算コアの詳細な処理タイミングを示す図。
【図23】計算コアによる処理内容を示す疑似コードを示す図。
【図24】疑似コードに従った処理の流れを示すフローチャート。
【図25】第１例に係る相互作用回路の構成を示す図。
【図26】第１例に係る相互作用回路の演算処理内容を示す図。
【図27】第２例に係る相互作用回路の構成を示す図。
【図28】第２例に係る相互作用回路の演算処理内容を示す図。
【図29】第３例に係る相互作用回路の構成を示す図。
【図30】時間発展回路の構成を第１メモリおよび第２メモリとともに示す図。
【図31】計算サーバの構成を示す図。
【発明を実施するための形態】
【0013】
（組合せ最適化問題）
イジング問題を解くために使われる装置の一例として、イジングマシンが挙げられる。式（１）は、イジングモデルのエネルギーを表す。
イジング問題を解くために使われる装置の一例として、イジングマシンが挙げられる。式（１）は、イジングモデルのエネルギーを表す。
【数1】
【0014】
ｓｉ、ｓｊはスピンを表す。スピンは、＋１または－１のいずれかの値をとる２値変数である。ｓｉは、Ｎ個のスピンのうちのｉ番目のスピンを表す。ｓｊは、Ｎ個のスピンのうちのｊ番目のスピンを表す。ｉおよびｊは、１以上、Ｎ以下の整数である。Ｎは、スピンの数を表し、２以上の整数である。ｈは、個々のスピンに作用する力を表すバイアス係数の配列である。ｈｉは、ｉ番目のスピンに作用する力を表すバイアス係数である。Ｊは、２つのスピン間に作用する力を表す結合係数の行列である。Ｊは、対角成分が０であるＮ×Ｎの実対称行列である。Ｊｉ，ｊは、Ｊのｉ行ｊ列の要素の係数を表す。つまり、Ｊｉ，ｊは、ｉ番目のスピンと、ｊ番目のスピンとの間に作用する力を表す結合係数である。
【0015】
イジングマシンは、式（１）により表されるエネルギーＥを目的関数とし、エネルギーＥを可能な限り小さくする解を算出する。エネルギーＥが最小値となるイジングモデルの解（ｓ１、ｓ２、・・・、ｓＮ）は、最適解と呼ばれる。ただし、イジングモデルの解は、最適解ではなく、エネルギーＥが最小値に近い近似解であってもよい。すなわち、イジング問題は、最適解のみならず、近似解を算出する問題であってもよい。
【0016】
また、０または１のいずれかの値をとる離散変数（ビット）の２次関数を目的関数とする０－１組合せ最適化問題は、０－１二次計画問題と呼ばれる。離散変数（ビット）は、（１＋ｓｉ）／２の演算を用いることにより、ｓｉに変換される。つまり、０－１二次計画問題は、式（１）で表されるイジング問題と等価であるといえる。従って、０－１二次計画問題は、イジング問題に変換し、イジングマシンにより解を算出することが可能である。
【0017】
（シミュレーテッド分岐アルゴリズム）
非特許文献２および３には、０－１組合せ最適化問題を解くためのアルゴリズムとして、シミュレーテッド分岐アルゴリズムが提案されている。シミュレーテッド分岐アルゴリズムは、デジタルコンピュータによって実現されたイジングモデルを用いて、規模の大きい０－１組合せ最適化問題を高速に解くことが可能である。シミュレーテッド分岐アルゴリズムは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、マイクロプロセッサ、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、または、これらの組合せの回路等の電子回路によっても、規模の大きい０－１組合せ最適化問題を高速に解くことが可能である。
非特許文献２および３には、０－１組合せ最適化問題を解くためのアルゴリズムとして、シミュレーテッド分岐アルゴリズムが提案されている。シミュレーテッド分岐アルゴリズムは、デジタルコンピュータによって実現されたイジングモデルを用いて、規模の大きい０－１組合せ最適化問題を高速に解くことが可能である。シミュレーテッド分岐アルゴリズムは、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、マイクロプロセッサ、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、または、これらの組合せの回路等の電子回路によっても、規模の大きい０－１組合せ最適化問題を高速に解くことが可能である。
【0018】
シミュレーテッド分岐アルゴリズムは、それぞれが仮想的なＮ個の振動子に対応するＮ個の第１変数ｘｉおよびＮ個の第２変数ｙｉを用いる。シミュレーテッド分岐アルゴリズムにおいて、Ｎ個の振動子のそれぞれは、一次元の自由度を持った仮想的な粒子を表す。すなわち、Ｎ個の振動子のそれぞれは、一次元方向に仮想的に位置および運動量が変化する。Ｎ個の振動子は、イジング問題のＮ個のスピンに一対一で対応する。従って、Ｎ個の振動子は、組合せ最適化問題のＮ個の離散変数に一対一で対応する。第１変数ｘｉおよび第２変数ｙｉは、いずれも、実数で表される連続変数である。ｉ番目の第１変数ｘｉは、Ｎ個の振動子のうちのｉ番目の振動子の位置を表す。ｉ番目の第２変数ｙｉは、ｉ番目の振動子の運動量を表す。ｉは、１以上、Ｎ以下の整数を表し、Ｎ個の振動子のそれぞれを特定するインデックスを表す。
【0019】
基本的なシミュレーテッド分岐アルゴリズムは、それぞれＮ個ある第１変数ｘｉおよび第２変数ｙｉについて、下記の式（２）の連立常微分方程式を数値的に解く。
【数2】
【0020】
Ｈは、下記の式（３）のハミルトニアンである。
【数3】
【0021】
係数Ｄは、予め定められた定数であり、離調（ｄｅｔｕｎｉｎｇ）に相当する。係数ｐ（ｔ）は、ポンピング振幅（ｐｕｍｐｉｎｇ ａｍｐｌｉｔｕｄｅ）に相当し、シミュレーテッド分岐アルゴリズムの計算時に更新回数に応じて値が単調増加する。ｔは、時刻を表す変数である。係数ｐ（ｔ）の初期値は０に設定されていてもよい。Ｋは、予め定められた定数であって、正のカー係数（Ｋｅｒｒ ｃｏｅｆｆｉｃｉｅｎｔ）に相当する。なお、Ｋは、０であってもよい。
【0022】
ｆｉは、外力を表し、下記の式（４）で表される。
【数4】
【0023】
式（４）のｂｉは、式（３）の中の小カッコの内の数式を第１変数ｘｉで偏微分した式である。式（３）の中の小カッコの内の数式は、イジングモデルのエネルギーＥに対応する。
【0024】
ｃは、係数である。ｃは、例えば、計算を実行する前に予め定められる定数であってもよい。また、α（ｔ）は、ｐ（ｔ）とともに増加する係数である。
【0025】
そして、シミュレーテッド分岐アルゴリズムは、ｐ（ｔ）の値を初期値（例えば、０）から所定の値まで増加させた後における第１変数ｘｉの符号に基づき、スピンｓｉの値を算出する。シミュレーテッド分岐アルゴリズムは、例えば、ｘｉ＞０の場合にｓｇｎ（ｘｉ）＝１、ｘｉ＜０の場合にｓｇｎ（ｘｉ）＝－１となる符号関数を用いて、スピンｓｉの値を算出する。
【0026】
（シミュレーテッド分岐アルゴリズムの演算）
シミュレーテッド分岐アルゴリズムは、シンプレクティック・オイラー法を用いて、式（２）、式（３）および式（４）によって与えられる微分方程式を解く。
シミュレーテッド分岐アルゴリズムは、シンプレクティック・オイラー法を用いて、式（２）、式（３）および式（４）によって与えられる微分方程式を解く。
【0027】
ここで、シンプレクティック・オイラー法を使う場合、式（２）、式（３）および式（４）によって与えられる微分方程式は、式（５）に示すような、離散的な漸化式に書き換えられる。
【数5】
【0028】
ｔは、時刻を表す。Δｔは、時間ステップ（単位時間、時間刻み幅）を表す。
【0029】
シミュレーテッド分岐アルゴリズムを実行する場合、デジタルコンピュータまたはＦＰＧＡ等の電子回路は、式（５）のアルゴリズムに基づき、それぞれＮ個ある第１変数ｘｉおよび第２変数ｙｉを初期時刻から時間ステップ毎に順次に、且つ、第１変数ｘｉと第２変数ｙｉとを交互に、更新する。そして、デジタルコンピュータまたはＦＰＧＡ等の電子回路は、終了時刻におけるＮ個の第１変数ｘｉの値を、符号関数を用いて２値化して、Ｎ個のスピンの値を出力する。
【0030】
なお、式（５）は、微分方程式との対応関係を示すために、時刻ｔおよび時間ステップΔｔを用いて表されている。ただし、シンプレクティック・オイラー法をデジタルコンピュータまたはＦＰＧＡ等の電子回路で実行する場合、式（５）を演算するためのアルゴリズムは、明示的なパラメータとして時刻ｔおよび時間ステップΔｔを含まなくてよい。例えば、時間ステップΔｔを１とする場合、式（５）を演算するためのアルゴリズムは、時間ステップΔｔを含まなくてよい。例えば、明示的なパラメータとして時刻ｔを含まない場合、式（５）を演算するアルゴリズムは、ｘｉ（ｔ＋Δｔ）をｘｉ（ｔ）の更新後の値として処理を実行する。すなわち、式（５）を演算するアルゴリズムは、“ｔ”を更新前の時間ステップの変数を特定するパラメータ、“ｔ＋Δｔ”を更新後の時間ステップの変数を特定するパラメータとして処理を実行する。
【0031】
図１は、基本的なシミュレーテッド分岐アルゴリズムにより最適化問題を解いた場合における、第１変数ｘｉの分岐現象を表す図である。基本的なシミュレーテッド分岐アルゴリズムにより最適化問題を解いた場合、系のパラメータが変化することに伴い、安定運動状態が１個のみの系から、安定運動状態が２個の系へと遷移する分岐現象が生じる。図１に示すように、分岐現象が進むと、第１変数ｘｉは、－１または＋１の近傍に集中する。
【0032】
ここで、力学系において、複数の振動子のそれぞれの位置および運動量が時間経過に従って変化することは、時間発展と呼ばれる。また、このような時間発展を計算資源でシミュレーションすることは、時間発展シミュレーションと呼ばれる。また、Ｎ個の振動子が相互に作用する力学系は、Ｎ体振動子系と呼ばれる。シミュレーテッド分岐アルゴリズムは、組合せ最適化問題に対応するイジングスピンモデルの基底状態探索を、Ｎ体振動子系の時間発展シミュレーションによって達成する。シュミレーテッド分岐アルゴリズムは、それぞれＮ個ある第１変数ｘｉおよび第２変数ｙｉを初期時刻から終了時刻まで時間ステップ毎に順次に、且つ、第１変数ｘｉと第２変数ｙｉとを交互に、更新する。これにより、シュミレーテッド分岐アルゴリズムは、Ｎ体振動子系を時間発展シミュレーションすることができる。
【0033】
また、シュミレーテッド分岐アルゴリズムは、振動子間の相互作用を計算する相互作用演算と、振動子の時間発展を計算する時間発展演算とを実行する。シュミレーテッド分岐アルゴリズムは、初期時刻から終了時刻まで、時間ステップ毎に、相互作用演算と時間発展演算とを実行する。
【0034】
相互作用演算は、式（４）のＮ個のｂｉを算出する演算である。ｂｉを中間変数と呼ぶ。相互作用演算において、ｉ番目の中間変数ｂｉを算出するために必要な入力値は、直前の時間ステップにおいて算出されたＮ個の第１変数ｘｉである。
【0035】
時間発展演算は、式（５）のｘｉ（ｔ＋Δｔ）およびｙｉ（ｔ＋Δｔ）を算出する演算である。時間発展演算において、ｉ番目の第１変数ｘｉ（ｔ＋Δｔ）およびｉ番目の第２変数ｙｉ（ｔ＋Δｔ）を算出するために必要な入力値は、時間発展演算により算出されたｉ番目の中間変数ｂｉ、直前の時間ステップにおいて算出されたｉ番目のｘｉ（ｔ）、および、直前の時間ステップにおいて算出されたｉ番目のｙｉ（ｔ）である。
【0036】
なお、シュミレーテッド分岐アルゴリズムは、相互作用演算の前に、時間発展演算の一部が実行してもよい。例えば、シュミレーテッド分岐アルゴリズムは、相互作用演算に先だって、Ｎ個の第１変数ｘｉのそれぞれに、時間発展演算により乗算される係数が予め乗算されてもよい。例えば、シュミレーテッド分岐アルゴリズムは、定数である－ｃおよびΔｔを予めＮ個の第１変数ｘｉのそれぞれに乗算した後に、相互作用演算を実行してもよい。なお、ｘｉに、－ｃ×Δｔを乗算した変数を、ｘ´ｉと表す場合がある。ｘ´ｉは、ｘｉに係数が乗じられた変数であるので、対応する振動子の位置を表す変数である点においては、ｘｉと変わりがない。
【0037】
０－１組合せ最適化問題は、上述のような基本的なシミュレーテッド分岐アルゴリズムに限らず、基本的なシミュレーテッド分岐アルゴリズムを改良したシミュレーテッド分岐アルゴリズムを用いても高速に解くことが可能である。例えば、シミュレーテッド分岐アルゴリズムは、時間ステップ毎の第１変数ｘｉと第２変数ｙｉとの更新順序を入れ替えたアルゴリズムであってもよい。
【0038】
また、シミュレーテッド分岐アルゴリズムは、１回の時間ステップについての時間発展演算の中において、運動量更新処理と位置更新処理とを所定回交互に実行してもよい。運動量更新処理は、位置を表す第１変数ｘｉを入力とするＦＸ関数により、時間ステップより短い微小時間後の運動量の差分δｙｉを算出し、算出した運動量の差分δｙｉにより第２変数ｙｉを更新する処理である。位置更新処理は、運動量を表す第２変数ｙｉを入力とするＦＹ関数により、微小時間後の位置の差分δｘｉを算出し、算出した位置の差分δｘｉにより第１変数ｘｉを更新する処理である。
【0039】
また、シミュレーテッド分岐アルゴリズムは、式（５）のＫを０とし、且つ、第１変数ｘｉおよび第２変数ｙｉの両方または一方の値域を、所定の範囲内（例えば、－１以上、＋１以下）に制限して、演算を実行してもよい。また、シミュレーテッド分岐アルゴリズムは、時間ステップ毎の演算において、第１変数ｘｉの値を符号関数であるｓｇｎ（ｘｉ）により２値化してもよい。また、シミュレーテッド分岐アルゴリズムは、時間ステップ毎の演算において、第１変数ｘｉおよび第２変数ｙｉの一方または両方に対して、所定の条件の下で所定の操作（例えば、所定の値を加えたり、所定の値を乗算したり、乱数を加えたり、乱数を乗算したりする操作）を実行してもよい。すなわち、シミュレーテッド分岐アルゴリズムは、時間発展に従って第１変数ｘｉに分岐現象の影響が加わるアルゴリズムであって、それぞれＮ個ある第１変数ｘｉおよび第２変数ｙｉを初期時刻から終了時刻まで時間ステップ毎に順次に、且つ、第１変数ｘｉと第２変数ｙｉとを交互に、更新するアルゴリズムであれば、どのようなものであってもよい。
【0040】
（機能ブロック構成）
図２は、本実施形態に係る計算装置１０の構成を示す図である。計算装置１０は、シュミレーテッド分岐アルゴリズムを用いて、Ｎ個の離散変数の最適化問題の解を出力する。
図２は、本実施形態に係る計算装置１０の構成を示す図である。計算装置１０は、シュミレーテッド分岐アルゴリズムを用いて、Ｎ個の離散変数の最適化問題の解を出力する。
【0041】
計算装置１０は、ネットワーク１２と、Ｐ個の計算コア１４と、管理装置１６とを備える。Ｐは、２以上の整数である。すなわち、計算装置１０は、複数の計算コア１４を備える。
【0042】
ネットワーク１２は、Ｐ個の計算コア１４を接続して、情報を送受信させる。Ｐ個の計算コア１４のそれぞれは、ハードウェアの計算資源である。Ｐ個の計算コア１４のそれぞれは、例えば、半導体装置に実装された回路により実現される。Ｐ個の計算コア１４のそれぞれは、ネットワーク１２に接続される。
【0043】
管理装置１６は、Ｐ個の計算コア１４のそれぞれと接続される。管理装置１６は、最適化問題を表す情報を外部装置から取得する。管理装置１６は、取得した問題を表す情報に基づき、Ｐ個の計算コア１４のそれぞれに初期情報を設定する。そして、管理装置１６は、Ｐ個の計算コア１４にシュミレーテッド分岐アルゴリズムを並列計算させて最適化問題の解を算出させる。
【0044】
管理装置１６からの指示に応じて、Ｐ個の計算コア１４は、Ｎ個の振動子における位置を表すＮ個の第１変数ｘｉおよび運動量を表すＮ個の第２変数ｙｉを、シュミレーテッド分岐アルゴリズムにより、初期時刻から終了時刻まで時間ステップ毎に順次に算出する。Ｐ個の計算コア１４は、終了時刻におけるＮ個の第１変数ｘｉに基づく値を計算結果として出力する。そして、管理装置１６は、Ｐ個の計算コア１４のそれぞれから計算結果を取得して、計算結果に基づく最適化問題の解を外部装置に出力する。
【0045】
図３は、Ｐ個の計算コア１４のそれぞれに対する第１変数ｘｉおよび第２変数ｙｉの割り当てを示す図である。
【0046】
Ｐ個の計算コア１４のそれぞれは、Ｎ個の振動子のうちの一部が排他的に割り当てられる。すなわち、Ｎ個の振動子のそれぞれは、Ｐ個の計算コア１４のうちの何れか１つに割り当てられ、且つ、２以上の計算コア１４に割り当てられない。そして、Ｐ個の計算コア１４のそれぞれは、割り当てられた１または複数の振動子に対応する第１変数ｘｉおよび第２変数ｙｉを算出する。
【0047】
例えば、図３に示す場合、Ｐ個の計算コア１４のそれぞれは、（Ｎ／Ｐ）個の振動子が排他的に割り当てられる。この場合、Ｐは、Ｎの約数である。そして、１番目の計算コア１４は、ｘ１～ｘ（Ｎ／Ｐ）およびｙ１～ｙ（Ｎ／Ｐ）を算出する。２番目の計算コア１４は、ｘ（Ｎ／Ｐ）＋１～ｘ２×（Ｎ／Ｐ）およびｙ（Ｎ／Ｐ）＋１～ｙ２×（Ｎ／Ｐ）を算出する。Ｐ番目の計算コア１４は、ｘ（Ｐ－１）（Ｎ／Ｐ）＋１～ｘＮ、および、ｙ（Ｐ－１）（Ｎ／Ｐ）＋１～ｙＮを算出する。
【0048】
なお、Ｐ個の計算コア１４のそれぞれは、互いに同一数の振動子が割り当てられていなくてもよい。すなわち、Ｐ個の計算コア１４のそれぞれは、互いに異なる数の振動子が割り当てられてもよい。
【0049】
本実施形態においては、ｋ番目（ｋは、１以上、Ｐ以下の整数）の計算コア１４－ｋは、Ｍ個（Ｍは、１以上、Ｎ未満の整数）の振動子が割り当てられる。なお、Ｐ個の計算コア１４のそれぞれに同一数の振動子が割り当てられない場合、Ｍは、計算コア１４によって異なる値となる。そして、本実施形態においては、ｋ番目の計算コア１４は、時間ステップ毎に、割り当てられたＭ個の振動子に対応するＭ個の第１変数ｘＡ＋１～ｘＡ＋ＭおよびＭ個の第２変数ｙＡ＋１～ｙＡ＋Ｍを算出する。なお、Ａは、０以上、（Ｎ－Ｍ）未満の任意の整数である。
【0050】
また、Ｐ個の計算コア１４のそれぞれは、割り当てられた振動子に対応する中間変数ｂｉを算出するために、相互作用演算により、直前の時間ステップにおけるＮ個の第１変数ｘｉを取得する。このため、Ｐ個の計算コア１４のそれぞれは、時間ステップ毎に、算出したＭ個の第１変数ｘｉをネットワーク１２を介して他の計算コア１４に送信する。
【0051】
さらに、Ｐ個の計算コア１４のそれぞれは、時間ステップ毎に、自身を除く（Ｐ－１）個の計算コア１４により算出された複数の第１変数ｘｉをネットワーク１２を介して受信する。なお、Ｐ個の計算コア１４のそれぞれは、自身において算出したＭ個の第１変数ｘｉを、ネットワーク１２から受信してもよいし、ネットワーク１２を介さずに自身の内部に形成されたショートカット経路を介して取得してもよい。
【0052】
図４は、Ｐ個の計算コア１４に設定される結合行列Ｊを示す図である。
【0053】
Ｐ個の計算コア１４のそれぞれは、Ｎ×Ｎ個の結合係数Ｊｉ，ｊのうちの、割り当てられた振動子に対応する中間変数ｂｉを算出するために用いられる一部分が設定される。また、さらに、Ｐ個の計算コア１４のそれぞれは、Ｎ個のバイアス係数ｈｉのうちの割り当てられた振動子に対応する中間変数ｂｉを算出するために用いられる一部分が設定される。
【0054】
例えば、Ｐ個の計算コア１４のそれぞれは、（Ｎ／Ｐ＝Ｍ）個の振動子が排他的に割り当てられるとする。この場合、Ｐ個の計算コア１４のそれぞれは、結合行列ＪのうちのＮ×Ｍ個の結合係数Ｊｉ，ｊを含むＮ×Ｍの部分行列が設定される。
【0055】
例えば、１番目の計算コア１４は、結合行列Ｊのうちの１行目から（Ｎ／Ｐ）行目までの（Ｎ／Ｐ）行×Ｎ列の部分行列ＪＧ１が設定される。２番目の計算コア１４は、結合行列Ｊのうちの｛（Ｎ／Ｐ）＋１｝行目から｛２×（Ｎ／Ｐ）｝行目までの部分行列ＪＧ２が設定される。Ｎ番目の計算コア１４は、結合行列Ｊのうちの｛（Ｐ－１）（Ｎ／Ｐ）＋１｝行目からＮ行目までの部分行列ＪＧＰが設定される。
【0056】
なお、図４は、Ｎ個のバイアス係数ｈｉが全て０であり、Ｐ個の計算コア１４のそれぞれがバイアス係数ｈｉに関する演算を実行しない例を示している。
【0057】
【0058】
まず、Ｓ１０１において、管理装置１６は、０－１組合せ最適化問題を解くためのパラメータを、Ｐ個の計算コア１４に設定する。具体的には、管理装置１６は、結合行列Ｊおよびバイアス配列ｈをＰ個の計算コア１４に設定する。この場合において、管理装置１６は、Ｐ個の計算コア１４のそれぞれに対して、結合行列Ｊのうちの割り当てられた振動子に対応する中間変数ｂｉを算出するために用いられる部分行列を設定する。同様に、管理装置１６は、Ｐ個の計算コア１４のそれぞれに対して、バイアス配列ｈのうちの割り当てられた振動子に対応する中間変数ｂｉを算出するために用いられる部分配列を設定する。
【0059】
さらに、管理装置１６は、Ｄ、ｃ、Ｋ、時間ステップを表すΔｔ、終了時刻を表すＴ、関数であるｐ（ｔ）、および、関数であるα（ｔ）をＰ個の計算コア１４のそれぞれに設定する。ｐ（ｔ）およびα（ｔ）は、ｔ＝初期時刻（例えば０）で０、ｔ＝終了時刻（Ｔ）で１となる増加関数である。計算装置１０は、Ｄ、ｃ、Ｋ、Δｔ、Ｔ、ｐ（ｔ）およびα（ｔ）を、外部装置から受け取った値に応じて設定してもよいし、予め決定されており変更できない値を設定してもよい。
【0060】
続いて、Ｓ１０２において、管理装置１６は、Ｐ個の計算コア１４のそれぞれに設定されている変数を初期化する。具体的には、管理装置１６は、時間ステップを表す変数であるｔを初期時刻（例えば、０）に初期化する。さらに、管理装置１６は、Ｎ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））のそれぞれおよびＮ個の第２変数（ｙ１（ｔ）～ｙＮ（ｔ））のそれぞれを、外部装置から受け取った初期値、予め定められた固定値、または、乱数に初期化する。なお、Ｎ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））のそれぞれおよびＮ個の第２変数（ｙ１（ｔ）～ｙＮ（ｔ））のそれぞれは、Ｐ個の計算コア１４のうちの割り当てられている計算コア１４に対して設定されている。
【0061】
続いて、Ｐ個の計算コア１４は、Ｓ１０３とＳ１０８との間のループ処理を、ｔがＴ以上になるまで繰り返す。１回のループ処理において、Ｐ個の計算コア１４は、対象時刻（ｔ＋Δｔ）におけるＮ個の第１変数（ｘ１（ｔ＋Δｔ）～ｘＮ（ｔ＋Δｔ））を、直前時刻（ｔ）におけるＮ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））、および、対象時刻（ｔ＋Δｔ）におけるＮ個の第２変数（ｙ１（ｔ＋Δｔ）～ｙＮ（ｔ＋Δｔ））に基づき算出する。また、１回のループ処理において、Ｐ個の計算コア１４は、対象時刻（ｔ＋Δｔ）におけるＮ個の第２変数（ｙ１（ｔ＋Δｔ）～ｙＮ（ｔ＋Δｔ））を、直前時刻（ｔ）におけるＮ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））および直前時刻（ｔ）におけるＮ個の第２変数（ｙ１（ｔ）～ｙＮ（ｔ））に基づき算出する。
【0062】
なお、直前時刻（ｔ）は、対象時刻（ｔ＋Δｔ）より時間ステップ（Δｔ）前の時刻である。従って、Ｐ個の計算コア１４は、Ｓ１０３とＳ１０８との間のループ処理を繰り返すことにより、Ｎ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））およびＮ個の第２変数（ｙ１（ｔ）～ｙＮ（ｔ））を、初期時刻（ｔ＝０）から終了時刻（ｔ＝Ｔ）まで時間ステップ（Δｔ）毎に順次に更新することができる。
【0063】
ループ内では、Ｐ個の計算コア１４は、Ｓ１０４～Ｓ１０７の処理を実行する。
【0064】
Ｓ１０４において、Ｐ個の計算コア１４は、直前時刻（ｔ）におけるＮ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））をネットワーク１２を介して相互に送受信する。すなわち、Ｐ個の計算コア１４のそれぞれは、自身により算出した、割り当てられた振動子に対応する直前時刻（ｔ）における第１変数ｘｉを、ネットワーク１２を介して他の計算コア１４に送信する。そして、Ｐ個の計算コア１４のそれぞれは、他の（Ｐ－１）個の計算コア１４により算出された、直前時刻（ｔ）における第１変数ｘｉを、ネットワーク１２を介して受信する。なお、Ｐ個の計算コア１４のそれぞれは、自身により算出した、割り当てられた振動子に対応する直前時刻（ｔ）における第１変数ｘｉについては、ネットワーク１２を介して受信してもよいし、ネットワーク１２を介さずに自身の内部に形成されたショートカット経路を介して取得してもよい。
【0065】
ここで、Ｐ個の計算コア１４のそれぞれは、Ｎ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））を一部ずつシーケンシャルに受信する。
【0066】
例えば、Ｎ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））を送受信する通信期間がＰ個のタイムスロットに時分割されているとする。この場合、Ｐ個の計算コア１４のそれぞれは、Ｐ個のタイムスロットの何れか１つのタイムスロットに排他的に割り当てられる。そして、複数の計算コア１４のそれぞれは、自身に割り当てられたタイムスロットにおいて、自身により算出した第１変数ｘｉをネットワーク１２を介してブロードキャストする。この場合、Ｐ個の計算コア１４のそれぞれは、Ｐ個のタイムスロットのそれぞれにおいて、送信された所定個の第１変数ｘｉを受信する。これにより、Ｐ個の計算コア１４のそれぞれは、Ｎ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））を一部ずつシーケンシャルに受信することができる。
【0067】
また、例えば、ネットワーク１２がＰ個の計算コア１４をリング形式で接続しているとする。この場合、Ｐ個の計算コア１４は、リングを巡回させるようにバケツリレー方式で第１変数ｘｉを転送する。例えば、Ｐ個の計算コア１４のそれぞれは、直接接続された第１の計算コア１４から送信された第１変数ｘｉ（ｔ）を受信してバッファリングするとともに、自身がバッファリングしている第１変数ｘｉ（ｔ）を第１の計算コア１４以外の直接接続された第２の計算コア１４に送信する。そして、Ｐ個の計算コア１４のそれぞれは、このような受信処理および送信処理を、Ｎ個の全ての第１変数ｘｉを受信するまで繰り返す。つまり、Ｎ個の第１変数ｘｉ（ｔ）のそれぞれは、リングを１周回する。これにより、Ｐ個の計算コア１４のそれぞれは、Ｎ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））を一部ずつシーケンシャルに受信することができる。
【0068】
続いて、Ｓ１０５において、Ｐ個の計算コア１４は、相互作用演算を実行する。より詳しくは、Ｐ個の計算コア１４のそれぞれは、相互作用演算を実行して、割り当てられた振動子に対応する中間変数ｂｉを算出する。これにより、Ｐ個の計算コア１４は、相互作用演算を並列に実行することができる。
【0069】
相互作用演算は、行列乗算処理と、バイアス加算処理とを含む。中間変数ｂｉについての行列乗算処理は、Ｎ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））と、結合行列Ｊにおける中間変数ｂｉに対応する行に含まれるＮ個の結合係数Ｊｉ，１～Ｊｉ，Ｎとを積和演算する処理である。中間変数ｂｉについてのバイアス加算処理は、行列乗算の結果に、中間変数ｂｉに対応するバイアス係数ｈｉを加算する処理である。なお、バイアス係数ｈｉが０である場合には、相互作用演算は、バイアス加算処理を含まず、行列乗算処理のみとなる。
【0070】
ここで、Ｐ個の計算コア１４のそれぞれは、相互作用演算を一部ずつシーケンシャルに実行する。すなわち、Ｐ個の計算コア１４のそれぞれは、Ｎ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））のうちの一部ずつ積和演算を繰り返し、繰り返し毎に、積和演算結果を中間変数ｂｉに累積加算する。
【0071】
さらに、Ｐ個の計算コア１４のそれぞれは、シーケンシャルな相互作用演算を、Ｓ１０４の相互送受信の処理にオーバラップさせて実行する。すなわち、Ｐ個の計算コア１４のそれぞれは、他の（Ｐ－１）個の計算コア１４により算出された第１変数ｘｉの全ての受信が完了する前に、中間変数ｂｉの算出を開始する。
【0072】
例えば、Ｐ個の計算コア１４のそれぞれは、Ｎ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））の一部を受信する毎に、受信した一部の第１変数ｘｉ（ｔ）をバッファリングする。続いて、Ｐ個の計算コア１４のそれぞれは、バッファリングしている一部の第１変数ｘｉ（ｔ）に対する一部分の相互作用演算を実行し、一部分の相互作用演算結果を対応する中間変数ｂｉに格納する。続いて、Ｐ個の計算コア１４のそれぞれは、次の一部の第１変数ｘｉ（ｔ）を新たに受信してバッファリングする。続いて、Ｐ個の計算コア１４のそれぞれは、新たに受信した第１変数ｘｉ（ｔ）に対して一部分の相互作用演算を実行し、一部分の相互作用演算結果を、中間変数ｂｉに累積加算する。Ｐ個の計算コア１４のそれぞれは、以上の処理をＮ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））の全てについて繰り返す。これにより、Ｐ個の計算コア１４のそれぞれは、相互作用演算を、Ｓ１０４の相互送受信の処理にオーバラップさせて実行することができる。
【0073】
続いて、Ｓ１０５の処理が完了した後、Ｓ１０６において、Ｐ個の計算コア１４は、時間発展演算を実行する。より詳しくは、Ｐ個の計算コア１４のそれぞれは、割り当てられた振動子に対応する、中間変数ｂｉ、直前時刻における第１変数ｘｉ（ｔ）および直前時刻における第２変数ｙｉ（ｔ）を用いて時間発展演算し、対象時刻における第１変数ｘｉ（ｔ＋Δｔ）および対象時刻における第２変数ｙｉ（ｔ＋Δｔ）を算出する。
【0074】
続いて、Ｓ１０７において、Ｐ個の計算コア１４は、直前時刻（ｔ）に時間ステップ（Δｔ）を加算して、直前時刻（ｔ）および対象時刻（ｔ＋Δｔ）のそれぞれを更新する。
【0075】
続いて、Ｓ１０８において、Ｐ個の計算コア１４は、Ｓ１０４からＳ１０７までの処理を、ｔが終了時刻（Ｔ）に到達するまで繰り返す。そして、Ｐ個の計算コア１４は、ｔが終了時刻（Ｔ）に到達した場合、Ｓ１０３とＳ１０８との間のループ処理を抜ける。
【0076】
続いて、Ｓ１０９において、Ｐ個の計算コア１４のそれぞれは、自身に割り当てられた振動子に対応する、終了時刻（ｔ＝Ｔ）における第１変数（ｘｉ（Ｔ））を、管理装置１６に送信する。管理装置１６は、Ｐ個の計算コア１４から受信したＮ個の振動子のそれぞれについて、終了時刻（ｔ＝Ｔ）における第１変数（ｘｉ（Ｔ））の符号に応じて、対応するスピンの値を算出する。例えば、管理装置１６は、終了時刻（ｔ＝Ｔ）における第１変数（ｘｉ（Ｔ））の符号が負である場合、対応するスピンを－１とし、正である場合、対応するスピンを＋１とする。そして、管理装置１６は、算出した複数のスピンの値、または、算出した複数のスピンの値を離散変数に変換した値を組合せ最適化問題の解として出力する。
【0077】
以上のＳ１０１～Ｓ１０９の処理を実行することにより、計算装置１０は、シュミレーテッド分岐アルゴリズムに従った演算を実行して、終了時刻（ｔ＝Ｔ）におけるＮ個の第１変数（ｘ１（ｔ）～ｘＮ（ｔ））およびＮ個の第２変数（ｙ１（ｔ）～ｙＮ（ｔ））を算出することができる。
【0078】
図６は、ｋ番目の計算コア１４－ｋによる第１変数ｘｉの受信および相互作用演算のタイミングの第１例を示す図である。
【0079】
リングを巡回させるようにバケツリレー方式でＮ個の第１変数ｘｉを転送する場合、１番目の第１変数ｘ１から受信が開始しない計算コア１４も存在する。このため、Ｐ個の計算コア１４の全てが１番目の第１変数ｘ１から順に受信するとは限らない。しかし、Ｐ個の計算コア１４のそれぞれは、結合行列Ｊに含まれるＮ×Ｎ個の結合係数Ｊｉ，ｊの行列内における配置を、Ｎ個の第１変数ｘｉを受信する順に対応させて並べ替えて記憶する。これにより、Ｐ個の計算コア１４のそれぞれは、１番目の第１変数ｘ１から受信が開始しない場合であっても、１番目の第１変数ｘ１から受信が開始する場合と同様に処理をすることができる。詳細な説明では、１番目の第１変数ｘ１から受信が開始しない計算コア１４についても、１番目の第１変数ｘ１から受信が開始する計算コア１４と同様に説明する。
【0080】
例えば、ｋ番目の計算コア１４－ｋは、Ｎ個の振動子のうちの（Ａ＋１）番目から（Ａ＋Ｍ）番目までのＭ個の振動子が割り当てられている。この場合、ｋ番目の計算コア１４－ｋは、相互作用演算により、Ｍ個の中間変数ｂＡ＋１～ｂＡ＋Ｍを算出する。
【0081】
例えば、Ｐ個の計算コア１４のそれぞれは、Ｎ個の第１変数ｘｉを所定周期毎に１個単位でシーケンシャルに受信する。そして、Ｐ個の計算コア１４のそれぞれは、受信した第１変数ｘｉを一時的にバッファリングする。
【0082】
この場合、ｋ番目の計算コア１４－ｋは、１番目の第１変数ｘ１をバッファリングしている期間において、１番目の第１変数ｘ１と、結合係数ＪＡ＋１，１とを乗算して乗算値を算出する。結合係数ＪＡ＋１，１は、Ａ＋１番目の中間変数ｂＡ＋１と、１番目の第１変数ｘ１とに対応する係数である。そして、ｋ番目の計算コア１４－ｋは、乗算値を中間変数ｂＡ＋１に加算する。
【0083】
ｋ番目の計算コア１４－ｋは、２番目以降の各第１変数ｘｉをバッファリングしているそれぞれの周期においても、同様に処理を実行する。そして、ｋ番目の計算コア１４－ｋは、Ｎ番目の第１変数ｘＮについて処理を完了した後、Ｍ個の中間変数ｂＡ＋１～ｂＡ＋Ｍを出力する。なお、Ｍ個の中間変数ｂＡ＋１～ｂＡ＋Ｍのそれぞれは、相互作用演算前において０に初期化されている。
【0084】
以上のような処理を実行することにより、ｋ番目の計算コア１４－ｋは、Ｎ個の第１変数ｘ１～ｘＮの受信処理と、相互作用演算とをオーバラップさせて実行することができる。
【0085】
図７は、ｋ番目の計算コア１４－ｋによる第１変数ｘｉの受信および相互作用演算のタイミングの第２例を示す図である。
【0086】
例えば、Ｐ個の計算コア１４のそれぞれは、Ｎ個の第１変数ｘ１～ｘＮを、所定周期毎にＬ個（Ｌは、１以上、Ｎ未満）単位でシーケンシャルに受信してもよい。そして、Ｐ個の計算コア１４のそれぞれは、受信したＬ個の第１変数ｘｉのセットを一時的にバッファリングする。
【0087】
この場合、ｋ番目の計算コア１４－ｋは、１番目の第１変数ｘ１～Ｌ番目の第１変数ｘＬを含む１番目のセットをバッファリングしている期間において、１番目の第１変数ｘ１と結合係数ＪＡ＋１，１とを乗算した乗算値と算出する。さらに、ｋ番目の計算コア１４－ｋは、１番目のセットをバッファリングしている期間において、２番目の第１変数ｘ２からＬ番目の第１変数ｘＬまでについても、同様に、乗算値を算出する。そして、ｋ番目の計算コア１４－ｋは、算出したＬ個の乗算値を総加算した値を、中間変数ｂＡ＋１に加算する。
【0088】
ｋ番目の計算コア１４－ｋは、２番目以降の各セットをバッファリングしているそれぞれの周期においても、同様に処理を実行する。そして、ｋ番目の計算コア１４－ｋは、最後のセットについて処理を完了した後、Ｍ個の中間変数ｂＡ＋１～ｂＡ＋Ｍを出力する。
【0089】
以上のような処理を実行することによっても、ｋ番目の計算コア１４－ｋは、Ｎ個の第１変数ｘ１～ｘＮの受信処理と、相互作用演算とをオーバラップさせて実行することができる。
【0090】
図８は、ｋ番目の計算コア１４－ｋの構成を示す図である。ｋ番目の計算コア１４－ｋは、受信回路２２と、計算回路２４と、送信回路２６とを有する。
【0091】
受信回路２２は、時間ステップ毎に、Ｐ個の計算コア１４のうちのｋ番目の計算コア１４－ｋ以外の（Ｐ－１）個の計算コア１４により算出された、直前の時間ステップにおける（Ｎ－Ｍ）個の第１変数ｘｉを、ネットワーク１２を介して一部ずつシーケンシャルに受信する。受信回路２２は、時間ステップ毎に、ｋ番目の計算コア１４－ｋにより算出されたＭ個の第１変数ｘｉを含むＮ個の第１変数ｘｉの全てを、ネットワーク１２を介して受信してもよい。
【0092】
計算回路２４は、時間ステップ毎に、直前の時間ステップにおけるＮ個の第１変数ｘｉに基づき相互作用演算を実行する。これにより、計算回路２４は、ｋ番目の計算コア１４－ｋに割り当てられたＭ個の振動子に対応するＭ個の中間変数ｂｉを算出することができる。さらに、計算回路２４は、時間ステップ毎に、相互作用演算を実行して得られたＭ個の中間変数ｂｉ、ｋ番目の計算コア１４－ｋに割り当てられたＭ個の振動子に対応する、直前の時間ステップにおけるＭ個の第１変数ｘｉ、および、直前の時間ステップにおけるＭ個の第２変数ｙｉに基づき、時間発展演算を実行する。これにより、計算回路２４は、時間ステップ毎に、ｋ番目の計算コア１４－ｋに割り当てられたＭ個の振動子に対応する、対象の時間ステップにおけるＭ個の第１変数ｘｉ、および、対象の時間ステップにおけるＭ個の第２変数ｙｉを算出することができる。
【0093】
送信回路２６は、時間ステップ毎に、計算回路２４が算出したＭ個の第１変数ｘｉを、ネットワーク１２を介してＰ個の計算コア１４のうちのｋ番目の計算コア１４－ｋ以外の（Ｐ－１）個の計算コア１４に送信する。なお、送信回路２６は、時間ステップ毎に、計算回路２４が算出したＭ個の第１変数ｘｉを、ネットワーク１２を介して、自身であるｋ番目の計算コア１４－ｋを含むＰ個の計算コア１４に送信してもよい。
【0094】
計算回路２４は、係数メモリ３２と、第１メモリ３４と、第２メモリ３６と、相互作用回路３８と、時間発展回路４０と、転送回路４２とを含む。
【0095】
係数メモリ３２は、結合行列Ｊに含まれるＮ×Ｎ個の結合係数Ｊｉ，ｊのうちの、ｋ番目の計算コア１４－ｋに割り当てられたＭ個の振動子に対応するＭ個の中間変数ｂｉを算出するために用いるＭ×Ｎ個の結合係数Ｊｉ，ｊを含むＭ×Ｎの部分行列を記憶する。また、係数メモリ３２は、バイアス配列ｈに含まれるＮ個のバイアス係数ｈｉのうちのｋ番目の計算コア１４－ｋに割り当てられたＭ個の振動子に対応するＭ個の中間変数ｂｉを算出するために用いるＭ個のバイアス係数ｈｉを記憶する。係数メモリ３２に記憶されるＭ×Ｎ個の結合係数Ｊｉ，ｊを含むＭ×Ｎの部分行列およびＭ個のバイアス係数ｈｉは、管理装置１６により予め設定される。
【0096】
第１メモリ３４は、ｋ番目の計算コア１４－ｋに割り当てられたＭ個の振動子に対応するＭ個の第１変数ｘｉを記憶する。第１メモリ３４に記憶されるＭ個の第１変数ｘｉは、時間ステップ毎に時間発展回路４０により更新される。また、第１メモリ３４に記憶されるＭ個の第１変数ｘｉは、初期状態においては、予め定められた固定値または乱数に設定される。
【0097】
第２メモリ３６は、ｋ番目の計算コア１４－ｋに割り当てられたＭ個の振動子に対応するＭ個の第２変数ｙｉを記憶する。第２メモリ３６に記憶されるＭ個の第２変数ｙｉは、時間ステップ毎に時間発展回路４０により更新される。また、第２メモリ３６に記憶されるＭ個の第２変数ｙｉは、初期状態においては、予め定められた固定値または乱数に設定される。
【0098】
相互作用回路３８は、時間ステップ毎に、係数メモリ３２に記憶されたＭ×Ｎ個の結合係数Ｊｉ，ｊを含むＭ×Ｎの部分行列、Ｍ個のバイアス係数ｈｉ、および、直前の時間ステップにおけるＮ個の第１変数ｘｉに基づき、ｋ番目の計算コア１４－ｋに割り当てられたＭ個の振動子に対応するＭ個の中間変数ｂｉを算出する。より詳しくは、相互作用回路３８は、時間ステップ毎に、ｋ番目の計算コア１４－ｋにより算出された直前の時間ステップにおけるＭ個の第１変数ｘｉ、および、ｋ番目の計算コア１４－ｋ以外の（Ｐ－１）個の計算コア１４により算出された、直前の時間ステップにおける（Ｎ－Ｍ）個の第１変数ｘｉに基づき、ｋ番目の計算コア１４－ｋに割り当てられたＭ個の振動子に対応するＭ個の中間変数ｂｉを算出する。
【0099】
ここで、相互作用回路３８は、時間ステップ毎に、Ｎ個の第１変数ｘｉを一部ずつシーケンシャルに取得する。そして、相互作用回路３８は、時間ステップ毎に、Ｎ個の第１変数ｘｉに対して一部ずつシーケンシャルに相互作用演算を実行して、Ｍ個の中間変数ｂｉを算出する。
【0100】
また、相互作用回路３８は、中間変数メモリ４４を含む。中間変数メモリ４４は、Ｎ個の第１変数ｘｉに対して一部ずつシーケンシャルに相互作用演算を実行している最中における計算途中のＭ個の中間変数ｂｉを記憶する。
【0101】
さらに、相互作用回路３８は、時間ステップ毎に、受信回路２２が直前の時間ステップの（Ｎ－Ｍ）個の第１変数ｘｉの全ての受信を完了する前に、Ｍ個の中間変数ｂｉの算出を開始する。これにより、相互作用回路３８は、相互作用演算を、受信回路２２による（Ｎ－Ｍ）個の第１変数ｘｉの受信処理にオーバラップさせて実行することができる。
【0102】
そして、相互作用回路３８は、時間ステップ毎に、相互作用演算が終了した後のＭ個の中間変数ｂｉを時間発展回路４０に供給する。
【0103】
時間発展回路４０は、時間ステップ毎に、第１メモリ３４に記憶された直前の時間ステップにおけるＭ個の第１変数ｘｉ、第２メモリ３６に記憶された直前の時間ステップにおけるＭ個の第２変数ｙｉ、および、相互作用回路３８により算出されたＭ個の中間変数ｂｉに基づき、対象の時間ステップにおけるＭ個の第１変数ｘｉおよびＭ個の第２変数ｙｉを算出する。時間発展回路４０は、時間ステップ毎に、第１メモリ３４に記憶されたＭ個の第１変数ｘｉおよび第２メモリ３６に記憶されたＭ個の第２変数ｙｉを更新する。
【0104】
なお、時間発展回路４０は、Ｍ個の第１変数ｘｉおよびＭ個の第２変数ｙｉを複数の回路により並列処理により算出してもよい。例えば、時間発展回路４０は、Ｍ個の回路によりＭ並列で、Ｍ個の第１変数ｘｉおよびＭ個の第２変数ｙｉを算出してもよい。
【0105】
転送回路４２は、時間ステップ毎に、Ｐ個の計算コア１４のうちのｋ番目の計算コア１４－ｋ以外の（Ｐ－１）個の計算コア１４により算出された、直前の時間ステップにおける（Ｎ－Ｍ）個の第１変数ｘｉを、受信回路２２から相互作用回路３８へと転送する。なお、受信回路２２がｋ番目の計算コア１４－ｋにより算出されたＭ個の第１変数ｘｉを含むＮ個の第１変数ｘｉを受信する場合には、Ｎ個の第１変数ｘｉの全てを、受信回路２２から相互作用回路３８へと転送する。また、受信回路２２がｋ番目の計算コア１４－ｋにより算出されたＭ個の第１変数ｘｉを受信しない場合には、転送回路４２は、時間発展回路４０により算出されたＭ個の第１変数ｘｉについては、時間発展回路４０から相互作用回路３８へとショートカットして転送する。
【0106】
また、転送回路４２は、時間ステップ毎に、時間発展回路４０により算出されたＭ個の第１変数ｘｉを、時間発展回路４０から送信回路２６へと転送する。
【0107】
図９は、相互作用回路３８におけるシーケンシャルな行列乗算処理について説明するための図である。
【0108】
相互作用回路３８は、相互作用演算において、Ｎ個の第１変数ｘｉと、Ｍ行×Ｎ列の結合行列Ｊにおける対応する部分行列との行列乗算処理を、時間ステップ毎に、シーケンシャルに実行する。
【0109】
本実施形態においては、相互作用回路３８は、転送回路４２から、直前の時間ステップのＮ個の第１変数ｘｉを、Ｌ個の第１変数ｘｉのセット毎にシーケンシャルに取得する（Ｓ１２１）。Ｌは、１以上、Ｎ未満の整数である。例えば、Ｌは、Ｎの約数である。例えば、Ｌは、Ｎ／Ｐ＝Ｍであってもよい。
【0110】
相互作用回路３８は、Ｌ個の第１変数ｘｉを取得する毎に、予め設定されたＭ×Ｎ個の結合係数を含むＭ×Ｎの部分行列のうちの取得したＬ個の第１変数ｘｉに対応するＭ×Ｌ個の結合係数Ｊｉ，ｊと、取得したＬ個の第１変数ｘｉとを、行毎に積和演算する（Ｓ１２２）。そして、相互作用回路３８は、Ｌ個の第１変数ｘｉを取得する毎に、行毎の積和演算の演算結果のそれぞれを、中間変数メモリ４４に記憶されたＭ個の中間変数ｂｉのうちの対応する中間変数ｂｉに累積加算する（Ｓ１２３）。そして、相互作用回路３８は、時間ステップ毎に、Ｎ個の第１変数ｘｉのうちの最後のＬ個の第１変数ｘｉに対応する積和演算を完了した後に、Ｍ個の中間変数ｂｉを時間発展回路４０に出力する（Ｓ１２４）。これにより、相互作用回路３８は、Ｎ個の第１変数ｘｉに対して一部ずつシーケンシャルに相互作用演算を実行して、Ｍ個の中間変数ｂｉを算出することができる。
【0111】
時間発展回路４０は、相互作用回路３８から出力されたＭ個の中間変数ｂｉを取得し、相互作用演算を完了した後のＭ個の中間変数ｂｉを内部のバッファに記憶する。そして、時間発展回路４０は、内部のバッファに記憶したＭ個の中間変数ｂｉを用いて、時間発展処理を実行する。なお、相互作用演算を完了した後のＭ個の中間変数ｂｉを記憶するバッファは、相互作用回路３８に設けられてもよいし、相互作用回路３８と時間発展回路４０との間の経路に設けられてもよい。相互作用演算を完了した後のＭ個の中間変数ｂｉを記憶するバッファが計算回路２４に設けられることにより、相互作用回路３８は、次の時間ステップにおけるＭ個の中間変数ｂｉを算出するための相互作用演算を、直前の時間ステップにおける相互作用演算を完了した後に直ぐに開始することができる。
【0112】
なお、相互作用回路３８は、時間ステップ毎に、最初のＬ個の第１変数ｘｉを用いた演算を開始する前に、中間変数メモリ４４に記憶されているＭ個の中間変数ｂｉを消去する。すなわち、相互作用回路３８は、最初のＬ個の第１変数ｘｉを用いた演算を開始する前に、Ｍ個の中間変数ｂｉの値を０とする。これにより、相互作用回路３８は、正しい値を中間変数メモリ４４に記憶させることができる。
【0113】
さらに、相互作用回路３８は、時間ステップ毎に、受信回路２２が直前の時間ステップの（Ｎ－Ｍ）個の第１変数ｘｉの全ての受信を完了する前に、直前の時間ステップのＮ個の第１変数ｘｉのうちの最初のＬ個の第１変数ｘｉを用いた演算を開始する。これにより、相互作用回路３８は、相互作用演算を、受信回路２２による（Ｎ－Ｍ）個の第１変数ｘｉの受信処理にオーバラップさせて実行することができる。
【0114】
以上のようなＰ個の計算コア１４のそれぞれの計算時間は、計算資源によって決まる。また、受信および送信のための通信時間は、通信スループット、および、単位時間当たりのデータ転送量である通信レイテンシによって決まる。計算時間および通信時間のそれぞれが一定であるとした場合、Ｐ個の計算コア１４のそれぞれの総計算時間は、計算時間と通信時間とが重複している時間が長い程、短くなる。
【0115】
本実施形態において、Ｐ個の計算コア１４のそれぞれは、他の計算コア１４により算出された直前の時間ステップの（Ｎ－Ｍ）個の第１変数ｘｉの全ての受信を完了する前に、相互作用回路３８が相互作用演算を開始する。そして、Ｐ個の計算コア１４のそれぞれは、受信処理と、相互作用演算とをオーバラップさせて実行する。従って、本実施形態に係る計算装置１０は、通信オーバーヘッドによるＰ個の計算コア１４のそれぞれの総計算時間の長期化を防ぐことができる。これにより、本実施形態に係る計算装置１０は、大規模な最適化問題を高速に解くことができる。
【0116】
特に、相互作用演算の処理時間が、通信時間よりも長い場合、本実施形態に係る計算装置１０は、計算コア１４の総動作時間に対する通信時間の影響を完全に排除することができる。
【0117】
図１０は、Ｐ個の計算コア１４を接続するネットワーク１２の第１例を示す図である。ネットワーク１２は、例えば、クロスバーネットワークであってもよい。また、ネットワーク１２は、共有バスであってもよい。これにより、Ｐ個の計算コア１４のそれぞれは、ネットワーク１２を介して、Ｐ個の計算コア１４のそれぞれに第１変数ｘｉをブロードキャスト送信することができる。すなわち、Ｐ個の計算コア１４のそれぞれは、Ｐ個の計算コア１４のそれぞれから、他の計算コア１４を介さずに第１変数ｘｉを直接受信することができる。
【0118】
なお、ネットワーク１２は、イーサーネットスイッチおよびＩｎｆｉｎ Ｂａｎｄスイッチ等を含んでもよい。ネットワーク１２は、ルータまたは分配装置等を有してもよい。この場合、ルータまたは分配装置等は、Ｐ個の計算コア１４のそれぞれから送信された第１変数ｘｉを一時的にバッファリングし、バッファリングしている第１変数ｘｉをＰ個の計算コア１４へブロードキャスト送信することができる。
【0119】
なお、ネットワーク１２は、Ｐ個の計算コア１４のそれぞれに第１変数ｘｉをブロードキャスト送信することができれば、クロスバーネットワークまたは共有バスに限らず他の方式のネットワークであってもよい。例えば、ネットワーク１２は、Ｐ個の計算コア１４のそれぞれを互いに接続する配線であってもよい。この場合、ネットワーク１２は、計算コア１４間の通信レイテンシを非常に小さくすることができる。
【0120】
図１１は、第１例のネットワーク１２により接続された場合のＰ個の計算コア１４のそれぞれの第１変数ｘｉの送信タイミングを示す図である。
【0121】
ネットワーク１２がＰ個の計算コア１４のそれぞれがブロードキャスト送信をすることができるクロスバーネットワークまたは共有バス等である場合、Ｎ個の第１変数ｘｉが送受信される通信期間は、複数のタイムスロットに分割される。Ｐ個の計算コア１４のそれぞれは、複数のタイムスロットのうちの１つのタイムスロットが排他的に割り当てられる。そして、Ｐ個の計算コア１４のそれぞれの送信回路２６は、割り当てられたタイムスロットにおいて、算出したＭ個の第１変数ｘｉを、ネットワーク１２を介してＰ個の計算コア１４のそれぞれにブロードキャスト送信する。なお、送信回路２６は、割り当てられたタイムスロットにおいて、算出したＭ個の第１変数ｘｉを、Ｐ個の計算コア１４のうちの自身を除く（Ｐ－１）個の計算コア１４に、ブロードキャスト送信してもよい。
【0122】
このように、ネットワーク１２がＰ個の計算コア１４のそれぞれがブロードキャスト送信をすることができるクロスバーネットワーク等である場合、時間ステップ毎のＮ個の第１変数ｘｉのそれぞれは、通信期間を分割した複数のタイムスロットのうちの１つのタイムスロットに割り当てられ、割り当てられたタイムスロットにおいてネットワーク１２を介して送信される。従って、Ｐ個の計算コア１４のそれぞれは、（Ｎ－Ｍ）個の第１変数ｘｉ、または、Ｎ個の第１変数ｘｉを一部ずつシーケンシャルに受信することができる。
【0123】
図１２は、Ｐ個の計算コア１４を接続するネットワーク１２の第２例を示す図である。ネットワーク１２は、Ｐ個の計算コア１４をリング形式で接続するリングネットワークであってもよい。これにより、ネットワーク１２は、Ｐ個の計算コア１４のそれぞれが算出した第１変数ｘｉを、巡回的にＰ個の計算コア１４の全てに転送することができる。
【0124】
ネットワーク１２がリングネットワークである場合、Ｐ個の計算コア１４は、時間ステップ毎のＮ個の第１変数ｘｉが送受信される通信期間において、Ｎ個の第１変数ｘｉを一部ずつバケツリレー方式で送受信する。
【0125】
例えば、ネットワーク１２がリングネットワークである場合、Ｐ個の計算コア１４のそれぞれの受信回路２２は、通信期間において、Ｎ個の第１変数ｘｉのうちの自身が算出したＭ個の第１変数ｘｉを除く（Ｎ－Ｍ）個の第１変数ｘｉを、Ｐ個の計算コア１４のうちの隣接する第１の計算コア１４から一部ずつ受信する。なお、Ｐ個の計算コア１４のそれぞれの受信回路２２は、通信期間において、自身が算出したＭ個の第１変数ｘｉを含むＮ個の第１変数ｘｉの全部を、隣接する第１の計算コア１４から受信してもよい。
【0126】
ネットワーク１２がリングネットワークである場合、さらに、Ｐ個の計算コア１４のそれぞれの送信回路２６は、通信期間において、自身が算出したＭ個の第１変数ｘｉを、Ｐ個の計算コア１４のうちの第１の計算コア１４とは異なる隣接する第２の計算コア１４に送信する。さらに、Ｐ個の計算コア１４のそれぞれの送信回路２６は、通信期間において、第１の計算コア１４から受信した（Ｎ－Ｍ）個の第１変数ｘｉを第２の計算コア１４に送信する。なお、Ｐ個の計算コア１４のそれぞれの送信回路２６は、通信期間において、第２の計算コア１４が算出した第１変数ｘｉを受信した場合には、第２の計算コア１４が算出した第１変数ｘｉを第２の計算コア１４に送信してもよいし、送信しなくてもよい。
【0127】
このようなネットワーク１２は、Ｐ個の計算コア１４のそれぞれから送信された第１変数ｘｉを１周回させることにより、Ｐ個の計算コア１４のそれぞれにＮ個の第１変数ｘｉを受信させることができる。このように送信することによって、Ｐ個の計算コア１４のそれぞれは、（Ｎ－Ｍ）個の第１変数ｘｉ、または、Ｎ個の第１変数ｘｉを一部ずつシーケンシャルに受信することができる。
【0128】
図１３は、Ｐ個の計算コア１４を接続するネットワーク１２の第３例を示す図である。ネットワーク１２は、Ｐ個の計算コア１４をリング形式で接続する複数のリングネットワークであってもよい。
【0129】
例えば、ネットワーク１２は、第１のリングネットワークと、第２のリングネットワークとを含んでもよい。この場合、Ｐ個の計算コア１４のそれぞれは、全二重通信を行う。
【0130】
第１のリングネットワークは、Ｐ個の計算コア１４をリング状の第１経路に沿って接続し、データを第１経路の第１方向に巡回的に転送する。第２のリングネットワークは、Ｐ個の計算コア１４を第１経路に沿って接続し、データを第１経路の第１方向とは逆方向の第２方向に巡回的に転送する。
【0131】
第１のリングネットワークおよび第２のリングネットワークは、互いに同一の第１変数ｘｉを転送する。これに代えて、第１のリングネットワークおよび第２のリングネットワークは、一方が、Ｎ個の第１変数ｘｉのうちの一部である第１変数グループを転送し、他方が、Ｎ個の第１変数ｘｉのうちの第１変数グループ以外の第２変数グループを転送してもよい。
【0132】
このようなネットワーク１２により接続されることにより、Ｐ個の計算コア１４は、第２例と比較して通信スループットを速くすることができる。Ｐ個の計算コア１４は、Ｎ個の第１変数ｘｉの送信を開始してから、Ｎ個の第１変数ｘｉの全ての送信を完了するまでの期間を短くすることができる。また、第１のリングネットワークおよび第２のリングネットワークが互いに同一のＮ個の第１変数ｘｉを転送した場合、Ｐ個の計算コア１４は、少ないホップ数でＮ個の第１変数ｘｉの全ての転送を完了することができる。
【0133】
図１４は、Ｐ個の計算コア１４を接続するネットワーク１２の第４例を示す図である。ネットワーク１２は、Ｐ個の計算コア１４をリング形式で接続する３以上のリングネットワークを含む構成であってもよい。例えば、ネットワーク１２は、図１３に示すように、二次元トーラス状の複数のリングネットワークにより接続してもよい。
【0134】
この場合、Ｐ個の計算コア１４は、縦方向のリングネットワークで隣接する計算コア１４に所定個の第１変数ｘｉを送信した後、横方向のリングネットワークでリングの１周分巡回的に所定個の第１変数ｘｉを送信する処理を繰り返す。
【0135】
このようなネットワーク１２により接続されることにより、Ｐ個の計算コア１４のそれぞれは、他の計算コア１４により算出された第１変数ｘｉを少ないホップ数で受信することができる。従って、このようなネットワーク１２により接続されることにより、Ｐ個の計算コア１４は、少ないホップ数でＮ個の第１変数ｘｉの全ての転送を完了することができる。
【0136】
図１５は、第１例の転送回路４２を含む計算コア１４の構成を示す図である。例えば、ネットワーク１２がクロスバーネットワークまたは共有バス等であって、Ｐ個の計算コア１４のそれぞれが算出した第１変数ｘｉをマルチキャスト送信する場合、転送回路４２は、図１５に示す第１例の構成であってもよい。すなわち、転送回路４２は、受信回路２２が受信したＮ個の第１変数ｘｉを相互作用回路３８へと直接転送し、時間発展回路４０により算出されたＭ個の第１変数ｘｉを送信回路２６へと直接転送する構成であってもよい。
【0137】
この場合、受信回路２２は、自身の時間発展回路４０により算出されたＭ個の第１変数ｘｉを含むＮ個の第１変数ｘｉをネットワーク１２を介して受信する。そして、相互作用回路３８は、直前の時間ステップのＮ個の第１変数ｘｉの全てを受信回路２２からシーケンシャルに取得する。
【0138】
図１６は、第２例の転送回路４２を含む計算コア１４の構成を示す図である。例えば、ネットワーク１２がクロスバーネットワークまたは共有バス等であって、Ｐ個の計算コア１４のそれぞれが算出した第１変数ｘｉをマルチキャスト送信する場合、転送回路４２は、図１６に示す第２例の構成であってもよい。すなわち、転送回路４２は、第１マルチプレクサ４６を含む構成であってもよい。第１マルチプレクサ４６は、時間ステップ毎に、時間発展回路４０により算出されたＭ個の第１変数ｘｉと、受信回路２２により受信された（Ｎ－Ｍ）個の第１変数ｘｉとを時間多重化して、相互作用回路３８に供給する。さらに、第２例の転送回路４２は、時間発展回路４０により算出されたＭ個の第１変数ｘｉを送信回路２６にも転送する。
【0139】
例えば、第１マルチプレクサ４６は、（Ｎ－Ｍ）個の第１変数ｘｉのうちの最初の第１変数ｘｉが受信回路２２により受信される前に、時間発展回路４０により算出されたＭ個の第１変数ｘｉを相互作用回路３８に転送する。このような転送回路４２は、相互作用回路３８の演算開始までの時間を短くすることができる。これにより、このような転送回路４２は、相互作用回路３８が演算を完了する時刻を早くすることができる。
【0140】
図１７は、第３例の転送回路４２を含む計算コア１４の構成を示す図である。例えば、ネットワーク１２がリングネットワークであって、Ｐ個の計算コア１４がバケツリレー方式でＮ個の第１変数ｘｉを送受信する場合、転送回路４２は、図１７に示す第３例の構成であってもよい。すなわち、転送回路４２は、第２マルチプレクサ４８を含む構成であってもよい。第２マルチプレクサ４８は、時間ステップ毎に、時間発展回路４０により算出されたＭ個の第１変数ｘｉと、受信回路２２により受信された（Ｎ－Ｍ）個の第１変数ｘｉとを時間多重化して、送信回路２６に供給する。さらに、第３例の転送回路４２は、受信回路２２により受信されたＮ個の第１変数ｘｉを相互作用回路３８へと直接転送する。
【0141】
この場合、受信回路２２は、自身の時間発展回路４０により算出されたＭ個の第１変数ｘｉを含むＮ個の第１変数ｘｉをネットワーク１２を介して受信する。そして、相互作用回路３８は、直前の時間ステップのＮ個の第１変数ｘｉの全てを受信回路２２からシーケンシャルに取得する。
【0142】
図１８は、第４例の転送回路４２を含む計算コア１４の構成を示す図である。例えば、ネットワーク１２がリングネットワークであって、Ｐ個の計算コア１４がバケツリレー方式でＮ個の第１変数ｘｉを送受信する場合、転送回路４２は、図１８に示す第４例の構成であってもよい。すなわち、転送回路４２は、第３マルチプレクサ５０を含む構成であってもよい。第３マルチプレクサ５０は、時間ステップ毎に、時間発展回路４０により算出されたＭ個の第１変数ｘｉと、受信回路２２により受信された（Ｎ－Ｍ）個の第１変数ｘｉとを時間多重化して、送信回路２６および相互作用回路３８の両方に供給する。
【0143】
例えば、第３マルチプレクサ５０は、（Ｎ－Ｍ）個の第１変数ｘｉの最初の第１変数ｘｉが受信回路２２により受信される前に、時間発展回路４０により算出されたＭ個の第１変数ｘｉを相互作用回路３８に転送開始する。このような転送回路４２は、相互作用回路３８の演算開始までの時間を短くすることができる。これにより、このような転送回路４２は、相互作用回路３８が演算を完了する時刻を早くすることができる。
【0144】
図１９は、第３例の転送回路４２を含む２つの計算コア１４のそれぞれの処理タイミングを示す図である。図２０は、第３例の転送回路４２を含む１つの計算コア１４の詳細な処理タイミングを示す図である。なお、図１９は、全ての計算コア１４が同一のタイミングで動作する例を示しているが、計算コア１４毎に動作するタイミングがずれていてもよい。図２０のタイミングチャートは、計算コア１４内におけるデータ移動のためのレイテンシ、受信回路２２をデータが通過するためのレイテンシおよび送信回路２６をデータが通過するためのレイテンシが０であるとして、タイミングを記載している。
【0145】
図１９および図２０に示されるように、受信回路２２は、Ｎ個の第１変数ｘｉをＭ個（ここでは、Ｍ＝Ｌ＝Ｎ／Ｐ）毎に、ネットワーク１２を介してシーケンシャルに受信する。そして、受信回路２２は、受信したＭ個の第１変数ｘｉを一時的にバッファリングして、相互作用回路３８へと出力する。そして、相互作用回路３８は、受信回路２２から、Ｎ個の第１変数ｘｉをＭ個毎にシーケンシャルに取得する。
【0146】
相互作用回路３８は、Ｎ個の第１変数ｘｉを全て受信した後に、算出したＭ個の中間変数ｂｉを時間発展回路４０へと出力する。そして、時間発展回路４０は、Ｍ個の第１変数ｘｉを算出した後に、算出したＭ個の第１変数ｘｉを送信回路２６に出力する。送信回路２６は、時間発展回路４０から受け取ったＭ個の第１変数ｘｉを隣接する計算コア１４にネットワーク１２を介して送信する。
【0147】
さらに、送信回路２６は、受信回路２２がＭ個の第１変数ｘｉを受信した場合、受信したＭ個の第１変数ｘｉを受け取り、受け取ったＭ個の第１変数ｘｉを隣接する計算コア１４に送信する。これにより、Ｐ個の計算コア１４は、バケツリレー方式でＮ個の第１変数ｘｉを送受信することができる。
【0148】
ここで、計算コア１４が第３例の転送回路４２を含む場合、受信回路２２は、時間発展回路４０により算出されたＭ個の第１変数ｘｉがネットワーク１２を介して送信されてから、計算コア１４間の通信レイテンシを経過した後に、最初のＭ個の第１変数ｘｉを受信する。
【0149】
そして、計算コア１４が第３例の転送回路４２を含む場合、相互作用回路３８は、時間ステップ毎の処理において、計算コア１４間の通信レイテンシを経過した後に、最初のＭ個の第１変数ｘｉに対する相互作用演算を開始する。
【0150】
なお、ＬＣＯＭＭは、計算コア１４間の通信レイテンシを表す。ＬＪＸは、Ｎ個の第１変数ｘｉの全ての取得が完了してから、相互作用回路３８がＭ個の中間変数ｂｉが出力するまでの時間を表す。ＬＴＥは、相互作用回路３８がＭ個の中間変数ｂｉを出力してから、時間発展回路４０がＭ個の第１変数ｘｉが出力するまでの時間を表す。Ｐｃは、時間発展回路４０がＭ個の中間変数ｂｉを取得してからＭ個の第１変数ｘｉが出力するまで、および、受信回路２２が最初のＮ個の第１変数ｘｉを取得してから相互作用回路３８がＭ個の中間変数ｂｉを出力するまでの処理速度を表す。
【0151】
図２１は、第４例の転送回路４２を含む２つの計算コア１４のそれぞれの処理タイミングを示す図である。図２２は、第４例の転送回路４２を含む１つの計算コア１４の詳細な処理タイミングを示す図である。なお、図２１は、全ての計算コア１４が同一のタイミングで動作する例を示しているが、計算コア１４毎に動作するタイミングがずれていてもよい。図２２のタイミングチャートは、計算コア１４内におけるデータ移動のためのレイテンシ、受信回路２２をデータが通過するためのレイテンシおよび送信回路２６をデータが通過するためのレイテンシが０であるとして、タイミングを記載している。
【0152】
第４例の転送回路４２を計算コア１４が含む場合、相互作用回路３８は、時間発展回路４０が出力されたＭ個の第１変数ｘｉを、直接、時間発展回路４０から取得する。
【0153】
従って、相互作用回路３８は、時間ステップ毎の処理において、隣接する計算コア１４から最初のＭ個の第１変数ｘｉを受信するよりも前に、時間発展回路４０が出力されたＭ個の第１変数ｘｉに対して、演算処理を開始することができる。また、受信回路２２は、内部にバッファを有し、相互作用回路３８による直前のＭ個の第１変数ｘｉに対する相互作用演算が完了するまで、受信したＭ個の第１変数ｘｉをバッファリングする。
【0154】
このような、第４例の転送回路４２を含む計算コア１４は、第３例の転送回路４２を含む場合と比較して、１回の時間ステップの処理時間を短くすることができる。
【0155】
図２３は、第４例の転送回路４２を含む計算コア１４の処理の流れを示した疑似コード５２を示す図である。図２４は、疑似コード５２に従って処理を実行する場合の計算コア１４の処理の流れを示すフローチャートである。
【0156】
【0157】
なお、疑似コード５２およびフローチャートにおいて、ｔは、時間を表す変数である。Δｔは、時間ステップを表す定数である。ｉは、Ｎ個の振動子のうち、計算コア１４に割り当てられたＭ個の振動子を識別するインデックスである。ｊは、Ｎ個の振動子を識別するインデックスである。
【0158】
ｂｉは、中間変数メモリ４４に格納され、相互作用演算の計算途中の中間変数である。ｂ´ｉは、相互作用回路３８、時間発展回路４０、または、相互作用回路３８と時間発展回路４０と間に設けられるバッファに格納され、相互作用演算の最終的な演算結果である中間変数である。
【0159】
ｘｊは、第１変数である。ｘ´ｊは、ｘｊに、（Δｔ×ｃ）の定数を乗じた第１変数である。ｙｊは、第２変数である。なお、疑似コード５２に従った処理を実行する場合、Ｐ個の計算コア１４のそれぞれは、他の計算コア１４にネットワーク１２を介してｘ´ｊを送信する。
【0160】
まず、Ｓ２０１において、計算コア１４は、パラメータを初期化する。Ｓ２０１は、疑似コード５２の１行目から６行目までの処理に対応する。具体的には、１行目において、計算コア１４は、ｔを０とする。２行目において、計算コア１４は、ＮをＰで除算することにより、計算コア１４により割り当てられる仮想的な振動子の個数を表すＭを算出する。３行目から６行目において、計算コア１４は、Ｍ個のｂ１～ｂＭ、および、Ｍ個のｂ´１～ｂ´Ｍのそれぞれを、０に初期化する。
【0161】
続いて、計算コア１４は、Ｓ２０２とＳ２１４との間のループを実行する。Ｓ２０２とＳ２１４との間のループは、疑似コード５２の７行目および３１行目に対応する。具体的には、計算コア１４は、最初のループにおいて、繰り返し数を表す変数であるｎｃｙｃｌｅに０を代入し、繰り返しをする毎にｎｃｙｃｌｅに１を加算し、ｎｃｙｃｌｅが予め設定された繰り返し回数を表すＮｓｔｅｐ以上になった場合に、ループを抜ける。
【0162】
続いて、Ｓ２０２とＳ２１４との間のループ内において、計算コア１４は、Ｓ２０３とＳ２１１との間のループを実行する。Ｓ２０３とＳ２１１との間のループ処理は、疑似コード５２の８行目および２５行目に対応する。具体的には、計算コア１４は、最初のループにおいてｊに１を代入し、繰り返しをする毎にｊに１を加算し、ｊがＮより大きくなった場合に、ループを抜ける。
【0163】
Ｓ２０３とＳ２１１との間のループ内では、まず、Ｓ２０４において、計算コア１４は、時間発展回路４０がｘ´ｉを出力中であるか否かを判断する。Ｓ２０４は、疑似コード５２の９行目に対応する。具体的には、計算コア１４は、ｊがＭより大きいか否かを判断する。
【0164】
時間発展回路４０がｘ´ｉを出力中でない場合（Ｓ２０４のＮｏ）、Ｓ２０５において、計算コア１４は、ｘ´ｉを受信する。Ｓ２０５は、疑似コード５２の１６行目に対応する。具体的には、計算コア１４は、ｘ´ｊに受信回路２２が受信した値を代入する。
【0165】
時間発展回路４０がｘｉを出力中である場合（Ｓ２０４のＹｅｓ）、Ｓ２０６およびＳ２０７の処理を実行する。Ｓ２０６において、計算コア１４は、ｙｊにｂ´ｊを加算する。Ｓ２０６は、疑似コード５２の１１行目に対応する。
【0166】
Ｓ２０７において、時間発展回路４０は、ｙｊ、ｘｊおよびｘ´ｊを更新する。Ｓ２０６は、疑似コード５２の１２行目、１３行目および１４行目に対応する。１２行目において、時間発展回路４０は、ｘｊによりｙｊを更新するＦＸ関数により、ｙｊを更新する。１３行目において、時間発展回路４０は、ｙｊによりｘｊを更新するＦＹ関数により、ｘｊを更新する。１４行目において、時間発展回路４０は、ｘｊにｄｔ×ｃを乗算してｘ´ｊを算出する。
【0167】
Ｓ２０５またはＳ２０７の処理に続いて、計算コア１４は、Ｓ２０８と、Ｓ２０９～Ｓ２１０とを並行に実行する。Ｓ２０８において、計算コア１４は、ｉ＝１からｉ＝Ｍまでのそれぞれについて、Ｓ２０５において受信したｘ´ｊに対して対応する結合係数Ｊｉ，ｊを乗算して、対応するｂｉに累積加算する。Ｓ２０８は、疑似コード５２の１８行目から２１行目に対応する。具体的には、計算コア１４は、１８行目においてｉに１を代入し、累積加算を実行する毎にｉに１を加算し、ｉがＭより大きくなった場合に、累積加算処理を終了する。
【0168】
Ｓ２０９において、計算コア１４は、ｘ´ｊの送信先である隣接する計算コア１４に、ｘ´ｊが届いているか否かを判断する。ｘ´ｊが届いていない場合（Ｓ２０９のＮｏ）、Ｓ２１０において、計算コア１４は、ｘ´ｊを隣接する計算コア１４に送信する。届いている場合（Ｓ２０９のＹｅｓ）、計算コア１４は、Ｓ２１０の処理をスキップする。Ｓ２０９～Ｓ２１０は、疑似コード５２の２２行目から２４行目に対応する。具体的には、計算コア１４は、ｊがＭ×（Ｐ－１）より大きい場合、ｘ´ｊを隣接する計算コア１４に送信する。
【0169】
Ｓ２０３とＳ２１１との間のループを終了した場合、計算コア１４は、処理をＳ２１２に進める。Ｓ２１２において、計算コア１４は、ｔにΔｔを加算して、ｔを更新する。Ｓ２１２は、疑似コード５２の２６行目に対応する。
【0170】
続いて、Ｓ２１３において、計算コア１４は、Ｍ個のｂ´ｉのそれぞれおよびＭ個のｂｉのそれぞれを更新する。Ｓ２１３は、疑似コード５２の２７行目から２９行目に対応する。具体的には、計算コア１４は、ｉ＝１からｉ＝Ｍまでのそれぞれについて、ｂ´ｉにｂｉを代入し、続いて、ｂｉに０を代入する。これにより、計算コア１４は、中間変数メモリ４４に記憶されている値を、相互作用演算の最終的な演算結果である中間変数ｂ´ｉを記憶するバッファに、転送することができる。
【0171】
そして、計算コア１４は、Ｓ２０２とＳ２１４との間のループを、Ｎｓｔｅｐ回繰り返した後、本フローを終了する。
【0172】
図２５は、第１例に係る相互作用回路３８の構成を示す図である。第１例に係る相互作用回路３８は、Ｐ個の計算コア１４のそれぞれが、Ｎ個の第１変数ｘ１～ｘＮを、Ｌ個の第１変数ｘｉ（Ｌは、１以上、Ｎ未満）毎にシーケンシャルに受信する場合の構成である。第２例および第３例に係る相互作用回路３８以降も同様である。
【0173】
なお、第１例から第３例に係る相互作用回路３８は、相互作用演算として、行列乗算処理を実行し、バイアス加算処理については実行しない構成となっている。すなわち、第１例から第３例に係る相互作用回路３８は、中間変数ｂｉにバイアス係数ｈｉを加算しない構成となっている。
【0174】
第１例に係る相互作用回路３８は、Ｍ個の積和回路６０－１～６０－Ｍと、Ｍ個の累和回路６２－１～６２－Ｍと、集約回路６４と、を有する。
【0175】
Ｍ個の積和回路６０－１～６０－Ｍのそれぞれは、計算コア１４に割り当てられているＭ個の振動子に一対一に対応する。Ｍ個の積和回路６０－１～６０－Ｍのそれぞれは、Ｌ個の乗算器６６と、第１加算器６８とを含む。Ｌ個の乗算器６６のそれぞれは、相互作用回路３８がＬ個の第１変数ｘ１～ｘＬのセットを取得する毎に、Ｌ個の第１変数ｘ１～ｘＬのうちの対応する１つの第１変数ｘｉと、係数メモリ３２に記憶された結合行列Ｊに含まれる対応する結合係数Ｊｉ，ｊとを乗算する。第１加算器６８は、Ｌ個の乗算器６６の全ての乗算結果を加算する。そして、第１加算器６８は、Ｌ個の乗算器６６の全ての乗算結果を加算した積和値を出力する。
【0176】
なお、第１例に係るＭ個の積和回路６０－１～６０－Ｍのそれぞれは、Ｌ個の第１変数ｘ１～ｘＬに対する積和演算を１クロックで実行する構成となっているが、このような構成に限られない。例えば、第１例に係るＭ個の積和回路６０－１～６０－Ｍのそれぞれは、複数のクロックでＬ個の第１変数ｘ１～ｘＬに対する積和演算を実行する回路であってもよい。
【0177】
Ｍ個の累和回路６２－１～６２－Ｍのそれぞれは、計算コア１４に割り当てられているＭ個の振動子に一対一に対応する。Ｍ個の累和回路６２－１～６２－Ｍのそれぞれは、第２加算器７０と、レジスタ７２とを含む。Ｍ個の累和回路６２－１～６２－Ｍのそれぞれは、Ｌ個の第１変数ｘ１～ｘＬのセットを取得する毎に、Ｍ個の積和回路６０－１～６０－Ｍのうちの対応する１つの積和回路６０から積和値を取得する。第２加算器７０は、対応する積和回路６０から積和値を取得する毎に、取得した積和値と、レジスタ７２に格納された値とを加算して、再度、レジスタ７２に書き込む。レジスタ７２は、値を記憶し、対応する積和回路６０から積和値を取得する毎に、記憶した値が更新される。
【0178】
Ｍ個の累和回路６２－１～６２－Ｍのそれぞれに含まれるレジスタ７２は、中間変数メモリ４４として機能する。すなわち、本例において、中間変数メモリ４４は、Ｍ個のレジスタ７２を含む。そして、Ｍ個の累和回路６２－１～６２－Ｍのそれぞれに含まれるレジスタ７２は、Ｎ個の第１変数ｘｉに対して一部ずつシーケンシャルに相互作用演算を実行している最中において算出される計算途中のＭ個の中間変数ｂｉを記憶する。
【0179】
集約回路６４は、Ｎ個の第１変数ｘｉの全てに対する演算が完了した後、中間変数メモリ４４として機能するＭ個のレジスタ７２に記憶された値を読み出して、Ｍ個の中間変数ｂ１～ｂＭとして時間発展回路４０に供給する。この場合において、集約回路６４は、時間ステップ毎に、中間変数メモリ４４として機能するＭ個のレジスタ７２に記憶されたＭ個の中間変数ｂ１～ｂＭのそれぞれを、時分割で集約して時間発展回路４０に供給する。
【0180】
なお、時間発展回路４０が複数の回路により並列演算がされる場合、相互作用回路３８は、複数の集約回路６４が設けられてもよい。この場合、複数の集約回路６４のそれぞれは、Ｍ個の中間変数ｂ１～ｂ２のうち、対応する一部の中間変数ｂｉを選択して、時間発展回路４０に含まれる複数の回路のうちの回路へと供給する。
【0181】
図２６は、図２５に示した第１例に係る相互作用回路３８の演算処理内容を示す図である。図２５に示した構成の第１例に係る相互作用回路３８は、Ｌ個の第１変数ｘｉを取得する毎に、予め設定されたＭ行×Ｎ列の係数のうちの取得したＬ個の第１変数ｘｉに対応するＭ行×Ｌ列の部分行列と、取得したＬ個の第１変数ｘｉとを、行毎に積和演算することができる。
【0182】
そして、第１例に係る相互作用回路３８は、Ｌ個の第１変数ｘｉを取得する毎に、積和値を累積加算する。これにより、第１例に係る相互作用回路３８は、Ｎ個の第１変数ｘｉに対して、Ｌ個毎にシーケンシャルに積和演算を実行している最中において算出される計算途中のＭ個の中間変数ｂｉを、中間変数メモリ４４に記憶させることができる。
【0183】
図２７は、第２例に係る相互作用回路３８の構成を示す図である。第２例に係る相互作用回路３８は、（Ｍ／２）個の積和回路６０－１～６０－Ｍ／２と、（Ｍ／２）個の累和回路６２－１～６２－（Ｍ／２）と、集約回路６４と、を有する。
【0184】
（Ｍ／２）個の積和回路６０－１～６０－Ｍ／２のそれぞれは、計算コア１４に割り当てられているＭ個の振動子のうちの２つが排他的に対応する。
【0185】
（Ｍ／２）個の積和回路６０－１～６０－Ｍ／２のそれぞれは、第１例に係る積和回路６０と同様の構成である。ただし、（Ｍ／２）個の積和回路６０－１～６０－Ｍ／２のそれぞれは、Ｌ個の第１変数ｘ１～ｘＬのセットを取得する毎に、２つの積和値を順次に出力する。具体的には、（Ｍ／２）個の積和回路６０－１～６０－Ｍ／２のそれぞれは、１サイクル目において、Ｌ個の第１変数ｘ１～ｘＬと、結合行列Ｊにおける対応する２つの振動子のうちの一方に対応する行に含まれるＬ個の結合係数Ｊｉ，ｊとを積和演算する。（Ｍ／２）個の積和回路６０－１～６０－Ｍ／２のそれぞれは、２サイクル目において、Ｌ個の第１変数ｘ１～ｘＬと、結合行列Ｊにおける対応する２つの振動子のうちの他方に対応する行に含まれるＬ個の結合係数Ｊｉ，ｊとを積和演算する。
【0186】
（Ｍ／２）個の累和回路６２－１～６２－Ｍ／２のそれぞれは、計算コア１４に割り当てられているＭ個の振動子のうちの２つが排他的に対応する。
【0187】
（Ｍ／２）個の累和回路６２－１～６２－Ｍ／２のそれぞれは、第２加算器７０と、第１のレジスタ７２－１と、第２のレジスタ７２－２とを含む。（Ｍ／２）個の積和回路６０－１～６０－Ｍ／２のそれぞれは、Ｌ個の第１変数ｘ１～ｘＬのセットを取得する毎に、（Ｍ／２）個の積和回路６０－１～６０－Ｍ／２のうちの対応する１つの積和回路６０から、２つの積和値を順次に取得する。１サイクル目において、第２加算器７０は、取得した積和値と、第１のレジスタ７２－１に格納された値とを加算して、再度、第１のレジスタ７２－１に書き込む。２サイクル目において、第２加算器７０は、取得した積和値と、第２のレジスタ７２－２に格納された値とを加算して、再度、第２のレジスタ７２－２に書き込む。
【0188】
（Ｍ／２）個の累和回路６２－１～６２－Ｍ／２のそれぞれに含まれる第１のレジスタ７２－１および第２のレジスタ７２－２は、中間変数メモリ４４として機能する。
【0189】
集約回路６４は、Ｎ個の第１変数ｘｉの全てに対する演算が完了した後、中間変数メモリ４４として機能する第１のレジスタ７２－１および第２のレジスタ７２－２に記憶された値を読み出して、Ｍ個の中間変数ｂ１～ｂＭとして時間発展回路４０に供給する。
【0190】
図２８は、図２７に示した第２例に係る相互作用回路３８の演算処理内容を示す図である。図２７に示した構成の第２例に係る相互作用回路３８は、Ｌ個の第１変数ｘｉを取得する毎に、２サイクルの積和演算処理を実行する。相互作用回路３８は、それぞれのサイクルにおいて、予め設定されたＭ行×Ｎ列の係数のうちの取得したＬ個の第１変数ｘｉに対応する（Ｍ／２）行×Ｌ列の部分行列と、取得したＬ個の第１変数ｘｉとを、行毎に積和演算することができる。
【0191】
そして、第２例に係る相互作用回路３８は、Ｌ個の第１変数ｘｉを取得する毎に、２つの積和値をそれぞれ異なる中間変数ｂｉとして累積加算する。そのため、第２例に係る相互作用回路３８は、Ｎ個の第１変数ｘｉに対して、Ｌ個毎にシーケンシャルに積和演算を実行している最中において算出される計算途中のＭ個の中間変数ｂｉを、中間変数メモリ４４に記憶させる。
【0192】
なお、第２例に係る相互作用回路３８は、（Ｍ／２）個の積和回路６０－１～６０－Ｍ／２および（Ｍ／２）個の累和回路６２－１～６２－Ｍ／２を有する構成であったが、（Ｍ／４）個の積和回路６０－１～６０－Ｍ／４および（Ｍ／４）個の累和回路６２－１～６２－Ｍ／４を有する構成であってもよい。この場合、（Ｍ／４）個の積和回路６０－１～６０－Ｍ／４のそれぞれは、Ｌ個の第１変数ｘｉを取得する毎に、４サイクルの積和演算処理を実行する。また、この場合、（Ｍ／４）個の累和回路６２－１～６２－Ｍ／４のそれぞれは、第１のレジスタ７２－１から第４のレジスタ７２－４を含む。また、相互作用回路３８は、他の個数の積和回路６０および累和回路６２を有する構成であってもよい。
【0193】
図２９は、第３例に係る相互作用回路３８の構成を示す図である。第３例に係る相互作用回路３８は、Ｍ個の積和回路６０－１～６０－Ｍと、Ｍ個の累和回路６２－１～６２－Ｍと、を有する。第３例に係る相互作用回路３８は、第１例に係る相互作用回路３８と比較して集約回路６４を有さない構成である。
【0194】
第３例において、Ｍ個の累和回路６２－１～６２－Ｍに含まれるＭ個のレジスタ７２は、直列に接続される。そして、Ｍ個のレジスタ７２は、記憶している値を直列方向に隣接するレジスタ７２に転送するシフトレジスタとして機能する。
【0195】
そして、Ｎ個の第１変数ｘｉの全てに対する演算が完了した後、相互作用回路３８は、Ｍ個のレジスタ７２をシフトレジスタとして機能させて、Ｍ個の中間変数ｂ１～ｂＭをシーケンシャルに時間発展回路４０に供給する。
【0196】
なお、Ｍ個のレジスタ７２は、複数列に配列されて列毎に接続されてもよい。この場合、Ｍ個のレジスタ７２は、記憶している値を、列毎に直列方向に隣接するレジスタに転送する複数のシフトレジスタとして機能する。そして、Ｎ個の第１変数ｘｉの全てに対する演算が完了した後、相互作用回路３８は、Ｍ個のレジスタ７２を複数のシフトレジスタとして機能させて、Ｍ個の中間変数ｂ１～ｂＭを所定数の並列度でシーケンシャルに時間発展回路４０に供給する。
【0197】
このような第３例に係る相互作用回路３８は、相互作用演算が完了した後のＭ個の中間変数ｂ１～ｂＭを順次に時間発展回路４０に供給することができる。なお、相互作用回路３８は、第２例における（Ｍ／２）個の累和回路６２－１～６２－Ｍ／２のそれぞれに含まれる第１のレジスタ７２－１および第２のレジスタ７２－２が全て直列に接続されてシフトレジスタとして機能する構成であってもよい。
【0198】
図３０は、時間発展回路４０の構成を第１メモリ３４および第２メモリ３６とともに示す図である。
【0199】
時間発展回路４０は、バッファ回路８２と、前段処理回路８４と、関数演算回路８６と、後段処理回路８８とを有する。
【0200】
バッファ回路８２は、時間ステップ毎に、相互作用回路３８から出力されたＭ個の中間変数ｂｉを取得して、記憶する。バッファ回路８２は、時間発展回路４０の外部に設けられていてもよいし、相互作用回路３８の出力段に設けられてもよい。
【0201】
前段処理回路８４は、時間ステップ毎に、バッファ回路８２に記憶されたＭ個の中間変数ｂｉのそれぞれに対して所定の演算処理を実行する。例えば、前段処理回路８４は、Ｍ個の中間変数ｂｉのそれぞれに対して係数を乗じたり、定数を加減算したりする。Ｍ個の中間変数ｂｉのそれぞれに対して演算処理を実行しない場合、時間発展回路４０は、前段処理回路８４を含まない。
【0202】
関数演算回路８６は、前段処理回路８４により所定の演算処理がされたＭ個の中間変数ｂｉを取得する。時間発展回路４０が前段処理回路８４を含まない場合、関数演算回路８６は、バッファ回路８２から中間変数ｂｉを取得する。
【0203】
さらに、関数演算回路８６は、Ｍ個の中間変数ｂｉのそれぞれに対応する、直前の時間ステップの第１変数ｘｉを第１メモリ３４から読み出す。これとともに、関数演算回路８６は、Ｍ個の中間変数ｂｉのそれぞれに対応する、直前の時間ステップの第２変数ｙｉを第２メモリ３６から読み出す。そして、関数演算回路８６は、対象の時間ステップのＭ個の第１変数ｘｉおよびＭ個の第２変数ｙｉを算出する。
【0204】
例えば、関数演算回路８６は、中間変数ｂｉおよび直前の時間ステップの第１変数ｘｉを用いた式（６）に示す演算を実行して、対象の時間ステップの第２変数ｙｉを算出する。
【数6】
【0205】
さらに、関数演算回路８６は、式（６）に示す演算に続いて、対象の時間ステップの第２変数ｙｉを用いた式（７）に示す演算を実行して、対象の時間ステップの第１変数ｘｉを算出する。
【数7】
【0206】
なお、関数演算回路８６は、式（６）と式（７）の演算順序を逆にしてもよい。すなわち、関数演算回路８６は、直前の時間ステップの第２変数ｙｉを用いた式（７）に示す演算を実行して、対象の時間ステップの第１変数ｘｉを算出し、続いて、中間変数ｂｉおよび対象の時間ステップの第１変数ｘｉを用いた式（６）に示す演算を実行して、対象の時間ステップの第２変数ｙｉを算出してもよい。
【0207】
また、関数演算回路８６は、１回の時間ステップの処理中において、式（６）内のＦＸ（ｘｉ）を用いた運動量更新処理と、式（７）内のＦＹ（ｙｉ）を用いた位置更新処理とを交互に所定回数繰り返してもよい。この場合、関数演算回路８６は、ＦＸ（ｘｉ）およびＦＹ（ｙｉ）内のｄｔを、時間ステップより短い微小時間δｔとする。運動量更新処理は、ＦＸ（ｘｉ）の演算により微小時間δｔ後の運動量の差分δｙｉを算出し、算出した運動量の差分δｙｉを第２変数ｙｉに加算する処理である。また、位置更新処理は、ＦＹ（ｙｉ）の演算により微小時間δｔ後の位置の差分δｘｉを算出し、算出した位置の差分δｘｉを第１変数ｘｉに加算する処理である。この場合、関数演算回路８６は、ｄｔをδｔを除算した回数分、運動量更新処理と位置更新処理とを繰り返す。
【0208】
また、関数演算回路８６は、式（６）のＫを０とし且つ第１変数ｘｉの値域を所定の範囲内（例えば、－１以上、＋１以下）に制限してもよい。また、関数演算回路８６は、時間ステップ毎の演算において第１変数ｘｉの値を符号関数であるｓｇｎ（ｘｉ）により２値化したりしてもよい。
【0209】
後段処理回路８８は、時間ステップ毎に、関数演算回路８６により算出されたＭ個の第１変数ｘｉおよびＭ個の第２変数ｙｉを取得する。後段処理回路８８は、Ｍ個の第１変数ｘｉのそれぞれおよびＭ個の第２変数ｙｉのそれぞれに対して所定の演算処理または所定の操作を実行する。例えば、後段処理回路８８は、時間ステップ毎に、Ｍ個の第１変数ｘｉおよびＭ個の第２変数ｙｉの一方または両方に対して、所定の条件の下で所定の操作（例えば、所定の値を加えたり、所定の値を乗算したり、乱数を加えたり乗算したりする操作）を実行してもよい。なお、後段処理回路８８は、Ｍ個の第１変数ｘｉのそれぞれおよびＭ個の第２変数ｙｉのそれぞれに対して、何ら演算または操作を実行しなくてもよい。
【0210】
そして、後段処理回路８８は、対象の時間ステップのＭ個の第１変数ｘｉを第１メモリ３４に記憶させる。また、後段処理回路８８は、対象の時間ステップのＭ個の第２変数ｙｉを第２メモリ３６に記憶させる。
【0211】
さらに、後段処理回路８８は、対象の時間ステップのＭ個の第１変数ｘｉを転送回路４２に供給する。これにより、後段処理回路８８は、算出したＭ個の第１変数ｘｉを他の計算コア１４および相互作用回路３８に供給することができる。
【0212】
なお、関数演算回路８６は、相互作用演算の前に、転送回路４２へと供給するＭ個の第１変数ｘｉのそれぞれに、ｃおよびΔｔを乗算してもよい。これにより、関数演算回路８６は、式（６）におけるｄｔ×ｃを乗算する処理を、相互作用演算に先だって実行することができる。
【0213】
図３１は、計算サーバ１０３の構成を示す図である。Ｐ個の計算コア１４のそれぞれは、例えば計算サーバ１０３等の情報処理装置であってもよい。
【0214】
計算サーバ１０３は、例えば、通信回路１３１と、メモリ１３２と、プロセッサ１３３ａ～１３３ｄと、ストレージ１３４と、ホストバスアダプタ１３５とを備える。通信回路１３１、メモリ１３２、プロセッサ１３３ａ～１３３ｄ、ストレージ１３４、ホストバスアダプタ１３５は、バス１３６を介して互いに接続される。
【0215】
通信回路１３１は、ネットワーク１０２に接続された各装置との間でデータの送受信を行う。通信回路１３１は、例えば、有線ＬＡＮのＮＩＣ（Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ Ｃａｒｄ）である。ただし、通信回路１３１は、無線ＬＡＮなど、その他の種類の通信回路であってもよい。メモリ１３２は、プロセッサ１３３ａ～１３３ｄからアクセス可能なメモリである。メモリ１３２は、例えば、ＤＲＡＭおよびＳＲＡＭ等の揮発性メモリである。メモリ１３２は、不揮発性メモリ等の他の種類のメモリを含んでもよい。プロセッサ１３３ａ～１３３ｄは、メモリ１３２を介してデータを共有する。なお、メモリ１３２は、計算サーバ１０３の全てメモリにより構成されていなくてもよい。例えば、計算サーバ１０３の一部のメモリは、プロセッサ１３３ａ～１３３ｄのうちのいずれかからのみからアクセスできるローカルメモリであってもよい。
【0216】
プロセッサ１３３ａ～１３３ｄは、計算処理を実行する電子回路である。プロセッサ１３３ａ～１３３ｄは、例えば、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、ＡＳＩＣのいずれであってもよいし、これらの組合せであってもよい。また、プロセッサ１３３ａ～１３３ｄは、ＣＰＵコアまたはＣＰＵスレッドであってもよい。プロセッサ１３３ａ～１３３ｄがＣＰＵである場合、計算サーバ１０３が備えるソケット数については、特に問わない。また、プロセッサ１３３ａ～１３３ｄは、ＰＣＩ ｅｘｐｒｅｓｓなどのバスを介して計算サーバ１０３のその他の構成要素に接続されていてもよい。
【0217】
図３１の例では、計算サーバ１０３は、４つのプロセッサ１３３ａ～１３３ｄを備える。しかし、１台の計算サーバ１０３に含まれるプロセッサ数は、４個に限られない。
【0218】
ストレージ１３４は、計算サーバ１０３のプログラム、プログラムの実行に必要なデータ、プログラムによって生成されたデータを含む各種のデータを記憶する。ここで、プログラムは、ＯＳとアプリケーションの両方を含むものとする。ストレージ１３４は、揮発性メモリおよび不揮発性メモリ、またはこれらの組合せであってもよい。揮発性メモリは、たとえば、ＤＲＡＭまたはＳＲＡＭである。不揮発性メモリは、例えば、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、ＲｅＲＡＭまたはＭＲＡＭ等である。また、ストレージ１３４は、ハードディスク、光ディスク、磁気テープまたは外部の記憶装置を含んでもよい。
【0219】
ホストバスアダプタ１３５は、他の計算サーバ１０３との間のデータ通信を実現する。ホストバスアダプタ１３５は、ケーブル１０４を介してスイッチ１０５に接続されている。ホストバスアダプタ１３５は、例えば、ＨＣＡ（Ｈｏｓｔ Ｃｈａｎｎｅｌ Ａｄａｐｔｏｒ）である。ホストバスアダプタ１３５、ケーブル１０４、スイッチ１０５で高スループットを実現可能なインターコネクトを形成することにより、並列的な計算処理の速度を向上させることができる。
【0220】
本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組合せにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組合せてもよい。
【符号の説明】
【0221】
１０ 計算装置
１２ ネットワーク
１４ 計算コア
１６ 管理装置
２２ 受信回路
２４ 計算回路
２６ 送信回路
３２ 係数メモリ
３４ 第１メモリ
３６ 第２メモリ
３８ 相互作用回路
４０ 時間発展回路
４２ 転送回路
４４ 中間変数メモリ
４６ 第１マルチプレクサ
４８ 第２マルチプレクサ
５０ 第３マルチプレクサ
５２ 疑似コード
６０ 積和回路
６２ 累和回路
６６ 乗算器
６８ 第１加算器
７０ 第２加算器
７２ レジスタ
８２ バッファ回路
８４ 前段処理回路
８６ 関数演算回路
８８ 後段処理回路
１２ ネットワーク
１４ 計算コア
１６ 管理装置
２２ 受信回路
２４ 計算回路
２６ 送信回路
３２ 係数メモリ
３４ 第１メモリ
３６ 第２メモリ
３８ 相互作用回路
４０ 時間発展回路
４２ 転送回路
４４ 中間変数メモリ
４６ 第１マルチプレクサ
４８ 第２マルチプレクサ
５０ 第３マルチプレクサ
５２ 疑似コード
６０ 積和回路
６２ 累和回路
６６ 乗算器
６８ 第１加算器
７０ 第２加算器
７２ レジスタ
８２ バッファ回路
８４ 前段処理回路
８６ 関数演算回路
８８ 後段処理回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】