特許 7532344 半導体装置及びデバッグシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-02

(45)【発行日】2024-08-13

(54)【発明の名称】半導体装置及びデバッグシステム

(51)【国際特許分類】

   G06F 15/78 20060101AFI20240805BHJP

   G06F 11/36 20060101ALI20240805BHJP

   G06F 11/22 20060101ALI20240805BHJP

【ＦＩ】

G06F15/78 518C

G06F15/78 516

G06F11/36 156

G06F11/22 636

【請求項の数】 11

(21)【出願番号】P 2021513538

(86)(22)【出願日】2020-03-17

(86)【国際出願番号】 JP2020011756

(87)【国際公開番号】W WO2020209016

(87)【国際公開日】2020-10-15

【審査請求日】2022-09-22

(31)【優先権主張番号】P 2019074565

(32)【優先日】2019-04-10

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】西山 高浩

【審査官】坂東 博司

(56)【参考文献】

【文献】特開平０８－２８６９４７（ＪＰ，Ａ）

【文献】特開２００１－０５６８０３（ＪＰ，Ａ）

【文献】特開２００９－２７６９８５（ＪＰ，Ａ）

【文献】特開２００９－０７０１９５（ＪＰ，Ａ）

【文献】特開２００８－１１７２３０（ＪＰ，Ａ）

【文献】特開２０００－２４２５２３（ＪＰ，Ａ）

【文献】特開２０１０－２２５０９４（ＪＰ，Ａ）

【文献】特開２０１４－１８６３７６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １５／７８

Ｇ０６Ｆ １１／３６

Ｇ０６Ｆ １１／２２

(57)【特許請求の範囲】

【請求項1】

データバスと、前記データバスに接続されたデータメモリと、前記データバスに接続されたセレクタと、プログラムを構成する各命令をクロックに同期して順次実行することで前記プログラムを実行し且つ前記セレクタを介して前記データバスにアクセス可能な処理部と、外部装置との間で双方向通信が可能に構成され且つ前記セレクタを介して前記データバスにアクセス可能なデバッグ制御部と、を備えた半導体装置であって、
前記セレクタは、前記デバッグ制御部による制御に基づき、前記処理部からの第１信号及び前記デバッグ制御部からの第２信号の内、前記第１信号を前記データバスに伝達する第１選択状態、及び、前記第２信号を前記データバスに伝達する第２選択状態の何れかの状態をとり、
前記処理部から前記セレクタに出力される信号は、前記データメモリにリード動作を行わせるためのリードイネーブル信号、及び、前記データメモリにライト動作を行わせるためのライトイネーブル信号を含み、
前記デバッグ制御部は、前記外部装置からの所定コマンドの受信状態並びに前記処理部からの前記リードイネーブル信号及び前記ライトイネーブル信号の各状態に基づいて、前記セレクタの状態を制御し、前記セレクタが前記第２選択状態であるときに前記セレクタを介して前記データバスにアクセスし、前記所定コマンドの受信に応答して前記データバスにアクセスする際、前記セレクタを前記クロックの１周期分の時間だけ前記第２選択状態にして前記所定コマンドに応じたアクセスを前記データバスに対して行った後、前記セレクタを前記第１選択状態に戻し、
前記データメモリは、前記第１選択状態にて前記第１信号に応じて前記リード動作又は前記ライト動作を行い、前記第２選択状態にて前記第２信号に応じて前記リード動作又は前記ライト動作を行い、
前記セレクタ及び前記データメモリの夫々に接続された前記データバスを構成する複数の配線の内、前記第１信号又は前記第２信号に応じた前記リード動作により前記データメモリから読み出されたリードデータを伝送するための配線は、前記処理部及び前記デバッグ制御部の夫々に接続される
、半導体装置。

【請求項2】

前記デバッグ制御部は、
前記所定コマンドの受信に応答して前記データバスにアクセスする際、前記リードイネーブル信号又は前記ライトイネーブル信号がアサート状態であれば、前記リードイネーブル信号及び前記ライトイネーブル信号が共にネゲート状態になるまで待機してから、前記セレクタを前記クロックの１周期分の時間だけ前記第２選択状態にして前記所定コマンドに応じたアクセスを前記データバスに対して行った後、前記セレクタを前記第１選択状態に戻し、
前記所定コマンドの受信に応答して前記データバスにアクセスする際、前記リードイネーブル信号及び前記ライトイネーブル信号が共にネゲート状態であれば、前記待機を経ずに前記セレクタを前記クロックの１周期分の時間だけ前記第２選択状態にして前記所定コマンドに応じたアクセスを前記データバスに対して行った後、前記セレクタを前記第１選択状態に戻す
、請求項１に記載の半導体装置。

【請求項3】

前記デバッグ制御部は、前記デバッグ制御部による前記データバスへのアクセスを可能にすることを指示するためのデータバスアクセス信号を生成する回路を有し、
前記所定コマンドの受信に応答して前記データバスアクセス信号はネゲート状態からアサート状態に切り替えられ、
前記デバッグ制御部は、
前記データバスアクセス信号がネゲート状態からアサート状態に切り替えられたときに前記リードイネーブル信号又は前記ライトイネーブル信号がアサート状態であれば、前記リードイネーブル信号及び前記ライトイネーブル信号が共にネゲート状態になるまで待機してから、前記セレクタを前記クロックの１周期分の時間だけ前記第２選択状態にして前記所定コマンドに応じたアクセスを前記データバスに対して行った後、前記セレクタを前記第１選択状態に戻し、
前記データバスアクセス信号がネゲート状態からアサート状態に切り替えられたときに前記リードイネーブル信号及び前記ライトイネーブル信号が共にネゲート状態であれば、前記待機を経ずに前記セレクタを前記クロックの１周期分の時間だけ前記第２選択状態にして前記所定コマンドに応じたアクセスを前記データバスに対して行った後、前記セレクタを前記第１選択状態に戻す
、請求項２に記載の半導体装置。

【請求項4】

前記デバッグ制御部は、
前記データバスアクセス信号がネゲート状態であるときにおいて前記セレクタを前記第１選択状態とし、
前記所定コマンドの受信に応答して前記データバスアクセス信号をネゲート状態からアサート状態に切り替えた後、前記セレクタを前記クロックの１周期分の時間だけ前記第２選択状態にして前記所定コマンドに応じたアクセスを前記データバスに対して行うと、前記データバスアクセス信号をアサート状態からネゲート状態に戻し、これによって前記セレクタを前記第１選択状態に戻す
、請求項３に記載の半導体装置。

【請求項5】

前記デバッグ制御部は、前記所定コマンドが受信される前において前記セレクタを前記第１選択状態とし、前記所定コマンドの受信後に前記セレクタを前記第１選択状態から前記第２選択状態に切り替え、前記所定コマンドに応じたアクセスを前記データバスに対して行うと前記セレクタを前記第１選択状態に戻す
、請求項１～４の何れかに記載の半導体装置。

【請求項6】

前記所定コマンドとしてリードコマンドが受信された場合、
前記デバッグ制御部は、前記セレクタが前記第２選択状態とされているときに前記リードコマンドに応じたリードアクセスを前記データバスに対して行い、その後、前記リードアクセスにより前記データメモリから取得したリードデータを前記外部装置に対して送信する
、請求項１～５の何れかに記載の半導体装置。

【請求項7】

前記データメモリは複数のアドレスが割り当てられた複数の記憶領域を有し、
前記リードコマンドにて前記複数のアドレスの何れかが指定され、
前記デバッグ制御部は、前記リードコマンドに応じた前記リードアクセスにおいて、前記リードコマンドにて指定されたアドレスの記憶領域内のデータを前記リードデータとして前記データメモリから取得するためのアクセスを前記セレクタを介し前記データバスに対して行い、これによって得られた前記リードデータを前記外部装置に対して送信する
、請求項６に記載の半導体装置。

【請求項8】

前記所定コマンドとしてライトコマンドが受信された場合、
前記デバッグ制御部は、前記セレクタが前記第２選択状態とされているときに前記ライトコマンドに応じたライトアクセスを前記データバスに対して行い、
前記ライトアクセスにより、前記ライトコマンドに応じたデータの書き込みが前記データメモリにて行われる
、請求項１～５の何れかに記載の半導体装置。

【請求項9】

前記データメモリは複数のアドレスが割り当てられた複数の記憶領域を有し、
前記ライトコマンドにて前記複数のアドレスの何れかが指定されるとともにライトデータが指定され、
前記デバッグ制御部は、前記ライトコマンドに応じた前記ライトアクセスにおいて、前記ライトコマンドにて指定されたアドレスの記憶領域に前記ライトデータを書き込むためのアクセスを前記セレクタを介し前記データバスに対して行う
、請求項８に記載の半導体装置。

【請求項10】

前記第１信号又は前記第２信号に応じた前記リード動作により前記データメモリから読み出されたリードデータは、前記処理部及び前記デバッグ制御部の夫々にて取得される
、請求項１～９の何れかに記載の半導体装置。

【請求項11】

請求項１～１０の何れかに記載の半導体装置と、
前記半導体装置に接続され、前記半導体装置の前記デバッグ制御部に対して前記所定コマンドを送信可能な外部装置と、を備えた
、デバッグシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びデバッグシステムに関する。

【背景技術】

【0002】

プログラムを実行するＣＰＵ等を備えた半導体装置において、実行されるプログラムを開発する際に、プログラムのデバッグ作業を支援するためのデバッグシステムが用いられることが多い。

【0003】

デバッグ作業において、プログラムの動作中に外部から半導体装置内のデータメモリへアクセスを行いたいという要望がある。この要望に応えるべく、多くのデバッグシステムは、ＬＳＩ等にて構成された半導体装置の外部からシリアル通信などを利用して、データメモリへのアクセスを行い、必要な読み書きをできるような仕組みを有している。

【0004】

その際、ＣＰＵを一旦停止（ブレーク）させてデータメモリへのアクセスを行うこともある。但し、プログラム実行開始後のＣＰＵ停止が問題となる装置もある。例えば、モータ制御装置では、ＣＰＵが停止するとモータの回転制御が不能となって装置が破壊されることがある。このため、そのような装置では、ＣＰＵをなるだけ停止させずに、定期的にデータメモリにアクセスすることが要求されることもある。

【先行技術文献】

【特許文献】

【0005】

【文献】特許第５４００４４３号公報

【文献】特開２００４－８６４４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

デバッグのために半導体装置に搭載される回路は、本来の半導体装置の動作に関係のないものであるため、なるだけ小規模の回路とされることが望まれる。また、プログラムの動作をできるだけ妨げないようにアクセスを行うことが望まれる。

【0007】

尚、特許文献１又は２に代表される従来のデバッグシステムでは、ＤＭＡコントローラやバス調停回路といった大規模の回路が必要とされ、コスト面で不利である。また、プログラムのブレークを必要とする従来のデバッグシステムは、モータ制御装置に適用し難いことがあるなど、適用用途が限定されることもある。プログラムのブレークを必要とする従来のデバッグシステムを用いたとき、ブレークによりプログラムの動きが本来の動きから変わってしまうこともあり、それがシステム動作に大きな影響を与えると、正しくデバッグができないこともある。

【0008】

本発明は、デバッグに関わるデータバスへのアクセスを小規模な構成で且つプログラム動作に影響を与えることなく実現可能な半導体装置及びデバッグシステムを提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明に係る半導体装置は、データバスと、前記データバスに接続されたデータメモリと、前記データバスに接続されたセレクタと、プログラムを実行し且つ前記セレクタを介して前記データバスにアクセス可能な処理部と、外部装置との間で双方向通信が可能に構成され且つ前記セレクタを介して前記データバスにアクセス可能なデバッグ制御部と、を備えた半導体装置であって、前記セレクタは、前記デバッグ制御部による制御に基づき、前記処理部からの第１信号及び前記デバッグ制御部からの第２信号の内、前記第１信号を前記データバスに伝達する第１選択状態、及び、前記第２信号を前記データバスに伝達する第２選択状態の何れかの状態をとり、前記処理部から前記セレクタに出力される信号は、前記データメモリにリード動作を行わせるためのリードイネーブル信号、及び、前記データメモリにライト動作を行わせるためのライトイネーブル信号を含み、前記デバッグ制御部は、前記外部装置からの所定コマンドの受信状態並びに前記処理部からの前記リードイネーブル信号及び前記ライトイネーブル信号の各状態に基づいて、前記セレクタの状態を制御し、前記セレクタが前記第２選択状態であるときに前記セレクタを介して前記データバスにアクセスする構成（第１の構成）である。

【0010】

上記第１の構成に係る半導体装置において、前記デバッグ制御部は、前記所定コマンドの受信に応答して前記データバスにアクセスする際、前記リードイネーブル信号又は前記ライトイネーブル信号がアサート状態であれば、前記リードイネーブル信号及び前記ライトイネーブル信号が共にネゲート状態になるまで待機してから、前記セレクタを前記第２選択状態にして前記所定コマンドに応じたアクセスを前記データバスに対して行い、前記所定コマンドの受信に応答して前記データバスにアクセスする際、前記リードイネーブル信号及び前記ライトイネーブル信号が共にネゲート状態であれば、前記待機を経ずに前記セレクタを前記第２選択状態にして前記所定コマンドに応じたアクセスを前記データバスに対して行う構成（第２の構成）であっても良い。

【0011】

上記第２の構成に係る半導体装置において、前記デバッグ制御部は、前記デバッグ制御部による前記データバスへのアクセスを可能にすることを指示するためのデータバスアクセス信号を生成する回路を有し、前記所定コマンドの受信に応答して前記データバスアクセス信号はネゲート状態からアサート状態に切り替えられ、前記デバッグ制御部は、前記データバスアクセス信号がネゲート状態からアサート状態に切り替えられたときに前記リードイネーブル信号又は前記ライトイネーブル信号がアサート状態であれば、前記リードイネーブル信号及び前記ライトイネーブル信号が共にネゲート状態になるまで待機してから、前記セレクタを前記第２選択状態にして前記所定コマンドに応じたアクセスを前記データバスに対して行い、前記データバスアクセス信号がネゲート状態からアサート状態に切り替えられたときに前記リードイネーブル信号及び前記ライトイネーブル信号が共にネゲート状態であれば、前記待機を経ずに前記セレクタを前記第２選択状態にして前記所定コマンドに応じたアクセスを前記データバスに対して行う構成（第３の構成）であっても良い。

【0012】

上記第３の構成に係る半導体装置において、前記デバッグ制御部は、前記データバスアクセス信号がネゲート状態であるときにおいて前記セレクタを前記第１選択状態とし、前記所定コマンドの受信に応答して前記データバスアクセス信号をネゲート状態からアサート状態に切り替えた後、前記セレクタを前記第２選択状態にして前記所定コマンドに応じたアクセスを前記データバスに対して行うと、前記データバスアクセス信号をアサート状態からネゲート状態に戻し、これによって前記セレクタを前記第１選択状態に戻す構成（第４の構成）であっても良い。

【0013】

上記第１～第４の構成の何れかに係る半導体装置において、前記デバッグ制御部は、前記所定コマンドが受信される前において前記セレクタを前記第１選択状態とし、前記所定コマンドの受信後に前記セレクタを前記第１選択状態から前記第２選択状態に切り替え、前記所定コマンドに応じたアクセスを前記データバスに対して行うと前記セレクタを前記第１選択状態に戻す構成（第５の構成）であっても良い。

【0014】

上記第１～第５の構成の何れかに係る半導体装置において、前記所定コマンドとしてリードコマンドが受信された場合、前記デバッグ制御部は、前記セレクタが前記第２選択状態とされているときに前記リードコマンドに応じたリードアクセスを前記データバスに対して行い、その後、前記リードアクセスにより前記データメモリから取得したリードデータを前記外部装置に対して送信する構成（第６の構成）であっても良い。

【0015】

上記第７の構成に係る半導体装置において、前記データメモリは複数のアドレスが割り当てられた複数の記憶領域を有し、前記リードコマンドにて前記複数のアドレスの何れかが指定され、前記デバッグ制御部は、前記リードコマンドに応じた前記リードアクセスにおいて、前記リードコマンドにて指定されたアドレスの記憶領域内のデータを前記リードデータとして前記データメモリから取得するためのアクセスを前記セレクタを介し前記データバスに対して行い、これによって得られた前記リードデータを前記外部装置に対して送信する構成（第７の構成）であっても良い。

【0016】

上記第１～第５の構成の何れかに係る半導体装置において、前記所定コマンドとしてライトコマンドが受信された場合、前記デバッグ制御部は、前記セレクタが前記第２選択状態とされているときに前記ライトコマンドに応じたライトアクセスを前記データバスに対して行い、前記ライトアクセスにより、前記ライトコマンドに応じたデータの書き込みが前記データメモリにて行われる構成（第８の構成）であっても良い。

【0017】

上記第８の構成に係る半導体装置において、前記データメモリは複数のアドレスが割り当てられた複数の記憶領域を有し、前記ライトコマンドにて前記複数のアドレスの何れかが指定されるとともにライトデータが指定され、前記デバッグ制御部は、前記ライトコマンドに応じた前記ライトアクセスにおいて、前記ライトコマンドにて指定されたアドレスの記憶領域に前記ライトデータを書き込むためのアクセスを前記セレクタを介し前記データバスに対して行う構成（第９の構成）であっても良い。

【0018】

本発明に係るデバッグシステムは、上記第１～第９の構成の何れかに係る半導体装置半導体装置と、前記半導体装置に接続され、前記半導体装置の前記デバッグ制御部に対して前記所定コマンドを送信可能な外部装置と、を備えた構成（第１０の構成）である。

【発明の効果】

【0019】

本発明によれば、デバッグに関わるデータバスへのアクセスを小規模な構成で且つプログラム動作に影響を与えることなく実現可能な半導体装置及びデバッグシステムを提供することが可能となる。

【図面の簡単な説明】

【0020】

【図1】は、本発明の第１実施形態に係るデバッグシステムの概略構成図である。

【図2】は、ＬＳＩ内に設けられるデータメモリを示す図である。

【図3】（ａ）及び（ｂ）は、本発明の第１実施形態に係り、リードアクセス及びリード動作の説明図である。

【図4】（ａ）及び（ｂ）は、本発明の第１実施形態に係り、ライトアクセス及びライト動作の説明図である。

【図5】は、本発明の第１実施形態に係り、デバッグ制御部の内部構成と、その周辺構成を示す図である。

【図6】は、本発明の第１実施形態に係り、リードコマンドの受信に応答したＬＳＩのタイミングチャートの一例を示す図である。

【図7】は、本発明の第１実施形態に係り、リードコマンドの受信に応答したＬＳＩのタイミングチャートの他の例を示す図である。

【図8】は、本発明の第１実施形態に係り、ライトコマンドの受信に応答したＬＳＩのタイミングチャートの一例を示す図である。

【図9】は、本発明の第１実施形態に係り、ライトコマンドの受信に応答したＬＳＩのタイミングチャートの他の例を示す図である。

【発明を実施するための形態】

【0021】

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“ＲＥ”によって参照されるリードイネーブル信号は（図１参照）、リードイネーブル信号ＲＥと表記されることもあるし、信号ＲＥと略記されることもあり得るが、それらは全て同じものを指す。

【0022】

＜＜第１実施形態＞＞
本発明の第１実施形態を説明する。図１は、本発明の第１実施形態に係るデバッグシステム１０の概略構成図である。デバッグシステム１０は、ＣＰＵ（Central Processing Unit）を内蔵したＬＳＩ（Large Scale Integration）１１と、外部デバッグ装置１２と、ホストコンピュータ１３（以下、ホストＰＣ１３と称され得る）と、を備える。

【0023】

半導体装置としてのＬＳＩ１１は、ＣＰＵ（Central Processing Unit）２０、デバッグ制御部２１、データバス２２及びセレクタ２７を備えると共に、データバス２２に接続される構成要素として、１以上のＲＯＭ（Read only memory）と、１以上のＲＡＭ（Random access memory）と、１以上の周辺回路である１以上のペリフェラルと、を備える。図１には、上記１以上のＲＯＭに含まれる１つのＲＯＭとしてＲＯＭ２３が示され、上記１以上のＲＡＭに含まれる１つのＲＡＭとしてＲＡＭ２４が示され、上記１以上のペリフェラルに含まれる１つのペリフェラルとしてペリフェラル２５が示されている。以下では、ＲＯＭ、ＲＡＭ及びペリフェラルとしてＲＯＭ２３、ＲＡＭ２４及びペリフェラル２５に注目する。ペリフェラル２５にはレジスタ２６が内蔵されている。

【0024】

また、ＬＳＩ１１ではハーバードアーキテクチャが採用されている。即ち、ＬＳＩ１１には、データバス２２とは別にプログラムバス２８が設けられており、プログラムバス２８に対して、フラッシュメモリ等にて構成されたプログラムメモリ２９が接続されている。プログラムメモリ２９にはＣＰＵ２０にて実行されるべきプログラムが格納される。ＣＰＵ２０はデータバス２８を介してプログラムメモリ２９にアクセスする。以下の説明において、単にプログラムと称した場合、それはプログラムメモリ２９に格納されたプログラムを指すものとする。

【0025】

プログラムメモリ２９に格納されるプログラムはＣＰＵ２０が実行すべき命令（命令コード）の束から成り、ＣＰＵ２０は、ＣＰＵ２０の動作クロックに同期してプログラムメモリ２９からデータバス２８を介し必要な命令を順次読み出し、順次読み出した命令を、デコード等を経て順次実行することによりプログラムを実行してゆく。

【0026】

外部デバッグ装置１２は、ＬＳＩ１１に設けられた図示されない端子を介してデバッグ制御部２１に接続され、デバッグ制御部２１とホストＰＣ１３との間のインターフェースとして機能する。外部デバッグ装置１２及びホストＰＣ１３は双方向通信が可能な態様で互いに接続される。ホストＰＣ１３ではデバッグソフトウェア１４が実行されている。デバッグシステム１０のユーザは、デバッグソフトウェア１４が実行されているホストＰＣ１３を操作することで、ＣＰＵ２０が実行するプログラムのデバッグ作業を行うことができる。

【0027】

図２を参照し、以下では、便宜上、ＬＳＩ１１に設けられた記憶回路であって、ＲＯＭ２３、ＲＡＭ２４及びレジスタ２６を含む記憶回路をデータメモリ３０と称する。データメモリ３０には、所定サイズのデータを格納可能な記憶領域が多数含まれる。データメモリ３０に対して所定のアドレス空間が定義されており、データメモリ３０を構成する各記憶領域には固有のアドレスが割り当てられる。尚、データメモリ３０を構成する記憶回路は、ＲＯＭ２３、ＲＡＭ２４及びレジスタ２６の内の、任意の１つ又は２つであっても良い。

【0028】

セレクタ２７は、第１入力部２７ａ、第２入力部２７ｂ及び出力部２７ｃを有し、第１入力部２７ａはＣＰＵ２０に接続され、第２入力部２７ｂはデバッグ制御部２１に接続され、出力部２７ｃはデータバス２２に接続される。これについて、詳細に説明する。

【0029】

ＣＰＵ２０及びデバッグ制御部２１は、夫々に、リードイネーブル信号、ライトイネーブル信号、アドレス信号及びライトデータを出力可能であり、ＣＰＵ２０から出力されるリードイネーブル信号、ライトイネーブル信号、アドレス信号及びライトデータを、特に、夫々、リードイネーブル信号ＲＥ１、ライトイネーブル信号ＷＥ１、アドレス信号ＡＤＤ１及びライトデータＷＤ１と称し、且つ、デバッグ制御部２１から出力されるリードイネーブル信号、ライトイネーブル信号、アドレス信号及びライトデータを、特に、夫々、リードイネーブル信号ＲＥ２、ライトイネーブル信号ＷＥ２、アドレス信号ＡＤＤ２及びライトデータＷＤ２と称する。ライトデータは、換言すれば、ライトデータを示す信号であるとも言え、以下では、記述の便宜上、ライトデータＷＤ１、ＷＤ２を、信号ＷＤ１、ＷＤ２と表記することもある（後述のライトデータＷＤについても同様）。

【0030】

第１入力部２７ａは、ＣＰＵ２０及びセレクタ２７間に設けられた、信号ＲＥ１、ＷＥ１、ＡＤＤ１及びＷＤ１を伝搬する配線に接続され、ＣＰＵ２０からの信号ＲＥ１、ＷＥ１、ＡＤＤ１及びＷＤ１の入力を受ける。第２入力部２７ｂは、デバッグ制御部２１及びセレクタ２７間に設けられた、信号ＲＥ２、ＷＥ２、ＡＤＤ２及びＷＤ２を伝搬する配線に接続され、デバッグ制御部２１からの信号ＲＥ２、ＷＥ２、ＡＤＤ２及びＷＤ２の入力を受ける。

【0031】

また、セレクタ２７に対してはデバッグ制御部２１から制御信号ＣＮＴが供給されており、セレクタ２７は制御信号ＣＮＴに基づいて、第１入力部２７ａ及び第２入力部２７ｂの何れか一方を選択的に出力部２７ｃに接続する。制御信号ＣＮＴは“１”又は“０”の値をとる１ビット信号であるものとし、制御信号ＣＮＴの値が“０”であるときにはセレクタ２７の状態はＣＰＵ選択状態となり、制御信号ＣＮＴの値が“１”であるときにはセレクタ２７の状態はデバッガ選択状態となるものとする。以下では、セレクタ２７の状態がＣＰＵ選択状態であることを単に“ＣＰＵ選択状態”と表現することがあり、同様に、セレクタ２７の状態がデバッガ選択状態であることを単に“デバッガ選択状態”と表現することがある。尚、“デバッガ”とは、デバッグ作業に供される部位の総称であり、デバッグ制御部２１、外部デバッグ装置１２及びホストＰＣ１３の全部又は一部を含むと解釈することができる。

【0032】

ＣＰＵ選択状態においては、第１入力部２７ａが出力部２７ｃに接続され、結果、信号ＲＥ１、ＷＥ１、ＡＤＤ１及びＷＤ１を伝搬する配線が出力部２７ｃを通じデータバス２２に接続されて、それらの信号ＲＥ１、ＷＥ１、ＡＤＤ１及びＷＤ１がデータバス２２に伝達される。デバッガ選択状態においては、第２入力部２７ｂが出力部２７ｃに接続され、結果、信号ＲＥ２、ＷＥ２、ＡＤＤ２及びＷＤ２を伝搬する配線が出力部２７ｃを通じデータバス２２に接続されて、それらの信号ＲＥ２、ＷＥ２、ＡＤＤ２及びＷＤ２がデータバス２２に伝達される。

【0033】

尚、セレクタ２７の状態制御に注目した場合、制御信号ＣＮＴはセレクタ制御信号と称され得る。データバス２２への供給信号の切り替え機能に注目した場合、制御信号ＣＮＴはデータバス制御信号や切替制御信号などと称され得る。

【0034】

出力部２７ｃから出力されるリードイネーブル信号、ライトイネーブル信号、アドレス信号及びライトデータを、特に、夫々、リードイネーブル信号ＲＥ、ライトイネーブル信号ＷＥ、アドレス信号ＡＤＤ及びライトデータＷＤと称する。尚、ライトデータ（ＷＤ、ＷＤ１、ＷＤ２）は、後述のライトアクセスの実行時においてのみ出力されるデータである。

【0035】

ＣＰＵ選択状態においては、第１入力部２７ａが出力部２７ｃに接続されるため、ＣＰＵ２０からのリードイネーブル信号ＲＥ１、ライトイネーブル信号ＷＥ１、アドレス信号ＡＤＤ１及びライトデータＷＤ１が、リードイネーブル信号ＲＥ、ライトイネーブル信号ＷＥ、アドレス信号ＡＤＤ及びライトデータＷＤとして出力部２７ｃからデータバス２２に出力される。デバッガ選択状態においては、第２入力部２７ｂが出力部２７ｃに接続されるため、デバッグ制御部２１からのリードイネーブル信号ＲＥ２、ライトイネーブル信号ＷＥ２、アドレス信号ＡＤＤ２及びライトデータＷＤ２が、リードイネーブル信号ＲＥ、ライトイネーブル信号ＷＥ、アドレス信号ＡＤＤ及びライトデータＷＤとして出力部２７ｃからデータバス２２に出力される。

【0036】

このように、ＣＰＵ２０はセレクタ２７がＣＰＵ選択状態にあるときにデータバス２２へアクセスすることができ、デバッグ制御部２１はセレクタ２７がデバッガ選択状態にあるときにデータバス２２へアクセスすることができる。データバス２２へのアクセスとして、リードアクセスとライトアクセスがある。データバス２２へのリードアクセス又はライトアクセスは、換言すれば、データバス２２を通じたデータメモリ３０へのリードアクセス又はライトアクセスである。ＲＡＭ２４及びレジスタ２６に対するアクセスはリードアクセス及びライトアクセスの何れかであるが、ＲＯＭ２３に対するアクセスはリードアクセスに限定される。

【0037】

データメモリ３０（例えばＲＡＭ２４）は、ＣＰＵ２０又はデバッグ制御部２１からリードアクセスを受けたとき必要なリードデータＲＤをデータバス２２に出力するリード動作を行い、ＣＰＵ２０又はデバッグ制御部２１からライトアクセスを受けたときデータバス２２を通じて送られてきたライトデータＷＤに応じたデータを記憶するライト動作を行う。リードデータは、換言すれば、リードデータを示す信号であるとも言え、以下では、記述の便宜上、リードデータＲＤを信号ＲＤと表記することもある。

【0038】

データバス２２は、信号ＲＥ、ＷＥ、ＡＤＤ、ＲＤ及びＷＤ（即ち信号ＲＥ、ＷＥ及びＡＤＤ並びにデータＲＤ及びＷＤ）を個別に伝送するための複数の配線から成る。データバス２２を構成する配線の内、リードデータＲＤを伝送するための配線は、ＣＰＵ２０及びデバッグ制御部２１の夫々に接続されている。故に、リードアクセスに応答してデータメモリ３０からデータバス２２に対しリードデータＲＤが出力されているとき、ＣＰＵ２０及びデバッグ制御部２１は当該リードデータＲＤを取得することができる。

【0039】

リードイネーブル信号（ＲＥ、ＲＥ１、ＲＥ２）はデータメモリ３０にリード動作を行わせるための信号（換言すればデータメモリ３０にリード動作を行わせるか否かを指定する信号）であり、アサート状態（有効状態）及びネゲート状態（無効状態）の何れかをとる。リードイネーブル信号（ＲＥ、ＲＥ１、ＲＥ２）は“１”又は“０”の値をとる１ビット信号であり、リードイネーブル信号において、“１”の値がアサート状態に、“０”の値がネゲート状態に対応付けられている。“１”の値を持つリードイネーブル信号（ＲＥ、ＲＥ１、ＲＥ２）、即ちアサート状態のリードイネーブル信号は、有効な信号であってリード動作の実行を指示又は許可する信号として機能する。“０”の値を持つリードイネーブル信号（ＲＥ、ＲＥ１、ＲＥ２）、即ちネゲート状態のリードイネーブル信号は、無効な信号であってリード動作の実行を指示せず、リード動作を禁止する信号としての意味合いを持つ。故に、データメモリ３０は、ＣＰＵ２０又はデバッグ制御部２１からデータバス２２を通じ “１”のリードイネーブル信号ＲＥを受けた場合に限りリード動作を実行し、リードイネーブル信号ＲＥが“０”であるときにはリード動作を実行しない。

【0040】

ライトイネーブル信号（ＷＥ、ＷＥ１、ＷＥ２）はデータメモリ３０にライト動作を行わせるための信号（換言すればデータメモリ３０にライト動作を行わせるか否かを指定する信号）であり、アサート状態（有効状態）及びネゲート状態（無効状態）の何れかをとる。ライトイネーブル信号（ＷＥ、ＷＥ１、ＷＥ２）は“１”又は“０”の値をとる１ビット信号であり、ライトイネーブル信号において、“１”の値がアサート状態に、“０”の値がネゲート状態に対応付けられている。“１”の値を持つライトイネーブル信号（ＷＥ、ＷＥ１、ＷＥ２）、即ちアサート状態のライトイネーブル信号は、有効な信号であってライト動作の実行を指示又は許可する信号として機能する。“０”の値を持つライトイネーブル信号（ＷＥ、ＷＥ１、ＷＥ２）、即ちネゲート状態のライトイネーブル信号は、無効な信号であってライト動作の実行を指示せず、ライト動作を禁止する信号としての意味合いを持つ。故に、データメモリ３０は、ＣＰＵ２０又はデバッグ制御部２１からデータバス２２を通じ “１”のライトイネーブル信号ＷＥを受けた場合に限りライト動作を実行し、ライトイネーブル信号ＷＥが“０”であるときにはライト動作を実行しない。

【0041】

アドレス信号（ＡＤＤ、ＡＤＤ１、ＡＤＤ２）は、データメモリ３０内の何れかの記憶領域のアドレスを指定する信号であり、データメモリ３０に定義されたアドレス空間の大きさに応じたビット数を有する。リードデータ（ＲＤ）は、データメモリ３０内の何れかの記憶領域に格納されたデータを当該記憶領域から読み出したデータである。ライトデータ（ＷＤ、ＷＤ１、ＷＤ２）は、データメモリ３０内の何れかの記憶領域に書き込まれるべきデータである。リードデータ及びライトデータの夫々のビット数は任意である（例えば８ビットである）。

【0042】

ホストＰＣ１３（換言すればデバッグソフトウェア１４）は、デバッグシステム１０のユーザによるホストＰＣ１３への操作に基づき所定コマンドを発行可能であり、発行された所定コマンドは外部デバッグ装置１２を通じてデバッグ制御部２１に送信される。

【0043】

上記所定コマンドとして、デバッグ制御部２１にリードアクセスを行わせることを要求するリードコマンドと、デバッグ制御部２１にライトアクセスを行わせることを要求するライトコマンドと、がある。リードコマンドではアクセス対象アドレスが指定される。ライトコマンドではアクセス対象アドレスとライトデータが指定される。外部デバッグ装置１２からデバッグ制御部２１に対してリードコマンドが送信されるときに、アクセス対象アドレスを示す信号がリードコマンドに付加されて送信されると考えても良い。同様に、外部デバッグ装置１２からデバッグ制御部２１に対してライトコマンドが送信されるときに、アクセス対象アドレスを示す信号及びライトデータを示す信号がライトコマンドに付加されて送信されると考えても良い。

【0044】

アクセス対象アドレスは、データメモリ３０のアドレス空間における何れかのアドレスを指す。リードコマンドで指定されるアクセス対象アドレスは、デバッグ制御部２１によるリードアクセスの対象となるアドレスであり、ライトコマンドで指定されるアクセス対象アドレスは、デバッグ制御部２１によるライトアクセスの対象となるアドレスである。ライトコマンドで指定されるライトデータは、アクセス対象アドレスに書き込まれるべきデータを表す。

【0045】

デバッグ制御部２１は、原則として 、“０”の制御信号ＣＮＴをセレクタ２７に出力することでセレクタ２７の状態をＣＰＵ選択状態とする。デバッグ制御部２１は、リードコマンド又はライトコマンドの受信に応答してデバッグ制御部２１がリードアクセス又はライトアクセスを行う必要があるときに、“１”の制御信号ＣＮＴをセレクタ２７に出力し、これによってセレクタ２７の状態をＣＰＵ選択状態からデバッガ選択状態に切り替える。そして、必要なリードアクセス又はライトアクセスが完了するとセレクタ２７の状態をＣＰＵ選択状態に戻す。

【0046】

リードコマンドが発行されたときには、適切なタイミングでセレクタ２７のデバッガ選択状態が実現され、デバッガ選択状態にてデバッグ制御部２１がリードコマンドに応じたリードアクセスをデータバス２２に対して行うことでアクセス対象アドレスの記憶領域の格納データをリードデータＲＤとして取得する。取得されたリードデータＲＤは、デバッグ制御部２１から外部デバッグ装置１２に送信され、外部デバッグ装置１２を通じてホストＰＣ１３に送られる。

【0047】

ライトコマンドが発行されたときには、適切なタイミングでセレクタ２７のデバッガ選択状態が実現され、デバッガ選択状態にてデバッグ制御部２１がライトコマンドに応じたライトアクセスをデータバス２２に対して行うことでアクセス対象アドレスの記憶領域にライトコマンドにて指定されるライトデータが書き込まれる。

【0048】

ＣＰＵ２０からセレクタ２７に出力される信号の内、リードイネーブル信号ＲＥ１及びライトイネーブル信号ＷＥ１がデバッグ制御部２１に供給されている。リードコマンド又はライトコマンドの受信に応答してセレクタ２７をデバッガ選択状態とするタイミングの制御は、リードイネーブル信号ＲＥ１及びライトイネーブル信号ＷＥ１に基づいて行われる。

【0049】

端的に言えば、デバッグ制御部２１は、リードコマンド又はライトコマンドを受信したとき、信号ＲＥ１及びＷＥ１を確認する。そして、信号ＲＥ１又はＷＥ１がアサート状態（“１”）であるならば、ＣＰＵ２０がデータバス２２にアクセスしている最中であるので、信号ＲＥ１及びＷＥ１が共にネゲート状態（“０”）になるまで待機してからセレクタ２７をデバッガ選択状態にして受信コマンドに応じたアクセスを行う。一方、リードコマンド又はライトコマンドを受信したとき、信号ＲＥ１及びＷＥ１が共にネゲート状態（“０”）であるならば、上記待機を経ずに速やかにセレクタ２７をデバッガ選択状態にして受信コマンドに応じたアクセスを行う。これを実現するための構成の説明に先立ち、リードアクセス及びリード動作並びにライトアクセス及びライト動作について説明を加えておく。

【0050】

図３（ａ）及び（ｂ）を参照し、リードアクセス及びリード動作について説明を加える。ＣＰＵ選択状態においてＣＰＵ２０は自身が実行するプログラムに基づきリードアクセスを行うことができ、デバッガ選択状態においてデバッグ制御部２１は受信したリードコマンドに基づきリードアクセスを行うことができる。

【0051】

図３（ａ）に示す如く、ＣＰＵ２０は、ＣＰＵ選択状態におけるリードアクセスにおいて、“１”のリードイネーブル信号ＲＥ１と、データメモリ３０に定義された複数のアドレスの何れかを指定するアドレス信号ＡＤＤ１とをセレクタ２７を介し、リードイネーブル信号ＲＥ及びアドレス信号ＡＤＤとしてデータバス２２に出力し、これによってデータメモリ３０にリード動作を行わせる。

【0052】

図３（ｂ）に示す如く、デバッグ制御部２１は、デバッガ選択状態におけるリードアクセスにおいて、“１”のリードイネーブル信号ＲＥ２と、データメモリ３０に定義された複数のアドレスの何れかを指定するアドレス信号ＡＤＤ２とをセレクタ２７を介し、リードイネーブル信号ＲＥ及びアドレス信号ＡＤＤとしてデータバス２２に出力し、これによってデータメモリ３０にリード動作を行わせる。アドレス信号ＡＤＤ２にて指定されるアドレスは、リードコマンドにて指定されるアクセス対象アドレスと一致する。

【0053】

リードアクセスに応答するリード動作において、データメモリ３０（例えばＲＡＭ２４）は、データバス２２を介しＣＰＵ２０又はデバッグ制御部２１から入力されたアドレス信号ＡＤＤにより指定されるアドレスの記憶領域の格納データを読み出し、読み出したデータをリードデータＲＤとしてデータバス２２に出力する。リード動作によりデータバス２２に出力されたリードデータＲＤは、データバス２２とＣＰＵ２０及びデバッグ制御部２１との間の配線を介してＣＰＵ２０及びデバッグ制御部２１に入力される。

【0054】

図４（ａ）及び（ｂ）を参照して、ライトアクセス及びライト動作について説明を加える。ＣＰＵ選択状態においてＣＰＵ２０は自身が実行するプログラムに基づきライトアクセスを行うことができ、デバッガ選択状態においてデバッグ制御部２１は受信したライトコマンドに基づきライトアクセスを行うことができる。

【0055】

図４（ａ）に示す如く、ＣＰＵ２０は、ＣＰＵ選択状態におけるライトアクセスにおいて、“１”のライトイネーブル信号ＷＥ１と、データメモリ３０に定義された複数のアドレスの何れかを指定するアドレス信号ＡＤＤ１と、アドレス信号ＡＤＤ１により指定されるアドレスの記憶領域に書き込まれるべきライトデータＷＤ１とを、セレクタ２７を介し、ライトイネーブル信号ＷＥ、アドレス信号ＡＤＤ及びライトデータＷＤとして、データバス２２に出力し、これによってデータメモリ３０にライト動作を行わせる。

【0056】

図４（ｂ）に示す如く、デバッグ制御部２１は、デバッガ選択状態におけるライトアクセスにおいて、“１”のライトイネーブル信号ＷＥ２と、データメモリ３０に定義された複数のアドレスの何れかを指定するアドレス信号ＡＤＤ２と、アドレス信号ＡＤＤ２により指定されるアドレスの記憶領域に書き込まれるべきライトデータＷＤ２とを、セレクタ２７を介し、ライトイネーブル信号ＷＥ、アドレス信号ＡＤＤ及びライトデータＷＤとして、データバス２２に出力し、これによってデータメモリ３０にライト動作を行わせる。アドレス信号ＡＤＤ２にて指定されるアドレスは、ライトコマンドにて指定されるアクセス対象アドレスと一致する。ライトデータＷＤ２は、ライトコマンドにて指定されるライトデータと一致する。

【0057】

ライトアクセスに応答するライト動作において、データメモリ３０（例えばＲＡＭ２４）は、データバス２２を介しＣＰＵ２０又はデバッグ制御部２１から入力されたアドレス信号ＡＤＤにより指定されるアドレスの記憶領域に対し、ＣＰＵ２０又はデバッグ制御部２１からのライトデータＷＤに応じたデータを格納する。ライト動作後における対応する記憶領域の格納データはライトデータＷＤと一致することもあるし、仕様によっては、ライトデータＷＤに基づくデータではあるもののライトデータＷＤとは一致しないこともある。

【0058】

図５に、デバッグ制御部２１の内部構成の例を、その周辺構成と共に示す。以下の説明において、ＣＰＵクロックとはＣＰＵ２０の動作クロックを指す。ＣＰＵクロックは符号“ＣＬＫ”にて参照される。デバッガクロックとは、デバッグ制御部２１の一部の回路素子と外部デバッグ装置１２の動作クロックである。デバッグ制御部２１の他の一部の回路素子（後述のＦＦ５３及び５６並びにラッチ回路５９を含む）はＣＰＵ２０の動作クロックに同期して動作する。デバッガクロックは、例えば、外部デバッグ装置１２内のクロック生成回路（不図示）にて生成されて、外部デバッグ装置１２及びデバッグ制御部２１間の通信線を介してデバッグ制御部２１に提供される。ＣＰＵクロックとデバッガクロックは互いに非同期である。ＣＰＵクロック及びデバッガクロックの周波数の一致／不一致は問わない。通常、デバッガクロックの周波数がＣＰＵクロックの周波数よりも低い。

【0059】

デバッガクロック及びＣＰＵクロックを含む任意のクロックは、ハイレベル及びローレベルを交互に且つ周期的にとる矩形波信号である。任意のクロック又は信号について、ハイレベルはローレベルよりも電位が高い。任意の信号において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。任意の信号において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。

【0060】

図５のデバッグ制御部２１は、ＯＲ回路５１、ワンショットパルス回路５２、ＦＦ５３、ＯＲ回路５４、ＡＮＤ回路５５、ＦＦ５６、ＡＮＤ回路５７、セレクタ５８及びラッチ回路５９を含むデジタル回路を備え、当該デジタル回路の構成素子の入出力信号及び当該デジタル回路の構成素子で取り扱われる信号は、ローレベル又はハイレベルの信号レベルをとる二値化信号である。まず、各構成素子の入出力信号及び基本的な動作内容について説明する。

【0061】

ＯＲ回路５１はリード要求信号ＲＤ＿ＰＬＳ及びライト要求信号ＷＲ＿ＰＬＳの入力を受け、信号ＲＤ＿ＰＬＳ及びＷＲ＿ＰＬＳの論理和信号を出力する。信号ＲＤ＿ＰＬＳ及びＷＲ＿ＰＬＳは、デバッガクロックに同期した信号である。信号ＲＤ＿ＰＬＳは原則としてローレベルとされ、リードコマンドの受信時においてデバッガクロックの１クロック分（即ち１周期分）だけハイレベルとされる。信号ＷＲ＿ＰＬＳは原則としてローレベルとされ、ライトコマンドの受信時においてデバッガクロックの１クロック分だけハイレベルとされる。故に、デバッグ制御部２１にてリードコマンド又はライトコマンドが受信されたとき、デバッガクロックの１クロック分の長さだけハイレベルとなる信号がＯＲ回路５１から出力される。

【0062】

ワンショットパルス回路５２は、ＯＲ回路５１の出力信号をＣＰＵクロックにて同期化したワンショットパルス信号をデータバスアクセス開始信号Ｓ＿ＤＢ＿ＡＣＳとして出力する。信号Ｓ＿ＤＢ＿ＡＣＳは原則としてローレベルとされる。回路５１及び５２の機能により、リードコマンド又はライトコマンドが受信されたとき、所定の遅延を経て、信号Ｓ＿ＤＢ＿ＡＣＳがＣＰＵクロックの１クロック分（即ち１周期分）だけハイレベルとなる。

【0063】

ＦＦ５３は、ＣＰＵクロックに同期して動作するＲＳ型のフリップフロップであり、ＣＰＵクロックを受けるクロック入力端子と、データ出力端子（Ｑ端子）を備えると共に、同期入力端子としてセット端子（Ｓ端子）及びリセット端子（Ｒ端子）を備える。ＦＦ５３において、セット端子にはデータバスアクセス開始信号Ｓ＿ＤＢ＿ＡＣＳが入力され、リセット端子には制御信号ＣＮＴが入力され、データ出力端子からデータバスアクセス信号ＤＢ＿ＡＣＳが出力される。

【0064】

データバスアクセス信号ＤＢ＿ＡＣＳは、デバッグ制御部２１によるデータバス２２へのアクセスを可能にすることを指示すための信号である。信号ＤＢ＿ＡＣＳは、ハイレベルにおいてアサート状態にあり、ローレベルにおいてネゲート状態にある。即ち、ハイレベルの信号ＤＢ＿ＡＣＳは、有効な信号であってデバッグ制御部２１によるデータバス２２へのアクセスを可能にすることを指示し、ローレベルの信号ＤＢ＿ＡＣＳは、無効な信号であってデバッグ制御部２１によるデータバス２２へのアクセスを可能にすることを指示しない。

【0065】

ＦＦ５３は、ＣＰＵクロックのアップエッジタイミングにおいて信号Ｓ＿ＤＢ＿ＡＣＳがハイレベルであれば、信号ＤＢ＿ＡＣＳをハイレベルにする。信号ＤＢ＿ＡＣＳがハイレベルとされた後、ＦＦ５３のリセット端子への入力信号がハイレベルとされるまで信号ＤＢ＿ＡＣＳはハイレベルに維持される。
ＦＦ５３は、ＣＰＵクロックのアップエッジタイミングにおいて制御信号ＣＮＴがハイレベルであれば、信号ＤＢ＿ＡＣＳをローレベルにする。信号ＤＢ＿ＡＣＳがローレベルとされた後、ＦＦ５３のセット端子への入力信号がハイレベルとされるまで信号ＤＢ＿ＡＣＳはローレベルに維持される。

【0066】

ＯＲ回路５４は、ＣＰＵ２０とセレクタ２７との間に設けられた、リードイネーブル信号ＲＥ１を伝搬するための配線及びライトイネーブル信号ＷＥ１を伝搬するための配線に接続される。ＯＲ回路５４は信号ＲＥ１及びＷＥ１を入力信号として受け、信号ＲＥ１及びＷＥ１の論理和信号の反転信号を出力する。信号ＲＥ１及びＷＥ１の夫々において、“０”の値（即ちネゲート状態）にローレベルが割り当てられ、“１”の値（即ちアサート状態）にハイレベルが割り当てられる。故に、ＯＲ回路５４は、信号ＲＥ１及びＷＥ１が共にローレベル（“０”）であるときにのみハイレベルの信号を出力し、それ以外のときにはローレベルの信号を出力する。

【0067】

ＡＮＤ回路５５は、ＦＦ５３からのデータバスアクセス信号ＤＢ＿ＡＣＳと、ＯＲ回路５４の出力信号との論理積信号を制御信号ＣＮＴとして出力する。データバスアクセス信号ＤＢ＿ＡＣＳがハイレベル（アサート状態）であって、且つ、ＣＰＵ２０からのリードイネーブル信号ＲＥ１及びライトイネーブル信号ＷＥ１が共にローレベル（ネゲート状態）であるときにのみ、制御信号ＣＮＴはハイレベルとなり、それ以外のときにおいて制御信号ＣＮＴはローレベルとなる。信号ＣＮＴにおいて、“０”の値にローレベルが割り当てられ、“１”の値にローレベルが割り当てられる。故に、セレクタ２７は、制御信号ＣＮＴがローレベルであるときにＣＰＵ選択状態となり、制御信号ＣＮＴがハイレベルであるときにデバッガ選択状態となる。ＡＮＤ回路５５から出力される制御信号ＣＮＴは、ＦＦ５３のリセット端子に入力されると共にＦＦ５６のデータ入力端子に入力される。

【0068】

ＦＦ５６は、ＣＰＵクロックに同期して動作するＤ型のフリップフロップであり、ＣＰＵクロックを受けるクロック入力端子と、データ入力端子（Ｄ端子）及びデータ出力端子（Ｑ端子）を備える。ＦＦ５６は、自身のデータ入力端子への入力信号（ＣＮＴ）をＣＰＵクロックのアップエッジに同期して取り込み及び保持し、保持した信号を自身のデータ出力端子から出力する。ＦＦ５６の出力信号を、データバスアクセス終了信号と称し、符号“ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄ”にて表す。データバスアクセス終了信号ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄは、制御信号ＣＮＴを、ＣＰＵクロックにおける１クロック分だけ遅延させた信号となる。

【0069】

ＡＮＤ回路５７は、ＦＦ５６からのデータバスアクセス終了信号ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄと、図示されない回路から提供されるモード信号Ｍ＿ＲＤとの論理積信号を出力する。故に、信号ＥＮＤ＿ＤＢ＿ＡＣＳ及びＭ＿ＲＤが共にハイレベルであるときにのみ、ＡＮＤ回路５７の出力信号はハイレベルとなり、それ以外ではローレベルとなる。リードコマンドの受信に応答してデバッグ制御部２１によりリードアクセスが行われるとき、モード信号Ｍ＿ＲＤはハイレベルとされており、それ以外のときにおいてモード信号Ｍ＿ＲＤはローレベルとされている。

【0070】

セレクタ５８は、第１入力端子、第２入力端子及び出力端子を有し、ＡＮＤ回路５７の出力信号がローレベルであるときには、第１入力端子に加わるデータを自身の出力端子から出力し、ＡＮＤ回路５７の出力信号がハイレベルであるときには、第２入力端子に加わるデータを自身の出力端子から出力する。セレクタ５８の第１入力端子にはラッチ回路５９の出力データが入力される。セレクタ５８の第２入力端子は、データバス２２におけるリードデータＲＤを伝搬するための配線に接続される。故に、データメモリ３０からリードデータＲＤがデータバス２２に出力されているとき、当該リードデータＲＤがセレクタ５８の第２入力端子に入力される。

【0071】

ラッチ回路５９は、ＣＰＵクロックを受けるクロック入力端子と、セレクタ５８の出力端子に接続されたデータ入力端子（Ｄ端子）と、セレクタ５８の第１入力端子に接続されたデータ出力端子（Ｑ端子）と、を備える。ラッチ回路５９はリードデータＲＤのビット数分のＤ型フリップフロップから成る。ラッチ回路５９は、ＣＰＵクロックのアップエッジに同期して、セレクタ５８の出力端子からのデータをラッチし（取り込んで保持し)、ラッチしたデータを自身のデータ出力端子から出力する。ラッチ回路５９のデータ出力端子からの出力データをデバッガリードデータと称し、符号“ＤＢ＿ＲＤ”にて参照する。

【0072】

ＡＮＤ回路５７の出力信号がハイレベルとなることで実現されるラッチ回路５９でのリードデータＲＤのラッチは、ＡＮＤ回路５７の出力信号がローレベルとなった後、上述のセレクタ５８及びラッチ回路５９の協働により、ＡＮＤ回路５７の出力信号が次回にハイレベルとなるまで維持される。

【0073】

リードコマンド又はライトコマンドの受信に関わる動作の流れについて説明する。リードコマンド又はライトコマンドの受信が無い場合においては、信号Ｓ＿ＤＢ＿ＡＣＳ及びＤＢ＿ＡＣＳがローレベルに維持されており、セレクタ２７はＣＰＵ選択状態にあってＣＰＵ２０のみがデータバス２２にアクセス可能となる。

【0074】

デバッグ制御部２１においてリードコマンド又はライトコマンドが受信されると、データバスアクセス開始信号Ｓ＿ＤＢ＿ＡＣＳがハイレベルとされることで、デバッグ制御部２１によるデータバス２２へのアクセス開始が要求され、この要求はハイレベルのデータバスアクセス信号ＤＢ＿ＡＣＳとしてＡＮＤ回路５５に伝達される。

【0075】

一方において、デバッグ制御部２１にてリードコマンドを受信した場合には、リードアクセス用の信号がデバッグ制御部２１からセレクタ２７に出力される。リードアクセス用の信号は、リードコマンドに応じたアドレス信号ＡＤＤ２と、“１”のリードイネーブル信号ＲＥ２と、から成る。この際、アドレス信号ＡＤＤ２にて指定されるアドレスは、リードコマンドにて指定されるアクセス対象アドレスと一致する。セレクタ２７に対するリードアクセス用の信号の出力は、信号ＤＢ＿ＡＣＳのアップエッジと同時に或いは信号ＤＢ＿ＡＣＳのアップエッジが生じる前から開始され、リードコマンドに応答したリードアクセスの完了とともに終了する。

【0076】

これに対し、デバッグ制御部２１にてライトコマンドを受信した場合には、ライトアクセス用の信号がデバッグ制御部２１からセレクタ２７に出力される。ライトアクセス用の信号は、ライトコマンドに応じたアドレス信号ＡＤＤ２及びライトデータＷＤ２と、“１”のライトイネーブル信号ＷＥ２と、から成る。この際、アドレス信号ＡＤＤ２にて指定されるアドレスは、ライトコマンドにて指定されるアクセス対象アドレスと一致する。ライトデータＷＤ２は、ライトコマンドにて指定されるライトデータと一致する。セレクタ２７に対するライトアクセス用の信号の出力は、信号ＤＢ＿ＡＣＳのアップエッジと同時に或いは信号ＤＢ＿ＡＣＳのアップエッジが生じる前から開始され、ライトコマンドに応答したライトアクセスの完了とともに終了する。

【0077】

データバスアクセス信号ＤＢ＿ＡＣＳがハイレベルであっても、ＣＰＵ２０からのリードイネーブル信号ＲＥ１及びライトイネーブル信号ＷＥ１の何れかがハイレベルであるときには、ＣＰＵ２０がデータバス２２に何らかのアクセスしていることになるので、ＣＰＵ２０のアクセスを阻害しないようＣＰＵ選択状態を維持し、デバッグ制御部２１による実際のアクセスを待機する。

【0078】

データバスアクセス信号ＤＢ＿ＡＣＳがハイレベルである場合において、ＣＰＵ２０からのリードイネーブル信号ＲＥ１及びライトイネーブル信号ＷＥ１が共にローレベルであるときには、ＣＰＵ２０によるデータバス２２へのアクセスが行われていないことになるので、ＡＮＤ回路５５からハイレベルの制御信号ＣＮＴを出力することでセレクタ２７のデバッガ選択状態を実現し、デバッグ制御部２１による所望のアクセス（リードアクセス又はライトアクセス）を実行する。ここにおける所望のアクセスは、リードコマンドが受信されていた場合には上記リードアクセス用の信号（ＡＤＤ２、ＲＥ２）をセレクタ２７を介してデータバス２２に出力することで実現され、ライトコマンドが受信されていた場合には上記ライトアクセス用の信号（ＡＤＤ２、ＷＤ２、ＷＥ２）をセレクタ２７を介してデータバス２２に出力することで実現される。

【0079】

制御信号ＣＮＴがハイレベルとされると、ＦＦ５３の機能によりＣＰＵクロックの次のアップエッジで信号ＤＣ＿ＡＣＳがクリアされる（即ちローレベルに切り替えられる）。この時点では、デバッグ制御部２１による所望のアクセス（リードアクセス又はライトアクセス）は完了している。

【0080】

デバッグ制御部２１がリードアクセスを行った場合には、リードアクセスからＣＰＵクロックの１クロック分遅れたタイミングにおいて、リードアクセスに対応するリードデータＲＤがデータバス２２に現れる。このため、制御信号ＣＮＴを１クロック分遅延させた信号（ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄ）を用いて、当該リードデータＲＤをラッチ回路５９にてラッチさせる。ラッチされたリードデータＲＤは、デバッガリードデータＤＢ＿ＲＤとして、デバッグ制御部２１から外部デバッグ装置１２に送信され、外部デバッグ装置１２を通じてホストＰＣ１３に送られる。

【0081】

尚、ＣＰＵクロックに同期することなく、“１”のライトイネーブル信号ＲＥと共にアドレス信号ＡＤＤがデータバス２２に入力された時点でリードデータＲＤがデータバス２２に出力される構成も採用されうる。この場合にあっては、制御信号ＣＮＴを遅延させた信号（ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄ）を生成する必要はなく、制御信号ＣＮＴがハイレベルとされているタイミングでラッチ回路５９によりリードデータＲＤをラッチさせれば良い。

【0082】

このように、デバッグ制御部２１は、外部デバッグ装置１２からの所定コマンド（リードコマンド又はライトコマンド）の受信状態並びにＣＰＵ２０からのリードイネーブル信号ＲＥ１及びライトイネーブル信号ＷＥ１の各状態に基づいて、セレクタ２７の状態を制御し、セレクタ２７がデバッガ選択状態であるときにセレクタ２７を介してデータバス２２にアクセスするよう、構成されている。

【0083】

これにより、小規模な構成で且つＣＰＵ２０のプログラム動作に一切の影響を与えることなく、データバス２２にアクセスできるデバッグシステムを構築できる。

【0084】

具体的には、デバッグ制御部２１は、所定コマンドの受信に応答してデータバス２２にアクセスする際、信号ＲＥ１又はＷＥ１がアサート状態（ハイレベル）であれば、信号ＲＥ１及びＷＥ１が共にネゲート状態（ローレベル）になるまで待機してから、セレクタ２７をデバッガ選択状態にして所定コマンドに応じたアクセスをデータバス２２に対して行う。即ち、信号ＲＥ１及びＷＥ１が共にネゲート状態になるまで待機する待機動作を行い、信号ＲＥ１及びＷＥ１が共にネゲート状態になったことを受けてセレクタ２７をデバッガ選択状態にし、所定コマンドに応じたアクセスをデータバス２２に対して行う。
デバッグ制御部２１は、所定コマンドの受信に応答してデータバス２２にアクセスする際、信号ＲＥ１及びＷＥ１が共にネゲート状態であれば、上記待機を経ずに（待機動作を経ずに）、即時、セレクタ２７をデバッガ選択状態にして所定コマンドに応じたアクセスをデータバス２２に対して行うことができる。

【0085】

より具体的には、デバッグ制御部２１は、デバッグ制御部２１によるデータバス２２へのアクセスを可能にすることを指示するためのデータバスアクセス信号ＤＢ＿ＡＣＳを生成する回路（５１、５２、５３）を有する。所定コマンドの受信に応答してデータバスアクセス信号ＤＢ＿ＡＣＳはネゲート状態（ローレベル）からアサート状態（ハイレベル）に切り替えられる。
そして、デバッグ制御部２１は、データバスアクセス信号ＤＢ＿ＡＣＳがネゲート状態からアサート状態に切り替えられたときにＣＰＵ２０からの信号ＲＥ１又はＷＥ１がアサート状態（ハイレベル）であれば、信号ＲＥ１及びＷＥ１が共にネゲート状態（ローレベル）になるまで待機してから、セレクタ２７をデバッガ選択状態にして所定コマンドに応じたアクセスをデータバス２２に対して行う。即ち、信号ＲＥ１及びＷＥ１が共にネゲート状態になるまで待機する待機動作を行い、信号ＲＥ１及びＷＥ１が共にネゲート状態になったことを受けてセレクタ２７をデバッガ選択状態にし、所定コマンドに応じたアクセスをデータバス２２に対して行う。
一方、デバッグ制御部２１は、データバスアクセス信号ＤＢ＿ＡＣＳがネゲート状態（ローレベル）からアサート状態（ハイレベル）に切り替えられたときに信号ＲＥ１及びＷＥ１が共にネゲート状態であれば、上記待機を経ずに（待機動作を経ずに）、即時、セレクタ２７をデバッガ選択状態にして所定コマンドに応じたアクセスをデータバス２２に対して行うことができる。

【0086】

また、上記構成を前提とし、デバッグ制御部２１は、データバスアクセス信号ＤＢ＿ＡＣＳがネゲート状態（ローレベル）であるときにおいてセレクタ２７をＣＰＵ選択状態とする。そして、デバッグ制御部２１は、所定コマンドの受信に応答してデータバスアクセス信号ＤＢ＿ＡＣＳをネゲート状態（ローレベル）からアサート状態（ハイレベル）に切り替えた後、セレクタ２７をデバッガ選択状態にして所定コマンドに応じたアクセスをデータバス２２に対して行うと、データバスアクセス信号ＤＢ＿ＡＣＳをアサート状態（ハイレベル）からネゲート状態（ローレベル）に戻し、これによってセレクタ２７をＣＰＵ選択状態に戻す。

【0087】

これにより、基本的にはセレクタ２７がＣＰＵ選択状態とされ、デバッグ制御部２１によるデータバス２２へのアクセスが必要なときにのみ、ＣＰＵ２０の動作を阻害しない形でデバッガ選択状態が実現されるようになる。つまり、ＣＰＵ２０の動作に何ら影響が生じることはない。

【0088】

また上述の説明から理解されるが、リードコマンドを受信した場合、デバッグ制御部２１は、デバッガ選択状態においてリードアクセス用の信号の出力によりセレクタ２７を介しリードコマンドに応じたリードアクセスをデータバス２２に対して行う（換言すれば、リードコマンドに応じたリードアクセスをセレクタ２７及びデータバス２２を介しデータメモリ３０に対して行う）。詳細には、このリードアクセスにおいて、デバッグ制御部２１は、リードコマンドにより指定されたアドレス（アクセス対象アドレス）の記憶領域内のデータをリードデータＲＤとしてデータメモリ３０から取得するためのアクセスをセレクタ２７を介しデータバス２２に対して行い（換言すれば、セレクタ２７及びデータバス２２を介しデータメモリ３０に対して行い）、これによって得られたリードデータＲＤを外部デバッグ装置１２に対して送信する。

【0089】

一方、ライトコマンドを受信した場合、デバッグ制御部２１は、デバッガ選択状態においてライトアクセス用の信号の出力によりセレクタ２７を介しライトコマンドに応じたライトアクセスをデータバス２２に対して行う（換言すれば、ライトコマンドに応じたライトアクセスをセレクタ２７及びデータバス２２を介しデータメモリ３０に対して行う）。詳細には、このライトアクセスにおいて、デバッグ制御部２１は、ライトコマンドにより指定されたアドレス（アクセス対象アドレス）の記憶領域に対しライトコマンドにより指定されたライトデータを書き込むためのアクセスをセレクタ２７を介しデータバス２２に対して行う（換言すれば、セレクタ２７及びデータバス２２を介しデータメモリ３０に対して行う）。

【0090】

［タイミングチャート］
図６及び図７にリードコマンドの受信に応答したＬＳＩ１１のタイミングチャートを示し、図８及び図９にライトコマンドの受信に応答したＬＳＩ１１のタイミングチャートを示す。但し、図６、図７、図８、図９には、夫々、ケースＣ＿Ｒ１、Ｃ＿Ｒ２、ケースＣ＿Ｗ１、ケースＣ＿Ｗ２におけるタイミングチャートが示されている。
図６のケースＣ＿Ｒ１は、デバッグ制御部２１がリードアクセスを行おうとした際にＣＰＵ２０のアクセスと競合が生じなかったケースである。
図７のケースＣ＿Ｒ２は、デバッグ制御部２１がリードアクセスを行おうとした際にＣＰＵ２０のアクセスと競合が生じたケースである。
図８のケースＣ＿Ｗ１は、デバッグ制御部２１がライトアクセスを行おうとした際にＣＰＵ２０のアクセスと競合が生じなかったケースである。
図９のケースＣ＿Ｗ２は、デバッグ制御部２１がライトアクセスを行おうとした際にＣＰＵ２０のアクセスと競合が生じたケースである。

【0091】

図６～図９に示される波形ｙ１～ｙ１９は、図６～図９間で互いに同じ信号の波形を示しているが、それらの波形の詳細は図６～図９間で部分的に異なる。まず、各波形が指し示すものについて説明する。

【0092】

波形ｙ１はデバッガクロックの波形を示し、波形ｙ５はＣＰＵクロックの波形を示す。上述したように、デバッグ制御部２１の一部はデバッガクロックに同期して動作し、デバッガクロックのアップエッジを契機に、自身への入力信号を取り込んだり、出力すべき信号のレベルを変化させたり、自身の状態を変化させたりする。ＣＰＵクロックに同期して動作するデバッグ制御部２１の残部及びＣＰＵ２０は、ＣＰＵクロックのアップエッジを契機に、自身への入力信号を取り込んだり、出力すべき信号のレベルを変化させたり、自身の状態を変化させたりする。時間の経過につれて、タイミングｔ_１、ｔ_２、ｔ_３、ｔ_４、ｔ_５、ｔ_６及びｔ_７が、この順番で訪れる。タイミングｔ_１はデバッガクロックにおける或る１つのアップエッジタイミングである。タイミングｔ_２、ｔ_３、ｔ_４、ｔ_５、ｔ_６及びｔ_７の夫々において、ＣＰＵクロックのアップエッジが生じる。タイミングｔ_２及びｔ_３間、タイミングｔ_３及びｔ_４間、タイミングｔ_４及びｔ_５間、タイミングｔ_５及びｔ_６間、タイミングｔ_６及びｔ_７間の時間長さは、全て、ＣＰＵクロックの１周期に等しい。

【0093】

波形ｙ２は、デバッガデータを表しており、外部デバッグ装置１２からデバッグ制御部２１へ送信される信号を模式的に示したものである。デバッガデータは、リードコマンド又はライトコマンドを構成するデータを含む。

【0094】

波形ｙ３はリードコマンドに基づくリード要求信号ＲＤ＿ＰＬＳの波形であり、波形ｙ４はライトコマンドに基づくライト要求信号ＷＲ＿ＰＬＳである（図５も参照）。

【0095】

ＣＰＵ２０には、次にフェッチされるべき命令が格納された、プログラムメモリ２９上の番地（以下、プログラムメモリアドレスと称する）をカウント及び指定するプログラムカウンタが設けられており、プログラムメモリリードイネーブル信号がハイレベルであるときのみ、プログラムカウンタを利用してプログラムメモリアドレスがＣＰＵクロックに同期し且つＣＰＵクロックの周期にて順次更新されてゆく。図６～図９において、“ｙ６”はプログラムメモリアドレスの時系列変化を表しており、“ｙ７”にてプログラムメモリリードイネーブル信号が示されている。図６～図９にて想定される区間では、プログラムメモリリードイネーブル信号がハイレベルに維持されている。

【0096】

プログラムメモリ２９から必要な命令を読み出して取得する動作はフェッチと称される。ＣＰＵ２０におけるプログラムの実行状態を示すステートの内、プログラムを構成する命令のフェッチ及び実行が行われるステートはフェッチステートと称される。フェッチステートにおいて、ＣＰＵ２０はプログラムメモリアドレスに示された命令をフェッチしてラッチする。図６～図９において、“ｙ８”はフェッチを通じてラッチされた命令（命令コード）の時系列変化を表しており、“ｙ９”はステートマシンの状態の時系列変化を表している。ステートマシンは、ＣＰＵ２０に設けられたレジスタにて構成され、ＣＰＵ２０におけるプログラムの実行状態を制御する。図６～図９にて想定される区間では、ＣＰＵ２０のステートがフェッチステートに維持されている。

【0097】

図６～図９において、波形ｙ１０、ｙ１１は、夫々、ＣＰＵ２０からのリードイネーブル信号ＲＥ１、ライトイネーブル信号ＷＥ１の波形を示す。図６～図９において、波形ｙ１２、ｙ１３、ｙ１４、ｙ１８は、夫々、デバッグ制御部２１によるデータバスアクセス開始信号Ｓ＿ＤＢ＿ＡＣＳ、データバスアクセス信号ＤＢ＿ＡＣＳ、制御信号ＣＮＴ、データバスアクセス終了信号ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄの波形を示す。図６～図９において、波形ｙ１５、ｙ１６は、夫々、データバス２２におけるリードイネーブル信号ＲＥ、ライトイネーブル信号ＷＥの波形を示す。“ｙ１７”はデータバス２２に表れるリードデータＲＤを表しており、“ｙ１９”はラッチ回路５９（図５参照）にてラッチされるデバッガリードデータＤＢ＿ＲＤを表している。“ｙ１７” 及び“ｙ１９”において有意な値を持たないデータＲＤ及びＤＢ＿ＲＤを“ ０”で図示している。

【0098】

―――ケースＣ＿Ｒ１―――
図６のケースＣ＿Ｒ１における動作を説明する。ケースＣ＿Ｒ１では、リードコマンドの受信に基づきタイミングｔ_１を起点にリード要求信号ＲＤ＿ＰＬＳにパルスが生じている（タイミングｔ_１にてリード要求信号ＲＤ＿ＰＬＳにアップエッジが生じている）。リード要求信号ＲＤ＿ＰＬＳのパルスがＣＰＵクロックにて同期されることでデータバスアクセス開始信号Ｓ＿ＤＢ＿ＡＣＳにパルスが生じる。即ち、タイミングｔ_２及びｔ_３間にて信号Ｓ＿ＤＢ＿ＡＣＳがハイレベルとなる。そうすると、図５のＦＦ５３の機能によりタイミングｔ_３にてデータバスアクセス信号ＤＢ＿ＡＣＳにアップエッジが生じる。

【0099】

図６のケースＣ＿Ｒ１では、タイミングｔ_３及びｔ_４間のクロック区間でＣＰＵ２０がデータバス２２へのアクセスを行っていない（即ち信号ＲＥ１及びＷＥ１が共にローレベルである）。故に、タイミングｔ_３にて制御信号ＣＮＴにもアップエッジが生じる。制御信号ＣＮＴにアップエッジが生じると、ＦＦ５３の機能により次のＣＰＵクロックのアップエッジタイミングｔ_４にてデータバスアクセス信号ＤＢ＿ＡＣＳ及び制御信号ＣＮＴにダウンエッジが生じる。

【0100】

上述したように、デバッグ制御部２１からセレクタ２７に対するリードアクセス用の信号の出力は、信号ＤＢ＿ＡＣＳのアップエッジと同時に或いは信号ＤＢ＿ＡＣＳのアップエッジが生じる前から行われている。このため、制御信号ＣＮＴがハイレベルとなっている区間（即ちタイミングｔ_３及びｔ_４間）において、デバッグ制御部２１からのリードアクセス用の信号に含まれる“１”の信号ＲＥ２（即ちハイレベルの信号ＲＥ２）が信号ＲＥとしてデータバス２２に現れる。

【0101】

次のクロック区間であるタイミングｔ_４及びｔ_５間では、デバッグ制御部２１からのリードアクセス用の信号に基づいてデータメモリ３０から出力されるリードデータＲＤがデータバス２２に現れ、またＦＦ５６の機能により信号ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄがハイレベルとなる。結果、タイミングｔ_４及びｔ_５間にてデータバス２２に現れていたリードデータＲＤが、タイミングｔ_５におけるＣＰＵクロックのアップエッジに応答してラッチ回路５９によりデバッガリードデータＤＢ＿ＲＤとしてラッチされる。

【0102】

―――ケースＣ＿Ｒ２―――
図７のケースＣ＿Ｒ２における動作を説明する。図７のケースＣ＿Ｒ２において、タイミングｔ_３にてデータバスアクセス信号ＤＢ＿ＡＣＳにアップエッジが生じるまでの動作は、図６のケースＣ＿Ｒ１と同様である。

【0103】

図７のケースＣ＿Ｒ２では、タイミングｔ_３及びｔ_４間のクロック区間でＣＰＵ２０がデータバス２２へリードアクセスを行っている（即ち信号ＲＥ１がハイレベルである）。このため、タイミングｔ_３及びｔ_４間でデータバスアクセス信号ＤＢ＿ＡＣＳがハイレベルであるものの制御信号ＣＮＴはローレベルに維持される。タイミングｔ_３及びｔ_４間におけるハイレベルの信号ＲＥはＣＰＵ２０からのハイレベルの信号ＲＥ１に基づいている。

【0104】

その後、図７のケースＣ＿Ｒ２では、タイミングｔ_４及びｔ_５間のクロック区間でＣＰＵ２０がデータバス２２へのアクセスを行っていない（即ち信号ＲＥ１及びＷＥ１が共にローレベルである）。このため、タイミングｔ_４にて制御信号ＣＮＴにアップエッジが生じる。制御信号ＣＮＴにアップエッジが生じると、ＦＦ５３の機能により次のＣＰＵクロックのアップエッジタイミングｔ_５にてデータバスアクセス信号ＤＢ＿ＡＣＳ及び制御信号ＣＮＴにダウンエッジが生じる。制御信号ＣＮＴがハイレベルとなっている区間（即ちタイミングｔ_４及びｔ_５間）において、デバッグ制御部２１からのリードアクセス用の信号に含まれる“１”の信号ＲＥ２（即ちハイレベルの信号ＲＥ２）が信号ＲＥとしてデータバス２２に現れる。

【0105】

次のクロック区間であるタイミングｔ_５及びｔ_６間では、デバッグ制御部２１からのリードアクセス用の信号に基づいてデータメモリ３０から出力されるリードデータＲＤがデータバス２２に現れ、またＦＦ５６の機能により信号ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄがハイレベルとなる。結果、タイミングｔ_５及びｔ_６間にてデータバス２２に現れていたリードデータＲＤが、タイミングｔ_６におけるＣＰＵクロックのアップエッジに応答してラッチ回路５９によりデバッガリードデータＤＢ＿ＲＤとしてラッチされる。

【0106】

図７のケースＣ＿Ｒ２では、タイミングｔ_３及びｔ_４間の区間が、信号ＲＥ１及びＷＥ１が共にネゲート状態（“０”）になるまで待機している区間に相当する。待機の長さは、図７の例ではＣＰＵクロックの１周期分となっているが、ＣＰＵクロックの複数周期分に及ぶこともある。また、待機の要因は、図７の例ではハイレベルの信号ＲＥ１であるが、ハイレベルのＷＥ１であり得る。

【0107】

図６のケースＣ＿Ｒ１及び図７のケースＣ＿Ｒ２の何れにおいても、ＣＰＵ２０はプログラムの実行動作を停止させる必要は無く、デバッグ制御部２１がデータバス２２にアクセスしている最中を含め、フェッチステートが維持されて命令が順次実行されている。外部デバッグ装置１２に対するデバッガリードデータＤＢ＿ＲＤの送信もＣＰＵ２０によるプログラムの実行に並行して行われ、ＣＰＵ２０によるプログラムの実行に影響を与えない。

【0108】

―――ケースＣ＿Ｗ１―――
図８のケースＣ＿Ｗ１における動作を説明する。ケースＣ＿Ｗ１では、ライトコマンドの受信に基づきタイミングｔ_１を起点にライト要求信号ＷＲ＿ＰＬＳにパルスが生じている（タイミングｔ_１にてライト要求信号ＷＲ＿ＰＬＳにアップエッジが生じている）。ライト要求信号ＷＲ＿ＰＬＳのパルスがＣＰＵクロックにて同期されることでデータバスアクセス開始信号Ｓ＿ＤＢ＿ＡＣＳにパルスが生じる。即ち、タイミングｔ_２及びｔ_３間にて信号Ｓ＿ＤＢ＿ＡＣＳがハイレベルとなる。そうすると、図５のＦＦ５３の機能によりタイミングｔ_３にてデータバスアクセス信号ＤＢ＿ＡＣＳにアップエッジが生じる。

【0109】

図８のケースＣ＿Ｗ１では、タイミングｔ_３及びｔ_４間のクロック区間でＣＰＵ２０がデータバス２２へのアクセスを行っていない（即ち信号ＲＥ１及びＷＥ１が共にローレベルである）。故に、タイミングｔ_３にて制御信号ＣＮＴにもアップエッジが生じる。制御信号ＣＮＴにアップエッジが生じると、ＦＦ５３の機能により次のＣＰＵクロックのアップエッジタイミングｔ_４にてデータバスアクセス信号ＤＢ＿ＡＣＳ及び制御信号ＣＮＴにダウンエッジが生じる。

【0110】

上述したように、デバッグ制御部２１からセレクタ２７に対するライトアクセス用の信号の出力は、信号ＤＢ＿ＡＣＳのアップエッジと同時に或いは信号ＤＢ＿ＡＣＳのアップエッジが生じる前から行われている。このため、制御信号ＣＮＴがハイレベルとなっている区間（即ちタイミングｔ_３及びｔ_４間）において、デバッグ制御部２１からのライトアクセス用の信号に含まれる“１”の信号ＷＥ２（即ちハイレベルの信号ＷＥ２）が信号ＷＥとしてデータバス２２に現れ、当該区間においてライトコマンドに基づくデバッグ制御部２１のライトアクセスが実行される。

【0111】

次のクロック区間であるタイミングｔ_４及びｔ_５間では、ＦＦ５６の機能により信号ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄがハイレベルとなるが、ライトアクセスの実行時には信号ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄは有意に機能しない。

【0112】

―――ケースＣ＿Ｗ２―――
図９のケースＣ＿Ｗ２における動作を説明する。図９のケースＣ＿Ｗ２において、タイミングｔ_３にてデータバスアクセス信号ＤＢ＿ＡＣＳにアップエッジが生じるまでの動作は、図８のケースＣ＿Ｗ１と同様である。

【0113】

図９のケースＣ＿Ｗ２では、タイミングｔ_３及びｔ_４間のクロック区間でＣＰＵ２０がデータバス２２へリードアクセスを行っている（即ち信号ＲＥ１がハイレベルである）。このため、タイミングｔ_３及びｔ_４間でデータバスアクセス信号ＤＢ＿ＡＣＳがハイレベルであるものの制御信号ＣＮＴはローレベルに維持される。タイミングｔ_３及びｔ_４間におけるハイレベルの信号ＲＥはＣＰＵ２０からのハイレベルの信号ＲＥ１に基づいている。

【0114】

その後、図９のケースＣ＿Ｗ２では、タイミングｔ_４及びｔ_５間のクロック区間でＣＰＵ２０がデータバス２２へのアクセスを行っていない（即ち信号ＲＥ１及びＷＥ１が共にローレベルである）。このため、タイミングｔ_４にて制御信号ＣＮＴにアップエッジが生じる。制御信号ＣＮＴにアップエッジが生じると、ＦＦ５３の機能により次のＣＰＵクロックのアップエッジタイミングｔ_５にてデータバスアクセス信号ＤＢ＿ＡＣＳ及び制御信号ＣＮＴにダウンエッジが生じる。制御信号ＣＮＴがハイレベルとなっている区間（即ちタイミングｔ_４及びｔ_５間）において、デバッグ制御部２１からのライトアクセス用の信号に含まれる“１”の信号ＷＥ２（即ちハイレベルの信号ＷＥ２）が信号ＷＥとしてデータバス２２に現れ、当該区間においてライトコマンドに基づくデバッグ制御部２１のライトアクセスが実行される。

【0115】

次のクロック区間であるタイミングｔ_５及びｔ_６間では、ＦＦ５６の機能により信号ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄがハイレベルとなるが、ライトアクセスの実行時には信号ＥＮＤ＿ＤＢ＿ＡＣＳ＿Ｄは有意に機能しない。

【0116】

図９のケースＣ＿Ｗ２では、タイミングｔ_３及びｔ_４間の区間が、信号ＲＥ１及びＷＥ１が共にネゲート状態（“０”）になるまで待機している区間に相当する。待機の長さは、図９の例ではＣＰＵクロックの１周期分となっているが、ＣＰＵクロックの複数周期分に及ぶこともある。また、待機の要因は、図９の例ではハイレベルの信号ＲＥ１であるが、ハイレベルのＷＥ１であり得る。

【0117】

図８のケースＣ＿Ｗ１及び図９のケースＣ＿Ｗ２の何れにおいても、ＣＰＵ２０はプログラムの実行動作を停止させる必要は無く、デバッグ制御部２１がデータバス２２にアクセスしている最中を含め、フェッチステートが維持されて命令が順次実行されている。

【0118】

＜＜第２実施形態＞＞
本発明の第２実施形態を説明する。第２実施形態では、上述の第１実施形態に対して適用可能な幾つかの応用技術、変形技術などを説明する。第２実施形態は以下の実施例ＥＸ２＿１～ＥＸ２＿５を含む。

【0119】

［実施例ＥＸ２＿１］
実施例ＥＸ２＿１を説明する。ＬＳＩ１１内にデータバス２２に対してアクセスを行うＣＰＵ２０が２以上設けられていても良い。この場合、２以上のＣＰＵ２０が同時にデータバス２２に対してアクセスを行うことが無いようにするための調停回路（不図示）がＬＳＩ１１に設けられる。調停回路の機能により、２以上のＣＰＵ２０の内の１つのＣＰＵに対してデータバス２２へのアクセス権限が付与され、２以上のＣＰＵ２０の内、アクセス権限が付与されたＣＰＵ２０の出力信号及び出力データのみがデータバス２２に伝達される。

【0120】

このような構成に対して第１実施形態の方法を適用する場合にあっては、アクセス権限が付与されたＣＰＵ２０から、セレクタ２７に対して信号ＲＥ１、ＷＥ１、ＡＤＤ１及びＷＤ１が供給されると考えれば良い。

【0121】

［実施例ＥＸ２＿２］
実施例ＥＸ２＿２を説明する。図１の構成においてＣＰＵ２０はデータバス２２に対してアクセスを行う処理部の例であるが、本発明において、そのような処理部はＣＰＵに限定されず、データバス２２に対してアクセスを行う任意の部位が処理部に成り得る。実施例ＥＸ２＿１に示したように、２以上のＣＰＵ２０がＬＳＩ１１に設けられている場合には、２以上のＣＰＵ２０と調停回路とで処理部が構成されていると考えることができる、或いは、アクセス権限が付与されたＣＰＵ２０が処理部に相当すると考えることができる。

【0122】

［実施例ＥＸ２＿３］
実施例ＥＸ２＿３を説明する。上述の主旨を損なわない形で、任意の信号に関して、ハイレベルとローレベルの関係を逆にしても良い。これに関連するが、任意の信号について正論理及び負論理の何れを採用するかは任意である。

【0123】

［実施例ＥＸ２＿４］
実施例ＥＸ２＿４を説明する。ＬＳＩ１１を構成する各回路素子は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてＬＳＩ１１内の回路と同等の回路を構成するようにしても良い。

【0124】

［実施例ＥＸ２＿５］
実施例ＥＸ２＿５を説明する。本発明に係るデバッグシステムは、ＬＳＩ１１にて例示される半導体装置と、半導体装置に接続された外部装置と、を備える。ここにおける外部装置は、図１の構成においては、外部デバッグ装置１２を指すと解しても良いし、外部デバッグ装置１２及びホストＰＣ１３の双方を含むと解しても良い。

【0125】

本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

【符号の説明】

【0126】

１０ デバッグシステム
１１ ＬＳＩ
１２ 外部デバッグ装置
１３ ホストコンピュータ
１４ デバッグソフトウェア
２０ ＣＰＵ
２１ デバッグ制御部
２２ データバス
２３ ＲＯＭ
２４ ＲＡＭ
２５ ペリフェラル
２６ レジスタ
２７ セレクタ
２８ プログラムバス
２９ プログラムメモリ
３０ データメモリ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】