特許 7532366 バンプボンディングを不要にするためのコンプライアント層の使用

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-02

(45)【発行日】2024-08-13

(54)【発明の名称】バンプボンディングを不要にするためのコンプライアント層の使用

(51)【国際特許分類】

   H01L 27/144 20060101AFI20240805BHJP

   H01L 27/146 20060101ALI20240805BHJP

   H01L 31/08 20060101ALI20240805BHJP

【ＦＩ】

H01L27/144 K

H01L27/146 E

H01L31/08 N

【請求項の数】 20

(21)【出願番号】P 2021531572

(86)(22)【出願日】2019-08-22

(65)【公表番号】

(43)【公表日】2022-02-01

(86)【国際出願番号】 US2019047760

(87)【国際公開番号】W WO2020117334

(87)【国際公開日】2020-06-11

【審査請求日】2022-08-01

(31)【優先権主張番号】62/775,312

(32)【優先日】2018-12-04

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】501228071

【氏名又は名称】エスアールアイ インターナショナル

【氏名又は名称原語表記】ＳＲＩ Ｉｎｔｅｒｎａｔｉｏｎａｌ

【住所又は居所原語表記】３３３ Ｒａｖｅｎｓｗｏｏｄ Ａｖｅｎｕｅ， Ｍｅｎｌｏ Ｐａｒｋ， Ｃａｌｉｆｏｒｎｉａ ９４０２５， Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100103610

【弁理士】

【氏名又は名称】▲吉▼田 和彦

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【識別番号】100120525

【弁理士】

【氏名又は名称】近藤 直樹

(74)【代理人】

【識別番号】100139712

【弁理士】

【氏名又は名称】那須 威夫

(74)【代理人】

【識別番号】100141553

【弁理士】

【氏名又は名称】鈴木 信彦

(72)【発明者】

【氏名】チャン， ウィンストン， ケー．

【審査官】脇水 佳弘

(56)【参考文献】

【文献】米国特許出願公開第２０１４／０１４１５９２（ＵＳ，Ａ１）

【文献】特開平０９－３０７１２４（ＪＰ，Ａ）

【文献】特開２００３－０８６５０８（ＪＰ，Ａ）

【文献】特開平０８－３２１４６５（ＪＰ，Ａ）

【文献】特開２００６－１７０９５６（ＪＰ，Ａ）

【文献】特表昭６３－５０３１０４（ＪＰ，Ａ）

【文献】特開２０１７－２０１６６０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２７／１４４

Ｈ０１Ｌ ２７／１４６

Ｈ０１Ｌ ３１／０８

(57)【特許請求の範囲】

【請求項1】

半導体互換性基板であって、前記半導体互換性基板内に複数個の変化部を有し、前記変化部の各々は、前記半導体互換性基板上に、所望される積層体直径に等しい直径を有する、半導体互換性基板と、
複数個の積層体とを備え、少なくとも前記複数個の積層体の各々が、ｉ）前記半導体互換性基板と非互換性である非互換性層、を含み、前記非互換性層は、ｉｉ）多孔質層であって、前記非互換性層からの構造欠陥を受け入れるためのコンプライアント層として構成された多孔質層の上部にあり、前記複数個の積層体が、前記半導体互換性基板の上部にある、装置。

【請求項2】

前記半導体互換性基板は、シリコンから作製され、前記非互換性層は、テルル化カドミウム水銀から作製される、請求項１に記載の装置。

【請求項3】

シリコンから作製される前記半導体互換性基板内の前記変化部が、ｉ）前記非互換性層の前記複数個の積層体の下方に位置し、前記非互換性層は、テルル化カドミウム水銀から作製され、ｉｉ）前記多孔質層の上部にあり、前記多孔質層は、シリコンから作製される、請求項２に記載の装置。

【請求項4】

シリコンから作製され、前記コンプライアント層として働くように構成された前記多孔質層が、他の化学元素を伴うシリコン系合金よりむしろシリコンから作製される、請求項２に記載の装置。

【請求項5】

シリコンから作製され、前記コンプライアント層として働くように構成された前記多孔質層が、多孔質シリコンから作製される、請求項２に記載の装置。

【請求項6】

シリコンから作製され、前記コンプライアント層として働くように構成された前記多孔質層が、シリコン層内に変化部を有して前記多孔質層を創出する、請求項２に記載の装置。

【請求項7】

前記半導体互換性基板上で成長させられる前記複数個の積層体の第１の積層体は、テルル化カドミウム水銀層内の少なくとも２つのテルル化カドミウム水銀レベルと、テルル化カドミウム水銀の２つのレベルの間の界面とを有する、請求項２に記載の装置。

【請求項8】

前記半導体互換性基板は、ヒ化ガリウムから作製され、前記半導体互換性基板と非互換性である前記非互換性層は、リン酸インジウムから作製される、請求項１に記載の装置。

【請求項9】

前記半導体互換性基板は、シリコンから作製され、前記半導体互換性基板と非互換性である前記非互換性層は、リン酸インジウムから作製される、請求項１に記載の装置。

【請求項10】

前記非互換性層は、赤外検出層または発光層のうちの１つであることになる、請求項２に記載の装置。

【請求項11】

基板を、前記基板上に半導体層の積層体を伴って創出するための方法であって、
複数個の積層体を成長させるステップであって、複数個の積層体は、少なくともｉ）半導体層の層を、ｉｉ）多孔質シリコン層の上部に含み、前記多孔質シリコン層は、前記半導体層から前記多孔質シリコン層内への構造欠陥を受け入れるためのコンプライアント層として働き、前記半導体層および前記多孔質シリコン層は、半導体互換性基板上で成長させられ、前記半導体互換性基板は、前記半導体互換性基板内に複数個の変化部を有し、前記変化部の各々は、前記半導体互換性基板上に、所望される積層体直径に等しい直径を有する、ステップと、
半導体層の前記複数個の積層体を伴う前記半導体互換性基板を内包するウェハを製作するステップと
を含む、方法。

【請求項12】

前記半導体互換性基板は、シリコンから作製され、前記半導体層は、テルル化カドミウム水銀から作製される、請求項１１に記載の方法。

【請求項13】

２つ以上の積層体は、前記複数個の積層体が上で成長するための前記半導体互換性基板内への変化部を創出することにより、区域を形作るために前記半導体互換性基板内へと金属によって化学エッチングするステップにより創出される、請求項１２に記載の方法。

【請求項14】

前記多孔質シリコン層は、
ｉ）残存する前記シリコンによる前記多孔質シリコン層の創出のために、シリコンから作製される前記半導体互換性基板上で層として成長させられるシリコン系合金から１つまたは複数の化学元素をゲッタリングし、次いで、前記シリコン系合金から所定の化学元素を除去するステップ、
ｉｉ）シリコンから作製される前記半導体互換性基板と電極の接点との間のシリコン層内に多孔質区域を創出して、前記多孔質シリコン層を創出するために、各々の所望されるスポットにおいて前記電極およびバイアス電圧を用いる電気化学エッチングを使用するステップ、および
ｉｉｉ）前記シリコン層内に変化部を作製して、前記シリコン層の中の区域を多孔質にするために、エッチングおよびリソグラフィの組み合わせを使用するステップのうちのいずれか１つを使用することにより創出される、請求項１３に記載の方法。

【請求項15】

前記半導体互換性基板上で成長させられる２つ以上の積層体は、成長チャンバを加熱して、成長温度を上昇させ、次いで維持して、テルル化カドミウム水銀層内のテルル化カドミウム水銀の１つまたは複数のレベル、それと同時に、前記テルル化カドミウム水銀層から前記多孔質シリコン層内への、マイグレーティングプロセスで誘導される欠陥を成長させるステップであって、前記多孔質シリコン層の中のシリコン結晶は、前記テルル化カドミウム水銀層の格子パラメータを受け入れるための変化によって、原子を開区域内へと移動させる、ステップによりさらに創出される、請求項１４に記載の方法。

【請求項16】

前記半導体互換性基板は、ヒ化ガリウムから作製され、前記半導体層は、リン酸インジウムから作製される、請求項１１に記載の方法。

【請求項17】

前記積層体は、化学気相堆積技法または分子線エピタキシ技法を使用して成長させられる、請求項１１に記載の方法。

【請求項18】

前記半導体互換性基板上で成長させられる前記複数個の積層体の間に位置する空間内で、読み込み読み出し回路に対するトランジスタを形成するステップをさらに含む、請求項１１に記載の方法。

【請求項19】

請求項１１に記載の方法により創出される発光器。

【請求項20】

請求項１２に記載の方法により創出される光検出器。

【発明の詳細な説明】

【技術分野】

【0001】

<<参照による組み込み>>
本出願は、２０１８年１２月４日に出願された「ＣＭＯＳ－ｃｏｍｐａｔｉｂｌｅ ｓｉｌｉｃｏｎ－ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ ｓｕｐｅｒ ｌａｔｔｉｃｅ ｉｎｆｒａｒｅｄ ｐｈｏｔｏ ｄｅｔｅｃｔｏｒｓ ｔｏ ｅｌｉｍｉｎａｔｅ ｂｕｍｐ ｂｏｎｄｉｎｇ」と題された米国仮出願第６２／７７５，３１２号の米国特許法第１１９条に基づく優先権および利益を主張するものである。本明細書において述べるすべての刊行物および特許出願は、各々の個々の刊行物または特許出願が参照により組み込まれるかのように具体的かつ個々に指し示されるのと同じほどに参照によりそれらの全体が本明細書に組み込まれている。

【0002】

本開示の実施形態は、一般には、基板上に半導体層を創出することに関係する。

【背景技術】

【0003】

「シリコン基板に格子整合される」一部の半導体は、検出器光電流を調整し読み出すためのシリコンエレクトロニクスとのＩＲ検出器アレイの集積がバンプボンディングにより行われることを要する。バンプボンディング技法は、小さいはんだボールによってエレクトロニクスチップ上の対応するパッドと組みにされた検出器チップ上のパッドを使用することがある。バンプボンディングは、検出器アレイ内の画素数の増大および画素サイズの低減に適切には対応しない。はんだボールは、合体する傾向があり、それらは互いに短絡させられるので、画素群が役に立たなくなる。しかし、例えば、はんだボールのサイズを低減することによる合体を低減する取り組みにより、検出器とエレクトロニクスとの間の開回路がもたらされる。

【発明の概要】

【0004】

多孔質シリコン層を使用して、非互換性基板に対するバンプボンディングを不要にするための、様々な方法、装置、およびシステムを、本明細書において提供することができる。

【0005】

一実施形態において、半導体層の複数個の積層体を有する相補型金属酸化物半導体（ＣＭＯＳ）互換性基板のための方法、システム、および装置を説明する。複数個の積層体は、少なくとも各々が、ｉ）テルル系半導体層の層を、ｉｉ）多孔質シリコン層の上部に含む。多孔質シリコン層は、テルル系半導体層から多孔質シリコン層内への構造欠陥を受け入れるためのコンプライアント層である。複数個の積層体は、ＣＭＯＳ互換性基板上で成長させられる。

【図面の簡単な説明】

【0006】

【図1】半導体層の各々の積層体が、原子が材料から除去されるシリコン基板内の変化部（ａｌｔｅｒａｔｉｏｎ）上で成長させられる、ＣＭＯＳ互換性基板のブロック線図の一実施形態を例解する図である。

【0007】

【図2】少なくとも各々が、ｉ）テルル系半導体層の層を、ＣＭＯＳ互換性基板上で成長させられる、ｉｉ）多孔質シリコン層の上部上に含む、複数個の積層体のブロック線図の一実施形態を例解する図である。

【0008】

【図3】シリコン基板上で成長させられる２つ以上の積層体のブロック線図の一実施形態を例解する図であり、各々の積層体は、テルル化カドミウム水銀層内の２つ以上のテルル化カドミウム水銀レベルと、テルル化カドミウム水銀の２つのレベルの間の界面とを有する。

【0009】

【図4A】少なくとも１つの半導体層が、基板と非互換性であるが、多孔質層を利用して、バンプボンディングを不要にする、半導体層の複数個の積層体を伴う半導体互換性基板を創出するためのフロー図の一実施形態を例解する図である。

【図4B】少なくとも１つの半導体層が、基板と非互換性であるが、多孔質層を利用して、バンプボンディングを不要にする、半導体層の複数個の積層体を伴う半導体互換性基板を創出するためのフロー図の一実施形態を例解する図である。

【図4C】少なくとも１つの半導体層が、基板と非互換性であるが、多孔質層を利用して、バンプボンディングを不要にする、半導体層の複数個の積層体を伴う半導体互換性基板を創出するためのフロー図の一実施形態を例解する図である。

【図4D】少なくとも１つの半導体層が、基板と非互換性であるが、多孔質層を利用して、バンプボンディングを不要にする、半導体層の複数個の積層体を伴う半導体互換性基板を創出するためのフロー図の一実施形態を例解する図である。

【0010】

設計は、様々な修正、均等物、および代替的形態に左右されるが、その設計の特定の実施形態が、図面において例として示されており、今から詳細に説明されることになる。設計は、開示される個別の実施形態に制限されるのではなく、反対に、意図することは、特定の実施形態を使用するすべての修正、均等物、および代替的形態を網羅することであるということを理解すべきである。

【発明を実施するための形態】

【0011】

以下の説明において、具体的なデータ信号、名前付きの構成要素、その他の例などの、数多くの具体的な詳細を、本発明の設計の徹底した理解をもたらすために論述することがある。しかしながら、本発明の設計がこれらの具体的な詳細なしに実践され得るということは、当業者には明らかであろう。他の実例において、よく知られている構成要素または方法は、本発明の設計を不必要に不明瞭にすることを回避するために、詳細にではなく、むしろブロック線図で説明されている。さらに、第１のフォトダイオードなどの具体的な数値的言及を行うことがある。しかしながら、具体的な数値的言及を、文字通りの逐次的順序と解釈すべきではなく、むしろ、第１のフォトダイオードは第２のフォトダイオードと異なるということと解釈すべきである。かくして、論述する具体的な詳細は、ただ単に例示的であり得る。具体的な詳細は、本発明の設計から変えられ、それでもなお、本発明の設計の趣旨および範囲の中にあることを企図され得る。用語「連結される」を、構成要素に直接的に、または、別の構成要素を介して構成要素に間接的に、のいずれかで接続されることを意味すると定義する。

【0012】

全般的に、本願では、非互換性基板上に２つのタイプのデバイスに対して必要とされる組成物および結晶構造を伴う積層体を創出する方法を説明している。例えば、ＣＭＯＳ互換性基板が、シリコンから作製されることがあり、非互換性半導体層が、テルル化カドミウム水銀から作製されることがあり、非互換性層から構造欠陥を受け入れるためのコンプライアント層として働く多孔質層が、多孔質シリコン層であることがある。しかしながら、多くの他の例が存する。

【0013】

例えば、半導体互換性基板は、ヒ化ガリウムから作製されることがあり、半導体層は、リン酸インジウムから作製されることがある。ＧａＡｓ基板が、高速エレクトロニクスに対して使用されることがあり、ＩｎＰ非互換性半導体層と対にされることがある。さらには、ＩｎＰ基板が、高速エレクトロニクスに対して使用されることがあり、ＧａＡｓ非互換性半導体層と対にされることがある。さらには、半導体互換性基板は、ＣＭＯＳ互換性シリコン基板から作製されることがあり、半導体層は、発光器および短波赤外検出器に対してＩｎＰから作製されることがある。同じように、半導体互換性基板は、ＣＭＯＳ互換性シリコン基板から作製されることがあり、半導体層は、発光器に対してＧａＡｓから作製されることがある。非互換性層は、赤外検出層または発光層のうちの１つであることがある。これらは、ごく少数の例である。

【0014】

例解的な例として、半導体層の複数個の積層体を伴うＣＭＯＳ互換性基板のための方法、装置、およびシステムを論考する。テルル化カドミウム水銀非互換性半導体層、および、シリコンから作製された半導体互換性基板に対する一例を、下記で詳細に論考することになる。しかしながら、同じ、および／または、きわめて同様の概念が、本明細書において他の例に適用され得る。

【0015】

図１は、半導体層の各々の積層体が、原子が材料から除去されるシリコン基板内の変化部上で成長させられる、ＣＭＯＳ互換性基板のブロック線図の一実施形態を例解する。ＣＭＯＳ互換性基板１００は、半導体の複数個の積層体を有する。各々の積層体は、少なくとも、ｉ）テルル系半導体層の層を、機械または化学エッチングなどのプロセスにより創出されたシリコン基板１００内の変化部１０２上で成長させられ得る、ｉｉ）多孔質シリコン層（図２および図３を確認されたい）の上部（top）の上に含み得る。

【0016】

一例において、より軟質のシリコン内への金属による機械エッチングが、変化部１０２を残す。ドット／変化部１０２は、基板１００上に、所望される積層体直径（例えば、１～１０μｍ）に等しい直径を有することになる。

【0017】

別の例において、金属触媒が、シリコン基板１００内の変化部１０２を形成するために使用されることがある。プロセスは、上記の例技法のうちの１つによって、あらかじめ決定されたパターンを伴うドット／変化部１０２を堆積させることにより始まる。ドット／変化部１０２は、基板１００上に、所望される積層体直径（例えば、１～１０μｍ）に等しい直径を有することになる。ＳｉおよびＧｅ成長に対して使用される金属は、多くはＡｕであることがあるが、Ａｌ、Ｎｉ、および他の金属が、さらには使用されることがある。一例プロセスにおいて、原料ガスが、基板が成長温度で加熱された様態で導き入れられるとき、ガス分子は、Ｓｉ原子が金属と混合する様態で、金属表面において解離し、ガス内のＨ原子が、蒸気相になることができる。混合物は、混合物内のＳｉ濃度が十分に高いときに液体になる。Ｓｉ濃度のさらなる増大によって、液体は飽和した様態になり、それゆえに、過剰なＳｉが、変化部１０２を残すように析出する。半導体層の各々の積層体は、シリコン基板１００内のドット／変化部１０２上で成長することができる。

【0018】

別の例において、リソグラフィパターンが、シリコン基板１００内の変化部１０２を創出して、規則的に離隔された積層体を成長させるために使用されることがある。やはり、ドット／変化部１０２は、基板１００上に、所望される積層体直径（例えば、１～１０μｍ）に等しい直径を有することになる。

【0019】

結果的に生じる装置および方法は、約１．２μｍから１４μｍを超えるまでの波長に応答的なシリコン系（Ｓｉ）赤外（ＩＲ）検出器とともに使用されることがある。半導体層の複数個の積層体を伴うこのＣＭＯＳ互換性基板のプロセスは、すべてがシリコン読み出し集積回路（ＲＯＩＣ）上の、ＨｇＣｄＴｅおよび多孔質シリコンなどの半導体合金から製作されるＩＲ検出器アレイに対して使用され得るものであり、かくして、そのＩＲ検出器アレイをバンプボンディングすることの必要性をなくす。この技術に基づくＩＲイメージャは、ＲＯＩＣとモノリシック集積されるＩＲ検出器を有することができ、かくして、現況技術ＩＲイメージャに比べて、より小さい画素サイズ、より大きいフォーマットを有することになり、より機械的に堅牢であり、より高価でないことになる。

【0020】

ＩＲ光子検出器は、このプロセスからの非常に高品質の半導体を使用して、低ノイズおよび高感度結像に対して必要とされる性能を達成することができる。シリコン基板に整合される半導体積層体を使用するこのプロセスは、ＩＲ検出器アレイを、検出器光電流を調整し読み出すためのシリコンエレクトロニクスと集積することができる。このプロセスは、検出器アレイ内の画素の増大する数とともに、および、より小さい画素サイズとともに、まさに良好にスケーリングする。個々の積層体は、形成されたところにとどまり、画素を役に立たなくするようには一団にならない、または合体しない。

【0021】

図２は、少なくとも各々が、ｉ）テルル系半導体層の層を、ＣＭＯＳ互換性基板上で成長させられる、ｉｉ）多孔質シリコン層の上部上に含む、複数個の積層体のブロック線図の一実施形態を例解する。

【0022】

複数個の積層体は、少なくとも、ｉ）テルル系半導体層の層を、テルル系半導体層から多孔質シリコン層２０４内への構造欠陥を受け入れるためのコンプライアント層としての、ｉｉ）多孔質シリコン層２０４の上部上に含む。シリコン層は、基板１００上で成長させられる第１の層である。シリコン層は、次いで、多孔質にされ、多孔質シリコン層２０４になる。

【0023】

多孔質シリコン層２０４は、テルル系半導体層から多孔質シリコン層２０４内への構造欠陥を受け入れるための、機械的に軟質のコンプライアント層として働くことができる。欠陥は、コンプライアント層に閉じ込められるべきであり、基板に入り込むべきではない。

【0024】

半導体互換性基板１００は、シリコン（Ｓｉ）または別のＣＭＯＳ互換性元素から作製されることがある。テルル系半導体層は、テルル化カドミウム水銀（ＨｇＣｄＴｅ）から作製されることがある。多孔質シリコン層２０４は、ＳｉＧｅなどの合金で、およびまたは、純粋なシリコン層として開始することができる。いくつかの例方法が、シリコン基板上に多孔質シリコン層２０４を創出するために使用され得る。

【0025】

例えば、プロセスは、シリコン合金の層を成長させることができ、その層は、次いで、非シリコン元素がその層から除去されることが、多孔質シリコン層２０４を作製するために行われる。機械的に軟質のコンプライアント層として働く多孔質シリコン層２０４は、シリコン基板上で層として成長させられるシリコン系合金から１つまたは複数の化学元素をゲッタリング／除去することを、残存するシリコンが多孔質シリコン層２０４を創出するために行うことによって創出されることがある。

【0026】

別の例、機械的に軟質のコンプライアント層として働く多孔質シリコン層２０４は、さらには、各々の所望されるスポットにおいて電極およびバイアス電圧を用いる電気化学エッチングを使用して、シリコン基板と電極の接点との間のシリコン層内に多孔質区域を創出して、多孔質シリコン層２０４を創出することによって創出されることがある。

【0027】

別の例、機械的に軟質のコンプライアント層として働く多孔質シリコン層２０４は、さらには、エッチングおよびリソグラフィの組み合わせを使用して、シリコン層内に変化部を作製して、多孔質シリコン層２０４を創出することによって創出されることがある。

【0028】

一実施形態において、２つ以上の形成される積層体は、各々が、製作されるｉ）発光器、ｉｉ）光検出器、およびｉｉｉ）両方の任意の組み合わせ上で可能な画素の量を最大化するために、ＣＭＯＳ互換性半導体基板１００上で総計１０マイクロメートル未満である、その積層体の区域を占める。

【0029】

ＣＭＯＳ互換性半導体基板１００内の各々の形成される積層体は、さらには、多孔質シリコン半導体層２０４を作製するために、シリコン層内の所望されない元素の原子を曝露して、それらの原子がシリコン半導体層から除去されることを可能とするために、総計１０マイクロメートル未満の区域を占めることができるということに留意されたい。

【0030】

半導体層を伴う積層体は、両方がウェハ全体を覆って広がる、シリコン層、および次いでテルル化物層を成長させることよりむしろ、総体的なアセンブリの意図される性能により定められるパターンによって、ウェハ上の指定される／所望されるスポット上で成長させられるということに留意されたい。成長を積層体に制限することは、コンプライアント層としての多孔質シリコン層の有効性を増大する。

【0031】

テルル系半導体層および多孔質シリコン層２０４は、化学気相堆積技法または分子線エピタキシ技法を使用して、半導体互換性基板１００上で成長させられることがある。

【0032】

図３は、シリコン基板上で成長させられる２つ以上の積層体のブロック線図の一実施形態を例解し、各々の積層体は、テルル化カドミウム水銀層内の２つ以上のテルル化カドミウム水銀レベルと、テルル化カドミウム水銀の２つのレベルの間の界面とを有する。

【0033】

やはり、テルル化物系層は、成長させられるテルル化物層から、多孔質シリコン層２０４の多孔質および結晶性構造内への欠陥を受け入れるためのコンプライアント層として働く、多孔質シリコン層２０４上で成長させられる。簡単のために、多孔質シリコン層２０４の上部（top）の上のテルル系半導体層の１つの層のみが示される。多孔質シリコンおよびテルル化物系層の追加的な層が、所望されるならば、各々の積層体上で成長させられてもよい。

【0034】

各々の積層体は、テルル化カドミウム水銀層内の２つ以上のテルル化カドミウム水銀レベルと、テルル化カドミウム水銀の２つのレベルの間の界面とを有することがある。互いと界面接続するテルル化カドミウム水銀の各々のレベルは、その特性において、テルル化カドミウム水銀の、その界面接続するレベルと相違する。例えば、テルル系半導体層の第１のレベル３０８は、テルル系半導体層の第２のレベル３１０と界面接続する。

【0035】

テルル化カドミウム水銀層内のテルル化カドミウム水銀の各々の界面接続するレベルは、１）テルル化カドミウム水銀の界面接続するレベルの間でドーピングの異なるレベルを有すること、および／または、２）Ｈｇ_０．４０Ｃｄ_０．６０Ｔｅ、Ｈｇ_０．４５Ｃｄ_０．５５Ｔｅ、その他などの、互いとの水銀対カドミウムの異なる比で組成されることになる、テルル化カドミウム水銀の各々の界面接続するレベルを有することにより創出されることがある。

【0036】

代替の手法が、テルル化カドミウム水銀の他にも、他の材料が使用され得る場合に、使用されることがある。例えば、ＧａＡＳおよびＡｌＧａＡｓまたはＩｎＧａＡｓおよびＩｎＡｌＡｓが、量子井戸ＩＲ光検出器（ＱＷＩＰ）において使用され、そのＱＷＩＰは、その構成物のバンドギャップより小さいエネルギーを伴う光子を検出することができる。ＱＷＩＰの吸収バンドは、１．２μｍに近いバルクＳｉのバンド間吸収のカットオフから１４μｍを超えるまでのＩＲをカバーするために、個々のＳｉ層の厚さ、および、テルル化カドミウム水銀層の中のレベルの特性を変えることにより、広範に調節されることがある。

【0037】

本明細書において論考する方法、システム、および装置は、シリコン基板に整合される、および、標準的なＣＭＯＳ集積回路プロセスと互換性がある、１．２μｍから１４μｍを超えるまでの範囲に及ぶ構造依存波長バンドに応答的であるＱＷＩＰを作製することができる。

【0038】

その複数個の積層体を伴うＣＭＯＳ互換性基板は、ｉ）発光器、ｉｉ）光イメージャ、およびｉｉｉ）両方の任意の組み合わせに組み込まれることがある。

【0039】

かくして、ＩＲ検出器の、それらの読み出しエレクトロニクスとのモノリシック集積は、材料互換性、熱履歴、およびウェハ平坦性の見地において、ＣＭＯＳプロセスの中でシームレスに調和すべきである。その手法は、Ｓｉ読み出し回路とモノリシック集積され得るＩＲ光子検出器として、テルル化カドミウム水銀フォトダイオードまたは光導体を創出することができる。

【0040】

図４Ａ～図４Ｄは、少なくとも１つの半導体層が、基板と非互換性であるが、多孔質層を利用して、バンプボンディングを不要にする、半導体層の複数個の積層体を伴う半導体互換性基板を創出するためのフロー図の一実施形態を例解する。非互換性基板上に２つのタイプのデバイスに対して必要とされる組成物および結晶構造を伴う積層体を創出する方法を論考する。基板を、その基板上に半導体層の複数個の積層体を伴って創出するための方法のステップの一部またはすべてが実行されることがある。ステップは、論理的に可能な場合、逐次的順序で実行されることを必要としない。方法は、製作システムにより実行されることがある。

【0041】

ステップ４０２において、方法は、半導体層の各々の積層体が上で成長するためのスポット／変化部のパターンを創出し、そこで、半導体層の少なくとも２つ以上の積層体が、ＣＭＯＳ互換性基板上で成長させられる。半導体の各々の積層体が上で成長するためのスポット／変化部は、隣接する積層体の間で合体／合併することを防止して、各々の積層体に経路設定される電気的トレースの間の短絡および漏電を最小化し、その一方で、ウェハ上の結果的に生じる画素の量を最大化するために、目的をもって互いから離隔される。

【0042】

ステップ４０２ａにおいて、方法は、ｉ）金属による機械もしくは化学エッチング、および／または、ｉｉ）リソグラフィによってなど、いくつかの手立てで、ＣＭＯＳ互換性基板上で成長させられる半導体層の各々の積層体に対するスポット／変化部を創出する。

【0043】

一例プロセスにおいて、シリコン基板内への金属による機械または化学エッチングが、複数個の積層体が上で成長するためのシリコン基板内への変化部を創出することにより、スポット／区域を形作るために実行される。加えて、プロセスは、リソグラフィを使用して、半導体層の積層体を上で成長させるためのシリコン基板内への区域を形作ることがある。

【0044】

ステップ４０４において、１）テルル系半導体層の層を、多孔質シリコン層であって、テルル系半導体層から多孔質シリコン層内への構造欠陥を受け入れるためのコンプライアント層としての、２）多孔質シリコン層の上部上に含む、複数個の積層体が成長させられることになる。

【0045】

ステップ４０６において、各々の積層体に対するシリコン層は、基板上で成長させられる第１の層である。シリコン層は、次いで、多孔質にされる。方法は、シリコン層の上部表面内の凹所に対する多孔質シリコン層を創出し、そこで、機械的に軟質のコンプライアント層として働く多孔質シリコン層は、３つの例技法のうちの１つによって創出される。方法は、例技法により、積層体内の各々の多孔質シリコン層を創出する。

【0046】

ステップ４０６ａにおいて、一例技法において、方法は、シリコン基板上で層として成長させられる、Ｓｉ_０．４６Ｇｅ_０．５４などのシリコン系合金から１つまたは複数の化学元素を除去／ゲッタリングし、次いで、シリコン系合金から、Ｇｅなどの所定の化学元素を選択的に除去することを、残存するシリコンが多孔質シリコン層を創出するために行う。

【0047】

ステップ４０６ｂにおいて、一例技法において、方法は、各々の所望されるスポットにおいて電極およびバイアス電圧を用いる電気化学エッチングを使用して、シリコン基板と電極の接点との間のシリコン層内に多孔質区域を創出して、多孔質シリコン層を創出する。

【0048】

ステップ４０６ｃにおいて、一例技法において、方法は、確立された技法によってエッチングおよびリソグラフィの組み合わせを使用して、シリコン層内に変化部を作製して、それを多孔質にする。

【0049】

ステップ４０８において、方法は、次に、テルル化カドミウム水銀（ＨｇＣｄＴｅ）の層などの、テルル系半導体層内の第１のレベルを形成する。

【0050】

ステップ４１０において、方法は、ＨｇＣｄＴｅ層内のレベルの各々からマイグレーションする何らかの欠陥の受け入れのために、シリコン内の多孔質区域に多孔質シリコンの結晶性構造内への機械的変化を可能とするようにコンプライアントであり続けるために、酸化されないままにされた／開空間を伴う多孔質シリコンのコンプライアント層を残す。

【0051】

ステップ４１２において、方法は、成長チャンバを加熱して、ＨｇＣｄＴｅに対して１５０°～３５０℃の成長温度を上昇させ、次いで維持して、テルル化カドミウム水銀層内のテルル化カドミウム水銀の１つまたは複数のレベル、それと同時に、テルル化カドミウム水銀層からコンプライアント多孔質シリコン層内への、マイグレーティングプロセスで誘導される欠陥を成長させる。多孔質シリコン層は、疑いなく、その多孔質シリコン層の上方のテルル化カドミウム水銀層、および、その多孔質シリコン層の下方のシリコン基板の、格子パラメータにおいての違いを収めようと最大限の働きをする。

【0052】

ステップ４１４において、方法は、シリコン基板上で成長させられる各々の積層体上で、テルル化カドミウム水銀層内の２つ以上のテルル化カドミウム水銀レベルを創出する。方法は、テルル化カドミウム水銀層内のテルル化カドミウム水銀のレベルの各々の間の界面を創出する。別のレベルと界面接続するテルル化カドミウム水銀の各々の新しいレベルは、その特性において、テルル化カドミウム水銀の、その界面接続するレベルと相違する。テルル化カドミウム水銀層内のテルル化カドミウム水銀の各々の界面接続するレベルは、１）適切なセットされた時間において反応体ガスに対する弁を開け閉めすることによって、テルル化カドミウム水銀の界面接続するレベルの間でドーピングの異なるレベルを有すること、および／または、２）ＨｇＣｄＴｅ層の成長の個別のレベルの間、ＨｇガスおよびＴｅガスのガス流の比を変動させることによって、互いとの、Ｈｇ_０．４０Ｃｄ_０．６０Ｔｅなどの、水銀対カドミウムの異なる組成／比で組成されることになる、テルル化カドミウム水銀の各々の界面接続するレベルを有することにより創出されることがある。このことは、ＨｇＣｄＴｅの、その界面接続する層から、化学組成、および、Ｈｇ対Ｃｄの比を変動させることになる。

【0053】

かくして、方法は、テルル化カドミウム水銀層内の１または２以上の追加的なテルル化カドミウム水銀レベルを創出し、テルル化カドミウム水銀のレベルの間の界面を創出する。

【0054】

ステップ４１６において、方法は、次いで、テルル化カドミウム水銀の層内のテルル化カドミウム水銀のレベルのすべてが創出され積まれる後に、形成された積層体を強化することがある。方法は、次いで、熱酸化などの技法によって、形成された積層体を強化することがある。酸化剤が、多孔質シリコン層内の孔を通って急速に拡散して、多孔質シリコンの酸化レートを、テルル化カドミウム水銀層およびシリコン基板のそれに対して高めることができる。多孔質シリコン層は、テルル化カドミウム水銀層からの欠陥のすべてまたは大部分を、その層の創出および成長の間にコンプライアントに吸収する／受け入れる。多孔質シリコン層の残存するものは、孔に渡すようにシリコン原子に架橋する化学結合を形成することにより多孔質シリコンを強化する、化学元素または化合物によって満たされることがある。多孔性は、成長、または、後続の強化の間のいかなる体積変動に対しても補償することにより、無応力構造を創出することができる。

【0055】

ステップ４１８において、テルル系半導体層および多孔質シリコン層は、両方が、化学気相堆積技法、分子線エピタキシ技法、または同様の技法を使用して、半導体互換性基板上で成長させられることがあるということに留意されたい。

【0056】

ステップ４２０において、基板上で成長させられる２つ以上の積層体の各々は、製作されるｉ）発光器（例えば、レーザ）、ｉｉ）光検出器／イメージャ、およびｉｉｉ）両方の任意の組み合わせ上で可能な画素の量を最大化するために、ＣＭＯＳ互換性半導体基板上で総計１０ミクロン未満である区域を占める。各々の形成される積層体は、製作されるデバイス上で可能な画素の量を最大化するために、および、多孔質シリコン層を作製するための元素の原子の容易な除去を可能とするために、基板上で小さい区域（例えば、各々１０ｕｍ未満の直径を占める。

【0057】

ステップ４２２において、方法は、さらには、そのウェハに対する設計によって、ＣＭＯＳ互換性基板上の積層体の間に位置する空間内での、読み込み読み出し回路（ｒｅａｄ ｉｎ－ｒｅａｄ ｏｕｔ ｃｉｒｃｕｉｔ）に対するトランジスタの形成を可能とすることがある。方法は、さらには、各々の製作されるウェハ上で読み込み読み出し回路を使用して試験を実行することがある。

【0058】

ステップ４２４において、ＣＭＯＳ互換性基板上で成長させられる半導体層の複数個の積層体を伴うウェハは、デバイスへと集積される。方法は、ＣＭＯＳ互換性基板、および、すべてがＣＭＯＳ互換性半導体基板上で成長させられる、少なくとも、多孔質シリコン層の上部上のテルル系半導体層の層の、複数個の積層体を、ｉ）発光器、ｉｉ）光検出器／イメージャ、およびｉｉｉ）両方の任意の組み合わせを創出するＣＭＯＳプロセスへと統合することができる。

【0059】

ステップ４２６において、方法は、次いで、半導体層の複数個の積層体を伴うＣＭＯＳ互換性基板を伴うデバイスを製作する。製作されるデバイスは、ｉ）発光器、ｉｉ）光イメージャ、およびｉｉｉ）両方の任意の組み合わせであることがある。製作されるｉ）発光器（レーザ）、ｉｉ）光検出器／イメージャは、どれだけ効率的にセンサが光（光子）を電荷（電子）に変換するかの尺度である、高い量子効率を有する。積分期間の間の画素内の電子がより多いほど、センサの出力レベルはより高く、そのため、センサは、光の、その特定の波長に対して、より感度が高い。

【0060】

ステップ４２８において、方法に関する変更形態を、容易に作り出すことができる。非互換性基板上に２つのタイプのデバイスに対して必要とされる組成物および結晶構造を伴う積層体を創出する方法を論考する。例えば、ＣＭＯＳ互換性基板が、シリコンから作製されることがあり、非互換性半導体層が、テルル化カドミウム水銀から作製されることがあり、非互換性層から構造欠陥を受け入れるためのコンプライアント層として働く多孔質層が、多孔質シリコン層であることがある。しかしながら、多くの他の例がある。例えば、半導体互換性基板は、ヒ化ガリウムから作製されることがあり、半導体層は、リン酸インジウムから作製されることがある。ＧａＡｓ基板が、高速エレクトロニクスに対して使用されることがあり、ＩｎＰ非互換性半導体層と対にされることがある。さらには、ＩｎＰ基板が、高速エレクトロニクスに対して使用されることがあり、ＧａＡｓ非互換性半導体層と対にされることがある。さらには、半導体互換性基板は、ＣＭＯＳ互換性シリコン基板から作製されることがあり、半導体層は、発光器および短波赤外検出器に対してＩｎＰから作製されることがある。同じように、半導体互換性基板は、ＣＭＯＳ互換性シリコン基板から作製されることがあり、半導体層は、発光器に対してＧａＡｓから作製されることがある。非互換性層は、赤外検出層または発光層のうちの１つであることがある。これらは、本明細書において適用される、同じ、および／または、きわめて同様の概念を使用して論考する、ごく少数の例である。

【0061】

本明細書において「一実施形態」、「一例」、その他に言及することは、説明する実施形態または例は、個別の特徴、構造、または特性を含むことがあるが、あらゆる実施形態が、その個別の特徴、構造、または特性を必ずしも含むとは限らないことがあるということを指し示す。そのような語句は、同じ実施形態に必ずしも言及していないことがある。さらに、個別の特徴、構造、または特性を、一実施形態に関して説明するとき、明示的に指し示すか否かを問わず、他の実施形態に関してそのような特徴、構造、または特性を好んで用いることは、当業者の知識の範囲内であると考えられる。

【0062】

前述の設計、および、その設計の実施形態を、少なからず詳細に提供したが、本明細書において提供する設計および実施形態が制限的であることは、本出願人の意図することではない。追加的な適応形態および／または修正形態が可能であり、より幅広い態様において、これらの適応形態および／または修正形態が、さらには包含される。よって、前述の設計および実施形態からの逸脱が、以下の特許請求の範囲により与えられる範囲から逸脱することなく行われることがあり、その範囲は、適切に解されるときに、特許請求の範囲により制限されるのみである。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】