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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-02
(45)【発行日】2024-08-13
(54)【発明の名称】表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20240805BHJP
G09F 9/00 20060101ALI20240805BHJP
G09G 3/3233 20160101ALI20240805BHJP
G09G 3/20 20060101ALI20240805BHJP
G02F 1/1368 20060101ALI20240805BHJP
H10K 59/12 20230101ALI20240805BHJP
【ＦＩ】
G09F9/30 330
G09F9/00 346A
G09F9/30 338
G09G3/3233
G09G3/20 680G
G09G3/20 680H
G09G3/20 624B
G09G3/20 611A
G09G3/20 611H
G09G3/20 621M
G02F1/1368
H10K59/12
【請求項の数】
7
(21)【出願番号】P 2021538506
(86)(22)【出願日】2020-07-21
(86)【国際出願番号】 IB2020056818
(87)【国際公開番号】W WO2021024063
(87)【国際公開日】2021-02-11
【審査請求日】2023-06-30
(31)【優先権主張番号】P 2019142922
(32)【優先日】2019-08-02
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】小林 英智
(72)【発明者】
【氏名】池田 隆之
(72)【発明者】
【氏名】山崎 舜平
【審査官】小野 博之
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０２１１５９６（ＵＳ，Ａ１）
【文献】特開２０１８－０２２１４３（ＪＰ，Ａ）
【文献】特開２００５－１４２０５４（ＪＰ，Ａ）
【文献】特開２００４－２００５２２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ ９／００－９／４６
Ｇ０２Ｆ １／１３－１／１４１
１／１５－１／１９
Ｈ０５Ｂ ３３／００－３３／２８
４４／００
４５／６０
Ｈ１０Ｋ ５０／００－９９／００
Ｇ０９Ｇ １／００－５／４２
(57)【特許請求の範囲】
【請求項1】
第１のパルス出力回路と、第２のパルス出力回路とを有する駆動回路を設けた第１のシリコン基板と、第１のソース配線および前記第１のソース配線と電気的に接続する第１のコンタクト部を有する第１の画素回路と、前記第１のソース配線と隣接する第２のソース配線および前記第２のソース配線と電気的に接続する第２のコンタクト部を有する第２の画素回路と、を有する表示部を設けた第２のシリコン基板と、
前記第１のシリコン基板と、前記第２のシリコン基板とが電気的に接続する接続部と、を有し、
前記表示部は、前記駆動回路と重畳して配置され、
前記第１のパルス出力回路は、前記第１のコンタクト部を介して、前記第１の画素回路と電気的に接続し、
前記第２のパルス出力回路は、前記第２のコンタクト部を介して、前記第２の画素回路と電気的に接続し、
前記第１のコンタクト部と前記第２のコンタクト部とを結ぶ直線は、前記第１のソース配線、前記第２のソース配線およびゲート配線と交わるよう配置され、
前記接続部は、導電性を有するバンプを有し、
前記第１のソース配線と、前記第２のソース配線との間の間隔をＳ＿Ｐｉｔｃｈとし、
前記第１のパルス出力回路の、前記第１のソース配線の延伸方向と平行方向の幅をＷ１とし、
前記第１のパルス出力回路の、前記ゲート配線の延伸方向と平行方向の長さをＬ１とすると、
Ｓ＿Ｐｉｔｃｈ＜Ｗ１＜Ｌ１が成り立つ表示装置。
【請求項2】
第１のパルス出力回路と、第２のパルス出力回路とを有する駆動回路を設けた第１のシリコン基板と、第１のソース配線および前記第１のソース配線と電気的に接続する第１のコンタクト部を有する第１の画素回路と、前記第１のソース配線と隣接する第２のソース配線および前記第２のソース配線と電気的に接続する第２のコンタクト部を有する第２の画素回路と、を有する表示部を設けた第２のシリコン基板と、
前記第１のシリコン基板と、前記第２のシリコン基板とが電気的に接続する接続部と、を有し、
前記表示部は、前記駆動回路と重畳して配置され、
前記第１のパルス出力回路は、前記第１のコンタクト部を介して、前記第１の画素回路と電気的に接続し、
前記第２のパルス出力回路は、前記第２のコンタクト部を介して、前記第２の画素回路と電気的に接続し、
前記第１のコンタクト部と前記第２のコンタクト部とを結ぶ直線は、前記第１のソース配線、前記第２のソース配線およびゲート配線と交わるよう配置され、
前記第１のシリコン基板は、前記第１の画素回路と電気的に接続するシリコン貫通電極が設けられ、
前記第１のソース配線と、前記第２のソース配線との間の間隔をＳ＿Ｐｉｔｃｈとし、
前記第１のパルス出力回路の、前記第１のソース配線の延伸方向と平行方向の幅をＷ１とし、
前記第１のパルス出力回路の、前記ゲート配線の延伸方向と平行方向の長さをＬ１とすると、
Ｓ＿Ｐｉｔｃｈ＜Ｗ１＜Ｌ１が成り立つ表示装置。
【請求項3】
請求項１または２において、前記第１の画素回路は、第１の表示素子を有し、
前記第１の表示素子は、可視光を発する機能または可視光を透過する機能を有する表示装置。
【請求項4】
請求項３において、前記第１の画素回路は、さらに第２の表示素子を有し、
前記第２の表示素子は、可視光を反射する機能を有する表示装置。
【請求項5】
第１のシリコン基板と、第２のシリコン基板と、接続部と、を有し、前記接続部は、前記第１のシリコン基板と電気的に接続され、
前記接続部は、前記第２のシリコン基板と電気的に接続され、
前記第１のシリコン基板には、ゲートドライバと、ソースドライバと、回路と、が設けられ、
前記第２のシリコン基板には、画素アレイが設けられ、
前記画素アレイは、画素を有し、
前記画素は、ゲート線を介して、前記ゲートドライバと電気的に接続され、
前記画素は、データ線を介して、前記ソースドライバと電気的に接続され、
前記画素アレイは、前記ゲートドライバと重なる領域を有し、
前記画素アレイは、前記ソースドライバと重なる領域を有し、
前記回路は、スタートパルス信号およびクロック信号を生成する制御回路として機能し、
前記接続部は、銅を含む配線を有する表示装置。
【請求項6】
請求項５において、前記第１のシリコン基板は、前記ゲートドライバと、前記ソースドライバと、が重なる領域を有し、
前記領域は、前記画素アレイと重なる領域を有する表示装置。
【請求項7】
請求項５または６において、前記回路は、前記画素アレイと重なる領域を有する表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、発光装置、表示装置、電子機器、照明装置、それらの駆動方法、またはそれらの作製方法に関する。特に、表示装置（表示パネル）に関する。または、表示装置を備える電子機器、発光装置、照明装置、またはそれらの作製方法に関する。
【0002】
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタ、半導体回路、演算装置、記憶装置等は半導体装置の一態様である。また、発光装置、表示装置、照明装置および電子機器は半導体装置を有している場合がある。
【背景技術】
【0003】
電子機器などに用いられる液晶表示装置、ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示装置は、小型化やデザインの自由度を向上させるために狭額縁化することが求められている。
【0004】
また、狭額縁化を図るため、画素が設けられる領域（画素領域）にシフトレジスタなどの回路を設ける構成が提案されている。例えば、特許文献１では、画素領域にソースドライバ、またはゲートドライバを設け、デザインの自由度を向上させる構成について開示している。
【先行技術文献】
【特許文献】
【0005】
【文献】国際公開第２０１４／６９５２９号
【発明の概要】
【発明が解決しようとする課題】
【0006】
例えば、特許文献１に記載の構成では、ゲートドライバを画素領域内で分散して配置している。従って、ゲートドライバを構成するトランジスタが配置されている画素回路は、ゲートドライバを構成するトランジスタが配置されていない画素回路に比べて画素の面積が増大してしまい、高精細化が困難となる問題がある。また、２種類の画素回路が存在するため、回路設計が複雑になる。つまり、ゲートドライバと、画素を接続するための引き回し配線も、複雑になる。
【0007】
本発明の一態様は、狭額縁の表示装置を提供することを目的の一つとする。または、デザイン、および装置設計の自由度を向上させる表示装置を提供することを目的の一つとする。または、精細度が高い表示装置の画素回路を提供することを目的の一つとする。または、回路設計の自由度が高い表示装置を提供することを目的の一つとする。または、低消費電力の表示装置を提供することを目的の一つとする。または、新規な表示装置を提供することを目的の一つとする。または上記表示装置（表示パネル）を備えた電子機器を提供することを目的の一つとする。または、新規な電子機器を提供することを目的の一つとする。
【0008】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。本発明の一態様は、これらの課題の全てを解決する必要はないものとする。また、上記以外の課題は、明細書等の記載から自ずと明らかになるものであり、明細書等の記載から上記以外の課題を抽出することが可能である。
【課題を解決するための手段】
【0009】
本発明の一態様は、第１のパルス出力回路と、第２のパルス出力回路とを有する駆動回路を設けた第１のシリコン基板と、第１のソース配線および第１のソース配線と電気的に接続する第１のコンタクト部を有する第１の画素回路と、第１のソース配線と隣接する第２のソース配線および第２のソース配線と電気的に接続する第２のコンタクト部を有する第２の画素回路と、を有する表示部を設けた第２のシリコン基板と、第１のシリコン基板と、第２のシリコン基板とが電気的に接続する接続部と、を有し、表示部は駆動回路と重畳して配置され、第１のパルス出力回路は、第１のコンタクト部を介して、第１の画素回路と電気的に接続し、第２のパルス出力回路は、第２のコンタクト部を介して、第２の画素回路と電気的に接続し、第１のパルス出力回路は、第１のコンタクト部と第２のコンタクト部とを結ぶ直線に対し、第２のパルス出力回路と、対向する側に配置され、接続部は、銅を含む配線を有する。
【0010】
本発明の一態様は、第１のパルス出力回路と、第２のパルス出力回路とを有する駆動回路を設けた第１のシリコン基板と、第１のソース配線および第１のソース配線と電気的に接続する第１のコンタクト部を有する第１の画素回路と、第１のソース配線と隣接する第２のソース配線および第２のソース配線と電気的に接続する第２のコンタクト部を有する第２の画素回路と、を有する表示部を設けた第２のシリコン基板と、第１のシリコン基板と、第２のシリコン基板とが電気的に接続する接続部と、を有し、表示部は駆動回路と重畳して配置され、第１のパルス出力回路は、第１のコンタクト部を介して、第１の画素回路と電気的に接続し、第２のパルス出力回路は、第２のコンタクト部を介して、第２の画素回路と電気的に接続し、第１のコンタクト部と第２のコンタクト部とを結ぶ直線は、ソース線およびゲート線の双方と交わるよう配置され、接続部は、導電性を有するバンプを有する。
【0011】
本発明の一態様は、第１のパルス出力回路と、第２のパルス出力回路とを有する駆動回路を設けた第１のシリコン基板と、第１のソース配線および第１のソース配線と電気的に接続する第１のコンタクト部を有する第１の画素回路と、第１のソース配線と隣接する第２のソース配線および第２のソース配線と電気的に接続する第２のコンタクト部を有する第２の画素回路と、を有する表示部を設けた第２のシリコン基板と、第１のシリコン基板と、第２のシリコン基板とが電気的に接続する接続部と、を有し、表示部は駆動回路と重畳して配置され、第１のパルス出力回路は、第１のコンタクト部を介して、第１の画素回路と電気的に接続し、第２のパルス出力回路は、第２のコンタクト部を介して、第２の画素回路と電気的に接続し、第１のコンタクト部と第２のコンタクト部とを結ぶ直線は、ソース線およびゲート線の双方と交わるよう配置され、第１のシリコン基板は、画素回路と電気的に接続するシリコン貫通電極が設けられる。
【0012】
本発明の一態様において、第１の画素回路は、第１の表示素子を有し、第１の表示素子は、可視光を発する機能または可視光を透過する機能を有する。
【0013】
本発明の一態様において、さらに第２の表示素子を有し、第２の表示素子は、可視光を反射する機能を有する。
【0014】
なお、本明細書中において、表示素子にコネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ
Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子が形成された基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも、表示装置に含む場合がある。
Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）もしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子が形成された基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも、表示装置に含む場合がある。
【発明の効果】
【0015】
本発明の一態様は、狭額縁の表示装置を提供することができる。または、デザイン、および装置設計の自由度を向上させる表示装置を提供することができる。または、精細度を高めることができる画素回路を有する表示装置を提供することができる。または、回路設計の複雑化を回避できる表示装置を提供することができる。または、低消費電力の表示装置を提供することができる。または、新規な表示装置を提供することができる。または上記表示装置（表示パネル）を備えた電子機器を提供することができる。または、新規な電子機器を提供することができる。
【0016】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【0017】
図１Ａ、図１Ｂ、および図１Ｃは表示装置を説明する図である。
図２Ａ、および図２Ｂは表示部を説明する図である。
図３Ａ、および図３Ｂは表示部を説明する図である。
図４Ａ、および図４Ｂは表示部を説明する図である。
図５は表示装置の構成例を示す図である。
図６は表示装置の構成例を示す図である。
図７は表示装置の構成例を示す図である。
図８は表示装置の構成例を示す図である。
図９は表示装置の構成例を示す図である。
図１０は表示装置の構成例を示す図である。
図１１は表示装置の構成例を示す図である。
図１２は表示装置の構成例を示すブロック図である。
図１３はＤＡ変換回路の構成例を示す回路図である。
図１４はシフトレジスタの構成例を示すブロック図である。
図１５Ａはシフトレジスタの構成例を示すブロック図である。図１５Ｂはシフトレジスタの構成例を示す回路図である。
図１６はゲートドライバ回路及びソースドライバ回路の配置の例を示す模式図である。
図１７はゲートドライバ回路及びソースドライバ回路の構成例を示す上面図である。
図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄ、図１８Ｅ、図１８Ｆ、図１８Ｇは画素の構成例を示す図である。
図１９Ａ、図１９Ｂは画素の構成例を示す回路図である。
図２０Ａは画素の構成例を示す回路図である。図２０Ｂは画素の動作方法の一例を示すタイミングチャートである。
図２１Ａ、図２１Ｂ、図２１Ｃ、図２１Ｄ、図２１Ｅは画素の構成例を示す回路図である。
図２２は表示装置の構成例を示す図である。
図２３は表示装置の動作例を説明する図である。
図２４Ａ、図２４Ｂ、図２４Ｃ、図２４Ｄ、図２４Ｅ、図２４Ｆは電子機器を説明する図である。
図２Ａ、および図２Ｂは表示部を説明する図である。
図３Ａ、および図３Ｂは表示部を説明する図である。
図４Ａ、および図４Ｂは表示部を説明する図である。
図５は表示装置の構成例を示す図である。
図６は表示装置の構成例を示す図である。
図７は表示装置の構成例を示す図である。
図８は表示装置の構成例を示す図である。
図９は表示装置の構成例を示す図である。
図１０は表示装置の構成例を示す図である。
図１１は表示装置の構成例を示す図である。
図１２は表示装置の構成例を示すブロック図である。
図１３はＤＡ変換回路の構成例を示す回路図である。
図１４はシフトレジスタの構成例を示すブロック図である。
図１５Ａはシフトレジスタの構成例を示すブロック図である。図１５Ｂはシフトレジスタの構成例を示す回路図である。
図１６はゲートドライバ回路及びソースドライバ回路の配置の例を示す模式図である。
図１７はゲートドライバ回路及びソースドライバ回路の構成例を示す上面図である。
図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄ、図１８Ｅ、図１８Ｆ、図１８Ｇは画素の構成例を示す図である。
図１９Ａ、図１９Ｂは画素の構成例を示す回路図である。
図２０Ａは画素の構成例を示す回路図である。図２０Ｂは画素の動作方法の一例を示すタイミングチャートである。
図２１Ａ、図２１Ｂ、図２１Ｃ、図２１Ｄ、図２１Ｅは画素の構成例を示す回路図である。
図２２は表示装置の構成例を示す図である。
図２３は表示装置の動作例を説明する図である。
図２４Ａ、図２４Ｂ、図２４Ｃ、図２４Ｄ、図２４Ｅ、図２４Ｆは電子機器を説明する図である。
【発明を実施するための形態】
【0018】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【0019】
なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
【0020】
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
【0021】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
【0022】
（実施の形態１）
本発明の一態様の表示装置は、表示部において、画素回路を構成するトランジスタを有する層と、駆動回路を構成するトランジスタを有する層と、を積層して設ける。上層には画素回路を構成するトランジスタを配置し、下層には駆動回路であるソースドライバ、またはゲートドライバを構成するトランジスタを配置する。
本発明の一態様の表示装置は、表示部において、画素回路を構成するトランジスタを有する層と、駆動回路を構成するトランジスタを有する層と、を積層して設ける。上層には画素回路を構成するトランジスタを配置し、下層には駆動回路であるソースドライバ、またはゲートドライバを構成するトランジスタを配置する。
【0023】
額縁部分に設けるソースドライバ、またはゲートドライバを表示部の下層に配置することで、狭額縁化等のデザインの自由度を高めることができる。特に、ソースドライバおよびゲートドライバを画素回路と同基板上に設けた場合、ソースドライバ、またはゲートドライバから、画素回路への出力配線のピッチは、高精細化した画素回路におけるソース線またはゲート線のピッチよりも大きくなる蓋然性が高い。従って、当該出力配線のピッチを、画素回路におけるはソース線またはゲート線のピッチに調整する必要があった。画素回路とソースドライバおよびゲートドライバを別基板に形成し、貼り合わせることで、接合部により、ピッチの調整が可能となる。つまり、ソースドライバおよびゲートドライバが配置された領域と、画素領域との間の配線ピッチを調整するための領域も、画素領域と重畳して形成することができるため、狭額縁化が可能となる。
【0024】
また表示部の上層に画素回路となるトランジスタを配置することにより、同じ回路配置の画素回路を繰り返して設計できるため、回路設計が複雑化することを回避することができる。また、画素回路を設ける基板において、駆動回路が不要となるため、１ショットの露光領域内において、画素回路の取り数の向上、または画素回路を大きく設計することができる。
【0025】
＜積層構造を有する表示装置＞
表示装置の構成について、図面を参照して説明する。
表示装置の構成について、図面を参照して説明する。
【0026】
図１Ａは、表示装置の構成を説明するための図である。表示装置１１は、駆動回路９１、表示部９２、駆動回路９３を有する。表示部９２は、複数の画素回路９４および表示素子を有する。なお画素回路９４および表示素子を併せて、画素という場合がある。
【0027】
駆動回路９１は、複数のパルス出力回路を有する。駆動回路９１は、ソース側クロック信号（ＳＣＬＫ）、ソース側クロック反転信号（ＳＣＬＫｂ）、ソース側スタートパルス（ＳＳＰ）などの信号が、駆動回路９３から入力される。駆動回路９１は、ソース信号線駆動回路としての機能を有する。図１Ａでは、複数のパルス出力回路の一例としてパルス出力回路９１＿１乃至９１＿４を図示している。パルス出力回路９１＿１乃至９１＿４はシフトレジスタとしての機能を有し、ソース線ＳＬ＿１乃至ＳＬ＿４を介して、画像データを画素回路９４に出力する機能を有する。
【0028】
駆動回路９１が有するパルス出力回路９１＿１乃至９１＿４はそれぞれ、複数のトランジスタを有する。なお、駆動回路９１が有するトランジスタに、シリコンを用いたトランジスタ（以下、Ｓｉトランジスタ）を用いることで、高速動作とＣＭＯＳ回路での構成を両立することができる。また、シフトレジスタなどの回路を単極性のトランジスタで構成してもよい。
【0029】
駆動回路９３は、ゲート線駆動回路、表示コントローラとしての機能を有する集積回路である。駆動回路９３は、ゲートクロック信号およびゲートスタートパルスをゲート線（図示せず）を介して画素回路９４に出力する機能を有する。
【0030】
画素回路９４は、階調表示を行うための画像データの電圧に応じて、表示素子に与える電圧または電流を制御するための回路である。表示素子は、液晶素子またはＥＬ表示素子に印加する電圧または電流に応じて階調を制御できる素子である。
【0031】
画素回路９４は、複数のトランジスタを有する。なお、画素回路が有するトランジスタは、シリコンを用いたトランジスタや、単極性のトランジスタで構成するとよい。
【0032】
図１Ｂは、図１Ａの表示装置１１の積層構造を説明するための図である。表示装置１１では、駆動回路９１を構成するトランジスタを設けた基板１０１と、画素回路９４を構成するトランジスタおよび表示素子を設けた基板１０３と、基板１０１と基板１０３とを貼り合わせる接続部１０２と、を積層して設ける。
【0033】
接続部１０２は、基板１０１と、基板１０３とが、電気的に接続された領域とする。なお、基板１０１と基板１０３との接合には、導電性を有するバンプ（以降、バンプ）を用いた手法、Ｃｕ－Ｃｕ（カッパー・カッパー）直接接合手法などを用いることができる。特に、基板１０３に、シリコン基板を用いた場合、Ｓｉ貫通電極（ＴＳＶ：ｔｈｒｏｕｇｈ－ｓｉｌｉｃｏｎ ｖｉａ、シリコン貫通電極ともいう）を形成してもよい。また、半導体基板の厚さは１００～３００μｍであるが、研磨により、１０～１００μｍに薄片化しても良い。上記手法を用いることで、ＦＰＣ（フレキシブルプリントサーキット）などを用いることなく、基板１０１と基板１０３とを接合することができる。
【0034】
図１Ｃは、図１Ａに図示した表示装置１１の構成に、図１Ｂの積層構造とする構成を反映させた図である。なお図１Ｃでは、ｘ方向、ｙ方向およびｚ方向を図示している。ｘ方向は、図１Ｃで図示するように、ソース線ＳＬ＿１乃至ＳＬ＿４に平行な方向である。ｙ方向は、ｘ方向に対し垂直な方向である。ｚ方向は、ｘ方向およびｙ方向で規定される平面に対して垂直な方向である。
【0035】
図１Ｃでは、駆動回路９１を構成するトランジスタを設けた基板１０１と、画素回路９４を構成するトランジスタ、および表示素子を設けた基板１０３とを図示している。基板１０１は、パルス出力回路９１＿１乃至９１＿４を有する。基板１０３は、画素回路９４およびソース線ＳＬ＿１乃至ＳＬ＿４を有する。なお図１Ｃでは、駆動回路９３を図示したが、基板１０１および基板１０３とは異なる基板に設けてもよい。
【0036】
図１Ａ乃至図１Ｃで説明したように本発明の一態様の表示装置１１では、画素回路９４を有する表示部９２において、画素回路９４を構成するトランジスタ、および表示素子を設けた基板１０３と、パルス出力回路９１＿１乃至９１＿４を有する駆動回路９１を構成するトランジスタを設けた基板１０１と、を積層して設ける構成とする。
【0037】
当該構成により、額縁部分に設けるソースドライバ、またはゲートドライバとして機能する駆動回路９１を表示部９２の下層に配置することで、狭額縁化等のデザインの自由度を高めることができる。また表示部９２の上層に画素回路９４となるトランジスタを配置することで、同じ回路配置の画素回路９４を繰り返すことで設計できるため、回路設計が複雑化することを回避することができる。
【0038】
【0039】
なお図１Ｃに示す構成において、ソース線ＳＬ＿１乃至ＳＬ＿４は基板１０３に設けるよう図示したが、図２Ａに図示するように基板１０１に配置する構成としてもよい。また図１Ｃに示す構成において、画素回路９４は基板１０３に設けるよう図示したが、図２Ｂに図示するように画素回路の一部の回路９４Ｂを基板１０１に配置する構成としてもよい。
【0040】
以上説明したように本発明の一態様の表示装置は、表示部において、画素回路を構成するトランジスタを有する層と、駆動回路を構成するトランジスタを有する層と、を積層して設ける。上層には画素回路を構成するトランジスタを配置し、下層には駆動回路であるゲートドライバを構成するトランジスタを配置する。額縁部分に設けるゲートドライバを表示部の下層に配置することで、狭額縁化等のデザインの自由度を高めることができる。また表示部の上層に画素回路となるトランジスタを配置することで、同じ回路配置の画素回路を繰り返すことで設計できるため、回路設計が複雑化することを回避することができる。
【0041】
【0042】
図３Ａ、および図４Ａは、基板１０３に設けられた表示部９２のレイアウトの一例である。また、図３Ｂおよび図４Ｂは、図３Ａおよび図４Ａに示す表示部９２と重畳する基板１０１の領域に配置された駆動回路９１、および駆動回路９３のレイアウトの一例である。
【0043】
図３、および図４に示すように、ソース線ＳＬ＿１乃至ＳＬ＿４は、コンタクト部ＳＣ＿１乃至ＳＣ＿４により、パルス出力回路９１＿１乃至９１＿４と電気的に接続する。また、ゲート線ＧＬも、コンタクト部ＧＣにより、駆動回路９３と電気的に接続する。
【0044】
一つのパルス出力回路９１＿１は、複数の画素回路９４と重なるように設けることができる。
【0045】
具体的には、図３Ａまた図４Ａに示すように、ソース線ＳＬ＿１と、ソース線ＳＬ＿１と隣接するソース線ＳＬ＿２との間隔、つまり各ソース線ＳＬの配線間隔を、Ｓ＿Ｐｉｔｃｈとする。また、各パルス出力回路のソース線と平行方向の幅（Ｗ１）、および各パルス出力回路のゲート線と平行方向の長さ（Ｌ１）とした場合、Ｓ＿Ｐｉｔｃｈ＜Ｗ１＜Ｌ１が成り立つように、設計することができる。
【0046】
また、図３に示すように、ソース線ＳＬ＿１と電気的に接続するために設けられたコンタクト部ＳＣ＿１と、ソース線ＳＬ＿１に近接して配置されたソース線ＳＬ＿２と電気的に接続するために設けられたコンタクト部ＳＣ＿２とを通る直線は、ソース線およびゲート線の双方と交わるよう配置することが好ましい。当該レイアウトにより、コンタクト間の設計マージンを広くすることができる。
【0047】
また、図４Ａおよび図４Ｂに示すように、コンタクト部ＳＣ＿１と、コンタクト部ＳＣ＿１に最も近接して配置されたコンタクト部ＳＣ＿２とを通る直線に対し、パルス出力回路９１＿１乃至９１＿４が、互い違いに形成されていてもよい。
【0048】
なお、図４に示すレイアウトでは、ソース線ＳＬ＿１乃至ＳＬ＿４と電気的に接続するコンタクト部ＳＣ＿１乃至ＳＣ＿４が、各ソース配線の中央に配置することができるため、配線抵抗を低減することができる。
【0049】
なお、図４では、各コンタクト部を結ぶ直線が、ゲート線と平行となるように示したが、当該レイアウトに限定されない。例えば、ソース線の中央付近の一定の幅を有する領域において、コンタクト部ＳＣ＿１とコンタクト部ＳＣ＿２とを結ぶ直線、およびコンタクト部ＳＣ＿１とコンタクト部ＳＣ＿４とを結ぶ直線が、ゲート線と交わるように配置し、コンタクト部ＳＣ＿１とコンタクト部ＳＣ＿３とを結ぶ直線が、ゲート線と平行となるように配置してもよい。
【0050】
表示部９２と駆動回路９１とを重畳させ、かつ、画素回路領域のソース線ＳＬの配線間隔（Ｓ＿Ｐｉｔｃｈ）＜１つの画素回路を駆動するパルス出力回路のソース線と平行方向の幅（Ｗ１）＜１つの画素回路を駆動するパルス出力回路のゲート線と平行方向の長さ（Ｌ１）となるレイアウトにより、駆動回路９１の設計自由度を高くすることができる。
【0051】
＜表示装置の構成例＞
以下では、表示装置の各構成について、説明する。
以下では、表示装置の各構成について、説明する。
【0052】
図５は、本発明の一態様の表示装置である表示装置８１０の構成例を示す図である。表示装置８１０は、層８２０と、層８２０の上方に積層された層８３０を有する。層８２０はゲートドライバ回路８２１と、ソースドライバ回路８２２と、回路８４０と、を有する。層８３０は画素８３４を有し、画素８３４がマトリクス状に配列されて画素アレイ８３３が構成されている。層８２０と層８３０の間には、層間絶縁体を設けることができる。なお、層８３０の上方に層８２０を積層して設けてもよい。
【0053】
回路８４０は、ソースドライバ回路８２２と電気的に接続されている。なお、回路８４０は、その他の回路等と電気的に接続されていてもよい。
【0054】
同一行の画素８３４は、配線８３１を介してゲートドライバ回路８２１と電気的に接続され、同一列の画素８３４は、配線８３２を介してソースドライバ回路８２２と電気的に接続されている。配線８３１は、走査線としての機能を有し、配線８３２は、データ線としての機能を有する。
【0055】
なお、図５では、１行の画素８３４が１本の配線８３１によって電気的に接続され、１列の画素８３４が１本の配線８３２によって電気的に接続されている構成を示しているが、本発明の一態様はこれに限らない。例えば、１行の画素８３４が２本以上の配線８３１によって電気的に接続されていてもよいし、１列の画素８３４が２本以上の配線８３２によって電気的に接続されていてもよい。つまり、例えば１個の画素８３４が、２本以上の走査線と電気的に接続されていてもよいし、２本以上のデータ線と電気的に接続されていてもよい。また、例えば１本の配線８３１が、２行以上の画素８３４と電気的に接続されていてもよいし、１本の配線８３２が２列以上の画素８３４と電気的に接続されていてもよい。つまり、例えば１本の配線８３１を２行以上の画素８３４で共有してもよいし、１本の配線８３２を２列以上の画素８３４で共有してもよい。
【0056】
ゲートドライバ回路８２１は、画素８３４の動作を制御するための信号を生成し、配線８３１を介して当該信号を画素８３４に供給する機能を有する。ソースドライバ回路８２２は、画像信号を生成し、配線８３２を介して当該信号を画素８３４に供給する機能を有する。回路８４０は、例えば、ソースドライバ回路８２２が生成する画像信号の基となる画像データを受信し、受信した画像データをソースドライバ回路８２２に供給する機能を有する。また、回路８４０は、スタートパルス信号及びクロック信号等を生成する、制御回路としての機能を有する。その他、回路８４０は、ゲートドライバ回路８２１及びソースドライバ回路８２２が有さない機能を有する回路とすることができる。
【0057】
画素アレイ８３３は、ソースドライバ回路８２２が画素８３４に供給した画像信号に対応する画像を表示する機能を有する。具体的には、上記画像信号に対応する輝度の光を画素８３４から射出することにより、画素アレイ８３３に画像が表示される。
【0058】
図５では、層８２０と層８３０の位置関係を一点鎖線及び白抜き丸印で示しており、一点鎖線で結ばれた、層８２０の白抜き丸印と層８３０の白抜き丸印が互いに重なっている。なお、他の図においても、同様の表記を行う。
【0059】
表示装置８１０は、層８２０に設けられたゲートドライバ回路８２１及びソースドライバ回路８２２が、画素アレイ８３３と重なる領域を有している。例えば、ゲートドライバ回路８２１及びソースドライバ回路８２２は、画素８３４と重なる領域を有している。ゲートドライバ回路８２１及びソースドライバ回路８２２と、画素アレイ８３３と、を、互いに重なる領域を有するように積層して設けることで、表示装置８１０を狭額縁化することができ、また小型化することができる。
【0060】
また、ゲートドライバ回路８２１とソースドライバ回路８２２は、明確に分離されず、重なる領域を有する。当該領域を、領域８２３とする。領域８２３を有することにより、ゲートドライバ回路８２１及びソースドライバ回路８２２の占有面積を小さくすることができる。よって、画素アレイ８３３の面積が小さい場合であっても、ゲートドライバ回路８２１及びソースドライバ回路８２２を、画素アレイ８３３からはみ出すことなく設けることができる。又は、ゲートドライバ回路８２１及びソースドライバ回路８２２の、画素アレイ８３３と重ならない領域の面積を小さくすることができる。以上より、領域８２３を有さない場合よりさらに狭額縁化することができ、また小型化することができる。
【0061】
回路８４０は、画素アレイ８３３と重ならないように設けることができる。なお、回路８４０を、画素アレイ８３３と重なる領域を有するように設けてもよい。
【0062】
図５には、層８２０にゲートドライバ回路８２１及びソースドライバ回路８２２が１個ずつ設けられ、層８３０に画素アレイ８３３が１個設けられた構成例を示しているが、層８３０に画素アレイ８３３を複数設けてもよい。つまり、層８３０に設けられた画素アレイを分割してもよい。図６は、図５に示す構成の変形例であり、層８３０に３行３列の画素アレイ８３３が設けられる場合の、表示装置８１０の構成例を示している。なお、層８３０には、２行２列の画素アレイ８３３が設けられていてもよいし、４行４列以上の画素アレイ８３３が設けられていてもよい。また、層８３０に設けられる画素アレイ８３３の行数と列数は異なっていてもよい。図６に示す構成の表示装置８１０では、例えば全ての画素アレイ８３３を用いて１枚の画像を表示することができる。
【0063】
図６は、図の明瞭化のために、配線８３１、及び配線８３２を省略しているが、実際には、図６に示す構成の表示装置８１０には配線８３１、及び配線８３２が設けられている。また、回路８４０の電気的な接続関係を省略しているが、実際にはソースドライバ回路８２２と電気的に接続されている。なお、他の図においても、図６と同様に一部の構成要素等を省略している場合がある。
【0064】
層８２０には、ゲートドライバ回路８２１及びソースドライバ回路８２２を、例えば画素アレイ８３３と同数設けることができる。この場合、ゲートドライバ回路８２１を、当該ゲートドライバ回路８２１が信号を供給する画素８３４が設けられた画素アレイ８３３と重なるように設けることができる。また、ソースドライバ回路８２２を、当該ソースドライバ回路８２２が画像信号を供給する画素８３４が設けられた画素アレイ８３３と重なるように設けることができる。
【0065】
画素アレイ８３３を複数設け、これに合わせてゲートドライバ回路８２１及びソースドライバ回路８２２を設けることにより、１個の画素アレイ８３３に設けられる画素８３４の個数を減らすことができる。複数設けられたゲートドライバ回路８２１は、それぞれ並列して動作させることができ、複数設けられたソースドライバ回路８２２は、それぞれ並列して動作させることができるので、例えば１フレームの画像に対応する画像信号を画素８３４に書き込むために要する時間を短くすることができる。よって、１フレーム期間の長さを短くすることができ、表示装置８１０の動作を高速化することができる。このため、表示装置８１０が有する画素８３４の個数を多くすることができ、表示装置８１０の精細度を高めることができる。また、本発明の一態様の表示装置により表示することができる画像の精細度を、ゲートドライバ回路及びソースドライバ回路が画素アレイと重ならない構成の表示装置により表示することができる画像の精細度より高めることができる。さらに、クロック周波数を小さくすることができるので、表示装置８１０の消費電力を小さくすることができる。
【0066】
ここで、ゲートドライバ回路及びソースドライバ回路が画素アレイと重ならない構成とする場合、ゲートドライバ回路及びソースドライバ回路は、例えば画素アレイの外周部に設けることとなる。この場合、２行２列分より多くの画素アレイを設けることは、ソースドライバ回路の設置場所等の観点から難しい。一方、表示装置８１０では、ゲートドライバ回路及びソースドライバ回路を、画素アレイが設けられた層とは異なる層に設けることにより、画素アレイと重なる領域を有するように設けることができるので、図６に示すように２行２列分より多くの画素アレイを設けることができる。つまり、表示装置８１０には、ゲートドライバ回路及びソースドライバ回路を、それぞれ５個以上設けることができる。
【0067】
以上より、表示装置８１０は、ゲートドライバ回路及びソースドライバ回路が画素アレイと重ならない構成の表示装置より、例えば高速に動作させることができる。よって、表示装置８１０の精細度を、ゲートドライバ回路及びソースドライバ回路が画素アレイと重ならない構成の表示装置より高めることができる。例えば、表示装置８１０の画素密度を１０００ｐｐｉ以上とすることができ、５０００ｐｐｉ以上とすることができ、１００００ｐｐｉとすることができる。よって、表示装置８１０に、粒状感が少ない高品位の画像を表示することができ、臨場感の高い画像を表示することができる。
【0068】
また、表示装置８１０により表示することができる画像の解像度を、ゲートドライバ回路及びソースドライバ回路が画素アレイと重ならない構成の表示装置により表示することができる画像の解像度より高めることができる。例えば、表示装置８１０は４Ｋ２Ｋ、８Ｋ４Ｋ、又はそれ以上の解像度の画像を表示することができる。
【0069】
なお、層８２０にソースドライバ回路８２２等が複数設けられ、層８３０に画素アレイ８３３が複数設けられた構成であっても、図５に示す場合と同様に、表示装置８１０に設けられる回路８４０の個数は１個とすることができる。よって、図６に示すように、回路８４０は、いずれの画素アレイ８３３にも重ならないように設けることができる。なお、回路８４０を、いずれかの画素アレイ８３３と重なる領域を有するように設けてもよい。
【0070】
図６には、ゲートドライバ回路８２１が画素アレイ８３３と同数設けられた構成例を示しているが、本発明の一態様はこれに限らない。図７は、図６に示す構成の変形例であり、ゲートドライバ回路８２１が画素アレイ８３３の列数と同数設けられる場合の、表示装置８１０の構成例を示している。図７に示す構成の表示装置８１０では、３列の画素アレイ８３３が設けられているので、ゲートドライバ回路８２１が３個設けられている。また、３行の画素アレイ８３３が設けられており、３行１列の画素アレイ８３３が１個のゲートドライバ回路８２１を共有している。
【0071】
図８は、図６に示す構成の変形例であり、画素アレイ８３３が複数設けられ、ゲートドライバ回路８２１が１個設けられる場合の、表示装置８１０の構成例を示している。図８に示す構成の表示装置８１０では、３行３列の画素アレイ８３３が１個のゲートドライバ回路８２１を共有している。なお、図８に示す構成の表示装置８１０では、ゲートドライバ回路８２１が画素アレイ８３３と重ならない構成とすることができる。
【0072】
また、図示しないが、ソースドライバ回路８２２も、画素アレイ８３３と同数設ける構成としなくてもよい。表示装置８１０が有するソースドライバ回路８２２の個数は、表示装置８１０に設けられる画素アレイ８３３の個数より多くてもよいし、少なくてもよい。
【0073】
図５には、層８２０に回路８４０を設ける構成例を示しているが、層８２０に回路８４０を設けなくてもよい。図９は、図５に示す構成の変形例であり、層８３０に回路８４０が設けられる場合の、表示装置８１０の構成例を示している。なお、回路８４０を構成する要素を、層８２０と層８３０に分散して設けてもよい。
【0074】
図５には、画素アレイ８３３とゲートドライバ回路を１個ずつ設けられた構成例を示しているが、ゲートドライバ回路を、画素アレイ８３３より多く設けてもよい。図１０は、図５に示す構成の変形例であり、１個の画素アレイ８３３に対しゲートドライバ回路を２個（ゲートドライバ回路８２１ａ、ゲートドライバ回路８２１ｂ）設ける場合の、表示装置８１０の構成例を示している。
【0075】
図１０に示す構成の表示装置８１０では、奇数行目の画素８３４は、配線８３１ａを介してゲートドライバ回路８２１ａと電気的に接続され、偶数行目の画素８３４は、配線８３１ｂを介してゲートドライバ回路８２１ｂと電気的に接続されている。配線８３１ａ及び配線８３１ｂは、配線８３１と同様に走査線としての機能を有する。
【0076】
ゲートドライバ回路８２１ａは、奇数行目の画素８３４の動作を制御するための信号を生成し、配線８３１ａを介して当該信号を画素８３４に供給する機能を有する。ゲートドライバ回路８２１ｂは、偶数行目の画素８３４の動作を制御するための信号を生成し、配線８３１ｂを介して当該信号を画素８３４に供給する機能を有する。
【0077】
ゲートドライバ回路８２１ａ及びゲートドライバ回路８２１ｂは、ゲートドライバ回路８２１と同様に、画素アレイ８３３と重なる領域を有している。例えば、ゲートドライバ回路８２１ａ及びゲートドライバ回路８２１ｂは、ゲートドライバ回路８２１と同様に、画素８３４と重なる領域を有している。また、ゲートドライバ回路８２１ａは、ソースドライバ回路８２２と明確に分離されず、重なる領域である領域８２３ａを有する。さらに、ゲートドライバ回路８２１ｂは、ソースドライバ回路８２２と明確に分離されず、重なる領域である領域８２３ｂを有する。
【0078】
図１０に示す構成の表示装置８１０では、ゲートドライバ回路８２１ａを動作させて奇数行目の全ての画素８３４に画像信号を書き込んだ後、ゲートドライバ回路８２１ｂを動作させて偶数行目の全ての画素８３４に画像信号を書き込むことができる。つまり、図１０に示す構成の表示装置８１０では、インターレース方式により動作させることができる。インターレース方式により動作させることにより、表示装置８１０の動作を高速化し、フレーム周波数を高めることができる。また、１フレーム期間に画像信号が書き込まれる画素８３４の個数を、プログレッシブ方式により表示装置８１０を動作させる場合の半分とすることができる。よって、表示装置８１０をインターレース方式により動作させる場合、プログレッシブ方式により動作させる場合よりクロック周波数を小さくすることができるので、表示装置８１０の消費電力を小さくすることができる。
【0079】
図５には、配線８３２の一端のみが、ソースドライバ回路８２２と接続された構成例を示しているが、配線８３２の複数箇所がソースドライバ回路８２２と接続されていてもよい。図１１は、ソースドライバ回路８２２が、配線８３２の両端と接続されている場合の、表示装置８１０の構成例を示している。配線８３２の複数箇所をソースドライバ回路８２２と接続することにより、配線抵抗、寄生容量等に起因する、信号遅延等を抑制することができる。これにより、表示装置８１０の動作を高速化することができる。
【0080】
なお、配線８３２の一端及び他端だけでなく、配線８３２の他の部分がソースドライバ回路８２２と接続されていてもよい。例えば、配線８３２の中心部が、ソースドライバ回路８２２と接続されていてもよい。配線８３２と、ソースドライバ回路８２２と、の接続箇所を増加させることにより、信号遅延等をさらに抑制することができ、表示装置８１０の動作をさらに高速化することができる。なお、例えば配線８３２の一端と、配線８３２の中心部と、がソースドライバ回路８２２と接続され、配線８３２の他端はソースドライバ回路８２２と接続されていなくてもよい。
【0081】
また、１個のソースドライバ回路８２２が、配線８３２の複数箇所と接続される場合、図１１に示すようにソースドライバ回路８２２の占有面積が大きくなる。この場合であっても、ソースドライバ回路８２２は画素アレイ８３３と重なる領域を有するように積層して設けられているので、表示装置８１０が大型化することを抑制することができる。なお、図１１では、ゲートドライバ回路８２１の全体が、ソースドライバ回路８２２と明確に分離されずに重なっているが、１個のソースドライバ回路８２２が配線８３２の複数箇所と接続される場合であっても、ゲートドライバ回路８２１の一部のみがソースドライバ回路８２２と重なる構成としてもよい。
【0082】
なお、配線８３１の複数箇所が１個のゲートドライバ回路８２１と接続されていてもよい。これによっても、信号遅延等を抑制し、表示装置８１０の動作を高速化することができる。このような構成とする場合、図１１に示すソースドライバ回路８２２と同様に占有面積が大きくなるが、ゲートドライバ回路８２１が画素アレイ８３３と重なる領域を有するように積層して設けられているので、表示装置８１０が大型化することを抑制することができる。
【0083】
図５乃至図１１に示す表示装置８１０の構成は、適宜組み合わせることができる。例えば、図６に示す構成と図１０に示す構成を組み合わせることができる。この場合、表示装置８１０の構成を、例えば、画素アレイ８３３を複数設け、ゲートドライバ回路を画素アレイ８３３の個数を２倍した数設け、ソースドライバ回路８２２を画素アレイ８３３と同数設けた構成とすることができる。
【0084】
＜回路８４０及びソースドライバ回路８２２の構成例＞
図１２は、回路８４０及びソースドライバ回路８２２の構成例を示す図である。なお、図１２ではソースドライバ回路８２２を１個だけ示しているが、回路８４０は複数のソースドライバ回路８２２と電気的に接続されている構成とすることができる。
図１２は、回路８４０及びソースドライバ回路８２２の構成例を示す図である。なお、図１２ではソースドライバ回路８２２を１個だけ示しているが、回路８４０は複数のソースドライバ回路８２２と電気的に接続されている構成とすることができる。
【0085】
回路８４０は、受信回路８４１と、シリアルパラレル変換回路８４２と、電位生成回路８４６ａと、を有する。ソースドライバ回路８２２は、バッファ回路８４３と、シフトレジスタ回路８４４と、ラッチ回路８４５と、パストランジスタロジック回路８４６ｂと、アンプ回路８４７と、を有する。ここで、電位生成回路８４６ａと、パストランジスタロジック回路８４６ｂと、によりデジタルアナログ変換回路（以下、ＤＡ変換回路）８４４を構成する。
【0086】
受信回路８４１はシリアルパラレル変換回路８４２と電気的に接続され、シリアルパラレル変換回路８４２はバッファ回路８４３と電気的に接続され、バッファ回路８４３はシフトレジスタ回路８４４及びラッチ回路８４５と電気的に接続されている。シフトレジスタ回路８４４はラッチ回路８４５と電気的に接続され、ラッチ回路８４５及び電位生成回路８４６ａはパストランジスタロジック回路８４６ｂと電気的に接続されている。パストランジスタロジック回路８４６ｂはアンプ回路８４７の入力端子と電気的に接続され、アンプ回路８４７の出力端子は配線８３２と電気的に接続されている。
【0087】
受信回路８４１は、ソースドライバ回路８２２が生成する画像信号の基となる画像データを受信する機能を有する。当該画像データは、シングルエンドの画像データとすることができる。受信回路８４１は、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）等のデータ伝送用信号を用いて画像データを受信する場合、内部処理可能な信号規格に変換する機能を有してもよい。
【0088】
シリアルパラレル変換回路８４２は、受信回路８４１が出力した、シングルエンドの画像データをパラレル変換する機能を有する。回路８４０にシリアルパラレル変換回路８４２を設けることにより、回路８４０からソースドライバ回路８２２等への画像データ等の伝送時の負荷が大きくても、回路８４０からソースドライバ回路８２２等へ画像データ等を伝送することができるようになる。
【0089】
バッファ回路８４３は、例えばユニティゲインバッファとすることができる。バッファ回路８４３は、シリアルパラレル変換回路８４２から出力される画像データと同一のデータを出力する機能を有する。ソースドライバ回路８２２にバッファ回路８４３を設けることにより、シリアルパラレル変換回路８４２から出力される画像データに対応する電位が、回路８４０からソースドライバ回路８２２に伝送される際に配線抵抗等により低下したとしても、当該低下分を回復させることができる。これにより、回路８４０からソースドライバ回路８２２等への画像データ等の伝送時の負荷が大きくても、ソースドライバ回路８２２等の駆動能力の低下を抑制することができる。
【0090】
シフトレジスタ回路８４４は、ラッチ回路８４５の動作を制御するための信号を生成する機能を有する。ラッチ回路８４５は、バッファ回路８４３が出力した画像データを保持又は出力する機能を有する。ラッチ回路８４５において、画像データの保持又は出力のどちらの動作を行うかは、シフトレジスタ回路８４４から供給された信号に基づいて選択される。
【0091】
ＤＡ変換回路８４６は、ラッチ回路８４５が出力したデジタルの画像データを、アナログの画像信号に変換する機能を有する。電位生成回路８４６ａは、ＤＡ変換可能な画像データのビット数に応じた種類の電位を生成し、パストランジスタロジック回路８４６ｂに供給する機能を有する。例えば、ＤＡ変換回路８４６が８ビットの画像データをアナログの画像信号に変換する機能を有する場合は、電位生成回路８４６ａは互いに大きさの異なる２５６種類の電位を生成することができる。
【0092】
パストランジスタロジック回路８４６ｂは、ラッチ回路８４５から画像データを受信し、受信した画像データのデジタル値を基にして、電位生成回路８４６ａが生成した電位のいずれかを出力する機能を有する。例えば、画像データのデジタル値が大きいほど、パストランジスタロジック回路８４６ｂが出力する電位を大きくすることができる。パストランジスタロジック回路８４６ｂが出力した電位を、画像信号とすることができる。
【0093】
図１２に示すように、表示装置８１０では、ＤＡ変換回路８４６を構成する回路をソースドライバ回路８２２と回路８４０に分散して設ける構成とすることができる。具体的には、パストランジスタロジック回路８４６ｂのような、ソースドライバ回路ごとに設けることが好ましい回路はソースドライバ回路８２２に設け、電位生成回路８４６ａのような、ソースドライバ回路ごとに設けなくてもよい回路は回路８４０に設ける構成とすることができる。これにより、例えばＤＡ変換回路８４６を構成する回路を全てソースドライバ回路８２２に設ける場合より、ソースドライバ回路８２２の占有面積を小さくすることができるので、層８２０に設けるソースドライバ回路８２２の個数を増加させることができる。よって、層８３０に設ける画素アレイ８３３の数を増加させることができ、表示装置８１０の動作の高速化、消費電力の低減、精細度の向上、表示可能な画像の解像度の増加等を実現することができる。ここで、ＤＡ変換回路８４６以外の回路においても、当該回路の構成要素をソースドライバ回路８２２と回路８４０に分散して設ける構成とすることができる。
【0094】
なお、図１２に示すように、ＤＡ変換回路８４６を構成する回路をソースドライバ回路８２２と回路８４０に分散して設ける構成とする場合、表示装置８１０が、例えば電位生成回路８４６ａを１個有し、パストランジスタロジック回路８４６ｂをソースドライバ回路８２２と同数有する構成とすることができる。
【0095】
アンプ回路８４７は、パストランジスタロジック回路８４６ｂが出力した画像信号を増幅して、データ線としての機能を有する配線８３２に出力する機能を有する。アンプ回路８４７を設けることにより、画像信号を安定的に画素８３４に供給することができる。アンプ回路８４７としては、オペアンプ等を有するボルテージフォロワ回路等を適用することができる。なお、アンプ回路として差動入力回路を有する回路を用いる場合、当該差動入力回路のオフセット電圧は、限りなく０Ｖとすることが好ましい。
【0096】
なお、回路８４０は、受信回路８４１、シリアルパラレル変換回路８４２、及び電位生成回路８４６ａの他、様々な回路を設けることができる。例えば、回路８４０には、スタートパルス信号及びクロック信号等を生成する機能を有する、制御回路を設けることができる。
【0097】
＜ＤＡ変換回路８４６の構成例＞
図１３は、ＤＡ変換回路８４６を構成する、電位生成回路８４６ａ、及びパストランジスタロジック回路８４６ｂの構成例を示す回路図である。図１３に示す構成のＤＡ変換回路８４６は、８ビットの画像データＤ＜１＞乃至画像データＤ＜８＞を、アナログの画像信号ＩＳに変換することができる。
図１３は、ＤＡ変換回路８４６を構成する、電位生成回路８４６ａ、及びパストランジスタロジック回路８４６ｂの構成例を示す回路図である。図１３に示す構成のＤＡ変換回路８４６は、８ビットの画像データＤ＜１＞乃至画像データＤ＜８＞を、アナログの画像信号ＩＳに変換することができる。
【0098】
本明細書等において、例えば１ビット目の画像データＤを画像データＤ＜１＞と記載して示し、２ビット目の画像データＤを画像データＤ＜２＞と記載して示し、８ビット目の画像データＤを画像データＤ＜８＞と記載して示す。
【0099】
図１３に示す構成の電位生成回路８４６ａは、抵抗素子８４８［１］乃至抵抗素子８４８［２５６］を有し、これらが直列に接続されている。つまり、ＤＡ変換回路８４６は、抵抗ストリング型のＤＡ変換回路とすることができる。
【0100】
抵抗素子８４８［１］の一方の端子には、電位ＶＤＤを供給することができる。抵抗素子８４８［２５６］の一方の端子には、電位ＶＳＳを供給することができる。これにより、抵抗素子８４８［１］乃至抵抗素子８４８［２５６］の各端子から、異なる大きさの電位Ｖ１乃至Ｖ２５６を出力することができる。なお、図１３では、電位Ｖ１を電位ＶＤＤとする場合の電位生成回路８４６ａの構成例を示しているが、電位Ｖ２５６を電位ＶＳＳとする構成としてもよい。また、抵抗素子８４８［２５６］を設けず、電位Ｖ１を電位ＶＤＤ、電位Ｖ２５６を電位ＶＳＳとしてもよい。
【0101】
本明細書等において、電位ＶＤＤは例えば高電位とすることができ、電位ＶＳＳは例えば低電位とすることができる。ここで、低電位は、例えば接地電位とすることができる。また、高電位は、低電位より高い電位であり、低電位が接地電位である場合は、正電位とすることができる。
【0102】
図１３に示す構成のパストランジスタロジック回路８４６ｂは、８段のパストランジスタ８４９で構成されている。具体的には、パストランジスタロジック回路８４６ｂは、１段につき、電気的に２経路に枝分かれする構成となっており、合計２５６本の経路を有する。つまり、パストランジスタ８４９は、トーナメント方式で電気的に接続されているということができる。最終段である８段目のパストランジスタ８４９のソース又はドレインの一方からは、アナログの画像信号ＩＳを出力することができる。
【0103】
例えば、画像データＤ＜１＞は１段目のパストランジスタ８４９に供給することができ、画像データＤ＜２＞は２段目のパストランジスタ８４９に供給することができ、画像データＤ＜８＞は８段目のパストランジスタ８４９に供給することができる。以上により、画像信号ＩＳの電位を、画像データＤに応じて、電位Ｖ１乃至電位Ｖ２５６のいずれかとすることができる。よって、デジタルの画像データを、アナログの画像信号ＩＳに変換することができる。
【0104】
なお、図１３に示すパストランジスタロジック回路８４６ｂには、ｎチャネル型のパストランジスタ８４９と、ｐチャネル型のパストランジスタ８４９と、の両方が設けられているが、ｎチャネル型のパストランジスタ８４９のみを設ける構成とすることもできる。例えば、画像データＤ＜１＞乃至画像データＤ＜８＞の他、これらの相補データをパストランジスタ８４９のゲートに供給することにより、パストランジスタロジック回路８４６ｂに設けられるパストランジスタ８４９を、全てｎチャネル型のトランジスタとすることができる。
【0105】
図１３に示す構成は、８ビット以外のビット数の画像データＤをＤＡ変換する機能を有するＤＡ変換回路８４６にも適用することができる。例えば、電位生成回路８４６ａに抵抗素子８４８を１０２４個又は１０２３個設け、パストランジスタロジック回路８４６ｂに１０段のパストランジスタ８４９を設けることで、ＤＡ変換回路８４６は、１０ビットの画像データＤをＤＡ変換する機能を有することができる。
【0106】
＜ゲートドライバ回路８２１の構成例＞
図１４は、ゲートドライバ回路８２１の構成例を示すブロック図である。ゲートドライバ回路８２１は、複数のセット・リセットフリップフロップで構成されるシフトレジスタ回路ＳＲを有する。シフトレジスタ回路ＳＲは、走査線としての機能を有する配線８３１と電気的に接続されており、配線８３１に信号を出力する機能を有する。
図１４は、ゲートドライバ回路８２１の構成例を示すブロック図である。ゲートドライバ回路８２１は、複数のセット・リセットフリップフロップで構成されるシフトレジスタ回路ＳＲを有する。シフトレジスタ回路ＳＲは、走査線としての機能を有する配線８３１と電気的に接続されており、配線８３１に信号を出力する機能を有する。
【0107】
信号ＲＥＳはリセット信号であり、信号ＲＥＳを例えば高電位とすることでシフトレジスタ回路ＳＲの出力を全て低電位とすることができる。信号ＳＰはスタートパルス信号であり、当該信号をゲートドライバ回路８２１に入力することにより、シフトレジスタ回路ＳＲによるシフト動作を開始することができる。信号ＰＷＣはパルス幅制御信号であり、シフトレジスタ回路ＳＲが配線８３１に出力する信号のパルス幅を制御する機能を有する。信号ＣＬＫ［１］、信号ＣＬＫ［２］、信号ＣＬＫ［３］、及び信号ＣＬＫ［４］はクロック信号であり、１個のシフトレジスタ回路ＳＲには、信号ＣＬＫ［１］乃至信号ＣＬＫ［４］のうち、例えば２つの信号を入力することができる。
【0108】
なお、図１４に示す構成は、シフトレジスタ回路ＳＲと電気的に接続された配線８３１を他の配線とすること等により、ソースドライバ回路８２２が有するシフトレジスタ回路８４４等にも適用することができる。
【0109】
図１５Ａは、シフトレジスタ回路ＳＲに入力される信号、及びシフトレジスタ回路ＳＲから出力される信号を示す図である。ここで、図１５Ａでは、クロック信号として、信号ＣＬＫ［１］及び信号ＣＬＫ［３］が入力される場合を示している。
【0110】
信号ＦＯは出力信号であり、例えば配線８３１に出力される信号である。信号ＳＲＯＵＴはシフト信号であり、次段のシフトレジスタ回路ＳＲに入力される信号ＬＩＮとすることができる。以上、図１５Ａに示す信号のうち、信号ＲＥＳ、信号ＰＷＣ、信号ＣＬＫ［１］、信号ＣＬＫ［３］、及び信号ＬＩＮはシフトレジスタ回路ＳＲに入力される信号であり、信号ＦＯ、及び信号ＳＲＯＵＴはシフトレジスタ回路ＳＲから出力される信号である。
【0111】
図１５Ｂは、入出力信号が図１５Ａに示す信号であるシフトレジスタ回路ＳＲの構成例を示す回路図である。シフトレジスタ回路ＳＲは、トランジスタ８５１乃至トランジスタ８６３と、容量素子８６４乃至容量素子８６６と、を有する。
【0112】
トランジスタ８５１のソース又はドレインの一方は、トランジスタ８５２のソース又はドレインの一方、トランジスタ８５６のソース又はドレインの一方、及びトランジスタ８５９のソース又はドレインの一方と電気的に接続されている。トランジスタ８５２のゲートは、トランジスタ８５３のソース又はドレインの一方、トランジスタ８５４のソース又はドレインの一方、トランジスタ８５５のソース又はドレインの一方、トランジスタ８５８のゲート、トランジスタ８６１のゲート、及び容量素子８６４の一方の電極と電気的に接続されている。トランジスタ８５６のソース又はドレインの他方は、トランジスタ８５７のゲート、及び容量素子８６５の一方の電極と電気的に接続されている。トランジスタ８５９のソース又はドレインの他方は、トランジスタ８６０のゲート、及び容量素子８６６の一方の電極と電気的に接続されている。トランジスタ８６０のソース又はドレインの一方は、トランジスタ８６１のソース又はドレインの一方、トランジスタ８６２のゲート、及び容量素子８６６の他方の電極と電気的に接続されている。
【0113】
トランジスタ８５１のゲート、及びトランジスタ８５５のゲートには、信号ＬＩＮが入力される。トランジスタ８５３のゲートには、信号ＣＬＫ［３］が入力される。トランジスタ８５４のゲートには、信号ＲＥＳが入力される。トランジスタ８５７のソース又はドレインの一方には、信号ＣＬＫ［１］が入力される。トランジスタ８６０のソース又はドレインの他方には、信号ＰＷＣが入力される。
【0114】
トランジスタ８６２のソース又はドレインの一方、及びトランジスタ８６３のソース又はドレインの一方は、配線８３１と電気的に接続されており、前述のように配線８３１からは信号ＦＯが出力される。トランジスタ８５７のソース又はドレインの他方、トランジスタ８５８のソース又はドレインの一方、及び容量素子８６５の他方の電極からは、信号ＳＲＯＵＴが出力される。
【0115】
トランジスタ８５１のソース又はドレインの他方、トランジスタ８５３のソース又はドレインの他方、トランジスタ８５４のソース又はドレインの他方、トランジスタ８５６のゲート、トランジスタ８５９のゲート、及びトランジスタ８６２のソース又はドレインの他方には、電位ＶＤＤが供給される。トランジスタ８５２のソース又はドレインの他方、トランジスタ８５５のソース又はドレインの他方、トランジスタ８５８のソース又はドレインの他方、トランジスタ８６１のソース又はドレインの他方、トランジスタ８６３のソース又はドレインの他方、及び容量素子８６４の他方の電極には、電位ＶＳＳが供給される。
【0116】
トランジスタ８６３は、バイアストランジスタであり、定電流源としての機能を有する。トランジスタ８６３のゲートには、バイアス電位である電位Ｖｂｉａｓを供給することができる。
【0117】
トランジスタ８６２と、トランジスタ８６３と、によりソースフォロワ回路８６７が構成される。シフトレジスタ回路ＳＲにソースフォロワ回路８６７を設けることにより、シフトレジスタ回路ＳＲの内部で配線抵抗、寄生容量等に起因する信号の減衰等が発生しても、これに起因する信号ＦＯの電位の低下を抑制することができる。これにより、表示装置８１０の動作を高速化することができる。なお、ソースフォロワ回路８６７は、バッファとしての機能を有していれば、ソースフォロワ回路以外の回路としてもよい。
【0118】
＜領域８２３の構成例＞
図１６は、ゲートドライバ回路８２１とソースドライバ回路８２２が重なる領域である領域８２３の構成例を示す図である。図１６に示すように、領域８２３には、ゲートドライバ回路８２１を構成する素子を有する領域と、ソースドライバ回路８２２を構成する素子を有する領域と、が一定の規則性を持って設けられる。図１６では、ゲートドライバ回路８２１を構成する素子としてトランジスタ８７１を示し、ソースドライバ回路８２２を構成する素子としてトランジスタ８７２を示している。
図１６は、ゲートドライバ回路８２１とソースドライバ回路８２２が重なる領域である領域８２３の構成例を示す図である。図１６に示すように、領域８２３には、ゲートドライバ回路８２１を構成する素子を有する領域と、ソースドライバ回路８２２を構成する素子を有する領域と、が一定の規則性を持って設けられる。図１６では、ゲートドライバ回路８２１を構成する素子としてトランジスタ８７１を示し、ソースドライバ回路８２２を構成する素子としてトランジスタ８７２を示している。
【0119】
図１６では、ゲートドライバ回路８２１を構成する素子を有する領域が１行目と３行目に設けられ、ソースドライバ回路８２２を構成する素子を有する領域が２行目と４行目に設けられる場合を示している。領域８２３において、ゲートドライバ回路８２１を構成する素子を有する各領域の間には、ダミー素子が設けられる。また、ソースドライバ回路８２２を構成する素子を有する各領域の間には、ダミー素子が設けられる。図１６には、トランジスタ８７１の四方、及びトランジスタ８７２の四方に、ダミー素子としてダミートランジスタ８７３が設けられる場合の、領域８２３の構成例を示している。
【0120】
領域８２３にダミートランジスタ８７３等のダミー素子を設けることにより、当該ダミー素子が不純物を吸収し、トランジスタ８７１及びトランジスタ８７２等に不純物が拡散することを抑制することができる。これにより、トランジスタ８７１及びトランジスタ８７２等の信頼性を高めることができるので、表示装置８１０の信頼性を高めることができる。なお、図１６では、トランジスタ８７１及びトランジスタ８７２、並びにダミートランジスタ８７３がマトリクス状に配列されているが、マトリクス状に配列されていなくてもよい。
【0121】
図１７は、領域８２３の一部である領域８７０の構成例を示す上面図である。図１６、図１７に示すように、領域８７０には、トランジスタ８７１が１個、トランジスタ８７２が１個、ダミートランジスタ８７３が２個設けられている。図１７に示すように、トランジスタ８７１は、チャネル形成領域１１０と、ソース領域１１１と、ドレイン領域１１２と、を有する。また、チャネル形成領域１１０と重なる領域を有するように、ゲート電極１１３を有する。
【0122】
【0123】
ソース領域１１１には開口部１１４が設けられ、開口部１１４を介してソース領域１１１は配線１１５と電気的に接続されている。ドレイン領域１１２には開口部１１６が設けられ、開口部１１６を介してドレイン領域１１２は配線１１７と電気的に接続されている。
【0124】
ゲート電極１１３には開口部１１８が設けられ、開口部１１８を介してゲート電極１１３は配線１２１と電気的に接続されている。配線１１５には開口部１１９が設けられ、開口部１１９を介して配線１１５は配線１２２と電気的に接続されている。配線１１７には開口部１２０が設けられ、開口部１２０を介して配線１１７は配線１２３と電気的に接続されている。つまり、ソース領域１１１は配線１１５を介して配線１２２と電気的に接続され、ドレイン領域１１２は配線１１７を介して配線１２３と電気的に接続されている。
【0125】
トランジスタ８７２は、チャネル形成領域１３０と、ソース領域１３１と、ドレイン領域１３２と、を有する。また、チャネル形成領域１３０と重なる領域を有するように、ゲート電極１３３を有する。
【0126】
ソース領域１３１には開口部１３４が設けられ、開口部１３４を介してソース領域１３１は配線１３５と電気的に接続されている。ドレイン領域１３２には開口部１３６が設けられ、開口部１３６を介してドレイン領域１３２は配線１３７と電気的に接続されている。
【0127】
ゲート電極１３３には開口部１３８が設けられ、開口部１３８を介してゲート電極１３３は配線１４１と電気的に接続されている。配線１３５には開口部１３９が設けられ、開口部１３９を介して配線１３５は配線１４２と電気的に接続されている。配線１３７には開口部１４０が設けられ、開口部１４０を介して配線１３７は配線１４３と電気的に接続されている。つまり、ソース領域１３１は配線１３５を介して配線１４２と電気的に接続され、ドレイン領域１３２は配線１３７を介して配線１４３と電気的に接続されている。
【0128】
なお、チャネル形成領域１１０と、チャネル形成領域１３０と、は互いに同一の層に設けることができる。また、ソース領域１１１及びドレイン領域１１２と、ソース領域１３１及びドレイン領域１３２と、は互いに同一の層に設けることができる。また、ゲート電極１１３と、ゲート電極１３３と、は互いに同一の層に設けることができる。また、配線１１５及び配線１１７と、配線１３５及び配線１３７と、は互いに同一の層に設けることができる。つまり、トランジスタ８７１と、トランジスタ８７２と、は互いに同一の層に設けることができる。これにより、トランジスタ８７１と、トランジスタ８７２と、を互いに異なる層に設ける場合より、表示装置８１０の作製工程を簡略にすることができ、表示装置８１０を低価格なものとすることができる。
【0129】
ゲートドライバ回路８２１を構成するトランジスタ８７１と電気的に接続されている配線１２１乃至配線１２３は、互いに同一の層に設けられている。また、ソースドライバ回路８２２を構成するトランジスタ８７２と電気的に接続されている配線１４１乃至配線１４３は、互いに同一の層に設けられている。さらに、配線１２１乃至配線１２３は、配線１４１乃至配線１４３と異なる層に設けられている。以上により、ゲートドライバ回路８２１を構成する素子であるトランジスタ８７１と、ソースドライバ回路８２２を構成する素子であるトランジスタ８７２と、が電気的に短絡することを抑制することができる。よって、ゲートドライバ回路８２１とソースドライバ回路８２２が明確に分離されず、重なる領域を有していても、ゲートドライバ回路８２１及びソースドライバ回路８２２の誤動作を抑制することができる。これにより、表示装置８１０の信頼性を高めることができる。
【0130】
本明細書等において、「Ａと同一の層」とは、例えばＡと同一工程において形成された同一材料を有する層を意味する。
【0131】
図１７では、配線１２１乃至配線１２３より上層に配線１４１乃至配線１４３が設けられる構成を示しているが、配線１２１乃至配線１２３より下層に配線１４１乃至配線１４３を設けてもよい。
【0132】
また、図１７では配線１２１乃至配線１２３が水平方向に延伸し、配線１４１乃至配線１４３が垂直方向に延伸する構成を示しているが、本発明の一態様はこれに限らない。例えば、配線１２１乃至配線１２３を垂直方向に延伸し、配線１４１乃至配線１４３を水平方向に延伸する構成としてもよい。又は、配線１２１乃至配線１２３、及び配線１４１乃至配線１４３の両方が、水平方向に延伸、又は垂直方向に延伸していてもよい。
【0133】
ダミートランジスタ８７３は、半導体１５１と、導電体１５２と、を有する。導電体１５２は半導体１５１と重なる領域を有する。半導体１５１は、トランジスタ８７１及びトランジスタ８７２のチャネル形成領域と同一の層に形成することができる。また、導電体１５２は、トランジスタ８７１及びトランジスタ８７２のゲート電極と同一の層に形成することができる。なお、ダミートランジスタ８７３は、半導体１５１又は導電体１５２の一方を有さない構成としてもよい。
【0134】
半導体１５１及び導電体１５２は、他の配線等と電気的に接続されない構成とすることができる。半導体１５１及び／又は導電体１５２には、定電位を供給してもよい。例えば、接地電位を供給してもよい。
【0135】
＜画素８３４の構成例＞
図１８Ａ乃至図１８Ｇは、表示装置８１０に設けられる画素８３４が呈する色について説明する図である。図１８Ａに示すように、赤色光（Ｒ）を射出する機能を有する画素８３４、緑色光（Ｇ）を射出する機能を有する画素８３４、及び青色光（Ｂ）を射出する機能を有する画素８３４を本発明の一態様の表示装置に設けることができる。又は、図１８Ｂに示すように、シアン（Ｃ）の光を射出する機能を有する画素８３４、マゼンタ（Ｍ）の光を射出する機能を有する画素８３４、及び黄色（Ｙ）の光を射出する機能を有する画素８３４が表示装置８１０に設けられていてもよい。
図１８Ａ乃至図１８Ｇは、表示装置８１０に設けられる画素８３４が呈する色について説明する図である。図１８Ａに示すように、赤色光（Ｒ）を射出する機能を有する画素８３４、緑色光（Ｇ）を射出する機能を有する画素８３４、及び青色光（Ｂ）を射出する機能を有する画素８３４を本発明の一態様の表示装置に設けることができる。又は、図１８Ｂに示すように、シアン（Ｃ）の光を射出する機能を有する画素８３４、マゼンタ（Ｍ）の光を射出する機能を有する画素８３４、及び黄色（Ｙ）の光を射出する機能を有する画素８３４が表示装置８１０に設けられていてもよい。
【0136】
又は、図１８Ｃに示すように、赤色光（Ｒ）を射出する機能を有する画素８３４、緑色光（Ｇ）を射出する機能を有する画素８３４、青色光（Ｂ）を射出する機能を有する画素８３４、及び白色光（Ｗ）を射出する機能を有する画素８３４が表示装置８１０に設けられていてもよい。又は、図１８Ｄに示すように、赤色光（Ｒ）を射出する機能を有する画素８３４、緑色光（Ｇ）を射出する機能を有する画素８３４、青色光（Ｂ）を射出する機能を有する画素８３４、及び黄色（Ｙ）の光を射出する機能を有する画素８３４が表示装置８１０に設けられていてもよい。又は、図１８Ｅに示すように、シアン（Ｃ）の光を射出する機能を有する画素８３４、マゼンタ（Ｍ）の光を射出する機能を有する画素８３４、黄色（Ｙ）の光を射出する機能を有する画素８３４、及び白色光（Ｗ）を射出する機能を有する画素８３４が表示装置８１０に設けられていてもよい。
【0137】
図１８Ｃ、図１８Ｅに示すように、白色光（Ｗ）を射出する機能を有する画素８３４を表示装置８１０に設けることで、表示される画像の輝度を高めることができる。また、図１８Ｄ等に示すように、画素８３４が射出する色の種類を増やすことで、中間色の再現性を高めることができるため、表示品位を高めることができる。
【0138】
なお、図１８Ｆに示すように、表示装置８１０は、赤色光（Ｒ）を射出する機能を有する画素８３４、緑色光（Ｇ）を射出する機能を有する画素８３４、及び青色光（Ｂ）を射出する機能を有する画素８３４の他、赤外光（ＩＲ）を射出する機能を有する画素８３４を有してもよい。又は、図１８Ｇに示すように、表示装置８１０は、シアン（Ｃ）の光を射出する機能を有する画素８３４、マゼンタ（Ｍ）の光を射出する機能を有する画素８３４、黄色（Ｙ）の光を射出する機能を有する画素８３４の他、赤外光（ＩＲ）を射出する機能を有する画素８３４を有してもよい。また、表示装置８１０は、図１８Ｆ、図１８Ｇに示す画素８３４の他、白色光（Ｗ）を射出する機能を有する画素８３４を有してもよい。
【0139】
図１９Ａ、図１９Ｂは、画素８３４の構成例を示す回路図である。図１９Ａに示す構成の画素８３４は、トランジスタ５５２と、トランジスタ５５４と、容量素子５６２と、発光デバイス５７２と、を有する。発光デバイス５７２としては、例えばエレクトロルミネッセンスを利用するＥＬデバイスを適用することができる。ＥＬデバイスは、一対の電極の間に発光性の化合物を含む層（以下、ＥＬ層ともいう。）を有する。一対の電極間に、ＥＬデバイスのしきい値電圧よりも大きい電位差を生じさせると、ＥＬ層に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はＥＬ層において再結合し、ＥＬ層に含まれる発光物質が発光する。
【0140】
また、ＥＬデバイスは、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬデバイス、後者は無機ＥＬデバイスと呼ばれている。
【0141】
有機ＥＬデバイスは、電圧を印加することにより、一方の電極から電子、他方の電極から正孔がそれぞれＥＬ層に注入される。そして、それらキャリア（電子及び正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光デバイスは、電流励起型の発光デバイスと呼ばれる。
【0142】
なお、ＥＬ層は、発光性の化合物以外に、正孔注入性の高い物質、正孔輸送性の高い物質、正孔ブロック材料、電子輸送性の高い物質、電子注入性の高い物質、又はバイポーラ性の物質（電子輸送性及び正孔輸送性が高い物質）等を有していてもよい。
【0143】
ＥＬ層は、蒸着法（真空蒸着法を含む）、転写法、印刷法、インクジェット法、塗布法等の方法で形成することができる。
【0144】
無機ＥＬデバイスは、そのデバイス構成により、分散型無機ＥＬデバイスと薄膜型無機ＥＬデバイスとに分類される。分散型無機ＥＬデバイスは、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー－アクセプター再結合型発光である。薄膜型無機ＥＬデバイスは、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。
【0145】
発光デバイスは発光を取り出すために少なくとも一対の電極の一方が透明であればよい。そして、基板上にトランジスタ及び発光デバイスを形成し、当該基板とは逆側の面から発光を取り出す上面射出（トップエミッション）構造、基板側の面から発光を取り出す下面射出（ボトムエミッション）構造、及び両面から発光を取り出す両面射出（デュアルエミッション）構造の発光デバイスがあり、どの射出構造の発光デバイスも適用することができる。
【0146】
なお、発光デバイス５７２以外の発光デバイスについても、発光デバイス５７２と同様のデバイスを用いることができる。
【0147】
トランジスタ５５２のソース又はドレインの一方は、配線８３２と電気的に接続されている。トランジスタ５５２のソース又はドレインの他方は、容量素子５６２の一方の電極、及びトランジスタ５５４のゲートと電気的に接続されている。容量素子５６２の他方の電極は、配線８３５ａと電気的に接続されている。トランジスタ５５２のゲートは、配線８３１と電気的に接続されている。トランジスタ５５４のソース又はドレインの一方は、配線８３５ａと電気的に接続されている。トランジスタ５５４のソース又はドレインの他方は、発光デバイス５７２の一方の電極と電気的に接続されている。発光デバイス５７２の他方の電極は、配線８３５ｂと電気的に接続されている。配線８３５ａには電位ＶＳＳが供給され、配線８３５ｂには電位ＶＤＤが供給される。配線８３５ａ及び配線８３５ｂは、電源線としての機能を有する。
【0148】
図１９Ａに示す構成の画素８３４では、トランジスタ５５４のゲートに供給される電位に応じて、発光デバイス５７２に流れる電流が制御されることにより、発光デバイス５７２からの発光輝度が制御される。
【0149】
図１９Ａに示す構成の画素８３４と異なる構成を図１９Ｂに示す。図１９Ｂに示す構成の画素８３４において、トランジスタ５５２のソース又はドレインの一方は、配線８３２と電気的に接続されている。トランジスタ５５２のソース又はドレインの他方は、容量素子５６２の一方の電極、及びトランジスタ５５４のゲートと電気的に接続されている。トランジスタ５５２のゲートは、配線８３１と電気的に接続されている。トランジスタ５５４のソース又はドレインの一方は、配線８３５ａと電気的に接続されている。トランジスタ５５４のソース又はドレインの他方は、容量素子５６２の他方の電極、及び発光デバイス５７２の一方の電極と電気的に接続されている。発光デバイス５７２の他方の電極は、配線８３５ｂと電気的に接続されている。配線８３５ａには電位ＶＤＤが供給され、配線８３５ｂには電位ＶＳＳが供給される。
【0150】
図２０Ａは、画素８３４の構成例であり、メモリを有する点が図１９Ａ乃至図１９Ｂに示す構成の画素８３４と異なる。図２０Ａに示す構成の画素８３４は、トランジスタ５１１、トランジスタ５１３、トランジスタ５２１、容量素子５１５、容量素子５１７、及び発光デバイス５７２を有する。また画素８３４には、走査線としての機能を有する配線８３１として配線８３１＿１及び配線８３１＿２が電気的に接続され、データ線としての機能を有する配線８３２として配線８３２＿１及び配線８３２＿２が電気的に接続されている。
【0151】
トランジスタ５１１のソース又はドレインの一方は、配線８３２＿１と電気的に接続されている。トランジスタ５１１のソース又はドレインの他方は、容量素子５１５の一方の電極と電気的に接続されている。トランジスタ５１１のゲートは、配線８３１＿１と電気的に接続されている。トランジスタ５１３のソース又はドレインの一方は、配線８３２＿２と電気的に接続されている。トランジスタ５１３のソース又はドレインの他方は、容量素子５１５の他方の電極と電気的に接続されている。トランジスタ５１３のゲートは、配線８３１＿２と電気的に接続されている。容量素子５１５の他方の電極は、容量素子５１７の一方の電極と電気的に接続されている。容量素子５１７の一方の電極は、トランジスタ５２１のゲートと電気的に接続されている。トランジスタ５２１のソース又はドレインの一方は、発光デバイス５７２の一方の電極と電気的に接続されている。容量素子５１７の他方の電極は、配線５３５と電気的に接続されている。トランジスタ５２１のソース又はドレインの他方は、配線５３７と電気的に接続されている。発光デバイス５７２の他方の電極は、配線５３９と電気的に接続されている。
【0152】
本明細書等において、発光デバイスに供給される電圧とは、当該発光デバイスの一方の電極に印加される電位と、当該発光デバイスの他方の電極に印加される電位と、の差を示す。
【0153】
トランジスタ５１１のソース又はドレインの他方と、容量素子５１５の一方の電極と、が電気的に接続されたノードをノードＮ１とする。トランジスタ５１３のソース又はドレインの他方と、容量素子５１７の一方の電極と、トランジスタ５２１のゲートと、が電気的に接続されたノードをノードＮ２とする。また、図２０Ａにおいて、容量素子５１７と、トランジスタ５２１と、発光デバイス５７２と、から構成される回路を回路４０１とする。
【0154】
配線５３５は、表示装置８１０に設けられた例えば全ての画素８３４について、共通の配線とすることができる。この場合、配線５３５に供給される電位は共通電位となる。また、配線５３７及び配線５３９には、定電位を供給することができる。例えば、配線５３７には高電位を供給することができ、配線５３９には低電位を供給することができる。配線５３７及び配線５３９は、電源線としての機能を有する。
【0155】
トランジスタ５２１は、発光デバイス５７２に供給する電流を制御する機能を有する。容量素子５１７は保持容量としての機能を有する。容量素子５１７は省略してもよい。
【0156】
なお、図２０Ａでは発光デバイス５７２のアノード側がトランジスタ５２１と電気的に接続される構成を示しているが、カソード側にトランジスタ５２１を電気的に接続してもよい。この場合は、配線５３７の電位の値と配線５３９の電位の値を適宜変更することができる。
【0157】
画素８３４は、トランジスタ５１１をオフ状態とすることで、ノードＮ１の電位を保持することができる。また、トランジスタ５１３をオフ状態とすることで、ノードＮ２の電位を保持することができる。さらに、トランジスタ５１３をオフ状態として、トランジスタ５１１を介してノードＮ１に所定の電位を書き込むことで、容量素子５１５を介した容量結合により、ノードＮ１の電位の変位に応じてノードＮ２の電位を変化させることができる。
【0158】
ここで、トランジスタ５１１及びトランジスタ５１３には、チャネル形成領域に金属酸化物を有するトランジスタ（以下、ＯＳトランジスタともいう。）を適用することができる。金属酸化物は、バンドギャップを２ｅＶ以上、又は２．５ｅＶ以上とすることができる。よって、ＯＳトランジスタは、非導通状態において極めてリーク電流（オフ電流）が小さくなる。よって、トランジスタ５１１及びトランジスタ５１３にＯＳトランジスタを適用することにより、ノードＮ１及びノードＮ２の電位を長期間に亘って保持することができる。
【0159】
金属酸化物として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム等から選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、アルミニウム、ガリウム、イットリウム、又は錫を用いるとよい。また、金属酸化物として、酸化インジウム、酸化亜鉛、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、又は酸化ガリウムを用いてもよい。
【0160】
〔画素８３４の動作方法の一例〕
続いて、図２０Ｂを用いて、図２０Ａに示す構成の画素８３４の動作方法の一例を説明する。図２０Ｂは、図２０Ａに示す構成の画素８３４の動作に係るタイミングチャートである。なお、ここでは説明を容易にするため、配線抵抗等の各種抵抗、トランジスタや配線等の寄生容量、及びトランジスタのしきい値電圧等の影響は考慮しない。
続いて、図２０Ｂを用いて、図２０Ａに示す構成の画素８３４の動作方法の一例を説明する。図２０Ｂは、図２０Ａに示す構成の画素８３４の動作に係るタイミングチャートである。なお、ここでは説明を容易にするため、配線抵抗等の各種抵抗、トランジスタや配線等の寄生容量、及びトランジスタのしきい値電圧等の影響は考慮しない。
【0161】
図２０Ｂに示す動作では、１フレーム期間を期間Ｔ１と期間Ｔ２とに分ける。期間Ｔ１はノードＮ２に電位を書き込む期間であり、期間Ｔ２はノードＮ１に電位を書き込む期間である。
【0162】
期間Ｔ１では、配線８３１＿１と配線８３１＿２の両方に、トランジスタをオン状態にする電位を供給する。また、配線８３２＿１には固定電位である電位Ｖｒｅｆを供給し、配線８３２＿２には電位Ｖｗを供給する。
【0163】
ノードＮ１には、トランジスタ５１１を介して配線８３２＿１から電位Ｖｒｅｆが供給される。また、ノードＮ２には、トランジスタ５１３を介して配線８３２＿２から電位Ｖｗが供給される。したがって、容量素子５１５には電位差Ｖｗ－Ｖｒｅｆが保持された状態となる。
【0164】
続いて期間Ｔ２では、配線８３１＿１にはトランジスタ５１１をオン状態とする電位を供給し、配線８３１＿２にはトランジスタ５１３をオフ状態とする電位を供給する。また、配線８３２＿１には電位Ｖｄａｔａを供給し、配線８３２＿２には所定の定電位を供給する。なお、配線８３２＿２の電位はフローティングとしてもよい。
【0165】
ノードＮ１には、トランジスタ５１１を介して電位Ｖｄａｔａが供給される。このとき、容量素子５１５による容量結合により、電位Ｖｄａｔａに応じてノードＮ２の電位が電位ｄＶだけ変化する。すなわち、回路４０１には、電位Ｖｗと電位ｄＶを足した電位が入力されることとなる。なお、図２０ＢではｄＶが正の値であるように示しているが、負の値であってもよい。すなわち、電位Ｖｄａｔａが電位Ｖｒｅｆより低くてもよい。
【0166】
ここで、電位ｄＶは、容量素子５１５の容量値と、回路４０１の容量値によって概ね決定される。容量素子５１５の容量値が回路４０１の容量値よりも十分に大きい場合、電位ｄＶは電位差Ｖｄａｔａ－Ｖｒｅｆに近い電位となる。
【0167】
このように、画素８３４は、２種類のデータ信号を組み合わせてノードＮ２に供給する電位を生成することができるため、画素アレイ８３３に表示される画像を画素８３４の内部で補正することができる。ここで、２種類のデータ信号の一方は、前述の画像信号とすることができ、２種類のデータ信号の他方は、例えば補正信号とすることができる。例えば、期間Ｔ１に補正信号に対応する電位ＶｗをノードＮ２に供給した後、期間Ｔ２に画像信号に対応する電位ＶｄａｔａをノードＮ１に供給することにより、画素アレイ８３３に表示される画像は、画像信号を補正信号により補正したものとすることができる。なお、画像信号だけでなく、補正信号等も表示装置８１０が有するソースドライバ回路８２２により生成することができる。
【0168】
また、図２０Ａに示す構成の画素８３４は、ノードＮ２の電位を、配線８３２＿１及び配線８３２＿２に供給可能な最大電位を超える電位とすることができる。これにより、発光デバイス５７２に高電圧を供給することができる。具体的には、例えば配線５３７の電位を高くすることができる。よって、発光デバイス５７２を有機ＥＬデバイスとする場合は、発光デバイスを後述するタンデム構造とすることができる。これにより、発光デバイス５７２の電流効率及び外部量子効率を高めることができる。よって、表示装置８１０に高輝度の画像を表示することができる。また、表示装置８１０の消費電力を低減することができる。
【0169】
なお、図２０Ａで例示した回路に限られず、別途トランジスタや容量素子等を追加した構成としてもよい。例えば、図２０Ａに示す構成に、トランジスタと容量素子を１個ずつ追加することにより、電位を保持することができるノードを３つとすることができる。つまり、電位を保持することができるノードを、ノードＮ１とノードＮ２以外にもう１個、画素８３４に設ける構成とすることができる。これにより、ノードＮ２の電位をさらに高いものとすることができる。よって、発光デバイス５７２にさらに大きな電流を流すことができる。
【0170】
図２１Ａ乃至図２１Ｅは、図２０Ａとは異なる回路４０１の構成例を示す図である。図２１Ａに示す構成の回路４０１は、図２０Ａに示す構成の回路４０１と同様に、容量素子５１７と、トランジスタ５２１と、発光デバイス５７２と、を有する。
【0171】
図２１Ａに示す構成の回路４０１において、ノードＮ２には、トランジスタ５２１のゲート、及び容量素子５１７の一方の電極が電気的に接続されている。トランジスタ５２１のソース又はドレインの一方は、配線５３７と電気的に接続されている。トランジスタ５２１のソース又はドレインの他方は、容量素子５１７の他方の電極と電気的に接続されている。容量素子５１７の他方の電極は、発光デバイス５７２の一方の電極と電気的に接続されている。発光デバイス５７２の他方の電極は、配線５３９と電気的に接続されている。
【0172】
【0173】
図２１Ｂに示す構成の回路４０１において、ノードＮ２には、トランジスタ５２１のゲート、及び容量素子５１７の一方の電極が電気的に接続されている。発光デバイス５７２の一方の電極は、配線５３７と電気的に接続されている。発光デバイス５７２の他方の電極は、トランジスタ５２１のソース又はドレインの一方と電気的に接続されている。トランジスタ５２１のソース又はドレインの他方は、容量素子５１７の他方の電極と電気的に接続されている。容量素子５１７の他方の電極は、配線５３９と電気的に接続されている。
【0174】
図２１Ｃには、図２１Ａに示す回路４０１にトランジスタ５２５を付加した場合の、回路４０１の構成例を示している。トランジスタ５２５のソース又はドレインの一方は、トランジスタ５２１のソース又はドレインの他方、及び容量素子５１７の他方の電極と電気的に接続されている。トランジスタ５２５のソース又はドレインの他方は、発光デバイス５７２の一方の電極と電気的に接続されている。トランジスタ５２５のゲートは、配線５４１と電気的に接続されている。配線５４１は、トランジスタ５２５の導通を制御する走査線としての機能を有する。
【0175】
図２１Ｃに示す構成の回路４０１を有する画素８３４では、ノードＮ２の電位がトランジスタ５２１のしきい値電圧以上となっても、トランジスタ５２５をオン状態としなければ発光デバイス５７２に電流が流れない。このため、表示装置８１０の誤動作を抑制することができる。
【0176】
図２１Ｄには、図２１Ｃに示す回路４０１にトランジスタ５２７を付加した場合の、回路４０１の構成例を示している。トランジスタ５２７のソース又はドレインの一方は、トランジスタ５２１のソース又はドレインの他方と電気的に接続されている。トランジスタ５２７のソース又はドレインの他方は、配線５４３と電気的に接続されている。トランジスタ５２７のゲートは、配線５４５と電気的に接続されている。配線５４５は、トランジスタ５２７の導通を制御する走査線としての機能を有する。
【0177】
配線５４３は、基準電位等の特定の電位の供給源と電気的に接続することができる。つまり、配線５４３は、電源線としての機能を有する。配線５４３からトランジスタ５２１のソース又はドレインの他方に特定の電位を供給することで、画像信号の画素８３４への書き込みを安定化させることができる。
【0178】
また、配線５４３は回路５２０と電気的に接続することができる。回路５２０は、上記特定の電位の供給源、トランジスタ５２１の電気特性を取得する機能、及び補正信号を生成する機能の１つ以上を有することができる。
【0179】
図２１Ｅに示す構成の回路４０１は、容量素子５１７と、トランジスタ５２１と、トランジスタ５２９と、発光デバイス５７２と、を有する。
【0180】
図２１Ｅに示す構成の回路４０１において、ノードＮ２には、トランジスタ５２１のゲート、及び容量素子５１７の一方の電極が電気的に接続されている。トランジスタ５２１のソース又はドレインの一方は、配線５３７と電気的に接続されている。トランジスタ５２９のソース又はドレインの一方は、配線５４３と電気的に接続されている。
【0181】
容量素子５１７の他方の電極は、トランジスタ５２１のソース又はドレインの他方と電気的に接続されている。トランジスタ５２１のソース又はドレインの他方は、トランジスタ５２９のソース又はドレインの他方と電気的に接続されている。トランジスタ５２９のソース又はドレインの他方は、発光デバイス５７２の一方の電極と電気的に接続されている。
【0182】
トランジスタ５２９のゲートは、配線８３１＿１と電気的に接続されている。発光デバイス５７２の他方の電極は、配線５３９と電気的に接続されている。
【0183】
＜表示装置の構成例２＞
図２２は、画素８３４が図２０Ａに示す構成である場合の、表示装置８１０の構成例を示す図である。図２２に示す構成の表示装置８１０には、図５に示す表示装置８１０の構成要素に加え、デマルチプレクサ回路８２４が設けられる。デマルチプレクサ回路８２４は、図２２に示すように、例えば層８２０に設けることができる。なお、デマルチプレクサ回路８２４の個数は、例えば画素アレイ８３３に設けられた画素８３４の列数と同数とすることができる。
図２２は、画素８３４が図２０Ａに示す構成である場合の、表示装置８１０の構成例を示す図である。図２２に示す構成の表示装置８１０には、図５に示す表示装置８１０の構成要素に加え、デマルチプレクサ回路８２４が設けられる。デマルチプレクサ回路８２４は、図２２に示すように、例えば層８２０に設けることができる。なお、デマルチプレクサ回路８２４の個数は、例えば画素アレイ８３３に設けられた画素８３４の列数と同数とすることができる。
【0184】
ゲートドライバ回路８２１は、配線８３１－１を介して画素８３４と電気的に接続されている。ゲートドライバ回路８２１は、配線８３１－２を介して画素８３４と電気的に接続されている。配線８３１－１及び配線８３１－２は、走査線としての機能を有する。
【0185】
ソースドライバ回路８２２は、デマルチプレクサ回路８２４の入力端子と電気的に接続されている。デマルチプレクサ回路８２４の第１の出力端子は、配線８３２－１を介して画素８３４と電気的に接続されている。デマルチプレクサ回路８２４の第２の出力端子は、配線８３２－２を介して画素８３４と電気的に接続されている。配線８３２－１及び配線８３２－２は、データ線としての機能を有する。
【0186】
なお、ソースドライバ回路８２２と、デマルチプレクサ回路８２４と、をまとめてソースドライバ回路と呼んでもよい。つまり、デマルチプレクサ回路８２４は、ソースドライバ回路８２２に含まれるとしてもよい。
【0187】
図２２に示す構成の表示装置８１０において、ソースドライバ回路８２２は、画像信号Ｓ１及び画像信号Ｓ２を生成する機能を有する。デマルチプレクサ回路８２４は、配線８３２－１を介して画像信号Ｓ１を画素８３４に供給する機能を有し、配線８３２－２を介して画像信号Ｓ２を画素８３４に供給する機能を有する。ここで、図２２に示す構成の表示装置８１０を図２０Ｂに示す方法で動作させるとすると、電位Ｖｄａｔａを画像信号Ｓ１に対応する電位とすることができ、電位Ｖｗを画像信号Ｓ２に対応する電位とすることができる。
【0188】
図２０Ｂに示すように、ノードＮ２に電位Ｖｗを供給した後、ノードＮ１に電位Ｖｄａ
ｔａを供給することにより、ノードＮ２の電位は“Ｖｗ＋ｄＶ”となる。ここで、前述のように、電位ｄＶは電位Ｖｄａｔａに対応する電位である。よって、画像信号Ｓ２に画像信号Ｓ１を付加することができる。つまり、画像信号Ｓ２に画像信号Ｓ１を重ね合わせることができる。
【0189】
画像信号Ｓ１に対応する電位Ｖｄａｔａ、及び画像信号Ｓ２に対応する電位Ｖｗの大きさは、ソースドライバ回路８２２の耐圧等に応じて制限される。そこで、画像信号Ｓ１と画像信号Ｓ２を重ね合わせることにより、ソースドライバ回路８２２が出力可能な電位より高い電位の画像信号に対応する画像を、画素アレイ８３３に表示することができる。これにより、発光デバイス５７２に大電流を流すことができるので、高輝度の画像を画素アレイ８３３に表示することができる。また、画素アレイ８３３が表示することができる画像の輝度の幅である、ダイナミックレンジを拡大することができる。
【0190】
画像信号Ｓ１に対応する画像と、画像信号Ｓ２に対応する画像と、は同一でもよいし、異なっていてもよい。画像信号Ｓ１に対応する画像と、画像信号Ｓ２に対応する画像と、が同一である場合、画素アレイ８３３には、画像信号Ｓ１に対応する画像の輝度、及び画像信号Ｓ２に対応する画像の輝度より高い輝度の画像を表示することができる。
【0191】
図２３は、画像信号Ｓ１に対応する画像Ｐ１を、文字（ＴＲＥＥ）のみを含む画像とし、画像信号Ｓ２に対応する画像Ｐ２を、絵と文字が含まれる画像とする場合を示している。この場合、画像Ｐ１と画像Ｐ２を重ね合わせることで、文字の輝度を高めることができ、例えば文字を強調することができる。また、図２０Ｂに示すように、ノードＮ２に電位Ｖｗが書き込まれた後に、ノードＮ２の電位が電位Ｖｄａｔａに応じて変化することから、画像信号Ｓ２に対応する電位Ｖｗを書き換える場合は、画像信号Ｓ１の電位Ｖｄａｔａを再度書き込まなければならない。一方、電位Ｖｄａｔａを書き換える場合は、図２０Ｂに示す時刻Ｔ１においてノードＮ２に書き込まれた電荷が、トランジスタ５１３等からリークせずに保持されている限り、電位Ｖｗを書き換える必要がない。よって、図２３に示す場合において、電位Ｖｄａｔａの値を調整することにより、文字の輝度を調整することができる。
【0192】
ここで、前述のように、画像信号Ｓ２に対応する電位Ｖｗを書き換える場合は、画像信号Ｓ１に対応する電位Ｖｄａｔａを再度書き込まなければならない。一方、電位Ｖｄａｔ
ａを書き換える場合は、電位Ｖｗを書き換える必要がない。よって、画像Ｐ２は、画像Ｐ１より書き換え頻度が低い画像とすることが好ましい。なお、画像Ｐ１は、文字のみを含む画像に限定されず、画像Ｐ２は、絵と文字が含まれる画像に限定されない。
【0193】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【0194】
（実施の形態２）
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２４に示す。
本発明の一態様に係る表示装置を用いることができる電子機器として、表示機器、パーソナルコンピュータ、記録媒体を備えた画像記憶装置または画像再生装置、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２４に示す。
【0195】
図２４Ａははビデオカメラであり、第１筐体９７１、第２筐体９７２、表示部９７３、操作キー９７４、レンズ９７５、接続部９７６等を有する。操作キー９７４およびレンズ９７５は第１筐体９７１に設けられており、表示部９７３は第２筐体９７２に設けられている。当該ビデオカメラにおける表示部９７３に本発明の一態様の表示装置を備えることで、屋外での視認性を向上させ、かつ低消費電力化することができる。
【0196】
図２４Ｂは携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイク９０５、スピーカ９０６、操作キー９０７、スタイラス９０８、カメラ９０９等を有する。なお、図２４Ｅに示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。当該携帯型ゲーム機における表示部９０３に本発明の一態様の表示装置を備えることで、屋外での視認性を向上させ、かつ低消費電力化することができる。
【0197】
図２４Ｃはデジタルカメラであり、筐体９６１、シャッターボタン９６２、マイク９６３、スピーカ９６７、表示部９６５、操作キー９６６等を有する。当該デジタルカメラにおける表示部９６５に本発明の一態様の表示装置を備えることで、屋外での視認性を向上させ、かつ低消費電力化することができる。
【0198】
図２４Ｄは腕時計型の情報端末であり、筐体９３１、表示部９３２、リストバンド９３３、操作用のボタン９３５、竜頭９３６、カメラ９３９等を有する。表示部９３２はタッチパネルとなっていてもよい。当該情報端末における表示部９３２に本発明の一態様の表示装置を備えることで、屋外でも視認性を向上させることができる。また、額縁を狭めることができ、デザイン性を向上させることができる。
【0199】
図２４Ｅ携帯電話機の一例であり、筐体９５１、表示部９５２、操作ボタン９５３、外部接続ポート９５４、スピーカ９５５、マイク９５６、カメラ９５７等を有する。当該携帯電話機は、表示部９５２にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部９５２に触れることで行うことができる。当該携帯電話機における表示部９５２に本発明の一態様の表示装置を備えることで、屋外でも視認性を向上させることができる。また、額縁を狭めることができ、デザイン性を向上させることができる。
【0200】
図２４Ｆは携帯データ端末であり、筐体９１１、表示部９１２、スピーカ９１３、カメラ９１９等を有する。表示部９１２が有するタッチパネル機能により情報の入出力を行うことができる。当該携帯データ端末における表示部９３２に本発明の一態様の表示装置を備えることで、屋外でも視認性を向上させることができる。また、額縁を狭めることができ、小型化することができる。
【0201】
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
【符号の説明】
【0202】
ＳＣ＿１：コンタクト部、ＳＣ＿２：コンタクト部、ＳＣ＿４：コンタクト部、ＳＬ＿１：ソース線、ＳＬ＿４：ソース線、１１：表示装置、９１：駆動回路、９１＿１：パルス出力回路、９１＿４：パルス出力回路、９２：表示部、９３：駆動回路、９４：画素回路、９４Ｂ：回路、
【図1A】
【図1B】
【図1C】
【図2A】
【図2B】
【図3A】
【図3B】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15A】
【図15B】
【図16】
【図17】
【図18A】
【図18B】
【図18C】
【図18D】
【図18E】
【図18F】
【図18G】
【図19A】
【図19B】
【図20A】
【図20B】
【図21A】
【図21B】
【図21C】
【図21D】
【図21E】
【図22】
【図23】
【図24A】
【図24B】
【図24C】
【図24D】
【図24E】
【図24F】