特許 7532391 時間インターリーブされるアナログ・デジタル変換器を較正する装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-02

(45)【発行日】2024-08-13

(54)【発明の名称】時間インターリーブされるアナログ・デジタル変換器を較正する装置

(51)【国際特許分類】

   H03M 1/10 20060101AFI20240805BHJP

   H03M 1/12 20060101ALI20240805BHJP

【ＦＩ】

H03M1/10 A

H03M1/12 C

【請求項の数】 23

(21)【出願番号】P 2021550195

(86)(22)【出願日】2020-02-28

(65)【公表番号】

(43)【公表日】2022-05-24

(86)【国際出願番号】 US2020020260

(87)【国際公開番号】W WO2020205110

(87)【国際公開日】2020-10-08

【審査請求日】2023-02-22

(31)【優先権主張番号】16/369,237

(32)【優先日】2019-03-29

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(74)【代理人】

【識別番号】100112759

【弁理士】

【氏名又は名称】藤村 直樹

(72)【発明者】

【氏名】モリーナ，アルベルト

(72)【発明者】

【氏名】アザデト，カメラン

(72)【発明者】

【氏名】クララ，マーティン

(72)【発明者】

【氏名】シン，ハンドー

(72)【発明者】

【氏名】セバリョス，ホセ ルイス

(72)【発明者】

【氏名】カンポネスキ，マッテオ

(72)【発明者】

【氏名】リントホルム，クリスティアン

【審査官】竹内 亨

(56)【参考文献】

【文献】国際公開第２００６／０７５５０５（ＷＯ，Ａ１）

【文献】特開２００９－１５９４１５（ＪＰ，Ａ）

【文献】特開２００８－２８８７３２（ＪＰ，Ａ）

【文献】特開２００９－２３９８９４（ＪＰ，Ａ）

【文献】特開２０００－０３１７８８（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ １／００－１／８８

(57)【特許請求の範囲】

【請求項1】

複数の時間インターリーブされるアナログ・デジタル変換回路を含む時間インターリーブされるアナログ・デジタル変換器を較正する装置であって：
キャリブレーション用の1つ以上のデジタル・データ・シーケンスを表現するデジタル・キャリブレーション信号に基づいて、アナログ・キャリブレーション信号を生成するように構成されたアナログ信号生成回路であって、前記アナログ・キャリブレーション信号はワイドバンド信号である、アナログ信号生成回路と；
前記時間インターリーブされるアナログ・デジタル変換器の入力ノードを、前記アナログ信号生成回路、又はデジタル化するアナログ信号を提供するように構成された信号ノードの何れかに、動作可能に結合するように構成されたカップリング回路と；
を含み、前記アナログ信号生成回路は：
位相シフトした複数のクロック信号のうちの相違するものに基づいて、前記デジタル・キャリブレーション信号により表現されるデジタル・データ・シーケンスをサンプリングすることによって、複数のサンプリングされた信号を生成するように構成された複数のサンプル回路と；
前記複数のサンプリングされた信号のうちの1つに基づいて各自のアナログ信号を生成するように各々が構成されている複数のデジタル・アナログ変換器と；
前記複数のデジタル・アナログ変換器によって生成された前記アナログ信号を、補助アナログ信号に合成するように構成されたコンバイナと；
前記コンバイナに結合されたパッシブ・アナログ・フィルタであって、前記補助アナログ信号をフィルタリングすることによって前記アナログ・キャリブレーション信号を生成するように構成されたパッシブ・アナログ・フィルタと；
を含む、装置。

【請求項2】

前記カップリング回路は、前記時間インターリーブされるアナログ・デジタル変換器の動作モードを示す制御信号に基づいて、前記時間インターリーブされるアナログ・デジタル変換器の前記入力ノードを、前記アナログ信号生成回路又は前記信号ノードの何れかに、制御可能に結合するように構成されている、請求項1に記載の装置。

【請求項3】

前記アナログ・キャリブレーション信号の帯域幅は、前記時間インターリーブされるアナログ・デジタル変換器のサンプル・レートの最大値の半分より少ない、請求項1又は2に記載の装置。

【請求項4】

前記アナログ・キャリブレーション信号の振幅値は、前記時間インターリーブされるアナログ・デジタル変換器によりサポートされる全ての入力振幅値をカバーしている、請求項1-3のうちの何れか1項に記載の装置。

【請求項5】

前記アナログ信号生成回路の線形性は、前記時間インターリーブされるアナログ・デジタル変換器に求められる線形性より高い、請求項1-4のうちの何れか1項に記載の装置。

【請求項6】

前記アナログ・フィルタは：
前記アナログ信号をフィルタリングすることによって補助アナログ信号を生成するように構成されたアナログ有限インパルス応答フィルタを含む、請求項1に記載の装置。

【請求項7】

前記パッシブ・アナログ・フィルタは、前記アナログ有限インパルス応答フィルタに結合されており、前記補助アナログ信号をフィルタリングすることによって前記アナログ・キャリブレーション信号を生成するように構成されている、請求項6に記載の装置。

【請求項8】

前記デジタル・アナログ変換器は1ビットの分解能を示す、請求項6又は7に記載の装置。

【請求項9】

複数の時間インターリーブされるアナログ・デジタル変換回路を含む時間インターリーブされるアナログ・デジタル変換器を較正する装置であって：
キャリブレーション用の1つ以上のデジタル・データ・シーケンスを表現するデジタル・キャリブレーション信号に基づいて、アナログ・キャリブレーション信号を生成するように構成されたアナログ信号生成回路であって、前記アナログ・キャリブレーション信号はワイドバンド信号である、アナログ信号生成回路と；
前記時間インターリーブされるアナログ・デジタル変換器の入力ノードを、前記アナログ信号生成回路、又はデジタル化するアナログ信号を提供するように構成された信号ノードの何れかに、動作可能に結合するように構成されたカップリング回路と；
を含み、前記アナログ信号生成回路は：
前記デジタル・キャリブレーション信号により表現される第1デジタル・データ・シーケンスを反復的に遅延させて、第1の複数の遅延デジタル・データ・シーケンスを生成するように構成された第1遅延回路と；
前記第1の複数の遅延デジタル・データ・シーケンスのうちの1つに基づいて各自の第1アナログ信号を生成するように各々が構成されている第1の複数のデジタル・アナログ変換器と；
前記第1の複数のデジタル・アナログ変換器によって生成された前記第1アナログ信号を、補助アナログ信号に合成するように構成されたコンバイナと；
前記コンバイナに結合されたパッシブ・アナログ・フィルタであって、前記補助アナログ信号をフィルタリングすることによって前記アナログ・キャリブレーション信号を生成するように構成されたパッシブ・アナログ・フィルタと；
を含み、前記アナログ信号生成回路は：
前記デジタル・キャリブレーション信号により表現される第2デジタル・データ・シーケンスを反復的に遅延させて、第2の複数の遅延デジタル・データ・シーケンスを生成するように構成された第2遅延回路と；
前記第2の複数の遅延デジタル・データ・シーケンスのうちの1つに基づいて各自の第2アナログ信号を生成するように各々が構成されている第2の複数のデジタル・アナログ変換器と；
を含み、前記コンバイナは、前記第1の複数のデジタル・アナログ変換器によって生成される前記第1アナログ信号と、前記第2の複数のデジタル・アナログ変換器によって生成される前記第2アナログ信号とを、前記補助アナログ信号に合成するように構成されている、装置。

【請求項10】

前記第1の複数のデジタル・アナログ変換器は、異なるゲインで前記第1アナログ信号を生成するように構成されている、請求項9に記載の装置。

【請求項11】

前記第1遅延回路は、前記デジタル・データ・シーケンスを遅延時間だけ反復的に遅延させるように構成されており、前記遅延時間τは、
τ＝T_s/D
により定められ、1/T_sは前記デジタル・キャリブレーション信号のデータ・レートを示し、Dは前記デジタル・キャリブレーション信号に対する所望のオーバー・サンプリング比を示す、請求項9又は10に記載の装置。

【請求項12】

前記第1遅延回路は、前記デジタル・データ・シーケンスを反復的に遅延させるように構成された遅延素子のチェーンを含み、前記遅延素子の各々が入力を遅延させる遅延時間は制御信号に基づいており、前記装置は、前記制御信号を前記遅延素子に供給するように構成された遅延ロック・ループを更に含む、請求項9-11のうちの何れか1項に記載の装置。

【請求項13】

前記第2の複数のデジタル・アナログ変換器は、異なるゲインで前記第2アナログ信号を生成するように構成されている、請求項9に記載の装置。

【請求項14】

前記第1遅延回路及び前記第2遅延回路は、前記第1デジタル・データ・シーケンス及び前記第2デジタル・データ・シーケンスを同じ遅延時間だけ反復的に遅延させるように構成されている、請求項9に記載の装置。

【請求項15】

前記複数のデジタル・アナログ変換器は、異なるゲインで前記アナログ信号を生成するように構成されている、請求項1に記載の装置。

【請求項16】

前記サンプル回路の個数は、前記デジタル・キャリブレーション信号に対する所望のオーバー・サンプリング比に等しい、請求項1に記載の装置。

【請求項17】

前記アナログ信号生成回路は、更に：
位相シフトした複数のクロック信号のうちの相違するものに基づいて、前記デジタル・キャリブレーション信号により表現される第2デジタル・データ・シーケンスをサンプリングすることによって、第2の複数のサンプリングされた信号を生成するように構成された第2の複数のサンプル回路と；
前記第2の複数のサンプリングされた信号のうちの1つに基づいて各自の第2アナログ信号を生成するように各々が構成されている第2の複数のデジタル・アナログ変換器と；
を含み、前記コンバイナは、前記複数のデジタル・アナログ変換器によって生成される前記アナログ信号と、前記第2の複数のデジタル・アナログ変換器によって生成される前記第2アナログ信号とを、前記補助アナログ信号に合成するように構成されている、請求項1に記載の装置。

【請求項18】

前記第2の複数のデジタル・アナログ変換器は、異なるゲインで前記第2アナログ信号を生成するように構成されている、請求項17に記載の装置。

【請求項19】

前記第1の複数のデジタル・アナログ変換器は1ビットの分解能を示す、請求項9に記載の装置。

【請求項20】

前記デジタル・キャリブレーション信号により表現される1つ以上のデジタル・データ・シーケンスは、1ビット・シーケンスである、請求項1に記載の装置。

【請求項21】

時間インターリーブされるアナログ・デジタル変換器と；
請求項1に記載の、前記時間インターリーブされるアナログ・デジタル変換器を較正する装置と；
を含む受信機。

【請求項22】

無線周波数受信信号をアンテナ素子から受信し、前記無線周波数受信信号に基づいて、デジタル化する前記アナログ信号を前記信号ノードに供給するように構成されたアナログ回路を更に含む請求項21に記載の受信機。

【請求項23】

請求項21又は22に記載の受信機と；
無線周波数送信信号を生成するように構成された送信機と；
を含む基地局。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、アナログ・デジタル変換に関連する。特に、具体例は時間インターリーブされるアナログ・デジタル変換器（Time-Interleaved Analog-to-Digital Converter，TI-ADC）、受信機、基地局、及びモバイル・デバイスを較正するための装置に関連する。

【背景技術】

【0002】

TI-ADCは、所望の集合サンプリング・レートを達成するために、並列に動作する幾つかの低速サブADCを使用する。従って、各サブADCは、単一のADCが使用される場合と比較して、より低い速度で動作することができる。サブADC間の相違（例えば、製造許容誤差に起因するもの）は、ノイズ・パワー・スペクトル密度（nPSD）及び／又はスプリアス・フリー・ダイナミック・レンジ（SFDR）に関してパフォーマンスの劣化を生じさせる。サブADC間の典型的なミスマッチは：DCオフセット、ゲイン、タイミング・スキュー／ミスマッチ、周波数応答、及びその他の非線形不整合を含む。結合ミスマッチは、メモリを有する単一の時変非線形システムとして理解することが可能であり、これはnPSD及び／又はSFDRに関してTI‐ADCのパフォーマンスを劣化させる。これらの望ましくないパフォーマンス劣化の影響を除去するためにキャリブレーションが必要とされる。

【0003】

従って、キャリブレーション・アーキテクチャに対する要望が存在し得る。

【図面の簡単な説明】

【0004】

装置及び／又は方法の幾つかの例が単なる例示として添付の図面を参照しながら以下で説明される。

【図1】TI-ADCを較正するための例示的な装置を示す。

【図2】アナログ信号生成回路の様々な例を示す。

【図3】アナログ信号生成回路の様々な例を示す。

【図4】アナログ信号生成回路の様々な例を示す。

【図5】基地局の一例を示す。

【図6】モバイル・デバイスの一例を示す。

【発明を実施するための形態】

【0005】

以下、種々の具体例が、幾つかの例を図示する添付の図面を参照しながら、より完全に説明される。図中、線、層及び／又は領域の厚さは、明確化のために誇張されている場合がある。

【0006】

従って、更なる具体例は、種々の修正及び代替的な形態を可能としているが、それらのうちの幾つかの特定の具体例が、図面に示され、次いで詳細に説明される。しかしながら、この詳細な説明は、具体例を、説明される特定の形態に限定するものではない。更なる具体例は、本開示の範囲内にある全ての修正、均等物、及び代替物をカバーすることが可能である。同一又は類似の数字は、図中の説明を通じて、同様な又は類似する要素を指し、それらは同一又は類似の機能を提供する一方で、互いに比較した場合に同一の又は修正された形態で実施することが可能である。

【0007】

ある要素が別の要素に「接続されている」又は「結合されている」ように言及される場合、その要素は、直接的に接続されるか、又は1つ以上の介在する要素を介して結合されてもよいことが理解されるであろう。2つの要素A及びBが「又は」を使用して結合される場合、これは、明示的又は暗示的に別段の定義をしていない場合には、全ての可能な組み合わせ、即ち、Aのみ、Bのみ、並びに、A及びBを開示するものと理解されるべきである。同じ組み合わせに関する代替的な言い回しは「A及びBのうちの少なくとも1つ」あるいは「A及び／又はB」である。2つより多い要素の組み合わせについても、同じことが、変更すべきところは変更して適用される。

【0008】

特定の具体例を説明する目的で本明細書中で使用される用語は、更なる具体例に対する限定であるようには意図されていない。「ある（“a”，“an”）」及び「その（“the”）」のような単数的な形式が使用され、単一の要素のみを使用していることが、明示的にも暗黙的にも必須であると定義されていない場合には、更に別の具体例は、同じ機能を実施するために複数の要素を使用することも可能である。同様に、ある機能が複数の要素を使用して実施されるように以後に説明される場合に、更なる具体例は、同じ機能を、単一の要素又は処理エンティティを使用して実施することが可能であるかもしれない。用語「有する」、「有している」、「含む」及び／又は「含んでいる」という用語は、使用される場合には、説明される特徴、完全体、ステップ、オペレーション、プロセス、動作、要素及び／又は構成要素の存在を明記するが、1つ以上の他の特徴、完全体、ステップ、オペレーション、プロセス、動作、要素、構成要素、及び／又はそれらの任意の群の存在又は追加を排除しないことは理解されるであろう。

【0009】

別段の定義がない限り、全ての用語（技術用語及び科学用語を含む）は、本明細書において、具体例が属する分野の通常の意味において使用される。

【0010】

図1は、TI-ADC130を較正するための装置100の一例を示す。TI-ADC130は、複数の時間インターリーブされるADC回路を含む。複数の時間インターリーブされるADC回路は、任意数N≧2の時間インターリーブされるADC回路である可能性がある（例えば、TI-ADC130の所望のトータル／アグリゲート・サンプル・レートに関連するもの）。TI-ADC130の時間インターリーブされるADC回路は、TI-ADC130のADCチャネル又はサブADCとして理解することが可能である。TI-ADC130のADC回路は、例えば、逐次近似レジスタ（Successive Approximation Register，SAR）ADC、フラッシュADC（ダイレクト・コンバージョンADCとも呼ばれる）、パイプラインADC、シグマ・デルタADC、又は時間インターリーブされるADC自体であってもよい。ADC回路が時間インターリーブされるADC自体である場合、それは少なくとも2つのサブADC回路を含む可能性がある。サブADC回路は、例えば、SAR ADC、フラッシュADC、パイプラインADC又はシグマ・デルタADCであってもよい。

【0011】

装置100は、較正のための1つ以上のデジタル・データ・シーケンスを表すデジタル・キャリブレーション信号151に基づいて、アナログ・キャリブレーション信号111を生成するように構成されたアナログ信号生成回路110を含む。図1に示すように、較正のための1つ以上のデジタル・データ・シーケンスを表すデジタル・キャリブレーション信号151は、デジタル・キャリブレーション信号151を生成するように構成されたデジタル・キャリブレーション回路150（例えば、デジタル信号プロセッサ（Digital Signal Processor, DSP））によって、アナログ信号生成回路110に供給されてもよい。例えば、アナログ信号生成回路110は、デジタル・キャリブレーション信号151に基づいてアナログ・キャリブレーション信号111を生成するために、1つ以上のデジタル・アナログ変換器（DAC）、1つ以上のフィルタなどを含む可能性がある。アナログ信号生成回路110の線形性は、較正後のTI-ADC130の所望の（ターゲットの）線形性より高いものであってもよい。

【0012】

アナログ・キャリブレーション信号111は、ワイドバンド信号、即ち、広い帯域幅を示す信号である。例えば、アナログ・キャリブレーション信号111の帯域幅は、TI-ADC130のサンプル・レートの最大値の半分未満であってもよい。換言すれば、アナログ・キャリブレーション信号111は、ナイキスト－シャノン・サンプリング定理によるTI-ADC130のサンプル・レートの半分に帯域制限されてもよい。更に、アナログ・キャリブレーション信号111の振幅値は、TI-ADC130によってサポートされる全ての入力振幅値をカバーすることができる。即ち、アナログ・キャリブレーション信号111は、TI-ADC130の入力振幅範囲の全体をカバーすることができる。アナログ・キャリブレーション信号111は、TI-ADCミスマッチを時変非線形システムとして完全に特徴付け、従ってTI-ADC130を較正することを可能にすることができる。

【0013】

更に、装置100は、TI-ADC130の入力ノード131を、アナログ信号生成回路110、又はデジタル化するアナログ信号を提供することが可能な信号ノード140の何れかに、動作可能に結合するように構成されたカップリング回路120を含む。例えば、カップリング回路120は、TI-ADC130の入力ノード131を、制御信号12に基づいて、アナログ信号生成回路110又は信号ノード140の何れかに制御可能に結合するように構成することが可能である。制御信号は、TI-ADC130の所定の動作モードのうち現在望まれているものを示す。第1の所定の動作モードは、キャリブレーション・モードであってもよい。TI-ADC130が較正される場合（即ち、TI-ADC130がキャリブレーション・モードで動作する場合）、カップリング回路120は、TI-ADC130の入力ノード131をアナログ信号生成回路110に結合することが可能であり、その結果、アナログ・キャリブレーション信号111はTI-ADC130への入力として供給される。第2の所定の動作モードは、アナログ・データをデジタル化するためのTI-ADC130の通常の動作モードであってもよい。TI-ADC130が、ユーザー・データを運ぶアナログ無線周波数信号のようなアナログ信号をデジタル化する場合（即ち、TI-ADC130がレギュラー／ノーマル動作モードで動作する場合）、カップリング回路120は、TI-ADC130の入力ノード131を信号ノード140に結合することが可能であり、その結果、アナログ信号がTI-ADC130への入力として供給される。例えば、カップリング回路120は、1つ以上のスイッチ（例えば、金属－酸化物－半導体（Metal-Oxide-Semiconductor，MOS）トランジスタのようなアナログ・スイッチ）、又は1つ以上の（プログラム可能な）減衰器（例えば、TI-ADC130が信号ノード140によって提供されるアナログ信号をデジタル化する場合に、アナログ・キャリブレーション信号111を減衰させる、又はその逆を行う）を用いて実現することができる。

【0014】

ノーマル動作モードでは、ノード140のアナログ信号はTI-ADC130に入力されてデジタル化され、その結果、TI-ADC130はデジタル信号をその出力で提供する。出力回路170は、デジタル信号132を受信し、デジタル信号132に基づいて、TI-ADC130の障害及びミスマッチを補正するための補正パラメータ161を使用して、デジタル出力信号171を生成する。

【0015】

キャリブレーション・モードでは、アナログ・キャリブレーション信号111がTI-ADC130へ供給される。パラメータ決定回路160は、TI-ADC130によって出力されるデジタル信号132と、デジタル・キャリブレーション信号151とをリファレンスとして受信する。パラメータ決定回路160は、TI-ADC130によって出力されたデジタル信号132とデジタル・キャリブレーション信号151に基づいて、TI-ADC130の障害及びミスマッチを補正するための補正パラメータ161を決定（計算）する。

【0016】

装置100は、TI-ADC130の入力を、アナログ信号生成回路110又は信号ノード140の何れかに選択的に結合することによって、TI-ADC130の選択的オフライン・キャリブレーションを許容することが可能である。装置100は、TI-ADC130のキャリブレーション用の、線形帯域制限されたワイドバンド・アナログ・キャリブレーション信号111の簡易な生成を可能にすることができる。ワイドバンド・アナログ・キャリブレーション信号111は、TI-ADC130を較正することを可能にすることができる。以下、図2～図4を参照しながらアナログ・キャリブレーション信号111の生成を詳細に説明する。

【0017】

図2は、アナログ信号生成回路210の更に詳細な例を示す。アナログ信号生成回路210は、キャリブレーション用の1つ以上のデジタル・データ・シーケンスを表すデジタル・キャリブレーション信号151に基づいて、アナログ信号213を生成するように構成されたDAC 212を含む。更に、アナログ信号生成回路210は、DAC 212によって生成されたアナログ信号213をフィルタリングすることによって、アナログ・キャリブレーション信号111を生成するように構成されたアナログ・フィルタ214を含む。

【0018】

図2に示されるアナログ信号生成回路210は、TI-ADCを較正するための線形なワイドバンドのキャリブレーション信号111を生成する基本アーキテクチャ（メカニズム）として理解することが可能である。

【0019】

アナログ・フィルタ214は、DAC 212によって生成されたアナログ信号213をフィルタリングし、従ってアナログ・キャリブレーション信号111を生成する、1つ以上のアナログ・サブ回路を含むことが可能である。例えば、アナログ・フィルタ214はアナログ信号213をフィルタリングすることが可能であり、その結果生じるアナログ・キャリブレーション信号111はTI-ADCのサンプル・レートの半分未満に帯域制限される。アナログ・フィルタ214は、例えば、アナログFIRフィルタに結合されるパッシブ・アナログ・フィルタ（図2には示されていない）であって補助アナログ信号をフィルタリングすることによってアナログ・キャリブレーション信号111を生成するように構成されるパッシブ・アナログ・フィルタ、と共にアナログ信号213をフィルタリングすることによって補助アナログ信号を生成するように構成されるアナログ有限インパルス応答フィルタ（FIR）（図2には示されていない）を含むことが可能である。

【0020】

DAC 212について言えば、高分解能を示し且つ高いサンプル・レートで動作するDACは、アナログ・フィルタリング要件を簡易化するであろう。しかしながら、このようなマルチ・レベルDACに対して高い線形性を実現することはコストがかかる。更に、非常に高速のDAC（例えば、16GHzのサンプル・レートにおけるもの）の場合、オーバー・サンプリングは、幾つかのDACを時間インターリーブすることによってのみ可能であるかもしれない。しかしながら、時間インターリーブされるDACもまた、ミスマッチに苦しむ可能性がある。

【0021】

簡単性と効率性の理由から、DAC 212は、少なくとも幾つかの具体例では、1ビットの分解能を示すものであってよい。1ビットの分解能を有するDACは、アナログ信号生成回路210が高い線形性を示すように、本質的に線形である。同様に、デジタル・キャリブレーション信号151によって表される1つ以上のデジタル・データ・シーケンスは、1ビット・シーケンスであってもよい。

【0022】

このようにして生成されたワイドバンド・アナログ・キャリブレーション信号111は、上記に列挙された全てのTI-ADC障害及びミスマッチを同時に補正することを許容することが可能であり、その結果、最適なパフォーマンスのTI-ADCキャリブレーションを達成することができる。アナログ信号生成回路210に関する提案されるアーキテクチャは、高度に線形なワイドバンドのアナログ・キャリブレーション信号111を、支援される方法で生成することを許容することができる。

【0023】

図3には、アナログ信号生成回路310の別の更に詳細な具体例が示されている。アナログ信号生成回路310は、複数の遅延させられたデジタル・データ・シーケンス322-1，...，322-N（1ビット・シーケンスが使用される）を生成するために、デジタル・キャリブレーション信号151により表現されるデジタル・データ・シーケンスs_nを反復的に遅延させるように構成された遅延回路320を含む。図3の例では、遅延回路310は、デジタル・データ・シーケンスs_nを反復的に遅延させるように構成された遅延素子321-1，...，321-Nのチェーンを含む。遅延素子321-1，...，321-Nの各々が各自の入力を遅延させる遅延時間は、制御信号361に基づいている。遅延ロック・ループ（DLL）360は、遅延素子321-1，...，321-Nに制御信号361を供給するように構成される。

【0024】

デジタル・キャリブレーション信号151のデータ・レートに等しい周波数F_Sを示すリファレンス・クロック信号365は、DLL360の遅延素子362-1，...，362-Nのチェーンによって反復的に遅延させられる。チェーンの最後の遅延素子362-Nの出力の位相は、位相検出回路363によってリファレンス・クロック信号365の位相と比較される。最後の遅延素子362-Nの出力とリファレンス・クロック信号365との間の位相差に基づいて、位相誤差信号が生成され、DLLのループ・フィルタ364によってフィルタリングされる。ループ・フィルタの出力は、遅延回路320の遅延素子321-1，...，321-Nに対する制御信号361である。例えば、制御信号361は、遅延素子321-1，...，321-Nの遅延時間を調整するための制御電圧であってもよい。また、DLL360の遅延素子362-1，...，362-Nの遅延時間は、制御信号361によって制御される。例えば、遅延素子321-1，...，321-N及び362-1，...，362-Nはインバータ回路であってもよい。

【0025】

遅延素子321-1，...，321-N及び362-1，...，362-Nの遅延時間τは、図3の例では以下のように定義される：
τ=T_s/D （1）
1/Tsはデジタル・キャリブレーション信号151のデータ・レートを示し、Dはデジタル・キャリブレーション信号151の所望のオーバー・サンプリング比を示す。換言すれば、デジタル・キャリブレーション信号151は、D倍オーバー・サンプリングされている。遅延素子の数Nは、一般に、所望のオーバー・サンプリング比に等しいか又はそれより大きい場合がある。図3の例では、遅延素子の数は、所望のオーバー・サンプリング比よりも大きく選択される。

【0026】

デジタル・キャリブレーション信号151のデータ・レートは、較正されるべきTI-ADCの（最大）サンプル・レートの値と等しくてもよいし、又は異なっていてもよいことに留意されたい。

【0027】

換言すれば、デジタル・キャリブレーション信号151（即ち、アナログ信号生成回路310へのデジタル入力）は、単位遅延T_s/Dを有する遅延ラインを通過させられる。遅延は、例えば制御された遅延を有するインバータのチェーンを使用して生成され、制御電圧は、同様な遅延素子を使用してDLLから導出される。

【0028】

更に、アナログ信号生成回路310は、複数のDAC330-1，...，330-Nを含み、その各々は複数の遅延デジタル・データ・シーケンス322-1，...，322-Nのうちの1つに基づいて、各自のアナログ信号331-1，...，331-Nを生成するように構成されている。図3の例では、DAC330-1，...，330-Nは1ビットの分解能を示し、異なるゲイン（重み）を利用してアナログ信号331-1，...，331-Nを生成する。例えば、DAC 330-1は、第1ゲイン（重み）G₁を使用して、遅延デジタル・データ・シーケンス322-1に基づいてアナログ信号331-1を生成し、DAC330-2は、第2ゲイン（重み）G₂を使用して、遅延デジタル・データ・シーケンス322-2に基づいてアナログ信号331-2を生成する。

【0029】

複数のDAC330-1，...，330-Nは、複数のDAC330-1，...，330-Nによって生成されたアナログ信号331-1，...，331-Nを、補助アナログ信号341に合成するように構成されたコンバイナ340に結合される。パッシブ・アナログ・フィルタ350（例えば、RLCフィルタ）がコンバイナ340に結合され、それは、補助アナログ信号341をフィルタリングすることによってアナログ・キャリブレーション信号111を生成するように構成される。

【0030】

換言すれば、異なる重み（G_i，i=1...N）を有する1ビットDACのセットが、遅延素子の出力に接続（結合）され、共に加算され、パッシブ・アナログ・フィルタを通過する。遅延回路320と複数のDAC330-1，...，330-Nとの組み合わせは、オーバー・サンプリング・レートD/T_sでアナログ離散時間FIRフィルタを形成する。この構成は有利である可能性があり、なぜなら1ビットDACは本質的に線形であるからである（但し、デジタル入力の立ち上がり時間及び立ち下がり時間は等しいものとする）。更に、パッシブ・アナログ・フィルタ350（例えば、RLCフィルタ）もまた、本質的に線形である。単位遅延T_s/DとゲインG_iの実装における何らかの不完全性は線形な影響である。オーバー・サンプリング及びFIRフィルタリングの使用に起因して、アナログ・パッシブ・フィルタの実装は簡略化される可能性がある。

【0031】

代替的な具体例では、K・D個の遅延素子を経た後の遅延線の出力はデジタル・データ・シーケンスs_n－Kであるので（K≧1）、遅延線はD個の遅延毎に再計時（retimed）されてもよい。図3の例で適用されているように、遅延回路320は、D個の遅延したデジタル・データ・シーケンス322-1，...，322-Dを生成するために、デジタル・キャリブレーション信号151によって表されるデジタル・データ・シーケンスs_nを反復的にD回遅延させるように構成され得る。複数のDAC331-1，...， 331-Dは、上記のように遅延したデジタル・データ・シーケンスを処理する。更に、アナログ信号生成回路は、デジタル・キャリブレーション信号151によって表される更なるデジタル・データ・シーケンスs_n－1，...，s_n－Kに基づいて更なるアナログ信号を生成するための遅延回路及びDACのK個の更なるセットを含む。例えば、アナログ信号生成回路は、複数の遅延した第2のデジタル・データ・シーケンス（デジタル・データ・シーケンスs_nについて上述したものと同様）を生成するために、デジタル・キャリブレーション信号151によって表される第2のデジタル・データ・シーケンスs_n－1を反復的に遅延させるように構成された第2遅延回路を追加的に含んでもよい。更に、アナログ信号生成回路は、複数の遅延した第2のデジタル・データ・シーケンス（上述したものと同様）のうちの1つに基づいて、各自の第2アナログ信号を生成するように各々が構成されている第2の複数のDACを追加的に含んでもよい。コンバイナ340は、次いで、複数のDAC331-1，...，331-Dによって生成されたアナログ信号と、第2の複数のDACによって生成された第2アナログ信号とを、補助アナログ信号341に合成することが可能である。

【0032】

第2遅延回路及び第2の複数のDACは、遅延回路320及び複数のDAC330-1，...， 330-Nについて上述したものと実質的に同様に実装され構成することが可能である。例えば、第2の複数のDACは、異なるゲインを用いて第2アナログ信号を生成するように構成することが可能である。遅延回路320及び第2遅延回路は、例えば、デジタル・データ・シーケンスs_n及び第2デジタル・データ・シーケンスs_n－1を同じ遅延時間τだけ反復的に遅延させるように構成されてもよい。遅延回路320及び第2遅延回路の遅延時間は、例えば、同じDLLによって制御することが可能である。

【0033】

代替のアナログ信号生成回路410が図4に示されている。アナログ信号生成回路410は、インバータ遅延ラインの代わりに、フリップ・フロップをサンプル回路として使用している。図4の例では、D=4であるオーバー・サンプリング比のための例示的なアナログ信号生成回路が示されている。しかしながら、D=4であるオーバー・サンプリング比は例示だけを目的として選択されているに過ぎず、提案されるアーキテクチャはこの特定のオーバー・サンプリング比に限定されないことに留意されたい。

【0034】

アナログ信号生成回路410は、複数の位相シフトされたクロック信号401-1，...， 401-4のうちの異なるものに基づいて、デジタル・キャリブレーション信号151によって表されるデジタル・データ・シーケンスs_nをサンプリングすることによって、複数のサンプリングされた信号421-1，...，421-4を生成するように構成された複数のサンプル回路420-1，...，420-4を含む。サンプル回路の数Nはオーバー・サンプリング比Dに等しい。デジタル・データ・シーケンスs_nに関する例示的な信号経路は、位相シフトされたクロック信号401-1，...，401-4に関する4つの例示的な信号経路と共に図4の下方部分に示されている。オーバー・サンプリング比D=4であるので、クロック信号401-1，...，401-4は、互いに対して360°/4=90°だけ位相シフトされる。

【0035】

更に、アナログ信号生成回路410は、複数のDAC430-1，...，430-4を含み、それら各々は、複数のサンプリングされた信号421-1，...，421-4のうちの1つに基づいて、各自のアナログ信号431-1，...，431-4を生成するように構成される。図4の例では、DAC430-1，...，430-4は1ビットの分解能を示し、異なるゲイン（重み）を有するアナログ信号431-1，...，431-4を生成する。例えば、DAC430-1は、第1ゲイン（重み）G₁を使用して、サンプリングされた信号421-1に基づいてアナログ信号431-1を生成し、DAC430-2は、第2ゲイン（重み）G₂を使用して、サンプリングされた信号421-2に基づいてアナログ信号431-2を生成する。

【0036】

複数のDAC430-1，...，430-4は、複数のDAC430-1，...，430-4によって生成されたアナログ信号431-1，...，431-4を、補助アナログ信号441に合成するように構成されたコンバイナ440に結合される。パッシブ・アナログ・フィルタ450（例えば、RLCフィルタ）は、コンバイナ440に結合され、且つ補助アナログ信号441をフィルタリングすることによってアナログ・キャリブレーション信号111を生成するように構成される。

【0037】

デジタル・キャリブレーション信号151によって表されるK-1個の更なるデジタル・データ・シーケンスs_n-1，...，s_n－K（K≧1）に関し、アナログ信号生成回路410は、更なるアナログ信号を生成するためのサンプル回路及びDACのK-1個の更なるセットを含む。例えば、アナログ信号生成回路410は、複数の位相シフトされたクロック信号401-1，...，401-4のうちの異なるものに基づいて、デジタル・キャリブレーション信号151によって表される第2デジタル・データ・シーケンスs_n-1をサンプリングすることによって、第2の複数のサンプリングされた信号461-1，...，461-4を生成するように構成された第2の複数のサンプリング回路460-1，...，460-4を含む。更に、アナログ信号生成回路410は、第2の複数のDAC470-1，...，470-4を追加的に含み、それら各々は第2の複数のサンプリングされた信号461-1，...， 461-4のうちの1つに基づいて、各自の第2アナログ信号471-1，...，471-4を生成するように構成されている。

【0038】

コンバイナ440は、複数のDAC430-1，...，430-4によって生成されたアナログ信号431-1，...，431-4と、第2の複数のDAC470-1，...，470-4によって生成された第2アナログ信号471-1，...，471-4とを、補助アナログ信号441に合成するように構成されている。

【0039】

第2の複数のサンプル回路460-1，...，460-4、及び第2の複数のDAC470-1，...， 470-4は、複数のサンプル回路420-1，...，420-4、及び複数のDAC430-1，...，430-4について上述したものと実質的に同様に実装され構成することが可能である。例えば、第2の複数のDAC430-1，...，430-4は、異なるゲインを用いて第2アナログ信号を生成するように構成することが可能である。

【0040】

アナログ信号生成回路410のDACは1ビットの分解能を再度示すことが可能であり、その結果、DACは本質的に線形である。更に、デジタル・キャリブレーション信号151によって表されるデジタル・データ・シーケンスs_n，...，s_n－Kは、1ビット・シーケンスであってもよい。

【0041】

サンプル回路とDACの組み合わせは、オーバー・サンプリング・レートD/T_Sでアナログ離散時間FIRフィルタを形成する。従って、アナログ・パッシブ・フィルタ実装の実現は、オーバー・サンプリング及びFIRフィルタリングを使用することに起因して、ここでもまた単純化され得る。

【0042】

上述のアーキテクチャの1つ以上の態様又は上述の1つ以上の例によるADC較正を使用する実装例が図5に示されている。図5は、提案されるTI-ADC520を較正するための装置530を含む無線基地局500（例えば、フェムトセル、ピコセル、マイクロセル、又はマクロセルに対するもの）の例を概略的に示す。

【0043】

TI-ADC520とTI-ADC520を較正するための装置530は、受信機510の一部である。受信機510は、RF受信信号を基地局500のアンテナ素子560から受信するように構成されたアナログ回路540を更に含む。アナログ回路540は、RF受信信号に基づいて、デジタル化するアナログ信号を装置530の信号ノードに供給するように更に構成されている。例えば、アナログ回路540は、フィルタ、ダウン・コンバータ（ミキサ）、又は低雑音増幅器（LNA）のうちの1つ以上を含んでもよい。

【0044】

更に、基地局500は、RF送信信号を生成するように構成された送信機550を含む。送信機550は、RF送信信号を環境に放射するために、アンテナ素子560又は基地局500の別のアンテナ素子（図示せず）を使用してもよい。

【0045】

この目的のために、TI-ADCの改善されたオフライン・キャリブレーションを可能にする基地局を提供することが可能である。従って、TI-ADCのパフォーマンス、ひいては基地局のパフォーマンスを改善することができる。

【0046】

基地局500は、例えば、ベースバンド・プロセッサ、アプリケーション・プロセッサ、メモリ、ネットワーク・コントローラ、ユーザー・インターフェース、電力管理回路、衛星ナビゲーション受信機、ネットワーク・インターフェース・コントローラ、又は電力tee回路のような更なる要素を含んでもよい。

【0047】

幾つかの態様において、アプリケーション・プロセッサは、1つ以上の中央処理ユニット（CPU）コアと、キャッシュ・メモリ、低ドロップアウト（LDO）電圧レギュレータ、割り込みコントローラ、シリアル・ペリフェラル・インターフェース（SPI）、インター・インテグレーテッド・サーキット（I²C）、又はユニバーサル・プログラマブル・シリアル・インターフェース・モジュールのようなシリアル・インターフェース、リアル・タイム・クロック（RTC）、インターバル及びウォッチドッグ・タイマーを含むタイマー・カウンタ、汎用入出力（IO）、セキュア・デジタル（SD）／マルチメディア・カード（MMC）又は類似物のようなメモリ・カード・コントローラ、ユニバーサル・シリアル・バス（USB）インターフェース、モバイル・インダストリ・プロセッサ・インターフェース機器（MIPI）インターフェース及び共同テスト・アクセス・グループ（JTAG）テスト・アクセス・ポートのうちの1つ以上とを含むことが可能である。

【0048】

幾つかの態様では、ベースバンド・プロセッサは、例えば、1つ以上の集積回路を含むソルダ・ダウン基板、メイン回路基板にはんだ付けされた単一のパッケージ化された集積回路、又は2つ以上の集積回路を含むマルチ・チップ・モジュールとして実装されてもよい。

【0049】

幾つかの態様において、メモリは、ダイナミック・ランダム・アクセス・メモリ（DRAM）及び／又は同期ダイナミック・ランダム・アクセス・メモリ（SDRAM）、及び高速電気消去可能メモリ（一般にフラッシュ・メモリと呼ばれる）、位相変化ランダム・アクセス・メモリ（PRAM）、磁気抵抗ランダム・アクセス・メモリ（MRAM）、及び／又は三次元クロスポイント（3D XPoint）メモリを含む不揮発性メモリのうちの1つ以上を含んでもよい。メモリは、パッケージ化された集積回路、ソケット化されたメモリ・モジュール、及びプラグイン・メモリカードのうちの1つ以上として実装されてもよい。

【0050】

幾つかの態様において、電力管理集積回路は、電圧レギュレータ、サージ・プロテクタ、電力アラーム検出回路、及びバッテリ又はキャパシタなどの1つ以上のバックアップ電源のうちの1つ以上を含んでもよい。電力アラーム検出回路は、電圧が低い（電圧不足）状態及び電圧が急増した（過電圧）状態のうちの1つ以上を検出することができる。

【0051】

幾つかの態様では、電力tee回路は、単一のケーブルを使用して、基地局への電力供給とデータ接続の両方を提供するために、ネットワーク・ケーブルから引き出込まれる電力を提供することができる。

【0052】

幾つかの態様では、ネットワーク・コントローラは、イーサーネットのような標準的なネットワーク・インターフェース・プロトコルを使用して、ネットワークへの接続を提供することができる。ネットワーク接続は、電気的（一般に、銅の相互接続と言及される）、光学的又はワイヤレス的な何れかである物理的接続を使用して提供されることが可能である。

【0053】

幾つかの態様では、衛星ナビゲーション受信機モジュールは、全地球測位システム（GPS）、GLONASS（GLObalnaya NAvigatSionnaya Sputnikovaya Sistema）、Galileo及び／又はBeiDouのような1つ以上のナビゲーション衛星群によって送信された信号を受信及び復号化する回路を含むことができる。受信機は、位置データ又は時間データの1つ以上を含むことが可能なデータをアプリケーション・プロセッサに提供することができる。アプリケーション・プロセッサは、時間データを使用して、他の無線基地局と動作を同期させることができる。

【0054】

幾つかの態様では、ユーザー・インターフェースは、リセット・ボタンのような物理的又は仮想的なボタンの1つ以上、発光ダイオード（LED）のような1以上のインジケータ、及びディスプレイ・スクリーンを含んでもよい。

【0055】

上述のアーキテクチャの1つ以上の態様又は上述の1つ以上の例によるADCキャリブレーションを使用する実装の別の例が図6に示されている。図6は、提案されるTI-ADC620を較正するための装置630を含むモバイル・デバイス600（例えば、モバイル・デバイス、スマートフォン、タブレット・コンピュータ、ラップトップ）の例を概略的に示す。

【0056】

TI-ADC620とTI-ADC620を較正するための装置630は、受信機610の一部である。受信機610は、RF受信信号をモバイル・デバイス600のアンテナ素子660から受信するように構成されたアナログ回路640を更に含む。アナログ回路640は、RF受信信号に基づいて、デジタル化するアナログ信号を装置630の信号ノードに供給するように更に構成されている。例えば、アナログ回路640は、フィルタ、ダウン・コンバータ（ミキサ）、又はLNAのうちの1つ以上を含んでもよい。

【0057】

更に、モバイル・デバイス600は、RF送信信号を生成するように構成された送信機650を含む。送信機650は、RF送信信号を環境に放射するために、アンテナ素子660又はモバイル・デバイス600の別のアンテナ素子（図示せず）を使用してもよい。

【0058】

この目的のために、ADCの改善されたオフライン・キャリブレーションを可能にするモバイル・デバイスを提供することが可能である。従って、ADCのパフォーマンス、ひいてはモバイル・デバイスのパフォーマンスを改善することができる。

【0059】

モバイル・デバイス600は、例えば、ベースバンド・プロセッサ、メモリ、接続モジュール、ニア・フィールド通信（NFC）コントローラ、オーディオ・ドライバ、カメラ・ドライバ、タッチ・スクリーン、ディスプレイ・ドライバ、センサ、リムーバブル・メモリ、電力管理集積回路、又はスマート・バッテリのような更なる要素を含んでもよい。

【0060】

幾つかの態様において、アプリケーション・プロセッサは、例えば、1つ以上のCPUコア及び1つ以上のキャッシュ・メモリ、LDOレギュレータ、割り込みコントローラ、SPI、I²C又はユニバーサル・プログラマブル・シリアル・インターフェース・モジュールのようなシリアル・インターフェース、RTC、インターバル及びウォッチドッグ・タイマーを含むタイマー・カウンタ、汎用入出力（IO）、SD/MMC又は類似物のようなメモリ・カード・コントローラ、USBインターフェース、MIPIインターフェース及びJTAGテスト・アクセス・ポートを含んでもよい。

【0061】

幾つかの態様では、ベースバンド・モジュールは、例えば、1つ以上の集積回路を含むソルダ・ダウン基板、メイン回路基板にはんだ付けされた単一のパッケージ化された集積回路、及び／又は2つ以上の集積回路を含むマルチ・チップ・モジュールとして実装されてもよい。

【0062】

提案されるアーキテクチャ又は上記の例のうちの1つ以上によるTI-ADCキャリブレーションを使用する無線通信回路は、3GPP標準化移動通信ネットワーク又はシステムのうちの1つに従って動作するように構成されてもよい。移動体又は無線通信システムは、例えば、5G NR、ロング・ターム・エボリューション（LTE）、LTEアドバンスト（LTE-A）、高速パケット・アクセス（HSPA）、ユニバーサル移動通信システム（UMTS）又はUMTS地上無線アクセス・ネットワーク（UTRAN）、エボルブドUTRAN（e-UTRAN）、移動通信用グローバル・システム（GSM）、GSMエボリューション用のエンハンスト・データ・レート（EDGE）ネットワーク又はGSM／EDGE無線アクセス・ネットワーク（GERAN）に対応する可能性がある。代替的に、無線通信回路は、様々な規格、例えば、マイクロ波アクセスに関するワールドワイド相互接続（WIMAX）ネットワークIEEE 802.16又はワイヤレス・ローカル・エリア・ネットワーク（WLAN）IEEE 802.11とともに、一般的には直交周波数分割多重アクセス（OFDMA）ネットワーク、時分割多重アクセス（TDMA）ネットワーク、符号分割多重アクセス（CDMA）ネットワーク、ワイドバンドCDMA（WCDMA（登録商標））ネットワーク、周波数分割多重アクセス（FDMA）ネットワーク、空間分割多重アクセス（SDMA）ネットワークなどとともに移動通信ネットワークに従って動作するように構成することができる。

【0063】

本明細書で説明される具体例は、以下のように要約することが可能である：
具体例1は、複数の時間インターリーブされるADC回路を含むTI-ADCを較正する装置であって、装置は：キャリブレーション用の1つ以上のデジタル・データ・シーケンスを表現するデジタル・キャリブレーション信号に基づいて、アナログ・キャリブレーション信号を生成するように構成されたアナログ信号生成回路であって、アナログ・キャリブレーション信号はワイドバンド信号である、アナログ信号生成回路と；TI-ADCの入力ノードを、アナログ信号生成回路に、又はデジタル化するアナログ信号を提供することが可能なノードに、制御可能に結合するように構成されたカップリング回路と；を含む。

【0064】

具体例2は具体例1の装置であり、カップリング回路は、TI-ADCの所望の動作モードを示す制御信号に基づいて、TI-ADCの入力ノードを、アナログ信号生成回路又は信号ノードの何れかに、制御可能に結合するように構成されている。

【0065】

具体例3は具体例1又は具体例2の装置であり、アナログ・キャリブレーション信号の帯域幅は、TI-ADCのサンプル・レートの最大値の半分より少ない。

【0066】

具体例4は具体例1-3のうちの何れかの装置であり、アナログ・キャリブレーション信号の振幅値は、TI-ADCによりサポートされる全ての振幅値をカバーしている。

【0067】

具体例5は具体例1-5のうちの何れかの装置であり、アナログ信号生成回路の線形性は、TI-ADCに求められる線形性より高い。

【0068】

具体例6は具体例1-5のうちの何れかの装置であり、アナログ信号生成回路は：デジタル・キャリブレーション信号に基づいてアナログ信号を生成するように構成されたDACと；アナログ信号をフィルタリングすることによってアナログ・キャリブレーション信号を生成するように構成されたアナログ・フィルタと；を含む。

【0069】

具体例7は具体例6の装置であり、アナログ・フィルタは：アナログ信号をフィルタリングすることによって補助アナログ信号を生成するように構成されたアナログ有限インパルス応答フィルタと；アナログ有限インパルス応答フィルタに結合され、補助アナログ信号をフィルタリングすることによってアナログ・キャリブレーション信号を生成するように構成されたパッシブ・アナログ・フィルタと；を含む。

【0070】

具体例8は具体例6又は7の装置であり、DACは1ビットの分解能を示す。

【0071】

具体例9は具体例1-5のうちの何れかの装置であり、アナログ信号生成回路は：デジタル・キャリブレーション信号により表現されるデジタル・データ・シーケンスを反復的に遅延させて、複数の遅延デジタル・データ・シーケンスを生成するように構成された遅延回路と；複数の遅延デジタル・データ・シーケンスのうちの1つに基づいて各自のアナログ信号を生成するように各々が構成されている複数のDACと；複数のDACによって生成されたアナログ信号を、補助アナログ信号に合成するように構成されたコンバイナと；コンバイナに結合されたパッシブ・アナログ・フィルタであって、補助アナログ信号をフィルタリングすることによってアナログ・キャリブレーション信号を生成するように構成されたパッシブ・アナログ・フィルタと；を含む。

【0072】

具体例10は具体例9の装置であり、複数のDACは、異なるゲインでアナログ信号を生成するように構成されている。

【0073】

具体例11は具体例9又は10の装置であり、遅延回路は、デジタル・データ・シーケンスをある遅延時間だけ反復的に遅延させるように構成されており、遅延時間τは、
τ＝T_s/D
により定められ、1/T_sはデジタル・キャリブレーション信号のデータ・レートを示し、Dはデジタル・キャリブレーション信号に対する所望のオーバー・サンプリング比を示す。

【0074】

具体例12は具体例9-11のうちの何れかの装置であり、遅延回路は、デジタル・データ・シーケンスを反復的に遅延させるように構成された遅延素子のチェーンを含み、遅延素子の各々が自身の入力を遅延させる遅延時間は制御信号に基づいており、装置は、制御信号を遅延素子に供給するように構成されたDLLを更に含む。

【0075】

具体例13は具体例9-12のうちの何れかの装置であり、アナログ信号生成回路は：デジタル・キャリブレーション信号により表現される第2デジタル・データ・シーケンスを反復的に遅延させて、第2の複数の遅延デジタル・データ・シーケンスを生成するように構成された第2遅延回路と；第2の複数の遅延デジタル・データ・シーケンスのうちの1つに基づいて各自の第2アナログ信号を生成するように各々が構成されている第2の複数のデジタル・アナログ変換器と；を含み、コンバイナは、複数のDACによって生成されるアナログ信号と、第2の複数のDACによって生成される第2アナログ信号とを、補助アナログ信号に合成するように構成されている。

【0076】

具体例14は具体例13の装置であり、第2の複数のDACは、異なるゲインで第2アナログ信号を生成するように構成されている。

【0077】

具体例15は具体例13又は14の装置であり、遅延回路及び第2遅延回路は、デジタル・データ・シーケンス及び第2デジタル・データ・シーケンスを同じ遅延時間だけ反復的に遅延させるように構成されている。

【0078】

具体例16は具体例1-5のうちの何れかの装置であり、アナログ信号生成回路は：位相シフトした複数のクロック信号のうちの相違するものに基づいて、デジタル・キャリブレーション信号により表現されるデジタル・データ・シーケンスをサンプリングすることによって、複数のサンプリングされた信号を生成するように構成された複数のサンプル回路と；複数のサンプリングされた信号のうちの1つに基づいて各自のアナログ信号を生成するように各々が構成されている複数のデジタル・アナログ変換器と；複数のDACによって生成されたアナログ信号を、補助アナログ信号に合成するように構成されたコンバイナと；コンバイナに結合されたパッシブ・アナログ・フィルタであって、補助アナログ信号をフィルタリングすることによってアナログ・キャリブレーション信号を生成するように構成されたパッシブ・アナログ・フィルタと；を含む。

【0079】

具体例17は具体例16の装置であり、複数のDACは、異なるゲインでアナログ信号を生成するように構成されている。

【0080】

具体例18は具体例16又は17の装置であり、サンプル回路の個数は、デジタル・キャリブレーション信号に対する所望のオーバー・サンプリング比に等しい。

【0081】

具体例19は具体例16-18のうちの何れかの装置であり、アナログ信号生成回路は、更に：位相シフトした複数のクロック信号のうちの相違するものに基づいて、デジタル・キャリブレーション信号により表現される第2デジタル・データ・シーケンスをサンプリングすることによって、第2の複数のサンプリングされた信号を生成するように構成された第2の複数のサンプル回路と；第2の複数のサンプリングされた信号のうちの1つに基づいて各自の第2アナログ信号を生成するように各々が構成されている第2の複数のDACと；を含み、コンバイナは、複数のDACによって生成されるアナログ信号と、第2の複数のDACによって生成される第2アナログ信号とを、補助アナログ信号に合成するように構成されている。

【0082】

具体例20は具体例19の装置であり、第2の複数のDACは、異なるゲインで第2アナログ信号を生成するように構成されている。

【0083】

具体例21は具体例9-20のうちの何れかの装置であり、複数のDACは1ビットの分解能を示す。

【0084】

具体例22は具体例1-21のうちの何れかの装置であり、デジタル・キャリブレーション信号により表現される1つ以上のデジタル・データ・シーケンスは、1ビット・シーケンスである。

【0085】

具体例23は、TI-ADCと；具体例1-22のうちの何れかのTI-ADCを較正する装置と；を含む受信機である。

【0086】

具体例24は具体例23の受信機であり、RF受信信号をアンテナ素子から受信し、RF受信信号に基づいて、デジタル化するアナログ信号を信号ノードに供給するように構成されたアナログ回路を更に含む。

【0087】

具体例25は、具体例23又は24に記載の受信機と；RF送信信号を生成するように構成された送信機と；を含む基地局である。

【0088】

具体例26は、具体例25の基地局であり、受信機及び送信機のうちの少なくとも1つに結合される少なくとも1つのアンテナ素子を更に含む。

【0089】

具体例27は、具体例23又は24に記載の受信機と；RF送信信号を生成するように構成された送信機と；を含むモバイル・デバイスである。

【0090】

具体例28は、具体例27のモバイル・デバイスであり、受信機及び送信機のうちの少なくとも1つに結合される少なくとも1つのアンテナ素子を更に含む。

【0091】

既に詳細に説明されている具体例及び図面のうちの1つ以上と共に言及及び描写さえる態様及び特徴は、他の具体例の同様な特徴を置き換えるために、又はその特徴を他の具体例に追加的に導入するために、1つ以上の他の具体例と組み合わせてもよい。

【0092】

具体例は、更に、コンピュータ・プログラムがコンピュータ又はプロセッサ上で実行される場合に、上記方法のうちの1つ以上を実行するためのプログラム・コードを有するコンピュータ・プログラムであってもよいし、又はそれに関連していてもよい。種々の上述の方法のステップ、オペレーション又はプロセスは、プログラムされたコンピュータ又はプロセッサによって実行されてもよい。具体例はまた、デジタル・データ記憶媒体のようなプログラム記憶装置もカバーすることが可能であり、その記憶装置は、機械、プロセッサ、又はコンピュータで読み取ることが可能であり、命令についての機械実行可能な、プロセッサ実行可能な又はコンピュータ実行可能なプログラムをエンコードしている。これらの命令は、上述した方法の動作の全部又は一部を実行するか又は実行を引き起こす。プログラム記憶装置は、例えば、デジタル・メモリ、磁気ディスク及び磁気テープのような磁気記憶媒体、ハード・ドライブ、又は光学的に読み取り可能なデジタル・データ記憶媒体を含んでもよいし、又はそれらであってもよい。更なる具体例は、上述した方法の動作を実行するようにプログラムされたコンピュータ、プロセッサ又は制御ユニット、又は上述した方法の動作を実行するようにプログラムされた（フィールド）プログラマブル論理アレイ（（F）PLA）又は（フィールド）プログラマブル・ゲート・アレイ（（F）PGA）をカバーすることも可能である。

【0093】

明細書及び図面は、本開示の原理を単に例示しているに過ぎない。更に、本明細書に記載されている全ての具体例は、主として、本開示の原理及び発明者が当該技術分野を促進することに貢献した概念を読者が理解することを支援するために、例示の目的であるようにしか意図されていない。本開示の原理、態様、及び具体例、並びにそれらの特定の具体例を説明する本明細書中の全ての説明は、それらの均等物を包含するように意図されている。

【0094】

ある機能を実行する「...のための手段」として示される機能ブロックは、特定の機能を実行するように構成された回路を指すことが可能である。従って、「何らかのための手段」は、「何らかのために構成された、又は何らかのために適合した手段」として、例えば、それぞれのタスクに構成された、又はそれに適合したデバイス又は回路として実現される可能性がある。「手段」、「信号を提供するための手段」、「信号を生成するための手段」等のラベルが付された機能ブロックを含む、図中に示される様々な要素の機能は、「信号プロバイダ」、「信号処理ユニット」、「プロセッサ」、「コントローラ」等のような専用ハードウェア、並びに適切なソフトウェアに関連してソフトウェアを実行することが可能なハードウェアの形態で実装されてもよい。プロセッサによって提供される場合に、機能は、単一の専用プロセッサによって、単一の共用プロセッサによって、又は、全部又は一部が共有されてもよい複数の個別プロセッサによって提供されてもよい。しかしながら、用語「プロセッサ」又は「コントローラ」は、ソフトウェアを実行することが可能なハードウェアに排他的に限定されるものではなく、DSPハードウェア、ネットワーク・プロセッサ、特定用途向け集積回路（ASIC）、フィールド・プログラマブル・ゲート・アレイ（FPGA）、ソフトウェアを格納するためのリード・オンリ・メモリ（ROM）、ランダム・アクセス・メモリ（RAM）、及び不揮発性ストレージを含んでもよい。他のハードウェアも、標準的なものであれカスタム化されたものであれ、包含される可能性がある。

【0095】

ブロック図は、例えば、本開示の原理を実施するハイ・レベル回路図を示すことが可能である。同様に、フローチャート、フロー・ダイアグラム、状態遷移図、疑似コードなどは、種々のプロセス、オペレーション又はステップを表すことが可能であり、これらは例えばコンピュータ読み取り可能な媒体内で実際に表現され、コンピュータ又はプロセッサによって（そのようなコンピュータ又はプロセッサが明示的に示されているか否かにかかわらず）、実行されることが可能である。明細書又は特許請求の範囲において開示される方法は、これらの方法の各動作の各々を実施するための手段を有するデバイスによって実施することができる。

【0096】

明細書又は特許請求の範囲において開示される複数の動作、プロセス、オペレーション、ステップ又は機能の開示は、例えば技術的な理由のために明示的又は暗示的に別段の言及がない限り、特定の順序の内にあるように解釈されない可能性があることが理解されるべきである。従って、複数の動作又は機能の開示は、そのような動作又は機能が技術的な理由により非可換でない限り、それらを特定の順序に限定していない。更に、幾つかの具体例では、単一の動作、機能、プロセス、オペレーション又はステップはそれぞれ、複数のサブ動作、サブ機能、サブプロセス、サブ・オペレーション、又はサブ・ステップを含んでもよいし、又はそれらに分割されてもよい。明示的に除外されない限り、このようなサブ動作は、単独の動作の本開示の一部分に含まれてもよい。

【0097】

更に、以下のクレームは本明細書の詳細な説明に組み込まれており、ここで、各クレームは、別個の具体例としてそれ自体成立し得る。各クレームは、それ自体が別個の具体例として成立し得る一方、従属クレームは、クレーム中で1つ以上の他のクレームとの特定の組み合わせに言及する可能性があるが、他の具体例はまた、それぞれ他の従属又は独立クレームの対象事項との従属クレームの組み合わせも包含し得ることに留意されたい。このような組み合わせは、特定の組み合わせが意図されていないことが指定されていない限り、本明細書において明示的に提案される。更に、本願は、クレームの他の任意の独立クレームに対する特徴を、たとえそのクレームがその独立クレームに直接的に従属していなかったとしても、含むように意図されている。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】