(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-05
(45)【発行日】2024-08-14
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/8238 20060101AFI20240806BHJP
H01L 27/092 20060101ALI20240806BHJP
H01L 21/336 20060101ALI20240806BHJP
H01L 29/78 20060101ALI20240806BHJP
【FI】
H01L27/092 G
H01L29/78 301X
H01L29/78 301Y
H01L27/092 C
(21)【出願番号】P 2022522426
(86)(22)【出願日】2020-05-14
(86)【国際出願番号】 JP2020019228
(87)【国際公開番号】W WO2021229740
(87)【国際公開日】2021-11-18
【審査請求日】2023-04-14
(73)【特許権者】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】100107766
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【氏名又は名称】伊東 忠彦
(72)【発明者】
【氏名】芹澤 晴彦
(72)【発明者】
【氏名】千々松 達夫
【審査官】岩本 勉
(56)【参考文献】
【文献】米国特許第10559566(US,B1)
【文献】米国特許第10510620(US,B1)
【文献】米国特許出願公開第2019/0305104(US,A1)
【文献】米国特許第10424639(US,B1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 27/092
H01L 29/78
H01L 21/8238
H01L 21/336
(57)【特許請求の範囲】
【請求項1】
基板と、
前記基板の上に配置された第1の半導体層と、
前記基板の上で、平面視で第1の方向において、前記第1の半導体層を挟んで配置された第1の半導体領域及び第2の半導体領域と、
前記第1の半導体層の上方に配置された第2の半導体層と、
それぞれ前記第1の半導体領域及び前記第2の半導体領域の上方で、前記第1の方向において、前記第2の半導体層を挟んで配置された第3の半導体領域及び第4の半導体領域と、
前記基板の上で、平面視で前記第1の方向とは異なる第2の方向で前記第1の半導体層と並んで配置された第3の半導体層と、
前記基板の上で、平面視で前記第1の方向において、前記第3の半導体層を挟んで配置された第5の半導体領域及び第6の半導体領域と、
前記第3の半導体層の上方で、平面視で前記第2の方向で前記第2の半導体層と並んで配置された第4の半導体層と、
それぞれ前記第5の半導体領域及び前記第6の半導体領域の上方で、前記第1の方向において、前記第4の半導体層を挟んで配置された第7の半導体領域及び第8の半導体領域と、
前記基板の上に配置され、前記第1の方向に延在し、第1の側面と、前記第1の側面とは反対側の第2の側面とを備えた絶縁性の壁と、
前記第1の半導体層及び前記第2の半導体層の上に第1のゲート絶縁膜を介して配置された第1のゲート電極と、
前記第3の半導体層及び前記第4の半導体層の上に第2のゲート絶縁膜を介して配置された第2のゲート電極と、
を有し、
前記第1の側面は、前記第1の半導体層及び前記第2の半導体層に接し、
前記第2の側面は、前記第3の半導体層及び前記第4の半導体層に接することを特徴とする半導体装置。
【請求項2】
前記第1の半導体領域及び前記第2の半導体領域の導電型は第1の導電型であり、
前記第3の半導体領域及び前記第4の半導体領域の導電型は、前記第1の導電型とは異なる第2の導電型であることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第2の半導体領域と前記第4の半導体領域とが電気的に接続されていることを特徴とする請求項2に記載の半導体装置。
【請求項4】
前記第2の半導体領域及び前記第4の半導体領域は、電気的に前記第2のゲート電極に接続されていることを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記第5の半導体領域及び前記第6の半導体領域の導電型は前記第2の導電型であり、
前記第7の半導体領域及び前記第8の半導体領域の導電型は前記第1の導電型であることを特徴とする請求項2乃至4のいずれか1項に記載の半導体装置。
【請求項6】
前記第6の半導体領域と前記第8の半導体領域とが電気的に接続されていることを特徴とする請求項5に記載の半導体装置。
【請求項7】
前記第1の半導体領域に電気的に接続された第1の電源線と、
前記第5の半導体領域に電気的に接続された第2の電源線と、
を有することを特徴とする請求項1乃至6のいずれか1項に記載の半導体装置。
【請求項8】
前記第1の電源線及び前記第2の電源線は前記基板に埋め込まれていることを特徴とする請求項7に記載の半導体装置。
【請求項9】
基板の上方に第1の半導体材料層を形成する工程と、
前記第1の半導体材料層の上方に第2の半導体材料層を形成する工程と、
前記第1の半導体材料層及び前記第2の半導体材料層を含む積層をエッチングすることで、平面視で第1の方向に延び、前記第1の方向とは異なる第2の方向で並ぶ第1のフィン及び第2のフィンを形成する工程であって、前記第1のフィンは、前記第1の半導体材料層から得られる第1の半導体層と、前記第2の半導体材料層から得られる第2の半導体層とを含み、前記第2のフィンは、前記第1の半導体材料層から得られる第3の半導体層と、前記第2の半導体材料層から得られる第4の半導体層とを含む工程と、
前記第1のフィンと前記第2のフィンとの間に、前記第1の半導体層及び前記第2の半導体層に接する第1の側面と、前記第3の半導体層及び前記第4の半導体層に接する第2の側面とを有する絶縁性の壁を形成する工程と、
前記第1の方向において、前記第1の半導体層を挟んで第1の半導体領域及び第2の半導体領域を形成する工程と、
前記第1の方向において、前記第2の半導体層を挟んで第3の半導体領域及び第4の半導体領域を形成する工程と、
前記第1の方向において、前記第3の半導体層を挟んで第5の半導体領域及び第6の半導体領域を形成する工程と、
前記第1の方向において、前記第4の半導体層を挟んで第7の半導体領域及び第8の半導体領域を形成する工程と、
前記第1の半導体層及び前記第2の半導体層の上に第1のゲート絶縁膜を介して第1のゲート電極を形成する工程と、
前記第3の半導体層及び前記第4の半導体層の上に第2のゲート絶縁膜を介して第2のゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
相補型電界効果トランジスタ(Complementary Field Effect Transistor:CFET)とよばれる素子が知られている。CFETでは、nチャネルFETとpチャネルFETとが基板上に積層される。CFETは半導体装置の微細化に好適である。
【0003】
フォークシートトランジスタ(forksheet transistor)とよばれる素子も知られている。フォークシートトランジスタでは、壁状の絶縁膜を間に挟むようにして、ナノワイヤ又はナノシートのチャネルが配置される。フォークシートトランジスタも半導体装置の微細化に好適である。
【先行技術文献】
【特許文献】
【0004】
【文献】米国特許第9570395号明細書
【文献】米国特許第9837414号明細書
【文献】米国特許出願公開第2017/0040321号明細書
【文献】米国特許第9129829号明細書
【非特許文献】
【0005】
【文献】IEDM17-505, 2-6 Dec. 2017
【文献】IEDM19-871, 7-11 Dec. 2019
【発明の概要】
【発明が解決しようとする課題】
【0006】
これまでのところ、更なる微細化が可能な具体的な構成について、詳細な検討はされていない。
【0007】
本発明の目的は、更なる微細化が可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0008】
開示の技術に係る半導体装置は、基板と、前記基板の上に配置された第1の半導体層と、前記基板の上で、平面視で第1の方向において、前記第1の半導体層を挟んで配置された第1の半導体領域及び第2の半導体領域と、前記第1の半導体層の上方に配置された第2の半導体層と、それぞれ前記第1の半導体領域及び前記第2の半導体領域の上方で、前記第1の方向において、前記第2の半導体層を挟んで配置された第3の半導体領域及び第4の半導体領域と、前記基板の上で、平面視で前記第1の方向とは異なる第2の方向で前記第1の半導体層と並んで配置された第3の半導体層と、前記基板の上で、平面視で前記第1の方向において、前記第3の半導体層を挟んで配置された第5の半導体領域及び第6の半導体領域と、前記第3の半導体層の上方で、平面視で前記第2の方向で前記第2の半導体層と並んで配置された第4の半導体層と、それぞれ前記第5の半導体領域及び前記第6の半導体領域の上方で、前記第1の方向において、前記第4の半導体層を挟んで配置された第7の半導体領域及び第8の半導体領域と、前記基板の上に配置され、前記第1の方向に延在し、第1の側面と、前記第1の側面とは反対側の第2の側面とを備えた絶縁性の壁と、前記第1の半導体層及び前記第2の半導体層の上に第1のゲート絶縁膜を介して配置された第1のゲート電極と、前記第3の半導体層及び前記第4の半導体層の上に第2のゲート絶縁膜を介して配置された第2のゲート電極と、を有し、前記第1の側面は、前記第1の半導体層及び前記第2の半導体層に接し、前記第2の側面は、前記第3の半導体層及び前記第4の半導体層に接する。
【発明の効果】
【0009】
開示の技術によれば、更なる微細化が可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【0010】
【
図1】
図1は、実施形態に係る半導体装置に含まれる回路の構成を示す図である。
【
図2】
図2は、バッファの平面構成を示す模式図(その1)である。
【
図3】
図3は、バッファの平面構成を示す模式図(その2)である。
【
図4】
図4は、バッファを示す断面図(その1)である。
【
図5】
図5は、バッファを示す断面図(その2)である。
【
図6】
図6は、バッファを示す断面図(その3)である。
【
図7】
図7は、バッファを示す断面図(その4)である。
【
図8】
図8は、バッファを示す断面図(その5)である。
【
図9】
図9は、実施形態に係る半導体装置の製造方法を示す平面図(その1)である。
【
図10】
図10は、実施形態に係る半導体装置の製造方法を示す平面図(その2)である。
【
図11】
図11は、実施形態に係る半導体装置の製造方法を示す平面図(その3)である。
【
図12】
図12は、実施形態に係る半導体装置の製造方法を示す平面図(その4)である。
【
図13】
図13は、実施形態に係る半導体装置の製造方法を示す平面図(その5)である。
【
図14】
図14は、実施形態に係る半導体装置の製造方法を示す平面図(その6)である。
【
図15】
図15は、実施形態に係る半導体装置の製造方法を示す平面図(その7)である。
【
図16】
図16は、実施形態に係る半導体装置の製造方法を示す平面図(その8)である。
【
図17】
図17は、実施形態に係る半導体装置の製造方法を示す平面図(その9)である。
【
図18】
図18は、実施形態に係る半導体装置の製造方法を示す平面図(その10)である。
【
図19】
図19は、実施形態に係る半導体装置の製造方法を示す平面図(その11)である。
【
図20】
図20は、実施形態に係る半導体装置の製造方法を示す平面図(その12)である。
【
図21】
図21は、実施形態に係る半導体装置の製造方法を示す平面図(その13)である。
【
図22】
図22は、実施形態に係る半導体装置の製造方法を示す平面図(その14)である。
【
図23】
図23は、実施形態に係る半導体装置の製造方法を示す平面図(その15)である。
【
図24】
図24は、実施形態に係る半導体装置の製造方法を示す平面図(その16)である。
【
図25】
図25は、実施形態に係る半導体装置の製造方法を示す断面図(その1)である。
【
図26】
図26は、実施形態に係る半導体装置の製造方法を示す断面図(その2)である。
【
図27】
図27は、実施形態に係る半導体装置の製造方法を示す断面図(その3)である。
【
図28】
図28は、実施形態に係る半導体装置の製造方法を示す断面図(その4)である。
【
図29】
図29は、実施形態に係る半導体装置の製造方法を示す断面図(その5)である。
【
図30】
図30は、実施形態に係る半導体装置の製造方法を示す断面図(その6)である。
【
図31】
図31は、実施形態に係る半導体装置の製造方法を示す断面図(その7)である。
【
図32】
図32は、実施形態に係る半導体装置の製造方法を示す断面図(その8)である。
【
図33】
図33は、実施形態に係る半導体装置の製造方法を示す断面図(その9)である。
【
図34】
図34は、実施形態に係る半導体装置の製造方法を示す断面図(その10)である。
【
図35】
図35は、実施形態に係る半導体装置の製造方法を示す断面図(その11)である。
【
図36】
図36は、実施形態に係る半導体装置の製造方法を示す断面図(その12)である。
【
図37】
図37は、実施形態に係る半導体装置の製造方法を示す断面図(その13)である。
【
図38】
図38は、実施形態に係る半導体装置の製造方法を示す断面図(その14)である。
【
図39】
図39は、実施形態に係る半導体装置の製造方法を示す断面図(その15)である。
【
図40】
図40は、実施形態に係る半導体装置の製造方法を示す断面図(その16)である。
【
図41】
図41は、実施形態に係る半導体装置の製造方法を示す断面図(その17)である。
【
図42】
図42は、実施形態に係る半導体装置の製造方法を示す断面図(その18)である。
【
図43】
図43は、実施形態に係る半導体装置の製造方法を示す断面図(その19)である。
【
図44】
図44は、実施形態に係る半導体装置の製造方法を示す断面図(その20)である。
【
図45】
図45は、実施形態に係る半導体装置の製造方法を示す断面図(その21)である。
【
図46】
図46は、実施形態に係る半導体装置の製造方法を示す断面図(その22)である。
【
図47】
図47は、実施形態に係る半導体装置の製造方法を示す断面図(その23)である。
【
図48】
図48は、実施形態に係る半導体装置の製造方法を示す断面図(その24)である。
【
図49】
図49は、実施形態に係る半導体装置の製造方法を示す断面図(その25)である。
【
図50】
図50は、実施形態に係る半導体装置の製造方法を示す断面図(その26)である。
【
図51】
図51は、実施形態に係る半導体装置の製造方法を示す断面図(その27)である。
【
図52】
図52は、実施形態に係る半導体装置の製造方法を示す断面図(その28)である。
【
図53】
図53は、実施形態に係る半導体装置の製造方法を示す断面図(その29)である。
【
図54】
図54は、実施形態に係る半導体装置の製造方法を示す断面図(その30)である。
【
図55】
図55は、実施形態に係る半導体装置の製造方法を示す断面図(その31)である。
【
図56】
図56は、実施形態に係る半導体装置の製造方法を示す断面図(その32)である。
【
図57】
図57は、実施形態に係る半導体装置の製造方法を示す断面図(その33)である。
【
図58】
図58は、実施形態に係る半導体装置の製造方法を示す断面図(その34)である。
【
図59】
図59は、実施形態に係る半導体装置の製造方法を示す断面図(その35)である。
【
図60】
図60は、実施形態に係る半導体装置の製造方法を示す断面図(その36)である。
【
図61】
図61は、実施形態に係る半導体装置の製造方法を示す断面図(その37)である。
【
図62】
図62は、実施形態に係る半導体装置の製造方法を示す断面図(その38)である。
【
図63】
図63は、実施形態に係る半導体装置の製造方法を示す断面図(その39)である。
【発明を実施するための形態】
【0011】
以下、実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。また、以下の説明において、基板の表面に平行で互いに直交する2つの方向をX方向、Y方向とし、基板の表面に垂直な方向をZ方向とする。nチャネル電界効果トランジスタをnFET、pチャネル電界効果トランジスタをpFETということがある。また、本開示での配置の一致とは、厳密に、製造上のばらつきに起因して不一致となったものを排除するものではなく、製造上のばらつきで配置にずれが生じている場合でも、配置が一致しているものとみなすことができる。
【0012】
(半導体装置に含まれる回路)
実施形態に係る半導体装置に含まれる回路について説明する。
図1は、実施形態に係る半導体装置に含まれる回路の構成を示す図である。
【0013】
図1に示すように、実施形態に係る半導体装置100は、バッファBUと、VDDの電源電位が供給されるVDD配線と、VSSの電源電位が供給されるVSS配線とを有する。VDD配線は電源配線ともよばれることがある。VSSの電源電位は、例えば接地電位であり、VSS配線は接地配線とよばれることもある。バッファBUは、インバータ1及びインバータ2を有する。インバータ1に入力信号INが入力され、インバータ1の出力がインバータ2に入力され、インバータ2から出力信号OUTが出力される。インバータ1は、pチャネル電界効果トランジスタ(pFET)1Pと、nチャネル電界効果トランジスタ(nFET)1Nとを有し、インバータ2は、pFET2Pと、nFET2Nとを有する。
【0014】
(バッファの構成)
次に、バッファBUの構成について説明する。
図2及び
図3は、バッファBUの平面構成を示す模式図である。
図2は、主として、nFET1N及びpFET2Pのレイアウトを示す。
図3は、主として、pFET1P及びnFET2Nのレイアウトを示す。
図2及び
図3の両方に示す構造物を除き、
図3に示す構造物は、
図2に示す構造物の上方に位置する。
図4、
図5、
図6、
図7及び
図8は、バッファBUを示す断面図である。
図4は、
図2及び
図3中のIV-IV線に沿った断面図に相当する。
図5は、
図2及び
図3中のV-V線に沿った断面図に相当する。
図6は、
図2及び
図3中のVI-VI線に沿った断面図に相当する。
図7は、
図2及び
図3中のVII-VII線に沿った断面図に相当する。
図8は、
図2及び
図3中のVIII-VIII線に沿った断面図に相当する。
【0015】
図2~
図8に示すように、基板101の表面に素子分離膜102が形成されている。素子分離膜102は、例えばSTI(Shallow Trench Isolation)法により形成されている。基板101及び素子分離膜102にX方向に延びる複数の溝が形成され、これら溝内に絶縁膜104を介して電源線910及び920が形成されている。例えば、電源線910及び920の表面は絶縁膜103により覆われている。例えば、素子分離膜102の表面及び絶縁膜103の表面は基板101の表面と面一であってもよいし、面一でなくてもよい。電源線910及び920は基板101に埋め込まれている。このような構造の電源線910及び920は、BPR(Buried Power Rail)とよばれることがある。例えば、電源線910はVDD配線に相当し、電源線920はVSS配線に相当する。
【0016】
素子分離膜102により、例えばX方向に並ぶ2つの領域10及び20が画定されている。概ね、領域10にインバータ1が形成され、領域20にインバータ2が形成される。
【0017】
領域10では、基板101上に積層トランジスタ構造11が形成されている。積層トランジスタ構造11は、ゲート電極110と、ナノシート121及び122と、ゲート絶縁膜130と、スペーサ140とを含む。ゲート電極110は、Y方向に延び、Z方向に立ち上がる。ナノシート121及び122は、X方向でゲート電極110を貫通し、Y方向及びZ方向に配列する。ゲート絶縁膜130は、ゲート電極110とナノシート121及び122との間に形成されている。X方向にて、ゲート電極110及びゲート絶縁膜130がナノシート121及び122の両端から後退するようにして形成されており、この後退した部分にスペーサ140が形成されている。言い換えれば、X方向にて、後述するn型半導体層161及びp型半導体層163と、ゲート電極110との間にスペーサ140が形成されている。
【0018】
例えば、Z方向に配列するナノシート121及び122の数は、それぞれ2であり、2つのナノシート122が2つのナノシート121の上方に配置されている。ナノシート121及び122の厚さは、例えば5nm程度である。なお、ナノシート121及び122の数は、それぞれ1であってもよいし、3以上であってもよい。また、ナノシート121とナノシート122の数は同じでもよいし、異なってもよい。
【0019】
領域10では、ナノシート121の端部に接する2つのn型半導体層161が、X方向でゲート電極110を挟むようにして形成されている。n型半導体層161に接する2つのローカル配線162がX方向でゲート電極110を挟むようにして形成されている。ナノシート122の端部に接する2つのp型半導体層163が、X方向でゲート電極110を挟むようにして形成されている。p型半導体層163に接する2つのローカル配線164がX方向でゲート電極110を挟むようにして形成されている。ローカル配線162とローカル配線164との間に絶縁膜31が形成されている。例えば、n型半導体層161はn型Si層であり、p型半導体層163はp型SiGe層である。例えば、絶縁膜31には、シリコン酸化物又はシリコン窒化物等を用いることができる。ローカル配線162とローカル配線164との間で、絶縁膜31にコンタクトホール312が形成されている。ローカル配線164は、コンタクトホール312内の導電体を通じてローカル配線162に電気的に接続されている。
【0020】
ゲート電極110の一部、ナノシート121、ゲート絶縁膜130の一部及びn型半導体層161がnFET1Nに含まれる。nFET1Nでは、一方のn型半導体層161がソース領域として機能し、他方のn型半導体層161がドレイン領域として機能し、ナノシート121がチャネルとして機能する。ゲート電極110の一部、ナノシート122、ゲート絶縁膜130の一部及びp型半導体層163がpFET1Pに含まれる。pFET1Pでは、一方のp型半導体層163がソース領域として機能し、他方のp型半導体層163がドレイン領域として機能し、ナノシート122がチャネルとして機能する。n型半導体層161と基板101とは、電気的に接続されていてもよいし、その間に形成された絶縁膜により電気的に分離されていてもよい。
【0021】
領域20では、基板101上に積層トランジスタ構造21が形成されている。積層トランジスタ構造21は、ゲート電極210と、ナノシート221及び222と、ゲート絶縁膜230と、スペーサ240とを含む。ゲート電極210は、Y方向に延び、Z方向に立ち上がる。ナノシート221及び222は、X方向でゲート電極210を貫通し、Y方向及びZ方向に配列する。ゲート絶縁膜230は、ゲート電極210とナノシート221及び222との間に形成されている。X方向にて、ゲート電極210及びゲート絶縁膜230がナノシート221及び222の両端から後退するようにして形成されており、この後退した部分にスペーサ240が形成されている。言い換えれば、X方向にて、後述するp型半導体層261及びn型半導体層263と、ゲート電極210との間にスペーサ240が形成されている。
【0022】
例えば、Z方向に配列するナノシート221及び222の数は、それぞれ2であり、2つのナノシート222が2つのナノシート221の上方に配置されている。ナノシート221及び222の厚さは、例えば、10nm以下であり、好ましくは5nm以下である。なお、ナノシート221及び222の数は、それぞれ1であってもよいし、3以上であってもよい。また、ナノシート221とナノシート222の数は同じでもよいし、異なってもよい。
【0023】
領域20では、ナノシート221の端部に接する2つのp型半導体層261が、X方向でゲート電極210を挟むようにして形成されている。p型半導体層261に接する2つのローカル配線262がX方向でゲート電極210を挟むようにして形成されている。ナノシート222の端部に接する2つのn型半導体層263が、X方向でゲート電極210を挟むようにして形成されている。n型半導体層263に接する2つのローカル配線264がX方向でゲート電極210を挟むようにして形成されている。ローカル配線262とローカル配線264との間に絶縁膜32が形成されている。例えば、p型半導体層261はp型SiGe層であり、n型半導体層263はn型Si層である。例えば、絶縁膜32には、シリコン酸化物又はシリコン窒化物等を用いることができる。ローカル配線262とローカル配線264との間で、絶縁膜32にコンタクトホール322が形成されている。ローカル配線264は、コンタクトホール322内の導電体を通じてローカル配線262に電気的に接続されている。p型半導体層261と基板101とは、電気的に接続されていてもよいし、その間に形成された絶縁膜により電気的に分離されていてもよい。
【0024】
ゲート電極210の一部、ナノシート221、ゲート絶縁膜230の一部及びp型半導体層261がpFET2Pに含まれる。pFET2Pでは、一方のp型半導体層261がソース領域として機能し、他方のp型半導体層261がドレイン領域として機能し、ナノシート221がチャネルとして機能する。ゲート電極210の一部、ナノシート222、ゲート絶縁膜230の一部及びn型半導体層263がnFET2Nに含まれる。nFET2Nでは、一方のn型半導体層263がソース領域として機能し、他方のn型半導体層263がドレイン領域として機能し、ナノシート222がチャネルとして機能する。
【0025】
図示を省略するが、ゲート電極110及び210と基板101とは、その間に絶縁膜が形成され、電気的に分離される。
【0026】
ローカル配線162はY方向に延びる。ローカル配線162は電源線910の上方まで延びる。ローカル配線162と電源線910との間で、絶縁膜103にコンタクトホール311が形成されている。ローカル配線162はコンタクトホール311内の導電体を通じて電源線910に接続されている。
【0027】
ローカル配線262はY方向に延びる。ローカル配線262は電源線920の上方まで延びる。ローカル配線262と電源線920との間で、絶縁膜103にコンタクトホール321が形成されている。ローカル配線262はコンタクトホール321内の導電体を通じて電源線920に接続されている。
【0028】
基板101上に、領域10と領域20との間に絶縁性の壁50が設けられている。壁50は、X方向に延び、Z方向に立ち上がる。壁50は、側面51と、側面51とは反対側の側面52とを備え、側面51は、ナノシート121及び122に接し、側面52は、ナノシート221及び222に接する。壁50の幅、すなわち側面51と側面52との間の距離は、例えば、15nm以下であり、好ましくは8nm以下である。
【0029】
図4に示すように、Y方向で壁50とともにゲート電極110、210を間に挟むようにしてサイドウォール55が形成されている。サイドウォール55の側方に絶縁膜61が形成されている。
図5に示すように、絶縁膜61とローカル配線164、264との間に絶縁膜63が形成され、
図6に示すように、絶縁膜61とローカル配線262との間に絶縁膜62が形成されている。
【0030】
壁50と、ゲート電極110及び210と、スペーサ140及び240と、ローカル配線164及び264と、サイドウォール55と、絶縁膜61及び63との上に絶縁膜64が形成され、絶縁膜64の上に絶縁膜65が形成されている。
【0031】
絶縁膜64、63及び31に、ローカル配線162に達するコンタクトホール313が形成され、絶縁膜64、63及び32に、ローカル配線262に達するコンタクトホール323が形成されている。例えば、コンタクトホール313はコンタクトホール311の上方に形成され、コンタクトホール323はコンタクトホール321の上方に形成されている。
【0032】
絶縁膜64内に信号線411及び421が形成されている。信号線411は、コンタクトホール313内の導電体を通じてローカル配線162に接続されている。信号線421は、コンタクトホール323内の導電体を通じてローカル配線262に接続されている。
【0033】
絶縁膜64に、ゲート電極110に達するコンタクトホール314と、一方のローカル配線164に達するコンタクトホール315と、他方のローカル配線164に達するコンタクトホール316とが形成されている。絶縁膜64に、ゲート電極210に達するコンタクトホール324と、一方のローカル配線264に達するコンタクトホール325と、他方のローカル配線264に達するコンタクトホール326とが形成されている。
【0034】
絶縁膜64内に信号線412、413、414、422、423及び424が形成されている。信号線412は、コンタクトホール314内の導電体を通じてゲート電極110に接続されている。信号線413は、コンタクトホール315内の導電体を通じて一方のローカル配線164に接続されている。信号線414は、コンタクトホール316内の導電体を通じて他方のローカル配線164に接続されている。信号線423は、コンタクトホール324内の導電体を通じてゲート電極210に接続されている。信号線424は、コンタクトホール325内の導電体を通じて一方のローカル配線264に接続されている。信号線422は、コンタクトホール326内の導電体を通じて他方のローカル配線264に接続されている。
【0035】
絶縁膜65に、信号線414に達するコンタクトホール317と、信号線413に達するコンタクトホール318と、信号線411に達するコンタクトホール319とが形成されている。絶縁膜65に、信号線423に達するコンタクトホール327と、信号線421に達するコンタクトホール328と、信号線424に達するコンタクトホール329とが形成されている。
【0036】
絶縁膜65内に信号線431、432及び433が形成されている。信号線431は、コンタクトホール318内の導電体を通じて信号線413に接続され、コンタクトホール328内の導電体を通じて信号線421に接続されている。信号線432は、コンタクトホール317内の導電体を通じて信号線414に接続され、コンタクトホール327内の導電体を通じて信号線423に接続されている。信号線433は、コンタクトホール319内の導電体を通じて信号線411に接続され、コンタクトホール329内の導電体を通じて信号線424に接続されている。
【0037】
バッファBUでは、信号線412に入力信号INが入力され、信号線422から出力信号OUTが出力される。
【0038】
例えば、電源線910及び920の材料には、ルテニウム(Ru)、モリブデン(Mo)、コバルト(Co)又はタングステン(W)等が用いられる。例えば、信号線411~414、421~424及び431~433の材料には、銅(Cu)、ルテニウム(Ru)、モリブデン(Mo)又はコバルト(Co)等が用いられる。銅、コバルト又はタングステンを用いる場合、導電性の下地膜(バリアメタル膜)、例えばタンタル(Ta)膜又は窒化タンタル(TaN)膜を形成することが好ましいが、ルテニウムを用いる場合は、下地膜を形成しなくてもよい。
【0039】
例えば、ローカル配線162、164、262及び264の材料には、銅(Cu)、ルテニウム(Ru)、モリブデン(Mo)、コバルト(Co)又はタングステン(W)等が用いられる。銅、コバルト又はタングステンを用いる場合、導電性の下地膜(バリアメタル膜)、例えばチタン(Ti)膜又は窒化チタン(TiN)膜を形成することが好ましいが、モリブデン又はルテニウムを用いる場合は、下地膜を形成しなくてもよい。例えば、コンタクトホール内の導電体(ビア)には、例えばローカル配線の材料と同様の材料を用いることができる。
【0040】
例えば、基板101には、シリコン(Si)等の半導体を用いることができる。例えば、ナノシート121、122、221及び222には、シリコン(Si)等の半導体を用いることができる。p型半導体層163及び261には、p型不純物としてボロン(B)を含む、シリコン、炭化シリコン(SiC)、シリコンゲルマニウム(SiGe)等の半導体を用いることができる。n型半導体層161及び263には、n型不純物としてリン(P)を含む、シリコン、炭化シリコン、シリコンゲルマニウム等の半導体を用いることができる。
【0041】
例えば、ゲート電極110及び210には、チタン(Ti)、窒化チタン(TiN)、多結晶シリコン(ポリSi)等の導電材料を用いることができる。例えば、ゲート絶縁膜130及び230には、ハフニウム酸化物、アルミニウム酸化物、ハフニウム及びアルミニウムの酸化物等の高誘電体材料を用いることができる。ナノシート121上に形成されたゲート絶縁膜130と、ナノシート122上に形成されたゲート絶縁膜130とは、それぞれ異なる材料を含むものであってもよい。また、ナノシート221上に形成されたゲート絶縁膜230と、ナノシート222上に形成されたゲート絶縁膜230は、それぞれ異なる材料を含むものであってもよい。
【0042】
例えば、ローカル配線及び信号線は、それらの下部に配置されるコンタクトホールとともに、デュアルダマシン法により形成されている。また、ローカル配線及び信号線は、それらの下部に配置されるコンタクトホールとは別個に、シングルダマシン法で形成されていてもよい。
【0043】
例えば、サイドウォール55、スペーサ140及び240、絶縁性の壁50の材料には、シリコン酸化物又はシリコン窒化物等を用いることができる。
【0044】
(半導体装置の製造方法)
次に、実施形態に係る半導体装置100の製造方法について説明する。
図9~
図24は、実施形態に係る半導体装置の製造方法を示す平面図である。
図25~
図37は、実施形態に係る半導体装置の製造方法を示す断面図である。
図25~
図37は、
図2及び
図3中のIV-IV線に沿った断面の変化を示す。
図38~
図44は、実施形態に係る半導体装置の製造方法を示す断面図である。
図38~
図44は、
図2及び
図3中のV-V線に沿った断面の変化を示す。
図45~
図48は、実施形態に係る半導体装置の製造方法を示す断面図である。
図45~
図48は、
図2及び
図3中のVI-VI線に沿った断面の変化を示す。
図49~
図63は、実施形態に係る半導体装置の製造方法を示す断面図である。
図49~
図63は、
図2及び
図3中のVII-VII線に沿った断面の変化を示す。
図12~
図24では、ゲート絶縁膜を除く絶縁膜を省略する。
【0045】
先ず、
図9、
図25及び
図49に示すように、基板101上に、SiGe膜71、Si膜81、SiGe膜72、Si膜82、SiGe膜73、Si膜83、SiGe膜74、Si膜84及びSiGe膜75を形成する。Si膜81及び82は、ナノシート121及び221となり、Si膜83及び84は、ナノシート122及び222となる。Si膜81~84の厚さは、例えば、5nm程度である。SiGe膜71~75の厚さは、例えば5nm~8nm程度である。SiGe膜73が、SiGe膜71、72、74及び75より厚くてもよい。SiGe膜71~75及びSi膜81~84は、例えば、エピタキシャル成長法により形成する。
【0046】
次いで、
図10及び
図26に示すように、続いて、SiGe膜71~75及びSi膜81~84の積層をエッチングして、基板101から突出した板状にパターニングする。このパターニングにより、Y方向に延びるフィン91、92を、それぞれ領域10、20に対応するように形成する。フィン91及び92はX方向に並ぶ。また、平面視でフィン91及び92の側方において、基板101の表面に素子分離膜102用の溝105を形成する。
【0047】
その後、
図27に示すように、溝105内に素子分離膜102を形成する。素子分離膜102により、例えばX方向に並ぶ2つの領域10及び20が画定される。
【0048】
続いて、
図28に示すように、フィン91及び92の上面及び側面を覆い、素子分離膜102の上面を覆う絶縁膜106を形成する。絶縁膜106は、フィン91及び92の間の隙間を埋めるように形成する。
【0049】
次いで、
図11及び
図29に示すように、フィン91及び92の間の隙間に残存するように絶縁膜106のエッチングを行うことで絶縁性の壁50を形成する。壁50は、フィン91に接する側面51と、フィン92に接する側面52とを有する。なお、素子分離膜102の形成前に絶縁膜106を形成し、フィン91及び92の間の隙間に残存するように絶縁膜106のエッチングを行い、その後で素子分離膜102を形成してもよい。この場合、フィン91及び92の間の溝105内には素子分離膜102ではなく壁50が形成される。また、素子分離膜102及び絶縁膜106の形成を一括して行い、その後でフィン91及び92の間の隙間に残存するように絶縁膜106のエッチングを行ってもよい。
【0050】
その後、
図12及び
図30に示すように、電源線910及び920用のX方向に延びる複数の溝を素子分離膜102及び基板101に形成し、これら溝の底面及び側面に沿うようにして絶縁膜104を形成する。そして、絶縁膜104の上に電源線910及び920を形成し、電源線910及び920の上に絶縁膜103を形成する。溝の形成と、絶縁膜104の形成と、電源線910及び920の形成と、絶縁膜103の形成とを、壁50の形成の前に行ってもよい。
【0051】
続いて、
図13、
図31及び
図50に示すように、犠牲ゲート107及びサイドウォール55を形成する。犠牲ゲート107は、例えば多結晶シリコン膜である。サイドウォール55は、例えば絶縁膜の形成及びエッチバックにより形成することができる。
【0052】
次いで、
図14、
図32、
図38及び
図51に示すように、絶縁膜61を形成する。絶縁膜61の形成では、例えば、シリコン酸化膜を形成し、化学機械研磨(Chemical Mechanical Polishing:CMP)により、犠牲ゲート107及びサイドウォール55が露出するまでシリコン酸化膜の上面を研磨する。
【0053】
その後、
図15、
図39及び
図52に示すように、ゲート電極及びローカル配線の形成予定領域において、絶縁膜61を選択的に除去し、フィン91及び92の犠牲ゲート107及びサイドウォール55から露出した部分を除去する。
【0054】
続いて、
図53に示すように、等方性エッチングによりSiGe膜71~75の両端をX方向で後退させる。Si膜81及び82のフィン91内の部分がナノシート121となり、Si膜81及び82のフィン92内の部分がナノシート221となり、Si膜83及び84のフィン91内の部分がナノシート122となり、Si膜83及び84のフィン92内の部分がナノシート222となる。
【0055】
次いで、
図54に示すように、SiGe膜71~75が後退した部分にスペーサ140を形成する。
【0056】
その後、
図16及び
図55に示すように、ナノシート122及び222のX方向の両端面を覆うように、カバー膜108を形成する。
【0057】
続いて、
図17、
図40及び
図56に示すように、ナノシート121の側面上にn型半導体層161をエピタキシャル成長させ、ナノシート221の側面上にp型半導体層261をエピタキシャル成長させる。例えば、n型半導体層161には、ホスフィン(PH
3)を用いて、n型不純物としてリン(P)を導入し、p型半導体層261には、ジボラン(B
2H
6)を用いて、p型不純物としてボロン(B)を導入する。n型半導体層161、p型半導体層261は、どちらを先に形成してもよい。カバー膜108は、n型半導体層161、p型半導体層261のうちで後に形成する半導体層を成長させるナノシート121又は221の側面上にも形成しておき、先に形成する半導体層の成長後に、後に形成する半導体層を成長させる部分から除去することが好ましい。
【0058】
次いで、
図18、
図41、
図45及び
図57に示すように、絶縁膜62を形成し、n型半導体層161に接する2つのローカル配線162と、p型半導体層261に接する2つのローカル配線262とを形成する。ローカル配線162及び262は同時に形成することができる。ローカル配線162及び262は、例えば導電膜の形成及びエッチバックにより形成することができる。更に、ローカル配線162上に絶縁膜31を形成し、ローカル配線262上に絶縁膜32を形成する。絶縁膜31及び32は同時に形成することができる。ローカル配線162及び262の形成前に、絶縁膜103にコンタクトホール311及び321を形成しておき、一方のローカル配線162は電源線910に接するように形成し、一方のローカル配線262は電源線920に接するように形成してもよい。
【0059】
その後、
図19、
図42、
図46及び
図58に示すように、カバー膜108を除去し、ナノシート122の側面上にp型半導体層163をエピタキシャル成長させ、ナノシート222の側面上にn型半導体層263をエピタキシャル成長させる。例えば、p型半導体層163には、ジボラン(B
2H
6)を用いて、p型不純物としてボロン(B)を導入し、n型半導体層263には、ホスフィン(PH
3)を用いて、n型不純物としてリン(P)を導入する。p型半導体層163、n型半導体層263は、どちらを先に形成してもよい。カバー膜108は、p型半導体層163、n型半導体層263のうちで後に形成する半導体層を成長させるナノシート122又は222の側面上に残したまま先に形成する半導体層を成長させ、その後に、全体を除去することが好ましい。
【0060】
続いて、絶縁膜63を形成し、p型半導体層163に接するローカル配線164と、n型半導体層263に接するローカル配線264とを形成する。ローカル配線164及び264は同時に形成することができる。ローカル配線164及び264は、例えば導電膜の形成及びエッチバックにより形成することができる。ローカル配線164及び264の形成前に、絶縁膜31及び32にそれぞれコンタクトホール312及び322を形成しておき、一方のローカル配線164はローカル配線162に接するように形成し、一方のローカル配線264はローカル配線262に接するように形成してもよい。
【0061】
【0062】
その後、
図21、
図34及び
図60に示すように、SiGe膜71~75を除去する。この結果、ナノシート121、122、221及び222の周囲に空間が形成される。
【0063】
続いて、
図22、
図35及び
図61に示すように、ナノシート121、122、221及び222の周囲にゲート絶縁膜130及び230を形成する。ゲート絶縁膜130及び230は、例えば化学気相成長(chemical vapor deposition:CVD)法、原子層堆積法(atomic layer deposition:ALD)法等の堆積法により形成することができる。ゲート絶縁膜130及び230は基板101の表面等にも形成されるが、図示は省略する。
【0064】
次いで、
図23、
図36、
図43、
図47及び
図62に示すように、ゲート電極110及び210を形成し、例えば壁50の上面が露出するまで絶縁膜61等の研磨を行い、ゲート電極110及び210の上面を平坦化する。このようにして、領域10に積層トランジスタ構造11が形成され、領域20に積層トランジスタ構造21が形成される。
【0065】
その後、
図24、
図37、
図44、
図48及び
図63に示すように、絶縁膜64を形成し、コンタクトホール313~316及び323~326を形成し、信号線411~414及び421~424を形成する。続いて、絶縁膜65を形成し、コンタクトホール317~319及び327~329を形成し、信号線431~433を形成する。
【0066】
その後、適宜、上層配線等を形成して半導体装置100を完成させる。
【0067】
本開示の半導体装置に含まれる回路は、2つのインバータが直列に接続されたバッファに限定されない。ローカル配線及び信号線の接続関係が上記の実施形態とは相違し、例えば、2つのインバータが並列に接続された回路が本開示の半導体装置に含まれていてもよく、互いに独立した2つのインバータが本開示の半導体装置に含まれていてもよい。
【0068】
また、第1~第4の半導体領域が互いに同じ導電型であってもよく、第5~第8の半導体領域が互いに同じ導電型であってもよい。例えば、側面51に接する半導体層(ナノシート)に接続される半導体領域の導電型がすべてN型であって、側面52に接する半導体層(ナノシート)に接続される半導体領域の導電型がすべてP型であってもよい。また、第1~第8の半導体領域が互いに同じ導電型であってもよい。
【0069】
電源線910及び920は基板101に埋め込まれていなくてもよく、例えば、絶縁膜61より上方に設けられていてもよい。
【0070】
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。
【符号の説明】
【0071】
1、2:インバータ
11、21:積層トランジスタ構造
50:壁
51、52:側面
91、92:フィン
100:半導体装置
110、210:ゲート電極
121、122、221、222:ナノシート
130、230:ゲート絶縁膜
161、263:n型半導体層
163、261:p型半導体層
162、164、262、264:ローカル配線
910、920:電源線