(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2024-08-05
(45)【発行日】2024-08-14
(54)【発明の名称】スクランブル回路、通信システム及びスクランブル方法
(51)【国際特許分類】
H04L 9/24 20060101AFI20240806BHJP
【ＦＩ】
H04L9/24
【請求項の数】
8
(21)【出願番号】P 2023100187
(22)【出願日】2023-06-19
【審査請求日】2023-06-19
(73)【特許権者】
【識別番号】591230295
【氏名又は名称】ＮＴＴイノベーティブデバイス株式会社
(74)【代理人】
【識別番号】110003199
【氏名又は名称】弁理士法人高田・高橋国際特許事務所
(72)【発明者】
【氏名】織茂 雅浩
(72)【発明者】
【氏名】畑 隆弘
【審査官】上島 拓也
(56)【参考文献】
【文献】特開平１１－２４２４３７（ＪＰ，Ａ）
【文献】特開昭６１－２７８２０７（ＪＰ，Ａ）
【文献】特開２００１－２３７８２６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｌ ９／２４
(57)【特許請求の範囲】
【請求項1】
一連のデータを連続的にスクランブルするスクランブル回路であって、前記一連のデータをＬ（Ｌは自然数）個毎に区切りｋ（ｋは自然数）組ずつＬ×ｋ個のデータを１つのデータセットとしてｋ系列で並列的にスクランブル処理を行うｋ個の仮スクランブル回路と、
前記一連のデータを入力せず初期値のみから出力データを生成するｋ個のパターン生成回路と、
前記ｋ個の仮スクランブル回路の出力と前記ｋ個のパターン生成回路の出力についてそれぞれ同じ順番のデータ毎に排他的論理和を求め、前記Ｌ×ｋ個のデータに対する連続スクランブルデータを出力するｋ個のＥＸＯＲ回路とを有し、
前記ｋ個のパターン生成回路のうちのｉ番目（ｉは２以上ｋ以下の自然数）のパターン生成回路の初期値として、ｉ－１番目のＥＸＯＲ回路の出力の一部を設定することを特徴とするスクランブル回路。
【請求項2】
前記ｋ個の仮スクランブル回路の各々は線形帰還シフトレジスタであり、前記ｋ個のパターン生成回路の各々は前記仮スクランブル回路と同じ段数を有する線形帰還シフトレジスタであり、
前記ｋ個の仮スクランブル回路の初期値はオールゼロに固定されていることを特徴とする請求項１に記載のスクランブル回路。
【請求項3】
前記パターン生成回路の線形帰還シフトレジスタの段数がＮ（Ｎは自然数）であり、ｉ番目のパターン生成回路の初期値として、ｉ－１番目のＥＸＯＲ回路の出力の最終データからＮ個のデータを設定することを特徴とする請求項２に記載のスクランブル回路。
【請求項4】
１番目のパターン生成回路の初期値は、１つ前のデータセットがある場合はそのデータセットに対するｋ番目の仮スクランブル回路の出力の一部を設定し、１つ前のデータセットが無い場合はオールゼロを設定することを特徴とする請求項１～３の何れか１項に記載のスクランブル回路。
【請求項5】
前記ｋ個の仮スクランブル回路の各々は、線形帰還シフトレジスタであるＭ個（Ｍは自然数）のサブスクランブル回路を含み、前記Ｍ個のサブスクランブル回路のうちのｊ番目（ｊは２以上Ｍ以下の自然数）のサブスクランブル回路の初期値として、ｊ－１番目のサブスクランブル回路の出力の一部を設定することを特徴とする請求項１～３の何れか１項に記載のスクランブル回路。
【請求項6】
前記仮スクランブル回路と前記ＥＸＯＲ回路との間に挿入されたフリップフロップ回路を更に有することを特徴とする請求項１～３の何れか１項に記載のスクランブル回路。
【請求項7】
請求項１～３の何れか１項に記載のスクランブル回路と、前記スクランブル回路から出力されたスクランブルデータを通信路に送信する送信機と、
前記通信路から前記スクランブルデータを受信する受信機と、
前記受信機から出力された前記スクランブルデータをデスクランブルするデスクランブル回路とを有することを特徴とする通信システム。
【請求項8】
一連のデータを連続的にスクランブルするスクランブル方法であって、前記一連のデータをＬ（Ｌは自然数）個毎に区切りｋ（ｋは自然数）組ずつＬ×ｋ個のデータを１つのデータセットとしてｋ個の仮スクランブル回路によりｋ系列で並列的にスクランブル処理を行う工程と、
前記一連のデータを入力せず初期値のみから出力データを生成するｋ個のパターン生成回路の出力と前記ｋ個の仮スクランブル回路の出力についてｋ個のＥＸＯＲ回路によりそれぞれ同じ順番のデータ毎に排他的論理和を求め、前記Ｌ×ｋ個のデータに対する連続スクランブルデータを出力する工程とを有し、
前記ｋ個のパターン生成回路のうちのｉ番目（ｉは２以上ｋ以下の自然数）のパターン生成回路の初期値として、ｉ－１番目のＥＸＯＲ回路の出力の一部を設定することを特徴とするスクランブル方法。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、スクランブル回路、通信システム及びスクランブル方法に関する。
【背景技術】
【0002】
通信システムにおいてスクランブル回路が用いられている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００６－３２４９２１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
近年、データが高速化しているのに対し、従来のスクランブル回路の動作では対応できないという問題があった。
【0005】
本開示は、上述のような課題を解決するためになされたもので、その目的はスクランブルの処理時間を低減することができるスクランブル回路、通信システム及びスクランブル方法を得るものである。
【課題を解決するための手段】
【0006】
本開示に係るスクランブル回路は、一連のデータを連続的にスクランブルするスクランブル回路であって、前記一連のデータをＬ（Ｌは自然数）個毎に区切りｋ（ｋは自然数）組ずつＬ×ｋ個のデータを１つのデータセットとしてｋ系列で並列的にスクランブル処理を行うｋ個の仮スクランブル回路と、前記一連のデータを入力せず初期値のみから出力データを生成するｋ個のパターン生成回路と、前記ｋ個の仮スクランブル回路の出力と前記ｋ個のパターン生成回路の出力についてそれぞれ同じ順番のデータ毎に排他的論理和を求め、前記Ｌ×ｋ個のデータに対する連続スクランブルデータを出力するｋ個のＥＸＯＲ回路とを有し、前記ｋ個のパターン生成回路のうちのｉ番目（ｉは２以上ｋ以下の自然数）のパターン生成回路の初期値として、ｉ－１番目のＥＸＯＲ回路の出力の一部を設定することを特徴とする。
【発明の効果】
【0007】
本開示では、並列的にスクランブル処理を行うため、シリアル処理の段数を削減することができる。これにより、スクランブルの処理時間を低減することができるため、データが高速化した場合にも対応することができる。
【図面の簡単な説明】
【0008】
【図1】実施の形態１に係る通信システムを示す図である。
【図2】汎用スクランブル回路を示す図である。
【図3】汎用スクランブル回路を仮スクランブル回路とパターン生成回路に分解した図である。
【図8】実施の形態１に係るスクランブル回路を示す図である。
【図9】実施の形態１に係るスクランブル回路により１セット目のデータを２並列処理するスキームを示す図である。
【図10】実施の形態１に係るスクランブル回路により２セット目のデータを２並列処理するスキームを示す図である。
【図11】実施の形態１に係るスクランブル回路によりｍセット目のデータをｋ並列処理するスキームを示す図である。
【図12】実施の形態１に係るスクランブル回路によりｍ＋１セット目のデータをｋ並列処理するスキームを示す図である。
【図13】実施の形態２に係るスクランブル回路を示す図である。
【図14】実施の形態２のサブスクランブル回路に３段の線形帰還シフトレジスタを適用した例を示す図である。
【図16】比較例に係るスクランブル回路を示す図である。
【図17】実施の形態２のサブスクランブル回路に５８段の線形帰還シフトレジスタを適用した例を示す図である。
【図20】実施の形態２のサブスクランブル回路に５８段の線形帰還シフトレジスタを適用し、サブスクランブル数を８段にした例を示す図である。
【発明を実施するための形態】
【0009】
実施の形態に係るスクランブル回路、通信システム及びスクランブル方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
実施の形態１．
【0010】
図１は、実施の形態１に係る通信システムを示す図である。同じデータが連続すると受信側でビットのタイミングの取得が難しくなる。この問題を解消するために、送信側でスクランブル回路１００が一連のデータを連続的にスクランブルする。送信機２００は、スクランブル回路１００から出力されたスクランブルデータを光ファイバなどの通信路３００に送信する。受信機４００は通信路３００からスクランブルデータを受信して復号する。デスクランブル回路５００は、受信機４００が出力したスクランブルデータをデスクランブルして元のデータに戻す。
【0011】
続いて、本実施の形態に係るスクランブル回路を説明する前に、汎用スクランブル回路を仮スクランブル回路とパターン生成回路に分解できることを説明する。
【0012】
図２は汎用スクランブル回路を示す図である。汎用スクランブル回路は、線形帰還形シフトレジスタであり、３段のシフトレジスタＤ０，Ｄ１，Ｄ２とＥＸＯＲ回路ＥＸａ，ＥＸｂを有する。Ｓ（ｎ）は各レジスタの初期値である（ｎ＝０，１，２）。汎用スクランブル回路は、シリアルデータＩ（０），Ｉ（１），Ｉ（２）を順に入力しスクランブルしてＯ（０），Ｏ（１），Ｏ（２）を順に出力する。
【0013】
１段目のシフトレジスタＤ０の出力と３段目のシフトレジスタＤ２の出力の排他的論理和を計算し、その演算結果と入力データの排他的論理和を計算したものを１段目のシフトレジスタＤ０の入力に帰還している。上記の汎用スクランブル回路の帰還多項式は１＋Ｘ＋Ｘ＾３と表現できる。
【0014】
図３は、汎用スクランブル回路を仮スクランブル回路とパターン生成回路に分解した図である。図２の汎用スクランブル回路は、データを入力してスクランブル処理を行う仮スクランブル回路ＴＳと、データを入力せず初期値のみから出力データを生成するパターン生成回路ＰＧとに分解できる。パターン生成回路ＰＧは、仮スクランブル回路ＴＳと同じ段数を有する線形帰還シフトレジスタである。仮スクランブル回路ＴＳの出力Ａはフリップフロップ回路ＦＦで保持される。ＥＸＯＲ回路ＥＸは、仮スクランブル回路ＴＳの出力Ａとパターン生成回路ＰＧの出力Ｂとの排他的論理和を求め、スクランブル出力として出力する。
【0015】
ｃ（ｎ）は仮スクランブル回路ＴＳの各レジスタの初期値である（ｎ＝０，１，２）。ｄ（ｎ）はパターン生成回路ＰＧの各レジスタの初期値である（ｎ＝０，１，２）。本明細書において“＊”は排他的論理和を示すとし、汎用スクランブル回路の各レジスタの初期値Ｓ（ｎ）をＳ（ｎ）＝ｃ（ｎ）＊ｄ（ｎ）とする。
【0016】
図４は、汎用スクランブル回路の出力と図３のスクランブル回路の出力を示す図である。時刻ｔ＝０において、入力がＩ（０）、シフトレジスタＤ０の出力がＳ（２）、Ｄ１がＳ（１）、シフトレジスタＤ２の出力がＳ（０）とした場合、汎用スクランブル回路の出力Ｏ（０）は「Ｉ（０）＊Ｓ（２）＊Ｓ（０）」と表される。汎用スクランブル回路を仮スクランブル回路ＴＳとパターン生成回路ＰＧに分解した場合、Ｓ（２）＝ｃ（２）＊ｄ（２）、Ｓ（０）＝ｃ（０）＊ｄ（０）であるので、出力Ｏ（０）はＩ（０）＊ｃ（２）＊ｄ（２）＊ｃ（０）＊ｄ（０）＝（Ｉ（０）＊ｃ（２）＊ｃ（０））＊（ｄ（２）＊ｄ（０））と表される。時刻ｔ＝Ｎについても同様に表される。従って、図２の汎用スクランブル回路のスクランブル出力Ｏ（０）は、図３の仮スクランブル回路ＴＳの出力Ａとパターン生成回路ＰＧの出力Ｂとの排他的論理和で表せる。よって、汎用スクランブル回路は仮スクランブル回路ＴＳとパターン生成回路ＰＧとに分解することができる。
【0017】
図５は、仮スクランブル回路の初期値をゼロとした場合の図３のスクランブル回路の出力を示す図である。仮スクランブル回路ＴＳの初期値をゼロとする（ｃ（２）＝ｃ（１）＝ｃ（０）＝０）と、仮スクランブル回路ＴＳの出力Ａは入力データＩ（ｎ）のみで求めることができる。従って、仮スクランブル回路ＴＳの計算を簡単に行うことができる。パターン生成回路ＰＧの出力Ｂは初期値ｄ（０）～ｄ（２）のみで求めることができる。
【0018】
続いて、仮スクランブル回路とパターン生成回路に分解したスクランブル回路を並列処理構成に変更できることを説明する。図６は、図３のスクランブル回路を２並列処理構成に変更した図である。仮スクランブル回路とパターン生成回路を２組用意する。分割器ＤＩＶが、入力データを所定の数Ｌ＝１０個ずつ２つに分割する。入力データＩ（０）～Ｉ（１９）のうち、最初の１０個のデータＩ（０）～Ｉ（９）を上段の仮スクランブル回路ＴＳ１へ入力し、次の１０個のデータＩ（１０）～Ｉ（１９）を下段の仮スクランブル回路ＴＳ２へ入力する。上段のＥＸＯＲ回路ＥＸ１は、仮スクランブル回路ＴＳ１の仮出力Ａ１とパターン生成回路ＰＧ１の出力Ｂ１との排他的論理和を求める。下段のＥＸＯＲ回路ＥＸ２は、仮スクランブル回路ＴＳ２の仮出力Ａ２とパターン生成回路ＰＧ２の出力Ｂ２との排他的論理和を求める。合成器ＳＹＮが上段のＥＸＯＲ回路ＥＸ１の出力と下段のＥＸＯＲ回路ＥＸ２の出力を合成してスクランブル出力Ｏ（１７）～Ｏ（１９）を出力する。
【0019】
下段のパターン生成回路ＰＧ２の初期値に上段のＥＸＯＲ回路ＥＸ１の最終出力Ｏ（７）～Ｏ（９）を設定する。これにより、下段のスクランブル出力は、上段のスクランブル出力の結果を引き続いてスクランブルした結果とすることができる。
【0020】
次のデータセットＩ（２０）～Ｉ（３９）も同様に、最初の１０個のデータＩ（２０）～Ｉ（２９）を上段の回路へ入力し、次の１０個のデータＩ（３０）～Ｉ（３９）を下段の回路へ入力する。ただし、上段のパターン生成回路ＰＧ１の初期値には、前セットでの下段のＥＸＯＲ回路ＥＸ２の最終出力Ｏ（１７）～Ｏ（１９）を設定する。下段のパターン生成回路ＰＧ２の初期値には、上段のＥＸＯＲ回路ＥＸ１の最終出力Ｏ（２７）～Ｏ（２９）を設定する。
【0021】
【0022】
図７は、図６のスクランブル回路の出力を示す図である。図６のスクランブル回路に入力データとして２０個のデータＩ（０）～Ｉ（１９）を入力する。入力Ｉ（０）～Ｉ（９）に対応する出力Ｏ（０）～Ｏ（９）は、入力Ｉ（０）～Ｉ（９）だけで計算される上段の仮スクランブル回路ＴＳ１の出力Ａ１と、初期値Ｓ（０）～Ｓ（２）だけで計算される上段のパターン生成回路ＰＧ１の出力Ｂ１との排他的論理和で表すことができる。
【0023】
また、入力Ｉ（１０）～Ｉ（１９）に対する出力Ｏ（１０）～Ｏ（１９）は、入力Ｉ（１０）～Ｉ（１９）だけで計算される下段の仮スクランブル回路ＴＳ２の出力Ａ２と、上段のＥＸＯＲ回路ＥＸ１の出力Ｏ（７）～Ｏ（９）のみで計算される下段のパターン生成回路ＰＧ２の出力Ｂ２との排他的論理和で表すことができる。なお、Ｂ２は、初期値をＯ（７）～Ｏ（９）に設定した場合のパターン生成回路ＰＧ２の出力である。
【0024】
上記のＡ１及びＡ２は、入力Ｉ（０）～Ｉ（９）及び入力Ｉ（１０）～Ｉ（１９）に対して同時に並列的に計算できる。Ｂ１は、上段のパターン生成回路ＰＧ１の初期値に予め設定したＳ（０）～Ｓ（２）のみで瞬時に計算できる。Ｂ２は、上段の回路において出力Ｏ（７）～Ｏ（９）が計算された時点で瞬時に計算できる。従って、２０個の入力データＩ（０）～Ｉ（１９）に対するスクランブル出力Ｏ（０）～Ｏ（１９）は並列的に計算することができる。これにより、スクランブルの処理時間を低減することができる。なお、続くＩ（２０）～Ｉ（３９）に対するスクランブル出力Ｏ（２０）～Ｏ（３９）についても同様に計算できる。
【0025】
図８は、実施の形態１に係るスクランブル回路を示す図である。入力データは一連のシリアルデータである。この一連のデータをＬ（自然数）個毎に区切って１つの組とする。ｋ（自然数）組ずつＬ×ｋ個のデータを１つのデータセットとする。例えばＬは５１２個である。なお、図８には示されていないが、入力データの分割には図６の分割器ＤＩＶが用いられる。
【0026】
スクランブル回路１００は、互いに並列なｋ個の仮スクランブル回路ＴＳ１～ＴＳｋと、それらにそれぞれ対応するｋ個のパターン生成回路ＰＧ１～ＰＧｋと、ｋ個のＥＸＯＲ回路ＥＸ１～ＥＸｋとを有する並列処理型スクランブル回路である。仮スクランブル回路ＴＳ１～ＴＳｋの各々は線形帰還シフトレジスタである。パターン生成回路ＰＧ１～ＰＧｋの各々は、仮スクランブル回路ＴＳ１～ＴＳｋと同じ段数を有する線形帰還シフトレジスタである。なお、図８には示されていないが、仮スクランブル回路ＴＳ１～ＴＳｋと対応するＥＸＯＲ回路ＥＸ１～ＥＸｋとの間には図３に示すようにフリップフロップ回路ＦＦが挿入されている。
【0027】
ｋ個の仮スクランブル回路ＴＳ１～ＴＳｋは、Ｌ×ｋ個のデータを１つのデータセットとしてｋ系列で並列的にスクランブル処理を行って、Ｌ×ｋ個のスクランブルデータを出力する。即ち、各々の仮スクランブル回路ＴＳ１～ＴＳｋはＬ個のデータのスクランブル処理を行ってＬ個のスクランブルデータを出力する。パターン生成回路ＰＧ１～ＰＧｋは、上記の一連のデータを入力せず、初期値のみから出力データを生成する。
【0028】
ｋ個のＥＸＯＲ回路ＥＸ１～ＥＸｋは、ｋ個の仮スクランブル回路ＴＳ１～ＴＳｋの出力とｋ個のパターン生成回路ＰＧ１～ＰＧｋの出力についてそれぞれ同じ順番のデータ毎に排他的論理和を求め、Ｌ×ｋ個のデータに対する連続スクランブルデータを出力する。例えば、１番目のＥＸＯＲ回路ＥＸ１は、１番目の仮スクランブル回路ＴＳ１の出力と１番目のパターン生成回路ＰＧ１の出力について同じ順番のデータ毎に排他的論理和を求める。ＥＸＯＲ回路ＥＸ１～ＥＸｋから出力されたスクランブルデータが合成されてスクランブル出力が出力される。なお、図８には示されていないが、スクランブルデータの合成には図６の合成器ＳＹＮが用いられる。
【0029】
ｋ個の仮スクランブル回路ＴＳ１～ＴＳｋの初期値は全て０又は１に固定されている。ｋ個のパターン生成回路ＰＧ１～ＰＧｋのうちのｉ番目（ｉは２以上ｋ以下の自然数）のパターン生成回路ＰＧｉの初期値として、ｉ－１番目のＥＸＯＲ回路ＥＸｉ－１の出力の一部を設定する。パターン生成回路ＰＧ１～ＰＧｋの各々の段数がＮ（Ｎは自然数）である場合、ｉ番目のパターン生成回路ＰＧｉの初期値として、ｉ－１番目のＥＸＯＲ回路ＥＸｉ－１の出力の最終データからＮ個のデータを設定する。１番目のパターン生成回路ＰＧ１の初期値は、１つ前のデータセットがある場合はそのデータセットに対するｋ番目の仮スクランブル回路ＴＳｋの出力の一部を設定し、１つ前のデータセットが無い場合はオールゼロを設定する。
【0030】
具体的には、１（ｍ＝１）セット目の最初のＬ個のデータを１番目の仮スクランブル回路ＴＳ１でスクランブルし、その出力と１番目のパターン生成回路ＰＧ１の出力との排他的論理和を求める。１番目のパターン生成回路ＰＧ１の初期値はゼロである。１セット目の次のＬ個のデータを２番目の仮スクランブル回路ＴＳ２でスクランブルし、その出力と２番目のパターン生成回路ＰＧ２の出力との排他的論理和を求める。２番目のパターン生成回路ＰＧ２の初期値として１番目のＥＸＯＲ回路ＥＸ１の出力の最終部分を設定する。同様に、１セット目のｋ番目のＬ個のデータをｋ番目の仮スクランブル回路ＴＳｋでスクランブルし、その出力とｋ番目のパターン生成回路ＰＧｋの出力との排他的論理和を求める。ｋ番目のパターン生成回路ＰＧｋの初期値としてｋ－１番目のＥＸＯＲ回路ＥＸｋ－１の出力の最終部分を設定する。なお、全ての仮スクランブル回路ＴＳ１～ＴＳｋの初期値はゼロである。
【0031】
次に、２（ｍ＝２）セット目の最初のＬ個のデータを１番目の仮スクランブル回路ＴＳ１でスクランブルし、その出力と１番目のパターン生成回路ＰＧ１の出力との排他的論理和を求める。１番目のパターン生成回路ＰＧ１の初期値として１セット目のｋ番目のＥＸＯＲ回路ＥＸｋの出力の最終部分を設定する。２セット目の次のＬ個のデータを２番目の仮スクランブル回路ＴＳ２でスクランブルし、その出力と２番目のパターン生成回路ＰＧ２の出力との排他的論理和を求める。２番目のパターン生成回路ＰＧ２の初期値として１番目のＥＸＯＲ回路ＥＸ１の出力の最終部分を設定する。以降、１セット目と同様である。
【0032】
上記のスクランブル回路によって１つのデータセット内においてＬ個のデータがｋ組並列処理された結果は、Ｌ個×ｋ組のデータがシリアル化されたシリアルデータを連続してスクランブル処理された結果と同じになる。次のデータセットに対しても同様に、Ｌ個のデータがｋ並列処理される。その結果は、前セットのＬ個×ｋ組のデータと当該セットのＬ個×ｋ組のデータがシリアル化されたシリアルデータを連続してスクランブル処理された結果と同じになる。
【0033】
続いて、実施の形態１に係るスクランブル回路を用いて、入力データを連続的に２並列でスクランブル処理するスキームについて説明する。図９は、実施の形態１に係るスクランブル回路により１セット目のデータを２並列処理するスキームを示す図である。入力データのうち２０個を１つのデータセットとする。１セット目のデータの前半１０個Ｉ（０）～Ｉ（９）を１番目の仮スクランブル回路ＴＳ１に入力し、後半１０個Ｉ（１０）～Ｉ（１９）を２番目の仮スクランブル回路ＴＳ２に同時に入力する。仮スクランブル回路ＴＳ１，ＴＳ２の初期値はオールゼロ、１番目のパターン生成回路ＰＧ１の初期値はオールゼロ、２番目のパターン生成回路ＰＧ２の初期値として１番目のＥＸＯＲ回路ＥＸ１の出力の最終部分を設定する。
【0034】
図１０は、実施の形態１に係るスクランブル回路により２セット目のデータを２並列処理するスキームを示す図である。２セット目のデータの２０個の前半１０個Ｉ（２０）～Ｉ（２９）を同じスクランブル回路１００の１番目の仮スクランブル回路ＴＳ１に入力し、後半１０個Ｉ（３０）～Ｉ（３９）を２番目の仮スクランブル回路ＴＳ２に同時に入力する。仮スクランブル回路ＴＳ１，ＴＳ２の初期値はオールゼロである。１番目のパターン生成回路ＰＧ１の初期値として１セット目における２番目のＥＸＯＲ回路ＥＸ２の出力の最終部分を設定する。２番目のパターン生成回路ＰＧ２の初期値として１番目のＥＸＯＲ回路ＥＸ１の出力の最終部分を設定する。以降のセットについても、同様のスキームで計算を行う。
【0035】
図９及び図１０を用いて２並列処理するスキームを説明したが、以下ではｋ並列処理に一般化したスキームを説明する。図１１は、実施の形態１に係るスクランブル回路によりｍセット目のデータをｋ並列処理するスキームを示す図である。スクランブル回路１００は、ｍセット目にあるＬ個×ｋ組のデータをｋ並列処理する。
【0036】
図１２は、実施の形態１に係るスクランブル回路によりｍ＋１セット目のデータをｋ並列処理するスキームを示す図である。スクランブル回路１００は、ｍセット目のデータに続いて、ｍ＋１セット目のデータをｋ並列処理する。１番目のパターン生成回路ＰＧ１の初期値としてｍセット目におけるｋ番目のＥＸＯＲ回路ＥＸｋの出力の最終部分を設定する。このようにｋ並列処理することにより、入力データのスクランブル処理時間を１／ｋに短縮できる。
【0037】
続いて、本実施の形態の効果を汎用スクランブル回路と比較して説明する。汎用スクランブル回路では、１つ目の入力Ｉ（０）が入力した時点で１つ目の出力Ｏ（０）が出力される。従って、所定の数のデータをスクランブルする場合、所定の数に比例した処理時間を必要とする。このため、データが高速化した場合にスクランブル回路の動作が対応できない。これに対して、本実施の形態では、並列的にスクランブル処理を行うため、シリアル処理の段数を削減することができる。これにより、スクランブルの処理時間を低減することができるため、データが高速化した場合にも対応することができる。
【0038】
実施の形態２．
図１３は、実施の形態２に係るスクランブル回路を示す図である。本実施の形態では、ｋ個の仮スクランブル回路ＴＳ１～ＴＳｋの各々は、線形帰還シフトレジスタであるＭ個（Ｍは自然数）のサブスクランブル回路ＳＳ１～ＳＳＭを含む。実施の形態１の仮スクランブル回路は、実施の形態２の仮スクランブル回路におけるサブスクランブル回路が一つの場合と等価になる。
図１３は、実施の形態２に係るスクランブル回路を示す図である。本実施の形態では、ｋ個の仮スクランブル回路ＴＳ１～ＴＳｋの各々は、線形帰還シフトレジスタであるＭ個（Ｍは自然数）のサブスクランブル回路ＳＳ１～ＳＳＭを含む。実施の形態１の仮スクランブル回路は、実施の形態２の仮スクランブル回路におけるサブスクランブル回路が一つの場合と等価になる。
【0039】
仮スクランブル回路ＴＳ１～ＴＳｋの各々に入力する所定の数ＬのデータをＰ個ずつＭ個に分け（Ｌ＝Ｐ×Ｍ）、それぞれをＭ個のサブスクランブル回路ＳＳ１～ＳＳＭへ入力する。Ｍ個のサブスクランブル回路ＳＳ１～ＳＳＭのうちのｊ番目（ｊは２以上Ｍ以下の自然数）のサブスクランブル回路ＳＳｊの初期値として、ｊ－１番目のサブスクランブル回路ＳＳｊ－１の出力の一部を設定する。これにより、連続的にスクランブル処理を行うことができる。その他の構成は実施の形態１と同様である。
【0040】
一般的に入力データはメモリ上で所定の範囲に分かれて記録されている。従って、複数の線形帰還シフトレジスタに分けて、その範囲ごとに処理することで効率的に処理を行うことができる。なお、これにより仮スクランブル回路ＴＳ１～ＴＳｋの合計の処理時間が低減することはない。例えば、Ｌ＝５１２ビットの入力データがＭ＝８個のメモリスタックに分けられている場合、分けられたデータ（Ｐ＝６４ビット）のままＭ個のサブスクランブル回路ＳＳ１～ＳＳＭへ入力することができるため、効率的な入出力供給処理が行える。
【0041】
図１４は、実施の形態２のサブスクランブル回路に３段の線形帰還シフトレジスタを適用した例を示す図である。３段の線形帰還シフトレジスタの帰還多項式は１＋Ｘ＋Ｘ＾３と表現できる。１データセットのデータ数が２０個、並列処理数ｋが２、仮スクランブル回路に含まれるサブスクランブル回路の数Ｍが２個である。
【0042】
仮スクランブル回路ＴＳ１，ＴＳ２が入力データＩ（０）～Ｉ（９）と入力データＩ（１０）～Ｉ（１９）を並列処理する。仮スクランブル回路ＴＳ１，ＴＳ２の各々は２つのサブスクランブル回路ＳＳ１，ＳＳ２で順次的に処理を行う。具体的には、仮スクランブル回路ＴＳ１において、サブスクランブル回路ＳＳ１がＩ（０）～Ｉ（４）をスクランブル処理し、サブスクランブル回路ＳＳ２がＩ（５）～Ｉ（９）をスクランブル処理する。仮スクランブル回路ＴＳ２において、サブスクランブル回路ＳＳ１がＩ（１０）～Ｉ（１４）をスクランブル処理し、サブスクランブル回路ＳＳ２がＩ（１５）～Ｉ（１９）をスクランブル処理する。
【0043】
仮スクランブル回路ＴＳ１のサブスクランブル回路ＳＳ１の初期値Ｓ（０）～Ｓ（２）はオールゼロであり、仮スクランブル回路ＴＳ１のサブスクランブル回路ＳＳ２の初期値としてサブスクランブル回路ＳＳ１の最終データＯ（４）～Ｏ（２）を設定する。初回のデータでは、１番目のパターン生成回路ＰＧ１の初期値Ｓ（０）～Ｓ（２）としてオールゼロを設定する。
【0044】
仮スクランブル回路ＴＳ２のサブスクランブル回路ＳＳ１の初期値Ｏ（９）～Ｏ（７）はオールゼロであり、仮スクランブル回路ＴＳ２のサブスクランブル回路ＳＳ２の初期値はサブスクランブル回路ＳＳ１として最終データＯ（１４）～Ｏ（１２）を設定する。２番目のパターン生成回路ＰＧ２の初期値としてＥＸＯＲ回路ＥＸ１の最終データＯ（９）～Ｏ（７）を設定する。これ以降も同様に１０データ×２ずつスクランブル処理を行う。ただし、１番目のパターン生成回路ＰＧ１の初期値として、前回のデータセットにおけるＥＸＯＲ回路ＥＸ２の最終データ３個を設定する。
【0045】
図１５は、図１４のスクランブル回路の出力を示す図である。仮スクランブル回路ＴＳ１に１番目のデータセットのうちＩ（０）～Ｉ（９）が入力される。仮スクランブル回路ＴＳ１のサブスクランブル回路ＳＳ１が、初期値Ｓ（０）～Ｓ（２）＝０として出力Ａ１１を計算する。仮スクランブル回路ＴＳ１のサブスクランブル回路ＳＳ２が、初期値としてＯ（２）～Ｏ（４）を設定して、出力Ａ１２を計算する。（Ａ１１＋Ａ１２）が仮スクランブル回路ＴＳ１の仮出力Ａ１となる。パターン生成回路ＰＧ１が、初期値Ｓ（０）～Ｓ（２）＝０として出力Ｂ１を計算する。ＥＸＯＲ回路ＥＸ１が仮出力Ａ１と出力Ｂ１の排他的論理和（Ａ１＊Ｂ１）を計算して、出力Ｏ（０）～Ｏ（９）が求まる。
【0046】
仮スクランブル回路ＴＳ２に１番目のデータセットのうちＩ（１０）～Ｉ（１９）が入力される。仮スクランブル回路ＴＳ２のサブスクランブル回路ＳＳ１が、初期値としてＯ（７）～Ｏ（９）＝０を設定して、出力Ａ２１を計算する。仮スクランブル回路ＴＳ２のサブスクランブル回路ＳＳ２が、初期値としてＯ（１２）～Ｏ（１４）を設定して、出力Ａ２２を計算する。（Ａ２１＋Ａ２２）が仮スクランブル回路ＴＳ２の仮出力Ａ２となる。パターン生成回路ＰＧ２が、初期値としてＯ（７）～Ｏ（９）を設定して、出力Ｂ２を計算する。ＥＸＯＲ回路ＥＸ２が仮出力Ａ２と出力Ｂ２の排他的論理和（Ａ２＊Ｂ２）を計算して、出力Ｏ（１０）～Ｏ（１９）が求まる。
【0047】
以上より、１番目のデータセットＩ（０）～Ｉ（１９）の入力に対して、スクランブル出力Ｏ（０）～Ｏ（１９）が２並列処理によって求まる。２番目のデータセットＩ（２０）～Ｉ（３９）の入力に対しても同様にスクランブル処理を行うが、パターン生成回路ＰＧ１の初期値としてＯ（１７）～Ｏ（１９）を設定する。
【0048】
続いて、実施の形態２のサブスクランブル回路に５８段の線形帰還シフトレジスタを適用した場合について比較例と比較して説明する。図１６は、比較例に係るスクランブル回路を示す図である。比較例では、フリップフロップ回路ＦＦ１，ＦＦ２間に５８段のスクランブル回路Ｓｃｒ＿ｃｏｒｅ［０］～Ｓｃｒ＿ｃｏｒｅ［１５］を１６段接続してシリアル処理を行う。各スクランブル回路の帰還多項式は１＋ｘ＾３９＋ｘ＾５８と表現できる。
【0049】
比較例において、各スクランブル回路は入力データｉｄａｔ１と初期値ｉｄａｔ２を入力し、出力データｏｄａｔを出力する。１サイクル目はスクランブル回路Ｓｃｒ＿ｃｏｒｅ［０］の初期値としてオール０を設定する。２サイクル目からは前サイクルのスクランブル回路Ｓｃｒ＿ｃｏｒｅ［１５］の出力［６５：８］を設定する。スクランブル回路Ｓｃｒ＿ｃｏｒｅ［ｎ］（０≦ｎ≦１４）が６６ｂｉｔ分計算した出力のうちのｓ０～ｓ５７をスクランブル回路Ｓｃｒ＿ｃｏｒｅ［ｎ＋１］の初期値として設定する。スクランブル回路Ｓｃｒ＿ｃｏｒｅ［０］～Ｓｃｒ＿ｃｏｒｅ［１５］の出力［６５：０］，［１３１：６６］・・・［１０５５：９９０］をフリップフロップ回路ＦＦ１に入力し、最終的な出力として［１０５５：０］を得る。
【0050】
比較例に係るスクランブル回路による１６段シリアル処理ではフリップフロップ回路ＦＦ１，ＦＦ２間の論理回路が多くなり、入力信号が高速化（例えば、４００Ｇｂｐｓ→８００Ｇｂｐｓ）した場合に論理合成でタイミングを満たせなくなる。
【0051】
図１７は、実施の形態２のサブスクランブル回路に５８段の線形帰還シフトレジスタを適用した例を示す図である。１つのデータセットのデータ数は２６４個である（１番目のデータセットのみ２６２個）。並列処理数ｋは２、サブスクランブル数Ｍは２個である。入力データＩ（０）～Ｉ（２６３）において、Ｉ（０）とＩ（１）はスクランブルせず固定であり、Ｉ（２）～Ｉ（２６３）に対してスクランブル処理を行う。
【0052】
前データセットのＥＸＯＲ回路ＥＸ２の最終データ５８個をパターン生成回路ＰＧ１の初期値に設定する。ただし、初回のデータセットのみ、パターン生成回路ＰＧ１の初期値をオールゼロに設定する。パターン生成回路ＰＧ２の初期値に出力０（７４）～０（１３１）を設定する。ＥＸＯＲ回路ＥＸ２の最終データ５８個を次のデータセットにおいてパターン生成回路ＰＧ１の初期値に設定する。
【0053】
仮スクランブル回路ＴＳ１，ＴＳ２が入力データＩ（２）～Ｉ（１３１）と入力データＩ（１３２）～Ｉ（２６３）を並列処理する。２番目以降のデータセットに対しても同様に１３２データずつ２並列でスクランブル処理を行う。このように並列的にスクランブル処理を行うことでシリアル処理の段数を削減することができるため、比較例に比べてスクランブル処理の時間を低減することができる。
【0054】
図１８及び図１９は、図１７のスクランブル回路の出力を示す図である。仮スクランブル回路ＴＳ１に１番目のデータセットのうちＩ（２）～Ｉ（１３１）が入力される。仮スクランブル回路ＴＳ１のサブスクランブル回路ＳＳ１が、初期値Ｓ（０）～Ｓ（５７）＝０として出力Ａ１１を計算する。仮スクランブル回路ＴＳ１のサブスクランブル回路ＳＳ２が、初期値としてＯ（８）～Ｏ（６５）を設定して、出力Ａ１２を計算する。（Ａ１１＋Ａ１２）が仮スクランブル回路ＴＳ１の仮出力Ａ１となる。パターン生成回路ＰＧ１が、初期値Ｓ（０）～Ｓ（５７）＝０として出力Ｂ１を計算する。ＥＸＯＲ回路ＥＸ１が仮出力Ａ１と出力Ｂ１の排他的論理和（Ａ１＊Ｂ１）を計算して、出力Ｏ（２）～Ｏ（１３１）が求まる。
【0055】
仮スクランブル回路ＴＳ２に１番目のデータセットのうちＩ（１３２）～Ｉ（２６３）が入力される。仮スクランブル回路ＴＳ２のサブスクランブル回路ＳＳ１が、初期値としてＯ（７４）～Ｏ（１３１）＝０を設定して、出力Ａ２１を計算する。仮スクランブル回路ＴＳ２のサブスクランブル回路ＳＳ２が、初期値としてＯ（１４０）～Ｏ（１９７）を設定して、出力Ａ２２を計算する。（Ａ２１＋Ａ２２）が仮スクランブル回路ＴＳ２の仮出力Ａ２となる。パターン生成回路ＰＧ２が、初期値としてＯ（７４）～Ｏ（１３１）を設定して、出力Ｂ２を計算する。ＥＸＯＲ回路ＥＸ２が仮出力Ａ２と出力Ｂ２の排他的論理和（Ａ２＊Ｂ２）を計算して、出力Ｏ（１３２）～Ｏ（２６３）が求まる。
【0056】
以上より、１番目のデータセットＩ（２）～Ｉ（２６３）の入力に対して２並列でスクランブル処理してスクランブル出力Ｏ（２）～Ｏ（２６３）が求まる。２番目のデータセットＩ（２６４）～Ｉ（５２７）の入力に対しても同様にスクランブル処理を行うが、パターン生成回路ＰＧ１の初期値としてＯ（２０６）～Ｏ（２６３）を設定する。
【0057】
図２０は、実施の形態２のサブスクランブル回路に５８段の線形帰還シフトレジスタを適用し、サブスクランブル数を８段にした例を示す図である。１つのデータセットのデータ数は１０５６個、並列処理数ｋは２、サブスクランブル数Ｍは８個である。仮スクランブル回路ＴＳ１，ＴＳ２のサブスクランブル回路ＳＳ０～ＳＳ７は５８段の線形帰還シフトレジスタである。各サブスクランブル回路は入力データｉｄａｔ１［６５：０］をパラレルに入力し、出力データｗａ＿ｄａｔ［６５：０］をパラレルに出力する。１番目のサブスクランブル回路ＳＳ０の初期値ｉｄａｔ２はオールゼロである。サブスクランブル回路ＳＳ１の初期値ｉｄａｔ２としてサブスクランブル回路ＳＳ０の出力［５７：０］を設定する。パターン生成回路ＰＧ１は最終段の６６Ｂデータに相当する［５２７：４６２］から下段の６６Ｂ×８データ分のパターン生成を行う。パターン生成回路ＰＧ２は最終段の６６Ｂデータに相当する［１０５５：９９０］から上段の６６Ｂ×８データ分のパターン生成を行う。
【0058】
図２１は、図２０のスクランブル回路が実行する演算を示す図である。この演算は、６６ｂｉｔパラレルデータに対する多項式Ｇ（ｘ）＝１＋ｘ＾３９＋ｘ＾５８を展開したものである。６６ｂｉｔの最初の２ｂｉｔはヘッダデータになるため、スクランブル処理をしない。従って、出力データｗａ＿ｄａｔのｂｉｔ０，１は、それぞれｗａ＿ｄａｔ［０］＝ｉｄａｔ１［０］、ｗａ＿ｄａｔ［１］＝ｉｄａｔ１［１］となる。出力データｗａ＿ｄａｔのｂｉｔ２－６５は、図２１に示すように、入力データの演算と初期値の演算の排他的論理和を実施したものとなる。
【0059】
【0060】
まず、仮スクランブル回路ＴＳ１，ＴＳ２のサブスクランブル回路ＳＳ０～ＳＳ７が、入力データに対して、初期値を固定値（ここではオール０）として演算を実施する。ＥＸＯＲ回路ＥＸ２の演算結果が確定した時点でパターン生成回路ＰＧ１が演算を実施し、その演算結果と仮スクランブル回路ＴＳ１の演算結果の排他的論理和を計算する。ＥＸＯＲ回路ＥＸ１の演算結果が確定した時点でパターン生成回路ＰＧ２が演算を実施し、その演算結果と仮スクランブル回路ＴＳ２の演算結果の排他的論理和を計算する。前段の仮スクランブル回路ＴＳ１，ＴＳ２が初期値を固定値として演算を実施するため、それを補正するために後段のパターン生成回路ＰＧ１，ＰＧ２の演算結果との排他的論理和を計算している。
【0061】
以上説明したように、本実施の形態では、仮スクランブル回路ＴＳ１～ＴＳｋの各々は複数のサブスクランブル回路を含む。これにより、メモリ上で所定の範囲に分かれた記録された入力データをその範囲ごとに処理することで効率的に処理を行うことができる。また、実施の形態１と同様に、並列的にスクランブル処理を行うため、シリアル処理の段数を削減することができる。これにより、スクランブルの処理時間を低減することができるため、データが高速化した場合にも対応することができる。
【符号の説明】
【0062】
１００ スクランブル回路、２００ 送信機、３００ 通信路、４００ 受信機、５００ デスクランブル回路、ＥＸ１～ＥＸｋ ＥＸＯＲ回路、ＦＦ２ フリップフロップ回路、ＰＧ１～ＰＧｋ パターン生成回路、ＴＳ１～ＴＳｋ 仮スクランブル回路、ＳＳ０～～ＳＳＭ サブスクランブル回路
【要約】
【課題】スクランブルの処理時間を低減することができるスクランブル回路、通信システム及びスクランブル方法を得る。
【解決手段】ｋ個の仮スクランブル回路ＴＳ１～ＴＳｋは、一連のデータをＬ（Ｌは自然数）個毎に区切りｋ（ｋは自然数）組ずつＬ×ｋ個のデータを１つのデータセットとしてｋ系列で並列的にスクランブル処理を行う。ｋ個のパターン生成回路ＰＧ１～ＰＧｋは、一連のデータを入力せず初期値のみから出力データを生成する。ｋ個のＥＸＯＲ回路ＥＸ１～ＥＸｋは、ｋ個の仮スクランブル回路ＴＳ１～ＴＳｋの出力とｋ個のパターン生成回路ＰＧ１～ＰＧｋの出力についてそれぞれ同じ順番のデータ毎に排他的論理和を求め、Ｌ×ｋ個のデータに対する連続スクランブルデータを出力する。ｋ個のパターン生成回路ＰＧ１～ＰＧｋのうちのｉ番目（ｉは２以上ｋ以下の自然数）のパターン生成回路ＰＧｉの初期値として、ｉ－１番目のＥＸＯＲ回路ＰＧｉ－１の出力の一部を設定する。
【選択図】図８
【解決手段】ｋ個の仮スクランブル回路ＴＳ１～ＴＳｋは、一連のデータをＬ（Ｌは自然数）個毎に区切りｋ（ｋは自然数）組ずつＬ×ｋ個のデータを１つのデータセットとしてｋ系列で並列的にスクランブル処理を行う。ｋ個のパターン生成回路ＰＧ１～ＰＧｋは、一連のデータを入力せず初期値のみから出力データを生成する。ｋ個のＥＸＯＲ回路ＥＸ１～ＥＸｋは、ｋ個の仮スクランブル回路ＴＳ１～ＴＳｋの出力とｋ個のパターン生成回路ＰＧ１～ＰＧｋの出力についてそれぞれ同じ順番のデータ毎に排他的論理和を求め、Ｌ×ｋ個のデータに対する連続スクランブルデータを出力する。ｋ個のパターン生成回路ＰＧ１～ＰＧｋのうちのｉ番目（ｉは２以上ｋ以下の自然数）のパターン生成回路ＰＧｉの初期値として、ｉ－１番目のＥＸＯＲ回路ＰＧｉ－１の出力の一部を設定する。
【選択図】図８
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】