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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-05
(45)【発行日】2024-08-14
(54)【発明の名称】制御回路及び半導体記憶装置
(51)【国際特許分類】
H03L 7/08 20060101AFI20240806BHJP
G11C 11/4096 20060101ALI20240806BHJP
G11C 7/10 20060101ALI20240806BHJP
G11C 7/22 20060101ALI20240806BHJP
【ＦＩ】
H03L7/08
G11C11/4096 550
G11C7/10 460
G11C7/22 100
【請求項の数】
16
(21)【出願番号】P 2023001473
(22)【出願日】2023-01-10
(65)【公開番号】P2024098185
(43)【公開日】2024-07-23
【審査請求日】2023-01-10
(73)【特許権者】
【識別番号】512167426
【氏名又は名称】華邦電子股▲ふん▼有限公司
【氏名又は名称原語表記】Ｗｉｎｂｏｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏｒｐ．
(74)【代理人】
【識別番号】100108833
【弁理士】
【氏名又は名称】早川 裕司
(74)【代理人】
【識別番号】100162156
【弁理士】
【氏名又は名称】村雨 圭介
(72)【発明者】
【氏名】奥野 晋也
【審査官】竹内 亨
(56)【参考文献】
【文献】特開２０１４－２１２３６５（ＪＰ，Ａ）
【文献】特開２００５－３３９５９７（ＪＰ，Ａ）
【文献】特開２０１３－２２２９９７（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０３Ｌ ７／００－７／２６
Ｇ１１Ｃ １１／４０９６
Ｇ１１Ｃ ７／１０
Ｇ１１Ｃ ７／２２
(57)【特許請求の範囲】
【請求項1】
遅延量を設定する制御部と、前記遅延量に基づいて入力クロック信号を遅延させて出力クロック信号を生成する遅延ライン部と、
前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出する検出動作を行う検出部と、を備え、
前記制御部は、遅延動作時には、前記遅延量を変化させて、前記入力クロック信号と前記出力クロック信号とが同期するように前記遅延ライン部を制御する制御回路であって、
前記検出部が、前記遅延動作が行われる前に前記検出動作を複数回行って複数の前記遅延クロックサイクル数を検出し、
前記制御部は、複数回の前記検出動作が行われる度に、当該検出動作における遅延量を設定し、検出された複数の前記遅延クロックサイクル数に応じて前記遅延動作における前記遅延量を設定し、複数の前記遅延クロックサイクル数が小さいほど、前記遅延量を大きく設定することを特徴とする制御回路。
【請求項2】
前記制御部は、複数の前記遅延クロックサイクル数に応じて前記遅延動作の開始時の初期遅延量を変化させることを特徴とする請求項１記載の制御回路。
【請求項3】
前記制御部は、前記検出動作が行われる度に、前回行われた前記検出動作において検出された前記遅延クロックサイクル数に応じて前記遅延量を設定することを特徴とする請求項１記載の制御回路。
【請求項4】
前記制御部は、前記検出動作を行う度に、前記検出動作における遅延量をより大きく設定することを特徴とする請求項１記載の制御回路。
【請求項5】
前記遅延クロックサイクル数に応じた前記遅延量が、前記遅延クロックサイクル数における、前記入力クロック信号に対する前記出力クロック信号の遅延を解消するために必要だと予測される最大遅延量よりも小さい値で、予め前記制御部において決定されていることを特徴とする請求項１記載の制御回路。
【請求項6】
前記制御部は、前記検出動作が行われる度に検出された複数の前記遅延クロックサイクル数がすべて同一であるかどうかを判定し、すべて同一である場合には、最後の前記検出動作における前記遅延クロックサイクル数に応じて、前記遅延動作における前記遅延量を設定することを特徴とする請求項１記載の制御回路。
【請求項7】
前記制御部は、前記検出動作が行われる度に検出された複数の前記遅延クロックサイクル数のいずれかが異なる場合、複数の前記検出動作のうち、最後の前記検出動作の一回前の前記検出動作で検出した前記遅延クロックサイクル数に応じて前記遅延動作における前記遅延量を設定することを特徴とする請求項１記載の制御回路。
【請求項8】
前記制御部は、前記検出動作を所定の回数行い、すべての前記検出動作において同一の前記遅延クロックサイクル数が検出された場合には、さらにもう一回前記検出動作を行い、最後の前記検出動作で検出した前記遅延クロックサイクル数も、前記遅延クロックサイクル数と同一であれば、最後の前記検出動作で検出した前記遅延クロックサイクル数に応じて前記遅延動作における前記遅延量を設定することを特徴とする請求項１記載の制御回路。
【請求項9】
前記検出部は、前記遅延クロックサイクル数をレイテンシーカウンタに送信することを特徴とする請求項１記載の制御回路。
【請求項10】
前記検出部は、前記検出動作が行われる度に検出された前記遅延クロックサイクル数に応じて設定された前記遅延量に基づいて検出された複数の前記遅延クロックサイクル数がすべて同一であれば、複数の前記検出動作のうち、最後の検出動作で検出した前記遅延クロックサイクル数よりも１多い遅延クロックサイクル数を前記レイテンシーカウンタに入力することを特徴とする請求項９記載の制御回路
【請求項11】
前記検出部は、前記検出動作が行われる度に前記遅延クロックサイクル数に応じて設定された前記遅延量に基づいて検出された複数の前記遅延クロックサイクル数のいずれかが異なる場合、複数の前記検出動作のうち、最後の検出動作で検出した前記遅延クロックサイクル数を前記レイテンシーカウンタに入力することを特徴とする請求項９記載の制御回路。
【請求項12】
前記制御回路は、前記遅延動作後には前記検出動作を行わないことを特徴とする請求項１記載の制御回路
【請求項13】
請求項１記載の制御回路を備えることを特徴とする半導体記憶装置。
【請求項14】
前記半導体記憶装置はダイナミックランダムアクセスメモリであることを特徴とする請求項１３記載の半導体記憶装置。
【請求項15】
遅延量を設定する制御部と、
前記遅延量に基づいて入力クロック信号を遅延させて出力クロック信号を生成する遅延ライン部と、
前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出する検出動作を行う検出部と、を備え、
前記制御部は、遅延動作時には、前記遅延量を変化させて、前記入力クロック信号と前記出力クロック信号とが同期するように前記遅延ライン部を制御する制御回路であって、
前記検出部が、前記遅延動作が行われる前に前記検出動作を複数回行って複数の前記遅延クロックサイクル数を検出し、
前記制御部は、複数回の前記検出動作が行われる度に、当該検出動作における遅延量を設定し、検出された複数の前記遅延クロックサイクル数に応じて前記遅延動作における前記遅延量を設定し、
前記遅延クロックサイクル数に応じた前記遅延量が、前記遅延クロックサイクル数における、前記入力クロック信号に対する前記出力クロック信号の遅延を解消するために必要だと予測される最大遅延量よりも小さい値で、予め前記制御部において決定されていることを特徴とする制御回路。
【請求項16】
遅延量を設定する制御部と、
前記遅延量に基づいて入力クロック信号を遅延させて出力クロック信号を生成する遅延ライン部と、
前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出する検出動作を行う検出部と、を備え、
前記制御部は、遅延動作時には、前記遅延量を変化させて、前記入力クロック信号と前記出力クロック信号とが同期するように前記遅延ライン部を制御する制御回路であって、
前記検出部が、前記遅延動作が行われる前に前記検出動作を複数回行って複数の前記遅延クロックサイクル数を検出し、
前記制御部は、複数回の前記検出動作が行われる度に、当該検出動作における遅延量を設定し、検出された複数の前記遅延クロックサイクル数に応じて前記遅延動作における前記遅延量を設定し、
前記制御部は、前記検出動作が行われる度に検出された複数の前記遅延クロックサイクル数がすべて同一であるかどうかを判定し、すべて同一である場合には、最後の前記検出動作における前記遅延クロックサイクル数に応じて、前記遅延動作における前記遅延量を設定することを特徴とする制御回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、制御回路及び半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置の一種であるＤＲＡＭ（Dynamic Random Access Memory）は、キャパシタ（コンデンサ）に電荷を蓄えることによって情報を記憶し、電源が供給されなくなると、記憶された情報が失われる揮発性メモリである。ＤＲＡＭには、位相同期回路として遅延ロックループ（ＤＬＬ：Delay locked Loop）回路が設けられている。ＤＲＡＭは、ＤＬＬ回路を用いて、データ信号を出力するための内部クロック信号を、外部から入力された入力クロック信号に同期させて生成している（例えば特許文献１参照）
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１５－３５２４１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行う場合、例えば、ＤＬＬ回路のリセット動作と、ＤＬＬ回路の遅延（ロック）動作（例えば、遅延線を１本ずつ活性化させながら外部クロックと内部クロックとを同期させる動作）と、入力クロック信号と内部クロック信号との間の遅延クロックサイクル数を示すＮ値の検出動作と、を含むシーケンスが実行される。
【0005】
ここで、ＤＬＬ回路の遅延動作によるロック時間Ｔｄｌｌは、下記の式で表すことができる。
【0006】
Ｔｉｎｔ＋Ｔｄｌｌ＝Ｎ×ｔＣＫ
【0007】
上記式において、ＴｉｎｔはＤＬＬ回路における固有遅延時間を示し、ｔＣＫがクロックサイクルを示す。例えば半導体記憶装置内の温度等によってクロックサイクル（ｔＣＫ）が固有遅延時間（Ｔｉｎｔ）よりも長くなる場合、上記の式で示すようにＤＬＬ回路の遅延動作によるロック時間（Ｔｄｌｌ）も長期化してしまう。このようにロック時間が長期化すると、上記のシーケンス全体の実行時間が長くなってしまい、次のシーケンスの実行が遅延する虞や、事前に定められたシーケンスの実行期間（ｔＤＬＬＫ）を超える虞がある。
【0008】
本発明は上記課題に鑑みてなされたものであり、遅延動作の長期化を抑制し、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行うシーケンスを所定の実行期間内に完了することができる制御回路、半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本発明の制御回路は、遅延量を設定する制御部と、前記遅延量に基づいて入力クロック信号を遅延させて出力クロック信号を生成する遅延ライン部と、前記入力クロック信号から前記出力クロック信号までの遅延クロックサイクル数を検出する検出動作を行う検出部と、を備え、前記制御部は、遅延動作時には、前記遅延量を変化させて、前記入力クロック信号と前記出力クロック信号とが同期するように前記遅延ライン部を制御する制御回路であって、前記検出部が、前記遅延動作が行われる前に前記検出動作を複数回行って複数の前記遅延クロックサイクル数を検出し、前記制御部は、複数回の前記検出動作が行われる度に、当該検出動作における遅延量を設定し、検出された複数の前記遅延クロックサイクル数に応じて前記遅延動作における前記遅延量を設定することを特徴とする。
【0010】
本発明においては、検出部が、前記遅延動作が行われる前に前記検出動作を複数回行って複数の前記遅延クロックサイクル数を検出し、前記制御部は、複数の前記遅延クロックサイクル数に応じて前記遅延動作における前記遅延量を変化させることで、遅延動作の長期化を抑制し、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行うシーケンスを所定の実行期間内に完了することができる。即ち、遅延動作前に検出動作を行うことで、遅延動作を行う前に遅延動作にかかる時間を予想し、遅延動作における遅延量を変化させて遅延動作の長期化を抑制している。この場合に、検出動作を複数回行い、複数回の前記検出動作が行われる度に、当該検出動作における遅延量を設定して複数の遅延量でＮ値を検出することで、遅延を適切に予測し、必要な遅延量を適切に設定することが可能である。
【0011】
前記制御部は、複数の前記遅延クロックサイクル数に応じて前記遅延動作開始時の初期遅延量を変化させることが好ましい。初期遅延量を変化させることで、簡易に遅延量を適切に設定しつつ、遅延動作の長期化を効率的に抑制することが可能である。
【0012】
前記制御部は、前記検出動作が行われる度に、前回行われた前記検出動作において検出された前記遅延クロックサイクル数に応じて前記遅延量を設定することが好ましい。検出動作においても、前記遅延クロックサイクル数に応じて検出動作における前記遅延量を設定することで、より適切に遅延クロックサイクル数を予測することができ、これにより遅延動作において必要な遅延量をより適切に予測することができる。
【0013】
前記制御部は、複数の前記遅延クロックサイクル数が小さいほど、前記遅延動作開始時の初期遅延量を大きく設定することが好ましい。遅延クロックサイクル数が小さいほど、クロックサイクルが長いと考えられ、遅延動作が長期化すると考えられるので、この場合に前記遅延動作開始時の初期遅延量を大きくなるように変化させることで、遅延動作の長期化を抑制している。
【0014】
前記制御部は、前記検出動作を行う度に、前記遅延量をより大きく設定することが好ましい。前記検出動作を行う度に前記遅延量をだんだん大きく設定することで、適切な遅延量を予測することが可能である。
【0015】
前記遅延クロックサイクル数に応じた前記遅延量が、前記遅延クロックサイクル数における、前記入力クロック信号に対する前記出力クロック信号の遅延を解消するために必要だと予測される最大遅延量よりも小さい値で、予め前記制御部において決定されていることが好ましい。最大遅延量よりも遅延量が大きいと遅延クロックサイクル数を適切に予測することができないが、本発明においては前記入力クロック信号に対する前記出力クロック信号の遅延を解消するために必要だと予測される最大遅延量よりも小さい値で遅延量があらかじめ設定されていることで、制御部が簡易に適切な遅延量を設定することができる。
【0016】
前記制御部は、前記検出動作が行われる度に検出された複数の前記遅延クロックサイクル数がすべて同一であるかどうかを判定し、すべて同一である場合には、最後の前記検出動作における前記遅延クロックサイクル数に応じて、前記遅延動作における前記遅延量を設定することが好ましい。
【0017】
前記制御部は、前記検出動作が行われる度に検出された複数の前記遅延クロックサイクル数のいずれかが異なる場合、複数の前記検出動作のうち、最後の前記検出動作の一回前の前記検出動作で検出した前記遅延クロックサイクル数に応じて前記遅延動作における前記遅延量を設定することが好ましい。
【0018】
前記制御部は、前記検出動作を所定の回数行い、すべての前記検出動作において同一の前記遅延クロックサイクル数が検出された場合には、さらにもう一回前記検出動作を行い、最後の前記検出動作で検出した前記遅延クロックサイクル数も、前記遅延クロックサイクル数と同一であれば、最後の前記検出動作で検出した前記遅延クロックサイクル数に応じて前記遅延動作における前記遅延量を設定することが好ましい。
【0019】
前記検出部は、前記遅延クロックサイクル数をレイテンシーカウンタに送信することが好ましい。レイテンシーカウンタに遅延クロックサイクル数を送信することで、レイテンシ制御を適切に行うことが可能である。
【0020】
前記検出部は、前記検出部は、前記検出動作が行われる度に検出された前記遅延クロックサイクル数に応じて設定された前記遅延量に基づいて検出された複数の前記遅延クロックサイクル数がすべて同一であれば、複数の前記検出動作のうち、最後の検出動作で検出した前記遅延クロックサイクル数よりも１多い遅延クロックサイクル数を前記レイテンシーカウンタに入力することが好ましい。複数の前記遅延クロックサイクル数がすべて同一であれば、検出動作における遅延クロックサイクル数は、必要な遅延クロックサイクル数よりも１少なくなっていると考えられる。そこで、複数の前記遅延クロックサイクル数がすべて同一であれば、最後の前記遅延クロックサイクル数よりも１多い遅延クロックサイクル数を前記レイテンシーカウンタに入力することで、遅延動作後に検出動作を行うことなく、所望の遅延クロックサイクル数を得ることができる。
【0021】
前記検出部は、前記検出動作が行われる度に前記遅延クロックサイクル数に応じて設定された前記遅延量に基づいて検出された複数の前記遅延クロックサイクル数のいずれかが異なる場合、複数の前記検出動作のうち、最後の検出動作で検出した前記遅延クロックサイクル数を前記レイテンシーカウンタに入力することが好ましい。複数の前記遅延クロックサイクル数がすべて同一でない場合には、検出動作における遅延クロックサイクル数は、必要な遅延クロックサイクル数と同一であると考えられるので、最後の前記遅延クロックサイクル数を前記レイテンシーカウンタに入力することで、遅延動作後に検出動作を行うことなく、所望の遅延クロックサイクル数を得ることができる。
【0022】
本発明の好ましい実施形態としては、前記制御回路は、前記遅延動作後には前記検出動作を行わないことが挙げられる。
【0023】
本発明の半導体記憶装置は、前述したいずれかの制御回路を備えることを特徴とする。
【0024】
本発明の好ましい実施形態としては、前記半導体記憶装置はダイナミックランダムアクセスメモリであることが挙げられる。
【発明の効果】
【0025】
本発明の制御回路、半導体記憶装置及び半導体記憶装置の制御方法によれば、遅延動作の長期化を抑制し、ＤＬＬ回路を用いて内部クロック信号の遅延の調整を行うシーケンスを所定の実行期間内に完了することができる。
【図面の簡単な説明】
【0026】
【図1】実施形態１に係る制御回路の構成例を示すブロック図である。
【図2】実施形態１における入力クロック信号と遅延時間との関係を示す図である。
【図3】実施形態１における制御部が有するテーブルデータを示す図である。
【図4】実施形態１における本シーケンスと従来のシーケンスとの各状態を示す図である。
【図5】実施形態１におけるＮ値検出部の構成例を示す図である。
【図6】実施形態１における制御回路内の各部の信号の電圧の推移を示すタイムチャートである。
【図7】実施形態２における入力クロック信号と遅延時間との関係を示す図である。
【図8】実施形態２における本シーケンスと従来のシーケンスとの各状態を示す図である。
【図9】実施形態２における制御部が有するテーブルデータを示す図である。
【図10】実施形態２におけるＮ値検出部の構成例を示す図である。
【発明を実施するための形態】
【0027】
以下、本発明の実施形態に係る制御回路、半導体記憶装置及び半導体記憶装置の制御方法について添付図面を参照して詳細に説明する。ただし、この実施形態は例示であり、本発明はこれに限定されるものではない。
【0028】
また、本明細書等における「第１」、「第２」、「第３」等の表記は、或る構成要素を他の構成要素と区別するために使用されるものであって、当該構成要素の数、順序又は優先度等を限定するためのものではない。例えば、「第１要素」及び「第２要素」との記載が存在する場合、「第１要素」及び「第２要素」という２つの要素のみが採用されることを意味するものではないし、「第１要素」が「第２要素」に先行しなければならないことを意味するものでもない。
【0029】
（実施形態１）
【0030】
図１に、本発明の実施形態に係る制御回路の構成例を示す。本実施形態において、制御回路１は、ＤＬＬ回路１０と、Ｎ値検出部２０と、レイテンシーカウンタ３０を備える。また、本実施形態において、制御回路１は、例えばＤＲＡＭ等の半導体記憶装置に設けられている。
【0031】
なお、本実施形態では、説明を簡略化するために、ＤＲＡＭ等の半導体記憶装置に設けられている周知の構成（例えば、コマンドデコーダ、メモリセルアレイ、入出力用のインタフェース部等）が示されていない。
【0032】
ＤＬＬ回路１０は、入力バッファ１１と、位相検出部１２と、ＤＬＬ制御部１３と、遅延ライン部１４と、レプリカ部１５と、出力バッファ１６と、マルチプレクサ１７とを備えている。
【0033】
入力バッファ１１は、入力バッファ１１に入力される外部クロック信号ＣＫをバッファリングして入力クロック信号ｃｌｋを生成する。生成された入力クロック信号ｃｌｋは、Ｎ値検出部２０と、位相検出部１２と、マルチプレクサ１７を介して遅延ライン部１４とに送信される。詳しくは後述するが、遅延ライン部１４は、入力された入力クロック信号ｃｌｋ又は信号ｎ＿ｃｌｋを遅延させた遅延信号ｄｌｌ＿ｃｌｋを生成して、出力バッファ１６及びレプリカ部１５へ送信する。ここで、信号ｎ＿ｃｌｋは、Ｎ値検出動作において生成される信号であり、入力クロック信号ｃｌｋと信号ｎ＿ｃｌｋとは同期している。レプリカ部１５は、入力された遅延信号ｄｌｌ＿ｃｌｋからフィードバック信号ｆｂ＿ｃｌｋを生成し、Ｎ値検出部２０及び位相検出部１２へ出力する。
【0034】
位相検出部１２は、入力クロック信号ｃｌｋとフィードバック信号ｆｂ＿ｃｌｋとの間の位相差を検出する。位相検出部１２には、入力クロック信号ｃｌｋが入力されるとともに、フィードバック信号ｆｂ＿ｃｌｋが入力される。位相検出部１２では、入力クロック信号ｃｌｋに対するフィードバック信号ｆｂ＿ｃｌｋの位相の進み又は遅れを示す位相信号ｕｐ／ｄｏｗｎが生成され、ＤＬＬ制御部１３に入力される。
【0035】
ＤＬＬ制御部１３は、遅延量を決定し、遅延量を示す信号として、複数のビットで構成された制御信号ｄｌｌ＿ｃｏｄｅを生成し、遅延ライン部１４へ入力する。また、ＤＬＬ制御部１３は、位相信号ｕｐ／ｄｏｗｎの位相差が所定の範囲に収束した場合、つまり、入力クロック信号ｃｌｋと、遅延信号ｄｌｌ＿ｃｌｋに対応するフィードバック信号ｆｂ＿ｃｌｋとが同期した場合には、ロック動作を終了する。なお、ＤＬＬ制御部１３は、本発明の「制御部」の一例である。
【0036】
また、遅延ライン部１４は、ＤＬＬ制御部１３によって遅延量が設定される毎に、遅延量に基づいて遅延線を活性化することで、入力クロック信号ｃｌｋを遅延させて遅延信号ｄｌｌ＿ｃｌｋを生成する可変遅延部である。具体的に説明すると、遅延ライン部１４は、遅延量を示す制御信号ｄｌｌ＿ｃｏｄｅに応じて遅延線を活性化することにより、入力クロック信号ｃｌｋを遅延させて遅延信号ｄｌｌ＿ｃｌｋを生成する。詳しくは後述する。
【0037】
ここで、遅延量とは、本実施形態では、遅延ライン部１４の１つ以上の遅延線のうち活性化される遅延線の数に対応しており、遅延量が大きいほど、制御信号ｄｌｌ＿ｃｏｄｅ中のハイレベルを示すビット数が多く（活性化させる遅延線が多い）、入力クロック信号ｃｌｋに対する遅延信号ｄｌｌ＿ｃｌｋの遅延時間が長くなる。
【0038】
以下、ＤＬＬ制御部１３、遅延ライン部１４及びＮ値検出部２０について詳述する。制御信号ｎ＿ｅｎａｂｌｅがハイレベルでマルチプレクサ１７に入力されている場合、遅延ライン部１４には信号ｎ＿ｃｌｋが入力され、それ以外の場合には入力クロック信号ｃｌｋが遅延ライン部１４に入力される。即ち、遅延ライン部１４は、Ｎ値検出時には、信号ｎ＿ｃｌｋに対して、ＤＬＬ制御部１３からの制御信号ｄｌｌ＿ｃｏｄｅに応じた遅延を実行して、遅延信号ｄｌｌ＿ｃｌｋを生成する。なお、信号ｎ＿ｃｌｋは、入力クロック信号ｃｌｋに対応しているので、本実施形態の説明においては発明の理解を助けるために信号ｎ＿ｃｌｋを入力クロック信号ｃｌｋともいう。
【0039】
ＤＬＬ制御部１３は、図示されていないリセット信号（ロック動作の開始のための信号）が所定の回路（図示省略）等からＤＬＬ回路１０に入力されることによってＤＬＬリセット状態となり、このＤＬＬリセット状態が終了すると、制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎをハイレベルで生成してＮ値検出部２０へ入力する。ハイレベルで制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎが入力されることにより、Ｎ値検出部２０は、後述するＮ値検出動作を実行する。
【0040】
Ｎ値検出部２０は、入力クロック信号ｃｌｋとフィードバック信号ｆｂ＿ｃｌｋとからＮ値を検出するＮ値検出動作を行う。なお、Ｎ値検出部２０は、本発明の「検出部」の一例である。
【0041】
ここで、Ｎ値は、Ｔｉｎｔ（ＤＬＬ回路における固有遅延時間）＋Ｔｄｌｌ（ＤＬＬ回路のロック動作によるロック（遅延）時間）＝Ｎ×ｔＣＫで表される値であり、ＤＬＬ回路１０のロック動作における入力クロック信号ｃｌｋから遅延信号ｄｌｌ＿ｃｌｋに基づいて生成されるフィードバック信号ｆｂ＿ｃｌｋ（出力クロック信号）までの遅延クロックサイクル数（したがって整数である）を意味する。Ｎ値検出部２０は、従来はロック動作後におけるＮ値を検出していたが、本実施形態では、Ｎ値検出部２０は、ロック動作後にＮ値検出を行わずに、Ｎ値検出動作をロック動作前に複数回行う。ＤＬＬ制御部１３は、このロック動作前の複数回のＮ値検出動作により得られた複数の仮のＮ値（以下、仮Ｎ値という）に基づいて遅延ライン部１４の制御を行う。即ち、本実施形態のＮ値検出動作によって得られる仮Ｎ値は、いずれもロック動作前のＮ値検出動作実行時の入力クロック信号ｃｌｋから遅延信号ｄｌｌ＿ｃｌｋに基づいて生成されるフィードバック信号ｆｂ＿ｃｌｋまでの遅延クロックサイクル数である。
【0042】
具体的には、本実施形態では、Ｎ値検出部２０は、ロック動作を行う前に二回Ｎ値検出動作を行い、第１仮Ｎ値及び第２仮Ｎ値を検出する。リセット動作が終了したことを示すアサート（ハイレベル）された制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎが入力されると、Ｎ値検出部２０は、Ｎ値検出動作として、信号ｎ＿ｃｌｋからフィードバック信号ｆｂ＿ｃｌｋまでの遅延クロックサイクル数を仮Ｎ値として検出し、１回目の検出動作で検出された第１仮Ｎ値を示す第１仮Ｎ値信号Ｎ１ｓｔ、及び２回目の検出動作で検出された第２仮Ｎ値を示す第２仮Ｎ値信号Ｎ２ｎｄをＤＬＬ制御部１３へ入力する。
【0043】
第１仮Ｎ値及び第２仮Ｎ値は、Ｎ値そのものではないものの、Ｎ値検出動作時における信号ｎ＿ｃｌｋからフィードバック信号ｆｂ＿ｃｌｋまでの遅延クロックサイクル数までの遅延クロックサイクル数であることから、クロックサイクルｔＣＫが長い場合には、仮Ｎ値もＮ値と同様に小さくなる。このため、仮Ｎ値が小さい場合には、ロック時間であるＴｄｌｌが長期化すると考えられる。そこで、本実施形態では、ＤＬＬ回路１０は、ロック動作前に検出した第１仮Ｎ値及び第２仮Ｎ値から、このままロック動作を行うとロック時間Ｔｄｌｌが長期化するかどうかを予測し、ロック時間Ｔｄｌｌが長期化すると予測される場合には、ロック動作における遅延ライン部１４の初期遅延量を大きく設定することで、ロック時間Ｔｄｌｌを短縮できるように構成されている。ここで、初期遅延量とは、ロック動作（遅延動作）開始時の遅延量を意味する。
【0044】
【0045】
本実施形態では、まず、Ｎ値検出部２０がロック動作前に1回目のＮ値検出動作により第１仮Ｎ値を検出して、ＤＬＬ制御部１３がその値に応じて次のＮ値検出動作時の遅延量を設定する。具体的には、1回目のＮ値検出動作においては、ＤＬＬ制御部１３は、遅延量を基準遅延量（本実施形態では「４」）に設定し、遅延ライン部１４は、当該遅延量に基づいて遅延線を活性化させて、入力クロック信号ｃｌｋを遅延して遅延信号ｄｌｌ＿ｃｌｋを生成する。ここで、基準遅延量とは、ＤＬＬ制御部１３がＮ値検出動作前にあらかじめ設定している遅延量であり、本実施形態では最小の基準遅延量として「４」が設定されている。Ｎ値検出部２０は、この時の入力クロック信号と遅延量「４」に基づいて生成された遅延信号ｄｌｌ＿ｃｌｋとの間の遅延クロックサイクル数を第１仮Ｎ値として検出する。
【0046】
ＤＬＬ制御部１３によるこの第１仮Ｎ値に基づいた遅延量の設定は、本実施形態では図３（１）のテーブルデータに基づいて行う。図３（１）のテーブルデータは、第１仮Ｎ値に対応する遅延量をそれぞれ示したものである。図３（１）に示すように、本実施形態では、第１仮Ｎ値が小さいほど、２回目のＮ値検出動作における遅延量を基準遅延量よりも大きくする。例えば、第１仮Ｎ値が０である場合には、遅延量を、基準となる基準遅延量である「４」よりも十分に大きい「３４」とし、第１仮Ｎ値が４以上である場合には、遅延量を基準遅延量「４」よりも少し大きい「１４」としている。ここで、仮Ｎ値に対応して設定された遅延量は、各仮Ｎ値の場合に予測される遅延を解消するために必要な最大遅延量よりも小さくなるようにあらかじめ設定されている。仮Ｎ値に対応して設定された遅延量が、各仮Ｎ値の場合に予想される必要な最大遅延量以上であると、本実施形態のようなロック動作時における初期遅延量を適切に設定することができないためである。
【0047】
遅延ライン部１４は、ＤＬＬ制御部１３によりこのようにして設定された遅延量に基づいて遅延線を活性化させる。図２（１）に示す場合では、第１仮Ｎ値は1回目のＮ値検出時には０であるので、ＤＬＬ制御部１３は、２回目のＮ値検出動作の際の遅延量として「３４」を設定する。
【0048】
次に、Ｎ値検出部２０は２回目のＮ値検出動作を行う。この時には、ＤＬＬ制御部１３により遅延量として「３４」が設定されていることから、遅延信号ｄｌｌ＿ｃｌｋは、1回目のＮ値検出動作のときよりも遅延量「３４」に対応してより遅れている。Ｎ値検出部２０は、この状態で、入力クロック信号ｃｌｋと出力クロック信号ｄｌｌ＿ｃｌｋとの間の遅延クロックサイクル数を第２仮Ｎ値として検出する。
【0049】
ロック時間が長くなるような場合、即ちｔＣＫが十分に大きく、かつ、遅延量が大きいとすれば、第１仮Ｎ値に応じて設定された遅延量で遅延している出力クロック信号に応じて得られた第２仮Ｎ値も、第１仮Ｎ値と同一となると考えられる。そこで、Ｎ値検出部２０は、第２仮Ｎ値が第１仮Ｎ値と同一かどうか判断する。
【0050】
第２仮Ｎ値が第１仮Ｎ値と同一である場合には、ＤＬＬ制御部１３は、ロック動作の初期遅延量を、第２仮Ｎ値を検出する際に設定された遅延量とする。このように設定されたロック動作を行う場合、初期遅延量が基準遅延量よりも大きいので、遅延を解消するための必要な遅延量に早期に到達することができ、ロック動作を短期間で終了させることができる。これにより、所定の期間（ｔＤＬＬＫ）内にシーケンスを終了することができる。そして、シーケンスにおいては、別途Ｎ値検出動作を行うことなく、ＤＬＬ制御部１３は、第２仮Ｎ値に１を付加したものをＮ値としてレイテンシコントローラに入力する。このようなＤＬＬ制御部１３の判断は、図３（２）に示すテーブルデータに示されている。
【0051】
図２も用いて具体的に説明すると、図２（１）の場合は、第１仮Ｎ値は1回目のＮ値検出時には０であり、Ｎ値検出部２０が検出した第２仮Ｎ値も０の場合である。そうすると、第１仮Ｎ値と第２仮Ｎ値とは同一となる。したがって、ＤＬＬ制御部１３は、図３（２）に示すテーブルデータから、ロック動作の初期遅延量を、第２仮Ｎ値を検出する際に設定された遅延量である「３４」に設定する。そうすると、遅延量は「３４」から「４４」までの「１０」だけ増加させればよいので、ロック動作は従来の場合よりも短くなる。
【0052】
即ち、本来であれば、ロック時間Ｔｄｌｌは、１回目のＮ値検出動作時の遅延信号ｄｌｌ＿ｃｌｋの立ち上がりエッジの時間ｔ０３から入力クロック信号ｃｌｋの立ち上がりエッジまでの時間ｔ０５までであったが、ロック動作開始時には、初期遅延量が基準遅延量よりも大きいため遅延信号ｄｌｌ＿ｃｌｋが遅延していたので、実際のロック時間Ｔｄｌｌは２回目のＮ値検出動作時の出力クロック信号ｄｌｌ＿ｃｌｋの立ち上がりエッジの時間ｔ０４から入力クロック信号ｃｌｋの立ち上がりエッジの時間ｔ０５までとなり、ロック時間Ｔｄｌｌが短縮されている。
【0053】
他方で、第２仮Ｎ値が第１仮Ｎ値と同一ではない場合には、ＤＬＬ制御部１３は、１回目のＮ値検出動作における遅延量である基準遅延量をロック動作時の遅延量としてロック動作を行う。このような場合は、例えば、クロックサイクルｔＣＫは十分に長いものの、もともと遅延が大きくなくロック動作は長期化しない場合であるので、ロック動作における初期遅延量を大きくする必要がない。このような場合には、基準遅延量からロック動作を開始しても本実施形態のＤＬＬ回路１０は、所定の期間（ｔＤＬＬＫ）内にシーケンスを終了することができる。なお、この場合も、別途Ｎ値検出動作を行うことなく、ＤＬＬ制御部１３は、第２仮Ｎ値をＮ値としてレイテンシコントローラに入力する。
【0054】
図２（２）は、上述のようなクロックサイクルｔＣＫは十分に長いものの、もともと遅延が大きくなくロック動作は長期化しない場合を示している。図２（２）の場合、Ｎ値検出部２０は、1回目のＮ値検出動作時における第１仮Ｎ値を０として検出している。ＤＬＬ制御部１３は、図３（１）のテーブルデータより、この場合の第１仮Ｎ値に応じて、遅延量を基準遅延量「４」から「３４」と設定し、遅延ライン部１４は、この設定された遅延量「３４」に基づいて遅延線を活性化させる。しかし、Ｎ値検出部２０が、２回目のＮ値検出動作を行うと、この設定された遅延量で遅延された出力クロック信号ｄｌｌ＿ｃｌｋは、位相が進み、入力クロック信号ｃｌｋとの間の遅延クロックサイクル数が「１」であるので、第２仮Ｎ値は「１」となる。そうすると、図２（２）の場合には、第１仮Ｎ値と第２仮Ｎ値とは異なる。従って、ＤＬＬ制御部はロック動作の初期遅延量を「４」として設定する。この場合には、ロック時間Ｔｄｌｌは、１回目のＮ値検出動作時の出力クロック信号ｄｌｌ＿ｃｌｋの立ち上がりエッジの時間ｔ１２から入力クロック信号ｃｌｋの立ち上がりエッジの時間ｔ１４まででとなり、従来とは変わらない制御を行うことができる。
【0055】
これらの場合を、図４を用いてシーケンス全体として詳細に説明する。図４（１）は、入力クロック信号ｃｌｋのクロックサイクルｔＣＫが長く、遅延量も大きい図２（１）の場合を示している。このような場合において、従来は、ＤＬＬリセットを行った後にロック動作を行い、最後にＮ値検出動作を行っていた。そして、この場合にロック動作における初期遅延量を基準遅延量である「４」に設定していたので、遅延量が大きいにもかかわらず、ロック動作は基準遅延量から遅延量が「４４」となるまで「１」ずつ遅延量を増加させてロック動作を継続していたためロック時間は遅延量「４０」に相当する時間がかかり、ロック動作が長期化していた。
【0056】
これに対し、本実施形態では、ＤＬＬリセット後において、Ｎ値検出動作を二回行い、第１仮Ｎ値及び第２仮Ｎ値を検出して、上述のようにロック動作の初期遅延量を「３４」としている。この場合に、ロック動作を遅延量が「４４」となるまで継続したとしても、ロック時間は遅延量「１０」に相当する時間だけであるので、ロック動作にかかる時間は従来の場合と比べて四分の一となり、短縮される。したがって、本実施形態では、シーケンス全体の時間ｔＤＬＬＫも短縮することが可能である。
【0057】
図４（２）は、入力クロック信号ｃｌｋのクロックサイクルｔＣＫが長く、遅延量は小さい図２（２）の場合を示している。この場合も、従来は、ＤＬＬリセットを行った後にロック動作を行い、最後にＮ値検出動作を行っていたが、遅延量が小さいので、ロック動作は遅延量が「４」から「２４」となるまでの遅延量「２０」に相当する時間で短かった。これに対し、本実施形態では、Ｎ値検出動作を２回繰り返し、第１仮Ｎ値及び第２仮Ｎ値を検出した後に、ロック動作を、初期遅延量として基準遅延量の「４」から「２４」となるまで継続した。この場合も、ロック時間は遅延量「２０」に相当する時間であり、従来とロック動作にかかる時間は変わらない。なお、シーケンス全体としては、本実施形態では、Ｎ値検出動作を二回行ったことにより二回目のＮ値検出動作の分だけ従来よりも所要期間が長くなったが、ロック動作にかかる時間が短いので、シーケンス全体としては所定の期間（ｔＤＬＬＫ）を超えるおそれがなく問題がない。
【0058】
このように、本実施形態では、Ｎ値検出部２０が、ロック動作が行われる前にＮ値検出動作を複数回行って複数の仮Ｎ値を検出し、ＤＬＬ制御部１３が、複数の仮Ｎ値に応じてロック動作における初期遅延量を予め適切に大きく設定することができるので、ロック時間を短縮することが可能である。
【0059】
以下、Ｎ値検出部２０の構成について図５を参照して詳細に説明する。
【0060】
Ｎ値検出部２０は、ｎ＿ｃｌｋ信号生成部２１と、Ｎ値カウント部２２と、Ｎ値決定部２３と、開始信号生成部２４と、を含む。初めに開始信号生成部２４について説明する。
【0061】
開始信号生成部２４は、フリップフロップ（Ｄ－ＦＦ）回路２４１及び２４２とからなる第１開始信号生成部２４３と、ラッチ回路２４４並びにフリップフロップ（Ｄ－ＦＦ）回路２４５～２４７からなる第２開始信号生成部２４８とからなる。第１開始信号生成部２４３は、ネゲート（ローレベル）からアサ―ト（ハイレベル）になる立ち上がりエッジで１回目のＮ値検出動作を開始するタイミングを示す開始信号ｎ_１ｓｔ＿ｓｔａｒｔを生成する。第２開始信号生成部２４８は、ネゲート（ローレベル）からアサ―ト（ハイレベル）になる立ち上がりエッジで２回目のＮ値検出動作を開始するタイミングを示す開始信号ｎ_２ｎｄ＿ｓｔａｒｔを生成する。
【0062】
第１開始信号生成部２４３では、各Ｄ－ＦＦ回路２４１及び２４２には、クロック信号として入力クロック信号ｃｌｋが入力される。Ｄ－ＦＦ回路２４１は、入力信号として、制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎが入力され、Ｄ－ＦＦ回路２４２には、入力信号として上流側のＤ－ＦＦ回路２４１からの出力信号が入力される。また、制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎは、Ｄ－ＦＦ回路２４１及び２４２にもそれぞれ入力される。第１開始信号生成部２４３では、制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがハイレベルで入力されると、Ｄ－ＦＦ回路２４１及び２４２により入力クロック信号ｃｌｋに同期して開始信号ｎ_１ｓｔ＿ｓｔａｒｔがハイレベルで生成される。
【0063】
また、第２開始信号生成部２４８では、ラッチ回路２４４に、開始信号ｎ_１ｓｔ＿ｓｔａｒｔが入力されるとともに信号ｎ＿ｅｎｄが入力される。信号ｎ＿ｅｎｄは、アサ―トであるときにフィードバック信号ｆｂ＿ｃｌｋが出力されたこと、即ちＮ値検出動作が終わることを意味する。ラッチ回路２４４の出力信号は、Ｄ－ＦＦ回路２４５に入力される。Ｄ－ＦＦ回路２４５～２４７には、それぞれクロック信号として入力クロック信号ｃｌｋが入力される。なお、Ｄ－ＦＦ回路２４５～２４７は複数のＤ－ＦＦ回路が直列に接続されているものであるが、図５においては、その一部を省略してＤ－ＦＦ回路２４４～２４７のみを図示している。また、Ｄ－ＦＦ回路２４６及び２４７には、それぞれ上流側のＤ－ＦＦ回路２４５及び２４６からの出力が入力される。
【0064】
第２開始信号生成部２４８では、信号ｎ＿ｅｎｄがハイレベルとなった時に、保持されていた開始信号ｎ_１ｓｔ＿ｓｔａｒｔがラッチ回路２４４から出力され、Ｄ－ＦＦ回路２４５～２４７に順次入力され、入力クロック信号ｃｌｋに同期して所定時間後に開始信号ｎ_２ｎｄ＿ｓｔａｒｔとして出力される。即ち、開始信号ｎ_２ｎｄ＿ｓｔａｒｔは、信号ｎ＿ｅｎｄがハイレベルで入力された場合に、所定時間後に２回目のＮ値検出動作を開始するタイミングであることを意味するハイレベルとなるここで、所定時間後としているのは、制御信号ｄｌｌ＿ｃｏｄｅを変更し遅延ライン部１４において遅延ラインが変更されるまで２回目のＮ値検出動作が始まらないようにするためである。
【0065】
ｎ＿ｃｌｋ信号生成部２１は、第１～第３ワンショット回路２１１～２１３と、ＮＯＲ回路２１４と、フリップフロップ回路２１５と、第１ラッチ回路２１６と、第１ＡＮＤ回路２１７と、を含む。Ｎ値カウント部２２は、２つのＤ－フリップフロップ（Ｄ－ＦＦ）回路２２１，２２２と、第２ＡＮＤ回路２２３と、第２ラッチ回路２２４と、第３ＡＮＤ回路２２５と、第４ＡＮＤ回路２２６と、第１の４ビットカウンタ２２７と、第５ＡＮＤ回路２２８と、第２の４ビットカウンタ２２９とを含む。
【0066】
ｎ＿ｃｌｋ信号生成部２１は、Ｎ値検出動作時のみ入力クロック信号ｃｌｋに対応したパルスを有する信号ｎ＿ｃｌｋを生成する。ｎ＿ｃｌｋ信号生成部２１では、開始信号ｎ_１ｓｔ＿ｓｔａｒｔが第１ワンショット回路２１１に入力され、また、開始信号ｎ_２ｎｄ＿ｓｔａｒｔが、第２ワンショット回路２１２に入力され、それぞれの出力がＮＯＲ回路２１４に入力される。
【0067】
ＮＯＲ回路２１４から出力された信号と、信号ｎ＿ｅｎｄが第３ワンショット回路２１３を経て出力された信号とが、フリップフロップ回路２１５に入力されて制御信号ｎ＿ｅｎａｂｌｅが生成される。制御信号ｎ＿ｅｎａｂｌｅがハイレベルである場合は、Ｎ値の検出動作が可能であることを意味する。生成された制御信号ｎ＿ｅｎａｂｌｅが第１ラッチ回路２１６に入力され、また、入力クロック信号ｃｌｋがクロック信号として第１ラッチ回路２１６に入力される。また、第１ラッチ回路２１６から出力された信号が入力クロック信号ｃｌｋとともに第１ＡＮＤ回路２１７に入力されて、第１ＡＮＤ回路２１７から信号ｎ＿ｃｌｋが出力される。
【0068】
Ｎ値カウント部２２は、Ｎ値検出動作時に、入力クロック信号ｃｌｋが入力されてからフィードバック信号ｆｂ＿ｃｌｋが生成されるまでの入力クロック信号ｃｌｋのクロックサイクル数をカウントすることによって、仮Ｎ値を検出する。Ｎ値カウント部２２では、信号ｎ＿ｃｌｋと制御信号ｎ＿ｅｎａｂｌｅとが第１Ｄ－ＦＦ２２１に入力され、信号ｎ＿ｓｔａｒｔが生成される。また、遅延信号ｄｌｌ＿ｃｌｋに対応したフィードバック信号ｆｂ＿ｃｌｋと制御信号ｎ＿ｅｎａｂｌｅとが第２Ｄ－ＦＦ２２２に入力され、信号ｎ＿ｅｎｄが生成される。信号ｎ＿ｓｔａｒｔは、Ｎ値検出動作が開始されるとハイレベルとなり、信号ｎ＿ｅｎｄは、Ｎ値検出動作が終わるとハイレベルで生成される。
【0069】
信号ｎ＿ｓｔａｒｔと、信号ｎ＿ｅｎｄとは、第２ＡＮＤ回路２２３に入力され、その出力が第２ラッチ回路２２４に入力される。第２ラッチ回路２２４には、さらに信号ｎ＿ｃｌｋがクロック信号として入力される。この第２ラッチ回路２２４からの出力と、信号ｎ＿ｃｌｋとが第３ＡＮＤ回路２２５に入力されて、第３ＡＮＤ回路２２５は、Ｎ値のカウント用信号である信号ｃｏｕｎｔ＿ｃｌｋを出力する。信号ｃｏｕｎｔ＿ｃｌｋに含まれるパルス数が仮Ｎ値に相当する。信号ｃｏｕｎｔ＿ｃｌｋは、第４ＡＮＤ回路２２６に入力される。第４ＡＮＤ回路２２６には、開始信号ｎ_１ｓｔ＿ｓｔａｒｔも入力され、ＡＮＤ演算が行われる。これにより、１回目のＮ値検出動作における仮Ｎ値に相当するパルスを有するクロック信号が第４ＡＮＤ回路２２６から第１の４ビットカウンタ２２７に入力される。第１の４ビットカウンタ２２７は、入力された信号のパルスをカウントして、１回目のＮ値検出動作における仮Ｎ値を検出する。第１の４ビットカウンタ２２７は、１回目のＮ値検出動作における仮Ｎ値である第１仮Ｎ値を示す第１仮Ｎ値信号Ｎ１ｓｔを出力する。
【0070】
また、信号ｃｏｕｎｔ＿ｃｌｋは、第５ＡＮＤ回路２２８に入力される。第５ＡＮＤ回路２２８には、さらに開始信号ｎ_２ｎｄ＿ｓｔａｒｔも入力され、ＡＮＤ演算が行われる。これにより、２回目のＮ値検出動作における仮Ｎ値に相当するパルスを有するクロック信号が第２の４ビットカウンタ２２９に入力される。第２の４ビットカウンタ２２９は、入力された信号のパルスをカウントして、２回目のＮ値検出動作における仮Ｎ値を検出する。第２の４ビットカウンタ２２９は、２回目のＮ値検出動作における仮Ｎ値である第２仮Ｎ値を示す第２仮Ｎ値信号Ｎ２ｎｄを出力する。
【0071】
これらの第１仮Ｎ値信号Ｎ１ｓｔ及び第２仮Ｎ値信号Ｎ２ｎｄは、それぞれＤＬＬ制御部１３へ入力される。なお、第１の４ビットカウンタ２２７、第２の４ビットカウンタ２２９は、制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがローレベルで入力されるとその値が初期値（例えば０）にリセットされ、制御信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがハイレベルで入力された状態において新たにカウントを始めるように構成されていてもよい。
【0072】
このようにして、Ｎ値カウント部２２は、入力クロック信号ｃｌｋに対応する信号ｎ＿ｃｌｋが入力されてから、遅延信号ｄｌｌ＿ｃｌｋに対応するフィードバック信号ｆｂ＿ｃｌｋが入力されるまでの間の信号ｃｏｕｎｔ＿ｃｌｋのクロックサイクル数（パルス数）を遅延クロックサイクル数としてカウントすることによって、Ｎ値検出動作を行う。
【0073】
また、第１仮Ｎ値信号Ｎ１ｓｔ及び第２仮Ｎ値信号Ｎ２ｎｄは、Ｎ値決定部２３にも入力される。Ｎ値決定部２３は、比較器２３１と、加算器２３２とを備え、第１仮Ｎ値信号Ｎ１ｓｔ及び第２仮Ｎ値信号Ｎ２ｎｄは、比較器２３１に入力される。比較器２３１では、第１仮Ｎ値信号Ｎ１ｓｔ及び第２仮Ｎ値信号Ｎ２ｎｄが同一であれば比較器２３１から出力される信号ｃｏｍｐ＿ｏｕｔはハイレベルとなり、入力されたこれらの信号が異なる場合には、比較器２３１から出力される信号ｃｏｍｐ＿ｏｕｔはローレベルとなる。信号ｃｏｍｐ＿ｏｕｔは、加算器２３２に入力される。加算器２３２には、さらに第２仮Ｎ値信号Ｎ２ｎｄも入力され、信号ｃｏｍｐ＿ｏｕｔに第２仮Ｎ値信号Ｎ２ｎｄが加算されて、Ｎ値信号Ｎｆｉｎを出力する。即ち、Ｎ値決定部２３では、第２仮Ｎ値信号Ｎ２ｎｄに対して、第１仮Ｎ値と第２仮Ｎ値とが等しい場合には第２仮Ｎ値に「１」を加算してＮ値とし、第１仮Ｎ値と第２仮Ｎ値とが異なる場合には、第２仮Ｎ値をＮ値として出力する。出力されたＮ値信号Ｎｆｉｎは、レイテンシーカウンタ３０へ入力される。
【0074】
このようにして、Ｎ値決定部２３は、ＤＬＬ回路１０がＮ値を検出する必要なく、第１仮Ｎ値と第２仮Ｎ値とによりＮ値を決定して出力することができる。この場合に、本実施形態では、Ｎ値検出動作を複数回行って、それぞれのＮ値検出動作において検出された複数の仮Ｎ値に基づいて遅延量を変更し、この変更した遅延量でＮ値検出動作を複数回行うことで、好ましい遅延量を設定することが可能である。また、複数のＮ値検出動作により検出されたＮ値が等しい場合には、最後のＮ値検出動作で検出した仮Ｎ値に応じてロック動作における初期遅延量を設定することで、より好ましい遅延量を設定することが可能である。さらに、、複数のＮ値検出動作により検出されたＮ値が異なる場合には、最後のＮ値検出動作で検出した仮Ｎ値に応じてロック動作における初期遅延量を設定することで、より好ましい遅延量を設定することが可能である。
【0075】
図１に戻り、レイテンシーカウンタ３０は、ＤＬＬ回路１０によって生成された内部クロックに同期してレイテンシのカウントを行う。また、レイテンシーカウンタ３０は、Ｎ値検出部２０で検出されたＮ値を示すＮ値信号Ｎｆｉｎを用いて、レイテンシのカウントを実行する。例えば、ＣＡＳ（Column Address Strobe）レイテンシの場合、設定されたレイテンシは、コマンド（例えば、リードコマンド）が半導体記憶装置（ここでは、ＤＲＡＭ）に入力されてからデータ（例えば、読み出しデータ）が半導体記憶装置から出力されるまでの期間を示すクロックサイクル数である。この場合、レイテンシーカウンタ３０は、ＤＬＬ回路１０にリセット信号が入力されると、例えばモードレジスタ（図示省略）に設定されたＣＡＳレイテンシの値から、Ｎ値分を減じた分だけカウントする。具体例を挙げると、レイテンシーカウンタ３０は、例えばＣＡＳレイテンシの値が１０で、Ｎ値が１である場合には、減算結果となる９クロックサイクル分だけカウントする。なお、Ｎ値検出部は、レイテンシーカウンタ３０にＮ値信号Ｎｆｉｎを常時出力してもよいし、Ｎ値検出状態が終了した時点でＮ値信号Ｎｆｉｎをレイテンシーカウンタ３０に出力してもよい。レイテンシーカウンタ３０は、所定の期間（ｔＤＬＬＫ）が経過した後に、Ｎ値信号Ｎｆｉｎを用いてレイテンシのカウントを実行するので、所定の期間（ｔＤＬＬＫ）が経過するまでにＮ値検出部２０からＮ値が入力されていれば、レイテンシのカウントを適切に実行することができる。
【0076】
本実施形態の制御回路による制御を、図６に示すタイミングチャートも含めて説明する。図６に示すタイミングチャートでは、時間ｔ２１で、図示されていないリセット開始信号が入力されてＤＬＬリセット状態が開始され、時間ｔ２２でＤＬＬリセット状態が終了する。これにより、Ｎ値検出部２０は1回目のＮ値検出動作を開始する。この時に、ＤＬＬ制御部１３は、制御信号ｄｌｌ＿ｃｏｄｅを基準遅延量の「４」に設定する。
【0077】
時間ｔ２２では、リセット信号ｄｌｌ＿ｒｅｓｅｔ＿ｎがアサ―ト（ハイレベル）となり、すぐに（時間ｔ２３で）Ｎ値検出部２０において開始信号ｎ_１ｓｔ＿ｓｔａｒｔがハイレベルで生成される。なお、実質的には時間ｔ２３から1回目のＮ値検出動作が始まることになるが、実際には時間ｔ２３は時間ｔ２２の直後であるので、本実施形態では、時間ｔ２２からＮ値検出動作が始まっているものとする。
【0078】
このハイレベルで生成された開始信号ｎ_１ｓｔ＿ｓｔａｒｔは、ｎ＿ｃｌｋ信号生成部２１の第１ワンショット回路２１１に入力される。また、第２ワンショット回路２１２には開始信号ｎ_２ｎｄ＿ｓｔａｒｔがローレベルで入力される。また、信号ｎ＿ｅｎｄがローレベルで第３ワンショット回路２１３に入力される。これにより、時間ｔ２３から、フリップフロップ回路２１５から出力される制御信号ｎ＿ｅｎａｂｌｅは、ハイレベルで生成される。制御信号ｎ＿ｅｎａｂｌｅがハイレベルで生成されたことで、時間ｔ２４から、Ｎ値検出動作中のみ生成されるクロック信号である信号ｎ＿ｃｌｋが生成される。
【0079】
Ｎ値カウント部２２では、時間ｔ２３で制御信号ｎ＿ｅｎａｂｌｅがハイレベルで入力されるので、時間ｔ２４以降の信号ｎ＿ｃｌｋの入力に応じて信号ｎ＿ｓｔａｒｔ（図６中図示せず）がハイレベルで生成される。他方で、時間ｔ２３の時点では、フィードバックされたクロック信号であるフィードバック信号ｆｂ＿ｃｌｋがローレベルで第２Ｄ－ＦＦ２２２に入力されているので、信号ｎ＿ｅｎｄもローレベルで生成される。このようにハイレベルである信号ｎ＿ｓｔａｒｔと、ローレベルである信号ｎ＿ｅｎｄとがＮ値カウント部２２で生成されることにより、時間ｔ２５において、Ｎ値に相当するパルスを有するクロック信号である信号ｃｏｕｎｔ＿ｃｌｋのパルスが出力される。
【0080】
信号ｃｏｕｎｔ＿ｃｌｋは、第４ＡＮＤ回路２２６と第５ＡＮＤ回路２２８に入力される。第４ＡＮＤ回路２２６では、開始信号ｎ_１ｓｔ＿ｓｔａｒｔもハイレベルで入力されているので、信号ｃｏｕｎｔ＿ｃｌｋは、ＡＮＤ演算によりパルスも通過して第１の４ビットカウンタ２２７に入力される。第１の４ビットカウンタ２２７では、信号ｃｏｕｎｔ＿ｃｌｋのパルスが入力される毎に、第１仮Ｎ値信号Ｎ１ｓｔの値をインクリメントして第１仮Ｎ値信号Ｎ１ｓｔを出力する。図６の本実施形態では、１回目のＮ値検出動作において、第１仮Ｎ値信号Ｎ１ｓｔは「１」となる。
【0081】
他方で、第５ＡＮＤ回路２２８では、開始信号ｎ_２ｎｄ＿ｓｔａｒｔがローレベルで入力されたままであるので、第２仮Ｎ値信号Ｎ２ｎｄは「０」を維持する。これらの第１仮Ｎ値信号Ｎ１ｓｔと第２仮Ｎ値信号Ｎ２ｎｄとは、ＤＬＬ制御部１３に入力される。
【0082】
ＤＬＬ制御部１３は、第１仮Ｎ値信号Ｎ１ｓｔが「１」が入力されたことから、制御信号ｄｌｌ＿ｃｏｄｅを図３（１）に示すテーブルに従い、遅延量の「３４」での設定を開始する。制御信号ｄｌｌ＿ｃｏｄｅは、時間ｔ２８おいて遅延量「３４」で設定される。
【0083】
他方で、時間ｔ２６から信号ｎ＿ｃｌｋを遅延したフィードバック信号ｆｂ＿ｃｌｋのパルスが出力されることで、時間ｔ２６でＮ値カウント部２２において信号ｎ＿ｅｎｄがローレベルからハイレベルとなり、これにより時間ｔ２６から制御信号ｎ＿ｅｎａｂｌｅがｎ＿ｃｌｋ信号生成部２１においてネゲート（ローレベル）となる。信号ｎ＿ｅｎｄがローレベルからハイレベルとなることで、この信号ｎ＿ｅｎｄの立ち上がりエッジから所定時間後である時間ｔ２９で、第２開始信号生成部２４８において開始信号ｎ_２ｎｄ＿ｓｔａｒｔがアサ―トとなる。また制御信号ｎ＿ｅｎａｂｌｅが時間ｔ２６でローレベルとなったことで、第２Ｄ－ＦＦ２２２において信号ｎ＿ｅｎｄも時間ｔ２７でローレベルとなる。これにより、Ｎ値検出部２０は、時間ｔ２９以降において２回目のＮ値検出動作を開始する。
【0084】
開始信号ｎ_２ｎｄ＿ｓｔａｒｔがハイレベルで入力された点以外は1回目のＮ値検出動作と同様にＮ値検出動作が行われ、第１仮Ｎ値信号Ｎ１ｓｔは「１」が維持される。また、第２仮Ｎ値信号Ｎ２ｎｄも「１」が検出される。これらの第１仮Ｎ値信号Ｎ１ｓｔと第２仮Ｎ値信号Ｎ２ｎｄとは、ＤＬＬ制御部１３に入力される。
【0085】
ＤＬＬ制御部１３は、第１仮Ｎ値信号Ｎ１ｓｔと第２仮Ｎ値信号Ｎ２ｎｄとから、図３（２）に示すテーブルデータを用いて、ロック動作時の初期遅延量を「３４」に設定する。
【0086】
第１仮Ｎ値信号Ｎ１ｓｔと第２仮Ｎ値信号Ｎ２ｎｄとは、Ｎ値決定部２３にも入力され、比較器２３１においてこれらの値が同一であるので、信号ｃｏｍｐ＿ｏｕｔは１を出力する。そして、加算器２３２において、「１」を示す信号ｃｏｍｐ＿ｏｕｔと「１」を示す第２仮Ｎ値信号Ｎ２ｎｄとが入力され、加算されて、Ｎ値信号Ｎｆｉｎは「２」となる。
【0087】
時間ｔ３０から信号ｌｏｃｋ＿ｓｔａｒｔがアサ―ト（ハイレベル）で入力されてロック動作が開始されると、ＤＬＬ制御部１３は、ロック動作時の初期遅延量を「３４」に設定した制御信号ｄｌｌ＿ｃｏｄｅを遅延ライン部１４へ入力する。これにより、遅延ライン部１４は、遅延量を基準遅延量の「４」からではなく「３４」から開始する。ＤＬＬ制御部１３は、フィードバック信号ｆｂ＿ｃｌｋに従ってフィードバック制御をしながらロック動作を行い、ロック動作時が遅延量が「４４」となった時点で、入力クロック信号ｃｌｋ（図６中図示せず）とフィードバック信号ｆｂ＿ｃｌｋとが同期して、ロック動作が終了する。
【0088】
このように、本実施形態では、クロックサイクルｔＣＫに応じてロック動作の初期遅延量を大きく設定することができるので、従来よりもロック動作の実行時間が短縮される。このようにしてロック動作の長期化を抑制することによって、シーケンス全体の実行期間の長期化を抑制することが可能になるので、シーケンスを所定の期間（ｔＤＬＬＫ）内に完了させることができる。これにより、ＤＬＬ回路１０は、本シーケンス後にＤＬＬ制御に直ぐに復帰することが可能である。
【0089】
（実施形態２）
【0090】
上述した実施形態１では、Ｎ値検出動作を２回行ったが、実施形態２では、ＤＬＬリセット後、ロック動作前のＮ値検出動作を２回行い、第１仮Ｎ値と第２仮Ｎ値とが同一である場合には、さらに３回目のＮ値検出動作を行う点で上述した実施形態１とは異なる。以下、主に実施形態１とは異なる点について説明する。
【0091】
具体的に、図７～９を用いて説明する。図９は、ＤＬＬ制御部１３が有するテーブルデータである。図９（１）に示すように、実施形態１と同様に、仮Ｎ値が小さいほど遅延量は大きく、また、Ｎ値検出動作が２回目、３回目と増えるにつれて遅延量がより大きくなるように設定されている。また、Ｎ値としては、第１仮Ｎ値と第２仮Ｎ値とが同一である場合には、図９（３）に示すように第２仮Ｎ値及び第３仮Ｎ値に基づき、これらの値が小さいほど大きな初期遅延量が設定される。また、第１仮Ｎ値と第２仮Ｎ値とが異なる場合には図９（２）に示すようにＮ値は基準遅延量が初期遅延量として設定される。この点は実施形態１と同様である。
【0092】
図７、図８に示すように、初めに、本実施形態においても、1回目のＮ値検出動作における遅延ライン部１４の遅延量は基準遅延量の「４」である。この状態で、Ｎ値検出部２０はＮ値検出動作を行い、第１仮Ｎ値が「０」であるので、ＤＬＬ制御部１３は、図９（１）に示すテーブルデータから２回目のＮ値検出動作における遅延量を「３４」に設定する。この遅延量に基づいて、２回目のＮ値検出動作が行われる。Ｎ値検出部２０の２回目のＮ値検出動作においても、第２仮Ｎ値が「０」であるので、ＤＬＬ制御部１３は３回目のＮ値検出動作を行うことを決定する。そして、ＤＬＬ制御部１３は、図９（１）に示すテーブルデータから３回目のＮ値検出動作における遅延量を「６４」に設定する。
【0093】
本実施形態では、この遅延量「６４」に基づいて、３回目のＮ値検出動作が行われる。Ｎ値検出部２０の３回目のＮ値検出動作で、第三仮Ｎ値は「０」である。Ｎ値検出部２０は、これらの第１仮Ｎ値～第三仮Ｎ値から、Ｎ値信号Ｎｆｉｎとして「１」をレイテンシーカウンタ３０へ入力する。また、ＤＬＬ制御部１３は、第１仮Ｎ値と第２仮Ｎ値とが等しいので、図９（３）に示すテーブルデータに基づいて第２仮Ｎ値、第三仮Ｎ値から初期遅延量を「６４」に設定する。ロック動作は、初期遅延量「６４」から開始され、遅延量が「７４」となったときに入力クロック信号と出力クロック信号とが同期して、ロック動作が終了する。
【0094】
従来の場合では、ロック時間Ｔｄｌｌは、1回目のＮ値検出動作時の出力クロック信号の時間ｔ４１における立ち上がりエッジと、入力クロック信号ｃｌｋの時間ｔ４４の立ち上がりエッジとの間の期間であったが、本実施形態では、ロック時間Ｔｄｌｌは、３回目のＮ値検出動作時の出力クロック信号の時間ｔ４３の立ち上がりエッジと、入力クロック信号ｃｌｋの時間ｔ４４の立ち上がりエッジとの間の期間との期間である。したがって、ロック時間は大幅に短縮化されている。また、実施形態１の場合には、ロック時間Ｔｄｌｌは、２回目のＮ値検出動作時の時間ｔ４２の遅延信号ｄｌｌ＿ｃｌｋの立ち上がりエッジと、入力クロック信号ｃｌｋの時間ｔ４４の立ち上がりエッジとの間の期間であったので、本実施形態では、実施形態１よりもロック時間を短縮化することができる。
【0095】
また、本実施形態では、第１仮Ｎ値と第２仮Ｎ値とが異なる場合には、３回目のＮ値検出動作を行わない。この場合には、ＤＬＬ制御部１３は実施形態１と同様に、初期遅延量を基準遅延量に設定する。即ち、この場合には、ＤＬＬ制御部１３は、図９（２）に示すようなテーブルデータに基づいて遅延量を設定している、
【0096】
なお、図９（３）に示すように、第１仮Ｎ値及び第２仮Ｎ値が同一であるが、第２仮Ｎ値と第３仮Ｎ値とは異なる場合、ロック動作時における遅延量としては２回目のＮ値検出動作における遅延量が設定される。
【0097】
また、本実施形態においては、Ｎ値検出部２０は、３回目のＮ値検出動作を行うことができるように、Ｎ値カウント部２２が第３仮Ｎ値信号Ｎ３ｒｄを生成できるように構成され、また、開始信号生成部２４が第３開始信号生成部を有している。そして、Ｎ値検出部２０は、Ｎ値決定部２３の代わりに図１０に示すようなＮ値決定部４０を有する。Ｎ値決定部４０は、比較器４０１、４０２と、加算器４０３と、マルチプレクサ４０４を備えたＮ値決定部４０によりＮ値を決定する。第１仮Ｎ値信号Ｎ１ｓｔ及び第２仮Ｎ値信号Ｎ２ｎｄが、比較器４０１に入力される。比較器４０１では、これらの信号が同一であれは比較器４０１から出力される信号ｃｏｍｐ＿ｏｕｔ１はハイレベルとなり、入力された信号が異なる場合には、比較器４０１から出力される信号ｃｏｍｐ＿ｏｕｔ１はローレベルとなる。信号ｃｏｍｐ＿ｏｕｔ１は、マルチプレクサ４０４に入力される。
【0098】
また、第２仮Ｎ値信号Ｎ２ｎｄ及び第３仮Ｎ値信号Ｎ３ｒｄが、比較器４０２に入力される。比較器４０２では、これらの信号が同一であれは比較器４０２から出力される信号ｃｏｍｐ＿ｏｕｔ２はハイレベルとなり、入力された信号が異なる場合には、比較器４０２から出力される信号ｃｏｍｐ＿ｏｕｔ２はローレベルとなる。信号ｃｏｍｐ＿ｏｕｔ２は加算器４０３に入力される。加算器４０３には、さらに第３仮Ｎ値信号Ｎ３ｒｄも入力され、信号ｃｏｍｐ＿ｏｕｔ２に第３仮Ｎ値信号Ｎ３ｒｄが加算され、マルチプレクサ４０４に入力される。即ち、加算器４０３は、第２仮Ｎ値と第３仮Ｎ値とが等しい場合には第３仮Ｎ値に１を加算して出力し、第２仮Ｎ値と第３仮Ｎ値とが異なる場合には、第３仮Ｎ値を出力する。マルチプレクサ４０４には、この加算器４０３からの出力と、第２仮Ｎ値信号Ｎ２ｎｄが入力される。信号ｃｏｍｐ＿ｏｕｔ１が１を示している時には、マルチプレクサ４０４は、加算器４０３からの出力をＮ値信号Ｎｆｉｎとして出力する。また、信号ｃｏｍｐ＿ｏｕｔ１が０を示している時には、マルチプレクサ４０４は、第２仮Ｎ値信号Ｎ２ｎｄをＮ値信号Ｎｆｉｎとして出力する。Ｎ値信号Ｎｆｉｎは、レイテンシーカウンタ３０へ入力される。
【0099】
つまり、本実施形態では、すべての仮Ｎ値が同一であれば、最後に検出された仮Ｎ値である第３仮Ｎ値に１を加算したものをＮ値としている。そして、いずれかの仮Ｎ値が異なる場合には、最後に検出された仮Ｎ値をＮ値としている。即ち、第１仮Ｎ値と第２仮Ｎ値とが異なる場合には、第２仮Ｎ値をＮ値とし、第１仮Ｎ値と第２仮Ｎ値とは同一であるが、第２仮Ｎ値と第３仮Ｎ値が異なる場合には、第３仮Ｎ値をＮ値としている。
【0100】
このように構成することで、本実施形態においても、ロック動作後にＮ値を検出することなく、ロック動作前に仮Ｎ値を検出することで、ロック動作の長期化を抑制しつつ、Ｎ値を得ることが可能である。さらに、本実施形態では、第１仮Ｎ値及び第２仮Ｎ値が同一である場合には、３回のＮ値検出動作を行うことで、遅延量が大きい場合にもより適切に初期遅延量を設定することが可能であり、かつ、遅延量がそれほど大きくない場合であっても、適切に初期遅延量を設定することが可能である。
【0101】
なお、本実施形態においては、第１仮Ｎ値と第２仮Ｎ値とが異なる場合には、３回目のＮ値検出動作を行わなかったが、これに限定されず、第１仮Ｎ値と第２仮Ｎ値とが異なる場合であっても３回目のＮ値検出動作を行ってもよい。ただし、この場合には、この３回目のＮ値検出動作により検出された第３仮Ｎ値はＮ値の決定にもロック動作時における遅延量の決定にも用いる必要はない。
【0102】
上述した実施形態では、Ｎ値検出動作としては２回又は３回行ったが、これに限定されない。なお、より多くＮ値検出動作を行うほうが細かく遅延量を設定することができるために好ましい一方で、Ｎ値検出動作を多数回行うことでシーケンス全体としては時間が長くなってしまうことにより、Ｎ値検出動作は２回又は３回行うことが好ましいと言える。
【0103】
上述した実施形態では、基準遅延量が小さく、仮Ｎ値に応じて、基準遅延量よりも大きい遅延量を設定したが、これに限定されない。複数の仮Ｎ値に応じて遅延量を変化させて設定することができればよい。例えば、基準遅延量を大きく設定し、仮Ｎ値に応じて、基準遅延量から遅延量を減じるように構成してもよい。また、ＤＬＬ制御部１３が設定するのは初期遅延量ではなくてもよく、例えばロック動作の途中で遅延量を変更するように構成してもよいが、初期遅延量を変化させることが最も効率よくロック動作の長期化を抑制できる。
【0104】
上述した実施形態では、制御回路を備える半導体記録装置がＤＲＡＭである場合を一例として説明したが、本発明は、この場合に限定されない。例えば、半導体記憶装置は、ＳＲＡＭ（Static Random Access Memory）や、フラッシュメモリや、他の半導体記憶装置であってもよい。
【0105】
以上説明した各実施形態は、本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。したがって、上記各実施形態に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。
【0106】
例えば、上述した実施形態におけるＤＬＬ回路１０の構成は一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。また、Ｎ値検出部２０の構成として図５を示したが、これらの構成も一例であり、適宜変更されてもよいし、他の様々な構成が採用されてもよい。
【符号の説明】
【0107】
１０…ＤＬＬ回路
１１…入力バッファ
１２…位相検出部
１３…ＤＬＬ制御部
１４…遅延ライン部
１５…レプリカ部
１６…出力バッファ
１７…マルチプレクサ
２０…Ｎ値検出部
２１…ｎ＿ｃｌｋ信号生成部
２２…Ｎ値カウント部
２３…Ｎ値決定部
２４…開始信号生成部
３０…レイテンシーカウンタ
１１…入力バッファ
１２…位相検出部
１３…ＤＬＬ制御部
１４…遅延ライン部
１５…レプリカ部
１６…出力バッファ
１７…マルチプレクサ
２０…Ｎ値検出部
２１…ｎ＿ｃｌｋ信号生成部
２２…Ｎ値カウント部
２３…Ｎ値決定部
２４…開始信号生成部
３０…レイテンシーカウンタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】