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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-06
(45)【発行日】2024-08-15
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
H01L 25/07 20060101AFI20240807BHJP
H01L 25/18 20230101ALI20240807BHJP
H01L 23/50 20060101ALI20240807BHJP
【ＦＩ】
H01L25/04 C
H01L23/50 Y
【請求項の数】
18
(21)【出願番号】P 2022070330
(22)【出願日】2022-04-21
(65)【公開番号】P2023160176
(43)【公開日】2023-11-02
【審査請求日】2024-06-03
【早期審査対象出願】
(73)【特許権者】
【識別番号】390022471
【氏名又は名称】アオイ電子株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】鈴木 敬史
【審査官】花田 尚樹
(56)【参考文献】
【文献】米国特許出願公開第２０１５／０２１６０５４（ＵＳ，Ａ１）
【文献】特開２００１－３０８２６３（ＪＰ，Ａ）
【文献】特開２０１８－２６４７６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２５／０７
Ｈ０１Ｌ ２３／５０
(57)【特許請求の範囲】
【請求項1】
第１半導体チップと、第２半導体チップと、複数のリード部と、それらを封止する封止部とを有する基板と、第１ドレイン配線、第１ソース配線、第１ゲート配線、第２ソース配線、第２ゲート配線および第３ゲート配線と、
を含み、
前記第１半導体チップは、ドレイン用の第１裏面電極と、前記第１裏面電極とは反対側にソース用の第１表面電極および第１ゲート電極とを有し、
前記第２半導体チップは、ドレイン用の第２裏面電極と、前記第２裏面電極とは反対側にソース用の第２表面電極および第２ゲート電極とを有し、
前記第１半導体チップの前記第１裏面電極は、前記基板の第１主面で前記封止部から露出されており、
前記第２半導体チップの前記第２裏面電極は、前記基板の前記第１主面とは反対側の第２主面で前記封止部から露出されており、
前記第１ドレイン配線は、前記基板の前記第１主面上に形成され、かつ、前記第１半導体チップの前記第１裏面電極に電気的に接続され、
前記第１ソース配線は、前記基板の前記第２主面上に形成され、かつ前記第１半導体チップの前記第１表面電極と前記第２半導体チップの前記第２裏面電極との両方に電気的に接続され、
前記第１ゲート配線は、前記基板の前記第２主面上に形成され、かつ前記第１半導体チップの前記第１ゲート電極に電気的に接続され、
前記第２ソース配線は、前記基板の第１主面上に形成され、かつ前記第２半導体チップの前記第２表面電極に電気的に接続され、
前記第２ゲート配線は、前記基板の第１主面上に形成され、かつ前記第２半導体チップの前記第２ゲート電極に電気的に接続され、
前記複数のリード部は、ゲート用リード部を含み、
前記第３ゲート配線は、前記基板の前記第２主面上に形成され、かつ、前記ゲート用リード部を介して前記第２ゲート配線に電気的に接続され、
前記基板の前記第１主面側において、前記第１ドレイン配線は、前記第１半導体チップの前記第１裏面電極上と前記封止部上とにわたって形成され、かつ、前記第１半導体チップの前記第１裏面電極全体に接している、半導体装置。
【請求項2】
請求項１記載の半導体装置において、前記第１ドレイン配線と前記第１半導体チップの前記第１裏面電極との間には、絶縁体は介在していない、半導体装置。
【請求項3】
請求項１記載の半導体装置において、前記基板の前記第１主面上に形成された第１絶縁層を更に含み、
平面視において、前記第１ドレイン配線および前記第２ソース配線は前記第１絶縁層で囲まれており、
前記第１絶縁層から露出された前記第１ドレイン配線および前記第２ソース配線は、それぞれ外部端子として機能する、半導体装置。
【請求項4】
請求項３記載の半導体装置において、
前記第２ゲート配線は、前記第１ドレイン配線および前記第２ソース配線よりも薄く、
前記第２ゲート配線は前記第１絶縁層で覆われている、半導体装置。
【請求項5】
請求項１記載の半導体装置において、前記第２ソース配線は、前記第２半導体チップの前記第２表面電極全体に接する、半導体装置。
【請求項6】
請求項１記載の半導体装置において、前記基板は、前記封止部で封止された第３半導体チップを更に有し、
前記基板の第２主面上に形成され、かつ前記第３半導体チップの複数の電極と前記複数のリード部とをそれぞれ電気的に接続する複数の配線を更に含む、半導体装置。
【請求項7】
請求項１記載の半導体装置において、前記第１半導体チップの前記第１裏面電極は、めっきによる増膜が設けられている、半導体装置。
【請求項8】
以下の工程を含む半導体装置の製造方法：（ａ）シート部材上に、複数のリード部を有するリードフレームを配置する工程、
（ｂ）前記シート部材上に、第１裏面電極を有する第１半導体チップを、前記第１裏面電極が前記シート部材に対向する向きで配置する工程、
（ｃ）前記（ａ）工程および前記（ｂ）工程後、前記シート部材上に、前記第１半導体チップおよび前記複数のリード部を封止する封止部を形成する工程、
ここで、前記封止部は、前記シート部材に対向する第１主面と、前記第１主面とは反対側の第２主面とを有する、
（ｄ）前記（ｃ）工程後、前記封止部から前記シート部材を剥がす工程、
（ｅ）前記（ｄ）工程後、前記封止部の前記第１主面側に、前記第１半導体チップの前記第１裏面電極に電気的に接続された第１配線を形成する工程、
ここで、前記第１配線は、前記第１半導体チップの前記第１裏面電極全体に接する。
【請求項9】
請求項８記載の半導体装置の製造方法において、前記封止部の前記第１主面と前記第１半導体チップの前記第１裏面電極の表面とは、同一平面上に位置し、
前記（ｅ）工程では、前記第１配線は、前記封止部の前記第１主面上と前記第１半導体チップの前記第１裏面電極の表面上とにわたって形成される、半導体装置の製造方法。
【請求項10】
請求項８記載の半導体装置の製造方法において、前記第１配線と前記第１半導体チップの前記第１裏面電極との間には、絶縁体は介在していない、半導体装置の製造方法。
【請求項11】
請求項８記載の半導体装置の製造方法において、（ｆ）前記（ｅ）工程後、前記封止部の前記第１主面上に、前記第１配線を覆うように、第１絶縁層を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１絶縁層を研磨して前記第１配線を露出させる工程、
を更に有し、
前記第１絶縁層から露出された前記第１配線は外部端子として機能する、半導体装置の製造方法。
【請求項12】
請求項８記載の半導体装置の製造方法において、前記第１半導体チップは、前記第１裏面電極とは反対側に第１ソース電極および第１ゲート電極を有し、
前記第１裏面電極はドレイン用であり、
（ｄ１）前記（ｄ）工程後で、前記（ｅ）工程前に、前記封止部の前記第２主面側に、前記第１半導体チップの前記第１ソース電極に電気的に接続された第１ソース配線と、前記第１半導体チップの前記第１ゲート電極に電気的に接続された第１ゲート配線を形成する工程、
を更に有する、半導体装置の製造方法。
【請求項13】
請求項１２記載の半導体装置の製造方法において、（ｂ２）前記（ｃ）工程前に、ドレイン用の第２裏面電極を有する第２半導体チップを前記シート部材上に配置する工程、
を更に有し、
前記第２半導体チップは、前記第２裏面電極とは反対側に第２ソース電極および第２ゲート電極を有し、
前記（ｂ２）工程では、前記第２半導体チップは、前記第２ソース電極および前記第２ゲート電極が前記シート部材に対向する向きで前記シート部材上に配置され、
前記（ｃ）工程では、前記第２半導体チップも前記封止部によって封止され、
前記（ｅ）工程では、前記封止部の前記第１主面側に、前記第２半導体チップの前記第２ソース電極に電気的に接続された第２ソース配線と、前記第２半導体チップの前記第２ゲート電極に電気的に接続された第２ゲート配線も形成される、半導体装置の製造方法。
【請求項14】
請求項１３記載の半導体装置の製造方法において、前記第２ソース配線は、前記第２半導体チップの前記第２ソース電極全体に接する、半導体装置の製造方法。
【請求項15】
請求項１３記載の半導体装置の製造方法において、前記（ｄ１）工程で形成された前記第１ソース配線は、前記第１半導体チップの前記第１ソース電極と前記第２半導体チップの前記第２裏面電極との両方に電気的に接続される、半導体装置の製造方法。
【請求項16】
請求項１３記載の半導体装置の製造方法において、（ｆ）前記（ｅ）工程後、前記封止部の前記第１主面上に、前記第１配線、前記第２ソース配線および前記第２ゲート配線を覆うように、第１絶縁層を形成する工程、
（ｇ）前記（ｆ）工程後、前記第１絶縁層を研磨して前記第１配線および前記第２ソース配線を露出させる工程、
を更に有し、
前記第２ゲート配線は、前記第１配線および前記第２ソース配線よりも薄く、
前記（ｇ）工程では、前記第２ゲート配線が前記第１絶縁層で覆われる状態が維持される、半導体装置の製造方法。
【請求項17】
請求項１２記載の半導体装置の製造方法において、（ｂ１）前記（ｃ）工程前に、複数の電極を有する第３半導体チップを前記シート部材上に配置する工程、
を更に有し、
前記（ｃ）工程では、前記第３半導体チップも前記封止部によって封止され、
前記（ｄ１）工程では、前記封止部の前記第２主面側に、前記第３半導体チップの複数の電極と前記複数のリード部とをそれぞれ電気的に接続する複数の第２配線も形成される、半導体装置の製造方法。
【請求項18】
請求項８記載の半導体装置の製造方法において、前記（ｅ）工程では、前記封止部から露出する前記複数のリード部上に、前記第１配線と同層の導電膜が形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置および半導体装置の製造方法に関し、例えば、スイッチング用の電界効果トランジスタを含む半導体チップを封止した半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【0002】
電源回路として、例えばＤＣ－ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。このため、ハイサイドスイッチ用のパワーＭＯＳＦＥＴが形成された半導体チップと、ロウサイドスイッチ用のパワーＭＯＳＦＥＴが形成された半導体チップと、それらを制御する半導体チップとを、一緒にパッケージ化した半導体装置が用いられている。
【0003】
特開２０１８－８５４５２号公報（特許文献１）には、パワー素子を封止した半導体装置に関する技術が記載されている。
【0004】
米国特許出願公開ＵＳ２０１８／０３５８３２６号明細書（特許文献２）には、電子チップを封止した半導体装置に関する技術が記載されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開２０１８－８５４５２号公報
【文献】米国特許出願公開ＵＳ２０１８／０３５８３２６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0006】
スイッチング用の半導体チップは、互いに反対側に位置する表面電極および裏面電極を有しており、表面電極（ソース電極）と裏面電極（ドレイン電極）との間に大電流が流れる。スイッチング用の半導体チップを含む半導体装置では、スイッチング用の半導体チップの表面電極または裏面電極に電気的に接続された外部端子が設けられるが、スイッチング用の半導体チップの表面電極または裏面電極と外部端子との接続抵抗が高いと、オン抵抗が増大し、半導体装置の性能が低下する虞がある。
【課題を解決するための手段】
【0007】
一実施の形態によれば、半導体装置は、半導体チップと複数のリード部とそれらを封止する封止部とを有する基板と、前記基板の主面上に形成された配線と、を含む。前記半導体チップの表面電極および裏面電極の一方は、前記基板の前記主面で露出されている。前記配線は、前記封止部上と前記半導体チップの前記表面電極および前記裏面電極の前記一方上とにわたって形成され、かつ、前記半導体チップの前記表面電極および前記裏面電極の前記一方の全体に接している。
【0008】
一実施の形態によれば、半導体装置の製造方法は、（ａ）シート部材上にリードフレームを配置する工程、（ｂ）前記シート部材上に半導体チップを、前記半導体チップの裏面電極が前記シート部材に対向する向きで配置する工程、を含む。半導体装置の製造方法は、（ｃ）前記（ａ）工程および前記（ｂ）工程後、前記シート部材上に、前記半導体チップおよび前記リードフレームの複数のリード部を封止する封止部を形成する工程を更に含み、前記封止部は、前記シート部材に対向する第１主面と、前記第１主面とは反対側の第２主面とを有する。半導体装置の製造方法は、更に、（ｄ）前記（ｃ）工程後、前記封止部から前記シート部材を剥がす工程、（ｅ）前記（ｄ）工程後、前記封止部の前記第１主面側に、前記半導体チップの前記裏面電極に電気的に接続された配線を形成する工程、を含む。前記配線は、前記半導体チップの前記裏面電極全体に接する。
【発明の効果】
【0009】
一実施の形態によれば、半導体装置の性能を向上させることができる。
【図面の簡単な説明】
【0010】
【図1】一実施の形態の半導体装置の回路構成例を示す回路図である。
【図2】一実施の形態の半導体装置に用いられる半導体チップの上面図である。
【図3】一実施の形態の半導体装置に用いられる半導体チップの下面図である。
【図4】一実施の形態の半導体装置の製造工程中の平面図である。
【図51】他の実施の形態の半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【0011】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0012】
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。
【0013】
＜回路構成について＞
図１は、本発明の一実施の形態の半導体装置（半導体パッケージ）１の回路構成例を示す回路図である。半導体装置１は、例えば、非絶縁型ＤＣ－ＤＣコンバータや、あるいはインバータに用いることができる。図１において、符号１を付した一点鎖線で囲まれた部分が、半導体装置１に形成される回路を示す図である。そのうち、符号２を付した点線で囲まれた部分が、半導体チップ２に形成される部分であり、符号３を付した点線で囲まれた部分が、半導体チップ３に形成される部分であり、符号４を付した点線で囲まれた部分が、半導体チップ４に形成される部分である。
図１は、本発明の一実施の形態の半導体装置（半導体パッケージ）１の回路構成例を示す回路図である。半導体装置１は、例えば、非絶縁型ＤＣ－ＤＣコンバータや、あるいはインバータに用いることができる。図１において、符号１を付した一点鎖線で囲まれた部分が、半導体装置１に形成される回路を示す図である。そのうち、符号２を付した点線で囲まれた部分が、半導体チップ２に形成される部分であり、符号３を付した点線で囲まれた部分が、半導体チップ３に形成される部分であり、符号４を付した点線で囲まれた部分が、半導体チップ４に形成される部分である。
【0014】
図１に示されるように、半導体装置１は、半導体チップ２，３，４を有しており、これら３つの半導体チップ２，３，４が１つのパッケージ内に封止されて、半導体装置１が形成されている。半導体チップ２内には、パワーＭＯＳＦＥＴ１２が形成され、半導体チップ３内には、パワーＭＯＳＦＥＴ１３が形成され、半導体チップ４内には、制御回路１４が形成されている。パワーＭＯＳＦＥＴとしては、例えばトレンチゲート型のＭＯＳＦＥＴなどを用いることができる。
【0015】
半導体チップ２は、半導体チップ２内に形成されたパワーＭＯＳＦＥＴ１２のソース（Ｓ）に電気的に接続されたソース電極２Ｓと、半導体チップ２内に形成されたパワーＭＯＳＦＥＴ１２のドレイン（Ｄ）に電気的に接続されたドレイン電極２Ｄと、半導体チップ２内に形成されたパワーＭＯＳＦＥＴ１２のゲート（Ｇ）に電気的に接続されたゲート電極２Ｇとを有している。また、半導体チップ３は、半導体チップ３内に形成されたパワーＭＯＳＦＥＴ１３のソース（Ｓ）に電気的に接続されたソース電極３Ｓと、半導体チップ３内に形成されたパワーＭＯＳＦＥＴ１３のドレイン（Ｄ）に電気的に接続されたドレイン電極３Ｄと、半導体チップ３内に形成されたパワーＭＯＳＦＥＴ１３のゲート（Ｇ）に電気的に接続されたゲート電極３Ｇとを有している。また、半導体チップ４は、半導体チップ４内に形成された制御回路１４に電気的に接続された複数の電極４Ｃを有している。
【0016】
パワーＭＯＳＦＥＴ１２は、ハイサイドスイッチ（高電位側スイッチ）用の電界効果トランジスタであり、パワーＭＯＳＦＥＴ１３は、ロウサイドスイッチ（低電位側スイッチ）用の電界効果トランジスタである。
【0017】
パワーＭＯＳＦＥＴ１２とパワーＭＯＳＦＥＴ１３とは、端子Ｔ１と端子Ｔ２との間に直列に接続されており、パワーＭＯＳＦＥＴ１２のドレイン（Ｄ）が端子Ｔ１と接続され、パワーＭＯＳＦＥＴ１２のソース（Ｓ）がパワーＭＯＳＦＥＴ１３のドレイン（Ｄ）と接続され、パワーＭＯＳＦＥＴ１３のソース（Ｓ）が端子Ｔ２と接続されている。具体的には、半導体チップ２のドレイン電極２Ｄが、端子Ｔ１と電気的に接続され、半導体チップ２のソース電極２Ｓが、半導体チップ３のドレイン電極３Ｄと電気的に接続され、半導体チップ３のソース電極３Ｓが、端子Ｔ２と電気的に接続されている。端子Ｔ３は、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとの両方に、電気的に接続されている。
【0018】
端子Ｔ１，Ｔ２，Ｔ３は、半導体装置１の外部端子（外部接続用端子）である。端子Ｔ１には、半導体装置１の外部の電源などから電源電位（ＶＩＮ）が供給される。端子Ｔ２には、電源電位よりも低い基準電位、例えばグランド電位（ＧＮＤ）が供給される。端子Ｔ３は、出力用の端子である。端子Ｔ３は、例えば、半導体装置１の外部に設けられた負荷に接続される。
【0019】
半導体チップ２のゲート電極２Ｇは、半導体チップ４の電極４Ｃと電気的に接続され、半導体チップ３のゲート電極３Ｇは、半導体チップ４の他の電極４Ｃと電気的に接続されている。半導体チップ４内に形成された制御回路１４は、パワーＭＯＳＦＥＴ１２，１３の動作を制御する回路（駆動回路）を含んでいる。制御回路１４は、半導体チップ４の電極４Ｃから半導体チップ２，３のゲート電極２Ｇ，３Ｇに供給するゲート電圧を制御することにより、パワーＭＯＳＦＥＴ１２，１３の動作を制御することができる。半導体チップ４のさらに他の電極４Ｃは、端子Ｔ４と電気的に接続されている。端子Ｔ４も半導体装置１の外部端子であり、端子Ｔ４を通じて制御回路１４を半導体装置１の外部の回路に接続することができる。
【0020】
＜半導体装置の構造と製造工程について＞
図２は、本実施の形態の半導体装置１に用いられる半導体チップ２，３，４の上面図であり、図３は、本実施の形態の半導体装置１に用いられる半導体チップ２，３，４の下面図（裏面図）である。図４～図５０は、本実施の形態の半導体装置１の製造工程を示す断面図または平面図である。図４～図５０うち、図４、図７、図２０、図２８、図４２および図５０は、各製造工程における平面図である。また、図５、図８、図１１、図１３、図１５、図１７、図２１、図２３、図２５、図２９、図３１、図３３、図３５、図３７、図３９、図４３、図４５および図４７は、各製造工程におけるＡ１－Ａ１線に対応する位置での断面図である。また、図６、図９、図１２、図１４、図１６、図１８、図２２、図２４、図２６、図３０、図３２、図３４、図３６、図３８、図４０、図４４、図４６および図４８は、各製造工程におけるＡ２－Ａ２線に対応する位置での断面図である。また、図１０、図１９、図２７、図４１および図４９は、各製造工程におけるＡ３－Ａ３線に対応する位置での断面図である。なお、Ａ１－Ａ１線、Ａ２－Ａ２線およびＡ３－Ａ３線は、図４、図７、図２０、図２８、図４２および図５０に示してある。また、各図面では１パッケージ分のみ図示しているが、面方向に複数のパッケージが連結した状態で、複数のパッケージを同時に製造することができる。
図２は、本実施の形態の半導体装置１に用いられる半導体チップ２，３，４の上面図であり、図３は、本実施の形態の半導体装置１に用いられる半導体チップ２，３，４の下面図（裏面図）である。図４～図５０は、本実施の形態の半導体装置１の製造工程を示す断面図または平面図である。図４～図５０うち、図４、図７、図２０、図２８、図４２および図５０は、各製造工程における平面図である。また、図５、図８、図１１、図１３、図１５、図１７、図２１、図２３、図２５、図２９、図３１、図３３、図３５、図３７、図３９、図４３、図４５および図４７は、各製造工程におけるＡ１－Ａ１線に対応する位置での断面図である。また、図６、図９、図１２、図１４、図１６、図１８、図２２、図２４、図２６、図３０、図３２、図３４、図３６、図３８、図４０、図４４、図４６および図４８は、各製造工程におけるＡ２－Ａ２線に対応する位置での断面図である。また、図１０、図１９、図２７、図４１および図４９は、各製造工程におけるＡ３－Ａ３線に対応する位置での断面図である。なお、Ａ１－Ａ１線、Ａ２－Ａ２線およびＡ３－Ａ３線は、図４、図７、図２０、図２８、図４２および図５０に示してある。また、各図面では１パッケージ分のみ図示しているが、面方向に複数のパッケージが連結した状態で、複数のパッケージを同時に製造することができる。
【0021】
半導体装置１を製造するには、まず、半導体チップ２と半導体チップ３と半導体チップ４とリードフレーム２０とバックテープ２５とを準備する。これらを準備する順序は任意であり、また、同時に準備してもよい。
【0022】
半導体チップ２，３，４のそれぞれは、一方の主面である表面と、それとは反対側の主面である裏面とを有しており、図２には、各半導体チップ２，３，４の表面側が示され、図３には、各半導体チップ２，３，４の裏面側が示されている。半導体チップ２において、ソース電極２Ｓおよびゲート電極２Ｇは半導体チップ２の表面側に形成され、ドレイン電極２Ｄは半導体チップ２の裏面側に形成されている。すなわち、半導体チップ２において、ソース電極２Ｓおよびゲート電極２Ｇと、ドレイン電極２Ｄとは、互いに反対側の面に形成されており、互いに反対側に位置している。ソース電極２Ｓおよびゲート電極２Ｇのそれぞれは、半導体チップ２の最上層保護膜２ａの開口部から露出する導電膜からなる。ソース電極２Ｓおよびゲート電極２Ｇは、半導体チップ２の表面電極であり、ドレイン電極２Ｄは、半導体チップ２の裏面電極であり、半導体チップ２の裏面全体に形成されている。このため、半導体チップ２の裏面は、ドレイン電極２Ｄの表面により構成される。同様に、半導体チップ３において、ソース電極３Ｓおよびゲート電極３Ｇは半導体チップ３の表面側に形成され、ドレイン電極３Ｄは半導体チップ３の裏面側に形成されている。すなわち、半導体チップ３において、ソース電極３Ｓおよびゲート電極３Ｇと、ドレイン電極３Ｄとは、互いに反対側の面に形成されており、互いに反対側に位置している。ソース電極３Ｓおよびゲート電極３Ｇのそれぞれは、半導体チップ３の最上層保護膜３ａの開口部から露出する導電膜からなる。ソース電極３Ｓおよびゲート電極３Ｇは、半導体チップ３の表面電極であり、ドレイン電極３Ｄは、半導体チップ３の裏面電極であり、半導体チップ３の裏面全体に形成されている。このため、半導体チップ３の裏面は、ドレイン電極３Ｄの表面により構成される。半導体チップ４において、複数の電極４Ｃは半導体チップ４の表面側に形成されている。各電極４Ｃは、半導体チップ４の最上層保護膜３ａの開口部から露出する導電膜からなる。半導体チップ４の裏面には、電極（裏面電極）は形成されていない。このため、半導体チップ４の裏面は、半導体チップ４を構成する半導体基板の裏面により構成される。また、半導体チップ２，３，４の各電極上には、後の工程で形成するめっき層と接続しやすいように、予め金属層を形成しておくこともでき、その場合は、その金属層も各電極の一部とみなすことができる。
【0023】
【0024】
リードフレーム２０は、リード部（導体部、端子部）２１，２２，２３，２４を有している。リードフレーム２０は、導電体からなり、好ましくは銅（Ｃｕ）または銅合金（例えばニッケルを含有する銅合金）などの金属材料からなる。リード部２１，２２，２３，２４は、導体部とみなすことができる。各図面では、簡略化のために、リードフレーム２０のフレーム枠については図示を省略している。
【0025】
バックテープ２５は、シート状（フィルム状）の部材であり、例えばポリイミドフィルムなどの絶縁性フィルムからなる。このため、バックテープ２５は、シート部材（フィルム部材）とみなすことができる。バックテープ２５は、半導体チップ２，３，４およびリードフレーム２０が配置される側の表面に、接着層（接着材層、粘着層）を有している。バックテープ２５の接着層にリードフレーム２０の下面が接することで、リードフレーム２０はバックテープ２５に固定される。
【0026】
なお、図４は、平面図であるが、理解を簡単にするために、リードフレーム２０にドットのハッチングと斜線のハッチングを付してある。このうち、ドットのハッチングを付した領域に比べて、斜線のハッチングを付した領域は、上面側からハーフエッチングを行うことにより、厚さが薄くなっている。
【0027】
【0028】
半導体チップ２と半導体チップ３とは、バックテープ２５上に配置する際の上下（表裏）の向きが反対である。具体的には、半導体チップ２は、ソース電極２Ｓおよびゲート電極２Ｇが上を向き、ドレイン電極２Ｄがバックテープ２５に対向する向きで、バックテープ２５上に配置される。このため、半導体チップ２は、裏面電極であるドレイン電極２Ｄがバックテープ２５の接着層に接触した状態で、バックテープ２５上に配置されて固定される。また、半導体チップ３は、ドレイン電極３Ｄが上を向き、ソース電極３Ｓおよびゲート電極３Ｇがバックテープ２５に対向する向きで、バックテープ２５上に配置される。このため、半導体チップ３は、表面側の保護膜（半導体チップ３の最上層保護膜）がバックテープ２５の接着層に接触した状態で、バックテープ２５上に配置されて固定される。
【0029】
半導体チップ４は、表面側が上を向き、半導体チップ４の裏面がバックテープ２５に対向する向きで、バックテープ２５上に配置されて固定される。また、半導体チップ４の裏面にＤＡＦ（Die Attach Film：ダイアタッチフィルム）２６を予め貼り付けておき、半導体チップ４をＤＡＦ２６を介してバックテープ２５上に配置して固定することもできる。この場合、半導体チップ４の裏面とバックテープ２５との間にはＤＡＦ２６が介在し、図８および図９は、この場合が示されている。
【0030】
また、バックテープ２５上に半導体チップ２，３，４を搭載する際に、バックテープ２５の接着層が半導体チップ２，３，４の側面上にまで盛り上がる場合には、その接着層の盛り上がり部分を、プラズマクリーニング処理により除去してもよい。これにより、後で封止部３１を形成する際に、バックテープ２５の接着層の盛り上がり部分に起因して、封止部３１の充填不良が生じるのを防止することができる。
【0031】
バックテープ２５上へのリードフレーム２０搭載工程と半導体チップ２，３，４搭載工程とは、どちらが先でもよいが、リードフレーム２０搭載工程が先である方が、より好ましい。これにより、バックテープ２５上へのリードフレーム２０搭載工程と半導体チップ２，３，４搭載工程とを行いやすくなる。
【0032】
次に、図１１および図１２に示されるように、半導体チップ２，３，４およびリードフレーム２０を封止する封止部（封止樹脂部）３１を形成する。封止部３１は、互いに反対側に位置する上面３１ａと下面３１ｂとを有している。封止部３１は、例えば熱硬化性樹脂などの絶縁性の樹脂材料などからなる。この段階では、半導体チップ２，３，４およびその各電極２Ｓ，２Ｇ，３Ｄ，４Ｃは、封止部３１で覆われている。このため、封止部３１の上面３１ａでは、半導体チップ２，３，４およびその各電極２Ｓ，２Ｇ，３Ｄ，４Ｃは露出されず、また、リードフレーム２０のリード部２１，２２，２３，２４も露出されない。また、リードフレーム２０の下面側と半導体チップ２，４の裏面側と半導体チップ３の表面側とは、バックテープ２５に固定されているため、リードフレーム２０の下面上と半導体チップ２，４の裏面上と半導体チップ３の表面上には、封止部３１は形成されない。このため、リードフレーム２０のリード部２１，２２，２３，２４の下面と半導体チップ２の裏面（すなわちドレイン電極２Ｄの表面）と半導体チップ３の表面とＤＡＦ２６の下面とは、封止部３１の下面３１ｂと面一になる。
【0033】
次に、図１３および図１４に示されるように、封止部３１の上面３１ａを研磨して封止部３１の厚さを薄くする。この際、リードフレーム２０のリード部２１，２２，２３，２４の上面が封止部３１の上面３１ａから露出されるまで、封止部３１を研磨することで、封止部３１の上面３１ａからリードフレーム２０のリード部２１，２２，２３，２４の上面が露出した状態となる。従って、図１３および図１４の段階（封止部３１の研磨工程を終了した段階）では、上記図４のリードフレーム２０において、ドットのハッチングを付した領域は封止部３１の上面で露出し、斜線のハッチングを付した領域は、封止部３１の上面で露出しない状態が維持される。また、図１３および図１４の段階では、封止部３１の上面３１ａから半導体チップ２，３，４およびその各電極２Ｓ，２Ｇ，３Ｄ，４Ｃは、露出されていない。
【0034】
このようにして、半導体チップ２，３，４が封止された基板３０が形成される。基板３０は、半導体チップ２，３，４と、リードフレーム２０のリード部２１，２２，２３，２４と、それらを封止する封止部３１とを有している。基板３０は、互いに反対側に位置する上面（主面）３０ａと下面（主面）３０ｂとを有している。基板３０の上面３０ａは、封止部３１の上面３１ａとリードフレーム２０（リード部２１，２２，２３，２４）の上面とで構成され、基板３０の下面３０ｂは、封止部３１の下面３１ｂとリードフレーム２０（リード部２１，２２，２３，２４）の下面と半導体チップ２の裏面（ドレイン電極２Ｄの表面）と半導体チップ３の表面とで構成されている。基板３０の下面３０ｂ側において、封止部３１の下面３１ｂと半導体チップ２の裏面（すなわちドレイン電極２Ｄの表面）とは、同一平面上に位置している。また、基板３０の下面３０ｂ側において、封止部３１の下面３１ｂと半導体チップ３の表面（すなわち半導体チップ３を構成する最上層保護膜３ａの表面）とは、同一平面上に位置している。
【0035】
次に、図１５および図１６に示されるように、例えばレーザー加工などにより、封止部３１に開口部（孔部）３２を形成する。この際、基板３０の上面３０ａ側から、封止部３１の上面３１ａにおける開口部３２形成予定領域に、レーザーを照射する。開口部３２は、半導体チップ２のソース電極２Ｓ上およびゲート電極２Ｇ上と、半導体チップ３のドレイン電極３Ｄ上と、半導体チップ４の複数の電極４Ｃ上とに、それぞれ形成される。各開口部３２の底部では、半導体チップ２のソース電極２Ｓ、半導体チップ２のゲート電極２Ｇ、半導体チップ３のドレイン電極３Ｄ、半導体チップ４の電極４Ｃが露出する。これにより、基板３０の上面３０ａ側において、封止部３１から半導体チップ２のソース電極２Ｓおよびゲート電極２Ｇと半導体チップ３のドレイン電極３Ｄと半導体チップ４の電極４Ｃとが、それぞれ露出される。
【0036】
次に、図１７～図１９に示されるように、基板３０の下面３０ｂからバックテープ２５を剥がす（引き剥がす）。図２０は、バックテープ２５を引き剥がした後の、基板３０の下面３０ｂ側を示す平面図である。バックテープ２５を引き剥がすと、基板３０の下面３０ｂが露出される。すなわち、封止部３１の下面３１ｂと、リードフレーム２０（リード部２１，２２，２３，２４）の下面と、半導体チップ２の裏面（ドレイン電極２Ｄ）と、半導体チップ３の表面（ソース電極３Ｓおよびゲート電極３Ｇ）とＤＡＦ２６の下面が、露出される。
【0037】
ＤＡＦ２６を用いずにバックテープ２５上に半導体チップ４を直接的に搭載していた場合は、基板３０の下面３０ｂからバックテープ２５を引き剥がすと、ＤＡＦ２６の下面の代わりに半導体チップ４の裏面が露出される。
【0038】
次に、図２１および図２２に示されるように、基板３０の上面３０ａにシード層（金属層）３４ａを形成する。シード層３４ａは、例えば無電解めっき法を用いて形成することができる。このため、シード層３４ａとしては、例えば無電解銅めっき層を用いることができる。
【0039】
シード層３４ａは、基板３０の上面３０ａ全体に形成される。すなわち、シード層３４ａは、封止部３１の上面３１ａ上と、開口部３２から露出するソース電極２Ｓ上、ゲート電極２Ｇ上、ドレイン電極３Ｄ上、電極４Ｃ上と、封止部３１の上面３１ａから露出するリードフレーム２０のリード部２１，２２，２３，２４の上面上とに、連続的に形成される。
【0040】
次に、図２３および図２４に示されるように、シード層３４ａ上に、レジストパターン３５を形成する。レジストパターン３５は、例えば、フォトレジストフィルムをシード層３４ａ上に貼り付けてから、そのフォトレジストフィルムを露光、現像することにより、形成することができる。
【0041】
次に、レジストパターン３５で覆われずに露出する部分のシード層３４ａ上に、電解めっき法を用いて金属層（電解めっき層）３４ｂを形成する。金属層３４ｂとしては、銅層（銅めっき層）が好適である。その後、レジストパターン３５を除去してから、金属層３４ｂで覆われずに露出する部分のシード層３４ａを、エッチングなどにより除去する。図２５～図２７にはこの段階が示されている。これにより、基板３０の上面３０ａ上に、シード層３４ａとシード層３４ａ上の金属層（電解めっき層）３４ｂとの積層膜からなる配線（配線層）３６が形成される。図２８は、図２５～図２７の段階の基板３０の上面３０ａ側の平面図であり、配線３６が形成されるとともに、半導体チップ２，３，４の位置を二点鎖線で示してある。配線３６は、配線３６ＤＳと配線３６ＧＨと配線３６ＧＬと複数の配線３６Ｃとを含んでいる。
【0042】
配線３６ＤＳは、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを電気的に接続するための配線である。配線３６ＤＳは、半導体チップ２のソース電極２Ｓ上に位置してそのソース電極２Ｓに電気的に接続される部分と、半導体チップ３のドレイン電極３Ｄ上に位置してそのドレイン電極３Ｄに電気的に接続される部分と、それらをつなぐ部分とを、一体的に有している。これにより、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとは、配線３６ＤＳを通じて、電気的に接続される。
【0043】
配線３６ＧＨは、半導体チップ２のゲート電極２Ｇと半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線３６ＧＨの一方の端部は、半導体チップ２のゲート電極２Ｇ上に位置してそのゲート電極２Ｇに電気的に接続され、配線３６ＧＨの他方の端部は、半導体チップ４の電極４Ｃ上に位置してその電極４Ｃに電気的に接続される。これにより、半導体チップ２のゲート電極２Ｇと半導体チップ４の電極４Ｃとは、配線３６ＧＨを通じて電気的に接続される。
【0044】
配線３６ＧＬは、半導体チップ３のゲート電極３Ｇと半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線３６ＧＬの一方の端部は、リード部（ゲート接続用導体部）２２上に位置してそのリード部２２に電気的に接続され、配線３６ＧＬの他方の端部は、半導体チップ４の電極４Ｃ上に位置してその電極４Ｃに電気的に接続される。半導体チップ３のゲート電極３Ｇとリード部２２とは、後で形成する配線５７ＧＬを通じて電気的に接続される。これにより、半導体チップ３のゲート電極３Ｇと半導体チップ４の電極４Ｃとは、配線３６ＧＬとリード部２２と後で形成する配線５７ＧＬとを通じて電気的に接続される。
【0045】
配線３６Ｃは、リード部２１と半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線３６Ｃの一方の端部は、リード部２１上に位置してそのリード部２１に電気的に接続され、配線３６Ｃの他方の端部は、半導体チップ４の電極４Ｃ上に位置してその電極４Ｃに電気的に接続される。これにより、半導体チップ４の電極４Ｃとリード部２１とは、配線３６Ｃを通じて電気的に接続される。
【0046】
また、配線３６は、リード部２３，２４上にも形成される。
【0047】
次に、図２９および図３０に示されるように、封止部３１の上面３１ａ上に、配線３６を覆うように、絶縁層３７を形成する。絶縁層３７は、例えば熱硬化性樹脂などの絶縁性の樹脂材料などからなる。なお、図２９および図３０とこれ以降の図では、簡略化のために、配線３６を構成するシード層３４ａと金属層３４ｂとを分けて示さずに、一体化して示してある。
【0048】
【0049】
次に、絶縁層３７上に配線（配線層）４０を形成する。配線４０の形成法は、配線３６の形成法と基本的には同じであるので、ここではその繰り返しの説明は省略する。配線４０は、絶縁層３７の開口部から露出される配線３６と電気的に接続される。
【0050】
次に、絶縁層３７の上面上に、配線４０を覆うように、絶縁層４２を形成する。絶縁層４２は、絶縁層３７と同様の材料により形成することができる。それから、例えばレーザー加工などにより絶縁層４２に、配線４０の一部を露出する開口部を形成する。それから、絶縁層４２上に配線（配線層）４４を、配線３６，４０と同様の手法により形成する。図３１および図３２には、この段階が示されている。配線４４は、絶縁層４２の開口部から露出される配線４０と電気的に接続される。
【0051】
次に、図３３および図３４に示されるように、基板３０の下面３０ｂにシード層（金属層）５１ａを形成する。シード層５１ａは、例えば無電解めっき法を用いて形成することができる。このため、シード層５１ａとしては、例えば無電解銅めっき層を用いることができる。
【0052】
シード層５１ａは、基板３０の下面３０ｂ全体に形成される。すなわち、シード層５１ａは、封止部３１の下面３１ｂ上と、リードフレーム２０（リード部２１，２２，２３，２４）の下面上と、半導体チップ２の裏面上（すなわちドレイン電極３Ｄ上）と、半導体チップ３の表面上（ソース電極３Ｓ上とゲート電極３Ｇ上を含む）と、ＤＡＦ２６の下面上とに、連続的に形成される。
【0053】
【0054】
次に、レジストパターン５３で覆われずに露出する部分のシード層５１ａ上に、電解めっき法を用いて金属層（電解めっき層）５１ｂを形成する。金属層５１ｂとしては、銅層（銅めっき層）が好適である。図３５および図３６にはこの段階が示されている。
【0055】
次に、レジストパターン５３を除去してから、図３７および図３８に示されるように、シード層５１ａ上にレジストパターン５４を、レジストパターン５３と同様の手法により形成する。レジストパターン５４は、金属層５１ｂを露出する開口部を有しているが、金属層５１ｂの一部はレジストパターン５４で覆われている。
【0056】
次に、レジストパターン５４で覆われずに露出する部分の金属層５１ｂ上に、電解めっき法を用いて金属層（電解めっき層）５１ｃを形成する。金属層５１ｃとしては、銅層（銅めっき層）が好適である。図３７および図３８にはこの段階が示されている。
【0057】
次に、レジストパターン５４を除去してから、金属層５１ｂ，５１ｃで覆われずに露出する部分のシード層５１ａを、エッチングなどにより除去する。図３９～図４１にはこの段階が示されている。これにより、基板３０の下面３０ｂ上に、シード層５１ａとシード層５１ａ上の金属層（電解めっき層）５１ｂと金属層５１ｂ上の金属層（電解めっき層）５１ｃとの積層膜からなる配線（配線層）５６と、シード層５１ａとシード層５１ａ上の金属層（電解めっき層）５１ｂとの積層膜からなる配線（配線層）５７とが形成される。配線５６を構成する金属層５１ｂ上には金属層５１ｃが形成されているが、配線５７を構成する金属層５１ｂ上には、金属層５１ｃは形成されていない。シード層５１ａと金属層５１ｂと金属層５１ｃの三層からなる配線５６の厚さは、シード層５１ａと金属層５１ｂの二層からなる配線５７の厚さよりも厚い。図４２は、図３９～図４１の段階の基板３０の下面３０ｂ側の平面図であり、配線５６が示されるとともに、半導体チップ２，３，４の位置を二点鎖線で示し、半導体チップ３のソース電極３Ｓおよびゲート電極３Ｇの位置を点線で示してある。
【0058】
本実施の形態では、基板３０の下面３０ｂ上に厚い配線５６と、配線５６よりも薄い配線５７とを形成している。他の形態として、配線５６と配線５７の厚さを同じとすることも可能であり、その場合は、レジストパターン５４および金属層５１ｃを形成せずに、レジストパターン５３の除去後に、金属層５１ｂで覆われずに露出する部分のシード層５１ａをエッチングなどにより除去すればよい。これにより、配線５６と配線５７のどちらも、シード層５１ａと金属層５１ｂの二層で構成され、配線５６と配線５７の厚さは同じになる。
【0059】
配線５６は、配線５６ＤＨと配線５６ＳＬと配線５６Ｃを含んでいる。配線５６ＤＨと配線５６ＳＬと配線５６Ｃとは、同層の導電膜からなる。また、配線５７は、配線５７ＧＬを含んでいる。
【0060】
配線５６ＤＨは、半導体チップ２のドレイン電極２Ｄと電気的に接続されている。封止部３１の下面３１ｂと半導体チップ２のドレイン電極２Ｄの表面とは、同一平面上に位置しており、配線５６ＤＨは、封止部３１の下面３１ｂ上と半導体チップ２のドレイン電極２Ｄの表面上とにわたって形成される。図４２が示すように、配線５６ＤＨは、下面３１ｂ側からの平面視において、半導体チップ２のドレイン電極２Ｄを被覆している。なお、平面視とは、基板３０の上面３０ａまたは下面３０ｂに平行な平面で見た場合に対応している。半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとの間には、絶縁層は介在しておらず、半導体チップ２のドレイン電極２Ｄ全体が配線５６ＤＨと接している。また、配線５６ＤＨは、半導体チップ２のドレイン電極２Ｄに接する部分と、封止部３１の下面３１ｂに接する部分と、リード部２４に接する部分とを、一体的に有している。このため、リード部２４と半導体チップ２のドレイン電極２Ｄとは、配線５６ＤＨを通じて電気的に接続される。これにより、半導体チップ２のドレイン電極２Ｄと半導体装置１の上面１ａに形成されている配線４４の一部とを、配線５６ＤＨとリード部２４と配線３６と配線４０とを介して電気的に接続することができる。
【0061】
配線５６ＳＬは、半導体チップ３のソース電極３Ｓと電気的に接続されている。図４２が示すように、配線５６ＳＬは、下面３１ｂ側からの平面視において、半導体チップ３のソース電極３Ｓを被覆している。但し、平面視において、配線５６ＳＬは、半導体チップ３のゲート電極３Ｇと重なっていない。半導体チップ３のソース電極３Ｓと配線５６ＳＬとの間には、絶縁層は介在しておらず、半導体チップ３のソース電極３Ｓ全体が配線５６ＳＬと接している。また、配線５６ＳＬは、半導体チップ３のソース電極３Ｓに接する部分と、封止部３１の下面３１ｂに接する部分と、リード部２３に接する部分とを、一体的に有している。このため、リード部２３と半導体チップ３のソース電極３Ｓとは、配線５６ＳＬを通じて電気的に接続される。これにより、半導体チップ３のソース電極３Ｓと半導体装置１の上面１ａに形成されている配線４４の一部とを、配線５６ＳＬとリード部２３と配線３６と配線４０とを介して電気的に接続することができる。
【0062】
配線５６Ｃは、リード部２１の下面上に形成されており、そのリード部２１と電気的に接続されている。このため、配線５６Ｃは、リード部２１および配線３６Ｃを通じて、半導体チップ４の電極４Ｃと電気的に接続されている。
【0063】
配線５７ＧＬは、半導体チップ３のゲート電極３Ｇと半導体チップ４の電極４Ｃとを電気的に接続するための配線である。配線５７ＧＬの一方の端部は、リード部（ゲート接続用導体部）２２の下面上に位置してそのリード部２２に電気的に接続され、配線５７ＧＬの他方の端部は、半導体チップ３のゲート電極３Ｇ上に位置してそのゲート電極３Ｇに電気的に接続されている。図４２が示すように、配線５７ＧＬは、下面３１ｂ側からの平面視において、半導体チップ３のゲート電極３Ｇを被覆している。但し、平面視において、配線５７ＧＬは、半導体チップ３のソース電極３Ｓと重なっていない。半導体チップ３のゲート電極３Ｇと配線５７ＧＬとの間には、絶縁層は介在しておらず、半導体チップ３のゲート電極３Ｇ全体が配線５７ＧＬと接している。また、配線５７ＧＬは、半導体チップ３のゲート電極３Ｇに接する部分と、封止部３１の下面３１ｂに接する部分と、リード部２２の下面に接する部分とを、一体的に有している。このため、リード部２２と半導体チップ３のゲート電極３Ｇとは、配線５７ＧＬを通じて電気的に接続される。半導体チップ２のゲート電極２Ｇは、配線５７ＧＬとリード部２２と上述した配線３６ＧＬとを通じて、半導体チップ４の電極４Ｃと電気的に接続される。配線５７ＧＬの厚さは、配線５６（５６ＤＨ，５６ＳＬ，５６Ｃ）の厚さよりも薄い。
【0064】
シード層５１ａは、無電解めっき法ではなくスパッタリング法により形成することもできる。例えば、スパッタリング法により形成したチタン（Ｔｉ）層を、シード層５１ａとして用いることができる。
【0065】
ＤＡＦ２６を用いずにバックテープ２５上に半導体チップ４を直接的に搭載した場合は、基板３０の下面３０ｂでは半導体チップ４の裏面が露出することになるため、シード層５１ａは半導体チップ４の裏面に接触する。すなわち、シード層５１ａは半導体チップ４を構成する半導体基板に接触することになる。半導体基板、特にシリコン基板への銅の拡散係数は高いため、シード層５１ａとして無電解銅めっき層を形成すると、シード層５１ａ中の銅（Ｃｕ）が半導体チップ４を構成する半導体基板中に拡散し、信頼性の低下を招くことが懸念される。
【0066】
それに対して、スパッタリング法により形成したチタン（Ｔｉ）膜をシード層５１ａとして用いた場合には、ＤＡＦ２６を用いなかったことで半導体チップ４の裏面にシード層５１ａが接触したとしても、半導体基板への拡散の問題は生じない。
【0067】
また、上述したように、バックテープ２５上に半導体チップ２，３，４を搭載する際に、バックテープ２５の接着層が半導体チップ２，３，４の側面上にまで盛り上がる場合には、その接着層の盛り上がり部分には封止部３１が充填されないため、基板３０の下面３０ｂ側で半導体チップ２，３，４の側面の一部が露出する虞がある。基板３０の下面３０ｂ側で半導体チップ２，３，４の側面の一部が露出している場合は、露出部にシード層５１ａが接触するため、シード層５１ａとして無電解銅めっき層を用いた場合は、シード層５１ａから半導体チップ４を構成する半導体基板中に銅（Ｃｕ）がより拡散しやすい状態になることが懸念される。それに対して、スパッタリング法により形成したチタン膜をシード層５１ａとして用いた場合には、基板３０の下面３０ｂ側で半導体チップ４の側面の一部が露出する場合であっても、半導体基板への拡散の問題は生じない。よって、スパッタリング法により形成したチタン（Ｔｉ）膜をシード層５１ａとして用いた場合には、基板３０の下面３０ｂ側で半導体チップ４の側面の一部が露出することも、許容され得る。このため、封止樹脂の充填不足問題への対策となる。
【0068】
または、半導体チップ２，３，４のバックテープ２５に対向する面を厚くすることで、問題を解消することもできる。例えば、半導体チップ２のドレイン電極２Ｄ上、半導体チップ３のゲート電極３Ｇ及びソース電極３Ｓ上に、銅などのめっき膜による増膜をし、半導体チップ４の裏面にめっき膜と同程度の厚さを持つＤＡＦ２６の形成を行う。バックテープ２５の接着層は、バックテープの種類により１～５μｍ程度の厚さがあるが、めっきによる増膜やＤＡＦ２６の厚さを、バックテープ２５の接着層より厚く設けることで、封止部３１が充填されない領域が生じても、無電解銅めっき層（シード層５１ａ）が半導体チップ２，３，４の側面まで達することを防ぐことができる。
【0069】
また、基板３０の下面３０ｂ側の配線（ここでは配線５６，５７）を形成する工程を、基板３０の上面３０ａ側の配線（配線３６，４０，４４のいずれか）を形成する工程と一緒（同時）に行うことも可能である。これにより、半導体装置の製造工程数を低減することができる。
【0070】
次に、図４３および図４４に示されるように、基板３０の下面３０ｂ上に、配線５６，５７を覆うように、絶縁層５９を形成する。絶縁層５９は、例えば熱硬化性樹脂などの絶縁性の樹脂材料などからなる。なお、図４３および図４４とこれ以降の図では、簡略化のために、配線５６を構成するシード層５１ａと金属層５１ｂと金属層５１ｃとを分けて示さずに、一体化して示してあり、また、配線５７を構成するシード層５１ａと金属層５１ｂとを分けて示さずに、一体化して示してある。
【0071】
次に、図４５および図４６に示されるように、絶縁層５９を研磨して絶縁層５９の厚さを薄くする。この際、配線５６の下面が絶縁層５９の下面５９ｂから露出されるまで、絶縁層５９の下面５９ｂを研磨する。これにより、絶縁層５９の研磨工程を終了すると、絶縁層５９の下面５９ｂから配線５６の下面が露出した状態となる。配線５７は配線５６よりも薄いため、絶縁層５９の研磨を終了した後も、配線５７が絶縁層５９で覆われた状態は維持される。このため、絶縁層５９の下面５９ｂから配線５６（５６Ｃ，５６ＤＨ，５６ＳＬ）の下面は露出されるが、絶縁層５９の下面５９ｂから配線５７（５７ＧＬ）は露出されない。なお、絶縁層５９の下面５９ｂは、絶縁層５９が基板３０の下面３０ｂに接する（対向する）側とは反対側の面である。
【0072】
なお、絶縁層５９の下面５９ｂから露出する配線５６の下面上に、必要に応じてめっき層（例えば金めっき層）を形成することもできる。
【0073】
【0074】
本実施の形態の半導体装置１は、半導体チップ２，３，４が封止された基板３０と、基板３０の上面３０ａ上に形成された配線構造と、基板３０の下面３０ｂ上に形成された配線構造とを有している。基板３０の上面３０ａ上に形成された配線構造は、上述した配線３６，４０，４４および絶縁層３７，４２からなる。基板３０の下面３０ｂ上に形成された配線構造は、上述した配線５６，５７および絶縁層５９からなる。すなわち、基板３０の下面３０ｂ上には、配線５６，５７および絶縁層５９が形成されている。平面視において、配線５６（５６Ｃ，５６ＤＨ，５６ＳＬ）は、絶縁層５９で周囲を囲まれてはいるが、絶縁層５９とは重なっていない。一方、配線５７（５７ＧＬ）は、配線５６（５６Ｃ，５６ＤＨ，５６ＳＬ）よりも薄く、かつ、絶縁層５９で覆われている。基板３０は、半導体チップ２，３，４と、リード部２１，２２，２３，２４と、それらを封止する封止部３１とを有している。
【0075】
半導体装置１の下面１ｂは、絶縁層５９の下面５９ｂと配線５６の下面とにより構成されている。半導体装置１の下面１ｂでは、配線５６の下面が露出しており、この配線５６の露出部（下面）は、半導体装置１の外部端子（外部接続用端子）として機能することができる。すなわち、絶縁層５９から露出された配線５６（５６Ｃ，５６ＤＨ，５６ＳＬ）は、外部端子として機能することができる。
【0076】
半導体装置１の下面１ｂで露出する配線５６Ｃ（すなわち絶縁層５９から露出された配線５６Ｃ）は、リード部２１および配線３６Ｃを通じて半導体チップ４の電極４Ｃと電気的に接続されているため、上記端子Ｔ４（図１参照）として機能することができる。
【0077】
半導体装置１の下面１ｂで露出する配線５６ＤＨ（すなわち絶縁層５９から露出された配線５６ＤＨ）は、半導体チップ２のドレイン電極２Ｄと電気的に接続されているため、端子Ｔ１（図１参照）として機能することができる。
【0078】
半導体装置１の下面１ｂで露出する配線５６ＳＬ（すなわち絶縁層５９から露出された配線５６ＳＬ）は、半導体チップ３のソース電極３Ｓと電気的に接続されているため、端子Ｔ２（図１参照）として機能することができる。
【0079】
また、端子Ｔ３（図１参照）は、半導体装置１の下面１ｂで露出する配線５６により形成しても、あるいは、半導体装置１の上面１ａで露出する配線４４により形成してもよいが、いずれにしても、配線３６ＤＳと電気的に接続される。
【0080】
本実施の形態の半導体装置１では、基板３０の上面３０ａ上に形成された配線構造が含んでいる配線（配線層）は３層であるが、少なくとも１層以上であればよく、４層以上であってもよい。
【0081】
半導体装置１を配線基板に実装する際には、半導体装置１の下面１ｂが配線基板に対向する向きで半導体装置１を配線基板に搭載し、半導体装置１の外部端子である配線５６を配線基板の端子に、半田などの導電性接合材を介して電気的に接続する。また、その際、例えばコイルなどの電子部品を半導体装置１の上面１ａ上に搭載することもできる。その場合は、電子部品の電極を半導体装置１の上面１ａの配線４４に、半田などの導電性接合材を介して電気的に接続する。また、半導体装置１の上面１ａ上に電子部品を搭載しない場合は、配線４４の形成を省略することができる。
【0082】
＜主要な特徴と効果について＞
本発明者は、スイッチング用の半導体チップ（ここでは半導体チップ２，３）を含む半導体装置（半導体パッケージ）について検討している。スイッチング用の半導体チップは、互いに反対側に位置する表面電極および裏面電極を有しており、表面電極（ここではソース電極２Ｓ，３Ｓ）と裏面電極（ここではドレイン電極２Ｄ，３Ｄ）との間に大電流が流れる。このような半導体装置では、スイッチング用の半導体チップの表面電極または裏面電極に電気的に接続された外部端子（ここでは配線５６ＤＨ，５６ＳＬ）が設けられているが、その外部端子とスイッチング用の半導体チップの表面電極または裏面電極とを低抵抗で電気的に接続することが重要である。なぜなら、スイッチング用の半導体チップの表面電極または裏面電極と外部端子との接続抵抗が高いと、オン抵抗が増大し、スイッチング用の半導体チップを含む半導体装置の性能が低下するからである。
本発明者は、スイッチング用の半導体チップ（ここでは半導体チップ２，３）を含む半導体装置（半導体パッケージ）について検討している。スイッチング用の半導体チップは、互いに反対側に位置する表面電極および裏面電極を有しており、表面電極（ここではソース電極２Ｓ，３Ｓ）と裏面電極（ここではドレイン電極２Ｄ，３Ｄ）との間に大電流が流れる。このような半導体装置では、スイッチング用の半導体チップの表面電極または裏面電極に電気的に接続された外部端子（ここでは配線５６ＤＨ，５６ＳＬ）が設けられているが、その外部端子とスイッチング用の半導体チップの表面電極または裏面電極とを低抵抗で電気的に接続することが重要である。なぜなら、スイッチング用の半導体チップの表面電極または裏面電極と外部端子との接続抵抗が高いと、オン抵抗が増大し、スイッチング用の半導体チップを含む半導体装置の性能が低下するからである。
【0083】
本実施の形態の半導体装置１においては、裏面電極であるドレイン電極２Ｄを有する半導体チップ２を封止部３１で封止した基板３０の下面３０ｂ上に、半導体チップ２のドレイン電極２Ｄと電気的に接続された配線５６ＤＨが形成されている。半導体チップ２のドレイン電極２Ｄ（裏面電極）は、基板３０の下面３０ｂで露出されており、配線５６ＤＨは、封止部３１上と半導体チップ２のドレイン電極２Ｄ上とにわたって形成されている。
【0084】
本実施の形態では、配線５６ＤＨは、半導体チップ２のドレイン電極２Ｄ（裏面電極）全体に接している。このため、配線５６ＤＨと半導体チップ２のドレイン電極２Ｄとの間には、絶縁体（絶縁層）は介在していない。
【0085】
本実施の形態とは異なり、半導体チップ２のドレイン電極２Ｄ（裏面電極）と配線５６ＤＨとの間に絶縁層が介在している場合を仮定し、この場合を第１検討例と称することとする。第１検討例の場合は、半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとを電気的に接続するために、ドレイン電極２Ｄ上の絶縁層にレーザー加工などにより開口部を形成しておき、この開口部を通じて半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとを電気的に接続する必要がある。しかしながら、この場合は、絶縁層の開口部から露出されるのは、半導体チップ２のドレイン電極２Ｄの一部であり、絶縁層の開口部から露出する部分のドレイン電極２Ｄを通じて半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとが電気的に接続されることになる。このため、第１検討例の場合は、半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとの接続抵抗が大きくなることが懸念される。また、半導体チップ２で生じた熱は、ドレイン電極２Ｄから配線５６ＤＨに伝導され、配線５６ＤＨから実装先の配線基板に放熱されるが、半導体チップ２のドレイン電極２Ｄから配線５６ＤＨへの熱伝導の抵抗（熱抵抗）も大きくなる虞がある。また、抵抗抑制のために絶縁層の開口部の面積を大きくしようとすると、レーザー加工の負荷が増大し、半導体装置の生産性が低下してしまう。また、抵抗抑制のために絶縁層の開口部の面積を大きくしようとしても限界があり、第１検討例の場合は、半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとの間の接続抵抗を低下させることは容易ではない。
【0086】
それに対して、本実施の形態では、配線５６ＤＨと半導体チップ２のドレイン電極２Ｄとの間には、絶縁体（絶縁層）は介在しておらず、配線５６ＤＨは、半導体チップ２のドレイン電極２Ｄ（裏面電極）全体に接している。このため、本実施の形態では、半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとの間の接続抵抗（電気抵抗）を低減することができる。その結果、オン抵抗（半導体チップ２内のパワーＭＯＳＦＥＴ１２をオン状態としたときの導通抵抗）を抑制することができ、半導体装置の性能を向上させることができる。また、半導体チップ２のドレイン電極２Ｄから配線５６ＤＨへの熱伝導の抵抗（熱抵抗）も抑制することができるため、半導体装置の放熱特性を向上させることができ、この点でも半導体装置の性能を向上させることができる。
【0087】
また、本実施の形態では、配線５６ＤＨと半導体チップ２のドレイン電極２Ｄとの間には、絶縁体（絶縁層）は介在していないため、半導体装置の厚さを抑制することができる。
【0088】
また、本実施の形態では、半導体チップ２のドレイン電極２Ｄと配線５６ＤＨとに絶縁層は介在しておらず、それゆえその絶縁層にレーザー加工などで開口部を形成する工程は必要ない。このため、半導体装置の製造工程を簡略化することができる。
【0089】
また、本実施の形態では、半導体チップ３のソース電極３Ｓが基板３０の下面３０ｂで露出されており、基板３０の下面３０ｂ上に、半導体チップ３のソース電極３Ｓと電気的に接続された配線５６ＳＬが形成されている。配線５６ＳＬは、封止部３１上と半導体チップ３のソース電極３Ｓ上と半導体チップ３の表面保護膜上とにわたって形成されている。
【0090】
本実施の形態では、配線５６ＳＬは、半導体チップ３のソース電極３Ｓ全体に接している。このため、配線５６ＳＬと半導体チップ３のソース電極３Ｓとの間には、絶縁体（絶縁層）は介在していない。本実施の形態では、配線５６ＳＬが半導体チップ３のソース電極３Ｓ全体に接していることで、半導体チップ３のソース電極３Ｓと配線５６ＳＬとの間の接続抵抗（電気抵抗）を低減することができる。その結果、オン抵抗（半導体チップ３内のパワーＭＯＳＦＥＴ１３をオン状態としたときの導通抵抗）を抑制することができ、半導体装置の性能を向上させることができる。
【0091】
また、本実施の形態では、配線５６ＤＨと半導体チップ２のドレイン電極２Ｄとの間に絶縁体（絶縁層）が介在せずに、配線５６ＤＨが半導体チップ２のドレイン電極２Ｄ（裏面電極）全体に接することができるように、半導体装置の製造工程を工夫している。
【0092】
本実施の形態では、半導体装置を製造するには、まず、バックテープ２５（シート部材）上に、リード部２１，２２，２３，２４を有するリードフレーム２０と半導体チップ２，３，４とを配置している（図７～図１０参照）。この際、半導体チップ２は、半導体チップ２のドレイン電極２Ｄ（裏面電極）がバックテープ２５に対向する向きで、バックテープ２５上に配置している。それから、バックテープ２５上に、半導体チップ２，３，４およびリード部２１，２２，２３，２４を封止する封止部３１を形成している（図１１および図１２参照）。そして、封止部３１（基板３０）からバックテープ２５を剥がし（図１７～図２０参照）、その後、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）に、半導体チップ２のドレイン電極２Ｄに電気的に接続された配線５６ＤＨを形成する（図３３～図４２参照）。
【0093】
半導体チップ２のドレイン電極２Ｄがバックテープ２５に対向する向きで、半導体チップ２をバックテープ２５上に配置した後に、バックテープ２５上に封止部３１を形成している。このため、封止部３１（基板３０）からバックテープ２５を引き剥がすと、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）で、半導体チップ２のドレイン電極２Ｄ全体が露出されることになる。そして、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）で半導体チップ２のドレイン電極２Ｄ全体が露出された状態で、平面視で半導体チップ２のドレイン電極２Ｄを被覆するような形状および大きさの配線５６ＤＨを形成することにより、配線５６ＤＨは、半導体チップ２のドレイン電極２Ｄ全体に接した状態となる。このため、半導体チップ２のドレイン電極２Ｄ全体が配線５６ＤＨに接した構造を、容易かつ的確に得ることができる。
【0094】
また、本実施の形態では、半導体チップ３は、半導体チップ３のゲート電極３Ｇおよびソース電極３Ｓがバックテープ２５に対向する向きで、バックテープ２５上に配置し、その後に、バックテープ２５上に封止部３１を形成している。このため、封止部３１（基板３０）からバックテープ２５を引き剥がすと、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）で、半導体チップ３のソース電極３Ｓ全体が露出されることになる。そして、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）で半導体チップ３のソース電極３Ｓ全体が露出された状態で、平面視で半導体チップ３のソース電極３Ｓを被覆するような形状および大きさの配線５６ＳＬを形成することにより、配線５６ＳＬは、半導体チップ３のソース電極３Ｓ全体に接した状態となる。このため、半導体チップ３のソース電極３Ｓ全体が配線５６ＳＬに接した構造を、容易かつ的確に得ることができる。
【0095】
また、本実施の形態では、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを、めっきにより形成された配線３６ＤＳによって電気的に接続しているため、配線幅の自由度が高く、また、半導体チップ２のソース電極２Ｓと半導体チップ３のドレイン電極３Ｄとを最短経路で接続することができる。このため、半導体装置の低インピーダンスや低オン抵抗を実現しやすくなる。従って、半導体装置の性能を向上させることができる。
【0096】
また、半導体チップ２，３だけでなく、それらを制御する半導体チップ４も、一緒にパッケージ化して１つの半導体装置とすることで、半導体チップ４を別にパッケージ化する場合と比べて、所望の回路を構成するのに必要な半導体装置の数を低減することができる。
【0097】
また、半導体チップ２のゲート電極２Ｇは、封止部３１の上面３１ａ側（すなわち基板３０の上面３０ａ側）の配線３６ＧＨを用いて、半導体チップ４の電極４Ｃと電気的に接続することができる。また、半導体チップ３のゲート電極３Ｇは、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）の配線５７ＧＬと、封止部３１で封止されたリード部２２と、封止部３１の上面３１ａ側（すなわち基板３０の上面３０ａ側）の配線３６ＧＬとを用いて、半導体チップ４の電極４Ｃと電気的に接続することができる。また、リード部２１は、封止部３１の上面３１ａ側（すなわち基板３０の上面３０ａ側）の配線３６Ｃを用いて、半導体チップ４の電極４Ｃと電気的に接続することができる。このように、半導体装置において、電気的に接続すべき部材同士を、封止部３１の上面３１ａ側（すなわち基板３０の上面３０ａ側）に形成された配線３６，４０，４４と、封止部３１の下面３１ｂ側（すなわち基板３０の下面３０ｂ側）に形成された配線５６，５７を用いて電気的に接続することができる。金属板やワイヤではなく、配線を用いているため、電気的な接続に要するスペースが少なくて済み、半導体装置の小型化（小面積化）を図ることができる。また、半導体装置の各構成部材のレイアウト設計も行いやすくなる。また、半導体装置の製造コストも抑制することができる。
【0098】
（実施の形態２）
本実施の形態２の半導体装置１は、上記実施の形態１の半導体装置１の変形例である。図５１～図５３は、本実施の形態２の半導体装置１の製造工程を示す断面図であり、上記Ａ１－Ａ１線に対応する位置での断面図が示されている。
本実施の形態２の半導体装置１は、上記実施の形態１の半導体装置１の変形例である。図５１～図５３は、本実施の形態２の半導体装置１の製造工程を示す断面図であり、上記Ａ１－Ａ１線に対応する位置での断面図が示されている。
【0099】
以下では、本実施の形態２が上記実施の形態１と相違する点について説明し、上記実施の形態１と同様である点については、繰り返しの説明は省略する。
【0100】
図５１は、上記図７～図９と同じ工程段階の断面図である。図５１と上記図８とを比べると分かるように、本実施の形態２（図５１）では、リードフレーム２０は、半導体チップ４を搭載するためのダイパッド（半導体チップ搭載部）６１を更に有している。そして、半導体チップ４は、バックテープ２５上に配置されたリードフレーム２０のダイパッド６１上に、ＤＡＦ２６を介して固定される。ダイパッド６１の厚さは、リード部２１，２２，２３，２４の厚さよりも薄い。半導体チップ４とダイパッド６１とは、間に介在する絶縁性の接合材（ここではＤＡＦ２６）により、電気的に絶縁される。
【0101】
図５２は、上記図１７～図１９と同じ工程段階の断面図である。図５２と上記図１７とを比べると分かるように、本実施の形態２（図５２）では、基板３０の下面３０ｂからバックテープ２５を引き剥がすと、基板３０の下面３０ｂでダイパッド６１の下面が露出される。その代わり、基板３０の下面３０ｂにおいて、ＤＡＦ２６や半導体チップ４は露出されない。
【0102】
図５３は、上記４７～図４９と同じ工程段階の断面図である。図５３と上記図４７とを比べると分かるように、本実施の形態２（図５３）では、基板３０の下面３０ｂで露出するダイパッド６１の下面上にも配線５６が形成され得る。
【0103】
半導体装置の製造工程中における封止樹脂の熱硬化工程などにおいて、バックテープ２５が撓んで変形した場合には、バックテープ２５上に配置した半導体チップ２，３，４の位置がずれ、配線と各電極との接続に不具合が生じる虞がある。このため、半導体装置の製造工程中において、バックテープ２５が撓んで変形することは、できるだけ抑制することが望ましい。バックテープ２５上にリードフレーム２０が配置されない面積が小さいほど、バックテープ２５は撓みにくくなり、変形しにくくなる。本実施の形態２の場合は、リードフレーム２０がダイパッド６１を含んでいる分、バックテープ２５が撓んで変形することを、抑制しやすくなる。このため、半導体装置の接続不良を抑制することができる。
【0104】
また、本実施の形態２では、半導体チップ４の下にダイパッド６１と配線５６が存在するため、半導体チップ４で生じた熱を、ＤＡＦ２６およびダイパッド６１を通じてダイパッド６１の下の配線５６に伝導させ、そこから半導体装置１の実装先の配線基板に放熱させることができる。これにより、半導体チップ４で生じた熱を半導体装置１の外部に放熱しやすくなるため、半導体装置１の放熱特性をより向上させることができる。
【0105】
また、本実施の形態２の場合は、半導体チップ４はバックテープ２５上に直接的に搭載するわけではないため、半導体チップ４を搭載する際に、バックテープ２５の接着層が半導体チップ４の側面上にまで盛り上がる現象が生じる懸念はない。
【0106】
一方、本実施の形態２の場合は、ダイパッド６１の厚さが生じる分、半導体チップ４の厚さを薄くする必要がある。これにより半導体チップ４の取り回しの難易度が上がるため、その点においては、本実施の形態２よりも上記実施の形態１の方が有利である。
【0107】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0108】
１ 半導体装置
２，３，４ 半導体チップ
２Ｄ，３Ｄ ドレイン電極
２Ｇ，３Ｇ ゲート電極
２Ｓ，３Ｓ ソース電極
４Ｃ 電極
１２，１３ パワーＭＯＳＦＥＴ
１４ 制御回路
２０ リードフレーム
２１，２２，２３，２４ リード部
２５ バックテープ
２６ ＤＡＦ
３０ 基板
３０ａ 上面（基板上面）
３０ｂ 下面（基板下面）
３１ 封止部
３１ａ 上面（封止部上面）
３１ｂ 下面（封止部下面）
３２ 開口部
３４ａ シード層
３４ｂ 金属層
３５ レジストパターン
３６，３６Ｃ，３６ＤＳ，３６ＧＨ，３６ＧＬ 配線
３７ 絶縁層
４０ 配線
４２ 絶縁層
４４ 配線
５１ａ シード層
５１ｂ，５１ｃ 金属層
５３，５４ レジストパターン
５６，５６Ｃ，５６ＤＨ，５６ＳＬ，５７，５７ＧＬ 配線
５９ 絶縁層
６１ ダイパッド
２，３，４ 半導体チップ
２Ｄ，３Ｄ ドレイン電極
２Ｇ，３Ｇ ゲート電極
２Ｓ，３Ｓ ソース電極
４Ｃ 電極
１２，１３ パワーＭＯＳＦＥＴ
１４ 制御回路
２０ リードフレーム
２１，２２，２３，２４ リード部
２５ バックテープ
２６ ＤＡＦ
３０ 基板
３０ａ 上面（基板上面）
３０ｂ 下面（基板下面）
３１ 封止部
３１ａ 上面（封止部上面）
３１ｂ 下面（封止部下面）
３２ 開口部
３４ａ シード層
３４ｂ 金属層
３５ レジストパターン
３６，３６Ｃ，３６ＤＳ，３６ＧＨ，３６ＧＬ 配線
３７ 絶縁層
４０ 配線
４２ 絶縁層
４４ 配線
５１ａ シード層
５１ｂ，５１ｃ 金属層
５３，５４ レジストパターン
５６，５６Ｃ，５６ＤＨ，５６ＳＬ，５７，５７ＧＬ 配線
５９ 絶縁層
６１ ダイパッド
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】