特許 7535379 記憶素子、半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-07

(45)【発行日】2024-08-16

(54)【発明の名称】記憶素子、半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H10B 53/30 20230101AFI20240808BHJP

   H10B 51/40 20230101ALI20240808BHJP

   H10B 53/40 20230101ALI20240808BHJP

   H10B 51/30 20230101ALI20240808BHJP

   H01L 21/822 20060101ALI20240808BHJP

   H01L 27/04 20060101ALI20240808BHJP

【ＦＩ】

H10B53/30

H10B51/40

H10B53/40

H10B51/30

H01L27/04 C

【請求項の数】 5

(21)【出願番号】P 2020013723

(22)【出願日】2020-01-30

(65)【公開番号】P2021120981

(43)【公開日】2021-08-19

【審査請求日】2022-11-15

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(73)【特許権者】

【識別番号】000002185

【氏名又は名称】ソニーグループ株式会社

(74)【代理人】

【識別番号】100112955

【弁理士】

【氏名又は名称】丸島 敏一

(72)【発明者】

【氏名】奥野 潤

(72)【発明者】

【氏名】古賀 洋貴

(72)【発明者】

【氏名】塚本 雅則

【審査官】宮本 博司

(56)【参考文献】

【文献】特開２０１９－１６０８４１（ＪＰ，Ａ）

【文献】特開２０１０－０４４８４４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０１３０９５６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１６／００７１９４７（ＵＳ，Ａ１）

【文献】特開２０１４－１５７９１７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／００７６３３４（ＵＳ，Ａ１）

【文献】特開２０１２－２３８６９７（ＪＰ，Ａ）

【文献】特開２００１－００７３０４（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０００６３５２（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ５３／３０

Ｈ１０Ｂ ５１／４０

Ｈ１０Ｂ ５３／４０

Ｈ１０Ｂ ５１／３０

Ｈ０１Ｌ ２１／８２２

(57)【特許請求の範囲】

【請求項1】

半導体基板上に設けられる第１の半導体領域と、前記第１の半導体領域に形成される第１のサイドウォールと、前記第１のサイドウォールの内側に形成される第１の強誘電体材料部と、前記第１の強誘電体材料部の上部に形成される第１の上部電極と、前記第１の上部電極の内側に埋め込まれる第１の埋込み電極とを備えて、前記第１の強誘電体材料部、前記第１の上部電極および前記第１の埋込み電極の上面の位置が互いに等しい第１の強誘電体不揮発性メモリと、
前記半導体基板上に設けられる第２の半導体領域と、前記第２の半導体領域に形成される第２のサイドウォールと、前記第２のサイドウォールの内側に形成される第２の強誘電体材料部と、前記第２の強誘電体材料部の上部に形成される第２の上部電極と、前記第２の上部電極の内側に埋め込まれる第２の埋込み電極と、前記第２の強誘電体材料部の下部に形成される下部電極と、前記半導体領域に設けられた拡散領域と、前記拡散領域を介して接続する他のトランジスタとを備えて、前記第２の強誘電体材料部、前記第２の上部電極および前記第２の埋込み電極の上面の位置が互いに等しい第２の強誘電体不揮発性メモリと、
前記第１および第２の強誘電体不揮発性メモリにアクセスするトランジスタを備える周辺回路と
を具備する半導体装置。

【請求項2】

前記周辺回路のトランジスタは、ゲートの絶縁膜として熱酸化膜を備えるゲートファースト構造である
請求項１記載の半導体装置。

【請求項3】

前記周辺回路のトランジスタは、ゲートの絶縁膜として高誘電体膜および金属導電膜を備えるゲートファースト構造である
請求項１記載の半導体装置。

【請求項4】

前記周辺回路のトランジスタは、ゲートの絶縁膜として高誘電体膜および金属導電膜を備えるゲートラスト構造である
請求項１記載の半導体装置。

【請求項5】

前記第１の強誘電体不揮発性メモリにおいて積和演算を行い、前記第２の強誘電体不揮発性メモリにおいて前記積和演算の結果および前記積和演算に使用する重みを保持するニューロモフィックデバイスを構成する
請求項１記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、記憶素子に関する。詳しくは、強誘電体材料を用いた記憶素子、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

近年、強誘電体材料を用いた不揮発性メモリの開発が注目されている。強誘電体メモリは、以下の２種類に大別される。一つは、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタのゲート酸化膜に強誘電体材料を用いた１Ｔ（1 Transistor）型ＦｅＲＡＭ（Ferroelectric Random Access Memory：強誘電体ＲＡＭ）である（例えば、特許文献１参照。）。もう一つは、トランジスタ部のソースまたはドレインに強誘電体キャパシタが接続された１Ｔ１Ｃ（1 Transistor 1 Capacitor）型ＦｅＲＡＭである（例えば、特許文献２参照。）。強誘電キャパシタは、上部電極、強誘電膜および下部電極が積層された構造を有している。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１８－０６７６６４号公報

【文献】特開２０１９－０７５４７０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上述の２種類のＦｅＲＡＭを駆動するためには、メモリアレイ部の他に回路部が必要となる。回路部はＣＭＯＳロジックのトランジスタによって形成されるため、プロセス工程数の増加や、ＣＭＯＳトランジスタとＦｅＲＡＭそれぞれの形成過程における熱履歴等による特性劣化が問題となる。さらに、１Ｔ型ＦｅＲＡＭと１Ｔ１Ｃ型ＦｅＲＡＭの両方を有する構造の場合は、ＣＭＯＳトランジスタ形成プロセスだけでなく、１Ｔ型ＦｅＲＡＭと１Ｔ１Ｃ型ＦｅＲＡＭとを作り分ける必要があるため、さらなるプロセス工程数の増加や特性劣化が問題となる。

【0005】

本技術はこのような状況に鑑みて生み出されたものであり、プロセス工程数増加を抑制しながら、特性の良い強誘電体メモリを製造することを目的とする。

【課題を解決するための手段】

【0006】

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、半導体基板上に設けられる半導体領域と、上記半導体領域に形成されるサイドウォールと、上記サイドウォールの内側に形成される強誘電体材料部と、上記強誘電体材料部の上部に形成される上部電極と、上記上部電極の内側に埋め込まれる埋込み電極とを具備する記憶素子である。これにより、ダマシン構造を有する強誘電体記憶素子を形成するという作用をもたらす。

【0007】

また、この第１の側面において、上記強誘電体材料部の下部に形成される下部電極をさらに具備してもよい。これにより、ダマシン構造において強誘電体キャパシタを形成するという作用をもたらす。

【0008】

また、この第１の側面において、上記上部電極の仕事関数は、上記下部電極の仕事関数より小さいことが望ましい。書込み電圧を低電圧化するという作用をもたらす。

【0009】

また、この第１の側面において、記憶素子は、１トランジスタ型強誘電体不揮発性メモリを形成してもよい。また、上記サイドウォール形成後のイオン注入により得られた拡散領域をさらに具備して強誘電体キャパシタを形成し、上記拡散領域を介して他のトランジスタと接続されて１トランジスタ１キャパシタ型強誘電体不揮発性メモリを形成するようにしてもよい。

【0010】

また、この第１の側面において、上記強誘電体材料部は、ＨｆＯ２（ハフニア）を含んでもよい。

【0011】

また、本技術の第２の側面は、半導体基板上に設けられる第１の半導体領域と、上記第１の半導体領域に形成される第１のサイドウォールと、上記第１のサイドウォールの内側に形成される第１の強誘電体材料部と、上記第１の強誘電体材料部の上部に形成される第１の上部電極と、上記第１の上部電極の内側に埋め込まれる第１の埋込み電極とを備える第１の強誘電体不揮発性メモリと、上記半導体基板上に設けられる第２の半導体領域と、上記第２の半導体領域に形成される第２のサイドウォールと、上記第２のサイドウォールの内側に形成される第２の強誘電体材料部と、上記第２の強誘電体材料部の上部に形成される第２の上部電極と、上記第２の上部電極の内側に埋め込まれる第２の埋込み電極と、上記第２の強誘電体材料部の下部に形成される下部電極と、上記第２のサイドウォール形成後のイオン注入により得られた拡散領域と、上記拡散領域を介して接続する他のトランジスタとを備える第２の強誘電体不揮発性メモリと、上記第１および第２の強誘電体不揮発性メモリにアクセスするトランジスタを備える周辺回路とを具備する半導体装置である。これにより、ダマシン構造を有する強誘電体記憶素子を形成した半導体装置を構成するという作用をもたらす。

【0012】

また、この第２の側面において、上記周辺回路のトランジスタは、ゲートの絶縁膜として熱酸化膜を備えるゲートファースト構造であってもよく、ゲートの絶縁膜として高誘電体膜および金属導電膜を備えるゲートファースト構造であってもよく、また、ゲートの絶縁膜として高誘電体膜および金属導電膜を備えるゲートラスト構造であってもよい。

【0013】

また、この第２の側面において、上記第１の強誘電体不揮発性メモリにおいて積和演算を行い、上記第２の強誘電体不揮発性メモリにおいて上記積和演算の結果および上記積和演算に使用する重みを保持するニューロモフィックデバイスを構成してもよい。

【0014】

また、本技術の第３の側面は、半導体基板上に複数の半導体領域を形成する工程と、上記複数の半導体領域の各々にサイドウォールを形成する工程と、上記複数の半導体領域の一部の上記サイドウォールの内側を除去する工程と、上記除去されたサイドウォールの内側の何れかに下部電極を形成する工程と、上記除去されたサイドウォールの内側に強誘電膜を形成する工程と、上記強誘電膜の上部に上部電極を形成する工程と、上記上部電極の内側に埋込み電極を形成する工程とを具備する半導体装置の製造方法である。これにより、ダマシン構造において強誘電体記憶素子を形成した半導体装置を製造するという作用をもたらす。

【0015】

また、この第３の側面において、上記強誘電膜を形成する工程の後に結晶化アニール工程をさらに具備してもよい。

【0016】

また、この第３の側面において、上記下部電極を形成する工程において上記下部電極に掘り込みを入れるようにしてもよい。これにより、上部電極を形成した際に、上部電極と下部電極がショートすることを防ぐという作用をもたらす。

【図面の簡単な説明】

【0017】

【図1】本技術の実施の形態における半導体装置の全体構成例を示す図である。

【図2】本技術の第１の実施の形態における半導体装置のデバイス構造の例を示す図である。

【図3】本技術の実施の形態における強誘電体キャパシタの電圧電荷曲線の一例を示す図である。

【図4】本技術の実施の形態におけるメモリアレイ部２０の回路例を示す図である。

【図5】本技術の実施の形態におけるメモリアレイ部２０の物理レイアウト例を示す図である。

【図6】本技術の実施の形態におけるメモリアレイ部３０の回路例を示す図である。

【図7】本技術の実施の形態におけるメモリアレイ部３０の物理レイアウト例を示す図である。

【図8】本技術の第１の実施の形態における半導体装置の製造方法の一例を示す第１の図である。

【図9】本技術の第１の実施の形態における半導体装置の製造方法の一例を示す第２の図である。

【図10】本技術の第１の実施の形態における半導体装置の製造方法の一例を示す第３の図である。

【図11】本技術の第２の実施の形態における半導体装置のデバイス構造の例を示す図である。

【図12】本技術の第２の実施の形態における半導体装置の製造方法の一例を示す図である。

【図13】本技術の第３の実施の形態における半導体装置のデバイス構造の例を示す図である。

【図14】本技術の第３の実施の形態における半導体装置の製造方法の一例を示す第１の図である。

【図15】本技術の第３の実施の形態における半導体装置の製造方法の一例を示す第２の図である。

【発明を実施するための形態】

【0018】

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（周辺回路のトランジスタの絶縁膜が熱酸化膜を備えるゲートファースト構造である場合の例）
２．第２の実施の形態（周辺回路のトランジスタの絶縁膜が高誘電体膜および金属導電膜を備えるゲートファースト構造である場合の例）
３．第３の実施の形態（周辺回路のトランジスタの絶縁膜が高誘電体膜および金属導電膜を備えるゲートラスト構造である場合の例）
４．適用例（ニューロモフィックデバイスに適用した例）

【0019】

＜１．第１の実施の形態＞
［半導体装置］
図１は、本技術の実施の形態における半導体装置の全体構成例を示す図である。

【0020】

本技術の実施の形態における半導体装置は、２種類のメモリアレイ部２０および３０と、周辺回路部１０とを備える。メモリアレイ部２０は、ダマシンプロセスで作製された１Ｔ型ＦｅＲＡＭである。メモリアレイ部３０は、ダマシンプロセスで作製された強誘電体キャパシタを有する１Ｔ１Ｃ型ＦｅＲＡＭである。周辺回路部１０は、メモリアレイ部２０および３０を駆動するためのＣＭＯＳトランジスタ回路である。

【0021】

図２は、本技術の第１の実施の形態における半導体装置のデバイス構造の例を示す図である。これらデバイス構造は、半導体基板上の半導体領域に設けられる。

【0022】

周辺回路部１０は、通常、Ｐ型トランジスタおよびＮ型トランジスタが用いられるが、同図ではＮ型トランジスタのみ示している。周辺回路部１０において、各素子は、シリコン酸化膜等で形成された素子分離層１０１によって他の素子と分離される。

【0023】

周辺回路部１０のトランジスタは、ゲートの底部において熱酸化膜等で形成されたゲート酸化膜１０２を備える。また、ゲート酸化膜１０２の上部には、ポリシリコン等で形成されたゲート電極１０３を備える。

【0024】

ゲート電極１０３が形成された後、ＰやＡＳのイオン注入により得られたＮ型拡散領域（ＬＤＤ：Lightly-Doped Drain）１０４が形成される。Ｎ型拡散領域１０４の上部には、ＳｉＯ２膜およびＳｉＮ膜で構成されたサイドウォール１０５および１０６が形成される。

【0025】

サイドウォール１０５および１０６が形成された後、ＰやＡＳのイオン注入により得られたＮ型拡散領域（ＳＤ：Single Drain）１０７が形成される。Ｎ型拡散領域１０７が形成された後、Ｎ型拡散領域１０７およびゲート上に、Ｃｏ等によるシリサイド領域１０８が形成される。シリサイド領域１０８上には、コンタクトストッパ膜としてＳｉＮ膜１０９が形成される。

【0026】

また、ＷやＴｉＮ膜によるコンタクトプラグ１１０が形成され、ＴａやＣｕで形成された配線層１１１に接続する。

【0027】

メモリアレイ部２０においては、周辺回路部１０と同様に、素子分離層２０１、Ｎ型拡散領域２０４、サイドウォール２０５および２０６、Ｎ型拡散領域２０７、シリサイド領域２０８、および、ＳｉＮ膜２０９を備える。さらに、メモリアレイ部２０においては、ＳｉＮ膜２０９の下に、ＳｉＮなどによって形成されたサリサイドブロック膜２１２を備える。このサリサイドブロック膜２１２は、シリサイド領域２０８のシリサイド工程においてＮ型拡散領域２０７のみについて選択的にシリサイドを行うために、選択的に設けられている。

【0028】

また、メモリアレイ部２０においては、周辺回路部１０のようなゲート酸化膜１０２およびゲート電極１０３に代えて、１Ｔ型の強誘電トランジスタ特有の材料として、強誘電膜２１３、上部電極２１４および埋込み電極２１５を備える。強誘電膜２１３は、ＡＬＤ（Atomic Layer Deposition）装置などによって形成された１０ｎｍ程度のＨｆＯ２（ハフニア膜）などによって構成された強誘電体材料である。この強誘電膜２１３は、後述するプロセスフローにより結晶化されている。上部電極２１４は、ＡＬＤ装置などによって強誘電膜２１３の上部に形成された１０ｎｍ程度のＴｉＮ上部電極である。埋込み電極２１５は、ＰＶＤ（Physical Vapor Deposition）装置などで成膜された、Ｗ等により形成される埋込み電極である。

【0029】

これら強誘電膜２１３、上部電極２１４および埋込み電極２１５は、後述するプロセスフローによりサイドウォールの内側に埋め込まれた構造を有しており、一般にダマシン構造と呼ばれる。ダマシン構造では、トランジスタの結晶化アニールやサリサイド工程の後にメモリアレイ部２０を形成するため、強誘電膜２１３はそれらのアニールの影響を回避でき、特性変動は少ない。さらに、メモリアレイ部２０の加工時にサイドウォール２０６やＮ型拡散領域２０７にＲＩＥ（Reactive Ion Etching）の影響を受けないため、周辺回路部１０のＣＭＯＳトランジスタの特性変動も少ない。

【0030】

メモリアレイ部３０においては、ダマシンプロセスで作製された強誘電体キャパシタが、Ｎ型拡散領域３１６を介してＮ型トランジスタと接続することによって、１Ｔ１Ｃ型のＦｅＲＡＭを構成する。このメモリアレイ部３０におけるＮ型トランジスタは、上述の周辺回路部１０のトランジスタと同様の構造を有するものとする。

【0031】

また、メモリアレイ部３０における強誘電体キャパシタは、メモリアレイ部２０と同様に形成されたサリサイドブロック膜３１２を備える。また、強誘電体キャパシタでは、Ｎ型拡散領域３１６がゲート領域と同等の大きさまで拡大されている。

【0032】

また、メモリアレイ部３０における強誘電体キャパシタは、メモリアレイ部２０と同様に強誘電膜３１３、上部電極３１４および埋込み電極３１５を備え、さらに下部電極３１７を備える。下部電極３１７は、ＡＬＤ装置などによって形成された１０ｎｍ程度のＴｉＮ下部電極である。この下部電極３１７の材料の仕事関数は、上部電極３１４の材料よりも高いことが望ましい。さらに、下部電極３１７のＳｉ面からの高さはゲート電極より低く、端面は強誘電膜３１３によって完全に覆われていることが望ましい。このように仕事関数差をつけることにより、以下に示すように、メモリアレイ部３０にデータを書き込む際の書込み電圧の低電圧化を図ることできる。

【0033】

［仕事関数］
図３は、本技術の実施の形態における強誘電体キャパシタの電圧電荷曲線の一例を示す図である。

【0034】

この強誘電体キャパシタの電圧電荷曲線は、縦軸が強誘電体キャパシタに蓄えられている電荷Ｑを示し、横軸がプレート電圧ＶＰＬとビット電圧ＶＢＬとの間の電圧Ｖを示している。したがって、この曲線の傾き（Ｑ／Ｖ）が強誘電体キャパシタの静電容量Ｃを示すことになる。

【0035】

この実施の形態においては、上部電極３１４の仕事関数を下部電極３１７の仕事関数よりも小さくすることにより、強誘電膜３１３に内部電界が発生する。これにより、通常の電圧電荷曲線（ヒステリシスカーブ）よりも、電圧方向において仕事関数差ΔＸ（＝Ｘ２－Ｘ１）分だけ負の方向にシフトする。そのため、この実施の形態における電圧電荷曲線の最大電圧は「＋Ｖ－ΔＸ」となり、ΔＸ分だけ電圧が下がる。一方、最小電圧は「－Ｖ－ΔＸ」となり、やはりΔＸ分だけ電圧が下がる。

【0036】

すなわち、この実施の形態においては、電圧電荷曲線を電圧方向にΔＸだけ負の方向にシフトすることにより、下部電極３１７を基準とした上部電極３１４の電圧の最大電圧を低減する。

【0037】

具体的な材料として、例えば、下部電極３１７にＴｉＡｌＮ、上部電極３１４にＴｉＮなどを利用することが想定される。

【0038】

［１Ｔ型ＦｅＲＡＭ］
図４は、本技術の実施の形態におけるメモリアレイ部２０の回路例を示す図である。図５は、本技術の実施の形態におけるメモリアレイ部２０の物理レイアウト例を示す図である。

【0039】

メモリアレイ部２０は、１Ｔ型ＦｅＲＡＭのＦｅＦＥＴ（Ferroelectric Field-Effect Transistor）２００をアレイ状に配置して構成される。ＦｅＦＥＴ２００は、ゲートがワードライン２２６に接続され、ドレインがビットライン２２５に接続され、ソースがソースライン２２４に接続される。ソースライン２２４は、隣接するＦｅＦＥＴ２００同士で共有される。

【0040】

ワードライン２２６、ビットライン２２５およびソースライン２２４には、それぞれワードラインコンタクト２２１、ビットラインコンタクト２２２およびソースラインコンタクト２２３が設けられる。

【0041】

［１Ｔ１Ｃ型ＦｅＲＡＭ］
図６は、本技術の実施の形態におけるメモリアレイ部３０の回路例を示す図である。図７は、本技術の実施の形態におけるメモリアレイ部３０の物理レイアウト例を示す図である。

【0042】

メモリアレイ部３０は、１Ｔ１Ｃ型ＦｅＲＡＭの強誘電体キャパシタ３００およびＮ型トランジスタ４００をアレイ状に配置して構成される。Ｎ型トランジスタ４００のゲートはワードライン３５６に接続され、ドレインがビットライン３５５に接続され、ソースが強誘電体キャパシタ３００の一端に接続される。強誘電体キャパシタ３００の他端はプレートライン３５７に接続される。

【0043】

ワードライン３５６およびビットライン３５５には、それぞれワードラインコンタクト３５１およびビットラインコンタクト３５２が設けられる。

【0044】

強誘電キャパシタのパターンは下部電極３５３のパターンの領域で示される。下部電極３５３のパターンは隣接するメモリセル間で独立して形成されており、隣接する他の下部電極３５３のパターンとショートしないように適切な距離が設けられる。さらに、下部電極３５３のパターンの面積は大きいほどメモリの信頼性が確保できるため、単位セル内で最大になるように設計される。これらにより、上述のメモリアレイ部２０の特性変動の影響が少なく、良好な強誘電特性を得ることができる。

【0045】

［製造方法］
図８乃至１０は、本技術の第１の実施の形態における半導体装置の製造方法の一例を示す図である。

【0046】

それぞれ左から順に、周辺回路部１０のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、メモリアレイ部２０の１Ｔ型ＦｅＲＡＭ、メモリアレイ部３０の１Ｔ１Ｃ型ＦｅＲＡＭのデバイス構造の模式図を表している。なお、サリサイド形成前のＳＤ領域の活性化アニール工程までは、ゲートファーストプロセスで形成されたプレーナ型のＣＭＯＳトランジスタ形成工程を踏襲しているものとする。

【0047】

同図におけるａでは、サリサイドブロック膜２１２および３１２の形成を行うためにシリコン窒化膜（ＳｉＮ）５１１を形成する。その際、１Ｔ型ＦｅＲＡＭと１Ｔ１Ｃ型ＦｅＲＡＭのダミーゲート以外の部分を除去するように、例えばドライエッチング等を用いてパターニングが行われる。

【0048】

次に、コバルトやニッケル等を成膜し、４００度から８００度のサリサイドアニールを行う。この際、１Ｔ型ＦｅＲＡＭと１Ｔ１Ｃ型ＦｅＲＡＭのダミーゲート部分はシリコン窒化膜５１１で覆われているため、サリサイド化されない。

【0049】

同図におけるｂでは、ＰＶＤ装置等によって成膜されたシリコン窒化膜５２１を形成する。さらに、層間絶縁膜として機能する酸化膜５２２を堆積させる。

【0050】

同図におけるｃでは、酸化膜５２２の段差を平坦化するためのＣＭＰ（Chemical Mechanical Polishing）作業を行う、その際、研磨レートが酸化膜５２２と比較して低いシリコン窒化膜５２１がシリコンゲート上に存在するため、研磨はゲートの高さで停止される。

【0051】

同図におけるｄでは、１Ｔ型ＦｅＲＡＭのダミーゲート部分と１Ｔ１Ｃ型ＦｅＲＡＭのダミーキャパシタ部上のシリコン窒化膜５２１を選択的に除去するためのパターニングを行う（５３１）。パターニングはレジストパターンを用いて行ってもよく、また、酸化膜のハードマスク等を用いてもよい。また、エッチングはドライエッチングを利用してもよく、また、まず酸化膜のハードマスクをパターニングした後、シリコン窒化膜５２１をウェットエッチングにより選択的に除去してもよい。

【0052】

同図におけるｅでは、１Ｔ型ＦｅＲＡＭのダミーゲート部分および１Ｔ１Ｃ型ＦｅＲＡＭのダミーキャパシタ部の除去を行う。除去はアルカリ系の薬液を利用してもよく、また、ドライエッチングを利用してもよい。１Ｔ型ＦｅＲＡＭのダミーゲート部分および１Ｔ１Ｃ型ＦｅＲＡＭのダミーキャパシタ部はシリサイド化されていないため、容易に除去が可能である。

【0053】

同図におけるｆでは、１Ｔ１Ｃ型ＦｅＲＡＭの強誘電キャパシタ部の下部電極３１７のパターニングを行う（５４１、５３３）。

【0054】

同図におけるｇでは、１Ｔ１Ｃ型ＦｅＲＡＭの強誘電キャパシタ部の下部電極３１７に１０－２０ｎｍ程度リセス（掘り込み）を入れる。これにより、後工程で上部電極３１４を形成した際に、上部電極３１４と下部電極３１７のショートを防ぐことができる。このリセスは、同図におけるｆで使用したキャパシタ部に埋まったレジストを使うことで、新たなプロセスを追加することなく形成することが可能である。

【0055】

同図におけるｈでは、強誘電膜２１３および３１３、上部電極２１４および３１４、結晶化アニールおよび埋込み電極２１５および３１５の成膜を行う（５５２乃至５５４）。その際、１Ｔ型ＦｅＲＡＭのゲート電極部と、１Ｔ１Ｃ型ＦｅＲＡＭの強誘電キャパシタ部は同時に成膜される。強誘電膜２１３および３１３はＡＬＤ装置を用いてＨｆＯ２をベースとしたものが望ましくＺｒ、Ｓｉ、Ｌａ、Ｎｂ、Ａｌなどがドープされたものが望ましい。上部電極２１４および３１４は、例えば前述の通りＴｉＮなどが想定される。結晶化アニールは、強誘電材料に応じて適切な温度で行うことが望ましく、例えばＨｆＯ２にＺｒを１対１の比率でドープした強誘電体材料を成膜した場合は、４００乃至６００度で行うことが望ましい。埋込み電極２１５および３１５はＷ、ＷＳｉ、不純物がドープされた導電性のＳｉなどが望ましい。また、結晶化アニールの位置は埋込み電極２１５および３１５の成膜後でもよく、また、埋込み電極２１５および３１５の成膜時の成膜温度や後工程の熱履歴で兼ねてもよい。一方で、周辺回路部のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタも結晶化アニールの熱履歴が加算されてしまうが、ＳＤ領域の活性化アニールやサリサイドアニールと比較して、結晶化アニールの熱履歴は十分小さいため、特性への影響は軽微である。

【0056】

同図におけるｉでは、同図におけるｈで形成した強誘電材料をＣＭＰにより平坦化する。上述の酸化膜５２２の平坦化と同様に、シリコン窒化膜５２１がストッパ膜として機能する。このように、ダマシン構造においては、強誘電材料をＣＭＰにより削り取るため、強誘電膜２１３および３１３に対するダメージを回避することができる。強誘電材料としてＨｆＯ２を用いることを想定すると、特に塩素系ドライエッチングにおいてＨｆＯ２と塩素のガスが反応して削れやすいという問題があるため、そのようなエッチングの影響を受けないダマシン構造を採用することは効果的である。

【0057】

このような手順により、熱履歴による特性変動を低減しながら少ないプロセス工程数増で、周辺回路部１０のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、１Ｔ型ＦｅＲＡＭ、１Ｔ１Ｃ型ＦｅＲＡＭのデバイス構造を両立することが可能である。

【0058】

このように、本技術の第１の実施の形態によれば、トランジスタの絶縁膜が熱酸化膜を備えるゲートファースト構造である周辺回路と、１Ｔ型ＦｅＲＡＭと、１Ｔ１Ｃ型ＦｅＲＡＭとを備えるデバイス構造を、特性変動を低減しながら少ないプロセス工程数増で実現することができる。

【0059】

＜２．第２の実施の形態＞
上述の第１の実施の形態では周辺回路部１０のトランジスタの絶縁膜が熱酸化膜を備えるゲートファースト構造を想定していたが、この第２の実施の形態では周辺回路部１０のトランジスタがゲートファースト構造のＨＫＭＧ（High-K/Metal Gate）プロセスで形成された場合を想定する。

【0060】

［半導体装置］
図１１は、本技術の第２の実施の形態における半導体装置のデバイス構造の例を示す図である。

【0061】

上述の第１の実施の形態と比較して、ＨＫＭＧプロセスでは、熱酸化膜がＨｆＯ２などで成膜された高誘電体膜１４１となっている。また、高誘電体膜１４１上に仕事関数調整のための金属導電膜１４２または１４３を有している。この金属導電膜は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値電圧を調整するために異なる仕事関数を有しており、ＰＭＯＳではＴｉＡＬなどの金属電極、ＮＭＯＳでは、ＴｉＮなどの金属電極が用いられる。

【0062】

［製造方法］
図１２は、本技術の第２の実施の形態における半導体装置の製造方法の一例を示す図である。

【0063】

同図におけるａは、ゲートファースト構造のＨＫＭＧ作製プロセスのサリサイドブロック膜２１２および３１２を選択的に作り分ける工程を示す。ここで、１Ｔ型ＦｅＲＡＭには、ポリシリコンで作製されたダミーゲートが形成される。また、１Ｔ１Ｃ型のダミーキャパシタには、ＰＭＯＳトランジスタの金属導電膜作製工程と同じ工程で作製された下部電極上にポリシリコンで作製されたダミーキャパシタが形成される。

【0064】

同図におけるｂは、ダミーのポリシリコンを除去する工程である。

【0065】

同図におけるｃは、強誘電膜と上部電極膜を埋め込む工程である。上述の第１の実施の形態であるため、詳細な説明は省略する。

【0066】

このような手順により、熱履歴による特性変動を低減しながら少ないプロセス工程数増で、周辺回路部１０のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、１Ｔ型ＦｅＲＡＭ、１Ｔ１Ｃ型ＦｅＲＡＭのデバイス構造を両立することが可能である。

【0067】

このように、本技術の第２の実施の形態によれば、トランジスタの絶縁膜が高誘電体膜および金属導電膜を備えるゲートファースト構造である周辺回路と、１Ｔ型ＦｅＲＡＭと、１Ｔ１Ｃ型ＦｅＲＡＭとを備えるデバイス構造を、特性変動を低減しながら少ないプロセス工程数増で実現することができる。

【0068】

＜３．第３の実施の形態＞
上述の第２の実施の形態では周辺回路部１０のトランジスタがゲートファースト構造のＨＫＭＧプロセスで形成された場合を想定したが、この第３の実施の形態では周辺回路部１０のトランジスタがゲートラスト構造のＨＫＭＧプロセスで形成された場合を想定する。ゲートラスト構造では、ダミーのゲートを除去した部分にイオンインプラを行った後に、最後にゲートを形成する。

【0069】

［半導体装置］
図１３は、本技術の第３の実施の形態における半導体装置のデバイス構造の例を示す図である。

【0070】

メモリアレイ部２０の１Ｔ型ＦｅＲＡＭ、および、メモリアレイ部３０の１Ｔ１Ｃ型ＦｅＲＡＭのデバイス構造は、上述の第１の実施の形態と同様である。

【0071】

上述の第１の実施の形態と比較して、ＨＫＭＧプロセスでは、熱酸化膜がＨｆＯ２などで成膜された高誘電体膜１５１となっている。この第３の実施の形態ではＳＤ領域の活性化アニール工程の影響を受けないため、上述の第２の実施の形態の高誘電体膜１４１よりも低リークで高品質の膜が選択可能である。また、高誘電体膜１５１上に仕事関数調整のための金属導電膜１５２または１５３を有している。この金属導電膜は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの閾値電圧を調整するために異なる仕事関数を有しており、ＰＭＯＳではＴｉＡＬなどの金属電極、ＮＭＯＳでは、ＴｉＮなどの金属電極が用いられる。さらに、電極１５５としては、ゲート電極を低抵抗化するために、ＷやＷｓｉ、Ａｌなどが選択される。

【0072】

［製造方法］
図１４および図１５は、本技術の第３の実施の形態における半導体装置の製造方法の一例を示す図である。

【0073】

この第３の実施の形態では、ダミーゲートの除去は、周辺回路部１０とメモリアレイ部２０および３０との２回に分けて行う。

【0074】

同図におけるａでは、周辺回路部１０のダミーゲートを選択的に除去する。その際、フォトレジストを利用してドライエンチングしてもよく、また、ＳｉＮなどのハードマスクを用いてウェットエッチングで行ってもよい。

【0075】

同図におけるｂでは、ＣＭＯＳトランジスタ部のゲートスタックを埋め込む。Ｈｉｇｈ－ｋ材料としては、ＨｆＯ２をベースとし、Ｌａ，Ｎｂ，Ａｌをドープした材料が挙げられる。上部電極としては、ＰＭＯＳとＮＭＯＳで異なる電極を用いる。作り分ける際には、フォトリソグラフィーによりパターニングを行い、ドライエッチングにより加工を行うことで作製する。

【0076】

同図におけるｃでは、表面の堆積した材料を除去し平坦化するために、ＣＭＰ研磨を行う。さらに、ＦｅＲＡＭ部のダミーゲートを選択的に除去する。同図におけるａと同様に、フォトレジストを利用してドライエンチングしてもよく、また、ＳｉＮなどのハードマスクを用いてウェットエッチングで行ってもよい。

【0077】

同図におけるｄでは、ＦｅＲＡＭ部の材料の埋め込みを行う。この手法は、上述の第１および第２の実施の形態と同様であるため、詳細な説明は省略する。

【0078】

同図におけるｅでは、表面の堆積したＦｅＲＡＭ材料を除去し、平坦化するために、ＣＭＰ研磨を行う。

【0079】

このような手順により、熱履歴による特性変動を低減しながら少ないプロセス工程数増で、周辺回路部１０のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、１Ｔ型ＦｅＲＡＭ、１Ｔ１Ｃ型ＦｅＲＡＭのデバイス構造を両立することが可能である。

【0080】

このように、本技術の第３の実施の形態によれば、トランジスタの絶縁膜が高誘電体膜および金属導電膜を備えるゲートラスト構造である周辺回路と、１Ｔ型ＦｅＲＡＭと、１Ｔ１Ｃ型ＦｅＲＡＭとを備えるデバイス構造を、特性変動を低減しながら少ないプロセス工程数増で実現することができる。

【0081】

＜４．適用例＞
周辺回路部１０のＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、１Ｔ型ＦｅＲＡＭ、１Ｔ１Ｃ型ＦｅＲＡＭのデバイス構造を有するデバイスとして、人工知能用のニューロモフィックデバイスが挙げられる。ニューロモフィックデバイスでは、積和演算を行う領域と、演算結果や積和演算に使用する重みをバッファする領域と、それらを制御する周辺回路領域とがある。

【0082】

積和演算を行う領域は、書換え回数は少なくてもよいが、非破壊読出しが行え、アレイ密度が高いメモリが要求されるため、１Ｔ型ＦｅＲＡＭが適している。一方、バッファメモリは、破壊読出しでもよいが、高信頼性かつアレイ密度が高いメモリが要求されるため、１Ｔ１Ｃ型ＦｅＲＡＭが適している。これらを動作させるための回路として、ドライバや読出し回路などのＣＭＯＳ周辺回路が必要となる。

【0083】

そこで、上述の実施の形態をニューロモフィックデバイスに適用して、メモリアレイ部２０の１Ｔ型ＦｅＲＡＭにおいて積和演算を行い、メモリアレイ部３０の１Ｔ１Ｃ型ＦｅＲＡＭにおいて積和演算や積和演算に使用する重みを保持する。これにより、アレイ密度が高いニューロモフィックデバイスを少ないプロセス工程数で作製することが可能となる。

【0084】

このように、本技術の実施の形態によれば、周辺回路と、１Ｔ型ＦｅＲＡＭと、１Ｔ１Ｃ型ＦｅＲＡＭとを備えるデバイス構造を、特性変動を低減しながら少ないプロセス工程数増で実現することができる。また、ＣＭＯＳプロセスのＳＤ領域活性化アニールによる強誘電体の特性変動を低減し、高信頼性の強誘電体メモリを作製することができる。また、強誘電体結晶化アニールによるＣＭＯＳの特性変動を低減可能なプレーナ型周辺ロジック回路を形成することができる。また、強誘電膜のドライエッチング加工によるプラズマダメージを軽減し、高信頼性の強誘電体メモリを作製することができる。また、ＣＭＯＳ周辺回路部とメモリアレイ部の緩衝領域を小さくできるため、半導体装置としてのチップを小型化することができる。

【0085】

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

【0086】

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

【0087】

なお、本技術は以下のような構成もとることができる。
（１）半導体基板上に設けられる半導体領域と、
前記半導体領域に形成されるサイドウォールと、
前記サイドウォールの内側に形成される強誘電体材料部と、
前記強誘電体材料部の上部に形成される上部電極と、
前記上部電極の内側に埋め込まれる埋込み電極と
を具備する記憶素子。
（２）前記強誘電体材料部の下部に形成される下部電極をさらに具備する
前記（１）に記載の記憶素子。
（３）前記上部電極の仕事関数は、前記下部電極の仕事関数より小さい
前記（２）に記載の記憶素子。
（４）前記サイドウォール形成後のイオン注入により得られた拡散領域をさらに具備して強誘電体キャパシタを形成し、前記拡散領域を介して他のトランジスタと接続されて１トランジスタ１キャパシタ型強誘電体不揮発性メモリを形成する
前記（２）または（３）に記載の記憶素子。
（５）１トランジスタ型強誘電体不揮発性メモリを形成する
前記（１）に記載の記憶素子。
（６）前記強誘電体材料部は、ＨｆＯ２を含む
前記（１）から（５）のいずれかに記載の記憶素子。
（７）半導体基板上に設けられる第１の半導体領域と、前記第１の半導体領域に形成される第１のサイドウォールと、前記第１のサイドウォールの内側に形成される第１の強誘電体材料部と、前記第１の強誘電体材料部の上部に形成される第１の上部電極と、前記第１の上部電極の内側に埋め込まれる第１の埋込み電極とを備える第１の強誘電体不揮発性メモリと、
前記半導体基板上に設けられる第２の半導体領域と、前記第２の半導体領域に形成される第２のサイドウォールと、前記第２のサイドウォールの内側に形成される第２の強誘電体材料部と、前記第２の強誘電体材料部の上部に形成される第２の上部電極と、前記第２の上部電極の内側に埋め込まれる第２の埋込み電極と、前記第２の強誘電体材料部の下部に形成される下部電極と、前記第２のサイドウォール形成後のイオン注入により得られた拡散領域と、前記拡散領域を介して接続する他のトランジスタとを備える第２の強誘電体不揮発性メモリと、
前記第１および第２の強誘電体不揮発性メモリにアクセスするトランジスタを備える周辺回路と
を具備する半導体装置。
（８）前記周辺回路のトランジスタは、ゲートの絶縁膜として熱酸化膜を備えるゲートファースト構造である
前記（７）に記載の半導体装置。
（９）前記周辺回路のトランジスタは、ゲートの絶縁膜として高誘電体膜および金属導電膜を備えるゲートファースト構造である
前記（７）に記載の半導体装置。
（１０）前記周辺回路のトランジスタは、ゲートの絶縁膜として高誘電体膜および金属導電膜を備えるゲートラスト構造である
前記（７）に記載の半導体装置。
（１１）前記第１の強誘電体不揮発性メモリにおいて積和演算を行い、前記第２の強誘電体不揮発性メモリにおいて前記積和演算の結果および前記積和演算に使用する重みを保持するニューロモフィックデバイスを構成する
前記（７）から（１０）のいずれかに記載の半導体装置。
（１２）半導体基板上に複数の半導体領域を形成する工程と、
前記複数の半導体領域の各々にサイドウォールを形成する工程と、
前記複数の半導体領域の一部の前記サイドウォールの内側を除去する工程と、
前記除去されたサイドウォールの内側の何れかに下部電極を形成する工程と、
前記除去されたサイドウォールの内側に強誘電膜を形成する工程と、
前記強誘電膜の上部に上部電極を形成する工程と、
前記上部電極の内側に埋込み電極を形成する工程と
を具備する半導体装置の製造方法。
（１３）前記強誘電膜を形成する工程の後に結晶化アニール工程をさらに具備する
前記（１２）に記載の半導体装置の製造方法。
（１４）前記下部電極を形成する工程において前記下部電極に掘り込みを入れる
前記（１２）または（１３）に記載の半導体装置の製造方法。

【符号の説明】

【0088】

１０ 周辺回路部
２０ メモリアレイ部（１Ｔ型ＦｅＲＡＭ）
３０ メモリアレイ部（１Ｔ１Ｃ型ＦｅＲＡＭ）
１０１、２０１、３０１ 素子分離層
１０２、４０２ ゲート酸化膜
１０３、４０３ ゲート電極
１０４、２０４、３０４、４０４ Ｎ型拡散領域（ＬＤＤ：Lightly-Doped Drain）
１０５、１０６、２０５、２０６、３０５、３０６、４０５、４０６ サイドウォール
１０７、２０７、４０７ Ｎ型拡散領域（ＳＤ：Single Drain）
１０８、２０８、４０８ シリサイド領域
１０９、２０９、３０９、４０９ ＳｉＮ膜
１１０、２１０、３１０、４１０ コンタクトプラグ
１１１、２１１、３１１、４１１ 配線層
１４１、１５１ 高誘電体膜
１４２、１４３、１５２、１５３ 金属導電膜
１５５、２１５、３１５ 埋込み電極
２１２、３１２ サリサイドブロック膜
２１３、３１３ 強誘電膜
２１４、３１４ 上部電極
３００ 強誘電体キャパシタ
３１６ Ｎ型拡散領域（ＳＤ）
３１７ 下部電極
４００ Ｎ型トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】