(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-08
(45)【発行日】2024-08-19
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20240809BHJP
H01L 29/78 20060101ALI20240809BHJP
H01L 21/3205 20060101ALI20240809BHJP
H01L 21/768 20060101ALI20240809BHJP
H01L 23/522 20060101ALI20240809BHJP
【ＦＩ】
H01L29/78 301S
H01L29/78 301W
H01L21/88 T
H01L21/88 Z
【請求項の数】
19
(21)【出願番号】P 2020120087
(22)【出願日】2020-07-13
(65)【公開番号】P2022017030
(43)【公開日】2022-01-25
【審査請求日】2023-06-07
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】川▲崎▼ 一紀
(72)【発明者】
【氏名】井上 勇気
(72)【発明者】
【氏名】吉井 佑介
【審査官】岩本 勉
(56)【参考文献】
【文献】特開平０８－１２５１７６（ＪＰ，Ａ）
【文献】米国特許第０５６７２８９４（ＵＳ，Ａ）
【文献】米国特許出願公開第２０１６／０３４３８１３（ＵＳ，Ａ１）
【文献】特開２００２－３６８２１０（ＪＰ，Ａ）
【文献】米国特許出願公開第２００２／０１８５６８１（ＵＳ，Ａ１）
【文献】特開平１１－２５１５８４（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／００８７０７４（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／３２０５
(57)【特許請求の範囲】
【請求項1】
第１絶縁層と、前記第１絶縁層の上において第１方向にそれぞれ延び、前記第１方向に交差する第２方向に間隔を空けて配列された複数の第１配線および複数の第２配線を含み、前記第１方向の一方側の第１端部および前記第１方向の他方側の第２端部を有するストライプ配線と、
前記第１絶縁層の上で前記ストライプ配線を被覆する第２絶縁層と、
前記第２絶縁層の上において前記ストライプ配線の前記第１端部側に配置され、複数の前記第１配線に電気的に接続された第１パッド電極と、
前記第２絶縁層の上において前記第１パッド電極から前記ストライプ配線の前記第２端部側に向けて櫛歯状に引き出され、前記第１パッド電極に対して前記ストライプ配線の前記第２端部側において複数の前記第１配線に電気的に接続された複数の第１引き出し電極と、
前記第２絶縁層の上において前記ストライプ配線の前記第２端部側に配置され、複数の前記第２配線に電気的に接続された第２パッド電極と、
前記第２絶縁層の上において複数の前記第１引き出し電極に噛み合うように前記第２パッド電極から前記ストライプ配線の前記第１端部側に向けて櫛歯状に引き出され、前記第２パッド電極に対して前記ストライプ配線の前記第１端部側において複数の前記第２配線に電気的に接続された複数の第２引き出し電極と、を含み、
前記第１引き出し電極が、前記第２方向に向けて屈曲した第１屈曲部を含み、
前記第２引き出し電極が、前記第１屈曲部の屈曲方向に沿って延びる第２屈曲部を含む、半導体装置。
【請求項2】
前記第１引き出し電極が、複数の前記第２配線から電気的に絶縁されており、前記第２引き出し電極が、複数の前記第１配線から電気的に絶縁されている、請求項１に記載の半導体装置。
【請求項3】
前記ストライプ配線が、複数対の前記第１配線および前記第２配線を含み、前記第１引き出し電極および前記第２引き出し電極の少なくとも一方が、平面視において、少なくとも一対の前記第１配線および前記第２配線にオーバーラップしている、請求項１または２に記載の半導体装置。
【請求項4】
前記第２絶縁層内に形成され、前記第１配線と前記第１パッド電極とを電気的に接続する第１コンタクトと、前記第２絶縁層内に形成され、前記第２配線と前記第２パッド電極とを電気的に接続する第２コンタクトをさらに含み、
前記第１屈曲部が、前記第１コンタクトに電気的に接続され、前記第２絶縁層を挟んで前記第２配線から電気的に絶縁されており、
前記第２屈曲部が、前記第２コンタクトに電気的に接続され、前記第２絶縁層を挟んで前記第２配線から電気的に絶縁されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記第１屈曲部が、平面視において複数の前記第１配線および複数の前記第２配線を横切っており、前記第２屈曲部が、平面視において複数の前記第１配線および複数の前記第２配線を横切っている、請求項１～４のいずれか一項に記載の半導体装置。
【請求項6】
前記第１引き出し電極が、複数の前記第１屈曲部を含む、前記第２引き出し電極が、複数の前記第２屈曲部を含む、請求項１～５のいずれか一項に記載の半導体装置。
【請求項7】
前記第１引き出し電極が、前記第１方向にジグザグ状に延び、前記第２引き出し電極が、前記第１引き出し電極に整合するように、前記第１方向にジグザグ状に延びている、請求項６に記載の半導体装置。
【請求項8】
前記第１引き出し電極が、前記第１パッド電極から前記第１方向に延びる第１延部をさらに含み、前記第１屈曲部が、前記第１延部から前記第２方向の一方側に屈曲する第３屈曲部を含み、
前記第２引き出し電極が、前記第２方向の前記一方側に窪んで前記第３屈曲部に噛み合う窪み部をさらに含む、請求項１～７のいずれか一項に記載の半導体装置。
【請求項9】
前記第３屈曲部が、前記第１延部よりも前記第２端部側において、前記第１延部に対し前記第２方向の前記一方側にずれた位置を前記第１方向に延びる第２延部を含む、請求項８に記載の半導体装置。
【請求項10】
前記第２延部が、前記第２引き出し電極に前記第１方向に対向している、請求項９に記載の半導体装置。
【請求項11】
前記第２延部が、前記一方側に隣り合う前記第１引き出し電極の前記第１延部に前記第１方向に、対向していない、請求項１０に記載の半導体装置。
【請求項12】
前記第１屈曲部が、前記第２方向の他方側に屈曲する第４屈曲部をさらに含む、請求項８～１１のいずれか一項に記載の半導体装置。
【請求項13】
前記第４屈曲部が、前記第３屈曲部よりも前記第２端部側において、前記第１延部から前記第２端部側に離間して前記第１方向に延びる第３延部を含む、請求項１２に記載の半導体装置。
【請求項14】
前記第３延部が、前記第１延部に前記第１方向に対向している、請求項１３に記載の半導体装置。
【請求項15】
主面を有する半導体チップと、前記主面に形成され、第１方向に延びる単位セルを複数含む電界効果トランジスタと、
複数の前記単位セルを被覆する第１絶縁層と、
前記第１絶縁層の上において前記第１方向にそれぞれ延び、前記第１方向に交差する第２方向に間隔を空けて配列された複数の第１配線および複数の第２配線を含み、前記第１方向の一方側の第１端部および前記第１方向の他方側の第２端部を有するストライプ配線と、
前記第１絶縁層の上で前記ストライプ配線を被覆する第２絶縁層と、
前記第２絶縁層の上において前記ストライプ配線の前記第１端部側に配置され、複数の前記第１配線に電気的に接続された第１パッド電極と、
前記第２絶縁層の上において前記第１パッド電極から前記ストライプ配線の前記第２端部側に向けて櫛歯状に引き出され、前記第１パッド電極に対して前記ストライプ配線の前記第２端部側において複数の前記第１配線に電気的に接続された複数の第１引き出し電極と、
前記第２絶縁層の上において前記ストライプ配線の前記第２端部側に配置され、複数の前記第２配線に電気的に接続された第２パッド電極と、
前記第２絶縁層の上において複数の前記第１引き出し電極に噛み合うように前記第２パッド電極から前記ストライプ配線の前記第１端部側に向けて櫛歯状に引き出され、前記第２パッド電極に対して前記ストライプ配線の前記第１端部側において複数の前記第２配線に電気的に接続された複数の第２引き出し電極と、を含み、
前記第１配線が、ソース配線およびドレイン配線の一方を含み、
前記第２配線が、前記ソース配線および前記ドレイン配線の他方を含む、半導体装置。
【請求項16】
前記単位セルが、プレーナゲート構造を有している、請求項１５に記載の半導体装置。
【請求項17】
前記第１配線が、前記ソース配線を含み、前記第２配線が、前記ドレイン配線を含み、
前記第１パッド電極が、複数の前記ソース配線に電気的に接続されたソースパッド電極を含み、
前記第２パッド電極が、複数の前記ドレイン配線に電気的に接続されたドレインパッド電極を含み、
前記ソースパッド電極における前記ドレインパッド電極と対向する部分が、前記第２方向に延びる直線状部と、前記直線状部に対して傾斜する傾斜部と、を含む、請求項１５または１６に記載の半導体装置。
【請求項18】
第１絶縁層と、前記第１絶縁層の上において第１方向にそれぞれ延び、前記第１方向に交差する第２方向に間隔を空けて配列された複数の第１配線および複数の第２配線を含み、前記第１方向の一方側の第１端部および前記第１方向の他方側の第２端部を有するストライプ配線と、
前記第１絶縁層の上で前記ストライプ配線を被覆する第２絶縁層と、
前記第２絶縁層の上において前記ストライプ配線の前記第１端部側に配置され、複数の前記第１配線に電気的に接続された第１パッド電極と、
前記第２絶縁層の上において前記第１パッド電極から前記ストライプ配線の前記第２端部側に向けて前記第１方向に引き出され、前記第１パッド電極に対して前記ストライプ配線の前記第２端部側において複数の前記第１配線に電気的に接続された第１引き出し電極と、
前記第２絶縁層の上において前記ストライプ配線の前記第２端部側に配置され、複数の前記第２配線に電気的に接続された第２パッド電極と、
前記第２絶縁層の上において前記第２パッド電極から前記ストライプ配線の前記第１端部側に向けて前記第１方向に引き出され、前記第２パッド電極に対して前記ストライプ配線の前記第１端部側において複数の前記第２配線に電気的に接続された第２引き出し電極と、を含み、
前記第１引き出し電極および前記第２引き出し電極の一方が、前記第２方向の一方側に突出する突出部を含み、
前記第１引き出し電極および前記第２引き出し電極の他方が、前記第２方向の前記一方側に窪んで、前記突出部に噛み合う窪み部を含む、半導体装置。
【請求項19】
第１絶縁層と、前記第１絶縁層の上において第１方向にそれぞれ延び、前記第１方向に交差する第２方向に間隔を空けて配列された複数の第１配線および複数の第２配線を含み、前記第１方向の一方側の第１端部および前記第１方向の他方側の第２端部を有するストライプ配線と、
前記第１絶縁層の上で前記ストライプ配線を被覆する第２絶縁層と、
前記第２絶縁層の上において前記ストライプ配線の前記第１端部側に配置され、複数の前記第１配線に電気的に接続された第１パッド電極と、
前記第２絶縁層の上において前記第１パッド電極から前記ストライプ配線の前記第２端部側に向けて前記第１方向に引き出され、前記第１パッド電極に対して前記ストライプ配線の前記第２端部側において複数の前記第１配線に電気的に接続された第１引き出し電極と、
前記第２絶縁層の上において前記ストライプ配線の前記第２端部側に配置され、複数の前記第２配線に電気的に接続された第２パッド電極と、
前記第２絶縁層の上において前記第２パッド電極から前記ストライプ配線の前記第１端部側に向けて前記第１方向に引き出され、前記第２パッド電極に対して前記ストライプ配線の前記第１端部側において複数の前記第２配線に電気的に接続された第２引き出し電極と、を含み、
前記第１引き出し電極および前記第２引き出し電極の少なくとも一方が、
前記第１方向に延びる第１延部と、
前記第１延部から前記第２端部側または前記第１端部側に離間して前記第１方向に延びる第３延部と、
前記第１延部と前記第３延部とを接続する接続部と、を含む、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関する。
【背景技術】
【0002】
特許文献１には、ボディ領域の一方主面において、一方向に延びるストライプ状のドレイン領域およびソース領域が形成された半導体装置が記載されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１２－１５６２０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ボディ領域の上に絶縁層（第１絶縁層）を介して第１配線層を配置し、かつ第１配線層の上に絶縁層（第２絶縁層）を介して第２配線層を配置する場合を検討する。第２配線層は、第１パッド電極と第２パッド電極とを含む。この場合、第１配線層において、ドレイン領域およびソース領域のストライプ方向に延びる複数の第１配線（ソース配線）および複数の第２配線（ドレイン配線）を、間隔を空けてストライプ状に形成することが考えられる。すなわち、第１配線層に、ドレイン領域およびソース領域のストライプ方向に延びるストライプ配線を形成することが考えられる。
【0005】
この場合、第１パッド電極をストライプ配線の一端部に電気的に接続し、第２パッド電極をストライプ配線の他端部に電気的に接続すると、第１パッド電極からストライプ配線（の他端部側の領域）に至る電流経路が長くなる結果、ストライプ配線の配線抵抗の増加を招くおそれがあった。同様に、第２パッド電極からストライプ配線（の一端部側の領域）に至る電流経路が長くなる結果、ストライプ配線に起因する配線抵抗の増加を招くおそれがあった。
【0006】
本発明の一実施形態は、ストライプ配線に起因する配線抵抗を削減できる半導体装置を提供する。
【課題を解決するための手段】
【0007】
本発明の一実施形態は、第１絶縁層と、前記第１絶縁層の上において第１方向にそれぞれ延び、前記第１方向に交差する第２方向に間隔を空けて配列された複数の第１配線および複数の第２配線を含み、前記第１方向の一方側の第１端部および前記第１方向の他方側の第２端部を有するストライプ配線と、前記第１絶縁層の上で前記ストライプ配線を被覆する第２絶縁層と、前記第２絶縁層の上において前記ストライプ配線の前記第１端部側に配置され、複数の前記第１配線に電気的に接続された第１パッド電極と、前記第２絶縁層の上において前記第１パッド電極から前記ストライプ配線の前記第２端部側に向けて櫛歯状に引き出され、前記第１パッド電極に対して前記ストライプ配線の前記第２端部側において複数の前記第１配線に電気的に接続された複数の第１引き出し電極と、前記第２絶縁層の上において前記ストライプ配線の前記第２端部側に配置され、複数の前記第２配線に電気的に接続された第２パッド電極と、前記第２絶縁層の上において複数の前記第１引き出し電極に噛み合うように前記第２パッド電極から前記ストライプ配線の前記第１端部側に向けて櫛歯状に引き出され、前記第２パッド電極に対して前記ストライプ配線の前記第１端部側において複数の前記第２配線に電気的に接続された複数の第２引き出し電極と、を含む、半導体装置を提供する。
【0008】
この半導体装置によれば、第１パッド電極からストライプ配線に至る電流経路を第１引き出し電極によって短縮できる。同様に、第２パッド電極からストライプ配線に至る電流経路を第２引き出し電極によって短縮できる。よって、配線抵抗を削減できる。
本発明の一実施形態は、第１絶縁層と、前記第１絶縁層の上において第１方向にそれぞれ延び、前記第１方向に交差する第２方向に間隔を空けて配列された複数の第１配線および複数の第２配線を含み、前記第１方向の一方側の第１端部および前記第１方向の他方側の第２端部を有するストライプ配線と、前記第１絶縁層の上で前記ストライプ配線を被覆する第２絶縁層と、前記第２絶縁層の上において前記ストライプ配線の前記第１端部側に配置され、複数の前記第１配線に電気的に接続された第１パッド電極と、前記第２絶縁層の上において前記第１パッド電極から前記ストライプ配線の前記第２端部側に向けて前記第１方向に引き出され、前記第１パッド電極に対して前記ストライプ配線の前記第２端部側において複数の前記第１配線に電気的に接続された第１引き出し電極と、前記第２絶縁層の上において前記ストライプ配線の前記第２端部側に配置され、複数の前記第２配線に電気的に接続された第２パッド電極と、前記第２絶縁層の上において前記第２パッド電極から前記ストライプ配線の前記第１端部側に向けて前記第１方向に引き出され、前記第２パッド電極に対して前記ストライプ配線の前記第１端部側において複数の前記第２配線に電気的に接続された第２引き出し電極と、を含み、前記第１引き出し電極および前記第２引き出し電極の一方が、前記第２方向の一方側に突出する突出部を含み、前記第１引き出し電極および前記第２引き出し電極の他方が、前記第２方向の前記一方側に窪んで、前記突出部に噛み合う窪み部を含む、半導体装置を提供する。
本発明の一実施形態は、第１絶縁層と、前記第１絶縁層の上において第１方向にそれぞれ延び、前記第１方向に交差する第２方向に間隔を空けて配列された複数の第１配線および複数の第２配線を含み、前記第１方向の一方側の第１端部および前記第１方向の他方側の第２端部を有するストライプ配線と、前記第１絶縁層の上で前記ストライプ配線を被覆する第２絶縁層と、前記第２絶縁層の上において前記ストライプ配線の前記第１端部側に配置され、複数の前記第１配線に電気的に接続された第１パッド電極と、前記第２絶縁層の上において前記第１パッド電極から前記ストライプ配線の前記第２端部側に向けて前記第１方向に引き出され、前記第１パッド電極に対して前記ストライプ配線の前記第２端部側において複数の前記第１配線に電気的に接続された第１引き出し電極と、前記第２絶縁層の上において前記ストライプ配線の前記第２端部側に配置され、複数の前記第２配線に電気的に接続された第２パッド電極と、前記第２絶縁層の上において前記第２パッド電極から前記ストライプ配線の前記第１端部側に向けて前記第１方向に引き出され、前記第２パッド電極に対して前記ストライプ配線の前記第１端部側において複数の前記第２配線に電気的に接続された第２引き出し電極と、を含み、前記第１引き出し電極および前記第２引き出し電極の一方が、前記第２方向の一方側に突出する突出部を含み、前記第１引き出し電極および前記第２引き出し電極の他方が、前記第２方向の前記一方側に窪んで、前記突出部に噛み合う窪み部を含む、半導体装置を提供する。
【0009】
この半導体装置によれば、第１パッド電極からストライプ配線に至る電流経路を第１引き出し電極によって短縮できる。同様に、第２パッド電極からストライプ配線に至る電流経路を第２引き出し電極によって短縮できる。第１引き出し電極および第２引き出し電極の少なくとも一方に突出部を形成することにより、電流経路が短縮されるストライプ配線の数を増大できる。よって、配線抵抗を削減できる。
【0010】
本発明の一実施形態は、第１絶縁層と、前記第１絶縁層の上において第１方向にそれぞれ延び、前記第１方向に交差する第２方向に間隔を空けて配列された複数の第１配線および複数の第２配線を含み、前記第１方向の一方側の第１端部および前記第１方向の他方側の第２端部を有するストライプ配線と、前記第１絶縁層の上で前記ストライプ配線を被覆する第２絶縁層と、前記第２絶縁層の上において前記ストライプ配線の前記第１端部側に配置され、複数の前記第１配線に電気的に接続された第１パッド電極と、前記第２絶縁層の上において前記第１パッド電極から前記ストライプ配線の前記第２端部側に向けて前記第１方向に引き出され、前記第１パッド電極に対して前記ストライプ配線の前記第２端部側において複数の前記第１配線に電気的に接続された第１引き出し電極と、前記第２絶縁層の上において前記ストライプ配線の前記第２端部側に配置され、複数の前記第２配線に電気的に接続された第２パッド電極と、前記第２絶縁層の上において前記第２パッド電極から前記ストライプ配線の前記第１端部側に向けて前記第１方向に引き出され、前記第２パッド電極に対して前記ストライプ配線の前記第１端部側において複数の前記第２配線に電気的に接続された第２引き出し電極と、を含み、前記第１引き出し電極および前記第２引き出し電極の少なくとも一方が、前記第１方向に延びる第１延部と、前記第１延部から前記第２端部側または前記第１端部側に離間して前記第１方向に延びる第３延部と、前記第１延部と第３延部とを接続する接続部と、を含む、半導体装置を提供する。
【0011】
この半導体装置によれば、第１パッド電極からストライプ配線に至る電流経路を第１引き出し電極によって短縮できる。同様に、第２パッド電極からストライプ配線に至る電流経路を第２引き出し電極によって短縮できる。
【図面の簡単な説明】
【0012】
【発明を実施するための形態】
【0013】
以下では、添付図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な切欠き斜視図である。
半導体装置１は、平面寸法に基づいて１００５（１ｍｍ×０．５ｍｍ）チップ、０６０３（０．６ｍｍ×０．３ｍｍ）チップ、０４０２（０．４ｍｍ×０．２ｍｍ）チップ、０３０１５（０．３ｍｍ×０．１５ｍｍ）チップ等と称される小型のチップ部品である。
図１は、本発明の一実施形態に係る半導体装置１の模式的な切欠き斜視図である。
半導体装置１は、平面寸法に基づいて１００５（１ｍｍ×０．５ｍｍ）チップ、０６０３（０．６ｍｍ×０．３ｍｍ）チップ、０４０２（０．４ｍｍ×０．２ｍｍ）チップ、０３０１５（０．３ｍｍ×０．１５ｍｍ）チップ等と称される小型のチップ部品である。
【0014】
半導体装置１は、直方体形状のチップ本体２を含む。チップ本体２は、パッケージを兼ねている。つまり、半導体装置１（チップ本体２）は、チップサイズをパッケージサイズとして有している。チップ本体２は、一方側の第１チップ主面３、および他方側の第２チップ主面４を含む。第１チップ主面３および第２チップ主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（具体的には長方形状）に形成されている。第１チップ主面３は、実装基板等の接続対象に接続される際に当該接続対象に対向する接続面（実装面）である。第２チップ主面４は、接続面の反対側の非接続面（非実装面）である。第２チップ主面４は、研削痕を有する研削面または鏡面からなる。
【0015】
チップ本体２は、第１チップ主面３と第２チップ主面４とを接続する４つのチップ側面５Ａ～５Ｄを含む。４つのチップ側面５Ａ～５Ｄは、第１チップ側面５Ａ、第２チップ側面５Ｂ、第３チップ側面５Ｃおよび第４チップ側面５Ｄを含む。第１チップ側面５Ａおよび第２チップ側面５Ｂは、第１方向Ｘに延び、第１方向Ｘに交差する第２方向Ｙに対向している。第１チップ側面５Ａおよび第２チップ側面５Ｂは、チップ本体２の長辺を形成している。第３チップ側面５Ｃおよび第４チップ側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３チップ側面５Ｃおよび第４チップ側面５Ｄは、チップ本体２の短辺を形成している。チップ側面５Ａ～５Ｄは、法線方向Ｚに沿って延びる平坦面からなる。この形態では、第２方向Ｙは、第１方向Ｘに直交している。
【0016】
チップ本体２の４つの角部は、この形態では、平面視においてチップ本体２の外方に向かう湾曲状に形成（Ｒ面取り）されている。チップ本体２の４つの角部は、Ｃ面取りされていてもよい。チップ本体２の４つの角部は、面取りされずに、角張っていてもよい。
前述の「０６０３」、「０４０２」、「０３０１５」等は、チップ本体２の長辺の長さおよび短辺の長さによって定義される。チップ本体２の短辺の長さは、前記数値に限らず、０．０５ｍｍ以上１ｍｍ以下であってもよい。また、チップ本体２の長辺の長さは、前記数値に限らず、０．１ｍｍ以上２ｍｍ以下であってもよい。チップ本体２の短辺の長さに対するチップ本体２の長辺の長さの比は、１以上３以下であってもよい。チップ本体２の厚さは、５０μｍ以上１０００μｍ以下であってもよい。
前述の「０６０３」、「０４０２」、「０３０１５」等は、チップ本体２の長辺の長さおよび短辺の長さによって定義される。チップ本体２の短辺の長さは、前記数値に限らず、０．０５ｍｍ以上１ｍｍ以下であってもよい。また、チップ本体２の長辺の長さは、前記数値に限らず、０．１ｍｍ以上２ｍｍ以下であってもよい。チップ本体２の短辺の長さに対するチップ本体２の長辺の長さの比は、１以上３以下であってもよい。チップ本体２の厚さは、５０μｍ以上１０００μｍ以下であってもよい。
【0017】
半導体装置１（チップ本体２）は、直方体形状に形成されたシリコン製の半導体チップ１０を含む。半導体チップ１０は、一方側の第１主面１１、他方側の第２主面１２、ならびに、第１主面１１および第２主面１２を接続する４つの側面１３Ａ～１３Ｄを含む。第１主面１１および第２主面１２は、平面視において四角形状（この形態では長方形状）に形成されている。
【0018】
第１主面１１は、機能装置が形成された装置面である。第２主面１２は、第２チップ主面４を形成している。４つの側面１３Ａ～１３Ｄは、第１側面１３Ａ、第２側面１３Ｂ、第３側面１３Ｃおよび第４側面１３Ｄを含む。第１主面１１において隣り合う側面１３Ａ～１３Ｄの各交差部には、半導体チップ１０の角部１３ＡＣ，１３ＡＤ，１３ＢＣ，１３ＢＤが形成されている。
【0019】
半導体チップ１０は、ｐ型のシリコン基板５６（図４～図６Ｂ参照）と、ｎ－型のエピタキシャル層５７（図４～図６Ｂ参照）と、を含んでいる。エピタキシャル層５７は、シリコン基板５６上に形成されている。エピタキシャル層５７の厚さは、たとえば、５．０μｍ～１０μｍである。
半導体装置１は、半導体チップ１０の側面１３Ａ～１３Ｄを被覆する側面絶縁層１５をさらに含む。側面絶縁層１５は、４つの側面１３Ａ～１３Ｄを一括して被覆する。
半導体装置１は、半導体チップ１０の側面１３Ａ～１３Ｄを被覆する側面絶縁層１５をさらに含む。側面絶縁層１５は、４つの側面１３Ａ～１３Ｄを一括して被覆する。
【0020】
半導体装置１は、第１主面１１を被覆する層間絶縁層１８をさらに含む。層間絶縁層１８は、第１層間絶縁層（第１絶縁層）１６および第２層間絶縁層（第２絶縁層）１７を含む。層間絶縁層１８は、第１層間絶縁層１６に第２層間絶縁層１７が重ねられる積層構造を有している。側面絶縁層１５は、第１層間絶縁層１６および第２層間絶縁層１７に連なっている。すなわち、第１層間絶縁層１６の周縁部および第２層間絶縁層１７の周縁部は、４つの側面１３Ａ～１３Ｄに連なっている。
【0021】
半導体装置１は、第１チップ主面３に、ソース端子電極２０、ドレイン端子電極３０およびゲート端子電極４０をさらに含む。ソース端子電極２０、ドレイン端子電極３０およびゲート端子電極４０は、第２層間絶縁層１７の上に形成されている。
ソース端子電極２０は、ソースパッド電極（第１パッド電極）２１と、複数のソース引き出し電極（第１引き出し電極）２２と、を含む。ドレイン端子電極３０は、ドレインパッド電極（第２パッド電極）３１と、複数のドレイン引き出し電極（第２引き出し電極）３２と、を含む。
ソース端子電極２０は、ソースパッド電極（第１パッド電極）２１と、複数のソース引き出し電極（第１引き出し電極）２２と、を含む。ドレイン端子電極３０は、ドレインパッド電極（第２パッド電極）３１と、複数のドレイン引き出し電極（第２引き出し電極）３２と、を含む。
【0022】
図２は、半導体装置１の内部構造を示す平面図であって、第１主面１１のレイアウトを示している。図３は、図２に示す単位セル６０を示す拡大図である。図４は、図３に示すIV-IV切断線に沿う断面図である。図５は、図３に示すV-V切断線に沿う断面図である。図６Ａは、図３に示すVIA-VIA切断線に沿う断面図である。図６Ｂは、図３に示すVIB-VIB切断線に沿う断面図である。
【0023】
以下、図２～図６Ｂを参照しながら、半導体装置１の内部構造について説明する。
半導体装置１は、第１主面１１と、第１主面１１に形成されたアクティブ部５３と、第１主面１１に形成された、アクティブ外の外側領域５４と、を含む。アクティブ部５３は、図２に示すように、半導体チップ１０の一つの角部１３ＢＣの周囲に形成された、内方に向かって窪んだ、たとえば平面視四角形状の凹部５２を除く、半導体チップ１０の第１主面１１のほぼ全体に形成されている。外側領域５４は、凹部５２に整合するように形成されている。アクティブ部５３は、ＭＯＳＦＥＴ構造５３Ａが形成された領域であり、半導体装置１のソース－ドレイン間が導通状態のとき（オン時）に半導体チップ１０の厚さ方向に電流が流れる領域である。外側領域５４は、ＭＯＳＦＥＴ構造（ＭＯＳＦＥＴ構造５３Ａに相当）が形成されない領域である。外側領域５４は、ゲート端子電極４０（図１参照）を支持する支持部として機能する。外側領域５４は、ＭＯＳＦＥＴ構造（ＭＯＳＦＥＴ構造５３Ａに相当）が形成されない領域である。外側領域５４に、ＭＯＳＦＥＴ構造以外のデバイス（たとえば、保護ダイオード）が形成されていてもよい。
半導体装置１は、第１主面１１と、第１主面１１に形成されたアクティブ部５３と、第１主面１１に形成された、アクティブ外の外側領域５４と、を含む。アクティブ部５３は、図２に示すように、半導体チップ１０の一つの角部１３ＢＣの周囲に形成された、内方に向かって窪んだ、たとえば平面視四角形状の凹部５２を除く、半導体チップ１０の第１主面１１のほぼ全体に形成されている。外側領域５４は、凹部５２に整合するように形成されている。アクティブ部５３は、ＭＯＳＦＥＴ構造５３Ａが形成された領域であり、半導体装置１のソース－ドレイン間が導通状態のとき（オン時）に半導体チップ１０の厚さ方向に電流が流れる領域である。外側領域５４は、ＭＯＳＦＥＴ構造（ＭＯＳＦＥＴ構造５３Ａに相当）が形成されない領域である。外側領域５４は、ゲート端子電極４０（図１参照）を支持する支持部として機能する。外側領域５４は、ＭＯＳＦＥＴ構造（ＭＯＳＦＥＴ構造５３Ａに相当）が形成されない領域である。外側領域５４に、ＭＯＳＦＥＴ構造以外のデバイス（たとえば、保護ダイオード）が形成されていてもよい。
【0024】
ＭＯＳＦＥＴ構造５３Ａは、第１方向Ｘに延びる複数の単位セル６０を第２方向Ｙに並べて構成された電界効果トランジスタである。単位セル６０は、プレーナゲート構造を有している。
単位セル６０は、図３に示すように、ＤＭＯＳＦＥＴ（Double-Diffused MOSFET）を含む。単位セル６０は、第１方向Ｘに延びる帯状のｎ－型のウェル領域６６と、第１方向Ｘに延びる帯状のｐ－型のボディ領域６７と、を含む。ウェル領域６６とボディ領域６７とは第２方向Ｙに間隔を空けて形成されている。ウェル領域６６およびボディ領域６７は、半導体チップ１０の第１方向Ｘに延びるストライプ状に形成されている。個々の単位セル６０において、１つのボディ領域６７が、このボディ領域６７に隣り合う２つのウェル領域６６によって第２方向Ｙに挟まれている。
単位セル６０は、図３に示すように、ＤＭＯＳＦＥＴ（Double-Diffused MOSFET）を含む。単位セル６０は、第１方向Ｘに延びる帯状のｎ－型のウェル領域６６と、第１方向Ｘに延びる帯状のｐ－型のボディ領域６７と、を含む。ウェル領域６６とボディ領域６７とは第２方向Ｙに間隔を空けて形成されている。ウェル領域６６およびボディ領域６７は、半導体チップ１０の第１方向Ｘに延びるストライプ状に形成されている。個々の単位セル６０において、１つのボディ領域６７が、このボディ領域６７に隣り合う２つのウェル領域６６によって第２方向Ｙに挟まれている。
【0025】
半導体チップ１０は、図４～図６Ｂに示すように、第１主面１１に、エピタキシャル層５７の一部を他の部分から分離してドリフト領域を区画するｐ型の分離ウェル５５を含んでいる。分離ウェル５５は、平面視で環状に形成され、エピタキシャル層５７の表層部（第１主面１１）からシリコン基板５６に達している。シリコン基板５６上においてエピタキシャル層５７の一部が分離ウェル５５によって取り囲まれることにより、単位セル６０が区画されている。
【0026】
分離ウェル５５は、図４～図６Ｂに示すように、上側に配置されたｐ＋型の上側領域５８と、下側に配置されたｐ－型の下側領域５９との二層構造からなる。これらの領域５８，５９の境界部が、エピタキシャル層５７の厚さ方向の途中部に設定されている。
単位セル６０には、図４～図６Ｂに示すように、ｎ＋型の埋め込み層６３が選択的に形成されている。埋め込み層６３は、半導体チップ１０において、シリコン基板５６とエピタキシャル層５７との境界部を跨ぐように形成されている。
単位セル６０には、図４～図６Ｂに示すように、ｎ＋型の埋め込み層６３が選択的に形成されている。埋め込み層６３は、半導体チップ１０において、シリコン基板５６とエピタキシャル層５７との境界部を跨ぐように形成されている。
【0027】
分離ウェル５５の表層部には、フィールド絶縁膜６４が形成されている。フィールド絶縁膜６４は、たとえば酸化膜である。
ウェル領域６６の表層部には、図３～図６Ｂに示すように、ウェル領域６６よりも高い不純物濃度を有するｎ＋型のドレイン領域６８が形成されている。ドレイン領域６８は、第１方向Ｘに延びる帯状である。
ウェル領域６６の表層部には、図３～図６Ｂに示すように、ウェル領域６６よりも高い不純物濃度を有するｎ＋型のドレイン領域６８が形成されている。ドレイン領域６８は、第１方向Ｘに延びる帯状である。
【0028】
また、ボディ領域６７の表層部は、図３に示すように、第１方向Ｘに交互に配置されたｎ＋型のソース領域６９Ａおよびｐ＋型のコンタクト領域６９Ｂを含む。ソース領域６９Ａおよびコンタクト領域６９Ｂは、全体として、第１方向Ｘに延びる帯状である。ソース領域６９Ａは、図４および図６Ａに示すように、内方部に形成された高濃度領域６９ＡＡと、周縁部に形成された低濃度領域７０とを含む。低濃度領域７０によって高濃度領域６９ＡＡの周囲が取り囲まれている。
【0029】
コンタクト領域６９Ｂの外周縁は、図５および図６Ｂに示すように、ボディ領域６７の外周縁から内側に一定の距離を空けた位置に配置されている。
エピタキシャル層５７の表層部には、図４～図６Ｂに示すように、ウェル領域６６とボディ領域６７との間の部分にフィールド絶縁膜７１が形成されている。フィールド絶縁膜７１は、たとえば酸化膜である。
エピタキシャル層５７の表層部には、図４～図６Ｂに示すように、ウェル領域６６とボディ領域６７との間の部分にフィールド絶縁膜７１が形成されている。フィールド絶縁膜７１は、たとえば酸化膜である。
【0030】
フィールド絶縁膜７１の一方周縁は、ドレイン領域６８の周縁上に配置され、フィールド絶縁膜７１の他方周縁は、ウェル領域６６の外周縁から内側に一定の間隔を空けたウェル領域６６上に配置されている。ドレイン領域６８は、フィールド絶縁膜７１の周縁とフィールド絶縁膜６４とによって挟まれた領域に形成されている。
また、エピタキシャル層５７の表層部には、エピタキシャル層５７とボディ領域６７との間に跨るようにゲート絶縁膜７２が形成されている。そして、ゲート絶縁膜７２の上にゲート電極７３が形成されている。ゲート電極７３は、ゲート絶縁膜７２の一部およびフィールド絶縁膜７１の一部を選択的に覆うように形成されている。
また、エピタキシャル層５７の表層部には、エピタキシャル層５７とボディ領域６７との間に跨るようにゲート絶縁膜７２が形成されている。そして、ゲート絶縁膜７２の上にゲート電極７３が形成されている。ゲート電極７３は、ゲート絶縁膜７２の一部およびフィールド絶縁膜７１の一部を選択的に覆うように形成されている。
【0031】
ゲート電極７３は、平面視で四角環状である。ゲート電極７３は、図３に示すように、平面視で第１方向Ｘに延びている。ゲート電極７３は、一端部７３ａおよび他端部７３ｂを有している。また、ゲート電極７３は、外周壁７３ｃおよび内周壁７３ｄを有する。外周壁７３ｃは、平面視で四角形状である。内周壁７３ｄは、平面視で長円形状である。内周壁７３ｄによって区画される開口から、ソース領域６９Ａおよびコンタクト領域６９Ｂが露出している。
【0032】
ゲート電極７３は、図４～図６Ｂに示すように、たとえば、Ｐｏｌｙ－Ｓｉ（ポリシリコン）を含む下層膜７４と、ＷＳｉ／Ｓｉ（タングステンシリサイド／シリコン）を含む上層膜７５とからなっていてもよい。ゲート絶縁膜７２は、酸化膜であってもよい。
ゲート電極７３がゲート絶縁膜７２を介してボディ領域６７と対向する領域が、チャネル領域７６である。チャネル領域７６のチャネルの形成は、ゲート電極７３によって制御されている。
ゲート電極７３がゲート絶縁膜７２を介してボディ領域６７と対向する領域が、チャネル領域７６である。チャネル領域７６のチャネルの形成は、ゲート電極７３によって制御されている。
【0033】
また、半導体装置１は、図４～図６Ｂに示すように、層間絶縁層１８をさらに含む。層間絶縁層１８は、第１層間絶縁層１６および第２層間絶縁層１７を含む。第１層間絶縁層１６および第２層間絶縁層１７は、半導体チップ１０の第１主面１１を覆うように形成されている。第１層間絶縁層１６および第２層間絶縁層１７は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料によって形成されている。第１層間絶縁層１６は、複数の単位セル６０を被覆している。
【0034】
図７は、半導体装置１の内部構造を示す図であって、主に、第１配線層８４のレイアウトを説明するための図である。図８は、図３に対応する図であって、主に、第１配線層８４のレイアウトを説明するための図である。
第１層間絶縁層１６上には、図４～図８に示すように、第１配線層８４が形成されている。第１配線層８４は、ストライプ配線１００を含む。ストライプ配線１００は、複数対のソース配線（第１配線）８５およびドレイン配線（第２配線）８６を含む。複数のソース配線８５および複数のドレイン配線８６は、第２方向Ｙに間隔を空けて配列されている。複数のソース配線８５および複数のドレイン配線８６は、第１方向Ｘに延びるストライプ状に形成され、交互に配列されている。ストライプ配線１００は、第３チップ側面５Ｃ側の第１端部１００ａ（図７参照）および第４チップ側面５Ｄ側の第２端部１００ｂ（図７参照）を有している。ストライプ配線１００は、平面視において、外側領域５４を除いた略全ての領域に形成されている。
第１層間絶縁層１６上には、図４～図８に示すように、第１配線層８４が形成されている。第１配線層８４は、ストライプ配線１００を含む。ストライプ配線１００は、複数対のソース配線（第１配線）８５およびドレイン配線（第２配線）８６を含む。複数のソース配線８５および複数のドレイン配線８６は、第２方向Ｙに間隔を空けて配列されている。複数のソース配線８５および複数のドレイン配線８６は、第１方向Ｘに延びるストライプ状に形成され、交互に配列されている。ストライプ配線１００は、第３チップ側面５Ｃ側の第１端部１００ａ（図７参照）および第４チップ側面５Ｄ側の第２端部１００ｂ（図７参照）を有している。ストライプ配線１００は、平面視において、外側領域５４を除いた略全ての領域に形成されている。
【0035】
ソース配線８５は、金属層からなる主電極を含む。金属層は、純Ｃｕ、純Ａｌ（純度が９９％以上）、ＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ等を含む。主電極の表面および裏面には、それぞれ第１バリア層および第２バリア層が形成されていてもよい。第１バリア層および第２バリア層は、ＴｉおよびＴｉＮの少なくとも一方を含む。主電極の厚みは、第１バリア層および第２バリア層の厚みよりも大きくてもよい。
【0036】
ソース配線８５は、複数のソース下コンタクト８９Ａおよび複数のソース下コンタクト８９Ｂを介して、ボディ領域６７に形成されたソース領域６９Ａおよびコンタクト領域６９Ｂに接続されている。ソース領域６９Ａは、対応するソース下コンタクト８９Ａを介してソース配線８５に接続されている。コンタクト領域６９Ｂには、対応するソース下コンタクト８９Ｂを介してソース配線８５に接続されている。ソース下コンタクト８９Ａおよびソース下コンタクト８９Ｂは、図３に示すように、第１方向Ｘに交互に配置されている。複数のソース下コンタクト８９Ａおよび複数のソース下コンタクト８９Ｂは、全体として、第１方向Ｘに配列されている。ソース下コンタクト８９Ａおよびソース下コンタクト８９Ｂは、タングステン等の金属層を含む。金属層の表面、裏面および側面の少なくとも一つに、必要に応じてバリア層（たとえば、ＴｉおよびＴｉＮの少なくとも一方を含む）が形成されていてもよい。
【0037】
ドレイン配線８６は、金属層からなる主電極を含む。金属層は、純Ｃｕ、純Ａｌ（純度が９９％以上）、ＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ等を含む。主電極の表面および裏面には、それぞれ第１バリア層および第２バリア層が形成されていてもよい。第１バリア層および第２バリア層は、ＴｉおよびＴｉＮの少なくとも一方を含む。主電極の厚みは、第１バリア層および第２バリア層の厚みよりも大きくてもよい。
【0038】
ドレイン配線８６は、複数のドレイン下コンタクト９２を介して、ウェル領域６６に形成されたドレイン領域６８に接続されている。複数のドレイン下コンタクト９２は、第１方向Ｘに配列されている。ドレイン下コンタクト９２は、ソース下コンタクト８９Ａ，８９Ｂに、第２方向Ｙに対向している。ドレイン下コンタクト９２は、タングステン等の金属層を含む。金属層の表面、裏面および側面の少なくとも一つに、必要に応じてバリア層（たとえば、ＴｉおよびＴｉＮの少なくとも一方を含む）が形成されていてもよい。
【0039】
ドレイン配線８６は、図８に示すように単位セル６０のＹ方向の一方側のウェル領域６６のドレイン領域６８と、当該単位セル６０に対しＹ方向の一方側に隣り合う単位セル６０のＹ方向の他方側のウェル領域６６のドレイン領域６８との双方に接続されている。すなわち、ドレイン配線８６は、隣り合う単位セル６０に含まれる２つのウェル領域６６のドレイン領域６８に共通接続されている。ドレイン配線８６の第２方向Ｙの幅Ｗ８６は、ソース配線８５の第２方向Ｙの幅Ｗ８５に等しい。ドレイン配線８６の第２方向Ｙの幅Ｗ８６は、ソース配線８５の第２方向Ｙの幅Ｗ８５より大きくてもよい。ドレイン配線８６の第２方向Ｙの幅Ｗ８６は、ソース配線８５の第２方向Ｙの幅Ｗ８５よりも小さくてもよい。
【0040】
第１配線層８４は、ゲート配線８７をさらに含む。ゲート配線８７は、図７に示すように、アクティブ部５３の周囲に沿って帯状に延びている。ゲート配線８７は、アクティブ部５３の第１側面１３Ａ側（すなわち、第１チップ側面５Ａ側）には形成されていない。ゲート配線８７は、図８に示すように、ゲート下コンタクト１０５を介してゲート電極７３に接続されている。ゲート下コンタクト１０５は、第１方向Ｘに延びるゲート電極７３の一端部７３ａ（図３参照）および他端部７３ｂ（図３参照）に形成されている。ゲート下コンタクト１０５は、ゲート電極７３の中央部（一端部７３ａおよび他端部７３ｂを除く領域）には形成されない。ゲート下コンタクト１０５は、タングステン等の金属層を含む。金属層の表面、裏面および側面の少なくとも一つに、必要に応じてバリア層（たとえば、ＴｉおよびＴｉＮの少なくとも一方を含む）が形成されていてもよい。
【0041】
第２層間絶縁層１７上には、図４～図６Ｂに示すように、トップ配線層９４が形成されている。この形態では、トップ配線層９４が、図１に示すように、半導体装置１の第１チップ主面３に形成されている。すなわち、第２層間絶縁層１７が最上層層間膜である。そのため、トップ配線層９４と称しているが、第２層間絶縁層１７上にさらに第３層間絶縁層等が形成される場合は、当該第２層間絶縁層１７の配線層は、第２配線層と称してもよい。
【0042】
図９は、半導体装置１の内部構造を示す図であって、主に、トップ配線層９４のレイアウトを示している。図１０は、図９に示す領域Xの拡大図である。図１１Ａは、図１０に示す領域XIAの拡大斜視図であって、第１配線層８４とトップ配線層９４との関係を説明するための図である。図１１Ｂは、図１０に示す領域XIBの拡大斜視図であって、第１配線層８４とトップ配線層９４との関係を説明するための図である。
図１１は、図１０に示す領域XIの拡大斜視図である。
図１１は、図１０に示す領域XIの拡大斜視図である。
【0043】
トップ配線層９４は、前述のように、ソース端子電極２０、ドレイン端子電極３０およびゲート端子電極４０を含む。
前述のように、ソース端子電極２０は、ソースパッド電極２１と複数のソース引き出し電極２２とを含む。ソース端子電極２０は、平面視において、アクティブ領域５３（図２参照）およびストライプ配線１００にオーバーラップするように形成されている。複数のソース引き出し電極２２は、第４チップ側面５Ｄ側に向けて、第１方向Ｘに延びる櫛歯状に引き出されている。複数のソース引き出し電極２２は、図９に示すように、ソースパッド電極２１の第２方向Ｙの全域から引き出されていてもよい。
前述のように、ソース端子電極２０は、ソースパッド電極２１と複数のソース引き出し電極２２とを含む。ソース端子電極２０は、平面視において、アクティブ領域５３（図２参照）およびストライプ配線１００にオーバーラップするように形成されている。複数のソース引き出し電極２２は、第４チップ側面５Ｄ側に向けて、第１方向Ｘに延びる櫛歯状に引き出されている。複数のソース引き出し電極２２は、図９に示すように、ソースパッド電極２１の第２方向Ｙの全域から引き出されていてもよい。
【0044】
ドレイン端子電極３０は、ドレインパッド電極３１と、複数のドレイン引き出し電極３２と、を含む。ドレイン端子電極３０は、平面視において、アクティブ領域５３（図２参照）およびストライプ配線１００（図７参照）にオーバーラップするように形成されている。複数のドレイン引き出し電極３２は、第３チップ側面５Ｃ側に向けて、第１方向Ｘに延びる櫛歯状に引き出されている。複数のドレイン引き出し電極３２は、図９に示すように、ドレインパッド電極３１の第２方向Ｙの全域から引き出されてもよい。複数のドレイン引き出し電極３２は、複数のソース引き出し電極２２に間隔を空けて第１方向Ｘに噛み合っている。
【0045】
ゲート端子電極４０は、平面視において、外側領域５４（図２参照）にオーバーラップするように形成されている。ゲート端子電極４０は、平面視において、四角形状である。
これらソース端子電極２０、ドレイン端子電極３０およびゲート端子電極４０は、金属層からなる主電極を含む。金属層は、純Ｃｕ、純Ａｌ（純度が９９％以上）、ＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ等を含む。主電極の表面および裏面には、それぞれ第１バリア層および第２バリア層が形成されていてもよい。第１バリア層および第２バリア層は、ＴｉおよびＴｉＮの少なくとも一方を含む。主電極の厚みは、第１バリア層および第２バリア層の厚みよりも大きくてもよい。
これらソース端子電極２０、ドレイン端子電極３０およびゲート端子電極４０は、金属層からなる主電極を含む。金属層は、純Ｃｕ、純Ａｌ（純度が９９％以上）、ＡｌＳｉ、ＡｌＣｕ、ＡｌＳｉＣｕ等を含む。主電極の表面および裏面には、それぞれ第１バリア層および第２バリア層が形成されていてもよい。第１バリア層および第２バリア層は、ＴｉおよびＴｉＮの少なくとも一方を含む。主電極の厚みは、第１バリア層および第２バリア層の厚みよりも大きくてもよい。
【0046】
ソースパッド電極２１は、第１チップ主面３における、第１方向Ｘの中央よりも第３チップ側面５Ｃ側の領域に、ゲート端子電極４０の形成領域を避けて形成されている。具体的には、ソースパッド電極２１は、第１チップ主面３において第３チップ側面５Ｃ側の略１／３の領域に形成されている。ソースパッド電極２１は、平面視略四角形状である。具体的には、図９に示すように、ソース端子電極２０は、ゲート端子電極４０に対して第２方向Ｙにおける第１チップ側面５Ａ側に形成され、かつ第１方向Ｘにおける第４チップ側面５Ｄ側に形成される。
【0047】
ソースパッド電極２１は、平面視四角形状である第１ソースパッド領域４６と、ゲート端子電極４０の第１チップ側面５Ａ（第２方向Ｙの一方）側の端縁４０ａに対し第２チップ側面５Ｂ側に形成された第２ソースパッド領域４７と、を含む。第２ソースパッド領域４７は平面視略台形状である。第１ソースパッド領域４６と、第２ソースパッド領域４７とは、ソースパッド接続部４８によって接続されている。
【0048】
ソースパッド電極２１は、図４および図５に示すように、ストライプ配線１００の複数のソース配線８５に、複数のソース上コンタクト（第１コンタクト）９８を介して電気的に接続されている。ソースパッド電極２１は、第２層間絶縁層１７を挟んでドレイン配線８６から電気的に絶縁されている。
複数のソース上コンタクト９８は、第２層間絶縁層１７内に形成されている。複数のソース上コンタクト９８は、ソースパッド電極２１とソース配線８５との間に配置されている。複数のソース上コンタクト９８は、ソースパッド電極２１と個々のソース配線８５とを接続する。複数のソース上コンタクト９８は、ソース配線８５に沿って配列されている。ソース上コンタクト９８は、タングステン等の金属層を含む。金属層の表面、裏面および側面の少なくとも一つに、必要に応じてバリア層（たとえば、ＴｉおよびＴｉＮの少なくとも一方を含む）が形成されていてもよい。
複数のソース上コンタクト９８は、第２層間絶縁層１７内に形成されている。複数のソース上コンタクト９８は、ソースパッド電極２１とソース配線８５との間に配置されている。複数のソース上コンタクト９８は、ソースパッド電極２１と個々のソース配線８５とを接続する。複数のソース上コンタクト９８は、ソース配線８５に沿って配列されている。ソース上コンタクト９８は、タングステン等の金属層を含む。金属層の表面、裏面および側面の少なくとも一つに、必要に応じてバリア層（たとえば、ＴｉおよびＴｉＮの少なくとも一方を含む）が形成されていてもよい。
【0049】
ソースパッド電極２１の第４チップ側面５Ｄ側の端縁２１ａは、第２方向Ｙに直線状に延びる直線状部４９と、傾斜部５０と、によって構成されている。傾斜部５０は、第２方向Ｙに対し、第２チップ側面５Ｂ側に向かうに従ってドレインパッド電極３１側に近づくように傾斜している。端縁２１ａが傾斜部５０を備えているので、ソースパッド接続部４８の幅Ｗ４８を広く確保できる。
【0050】
櫛歯状の複数のソース引き出し電極２２の第２方向Ｙの幅Ｗ２２は、互いに等しい。ソース引き出し電極２２の幅Ｗ２２は、ソース配線８５の幅Ｗ８５（図８参照）よりも大きい。ソース引き出し電極２２の幅Ｗ２２は、ソース配線８５の幅Ｗ８５およびドレイン配線８６の幅Ｗ８６（図８参照）の合計よりも大きい。複数のソース引き出し電極２２は、図１０に示すように、平面視において、ソース配線８５およびドレイン配線８６の少なくとも一対（図１０の例では６対）に対しオーバーラップしている。ソース引き出し電極２２の第４チップ側面５Ｄ側の端縁２２ａは、ドレインパッド電極３１の第３チップ側面５Ｃ側の端縁３１ａに狭幅で対向している。
【0051】
複数のソース引き出し電極２２は、図１０～図１１Ｂに示すように、ストライプ配線１００の複数のソース配線８５に、ソース上コンタクト９８を介して電気的に接続されている。複数のソース引き出し電極２２は、第２層間絶縁層１７を挟んでドレイン配線８６から電気的に絶縁されている。
個々のソース引き出し電極２２と個々のソース配線８５との間に、複数のソース上コンタクト９８が配置されている。複数のソース上コンタクト９８は、ソースパッド電極２１と個々のソース配線８５とを接続する。複数のソース上コンタクト９８は、ソース配線８５に沿って配列されている。ソース上コンタクト９８は、図１０～図１１Ｂに示すように、ソース引き出し電極２２においてソース配線８５に平面視でオーバーラップする領域に形成される。ソース上コンタクト９８は、図１０～図１１Ｂに示すように、ソース引き出し電極２２においてドレイン配線８６に平面視でオーバーラップする領域には形成されない。
個々のソース引き出し電極２２と個々のソース配線８５との間に、複数のソース上コンタクト９８が配置されている。複数のソース上コンタクト９８は、ソースパッド電極２１と個々のソース配線８５とを接続する。複数のソース上コンタクト９８は、ソース配線８５に沿って配列されている。ソース上コンタクト９８は、図１０～図１１Ｂに示すように、ソース引き出し電極２２においてソース配線８５に平面視でオーバーラップする領域に形成される。ソース上コンタクト９８は、図１０～図１１Ｂに示すように、ソース引き出し電極２２においてドレイン配線８６に平面視でオーバーラップする領域には形成されない。
【0052】
ソース引き出し電極２２は、第１方向Ｘにジグザグ状に延びている。ソース引き出し電極２２は、隣り合うドレイン引き出し電極３２に整合している（沿っている）。ソース引き出し電極２２は、第１ソース延部（第１延部）２３と第１ソース屈曲部（第１屈曲部、第３屈曲部）２４と第２ソース屈曲部（第１屈曲部、第４屈曲部）２５とを含む。第１ソース延部２３は、ソースパッド電極２１から第４チップ側面５Ｄ側に引き出され、第１方向Ｘに延びている。第１ソース屈曲部２４は、第１ソース延部２３において第１チップ側面５Ａ（第２方向Ｙの一方）側に向けて屈曲し、屈曲後に第４チップ側面５Ｄ側に引き出され、第１方向Ｘに延びている。第２ソース屈曲部２５は、第１ソース屈曲部２４において、第２チップ側面５Ｂ側に向けて屈曲し、屈曲後に第４チップ側面５Ｄ側に引き出され、第１方向Ｘに延びている。
【0053】
第１ソース屈曲部２４は、隣り合うドレイン引き出し電極３２の第２ドレイン屈曲部３５（後述する）の屈曲方向に沿って延びている。第１ソース屈曲部２４は、ソース上コンタクト９８に電気的に接続されている。第１ソース屈曲部２４は、第２層間絶縁層１７を挟んでドレイン配線８６から電気的に絶縁されている。
第１ソース屈曲部２４は、第２ソース延部（第２延部）２６と第１ソース接続部２７とを含む。第２ソース延部２６は、第１ソース延部２３よりも第４チップ側面５Ｄ側の領域において、第１ソース延部２３に対し第１チップ側面５Ａ側にずれた位置を第１方向Ｘに延びている。第２ソース延部２６は、第１ソース延部２３に対し、第１ソース延部２３の１個分だけ第１チップ側面５Ａ側にずれている。具体的には、第２ソース延部２６の第２チップ側面５Ｂ側の側縁２６ｂが、第１ソース延部２３の第１チップ側面５Ａ側の側縁２３ａに、第２方向Ｙに関して揃っている。
第１ソース屈曲部２４は、第２ソース延部（第２延部）２６と第１ソース接続部２７とを含む。第２ソース延部２６は、第１ソース延部２３よりも第４チップ側面５Ｄ側の領域において、第１ソース延部２３に対し第１チップ側面５Ａ側にずれた位置を第１方向Ｘに延びている。第２ソース延部２６は、第１ソース延部２３に対し、第１ソース延部２３の１個分だけ第１チップ側面５Ａ側にずれている。具体的には、第２ソース延部２６の第２チップ側面５Ｂ側の側縁２６ｂが、第１ソース延部２３の第１チップ側面５Ａ側の側縁２３ａに、第２方向Ｙに関して揃っている。
【0054】
第２ソース延部２６は、第１チップ側面５Ａ側に隣り合うドレイン引き出し電極３２の第１ドレイン延部３３に、第１方向Ｘに対向している。第２ソース延部２６は、第１チップ側面５Ａ側に隣り合うソース引き出し電極２２の第１ソース延部２３には、第１方向Ｘに対向していない。第２ソース延部２６の両側縁（側縁２６ａおよび側縁２６ｂ）が、それぞれ、第１チップ側面５Ａ側に隣り合うドレイン引き出し電極３２の第１ドレイン延部３３の両側縁（側縁３３ａおよび側縁３３ｂ）に、第２方向Ｙに関して揃っている。
【0055】
第１ソース接続部２７は、第１ソース延部２３と第２ソース延部２６とを接続する。第１ソース接続部２７は、第２方向Ｙに対し、第１チップ側面５Ａ側に向かうに従って第４チップ側面５Ｄ側に近づくように傾斜している。第１ソース接続部２７は、平面視において複数のソース配線８５および複数のドレイン配線８６を横切っている。
第２ソース屈曲部２５は、隣り合うドレイン引き出し電極３２の第１ドレイン屈曲部３４（後述する）の屈曲方向に沿って延びている。第２ソース屈曲部２５は、ソース上コンタクト９８に電気的に接続されている。第２ソース屈曲部２５は、第２層間絶縁層１７を挟んでドレイン配線８６から電気的に絶縁されている。
第２ソース屈曲部２５は、隣り合うドレイン引き出し電極３２の第１ドレイン屈曲部３４（後述する）の屈曲方向に沿って延びている。第２ソース屈曲部２５は、ソース上コンタクト９８に電気的に接続されている。第２ソース屈曲部２５は、第２層間絶縁層１７を挟んでドレイン配線８６から電気的に絶縁されている。
【0056】
第２ソース屈曲部２５は、第３ソース延部（第３延部）２８と第２ソース接続部２９とを含む。第３ソース延部２８は、第１ソース屈曲部２４よりも第４チップ側面５Ｄ側の領域において、第１ソース延部２３から第４チップ側面５Ｄ側に離間して第１方向Ｘに延びている。第３ソース延部２８は、第１ソース延部２３に第１方向Ｘに対向している。第２ソース接続部２９は、第２ソース延部２６と第３ソース延部２８とを接続する。第２ソース接続部２９は、第２方向Ｙに対し、第２チップ側面５Ｂ側に向かうに従って第４チップ側面５Ｄ側に近づくように傾斜している。第２ソース接続部２９は、平面視において複数のソース配線８５および複数のドレイン配線８６を横切っている。第１ソース屈曲部２４と第２ソース接続部２９とによって、第１ソース延部２３と第３ソース延部２８とを接続する接続部が形成されている。
【0057】
第１ソース屈曲部２４（第２ソース延部２６および第１ソース接続部２７）と第２ソース接続部２９とによって、第２チップ側面５Ｂ（第２方向Ｙの他方）側に突出するソース突出部（突出部）４１が形成されている。
ソース引き出し電極２２は、第１チップ側面５Ａ側に窪むソース窪み部（窪み部）４２を含む。ソース窪み部４２は、ソース突出部４１の第２チップ側面５Ｂ側の側縁によって区画されている。ソース窪み部４２は、そのソース窪み部４２に第２チップ側面５Ｂ側に隣り合うドレイン突出部（突出部）４３に整合しており、そのドレイン突出部４３を収容する。換言すると、ソース窪み部４２は、第２チップ側面５Ｂ側に隣り合うドレイン突出部４３に間隔を空けて第２方向Ｙに噛み合っている。
ソース引き出し電極２２は、第１チップ側面５Ａ側に窪むソース窪み部（窪み部）４２を含む。ソース窪み部４２は、ソース突出部４１の第２チップ側面５Ｂ側の側縁によって区画されている。ソース窪み部４２は、そのソース窪み部４２に第２チップ側面５Ｂ側に隣り合うドレイン突出部（突出部）４３に整合しており、そのドレイン突出部４３を収容する。換言すると、ソース窪み部４２は、第２チップ側面５Ｂ側に隣り合うドレイン突出部４３に間隔を空けて第２方向Ｙに噛み合っている。
【0058】
ソース窪み部４２が、第２チップ側面５Ｂ側に隣り合うドレイン突出部４３に整合するため、ソース突出部４１の第１方向Ｘの長さは、第２チップ側面５Ｂ側に隣り合うドレイン突出部４３の第１方向Ｘの長さに比べて、ソース引き出し電極２２の配線幅分だけ長い。したがって、ソース突出部４１の第１方向Ｘの長さは、第２チップ側面５Ｂ側に隣り合うドレイン突出部４３の第１方向Ｘの長さに比べて長い。
【0059】
ドレインパッド電極３１は、第１チップ主面３における、第２方向Ｙの中央よりも第４チップ側面５Ｄ側の領域に形成されている。具体的には、ドレインパッド電極３１は、第１チップ主面３において第４チップ側面５Ｄ側の略１／３の領域に形成されている。ドレインパッド電極３１は、平面視四角形状である。ドレインパッド電極３１の端縁３１ａは、第２方向Ｙに直線状に延びている。
【0060】
ドレインパッド電極３１は、図６Ａおよび図６Ｂに示すように、ストライプ配線１００の複数のドレイン配線８６に、複数のドレイン上コンタクト（第２コンタクト）９９を介して電気的に接続されている。ドレインパッド電極３１は、第２層間絶縁層１７を挟んでドレイン配線８６から電気的に絶縁されている。
複数のドレイン上コンタクト９９は、第２層間絶縁層１７内に形成されている。複数のドレイン上コンタクト９９は、ドレインパッド電極３１とドレイン配線８８との間に配置されている。複数のドレイン上コンタクト９９は、ドレインパッド電極３１と個々のドレイン配線８６とを接続する。複数のドレイン上コンタクト９９は、ドレイン配線８６に沿って配列されている。ドレイン上コンタクト９９は、タングステン等の金属層を含む。金属層の表面、裏面および側面の少なくとも一つに、必要に応じてバリア層（たとえば、ＴｉおよびＴｉＮの少なくとも一方を含む）が形成されていてもよい。
複数のドレイン上コンタクト９９は、第２層間絶縁層１７内に形成されている。複数のドレイン上コンタクト９９は、ドレインパッド電極３１とドレイン配線８８との間に配置されている。複数のドレイン上コンタクト９９は、ドレインパッド電極３１と個々のドレイン配線８６とを接続する。複数のドレイン上コンタクト９９は、ドレイン配線８６に沿って配列されている。ドレイン上コンタクト９９は、タングステン等の金属層を含む。金属層の表面、裏面および側面の少なくとも一つに、必要に応じてバリア層（たとえば、ＴｉおよびＴｉＮの少なくとも一方を含む）が形成されていてもよい。
【0061】
櫛歯状の複数のドレイン引き出し電極３２の第２方向Ｙの幅Ｗ３２は、互いに等しい。ドレイン引き出し電極３２の幅Ｗ３２は、ドレイン配線８６の幅Ｗ８６（図８参照）よりも大きい。ドレイン引き出し電極３２の幅Ｗ３２は、ソース配線８５の幅Ｗ８５（図８参照）およびドレイン配線８６の幅Ｗ８６の合計よりも大きい。ドレイン引き出し電極３２の幅Ｗ３２は、ソース引き出し電極２２の幅Ｗ２２に等しい。ドレイン引き出し電極３２の幅Ｗ３２は、ソース引き出し電極２２の幅Ｗ２２より大きくてもよい。ドレイン引き出し電極３２の幅Ｗ３２は、ソース引き出し電極２２の幅Ｗ２２よりも小さくてもよい。
【0062】
複数のドレイン引き出し電極３２は、図１０に示すように、平面視において、ソース配線８５およびドレイン配線８６の少なくとも一対（図１０の例では６対）に対しオーバーラップしている。ドレイン引き出し電極３２の第３チップ側面５Ｃ側の端縁３２ａは、ソースパッド電極２１の端縁２１ａに狭幅で対向している。複数のドレイン引き出し電極３２は、第１チップ主面３における、第１方向Ｘの少なくとも中央において、複数のソース引き出し電極２２に噛み合う。
【0063】
複数のドレイン引き出し電極３２は、図１０～図１１Ｂに示すように、ストライプ配線１００の複数のドレイン配線８６に、ドレイン上コンタクト９９を介して電気的に接続されている。複数のドレイン引き出し電極３２は、第２層間絶縁層１７を挟んでソース配線８５から電気的に絶縁されている。
個々のドレイン引き出し電極３２と個々のドレイン配線８６との間に、複数のドレイン上コンタクト９９が配置されている。複数のドレイン上コンタクト９９は、ドレインパッド電極３１と個々のドレイン配線８６とを接続する。複数のドレイン上コンタクト９９は、ドレイン配線８６に沿って配列されている。ドレイン上コンタクト９９は、図１０～図１１Ｂに示すように、ドレイン引き出し電極３２においてドレイン配線８６に平面視でオーバーラップする領域に形成される。ドレイン上コンタクト９９は、図１０～図１１Ｂに示すように、ドレイン引き出し電極３２においてソース配線８５に平面視でオーバーラップする領域には形成されない。
個々のドレイン引き出し電極３２と個々のドレイン配線８６との間に、複数のドレイン上コンタクト９９が配置されている。複数のドレイン上コンタクト９９は、ドレインパッド電極３１と個々のドレイン配線８６とを接続する。複数のドレイン上コンタクト９９は、ドレイン配線８６に沿って配列されている。ドレイン上コンタクト９９は、図１０～図１１Ｂに示すように、ドレイン引き出し電極３２においてドレイン配線８６に平面視でオーバーラップする領域に形成される。ドレイン上コンタクト９９は、図１０～図１１Ｂに示すように、ドレイン引き出し電極３２においてソース配線８５に平面視でオーバーラップする領域には形成されない。
【0064】
ドレイン引き出し電極３２は、第１方向Ｘにジグザグ状に延びている。ドレイン引き出し電極３２は、隣り合うソース引き出し電極２２に整合している（沿っている）。ドレイン引き出し電極３２は、第１ドレイン延部３３と第１ドレイン屈曲部（第２屈曲部、第３屈曲部）３４と第２ドレイン屈曲部３５とを含む。第１ドレイン延部３３は、ドレインパッド電極３１から第３チップ側面５Ｃ側に引き出され、第１方向Ｘに延びている。
【0065】
第１ドレイン屈曲部３４は、第１ドレイン延部３３において第１チップ側面５Ａ側に向けて屈曲し、屈曲後に第３チップ側面５Ｃ側に引き出され、第１方向Ｘに延びている。第２ドレイン屈曲部３５は、第１ドレイン屈曲部３４において、第２チップ側面５Ｂ側に向けて屈曲し、屈曲後に第３チップ側面５Ｃ側に引き出され、第１方向Ｘに延びている。
第１ドレイン屈曲部３４は、隣り合うソース引き出し電極２２の第２ソース屈曲部２５の屈曲方向に沿って延びている。第１ドレイン屈曲部３４は、ドレイン上コンタクト９９に電気的に接続されている。第１ドレイン屈曲部３４は、第２層間絶縁層１７を挟んでソース配線８５から電気的に絶縁されている。
第１ドレイン屈曲部３４は、隣り合うソース引き出し電極２２の第２ソース屈曲部２５の屈曲方向に沿って延びている。第１ドレイン屈曲部３４は、ドレイン上コンタクト９９に電気的に接続されている。第１ドレイン屈曲部３４は、第２層間絶縁層１７を挟んでソース配線８５から電気的に絶縁されている。
【0066】
第１ドレイン屈曲部３４は、第２ドレイン延部３６と第１ドレイン接続部３７とを含む。第２ドレイン延部３６は、第１ドレイン延部３３よりも第３チップ側面５Ｃ側の領域において、第１ドレイン延部３３に対し第１チップ側面５Ａ側にずれた位置を第１方向Ｘに延びている。第２ドレイン延部３６は、第１ドレイン延部３３に対し、第１ドレイン延部３３の１個分だけ第１チップ側面５Ａ側にずれている。具体的には、第２ドレイン延部３６の第２チップ側面５Ｂ側の側縁３６ｂが、第１ドレイン延部３３の第１チップ側面５Ａ側の側縁３３ａに、第２方向Ｙに関して揃っている。
【0067】
第２ドレイン延部３６は、第１チップ側面５Ａ側に隣り合うソース引き出し電極２２の第１ソース延部２３に、第１方向Ｘに対向している。第２ドレイン延部３６は、第１チップ側面５Ａ側に隣り合うドレイン引き出し電極３２の第１ドレイン延部３３には、第１方向Ｘに対向していない。第２ドレイン延部３６の両側縁（側縁３６ａおよび側縁３６ｂ）が、それぞれ、第１チップ側面５Ａ側に隣り合うソース引き出し電極２２の第１ソース延部２３の両側縁（側縁２３ａおよび側縁２３ｂ）に、第２方向Ｙに関して揃っている。
【0068】
第１ドレイン接続部３７は、第１ドレイン延部３３と第２ドレイン延部３６とを接続する。第１ドレイン接続部３７は、第２方向Ｙに対し、第１チップ側面５Ａ側に向かうに従って第３チップ側面５Ｃ側に近づくように傾斜している。第１ドレイン接続部３７は、平面視において複数のソース配線８５および複数のドレイン配線８６を横切っている。
第２ドレイン屈曲部３５は、隣り合うソース引き出し電極２２の第１ソース屈曲部２４の屈曲方向に沿って延びている。第２ドレイン屈曲部３５は、ドレイン上コンタクト９９に電気的に接続されている。第２ドレイン屈曲部３５は、第２層間絶縁層１７を挟んでソース配線８５から電気的に絶縁されている。
第２ドレイン屈曲部３５は、隣り合うソース引き出し電極２２の第１ソース屈曲部２４の屈曲方向に沿って延びている。第２ドレイン屈曲部３５は、ドレイン上コンタクト９９に電気的に接続されている。第２ドレイン屈曲部３５は、第２層間絶縁層１７を挟んでソース配線８５から電気的に絶縁されている。
【0069】
第２ドレイン屈曲部３５は、第３ドレイン延部３８と第２ドレイン接続部３９とを含む。第３ドレイン延部３８は、第１ドレイン屈曲部３４よりも第３チップ側面５Ｃ側の領域において、第１ドレイン延部３３から第３チップ側面５Ｃ側に離間して第１方向Ｘに延びている。第３ドレイン延部３８は、第１ドレイン延部３３に第１方向Ｘに対向している。第２ドレイン接続部３９は、第２ドレイン延部３６と第３ドレイン延部３８とを接続する。第２ドレイン接続部３９は、第２方向Ｙに対し、第２チップ側面５Ｂ側に向かうに従って第３チップ側面５Ｃ側に近づくように傾斜している。第２ドレイン接続部３９は、平面視において複数のソース配線８５および複数のドレイン配線８６を横切っている。第１ドレイン屈曲部３４と、第２ドレイン接続部３９とによって、第１ドレイン延部３３と第３ドレイン延部３８とを接続する接続部が形成されている。
【0070】
第１ドレイン屈曲部３４（第２ドレイン延部３６および第１ドレイン接続部３７）と第２ドレイン接続部３９とによって、第１チップ側面５Ａ側に突出するドレイン突出部４３が形成されている。
ドレイン引き出し電極３２は、第１チップ側面５Ａ側に窪むドレイン窪み部（窪み部）４４を含む。ドレイン窪み部４４は、ドレイン突出部４３の第２チップ側面５Ｂ側の側縁によって区画されている。ドレイン窪み部４４は、そのドレイン窪み部４４に第２チップ側面５Ｂ側に隣り合うソース突出部４１に整合しており、そのソース突出部４１を収容する。換言すると、ドレイン窪み部４４は、第２チップ側面５Ｂ側に隣り合うソース突出部４１に間隔を空けて第２方向Ｙに噛み合っている。
ドレイン引き出し電極３２は、第１チップ側面５Ａ側に窪むドレイン窪み部（窪み部）４４を含む。ドレイン窪み部４４は、ドレイン突出部４３の第２チップ側面５Ｂ側の側縁によって区画されている。ドレイン窪み部４４は、そのドレイン窪み部４４に第２チップ側面５Ｂ側に隣り合うソース突出部４１に整合しており、そのソース突出部４１を収容する。換言すると、ドレイン窪み部４４は、第２チップ側面５Ｂ側に隣り合うソース突出部４１に間隔を空けて第２方向Ｙに噛み合っている。
【0071】
ドレイン窪み部４４が、第２チップ側面５Ｂ側に隣り合うソース突出部４１に整合するため、ドレイン突出部４３の第１方向Ｘの距離は、第２チップ側面５Ｂ側に隣り合うソース突出部４１の第１方向Ｘの距離に比べて、ドレイン引き出し電極３２の配線分だけ長い。したがって、ドレイン突出部４３の第１方向Ｘの距離は、第２チップ側面５Ｂ側に隣り合うソース突出部４１の第１方向Ｘの距離に比べて長い。
【0072】
前述のように、ソース突出部４１の第１方向Ｘの距離は、第２チップ側面５Ｂ側に隣り合うドレイン突出部４３の第１方向Ｘの距離に比べて長い。また、ドレイン突出部４３の第１方向Ｘの距離は、第２チップ側面５Ｂ側に隣り合うソース突出部４１の第１方向Ｘの距離に比べて長い。そのため、ソース突出部４１およびドレイン突出部４３の第１方向Ｘの距離は、第２チップ側面５Ｂ側に向かうに従って長くなる。
【0073】
以上の通り、半導体装置１によれば、第２層間絶縁層１７の上に形成されたソースパッド電極２１から第４チップ側面５Ｄ側に向けて、複数のソース引き出し電極２２が第１方向Ｘに延びる櫛歯状に引き出されている。複数のソース引き出し電極２２は、第２層間絶縁層１７によって被覆されたストライプ配線１００の複数のソース配線８５に電気的に接続されている。また、第２層間絶縁層１７によって被覆されたドレインパッド電極３１から第３チップ側面５Ｃ側に向けて、複数のドレイン引き出し電極３２が第１方向Ｘに延びる櫛歯状に引き出されている。複数のドレイン引き出し電極３２は、第２層間絶縁層１７によって被覆されたストライプ配線１００の複数のドレイン配線８６に電気的に接続されている。そして、複数のドレイン引き出し電極３２と、複数のソース引き出し電極２２とが間隔を空けて第１方向Ｘに噛み合っている。ソースパッド電極２１からストライプ配線１００に至る電流経路をソース引き出し電極２２によって短縮できる。同様に、ドレインパッド電極３１からストライプ配線１００に至る電流経路をドレイン引き出し電極３２によって短縮できる。よって、配線抵抗を削減できる。
【0074】
また、半導体装置１によれば、第２方向Ｙに屈曲する第１ソース屈曲部２４（第２方向Ｙに突出するソース突出部４１）をソース引き出し電極２２に形成することにより、そのソース引き出し電極２２に電気的に接続されるソース配線８５の数を増大できる。同様に、第２方向Ｙに屈曲する第１ドレイン屈曲部３４（第２方向Ｙに突出するドレイン突出部４３）をドレイン引き出し電極３２に形成することにより、当該ドレイン引き出し電極３２に電気的に接続されるドレイン配線８６の数を増大できる。これにより、配線抵抗をより一層削減できる。
【0075】
また、半導体装置１によれば、ソース引き出し電極２２が、第２チップ側面５Ｂ側に隣り合うドレイン突出部４３に間隔を空けて第２方向Ｙに噛み合っている。同様に、ドレイン引き出し電極３２が、第２チップ側面５Ｂ側に隣り合うソース突出部４１に間隔を空けて第２方向Ｙに噛み合っている。これにより、ソース引き出し電極２２の配線面積の減少、およびドレイン引き出し電極３２の配線面積の減少を招くことなく、ソース突出部４１およびドレイン突出部４３を形成できる。
【0076】
また、半導体装置１によれば、ソース引き出し電極２２に第３ソース延部２８を形成することにより、ソース引き出し電極２２によって短縮できる電流経路を増大できる。これにより、ソースパッド電極２１からストライプ配線１００に至る電流経路をソース引き出し電極２２によって短縮できる。同様に、ドレイン引き出し電極３２に第３ドレイン延部３８を形成することにより、ドレイン引き出し電極３２によって短縮できる電流経路を増大できる。これにより、ドレインパッド電極３１からストライプ配線１００に至る電流経路をドレイン引き出し電極３２によって短縮できる。よって、配線抵抗をより一層削減できる。
【0077】
また、半導体装置１によれば、ソースパッド電極２１の端縁２１ａが、第２チップ側面５Ｂ側に向かうに従ってドレインパッド電極３１側に近づくように傾斜する傾斜部５０を備えているので、ソースパッド接続部４８の幅Ｗ４８を広く確保できる。したがって、ソースパッド電極２１のソースパッド接続部４８における抵抗を低減できる。これにより、配線抵抗をより一層削減できる。
【0078】
図１２は、参考例に係るトップ配線層９４Ａのレイアウトを示す図である。図１３～図１６は、本発明の第１変形例～第４変形例に係るトップ配線層９４Ｂ～９４Ｅのレイアウトを示す図である。図１２～図１６は、図９に対応している。図１２～図１６において、図１～図１１Ｂに示す構成と同等の構成については、図１～図１１Ｂの場合と同一の参照符号を付し、説明を省略する。
【0079】
図１２に示すように、参考例のトップ配線層９４Ａは、ソース端子電極２０Ａおよびドレイン端子電極３０Ａを備えている。ソース端子電極２０Ａは、ソースパッド電極２１ＡＡを含む。ソースパッド電極２１ＡＡは、第１チップ主面３において第３チップ側面５Ｃ側の略２／３の領域に、ゲート端子電極４０の形成領域を避けて形成されている。ソース端子電極２０Ａは、ソース引き出し電極（図９のソース引き出し電極２２に相当）を含まない。ドレイン端子電極３０Ａは、ドレインパッド電極３１を含むが、ドレイン引き出し電極（図９のドレイン引き出し電極３２に相当）を含まない。
【0080】
図１３に示すように、第１変形例のトップ配線層９４Ｂは、ソースパッド電極２１（図９参照）に代えてソースパッド電極２１Ｂを含む。ソースパッド電極２１Ｂの端縁２１Ｂａが、第２方向Ｙに直線状に延びる直線状部４９のみで構成されている。そのため、第２ソースパッド領域４７に代えて、平面視帯状の第２ソースパッド領域４７Ｂが形成される。第１ソースパッド領域４６と、第２ソースパッド領域４７Ｂとは、ソースパッド接続部４８Ｂによって電気的に接続されている。
【0081】
ソースパッド電極２１Ｂにおいて、端縁２１Ｂａが傾斜部（図９の傾斜部５０に相当）を備えていない。そのため、ソースパッド電極２１Ｂにおけるソースパッド接続部４８Ｂの幅Ｗ４８Ｂが、ソースパッド電極２１（図９参照）におけるソースパッド接続部４８の幅Ｗ４８（図９参照）に比べて狭い。トップ配線層９４Ｂにおけるその他の構成は、トップ配線層９４（図９参照）と同じである。
【0082】
図１４に示すように、第２変形例のトップ配線層９４Ｃでは、トップ配線層９４（図９参照）に比べ、第１ソース屈曲部２４および第１ドレイン屈曲部３４の第１方向Ｘの距離（すなわち、第２ソース延部２６および第２ドレイン延部３６の第１方向Ｘの距離）が短い。また、トップ配線層９４Ｃでは、第１ソース接続部２７および第２ソース接続部２９の幅Ｗ２７Ｃ，Ｗ２９Ｃ（それぞれたとえば約３μｍ）が、トップ配線層９４における第１ソース接続部２７および第２ソース接続部２９の幅Ｗ２７，Ｗ２９（図９参照。それぞれたとえば約９μｍ）に比べて短い。また、トップ配線層９４Ｃでは、第１ドレイン接続部３７および第２ドレイン接続部３９の幅３７Ｃ，Ｗ３９Ｃ（それぞれたとえば約３μｍ）が、トップ配線層９４における第１ドレイン接続部３７および第２ドレイン接続部３９の幅Ｗ３７，Ｗ３９（図９参照。それぞれたとえば約９μｍ）に比べて短い。
【0083】
図１５に示すように、第３変形例のトップ配線層９４Ｄは、複数のソース引き出し電極２２に代えて、複数のソース引き出し電極２２Ｄを含む。同様に、第３変形例のトップ配線層９４Ｄは、複数のドレイン引き出し電極３２に代えて、複数のドレイン引き出し電極３２Ｄを含む。
ソース引き出し電極２２Ｄは、第２ソース屈曲部（図９の第２ソース屈曲部２５に相当）を含まない。また、ドレイン引き出し電極３２Ｄは、第２ドレイン屈曲部（図９の第２ドレイン屈曲部３５に相当）を含まない。
ソース引き出し電極２２Ｄは、第２ソース屈曲部（図９の第２ソース屈曲部２５に相当）を含まない。また、ドレイン引き出し電極３２Ｄは、第２ドレイン屈曲部（図９の第２ドレイン屈曲部３５に相当）を含まない。
【0084】
図１６に示すように、第４変形例のトップ配線層９４Ｅは、複数のソース引き出し電極２２に代えて、複数のソース引き出し電極２２Ｅを含む。同様に、第４変形例のトップ配線層９４Ｅは、複数のドレイン引き出し電極３２に代えて、複数のドレイン引き出し電極３２Ｅを含む。
ソース引き出し電極２２Ｅは、第１方向Ｘに交互に繰り返す多数の第１ソース屈曲部（第１屈曲部、第３屈曲部）２４Ｅおよび第２ソース屈曲部（第１屈曲部、第４屈曲部）２５Ｅを含む。第１ソース屈曲部２４Ｅは、第２方向Ｙに対し、第４チップ側面５Ｄ側に向かうに従って第１チップ側面５Ａ側に近づくように傾斜している。第２ソース屈曲部２５Ｅは、第２方向Ｙに対し、第４チップ側面５Ｄ側に向かうに従って第２チップ側面５Ｂ側に近づくように傾斜している。第１ソース屈曲部２４Ｅおよび第２ソース屈曲部２５Ｅは、ソース配線８５（図１０参照）に電気的に接続されている。
ソース引き出し電極２２Ｅは、第１方向Ｘに交互に繰り返す多数の第１ソース屈曲部（第１屈曲部、第３屈曲部）２４Ｅおよび第２ソース屈曲部（第１屈曲部、第４屈曲部）２５Ｅを含む。第１ソース屈曲部２４Ｅは、第２方向Ｙに対し、第４チップ側面５Ｄ側に向かうに従って第１チップ側面５Ａ側に近づくように傾斜している。第２ソース屈曲部２５Ｅは、第２方向Ｙに対し、第４チップ側面５Ｄ側に向かうに従って第２チップ側面５Ｂ側に近づくように傾斜している。第１ソース屈曲部２４Ｅおよび第２ソース屈曲部２５Ｅは、ソース配線８５（図１０参照）に電気的に接続されている。
【0085】
ドレイン引き出し電極３２Ｅは、第１方向Ｘに交互に繰り返す多数の第１ドレイン屈曲部（第２屈曲部、第３屈曲部）３４Ｅおよび第２ドレイン屈曲部３５Ｅを含む。第１ドレイン屈曲部３４Ｅは、第２方向Ｙに対し、第３チップ側面５Ｃ側に向かうに従って第１チップ側面５Ａ側に近づくように傾斜している。第２ドレイン屈曲部３５Ｅは、第２方向Ｙに対し、第３チップ側面５Ｃ側に向かうに従って第２チップ側面５Ｂ側に近づくように傾斜している。第１ドレイン屈曲部３４Ｅおよび第２ドレイン屈曲部３５Ｅは、ドレイン配線８６（図１０参照）に電気的に接続されている。
【0086】
第２変形例～第４変形例によれば、実施例（図９参照）に関連して説明した作用効果と同等の作用効果を奏する。
なお、第２～第４変形例のトップ配線層９４Ｃ～９４Ｅは、第１変形例のトップ配線層９４Ｂと同様に、ソースパッド電極２１（図９参照）に代えてソースパッド電極２１Ｂを含む。トップ配線層９４Ｃ～９４Ｅが、ソースパッド電極２１Ｂでなく、ソースパッド電極２１を含んでいてもよい。
なお、第２～第４変形例のトップ配線層９４Ｃ～９４Ｅは、第１変形例のトップ配線層９４Ｂと同様に、ソースパッド電極２１（図９参照）に代えてソースパッド電極２１Ｂを含む。トップ配線層９４Ｃ～９４Ｅが、ソースパッド電極２１Ｂでなく、ソースパッド電極２１を含んでいてもよい。
【0087】
実施例（図９参照）、参考例、および第１～第４の変形例に係るトップ配線層９４～９４Ｅの配線抵抗を表１に示す。表１では、参考例のトップ配線層９４Ａの配線抵抗を１（１００％）としたときの値を表している。
【0088】
【表1】
【0089】
表１より、実施例（図９参照）のトップ配線層９４の配線抵抗が最も低いことがわかる。第１変形例（図１３参照）のトップ配線層９４Ｂの配線抵抗が次いで低く、次いで、第２変形例（図１４参照）のトップ配線層９４Ｃの配線抵抗が低いことがわかる。
図１７～図１９は、本発明の第５～第７変形例に係るトップ配線層９４Ｆ～９４Ｈのレイアウトを示す図である。図１７～図１９は、図９に対応している。
図１７～図１９は、本発明の第５～第７変形例に係るトップ配線層９４Ｆ～９４Ｈのレイアウトを示す図である。図１７～図１９は、図９に対応している。
【0090】
図１７に示すように、第５変形例のトップ配線層９４Ｆは、複数のソース引き出し電極２２に代えて、複数のソース引き出し電極２２Ｆを含む。ソース引き出し電極２２Ｆは、第１ソース延部２３と第１ソース屈曲部（第１屈曲部、第３屈曲部）２４Ｆと第２ソース屈曲部（第１屈曲部、第４屈曲部）２５Ｆとを含む。第１ソース屈曲部２４Ｆおよび第２ソース屈曲部２５Ｆの屈曲方向が、実施例（図９参照）における第１ソース屈曲部２４Ｆおよび第２ソース屈曲部２５Ｆの屈曲方向と、第２方向Ｙに関して反対である。
【0091】
第５変形例のトップ配線層９４Ｆは、複数のドレイン引き出し電極３２に代えて、複数のドレイン引き出し電極３２Ｆを含む。ドレイン引き出し電極３２Ｆは、第１ドレイン延部３３と第１ドレイン屈曲部（第２屈曲部、第３屈曲部）３４Ｆと第２ドレイン屈曲部３５Ｆとを含む。第１ドレイン屈曲部３４Ｆおよび第２ドレイン屈曲部３５Ｆの屈曲方向が、実施例（図９参照）における第１ドレイン屈曲部３４Ｆおよび第２ドレイン屈曲部３５Ｆの屈曲方向と、第２方向Ｙに関して反対である。
【0092】
図１８に示すように、第６変形例のトップ配線層９４Ｇは、複数のソース引き出し電極２２に代えて、複数のソース引き出し電極２２Ｇを含む。ソース引き出し電極２２Ｇは、第１ソース延部２３と第１ソース屈曲部（第１屈曲部、第３屈曲部）２４Ｇと第２ソース屈曲部２５とを含む。
第１ソース屈曲部２４Ｇは、第２ソース延部２６Ｇと第１ソース接続部２７とを含む。第２ソース延部２６Ｇは、第１ソース延部２３に対し第１チップ側面５Ａ側にずれながら第１方向Ｘに延びている。第２ソース延部２６Ｇは、第１ソース延部２３に対し、第１ソース延部２３の半個分だけ第１チップ側面５Ａ側にずれている。
第１ソース屈曲部２４Ｇは、第２ソース延部２６Ｇと第１ソース接続部２７とを含む。第２ソース延部２６Ｇは、第１ソース延部２３に対し第１チップ側面５Ａ側にずれながら第１方向Ｘに延びている。第２ソース延部２６Ｇは、第１ソース延部２３に対し、第１ソース延部２３の半個分だけ第１チップ側面５Ａ側にずれている。
【0093】
第６変形例のトップ配線層９４Ｇは、複数のドレイン引き出し電極３２に代えて、複数のドレイン引き出し電極３２Ｇを含む。ドレイン引き出し電極３２Ｇは、第１ドレイン延部３３と第１ドレイン屈曲部（第２屈曲部、第３屈曲部）３４Ｇと第２ドレイン屈曲部３５とを含む。第１ドレイン屈曲部３４Ｇは、第２ドレイン延部３６Ｇと第１ドレイン接続部３７とを含む。第２ドレイン延部３６Ｇは、第１ドレイン延部３３に対し第１チップ側面５Ａ側にずれながら第１方向Ｘに延びている。第２ドレイン延部３６Ｇは、第１ドレイン延部３３に対し、第１ドレイン延部３３の半個分だけ第１チップ側面５Ａ側にずれている。
【0094】
図１９に示すように、第７変形例のトップ配線層９４Ｈは、複数のソース引き出し電極２２に代えて、複数のソース引き出し電極２２Ｈを含む。同様に、第７変形例のトップ配線層９４Ｈは、複数のドレイン引き出し電極３２に代えて、複数のドレイン引き出し電極３２Ｈを含む。
複数のドレイン引き出し電極３２Ｈは、第１ドレイン延部３３Ｈとドレイン突出部４３Ｈとを含む。第１ドレイン延部３３Ｈは、ドレインパッド電極３１から第３チップ側面５Ｃ側に引き出され、第１方向Ｘに延びている。ドレイン突出部４３Ｈは、第１ドレイン延部３３Ｈの途中部から、第１チップ側面５Ａ側に向けて突出している。
複数のドレイン引き出し電極３２Ｈは、第１ドレイン延部３３Ｈとドレイン突出部４３Ｈとを含む。第１ドレイン延部３３Ｈは、ドレインパッド電極３１から第３チップ側面５Ｃ側に引き出され、第１方向Ｘに延びている。ドレイン突出部４３Ｈは、第１ドレイン延部３３Ｈの途中部から、第１チップ側面５Ａ側に向けて突出している。
【0095】
ソース引き出し電極２２Ｈは、第１ソース延部２３Ｈとソース窪み部４２Ｈとを含む。第１ソース延部２３Ｈは、ソースパッド電極２１から第４チップ側面５Ｄ側に引き出され、第１方向Ｘに延びている。ソース窪み部４２Ｈは、第１ソース延部２３Ｈの第２チップ側面５Ｂ側の側縁によって区画されている。
ソース窪み部４２Ｈは、第２チップ側面５Ｂ側に隣り合うドレイン引き出し電極３２Ｈのドレイン突出部４３Ｈに整合しており、このドレイン突出部４３Ｈに第２方向Ｙに噛み合っている。
ソース窪み部４２Ｈは、第２チップ側面５Ｂ側に隣り合うドレイン引き出し電極３２Ｈのドレイン突出部４３Ｈに整合しており、このドレイン突出部４３Ｈに第２方向Ｙに噛み合っている。
【0096】
図１９の例において、ドレイン突出部４３Ｈが、第１チップ側面５Ａ側ではなく、第２チップ側面５Ｂ側に向けて突出してもよい。この場合、ドレイン突出部４３Ｈに第２チップ側面５Ｂ側に隣り合うソース引き出し電極２２Ｈの第１チップ側面５Ａ側の側縁に、このドレイン突出部４３Ｈに第２方向Ｙに噛み合うソース窪み部４２Ｈが形成される。
なお、突出部および窪み部におけるソースおよびドレインの組み合わせを、図１９の例と逆にしてもよい。ソース引き出し電極２２Ｈの第１ソース延部２３Ｈに突出部（すなわち、ソース突出部）を形成し、かつ、ドレイン引き出し電極３２Ｈの第１ドレイン延部３３Ｈに、その突出部に第２方向Ｙに噛み合う窪み部（すなわち、ドレイン窪み部）を形成してもよい。
なお、突出部および窪み部におけるソースおよびドレインの組み合わせを、図１９の例と逆にしてもよい。ソース引き出し電極２２Ｈの第１ソース延部２３Ｈに突出部（すなわち、ソース突出部）を形成し、かつ、ドレイン引き出し電極３２Ｈの第１ドレイン延部３３Ｈに、その突出部に第２方向Ｙに噛み合う窪み部（すなわち、ドレイン窪み部）を形成してもよい。
【0097】
第５変形例～第７変形例によれば、実施例（図９参照）に関連して説明した作用効果と同等の作用効果を奏する。
また、ドレイン配線８６が、隣り合う単位セル６０に含まれるウェル領域６６のドレイン領域６８に共通接続されておらず、ドレイン配線８６が一方のドレイン領域６８のみ接続されていてもよい。すなわち、ドレイン配線８６がドレイン領域６８に一対一に対応して形成されていてもよい。この場合、ストライプ配線１００において、複数のソース配線８５および複数のドレイン配線８６は、第２方向Ｙに、ドレイン配線８６、ソース配線８５、ドレイン配線８６、ドレイン配線８６、ソース配線８５、ドレイン配線８６、ドレイン配線８６・・・の順に配列される。
また、ドレイン配線８６が、隣り合う単位セル６０に含まれるウェル領域６６のドレイン領域６８に共通接続されておらず、ドレイン配線８６が一方のドレイン領域６８のみ接続されていてもよい。すなわち、ドレイン配線８６がドレイン領域６８に一対一に対応して形成されていてもよい。この場合、ストライプ配線１００において、複数のソース配線８５および複数のドレイン配線８６は、第２方向Ｙに、ドレイン配線８６、ソース配線８５、ドレイン配線８６、ドレイン配線８６、ソース配線８５、ドレイン配線８６、ドレイン配線８６・・・の順に配列される。
【0098】
たとえば、半導体チップ１０は、平面視長方形状である必要はなく、平面視正方形状等の他の四角形であってもよい。
前述の各形態において、側面絶縁層１５を有さない構造が採用されてもよい。この場合、半導体チップ１０の側面１３Ａ～側面１３Ｄはチップ本体２のチップ側面５Ａ～５Ｄの一部をそれぞれ形成する。
前述の各形態において、側面絶縁層１５を有さない構造が採用されてもよい。この場合、半導体チップ１０の側面１３Ａ～側面１３Ｄはチップ本体２のチップ側面５Ａ～５Ｄの一部をそれぞれ形成する。
【0099】
また、前述の実施形態において、半導体装置１に内蔵される素子は、ＭＯＳＦＥＴ構造に限られず、たとえば、ＩＧＢＴ、バイポーラトランジスタ等の他の素子であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【符号の説明】
【0100】
１ ：半導体装置
１６ ：第１層間絶縁層（第１絶縁層）
１７ ：第２層間絶縁層（第２絶縁層）
２１ ：ソースパッド電極（第１パッド電極）
２１Ｂ ：ソースパッド電極（第１パッド電極）
２２ ：ソース引き出し電極（第１引き出し電極）
２２Ｄ ：ソース引き出し電極（第１引き出し電極）
２２Ｅ ：ソース引き出し電極（第１引き出し電極）
２２Ｆ ：ソース引き出し電極（第１引き出し電極）
２２Ｇ ：ソース引き出し電極（第１引き出し電極）
２２Ｈ ：ソース引き出し電極（第１引き出し電極）
２３ ：第１ソース延部（第１延部）
２３Ｈ ：第１ソース延部（第１延部）
２４ ：第１ソース屈曲部（第１屈曲部、第３屈曲部）
２４Ｅ ：第１ソース屈曲部（第１屈曲部、第３屈曲部）
２４Ｆ ：第１ソース屈曲部（第１屈曲部、第３屈曲部）
２４Ｇ ：第１ソース屈曲部（第１屈曲部、第３屈曲部）
２４Ｈ ：ソース突出部（突出部）
２５ ：第２ソース屈曲部（第１屈曲部、第４屈曲部）
２５Ｅ ：第２ソース屈曲部（第１屈曲部、第４屈曲部）
２５Ｆ ：第２ソース屈曲部（第１屈曲部、第４屈曲部）
２６ ：第２ソース延部（第２延部）
２８ ：第３ソース延部（第３延部）
３１ ：ドレインパッド電極（第２パッド電極）
３２ ：ドレイン引き出し電極（第２引き出し電極）
３２Ｄ ：ドレイン引き出し電極（第２引き出し電極）
３２Ｅ ：ドレイン引き出し電極（第２引き出し電極）
３２Ｆ ：ドレイン引き出し電極（第２引き出し電極）
３２Ｇ ：ドレイン引き出し電極（第２引き出し電極）
３２Ｈ ：ドレイン引き出し電極（第２引き出し電極）
３４ ：第１ドレイン屈曲部（第２屈曲部、第３屈曲部）
３４Ｅ ：第１ドレイン屈曲部（第２屈曲部、第３屈曲部）
３４Ｆ ：第１ドレイン屈曲部（第２屈曲部、第３屈曲部）
３４Ｇ ：第１ドレイン屈曲部（第２屈曲部、第３屈曲部）
４１ ：ソース突出部（突出部）
４１Ｈ ：ソース突出部（突出部）
４２ ：ソース窪み部（窪み部）
４３ ：ドレイン突出部（突出部）
４４ ：ドレイン窪み部（窪み部）
４４Ｈ ：ドレイン窪み部（窪み部）
５３Ａ ：ＭＯＳＦＥＴ構造（電界効果トランジスタ）
６０ ：単位セル
８５ ：ソース配線（第１配線）
８６ ：ドレイン配線（第２配線）
９８ ：ソース上コンタクト（第１コンタクト）
９９ ：ドレイン上コンタクト（第２コンタクト）
１００ ：ストライプ配線
１００ａ ：第１端部
１００ｂ ：第２端部
Ｘ ：第１方向
Ｙ ：第２方向
１６ ：第１層間絶縁層（第１絶縁層）
１７ ：第２層間絶縁層（第２絶縁層）
２１ ：ソースパッド電極（第１パッド電極）
２１Ｂ ：ソースパッド電極（第１パッド電極）
２２ ：ソース引き出し電極（第１引き出し電極）
２２Ｄ ：ソース引き出し電極（第１引き出し電極）
２２Ｅ ：ソース引き出し電極（第１引き出し電極）
２２Ｆ ：ソース引き出し電極（第１引き出し電極）
２２Ｇ ：ソース引き出し電極（第１引き出し電極）
２２Ｈ ：ソース引き出し電極（第１引き出し電極）
２３ ：第１ソース延部（第１延部）
２３Ｈ ：第１ソース延部（第１延部）
２４ ：第１ソース屈曲部（第１屈曲部、第３屈曲部）
２４Ｅ ：第１ソース屈曲部（第１屈曲部、第３屈曲部）
２４Ｆ ：第１ソース屈曲部（第１屈曲部、第３屈曲部）
２４Ｇ ：第１ソース屈曲部（第１屈曲部、第３屈曲部）
２４Ｈ ：ソース突出部（突出部）
２５ ：第２ソース屈曲部（第１屈曲部、第４屈曲部）
２５Ｅ ：第２ソース屈曲部（第１屈曲部、第４屈曲部）
２５Ｆ ：第２ソース屈曲部（第１屈曲部、第４屈曲部）
２６ ：第２ソース延部（第２延部）
２８ ：第３ソース延部（第３延部）
３１ ：ドレインパッド電極（第２パッド電極）
３２ ：ドレイン引き出し電極（第２引き出し電極）
３２Ｄ ：ドレイン引き出し電極（第２引き出し電極）
３２Ｅ ：ドレイン引き出し電極（第２引き出し電極）
３２Ｆ ：ドレイン引き出し電極（第２引き出し電極）
３２Ｇ ：ドレイン引き出し電極（第２引き出し電極）
３２Ｈ ：ドレイン引き出し電極（第２引き出し電極）
３４ ：第１ドレイン屈曲部（第２屈曲部、第３屈曲部）
３４Ｅ ：第１ドレイン屈曲部（第２屈曲部、第３屈曲部）
３４Ｆ ：第１ドレイン屈曲部（第２屈曲部、第３屈曲部）
３４Ｇ ：第１ドレイン屈曲部（第２屈曲部、第３屈曲部）
４１ ：ソース突出部（突出部）
４１Ｈ ：ソース突出部（突出部）
４２ ：ソース窪み部（窪み部）
４３ ：ドレイン突出部（突出部）
４４ ：ドレイン窪み部（窪み部）
４４Ｈ ：ドレイン窪み部（窪み部）
５３Ａ ：ＭＯＳＦＥＴ構造（電界効果トランジスタ）
６０ ：単位セル
８５ ：ソース配線（第１配線）
８６ ：ドレイン配線（第２配線）
９８ ：ソース上コンタクト（第１コンタクト）
９９ ：ドレイン上コンタクト（第２コンタクト）
１００ ：ストライプ配線
１００ａ ：第１端部
１００ｂ ：第２端部
Ｘ ：第１方向
Ｙ ：第２方向
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11A】
【図11B】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】