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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-08
(45)【発行日】2024-08-19
(54)【発明の名称】光検出装置および電子機器
(51)【国際特許分類】
H04N 25/78 20230101AFI20240809BHJP
【ＦＩ】
H04N25/78
【請求項の数】
28
(21)【出願番号】P 2021511294
(86)(22)【出願日】2020-03-06
(86)【国際出願番号】 JP2020009644
(87)【国際公開番号】W WO2020203036
(87)【国際公開日】2020-10-08
【審査請求日】2023-02-17
(31)【優先権主張番号】P 2019068359
(32)【優先日】2019-03-29
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110001357
【氏名又は名称】弁理士法人つばさ国際特許事務所
(72)【発明者】
【氏名】大迫 洋平
(72)【発明者】
【氏名】池田 裕介
(72)【発明者】
【氏名】植野 洋介
(72)【発明者】
【氏名】瀬上 雅博
【審査官】松永 隆志
(56)【参考文献】
【文献】特開２０１３－１７２２７０（ＪＰ，Ａ）
【文献】国際公開第２０１６／１２１３５３（ＷＯ，Ａ１）
【文献】特開２００９－１１８０３５（ＪＰ，Ａ）
【文献】特開２００６－０８１２４１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２３／００－２５／７９
(57)【特許請求の範囲】
【請求項1】
第１の画素信号を生成可能な第１の画素と、参照信号を生成可能な参照信号生成部と、
第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり前記第１の電源電圧を出力端子から出力可能な第１の電源回路と、前記第１の電源電圧に基づいて動作可能であり、前記第１の画素信号および前記参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する第１の比較部と
を備え、
前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
第２の電源ノードに接続された第１の電流源と、
ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と、
前記第１の画素の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと
を有する
光検出装置。
【請求項2】
前記第１のトランジスタの前記ソースは、前記第１の電源回路の前記出力端子に接続され、前記第１のトランジスタの前記ドレインは前記第１の電流源に接続された
請求項１に記載の光検出装置。
【請求項3】
前記第１の比較回路は、前記第１のトランジスタの前記ドレインに接続されたゲートと、ドレインと、ソースとを有する第２のトランジスタと、
ゲートと、前記第２のトランジスタのドレインに接続されたドレインと、前記第２の電源ノードに接続されたソースとを有する第３のトランジスタと、
オン状態になることにより前記第３のトランジスタの前記ゲートと前記第３のトランジスタの前記ドレインとを接続可能な第２のスイッチと
をさらに有する
請求項２に記載の光検出装置。
【請求項4】
前記第１の比較部は、前記第２のトランジスタの前記ドレインに接続されたゲートと、前記第１の電源回路の前記出力端子に接続されたドレインと、前記第１のトランジスタの前記ドレインに接続されたソースとを有する第４のトランジスタをさらに有する請求項３に記載の光検出装置。
【請求項5】
前記第１のトランジスタの前記ソースは、前記第１の電流源に接続され、前記第１の比較回路は、
ゲートと、ドレインと、前記第１の電流源に接続されたソースとを有する第５のトランジスタと、
前記第５のトランジスタの前記ゲートに接続された第３の容量素子と、
オン状態になることにより前記第５のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ドレインを接続可能な第３のスイッチと、
前記第１の電源回路の前記出力端子と、前記第１のトランジスタの前記ドレインと、前記第５のトランジスタの前記ドレインとに接続された負荷回路と
を有する
請求項１に記載の光検出装置。
【請求項6】
前記負荷回路は、ゲートと、前記第１のトランジスタの前記ドレインに接続されたドレインと、前記第１の電源回路の前記出力端子に接続されたソースとを有する第１の負荷トランジスタと、
前記第１の負荷トランジスタの前記ゲートに接続されたゲートと、前記第５のトランジスタのドレインに接続されたドレインと、前記第１の電源回路の前記出力端子に接続されたソースとを有する第２の負荷トランジスタと
を有する
請求項５に記載の光検出装置。
【請求項7】
前記バイアス電圧は、第１のバイアス電圧を含み、前記第１の電源回路は、前記第１のバイアス電圧が供給されることが可能なゲートと、前記第１の電源ノードに接続されたドレインと、前記第１のトランジスタの前記ソースに接続されたソースとを有する第１の電源トランジスタを有する
請求項１に記載の光検出装置。
【請求項8】
前記バイアス電圧は、第１のバイアス電圧および第２のバイアス電圧を含み、前記第１の電源回路は、
前記第１のバイアス電圧が供給されることが可能なゲートと、前記第１の電源ノードに接続されたドレインと、ソースとを有する第１の電源トランジスタと、
前記第２のバイアス電圧が供給されることが可能なゲートと、前記第１の電源トランジスタの前記ソースに接続されたドレインと、前記第１のトランジスタの前記ソースに接続されたソースとを有する第２の電源トランジスタと
請求項１に記載の光検出装置。
【請求項9】
前記第１の電源回路は、オン状態になることにより前記第１のバイアス電圧を前記第１の電源トランジスタの前記ゲートに供給可能な第４のスイッチをさらに有する請求項７に記載の光検出装置。
【請求項10】
前記第１の電源回路は、前記第１の電源トランジスタの前記ゲートに接続された第４の容量素子をさらに有する請求項９に記載の光検出装置。
【請求項11】
前記第１の電源回路は、前記第１のバイアス電圧が供給されることが可能な非反転入力端子と、前記第１の電源トランジスタの前記ソースに接続された反転入力端子と、前記第１の電源トランジスタの前記ゲートに接続された出力端子とを有する演算増幅器をさらに有する請求項７に記載の光検出装置。
【請求項12】
前記第１の電源トランジスタは、前記第１の電源トランジスタの前記ソースと接続されたバックゲートをさらに有する請求項７に記載の光検出装置。
【請求項13】
所定の電圧を出力端子から出力可能な電圧生成部をさらに備え、前記第１の電源トランジスタは、前記電圧生成部の前記出力端子に接続されたバックゲートをさらに有する
請求項７に記載の光検出装置。
【請求項14】
前記第１の電源回路は、オン状態になることにより前記第２のバイアス電圧を前記第２の電源トランジスタの前記ゲートに供給可能な第５のスイッチをさらに有する請求項８に記載の光検出装置。
【請求項15】
前記第１のトランジスタは、前記第１のトランジスタの前記ソースと接続されたバックゲートをさらに有する請求項１に記載の光検出装置。
【請求項16】
前記第１の電流源は、ゲートと、ドレインと、前記第２の電源ノードに接続されたソースとを有する第１の電流源トランジスタを有する請求項１に記載の光検出装置。
【請求項17】
前記第１の電流源は、ゲートと、ドレインと、前記第２の電源ノードに接続されたソースとを有する第１の電流源トランジスタと、
ゲートと、ドレインと、前記第１の電流源トランジスタの前記ドレインに接続されたソースとを有する第２の電流源トランジスタと
を有する
請求項１に記載の光検出装置。
【請求項18】
前記第１の電流源は、オン状態になることにより第３のバイアス電圧を前記第１の電流源トランジスタの前記ゲートに供給可能な第６のスイッチをさらに有する請求項１６に記載の光検出装置。
【請求項19】
第２の画素信号を生成可能な第２の画素と、前記第１の電源ノードから供給された前記電源電圧および前記バイアス電圧に基づいて第２の電源電圧を生成可能であり前記第２の電源電圧を出力端子から出力可能な第２の電源回路と、前記第２の電源電圧に基づいて動作可能であり、前記第２の画素信号および前記参照信号に基づいて前記比較動作を行うことが可能な第２の比較回路とを有する第２の比較部と
をさらに備えた
請求項１に記載の光検出装置。
【請求項20】
前記第２の電源回路の前記出力端子は、前記第１の電源回路の前記出力端子に接続された請求項１９に記載の光検出装置。
【請求項21】
第３の画素信号を生成可能な第３の画素と、前記第１の電源ノードから供給された前記電源電圧および前記バイアス電圧に基づいて第３の電源電圧を生成可能であり前記第３の電源電圧を出力端子から出力可能な第３の電源回路と、前記第３の電源電圧に基づいて動作可能であり、前記第３の画素信号および前記参照信号に基づいて前記比較動作を行うことが可能な第３の比較回路とを有する第３の比較部と
をさらに備え、
前記第３の電源回路の前記出力端子は、前記第１の電源回路の前記出力端子と電気的に絶縁されるとともに、前記第２の電源回路の前記出力端子と電気的に絶縁され、
前記第３の比較部は、前記第１の比較部および前記第２の比較部の間に配置された
請求項２０に記載の光検出装置。
【請求項22】
前記第１の電源回路の前記出力端子に接続された第１の端子と、前記第２の電源回路の前記出力端子に接続された第２の端子とを有する可変抵抗素子をさらに備えた請求項１９に記載の光検出装置。
【請求項23】
第３の電源ノードから供給された他の電源電圧に基づいて前記電源電圧を生成可能であり、前記電源電圧を前記第１の電源ノードに出力可能な第４の電源回路をさらに備えた請求項１９に記載の光検出装置。
【請求項24】
第１の画素信号を生成可能な第１の画素と、
参照信号を生成可能な参照信号生成部と、
第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり前記第１の電源電圧を出力端子から出力可能な第１の電源回路と、前記第１の電源電圧に基づいて動作可能であり、前記第１の画素信号および前記参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する第１の比較部と
を備え、
前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
第２の電源ノードに接続された第１の電流源と、
ゲートと、ドレインと、前記第１の電流源に接続されたソースとを有する第１のトランジスタと、
ゲートと、ドレインと、前記第１の電流源に接続されたソースとを有する第５のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と、
前記第１の画素の前記出力端子に接続された第１の端子と、前記第５のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと、
オン状態になることにより前記第５のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ドレインを接続可能な第３のスイッチと、
前記第１の電源回路の前記出力端子と、前記第１のトランジスタの前記ドレインと、前記第５のトランジスタの前記ドレインとに接続された負荷回路と
を有する
光検出装置。
【請求項25】
第１の画素信号を生成可能な第１の画素と、
参照信号を生成可能な参照信号生成部と、
第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり前記第１の電源電圧を出力端子から出力可能な第１の電源回路と、前記第１の電源電圧に基づいて動作可能であり、前記第１の画素信号および前記参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する第１の比較部と
を備え、
前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
第２の電源ノードに接続された第１の電流源と、
ゲートと、ドレインと、前記第１の電源回路の前記出力端子に接続されたソースとを有する第１のトランジスタと、
ゲートと、前記第１の電流源に接続されたドレインと、前記第１のトランジスタの前記ドレインに接続されたソースとを有する第６のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と、
前記第１の画素の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第６のトランジスタの前記ドレインを接続可能な第１のスイッチと
を有する
光検出装置。
【請求項26】
光検出装置と前記光検出装置の動作を制御する処理部と
を備え、
前記光検出装置は、
第１の画素信号を生成可能な第１の画素と、
参照信号を生成可能な参照信号生成部と、
第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり前記第１の電源電圧を出力端子から出力可能な第１の電源回路と、前記第１の電源電圧に基づいて動作可能であり、前記第１の画素信号および前記参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する第１の比較部と
を有し、
前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
第２の電源ノードに接続された第１の電流源と、
ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と、
前記第１の画素の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと
を有する
電子機器。
【請求項27】
光検出装置と
前記光検出装置の動作を制御する処理部と
を備え、
前記光検出装置は、
第１の画素信号を生成可能な第１の画素と、
参照信号を生成可能な参照信号生成部と、
第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり前記第１の電源電圧を出力端子から出力可能な第１の電源回路と、前記第１の電源電圧に基づいて動作可能であり、前記第１の画素信号および前記参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する第１の比較部と
を有し、
前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
第２の電源ノードに接続された第１の電流源と、
ゲートと、ドレインと、前記第１の電流源に接続されたソースとを有する第１のトランジスタと、
ゲートと、ドレインと、前記第１の電流源に接続されたソースとを有する第５のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と、
前記第１の画素の前記出力端子に接続された第１の端子と、前記第５のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと、
オン状態になることにより前記第５のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ドレインを接続可能な第３のスイッチと、
前記第１の電源回路の前記出力端子と、前記第１のトランジスタの前記ドレインと、前記第５のトランジスタの前記ドレインとに接続された負荷回路と
を有する
電子機器。
【請求項28】
光検出装置と
前記光検出装置の動作を制御する処理部と
を備え、
前記光検出装置は、
第１の画素信号を生成可能な第１の画素と、
参照信号を生成可能な参照信号生成部と、
第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり前記第１の電源電圧を出力端子から出力可能な第１の電源回路と、前記第１の電源電圧に基づいて動作可能であり、前記第１の画素信号および前記参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する第１の比較部と
を有し、
前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
第２の電源ノードに接続された第１の電流源と、
ゲートと、ドレインと、前記第１の電源回路の前記出力端子に接続されたソースとを有する第１のトランジスタと、
ゲートと、前記第１の電流源に接続されたドレインと、前記第１のトランジスタの前記ドレインに接続されたソースとを有する第６のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と、
前記第１の画素の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第６のトランジスタの前記ドレインを接続可能な第１のスイッチと
を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、光を検出可能な光検出装置、およびそのような光検出装置を備えた電子機器に関する。
【背景技術】
【0002】
光検出装置では、しばしば、画素が受光量に応じた画素信号を生成し、ＡＤ（Analog to Digital）変換回路がその画素信号をデジタルコードに変換する。例えば、特許文献１には、ランプ波形を有する信号、および画素信号に基づいてＡＤ変換を行う撮像装置が開示されている。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２００７－１９６８２号公報
【発明の概要】
【0004】
ところで、光検出装置では、画質が高いことが望まれており、さらなる画質の向上が期待されている。
【0005】
画質を高めることができる光検出装置および電子機器を提供することが望ましい。
【0006】
本開示の一実施の形態における第１の光検出装置は、第１の画素と、参照信号生成部と、第１の比較部とを備えている。第１の画素は、第１の画素信号を生成可能に構成される。参照信号生成部は、参照信号を生成可能に構成される。第１の比較部は、第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり第１の電源電圧を出力端子から出力可能な第１の電源回路と、第１の電源電圧に基づいて動作可能であり、第１の画素信号および参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する。第１の画素は、第１の画素信号を出力端子から出力可能である。参照信号生成部は、参照信号を出力端子から出力可能である。第１の比較回路は、第２の電源ノードに接続された第１の電流源と、ゲートと、ドレインと、ソースとを有する第１のトランジスタと、参照信号生成部の出力端子に接続された第１の端子と、第１のトランジスタのゲートに接続された第２の端子とを有する第１の容量素子と 第１の画素の出力端子に接続された第１の端子と、第１のトランジスタのゲートに接続された第２の端子とを有する第２の容量素子と、オン状態になることにより第１のトランジスタのゲートおよび第１のトランジスタのドレインを接続可能な第１のスイッチとを有する。
本開示の一実施の形態における第２の光検出装置は、第１の画素と、参照信号生成部と、第１の比較部とを備えている。第１の画素は、第１の画素信号を生成可能に構成される。参照信号生成部は、参照信号を生成可能に構成される。第１の比較部は、第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり第１の電源電圧を出力端子から出力可能な第１の電源回路と、第１の電源電圧に基づいて動作可能であり、第１の画素信号および参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する。第１の画素は、第１の画素信号を出力端子から出力可能である。参照信号生成部は、参照信号を出力端子から出力可能である。第１の比較回路は、第２の電源ノードに接続された第１の電流源と、ゲートと、ドレインと、第１の電流源に接続されたソースとを有する第１のトランジスタと、ゲートと、ドレインと、第１の電流源に接続されたソースとを有する第５のトランジスタと、参照信号生成部の出力端子に接続された第１の端子と、第１のトランジスタのゲートに接続された第２の端子とを有する第１の容量素子と、第１の画素の出力端子に接続された第１の端子と、第５のトランジスタのゲートに接続された第２の端子とを有する第２の容量素子と、オン状態になることにより第１のトランジスタのゲートおよび第１のトランジスタのドレインを接続可能な第１のスイッチと、オン状態になることにより第５のトランジスタのゲートおよび第５のトランジスタのドレインを接続可能な第３のスイッチと、第１の電源回路の出力端子と、第１のトランジスタのドレインと、第５のトランジスタのドレインとに接続された負荷回路とを有する。
本開示の一実施の形態における第３の光検出装置は、第１の画素と、参照信号生成部と、第１の比較部とを備えている。第１の画素は、第１の画素信号を生成可能に構成される。参照信号生成部は、参照信号を生成可能に構成される。第１の比較部は、第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり第１の電源電圧を出力端子から出力可能な第１の電源回路と、第１の電源電圧に基づいて動作可能であり、第１の画素信号および参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する。第１の画素は、第１の画素信号を出力端子から出力可能である。参照信号生成部は、参照信号を出力端子から出力可能である。第１の比較回路は、第２の電源ノードに接続された第１の電流源と、ゲートと、ドレインと、第１の電源回路の出力端子に接続されたソースとを有する第１のトランジスタと、 ゲートと、第１の電流源に接続されたドレインと、第１のトランジスタのドレインに接続されたソースとを有する第６のトランジスタと、参照信号生成部の出力端子に接続された第１の端子と、第１のトランジスタのゲートに接続された第２の端子とを有する第１の容量素子と、第１の画素の出力端子に接続された第１の端子と、第１のトランジスタのゲートに接続された第２の端子とを有する第２の容量素子と、オン状態になることにより第１のトランジスタのゲートおよび第６のトランジスタのドレインを接続可能な第１のスイッチとを有する。
本開示の一実施の形態における第２の光検出装置は、第１の画素と、参照信号生成部と、第１の比較部とを備えている。第１の画素は、第１の画素信号を生成可能に構成される。参照信号生成部は、参照信号を生成可能に構成される。第１の比較部は、第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり第１の電源電圧を出力端子から出力可能な第１の電源回路と、第１の電源電圧に基づいて動作可能であり、第１の画素信号および参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する。第１の画素は、第１の画素信号を出力端子から出力可能である。参照信号生成部は、参照信号を出力端子から出力可能である。第１の比較回路は、第２の電源ノードに接続された第１の電流源と、ゲートと、ドレインと、第１の電流源に接続されたソースとを有する第１のトランジスタと、ゲートと、ドレインと、第１の電流源に接続されたソースとを有する第５のトランジスタと、参照信号生成部の出力端子に接続された第１の端子と、第１のトランジスタのゲートに接続された第２の端子とを有する第１の容量素子と、第１の画素の出力端子に接続された第１の端子と、第５のトランジスタのゲートに接続された第２の端子とを有する第２の容量素子と、オン状態になることにより第１のトランジスタのゲートおよび第１のトランジスタのドレインを接続可能な第１のスイッチと、オン状態になることにより第５のトランジスタのゲートおよび第５のトランジスタのドレインを接続可能な第３のスイッチと、第１の電源回路の出力端子と、第１のトランジスタのドレインと、第５のトランジスタのドレインとに接続された負荷回路とを有する。
本開示の一実施の形態における第３の光検出装置は、第１の画素と、参照信号生成部と、第１の比較部とを備えている。第１の画素は、第１の画素信号を生成可能に構成される。参照信号生成部は、参照信号を生成可能に構成される。第１の比較部は、第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり第１の電源電圧を出力端子から出力可能な第１の電源回路と、第１の電源電圧に基づいて動作可能であり、第１の画素信号および参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する。第１の画素は、第１の画素信号を出力端子から出力可能である。参照信号生成部は、参照信号を出力端子から出力可能である。第１の比較回路は、第２の電源ノードに接続された第１の電流源と、ゲートと、ドレインと、第１の電源回路の出力端子に接続されたソースとを有する第１のトランジスタと、 ゲートと、第１の電流源に接続されたドレインと、第１のトランジスタのドレインに接続されたソースとを有する第６のトランジスタと、参照信号生成部の出力端子に接続された第１の端子と、第１のトランジスタのゲートに接続された第２の端子とを有する第１の容量素子と、第１の画素の出力端子に接続された第１の端子と、第１のトランジスタのゲートに接続された第２の端子とを有する第２の容量素子と、オン状態になることにより第１のトランジスタのゲートおよび第６のトランジスタのドレインを接続可能な第１のスイッチとを有する。
【0007】
本開示の一実施の形態における電子機器は、上記光検出装置を備えたものであり、例えば、スマートフォン、デジタルカメラ、ビデオカメラ、ノート型パーソナルコンピュータなどが該当する。
【0008】
本開示の一実施の形態における光検出装置および電子機器では、第１の画素により第１の画素信号が生成され、参照信号生成部により参照信号が生成される。第１の電源回路により、第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧が生成される。そして、この第１の電源電圧に基づいて動作可能な第１の比較回路により、第１の画素信号および第１の信号に基づいて比較動作が行われる。
【図面の簡単な説明】
【0009】
【図1】本開示の一実施の形態に係る撮像装置の一構成例を表すブロック図である。
【図10A】変形例に係る比較部の一構成例を表す回路図である。
【図10B】他の変形例に係る比較部の一構成例を表す回路図である。
【図11A】他の変形例に係る比較部の一構成例を表す回路図である。
【図11B】他の変形例に係る比較部の一構成例を表す回路図である。
【図12A】他の変形例に係る比較部の一構成例を表す回路図である。
【図12B】他の変形例に係る比較部の一構成例を表す回路図である。
【図13】他の変形例に係る比較部の一構成例を表す回路図である。
【図14】他の変形例に係る比較部の一構成例を表す回路図である。
【図15】他の変形例に係る比較部の一構成例を表す回路図である。
【図16】他の変形例に係る比較部の一構成例を表す回路図である。
【図17】他の変形例に係る比較部の一構成例を表す回路図である。
【図18】他の変形例に係る比較部の一構成例を表す回路図である。
【図19】他の変形例に係る比較部の一構成例を表す回路図である。
【図20】他の変形例に係る比較部の一構成例を表す回路図である。
【図21】他の変形例に係る読出部の一構成例を表す回路図である。
【図22】他の変形例に係る読出部の一構成例を表す回路図である。
【図24】他の変形例に係る読出部の一構成例を表す回路図である。
【図25】他の変形例に係る読出部の一構成例を表す回路図である。
【図27】他の変形例に係る読出部の一構成例を表す回路図である。
【図28】他の変形例に係る読出部の一構成例を表す回路図である。
【図29】他の変形例に係る読出部の一構成例を表す回路図である。
【図30A】他の変形例に係る比較部の一構成例を表す回路図である。
【図30B】他の変形例に係る比較部の一構成例を表す回路図である。
【図31A】他の変形例に係る比較部の一構成例を表す回路図である。
【図31B】他の変形例に係る比較部の一構成例を表す回路図である。
【図32】撮像装置の使用例を表す説明図である。
【図33】車両制御システムの概略的な構成の一例を示すブロック図である。
【図34】車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
【図35】応用例に係る測距装置の一構成例を表すブロック図である。
【発明を実施するための形態】
【0010】
以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．撮像装置の使用例
３．移動体への応用例
４．測距装置への応用例
１．実施の形態
２．撮像装置の使用例
３．移動体への応用例
４．測距装置への応用例
【0011】
＜１．実施の形態＞
［構成例］
図１は、一実施の形態に係る光検出装置を適用した撮像装置１の一構成例を表すものである。撮像装置１は、画素アレイ１１と、駆動部１２と、参照信号生成部１３と、読出部２０と、信号処理部１４と、撮像制御部１５とを備えている。
［構成例］
図１は、一実施の形態に係る光検出装置を適用した撮像装置１の一構成例を表すものである。撮像装置１は、画素アレイ１１と、駆動部１２と、参照信号生成部１３と、読出部２０と、信号処理部１４と、撮像制御部１５とを備えている。
【0012】
画素アレイ１１は、マトリックス状に配置された複数の画素Ｐを有している。画素Ｐは、受光量に応じた画素電圧Ｖpixを生成するように構成される。
【0013】
図２は、画素Ｐの一構成例を表すものである。画素アレイ１１は、複数の制御線ＴＧＬと、複数の制御線ＲＳＴＬと、複数の制御線ＳＥＬＬと、複数の信号線ＶＳＬとを有している。制御線ＴＧＬは、水平方向（図２における横方向）に延伸し、一端が駆動部１２に接続される。この制御線ＴＧＬには、駆動部１２により制御信号ＳＴＧが供給される。制御線ＲＳＴＬは、水平方向に延伸し、一端が駆動部１２に接続される。この制御線ＲＳＴＬには、駆動部１２により制御信号ＳＲＳＴが供給される。制御線ＳＥＬＬは、水平方向に延伸し、一端が駆動部１２に接続される。この制御線ＳＥＬＬには、駆動部１２により制御信号ＳＳＥＬが供給される。信号線ＶＳＬは、垂直方向（図２における縦方向）に延伸し、一端が読出部２０に接続される。この信号線ＶＳＬは、画素Ｐが生成した信号ＳＩＧを読出部２０に伝える。水平方向（図１，２において横方向）に並設された１行分の複数の画素Ｐは、画素ラインＬを構成する。
【0014】
画素Ｐは、フォトダイオードＰＤと、トランジスタＴＧと、フローティングディフュージョンＦＤと、トランジスタＲＳＴ，ＡＭＰ，ＳＥＬとを有している。トランジスタＴＧ，ＲＳＴ，ＡＭＰ，ＳＥＬは、この例ではＮ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
【0015】
フォトダイオードＰＤは、受光量に応じた量の電荷を生成し、生成した電荷を内部に蓄積する光電変換素子である。フォトダイオードＰＤのアノードは接地され、カソードはトランジスタＴＧのソースに接続される。
【0016】
トランジスタＴＧのゲートは制御線ＴＧＬに接続され、ソースはフォトダイオードＰＤのカソードに接続され、ドレインはフローティングディフュージョンＦＤに接続される。
【0017】
フローティングディフュージョンＦＤは、フォトダイオードＰＤからトランジスタＴＧを介して転送された電荷を蓄積するように構成される。フローティングディフュージョンＦＤは、例えば、半導体基板の表面に形成された拡散層を用いて構成される。図２では、フローティングディフュージョンＦＤを、容量素子のシンボルを用いて示している。
【0018】
トランジスタＲＳＴのゲートは制御線ＲＳＴＬに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはフローティングディフュージョンＦＤに接続される。
【0019】
トランジスタＡＭＰのゲートはフローティングディフュージョンＦＤに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタＳＥＬのドレインに接続される。
【0020】
トランジスタＳＥＬのゲートは制御線ＳＥＬＬに接続され、ドレインはトランジスタＡＭＰのソースに接続され、ソースは信号線ＶＳＬに接続される。
【0021】
この構成により、画素Ｐでは、制御線ＳＥＬＬに供給された制御信号ＳＳＥＬに基づいてトランジスタＳＥＬがオン状態になることにより、画素Ｐが信号線ＶＳＬと電気的に接続される。これにより、トランジスタＡＭＰは、読出部２０の定電流源ＣＳ（後述）に接続され、いわゆるソースフォロワとして動作する。そして、画素Ｐは、フローティングディフュージョンＦＤにおける電圧に応じた電圧を含む信号ＳＩＧを、信号線ＶＳＬに出力する。具体的には、画素Ｐは、後述するように、読出部２０がＡＤ変換を行う２つの期間（Ｐ相期間ＴＰおよびＤ相期間ＴＤ）のうちのＰ相期間ＴＰにおいてリセット電圧Ｖresetを出力し、Ｄ相期間ＴＤにおいて受光量に応じた画素電圧Ｖpixを出力する。画素Ｐは、これらのリセット電圧Ｖresetおよび画素電圧Ｖpixを含む信号ＳＩＧを、信号線ＶＳＬに出力するようになっている。
【0022】
駆動部１２（図１）は、撮像制御部１５からの指示に基づいて、画素ラインＬ単位で、画素アレイ１１における複数の画素Ｐを順次駆動するように構成される。具体的には、駆動部１２は、画素アレイ１１における複数の制御線ＴＧＬに複数の制御信号ＳＴＧをそれぞれ供給し、複数の制御線ＲＳＴＬに複数の制御信号ＳＲＳＴをそれぞれ供給し、複数の制御線ＳＥＬＬに複数の制御信号ＳＳＥＬをそれぞれ供給することにより、画素ラインＬ単位で画素アレイ１１における複数の画素Ｐを駆動するようになっている。
【0023】
参照信号生成部１３は、撮像制御部１５からの指示に基づいて、参照信号ＲＡＭＰを生成するように構成される。参照信号ＲＡＭＰは、読出部２０がＡＤ変換を行う２つの期間（Ｐ相期間ＴＰおよびＤ相期間ＴＤ）において、時間の経過に応じて電圧レベルが徐々に変化する、いわゆるランプ波形を有する。参照信号生成部１３は、この参照信号ＲＡＭＰを読出部２０に供給するようになっている。
【0024】
読出部２０は、撮像制御部１５からの指示に基づいて、画素アレイ１１から信号線ＶＳＬを介して供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、画像信号ＤＡＴＡ０を生成するように構成される。
【0025】
図３は、読出部２０の一構成例を表すものである。なお、図３には、読出部２０に加え、参照信号生成部１３、信号処理部１４、および撮像制御部１５をも描いている。読出部２０は、複数の定電流源ＣＳ（定電流源ＣＳ［０］，ＣＳ［１］，ＣＳ［２］，ＣＳ［２］，…）と、複数のＡＤ変換部ＡＤＣ（ＡＤ変換部ＡＤＣ［０］，ＡＤＣ［１］，ＡＤＣ［２］，ＡＤＣ［３］…）と、転送走査部２９とを有している。
【0026】
複数の定電流源ＣＳは、複数の信号線ＶＳＬに対応して設けられる。具体的には、０番目の定電流源ＣＳ［０］は、０番目の信号線ＶＳＬ［０］に対応して設けられ、１番目の定電流源ＣＳ［１］は、１番目の信号線ＶＳＬ［１］に対応して設けられ、２番目の定電流源ＣＳ［２］は、２番目の信号線ＶＳＬ［２］に対応して設けられ、３番目の定電流源ＣＳ［３］は、３番目の信号線ＶＳＬ［３］に対応して設けられる。４番目以降についても同様である。定電流源ＣＳの一端は、対応する信号線ＶＳＬに接続され、他端は接地される。複数の定電流源ＣＳのそれぞれは、対応する信号線ＶＳＬに所定の電流を流すように構成される。
【0027】
複数のＡＤ変換部ＡＤＣは、複数の信号線ＶＳＬに対応して設けられている。具体的には、０番目のＡＤ変換部ＡＤＣ［０］は、０番目の信号線ＶＳＬ［０］に対応して設けられ、１番目のＡＤ変換部ＡＤＣ［１］は、１番目の信号線ＶＳＬ［１］に対応して設けられ、２番目のＡＤ変換部ＡＤＣ［２］は、２番目の信号線ＶＳＬ［２］に対応して設けられ、３番目のＡＤ変換部ＡＤＣ［３］は、３番目の信号線ＶＳＬ［２］に対応して設けられる。４番目以降についても同様である。複数のＡＤ変換部ＡＤＣのそれぞれは、画素アレイ１１から供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、信号ＳＩＧの電圧をデジタルコードＣＯＤＥに変換するように構成される。ＡＤ変換部ＡＤＣは、比較部２１と、カウンタ２４と、ラッチ２５とを有している。
【0028】
比較部２１は、参照信号生成部１３から供給された参照信号ＲＡＭＰおよび画素Ｐから信号線ＶＳＬを介して供給された信号ＳＩＧに基づいて比較動作を行うことにより信号ＣＭＰＯを生成するように構成される。比較部２１は、撮像制御部１５から供給された制御信号ＡＺＳＷ，ＡＺＮに基づいて動作点を設定し、その後に比較動作を行うようになっている。比較部２１は、電源回路２２と、比較回路２３とを有している。
【0029】
図４Ａは、比較部２１の一構成例を表すものである。比較部２１には、電源電圧ＶＤＤ０、接地電圧ＶＳＳ０、およびバイアス電圧ＶＢ１，ＶＢ２が供給される。電源電圧ＶＤＤ０は、撮像制御部１５から、電源線ＶＤＤＬを介して供給される。比較部２１の電源回路２２は、トランジスタＭＮ１０を有している。比較部２１の比較回路２３は、容量素子Ｃ１，Ｃ２と、トランジスタＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ１２と、スイッチＳＷ１，ＳＷ２と、容量素子Ｃ３とを有している。トランジスタＭＰ１１，ＭＰ１２は、Ｐ型のＭＯＳトランジスタであり、トランジスタＭＮ１０～ＭＮ１２は、Ｎ型のＭＯＳトランジスタである。図示していないが、この例では、トランジスタＭＰ１１，ＭＰ１２のバックゲートには電源電圧ＶＤＤ０が供給され、トランジスタＭＮ１０～ＭＮ１２のバックゲートには接地電圧ＶＳＳ０が供給される。
【0030】
トランジスタＭＮ１０のゲートにはバイアス電圧ＶＢ１が供給され、ドレインは電源線ＶＤＤＬに接続され、ソースはトランジスタＭＰ１１，ＭＰ１２のソースに接続される。トランジスタＭＮ１０は、いわゆるソースフォロワとして動作することにより、ソースから電源電圧ＶＤＤ１を出力する。
【0031】
容量素子Ｃ１，Ｃ２は一端（端子Ｔ１）および他端（端子Ｔ２）を有する。容量素子Ｃ１の一端は参照信号生成部１３に接続され、他端は容量素子Ｃ２の他端、トランジスタＭＰ１１のゲート、およびスイッチＳＷ１の一端に接続される。この容量素子Ｃ１の一端には、参照信号生成部１３が生成した参照信号ＲＡＭＰが供給される。容量素子Ｃ２の一端は信号線ＶＳＬに接続され、他端は容量素子Ｃ１の他端、トランジスタＭＰ１１のゲート、およびスイッチＳＷ１の一端に接続される。この容量素子Ｃ２の一端には、画素Ｐが生成した信号ＳＩＧが供給される。
【0032】
トランジスタＭＰ１１のゲートは容量素子Ｃ１，Ｃ２の他端およびスイッチＳＷ１の一端に接続され、ドレインはトランジスタＭＮ１１のドレイン、トランジスタＭＰ１２のゲート、およびスイッチＳＷ１の他端に接続され、ソースはトランジスタＭＮ１０，ＭＰ１２のソースに接続される。トランジスタＭＮ１１のゲートにはバイアス電圧ＶＢ２が供給され、ドレインはトランジスタＭＰ１１のドレイン、トランジスタＭＰ１２のゲート、およびスイッチＳＷ１の他端に接続され、ソースには接地電圧ＶＳＳ０が供給される。トランジスタＭＮ１１は、トランジスタＭＰ１１の負荷であり、定電流源として動作する。スイッチＳＷ１は、制御信号ＡＺＳＷに基づいてオンオフするように構成され、一端は容量素子Ｃ１，Ｃ２の他端およびトランジスタＭＰ１１のゲートに接続され、他端はトランジスタＭＰ１１，ＭＮ１１のドレインおよびトランジスタＭＰ１２のゲートに接続される。トランジスタＭＰ１１，ＭＮ１１、およびスイッチＳＷ１は、比較回路２３の初段回路１０１を構成する。
【0033】
トランジスタＭＰ１２のゲートはトランジスタＭＰ１１，ＭＮ１１のドレインおよびスイッチＳＷ１の他端に接続され、ドレインはトランジスタＭＮ１２のドレインおよびスイッチＳＷ２の一端に接続され、ソースはトランジスタＭＮ１０，ＭＰ１１のソースに接続される。トランジスタＭＮ１２のゲートは容量素子Ｃ３の一端およびスイッチＳＷ２の他端に接続され、ドレインはトランジスタＭＰ１２のドレインおよびスイッチＳＷ２の一端に接続され、ソースには接地電圧ＶＳＳ０が供給される。スイッチＳＷ２は制御信号ＡＺＮに基づいてオンオフするように構成され、一端はトランジスタＭＰ１２，ＭＮ１２のドレインに接続され、他端はトランジスタＭＮ１２のゲートおよび容量素子Ｃ３の一端に接続される。容量素子Ｃ３の一端はトランジスタＭＮ１２のゲートおよびスイッチＳＷ２の他端に接続され、他端には接地電圧ＶＳＳ０が供給される。なお、容量素子Ｃ３は、ＭＯＳキャパシタなどを用いて構成してもよいし、例えば、トランジスタＭＮ１２のゲートの寄生容量、スイッチＳＷ２の寄生容量、配線の寄生容量などを用いて構成してもよい。トランジスタＭＰ１２，ＭＮ１２、スイッチＳＷ２、および容量素子Ｃ３は、比較回路２３の後段回路１０２を構成する。
【0034】
この構成により、比較部２１では、電源回路２２が電源電圧ＶＤＤ１を生成し、比較回路２３は、この電源電圧ＶＤＤ１に基づいて動作することにより、信号ＳＩＧおよび参照信号ＲＡＭＰに基づいて比較動作を行う。具体的には、定電流源として動作するトランジスタＭＮ１１が生成した電流が、トランジスタＭＮ１０に流れ、トランジスタＭＮ１０は、いわゆるソースフォロワとして動作する。これにより、電源回路２２は、電源電圧ＶＤＤ１を生成する。比較回路２３では、後述するように、スイッチＳＷ１，ＳＷ２がオン状態になることにより、動作点を設定する。そして、比較回路２３は、Ｐ相期間ＴＰにおいて、参照信号ＲＡＭＰ、および信号ＳＩＧに含まれるリセット電圧Ｖresetに基づいて比較動作を行い、Ｄ相期間ＴＤにおいて、参照信号ＲＡＭＰ、および信号ＳＩＧに含まれる画素電圧Ｖpixに基づいて比較動作を行うようになっている。
【0035】
なお、この例では、比較部２１を、図４Ａに示したように構成したが、これに限定されるものではなく、図４Ｂに示す比較部２１Ａのように構成してもよい。この例では、接地電圧ＶＳＳ０は、撮像制御部１５から、接地線ＶＳＳＬを介して供給される。この比較部２１Ａは、電源回路２２Ａと、比較回路２３Ａとを有している。電源回路２２Ａは、トランジスタＭＰ２０を有している。比較回路２３Ａは、容量素子Ｃ１１，Ｃ１２と、トランジスタＭＮ２１，ＭＰ２１，ＭＮ２２，ＭＰ２２と、スイッチＳＷ１１，ＳＷ１２と、容量素子Ｃ１３とを有している。トランジスタＭＰ２０～ＭＰ２２は、Ｐ型のＭＯＳトランジスタであり、トランジスタＭＮ２１，ＭＮ２２は、Ｎ型のＭＯＳトランジスタである。
【0036】
トランジスタＭＰ２０のゲートにはバイアス電圧ＶＢ１が供給され、ドレインは接地線ＶＳＳＬに接続され、ソースはトランジスタＭＮ２１，ＭＮ２２のソースに接続される。トランジスタＭＰ２０は、いわゆるソースフォロワとして動作することにより、ソースから接地電圧ＶＳＳ１を出力する。
【0037】
容量素子Ｃ１１，Ｃ１２は一端および他端を有する。容量素子Ｃ１１の一端は参照信号生成部１３に接続され、他端は容量素子Ｃ１２の他端、トランジスタＭＮ２１のゲート、およびスイッチＳＷ１１の一端に接続される。この容量素子Ｃ１１の一端には、参照信号生成部１３が生成した参照信号ＲＡＭＰが供給される。容量素子Ｃ１２の一端は信号線ＶＳＬに接続され、他端は容量素子Ｃ１１の他端、トランジスタＭＮ２１のゲート、およびスイッチＳＷ１１の一端に接続される。この容量素子Ｃ１２の一端には、画素Ｐが生成した信号ＳＩＧが供給される。
【0038】
トランジスタＭＮ２１のゲートは容量素子Ｃ１１，Ｃ１２の他端およびスイッチＳＷ１１の一端に接続され、ドレインはトランジスタＭＰ２１のドレイン、トランジスタＭＮ２２のゲート、およびスイッチＳＷ１１の他端に接続され、ソースはトランジスタＭＰ２０，ＭＮ２２のソースに接続される。トランジスタＭＰ２１のゲートにはバイアス電圧ＶＢ２が供給され、ドレインはトランジスタＭＮ２１のドレイン、トランジスタＭＮ２２のゲート、およびスイッチＳＷ１１の他端に接続され、ソースは電源電圧ＶＤＤ０が供給される。トランジスタＭＰ２１は、トランジスタＭＮ２１の負荷であり、定電流源として動作する。スイッチＳＷ１１は、制御信号ＡＺＳＷに基づいてオンオフするように構成され、一端は容量素子Ｃ１１，Ｃ１２の他端およびトランジスタＭＮ２１のゲートに接続され、他端はトランジスタＭＮ２１，ＭＰ２１のドレインおよびトランジスタＭＮ２２のゲートに接続される。トランジスタＭＮ２１，ＭＰ２１、およびスイッチＳＷ１１は、比較回路２３Ａの初段回路１０１を構成する。
【0039】
トランジスタＭＮ２２のゲートはトランジスタＭＮ２１，ＭＰ２１のドレインおよびスイッチＳＷ１１の他端に接続され、ドレインはトランジスタＭＰ２２のドレインおよびスイッチＳＷ１２の一端に接続され、ソースはトランジスタＭＰ２０，ＭＮ２１のソースに接続される。トランジスタＭＰ２２のゲートは容量素子Ｃ１３の一端およびスイッチＳＷ１２の他端に接続され、ドレインはトランジスタＭＮ２２のドレインおよびスイッチＳＷ１２の一端に接続され、ソースには電源電圧ＶＤＤ０が供給される。スイッチＳＷ１２は制御信号ＡＺＮに基づいてオンオフするように構成され、一端はトランジスタＭＮ２２，ＭＰ２２のドレインに接続され、他端はトランジスタＭＰ２２のゲートおよび容量素子Ｃ１３の一端に接続される。容量素子Ｃ１３の一端はトランジスタＭＰ２２のゲートおよびスイッチＳＷ１２の他端に接続され、他端には電源電圧ＶＤＤ０が供給される。トランジスタＭＮ２２，ＭＰ２２、スイッチＳＷ１２、および容量素子Ｃ１３は、比較回路２３Ａの後段回路１０２を構成する。
【0040】
図５は、電源線ＶＤＤＬおよび複数の比較部２１の接続例を表すものである。なお、この図では、比較回路２３のトランジスタＭＮ１１を定電流源のシンボルを用いて示すとともに、比較回路２３の後段回路１０２（トランジスタＭＰ１２，ＭＮ１２、スイッチＳＷ２、および容量素子Ｃ３）を、増幅回路のシンボルを用いて示している。
【0041】
図３，５に示したように、撮像制御部１５は、電源線ＶＤＤＬを介して、電源電圧ＶＤＤ０を複数の比較部２１に供給する。複数の比較部２１のそれぞれにおいて、電源回路２２（トランジスタＭＮ１０）は、この電源電圧ＶＤＤ０に基づいて、電源電圧ＶＤＤ１を生成し、生成した電源電圧ＶＤＤ１を比較回路２３に供給する。そして、比較回路２３は、参照信号ＲＡＭＰおよび信号ＳＩＧに基づいて比較動作を行うことにより、信号ＣＭＰＯを生成するようになっている。
【0042】
カウンタ２４（図３）は、比較部２１から供給された信号ＣＭＰＯ、および撮像制御部１５から供給された制御信号ＣＴＬに基づいて、撮像制御部１５から供給されたクロック信号ＣＬＫのパルスをカウントするカウント動作を行うように構成される。
【0043】
ラッチ２５は、カウンタ２４により得られたカウント値に基づいて、デジタルコードＣＯＤＥを生成し、このデジタルコードＣＯＤＥを保持するように構成される。具体的には、ラッチ２５は、Ｐ相期間ＴＰにおいてカウンタ２４により得られたカウント値ＣＮＴＰと、Ｄ相期間ＴＤにおいてカウンタ２４により得られたカウント値ＣＮＴＤとの差（ＣＮＴＤ－ＣＮＴＰ）に応じたデジタルコードＣＯＤＥを生成する。そして、ラッチ２５は、転送走査部２９から供給された制御信号に基づいて、このデジタルコードＣＯＤＥをバス配線ＢＵＳに出力するようになっている。
【0044】
転送走査部２９は、撮像制御部１５から供給された制御信号ＣＴＬ２に基づいて、複数のＡＤ変換部ＡＤＣのラッチ２５に対して、デジタルコードＣＯＤＥをバス配線ＢＵＳに順次出力させるように制御するように構成される。読出部２０は、このバス配線ＢＵＳを用いて、複数のＡＤ変換部ＡＤＣから供給された複数のデジタルコードＣＯＤＥを、画像信号ＤＡＴＡ０として、信号処理部１４に順次転送するようになっている。
【0045】
信号処理部１４（図１）は、撮像制御部１５からの指示に基づいて、画像信号ＤＡＴＡ０に対して、所定の信号処理を行うことにより画像信号ＤＡＴＡを生成し、この画像信号ＤＡＴＡを出力するように構成される。
【0046】
撮像制御部１５は、駆動部１２、参照信号生成部１３、読出部２０、および信号処理部１４に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１の動作を制御するように構成される。具体的には、撮像制御部１５は、駆動部１２に対して制御信号を供給することにより、駆動部１２が、画素ラインＬ単位で、画素アレイ１１における複数の画素Ｐを順次駆動するように制御する。また、撮像制御部１５は、参照信号生成部１３に対して制御信号を供給することにより、参照信号生成部１３が参照信号ＲＡＭＰを生成するように制御する。また、撮像制御部１５は、読出部２０に対して、電源電圧ＶＤＤ０およびバイアス電圧ＶＢ１，ＶＢ２を供給するとともに、制御信号ＡＺＳＷ，ＡＺＮ、ＣＴＬ，ＣＴＬ２およびクロック信号ＣＬＫを供給することにより、読出部２０が、信号ＳＩＧに基づいてＡＤ変換を行うことにより画像信号ＤＡＴＡ０を生成するように制御する。また、撮像制御部１５は、信号処理部１４に対して制御信号を供給することにより、信号処理部１４の動作を制御するようになっている。
【0047】
次に、撮像装置１の実装について説明する。撮像装置１において、図１に示した各ブロックは、例えば、１枚の半導体基板に形成されてもよいし、複数の半導体基板に形成されてもよい。
【0048】
図６は、１枚の半導体基板２００に形成した場合における撮像装置１の実装例を表すものである。半導体基板２００には画素アレイ１１が配置され、その画素アレイ１１の左には、駆動部１２が配置される。また、画素アレイ１１の下には、読出部２０が配置される。読出部２０では、上から順に、複数の定電流源ＣＳを含む定電流源部２０１、複数の比較部２１を含む比較回路部２０２、複数のカウンタ２４を含むカウンタ部２０３、複数のラッチ２５を含むラッチ部２０４、および転送走査部２９がこの順に配置される。この読出部２０の左には、参照信号生成部１３および撮像制御部１５が配置される。また、画素アレイ１１および読出部２０の右には信号処理部１４が配置される。
【0049】
図７は、２枚の半導体基板２１１，２１２に形成した場合における撮像装置１の実装例を表すものである。例えば、半導体基板２１１には画素アレイ１１が配置され、半導体基板２１２には、読出部２０、駆動部１２、参照信号生成部１３、信号処理部１４、および撮像制御部１５が配置される。半導体基板２１１，２１２は互いに重ね合わされる。そして、例えば、半導体基板２１１に配置された複数の信号線ＶＳＬが、例えばＴＳＶ（Through Silicon Via）を介して半導体基板２１２に配置された読出部２０に電気的に接続されるとともに、半導体基板２１１に配置された複数の制御線ＴＧＬ，ＲＳＴＬ，ＳＥＬＬが、例えばＴＳＶを介して半導体基板２１２に配置された駆動部１２に電気的に接続される。半導体基板２１２には、読出部２０が配置され、読出部２０の左には、駆動部１２、参照信号生成部１３、および撮像制御部１５が配置され、読出部２０の右には信号処理部１４が配置される。読出部２０では、上から順に、複数の定電流源ＣＳを含む定電流源部２０１、複数の比較部２１を含む比較回路部２０２、複数のカウンタ２４を含むカウンタ部２０３、複数のラッチ２５を含むラッチ部２０４、および転送走査部２９がこの順に配置される。
【0050】
このように、２枚の半導体基板２１１，２１２に形成した場合（図７）には、半導体基板２１１に画素アレイ１１を主に配置することにより、画素の形成に特化した半導体製造工程を用いて半導体基板２１１を製造することができる。つまり、半導体基板２１１には、画素アレイ１１以外に回路がないので、例えば、画素を形成するために特別な製造工程を用いた場合でも、その製造工程が画素アレイ１１以外の回路に影響を与えることがない。このように、撮像装置１では、画素の形成に特化した半導体製造工程を用いることができるので、撮像装置１における撮像特性を高めることができる。
【0051】
ここで、画素Ｐは、本開示における「第１の画素」の一具体例に対応する。比較部２１は、本開示における「第１の比較部」の一具体例に対応する。電源回路２２は、本開示における「第１の電源回路」の一具体例に対応する。比較回路２３は、本開示における「第１の比較回路」の一具体例に対応する。トランジスタＭＮ１０は、本開示における「第１の電源トランジスタ」の一具体例に対応する。容量素子Ｃ１は、本開示における「第１の容量素子」の一具体例に対応する。容量素子Ｃ２は、本開示における「第２の容量素子」の一具体例に対応する。トランジスタＭＰ１１は、本開示における「第１のトランジスタ」の一具体例に対応する。スイッチＳＷ１は、本開示における「第１のスイッチ」の一具体例に対応する。トランジスタＭＮ１１は、本開示における「第１の電流源」の一具体例に対応する。トランジスタＭＰ１２は、本開示における「第２のトランジスタ」の一具体例に対応する。トランジスタＭＮ１２は、本開示における「第３のトランジスタ」の一具体例に対応する。スイッチＳＷ２は、本開示における「第２のスイッチ」の一具体例に対応する。
【0052】
［動作および作用］
続いて、本実施の形態の撮像装置１の動作および作用について説明する。
続いて、本実施の形態の撮像装置１の動作および作用について説明する。
【0053】
（全体動作概要）
まず、図１を参照して、撮像装置１の全体動作概要を説明する。駆動部１２は、撮像制御部１５からの指示に基づいて、画素ラインＬ単位で、画素アレイ１１における複数の画素Ｐを順次駆動する。画素Ｐは、Ｐ相期間ＴＰにおいて、リセット電圧Ｖresetを信号ＳＩＧとして出力し、Ｄ相期間ＴＤにおいて、受光量に応じた画素電圧Ｖpixを信号ＳＩＧとして出力する。参照信号生成部１３は、撮像制御部１５からの指示に基づいて、参照信号ＲＡＭＰを生成する。読出部２０は、撮像制御部１５からの指示に基づいて、画素アレイ１１から信号線ＶＳＬを介して供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、画像信号ＤＡＴＡ０を生成する。信号処理部１４は、撮像制御部１５からの指示に基づいて、画像信号ＤＡＴＡ０に対して、所定の信号処理を行うことにより画像信号ＤＡＴＡを生成する。撮像制御部１５は、駆動部１２、参照信号生成部１３、読出部２０、および信号処理部１４に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１の動作を制御する
まず、図１を参照して、撮像装置１の全体動作概要を説明する。駆動部１２は、撮像制御部１５からの指示に基づいて、画素ラインＬ単位で、画素アレイ１１における複数の画素Ｐを順次駆動する。画素Ｐは、Ｐ相期間ＴＰにおいて、リセット電圧Ｖresetを信号ＳＩＧとして出力し、Ｄ相期間ＴＤにおいて、受光量に応じた画素電圧Ｖpixを信号ＳＩＧとして出力する。参照信号生成部１３は、撮像制御部１５からの指示に基づいて、参照信号ＲＡＭＰを生成する。読出部２０は、撮像制御部１５からの指示に基づいて、画素アレイ１１から信号線ＶＳＬを介して供給された信号ＳＩＧに基づいてＡＤ変換を行うことにより、画像信号ＤＡＴＡ０を生成する。信号処理部１４は、撮像制御部１５からの指示に基づいて、画像信号ＤＡＴＡ０に対して、所定の信号処理を行うことにより画像信号ＤＡＴＡを生成する。撮像制御部１５は、駆動部１２、参照信号生成部１３、読出部２０、および信号処理部１４に制御信号を供給し、これらの回路の動作を制御することにより、撮像装置１の動作を制御する
【0054】
（詳細動作）
撮像装置１において、複数の画素Ｐは、受光量に応じて電荷を蓄積し、受光量に応じた画素電圧Ｖpixを信号ＳＩＧとして出力する。そして、読出部２０は、この信号ＳＩＧに基づいてＡＤ変換を行う。以下に、この動作について詳細に説明する。
撮像装置１において、複数の画素Ｐは、受光量に応じて電荷を蓄積し、受光量に応じた画素電圧Ｖpixを信号ＳＩＧとして出力する。そして、読出部２０は、この信号ＳＩＧに基づいてＡＤ変換を行う。以下に、この動作について詳細に説明する。
【0055】
図８は、画素アレイ１１における複数の画素Ｐを走査する動作の一例を表すものである。
【0056】
撮像装置１は、タイミングｔ０～ｔ１の期間において、画素アレイ１１に対して、垂直方向において上から順に露光開始駆動Ｄ１を行う。具体的には、駆動部１２は、例えば、制御信号ＳＴＧ，ＳＲＳＴを生成することにより、画素ラインＬを順次選択し、画素ＰにおけるトランジスタＴＧ，ＲＳＴを所定の長さの時間において順次オン状態にする。これにより、画素Ｐでは、フローティングディフュージョンＦＤの電圧およびフォトダイオードＰＤのカソードの電圧が電源電圧ＶＤＤに設定される。そして、トランジスタＴＧ，ＲＳＴがオフ状態になると、フォトダイオードＰＤは、受光量に応じて電荷を蓄積し始める。このようにして、複数の画素Ｐでは、露光期間Ｔが順次開始する。
【0057】
撮像装置１は、タイミングｔ２～ｔ３の期間において、画素アレイ１１に対して、垂直方向において上から順に読出駆動Ｄ２を行う。具体的には、駆動部１２は、後述するように、制御信号ＳＴＧ，ＳＲＳＴを生成することにより、画素ラインＬを順次選択する。これにより、画素Ｐは、Ｐ相期間ＴＰにおいてリセット電圧Ｖresetを信号ＳＩＧとして出力し、Ｄ相期間ＴＤにおいて画素電圧Ｖpixを信号ＳＩＧとして出力する。読出部２０は、この信号ＳＩＧに基づいてＡＤ変換を行うことによりデジタルコードＣＯＤＥを生成する。
【0058】
撮像装置１は、このような露光開始駆動Ｄ１および読出駆動Ｄ２を繰り返す。これにより、撮像装置１では、一連の撮像画像が得られる。
【0059】
次に、読出駆動Ｄ２について、詳細に説明する。以下に、複数の画素Ｐのうちのある画素Ｐ（画素Ｐ１）に着目し、この画素Ｐ１およびその画素Ｐ１に接続されたＡＤ変換部ＡＤＣ（ＡＤ変換部ＡＤＣ１）の動作について詳細に説明する。
【0060】
図９は、着目した画素Ｐ１における読出駆動Ｄ２の一動作例を表すものであり、（Ａ）は制御信号ＳＳＥＬの波形を示し、（Ｂ）は制御信号ＳＲＳＴの波形を示し、（Ｃ）は制御信号ＳＴＧの波形を示し、（Ｄ）は信号ＳＩＧの波形を示し、（Ｅ）は制御信号ＡＺＳＷの波形を示し、（Ｆ）は参照信号ＲＡＭＰの波形を示し、（Ｇ）はＡＤ変換部ＡＤＣ１の比較部２１におけるトランジスタＭＰ１１のゲート電圧Ｖｇの波形を示し、（Ｈ）はＡＤ変換部ＡＤＣ１における信号ＣＭＰＯの波形を示す。制御信号ＡＺＮの波形は、制御信号ＡＺＳＷの波形と同様である。
【0061】
撮像装置１では、ある水平期間（Ｈ）において、まず、画素Ｐ１がリセット動作を行うことによりリセット電圧Ｖresetを出力し、ＡＤ変換部ＡＤＣ１がＰ相期間ＴＰにおいてそのリセット電圧Ｖresetに基づいてＡＤ変換を行う。そして、その後に画素Ｐ１が電荷転送動作を行うことにより画素電圧Ｖpixを出力し、ＡＤ変換部ＡＤＣ１がＤ相期間ＴＤにおいてその画素電圧Ｖpixに基づいてＡＤ変換を行う。以下にこの動作について詳細に説明する。
【0062】
まず、タイミングｔ１１において、水平期間Ｈが開始すると、駆動部１２は、制御信号ＳＳＥＬの電圧を低レベルから高レベルに変化させる（図９（Ａ））。これにより、画素Ｐ１では、トランジスタＳＥＬがオン状態になり、画素Ｐ１が信号線ＶＳＬと電気的に接続される。また、このタイミングｔ１１において、駆動部１２は、制御信号ＳＲＳＴの電圧を低レベルから高レベルに変化させる（図９（Ｂ））。これにより、画素Ｐ１では、トランジスタＲＳＴがオン状態になり、フローティングディフュージョンＦＤの電圧が電源電圧ＶＤＤに設定される（リセット動作）。そして、画素Ｐ１は、このときのフローティングディフュージョンＦＤの電圧に対応する電圧（リセット電圧Ｖreset）を出力する。このようにして、信号ＳＩＧの電圧がリセット電圧Ｖresetになる（図９（Ｄ））。
【0063】
また、このタイミングｔ１１において、参照信号生成部１３は、参照信号ＲＡＭＰを電圧Ｖ１にする（図９（Ｆ））。また、このタイミングｔ１１において、撮像制御部１５は、制御信号ＡＺＳＷ，ＡＺＮの電圧を低レベルから高レベルに変化させる（図９（Ｅ））。これにより、ＡＤ変換部ＡＤＣ１の比較部２１では、スイッチＳＷ１，ＳＷ２がともにオン状態になる。スイッチＳＷ１がオン状態になることにより、トランジスタＭＰ１１のゲート電圧Ｖｇが、トランジスタＭＰ１１のドレイン電圧と同じ電圧（電圧Ｖ２）になり（図９（Ｇ））、容量素子Ｃ１，Ｃ２の電圧が設定される。また、スイッチＳＷ２がオン状態になることにより、トランジスタＭＮ１２のゲート電圧が、トランジスタＭＮ１２のドレイン電圧と同じ電圧になり、容量素子Ｃ３の電圧が設定される。これにより、信号ＣＭＰＯの電圧は電圧Ｖ３になる（図９（Ｈ））。このようにして、比較部２１では、動作点設定動作を行う。
【0064】
次に、タイミングｔ１２において、駆動部１２は、制御信号ＳＲＳＴの電圧を高レベルから低レベルに変化させる（図９（Ｂ））。これにより、画素Ｐ１では、トランジスタＲＳＴがオフ状態になる。
【0065】
次に、タイミングｔ１３において、撮像制御部１５は、制御信号ＡＺＳＷ，ＡＺＮの電圧を高レベルから低レベルに変化させる（図９（Ｅ））。これにより、ＡＤ変換部ＡＤＣ１の比較部２１では、スイッチＳＷ１，ＳＷ２がともにオフ状態になり、動作点設定動作が終了する。比較部２１は、これ以降、ゲート電圧Ｖｇと、電圧Ｖ２とを比較するように動作する。
【0066】
次に、タイミングｔ１４において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を電圧Ｖ１から電圧Ｖ４に低下させる（図９（Ｆ））。これにより、ＡＤ変換部ＡＤＣ１の比較部２１では、トランジスタＭＰ１１のゲート電圧Ｖｇが電圧Ｖ２より低くなるので（図９（Ｇ））、信号ＣＭＰＯの電圧が低下する（図９（Ｈ））。言い換えれば、比較部２１は、ゲート電圧Ｖｇと電圧Ｖ２とを比較し、ゲート電圧Ｖｇがこの電圧Ｖ２よりも低いので、信号ＣＭＰＯの電圧を低レベルにする。
【0067】
次に、タイミングｔ１５～ｔ１７の期間（Ｐ相期間ＴＰ）において、ＡＤ変換部ＡＤＣ１は、リセット電圧Ｖresetに基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ１５において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を、電圧Ｖ４から所定の変化度合いで上昇させ始める（図９（Ｆ））。これに応じて、ＡＤ変換部ＡＤＣ１の比較部２１では、トランジスタＭＰ１１のゲート電圧Ｖｇが上昇し始める（図９（Ｇ））。また、このタイミングｔ１５において、撮像制御部１５は、クロック信号ＣＬＫの生成を開始する。ＡＤ変換部ＡＤＣ１のカウンタ２４は、カウント動作を行うことにより、このクロック信号ＣＬＫのパルスをカウントする。
【0068】
そして、タイミングｔ１６において、ゲート電圧Ｖｇが電圧Ｖ２を上回る（図９（Ｇ））。これにより、ＡＤ変換部ＡＤＣ１の比較部２１は、信号ＣＭＰＯの電圧を低レベルから高レベルに変化させる（図９（Ｈ））。すなわち、比較部２１は、ゲート電圧Ｖｇと電圧Ｖ２とを比較し、ゲート電圧Ｖｇがこの電圧Ｖ２を上回ったので、信号ＣＭＰＯの電圧を低レベルから高レベルに変化させる。ＡＤ変換部ＡＤＣ１のカウンタ２４は、この信号ＣＭＰＯの遷移に基づいて、カウント動作を停止する。このとき、カウンタ２４のカウント値はＣＮＴＰである。ＡＤ変換部ＡＤＣ１のラッチ２５は、このカウント値ＣＮＴＰを、Ｐ相期間ＴＰにおけるカウント値としてラッチする。そして、カウンタ２４はリセットされる。
【0069】
次に、タイミングｔ１７において、参照信号生成部１３は、Ｐ相期間ＴＰの終了に伴い、参照信号ＲＡＭＰの電圧を電圧Ｖ１に設定する。また、撮像制御部１５は、このタイミングｔ１７において、クロック信号ＣＬＫの生成を停止する。
【0070】
そして、このタイミングｔ１７において、駆動部１２は、制御信号ＳＴＧの電圧を低レベルから高レベルに変化させる（図９（Ｃ））。これにより、画素Ｐ１では、トランジスタＴＧがオン状態になり、フォトダイオードＰＤで発生した電荷がフローティングディフュージョンＦＤに転送される（電荷転送動作）。そして、画素Ｐ１は、このときのフローティングディフュージョンＦＤの電圧に対応する電圧（画素電圧Ｖpix）を出力する。このようにして、信号ＳＩＧの電圧が画素電圧Ｖpixになる（図９（Ｄ））。この図９では、互いに異なる２つの画素電圧Ｖpix（画素電圧Ｖpix1，Ｖpix2）の例を示している。このように信号ＳＩＧの電圧が低下することにより、ＡＤ変換部ＡＤＣ１の比較部２１では、トランジスタＭＰ１１のゲート電圧Ｖｇが低下する（図９（Ｇ））。ゲート電圧Ｖｇは、画素電圧Ｖpixに応じた電圧だけ変化する。このようにゲート電圧Ｖｇが低下することにより、信号ＣＭＰＯの電圧が低下する（図９（Ｈ））。すなわち、比較部２１は、ゲート電圧Ｖｇと電圧Ｖ２とを比較し、ゲート電圧Ｖｇがこの電圧Ｖ２よりも低いので、信号ＣＭＰＯの電圧を低レベルにする。
【0071】
次に、タイミングｔ１８において、駆動部１２は、制御信号ＳＴＧの電圧を高レベルから低レベルに変化させる（図９（Ｃ））。これにより、画素Ｐ１では、トランジスタＴＧがオフ状態になる。
【0072】
次に、タイミングｔ１９において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を電圧Ｖ１から電圧Ｖ４に低下させる（図９（Ｆ））。これにより、ＡＤ変換部ＡＤＣ１の比較部２１では、トランジスタＭＰ１１のゲート電圧Ｖｇが低下する（図９（Ｇ））。
【0073】
次に、タイミングｔ２０～ｔ２３の期間（Ｄ相期間ＴＤ）において、ＡＤ変換部ＡＤＣ１は、画素電圧Ｖpixに基づいてＡＤ変換を行う。具体的には、まず、タイミングｔ２０において、参照信号生成部１３は、参照信号ＲＡＭＰの電圧を、電圧Ｖ４から所定の変化度合いで上昇させ始める（図９（Ｆ））。これに応じて、ＡＤ変換部ＡＤＣ１の比較部２１では、トランジスタＭＰ１１のゲート電圧Ｖｇが上昇し始める（図９（Ｇ））。また、このタイミングｔ２０において、撮像制御部１５は、クロック信号ＣＬＫの生成を開始する。ＡＤ変換部ＡＤＣ１のカウンタ２４は、カウント動作を行うことにより、このクロック信号ＣＬＫのパルスをカウントする。
【0074】
画素電圧Ｖpixが電圧Ｖpix1である場合には、タイミングｔ２１において、ゲート電圧Ｖｇが電圧Ｖ２を上回る（図９（Ｇ））。これにより、ＡＤ変換部ＡＤＣ１の比較部２１は、信号ＣＭＰＯの電圧を低レベルから高レベルに変化させる（図９（Ｈ））。すなわち、比較部２１は、ゲート電圧Ｖｇと電圧Ｖ２とを比較し、ゲート電圧Ｖｇが電圧Ｖ２を上回ったので、信号ＣＭＰＯの電圧を低レベルから高レベルに変化させる。
【0075】
また、画素電圧Ｖpixが電圧Ｖpix2である場合には、タイミングｔ２２において、ゲート電圧Ｖｇが電圧Ｖ２を上回る（図９（Ｇ））。これにより、ＡＤ変換部ＡＤＣ１の比較部２１は、信号ＣＭＰＯの電圧を低レベルから高レベルに変化させる（図９（Ｈ））。
【0076】
ＡＤ変換部ＡＤＣ１のカウンタ２４は、この信号ＣＭＰＯの遷移に基づいて、カウント動作を停止する。このとき、カウンタ２４のカウント値はＣＮＴＤである。ＡＤ変換部ＡＤＣ１のラッチ２５は、このカウント値ＣＮＴＤを、Ｄ相期間ＴＤにおけるカウント値としてラッチする。そして、カウンタ２４はリセットされる。
【0077】
次に、タイミングｔ２３において、参照信号生成部１３は、Ｄ相期間ＴＤの終了に伴い、参照信号ＲＡＭＰの電圧を電圧Ｖ１に設定する（図９（Ｆ））。また、撮像制御部１５は、このタイミングｔ２３において、クロック信号ＣＬＫの生成を停止する。そして、駆動部１２は、このタイミングｔ２３において、制御信号ＳＳＥＬの電圧を高レベルから低レベルに変化させる（図９（Ａ））。これにより、画素Ｐ１では、トランジスタＳＥＬがオフ状態になり、画素Ｐ１が信号線ＶＳＬから電気的に切り離される。
【0078】
そして、ＡＤ変換部ＡＤＣ１のラッチ２５は、Ｐ相期間ＴＰにおいてカウンタ２４により得られたカウント値ＣＮＴＰと、Ｄ相期間ＴＤにおいてカウンタ２４により得られたカウント値ＣＮＴＤとの差（ＣＮＴＤ－ＣＮＴＰ）に応じたデジタルコードＣＯＤＥを生成する。
【0079】
このように撮像装置１では、Ｐ相期間ＴＰにおいてリセット電圧Ｖresetに基づいてカウント動作を行うことによりカウント値ＣＮＴＰを取得し、Ｄ相期間ＴＤにおいて画素電圧Ｖpixに基づいてカウント動作を行うことによりカウント値ＣＮＴＤを取得するようにした。そして、撮像装置１では、カウント値ＣＮＴＰ，ＣＮＴＤの差（ＣＮＴＤ－ＣＮＴＰ）に応じたデジタルコードＣＯＤＥを生成するようにした。撮像装置１では、このような相関２重サンプリングを行うようにしたので、画素電圧Ｖpixに含まれるノイズ成分を取り除くことができ、その結果、撮像画像の画質を高めることができる。
【0080】
以上のように、撮像装置１では、複数の比較部２１のそれぞれが電源回路２２を有するようにした。これにより、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。すなわち、例えば、複数の比較部２１のそれぞれに電源回路２２を設けない場合には、あるＡＤ変換部ＡＤＣにおいて比較部２１が信号ＣＭＰＯを遷移させたときに、過渡電流により電源電圧ＶＤＤ０にノイズが生じるおそれがある。この場合には、このノイズが、電源線ＶＤＤＬを介して他のＡＤ変換部の動作に影響を与えるおそれがある。撮像装置１では、複数の比較部２１のそれぞれに電源回路２２を設けたので、あるＡＤ変換部ＡＤＣにおいて比較部２１が信号ＣＭＰＯを遷移させたときに、過渡電流により生じた電源電圧ＶＤＤ０のノイズが、他のＡＤ変換部ＡＤＣの動作に影響するおそれを低減することができる。これにより、撮像装置１では、例えば撮像画像にストリーキングが生じるおそれを低減することができる。その結果、撮像装置１では、撮像画像の画質を高めることができる。
【0081】
［効果］
以上のように本実施の形態では、複数の比較部のそれぞれが電源回路を有するようにしたので、撮像画像の画質を高めることができる。
以上のように本実施の形態では、複数の比較部のそれぞれが電源回路を有するようにしたので、撮像画像の画質を高めることができる。
【0082】
［変形例１］
上記実施の形態では、例えば、図４Ａに示した比較部２１の比較回路２３に４つのトランジスタＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ１２を設けるようにしたが、これに限定されるものではない。例えば、図１０Ａに示す比較部２１Ｂの比較回路２３Ｂのように、さらにトランジスタＭＮ１３を設けてもよい。このトランジスタＭＮ１３は、Ｎ型のＭＯＳトランジスタであり、ゲートには信号ＣＭＰＯが供給され、ドレインはトランジスタＭＮ１０，ＭＰ１１，ＭＰ１２のソースに接続され、ソースはトランジスタＭＰ１１，ＭＮ１１のドレイン、トランジスタＭＰ１２のゲート、スイッチＳＷ１の他端に接続される。ここで、トランジスタＭＮ１３は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタＭＮ１３は、信号ＣＭＰＯの電圧に基づいて、定電流源として動作するトランジスタＭＮ１１のドレイン電圧が低くなりすぎないように制御する。これにより、例えば、トランジスタＭＮ１１における定電流性を維持することができるとともに、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
上記実施の形態では、例えば、図４Ａに示した比較部２１の比較回路２３に４つのトランジスタＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ１２を設けるようにしたが、これに限定されるものではない。例えば、図１０Ａに示す比較部２１Ｂの比較回路２３Ｂのように、さらにトランジスタＭＮ１３を設けてもよい。このトランジスタＭＮ１３は、Ｎ型のＭＯＳトランジスタであり、ゲートには信号ＣＭＰＯが供給され、ドレインはトランジスタＭＮ１０，ＭＰ１１，ＭＰ１２のソースに接続され、ソースはトランジスタＭＰ１１，ＭＮ１１のドレイン、トランジスタＭＰ１２のゲート、スイッチＳＷ１の他端に接続される。ここで、トランジスタＭＮ１３は、本開示における「第４のトランジスタ」の一具体例に対応する。トランジスタＭＮ１３は、信号ＣＭＰＯの電圧に基づいて、定電流源として動作するトランジスタＭＮ１１のドレイン電圧が低くなりすぎないように制御する。これにより、例えば、トランジスタＭＮ１１における定電流性を維持することができるとともに、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
【0083】
この例では、比較部２１（図４Ａ）に本変形例を適用したが、例えば、比較部２１Ａ（図４Ｂ）に本変形例を適用してもよい。具体的には、例えば、図１０Ｂに示す比較部２１Ｃの比較回路２３Ｃのように、トランジスタＭＰ２３を設けてもよい。このトランジスタＭＰ２３は、Ｐ型のＭＯＳトランジスタであり、ゲートには信号ＣＭＰＯが供給され、ドレインはトランジスタＭＰ２０，ＭＮ２１，ＭＮ２２のソースに接続され、ソースはトランジスタＭＮ２１，ＭＰ２１のドレイン、トランジスタＭＮ２２のゲート、スイッチＳＷ１１の他端に接続される。トランジスタＭＰ２３は、信号ＣＭＰＯの電圧に基づいて、定電流源として動作するトランジスタＭＰ２１のドレイン電圧が高くなりすぎないように制御する。これにより、例えば、トランジスタＭＰ２１における定電流性を維持することができるとともに、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
【0084】
［変形例２］
上記実施の形態では、例えば、図４Ａに示した比較部２１の電源回路２２において、トランジスタＭＮ１０のゲートにバイアス電圧ＶＢ１を常に供給するようにしたが、これに限定されるものではない。これに代えて、例えば、サンプル・ホールド回路を設け、所定の期間にのみ、トランジスタＭＮ１０のゲートにバイアス電圧ＶＢ１を供給してもよい。以下に、図１０Ａに示した比較部２１Ｂに本変形例を適用した場合の例について詳細に説明する。
上記実施の形態では、例えば、図４Ａに示した比較部２１の電源回路２２において、トランジスタＭＮ１０のゲートにバイアス電圧ＶＢ１を常に供給するようにしたが、これに限定されるものではない。これに代えて、例えば、サンプル・ホールド回路を設け、所定の期間にのみ、トランジスタＭＮ１０のゲートにバイアス電圧ＶＢ１を供給してもよい。以下に、図１０Ａに示した比較部２１Ｂに本変形例を適用した場合の例について詳細に説明する。
【0085】
図１１Ａは、本変形例に係る比較部２１Ｄの一構成例を表すものである。比較部２１Ｄは、電源回路２２Ｄと、比較回路２３Ｂとを有している。電源回路２２Ｄは、容量素子Ｃ４と、スイッチＳＷ３とを有している。容量素子Ｃ４の一端はトランジスタＭＮ１０のゲートおよびスイッチＳＷ３の一端に接続され、他端には直流の電圧ＶＲＥＦが供給される。この電圧ＶＲＥＦは、撮像制御部１５により生成される。なお、容量素子Ｃ４は、ＭＯＳキャパシタなどを用いて構成してもよいし、例えば、トランジスタＭＮ１０のゲートの寄生容量、スイッチＳＷ３の寄生容量、配線の寄生容量などを用いて構成してもよい。スイッチＳＷ３は、制御信号ＳＨＳＷに基づいてオンオフするように構成され、一端はトランジスタＭＮ１０のゲートおよび容量素子Ｃ４の一端に接続され、他端にはバイアス電圧ＶＢ１が供給される。制御信号ＳＨＳＷは、撮像制御部１５により生成される。容量素子Ｃ４およびスイッチＳＷ３は、サンプル・ホールド回路を構成する。ここで、容量素子Ｃ４は、本開示における「第４の容量素子」の一具体例に対応する。スイッチＳＷ３は、本開示における「第４のスイッチ」の一具体例に対応する。
【0086】
スイッチＳＷ３は、例えば、スイッチＳＷ１，ＳＷ２がオン状態になる期間においてオン状態になり、スイッチＳＷ１，ＳＷ２がオフ状態になる期間においてオフ状態になる。具体的には、図９に示した読出駆動Ｄ２において、スイッチＳＷ３は、タイミングｔ１１～ｔ１３の期間においてオン状態になる。これにより、トランジスタＭＮ１０のゲートの電圧がバイアス電圧ＶＢ１に設定される。そして、スイッチＳＷ３は、タイミングｔ１３～ｔ２３の期間においてオフ状態になる。これにより、トランジスタＭＮ１０のゲートの電圧は、このバイアス電圧ＶＢ１に維持される。比較部２１Ｄでは、Ｐ相期間ＴＰおよびＤ相期間ＴＤにおいてスイッチＳＷ３がオフ状態になる。よって、例えば、あるＡＤ変換部ＡＤＣにおいて比較部２１Ｄが信号ＣＭＰＯを遷移させたときに、トランジスタＭＮ１０のゲートにノイズが生じた場合に、このノイズが他のＡＤ変換部ＡＤＣの動作に影響を与えるおそれを低減することができる。その結果、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
【0087】
同様に、例えば、比較例２１Ａ（図４Ｂ）に本変形例を適用してもよいし、比較部２１Ｃ（図１０Ｂ）に本変形例を適用してもよい。図１１Ｂは、比較部２１Ｃ（図１０Ｂ）に本変形例を適用した場合における比較部２１Ｅの一構成例を表すものである。比較部２１Ｅは、電源回路２２Ｅと、比較回路２３Ｃとを有している。電源回路２２Ｅは、容量素子Ｃ１４と、スイッチＳＷ１３とを有している。容量素子Ｃ１４の一端はトランジスタＭＰ２０のゲートおよびスイッチＳＷ１３の一端に接続され、他端には電圧ＶＲＥＦが供給される。スイッチＳＷ１３は、制御信号ＳＨＳＷに基づいてオンオフするように構成され、一端はトランジスタＭＰ２０のゲートおよび容量素子Ｃ１４の一端に接続され、他端にはバイアス電圧ＶＢ１が供給される。これにより、比較部２１Ｅでは、比較部２１Ｄと同様に、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
【0088】
［変形例３］
上記実施の形態では、例えば、図４Ａに示した比較部２１の比較回路２３において、電流源として動作するトランジスタＭＮ１１のゲートにバイアス電圧ＶＢ２を常に供給するようにしたが、これに限定されるものではない。これに代えて、例えば、サンプル・ホールド回路を設け、所定の期間にのみ、トランジスタＭＮ１１のゲートにバイアス電圧ＶＢ２を供給してもよい。以下に、図１１Ａに示した比較部２１Ｄに本変形例を適用した場合の例について詳細に説明する。
上記実施の形態では、例えば、図４Ａに示した比較部２１の比較回路２３において、電流源として動作するトランジスタＭＮ１１のゲートにバイアス電圧ＶＢ２を常に供給するようにしたが、これに限定されるものではない。これに代えて、例えば、サンプル・ホールド回路を設け、所定の期間にのみ、トランジスタＭＮ１１のゲートにバイアス電圧ＶＢ２を供給してもよい。以下に、図１１Ａに示した比較部２１Ｄに本変形例を適用した場合の例について詳細に説明する。
【0089】
図１２Ａは、本変形例に係る比較部２１Ｆの一構成例を表すものである。比較部２１Ｆは、電源回路２２Ｄと、比較回路２３Ｆとを有している。比較回路２３Ｆは、容量素子Ｃ５と、スイッチＳＷ４とを有している。容量素子Ｃ５の一端はトランジスタＭＮ１１のゲートおよびスイッチＳＷ４の一端に接続され、他端には直流の電圧ＶＲＥＦが供給される。この電圧ＶＲＥＦは、撮像制御部１５により生成される。なお、容量素子Ｃ５は、ＭＯＳキャパシタなどを用いて構成してもよいし、例えば、トランジスタＭＮ１１のゲートの寄生容量、スイッチＳＷ４の寄生容量、配線の寄生容量などを用いて構成してもよい。スイッチＳＷ４は、制御信号ＳＨＳＷ２に基づいてオンオフするように構成され、一端はトランジスタＭＮ１１のゲートおよび容量素子Ｃ５の一端に接続され、他端にはバイアス電圧ＶＢ２が供給される。制御信号ＳＨＳＷ２は、撮像制御部１５により生成される。容量素子Ｃ５およびスイッチＳＷ４は、サンプル・ホールド回路を構成する。ここで、スイッチＳＷ４は、本開示における「第６のスイッチ」の一具体例に対応する。
【0090】
スイッチＳＷ４は、例えば、スイッチＳＷ１，ＳＷ２がオン状態になる期間においてオン状態になり、スイッチＳＷ１，ＳＷ２がオフ状態になる期間においてオフ状態になる。具体的には、図９に示した読出駆動Ｄ２において、スイッチＳＷ４は、タイミングｔ１１～ｔ１３の期間においてオン状態になる。これにより、トランジスタＭＮ１１のゲートの電圧がバイアス電圧ＶＢ２に設定される。そして、スイッチＳＷ４は、タイミングｔ１３～ｔ２３の期間においてオフ状態になる。これにより、トランジスタＭＮ１１のゲートの電圧は、このバイアス電圧ＶＢ２に維持される。比較部２１Ｆでは、Ｐ相期間ＴＰおよびＤ相期間ＴＤにおいてスイッチＳＷ４がオフ状態になる。よって、例えば、あるＡＤ変換部ＡＤＣにおいて、比較部２１Ｆが信号ＣＭＰＯを遷移させたときに、トランジスタＭＮ１１のゲートにノイズが生じた場合に、このノイズが他のＡＤ変換部ＡＤＣの動作に影響を与えるおそれを低減することができる。その結果、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
【0091】
同様に、例えば、比較例２１Ａ（図４Ｂ）に本変形例を適用してもよいし、比較部２１Ｃ（図１０Ｂ）に本変形例を適用してもよいし、比較部２１Ｅ（図１１Ｂ）に本変形例を適用してもよい。図１２Ｂは、比較部２１Ｅ（図１１Ｂ）に本変形例を適用した場合における比較部２１Ｇの一構成例を表すものである。比較部２１Ｇは、電源回路２２Ｅと、比較回路２３Ｇとを有している。比較回路２３Ｇは、容量素子Ｃ１５と、スイッチＳＷ１４とを有している。容量素子Ｃ１５の一端はトランジスタＭＰ２１のゲートおよびスイッチＳＷ１４の一端に接続され、他端には電圧ＶＲＥＦが供給される。スイッチＳＷ１４は、制御信号ＳＨＳＷ２に基づいてオンオフするように構成され、一端はトランジスタＭＰ２１のゲートおよび容量素子Ｃ１５の一端に接続され、他端にはバイアス電圧ＶＢ２が供給される。これにより、比較部２１Ｇでは、比較部２１Ｆと同様に、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
【0092】
［変形例４］
上記実施の形態では、例えば、図４Ａに示した比較部２１のように、２つのトランジスタＭＰ１１，ＭＮ１１を用いて比較回路２３の初段回路１０１を構成したが、これに限定されるものではない。これに代えて、例えば、図１３に示す比較部２１Ｈのように、より多くのトランジスタを用いて初段回路１０１を構成してもよい。この比較部２１Ｈの初段回路１０１は、トランジスタＭＮ１１，ＭＰ１１，ＭＰ１３，ＭＮ１４を有している。
上記実施の形態では、例えば、図４Ａに示した比較部２１のように、２つのトランジスタＭＰ１１，ＭＮ１１を用いて比較回路２３の初段回路１０１を構成したが、これに限定されるものではない。これに代えて、例えば、図１３に示す比較部２１Ｈのように、より多くのトランジスタを用いて初段回路１０１を構成してもよい。この比較部２１Ｈの初段回路１０１は、トランジスタＭＮ１１，ＭＰ１１，ＭＰ１３，ＭＮ１４を有している。
【0093】
トランジスタＭＰ１３は、Ｐ型のＭＯＳトランジスタであり、ゲートにはバイアス電圧ＶＢ３が供給され、ドレインはトランジスタＭＮ１４のドレイン、後段回路１０２の入力端子、およびスイッチＳＷ１の他端に接続され、ソースはトランジスタＭＰ１１のドレインに接続される。バイアス電圧ＶＢ３は、撮像制御部１５により生成される。トランジスタＭＰ１１はソース接地され、このトランジスタＭＰ１３は、ゲート接地される。これにより、トランジスタＭＰ１１およびトランジスタＭＰ１３は、カスコード回路を構成している。
【0094】
トランジスタＭＮ１４は、Ｎ型のＭＯＳトランジスタであり、ゲートにはバイアス電圧ＶＢ４が供給され、ドレインはトランジスタＭＰ１３のドレイン、後段回路１０２の入力端子、およびスイッチＳＷ１の他端に接続され、ソースはトランジスタＭＮ１１のドレインに接続される。バイアス電圧ＶＢ４は、撮像制御部１５により生成される。トランジスタＭＮ１１，ＭＮ１４は、カスコード回路を構成する。
【0095】
この構成により、比較回路２３Ｈでは、小信号利得を高めることができるので、より安定な比較動作を実現することができる。また、トランジスタＭＰ１３，ＭＮ１４を設けることにより、後段回路１０２からのキックバックノイズを低減することができる。
【0096】
［変形例５］
上記実施の形態では、例えば、図４Ａに示した比較部２１のように、電源回路２２において、トランジスタＭＮ１０がソースフォロワとして動作するようにしたが、これに限定されるものではない。これに代えて、例えば、複数のトランジスタを設け、これらの複数のトランジスタが複数段のソースフォロワとして動作するようにしてもよい。以下に、本変形例について、いくつか例を挙げて詳細に説明する。
上記実施の形態では、例えば、図４Ａに示した比較部２１のように、電源回路２２において、トランジスタＭＮ１０がソースフォロワとして動作するようにしたが、これに限定されるものではない。これに代えて、例えば、複数のトランジスタを設け、これらの複数のトランジスタが複数段のソースフォロワとして動作するようにしてもよい。以下に、本変形例について、いくつか例を挙げて詳細に説明する。
【0097】
図１４は、本変形例に係る比較部２１Ｊの一構成例を表すものである。比較部２１Ｊは、電源回路２２Ｊと、比較回路２３とを有している。電源回路２２Ｊは、トランジスタＭＮ１０，ＭＮ１５と、容量素子Ｃ６と、スイッチＳＷ５とを有している。
【0098】
トランジスタＭＮ１０のゲートにはバイアス電圧ＶＢ１が供給され、ドレインは電源線ＶＤＤＬに接続され、ソースはトランジスタＭＮ１５のドレインに接続される。トランジスタＭＮ１５は、Ｎ型のＭＯＳトランジスタであり、ゲートは容量素子Ｃ６の一端およびスイッチＳＷ５の一端に接続され、ドレインはトランジスタＭＮ１０のソースに接続され、ソースはトランジスタＭＰ１１のソースおよび後段回路１０２の電源端子に接続される。容量素子Ｃ６の一端はトランジスタＭＮ１５のゲートおよびスイッチＳＷ５の一端に接続され、他端には直流の電圧ＶＲＥＦが供給される。電圧ＶＲＥＦは、撮像制御部１５により生成される。スイッチＳＷ５は、制御信号ＳＨＳＷに基づいてオンオフするように構成され、一端はトランジスタＭＮ１５のゲートおよび容量素子Ｃ６の一端に接続され、他端にはバイアス電圧ＶＢ５が供給される。制御信号ＳＨＳＷおよびバイアス電圧ＶＢ５は、撮像制御部１５により生成される。容量素子Ｃ６およびスイッチＳＷ５は、サンプル・ホールド回路を構成する。スイッチＳＷ５は、例えば、スイッチＳＷ１がオン状態になる期間においてオン状態になり、スイッチＳＷ１がオフ状態になる期間においてオフ状態になる。ここで、トランジスタＭＮ１５は、本開示における「第２の電源トランジスタ」の一具体例に対応する。スイッチＳＷ５は、本開示における「第５のスイッチ」の一具体例に対応する。
【0099】
この構成により、比較部２１Ｊでは、定電流源として動作するトランジスタＭＮ１１が生成した電流が、トランジスタＭＮ１０，ＭＮ１５に流れ、トランジスタＭＮ１０，ＭＮ１５は、２段のソースフォロワとして動作する。これにより、電源回路２２Ｊは、電源電圧ＶＤＤ１を生成する。このように、比較部２１Ｊでは、２段のソースフォロワを設けるようにしたので、あるＡＤ変換部ＡＤＣにおいて比較部２１Ｊが信号ＣＭＰＯを遷移させたときに、過渡電流により生じた電源電圧ＶＤＤ０のノイズが、他のＡＤ変換部ＡＤＣの動作に影響するおそれを低減することができる。その結果、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
【0100】
図１５は、本変形例に係る他の比較部２１Ｋの一構成例を表すものである。比較部２１Ｋは、電源回路２２Ｋと、比較回路２３とを有している。電源回路２２Ｋは、トランジスタＭＮ１０，ＭＮ１５と、演算増幅器ＯＰＡと、容量素子Ｃ６と、スイッチＳＷ５とを有している。
【0101】
トランジスタＭＮ１０のゲートは演算増幅器ＯＰＡの出力端子に接続され、ドレインは電源線ＶＤＤＬに接続され、ソースはトランジスタＭＮ１５のドレインおよび演算増幅器ＯＰＡの反転入力端子に接続される。演算増幅器ＯＰＡの非反転入力端子にはバイアス電圧ＶＢ１が供給され、反転入力端子はトランジスタＭＮ１０のソースおよびトランジスタＭＮ１５のドレインに接続され、出力端子はトランジスタＭＮ１０のゲートに接続される。
【0102】
トランジスタＭＮ１５のゲートは容量素子Ｃ６の一端およびスイッチＳＷ５の一端に接続され、ドレインはトランジスタＭＮ１０のソースおよび演算増幅器ＯＰＡの反転入力端子に接続され、ソースはトランジスタＭＰ１１のソースおよび後段回路１０２の電源端子に接続される。容量素子Ｃ６の一端はトランジスタＭＮ１５のゲートおよびスイッチＳＷ５の一端に接続され、他端には直流の電圧ＶＲＥＦが供給される。電圧ＶＲＥＦは、撮像制御部１５により生成される。スイッチＳＷ５は、制御信号ＳＨＳＷに基づいてオンオフするように構成され、一端はトランジスタＭＮ１５のゲートおよび容量素子Ｃ６の一端に接続され、他端にはバイアス電圧ＶＢ５が供給される。制御信号ＳＨＳＷおよびバイアス電圧ＶＢ５は、撮像制御部１５により生成される。容量素子Ｃ６およびスイッチＳＷ５は、サンプル・ホールド回路を構成する。スイッチＳＷ５は、例えば、スイッチＳＷ１がオン状態になる期間においてオン状態になり、スイッチＳＷ１がオフ状態になる期間においてオフ状態になる。
【0103】
この構成により、比較部２１Ｋでは、トランジスタＭＮ１０のソースの電圧がバイアス電圧ＶＢ１と等しくなるように、負帰還動作が行われる。そして、定電流源として動作するトランジスタＭＮ１１が生成した電流が、トランジスタＭＮ１０，ＭＮ１５に流れ、トランジスタＭＮ１０，ＭＮ１５は、２段のソースフォロワとして動作する。そして、電源回路２２Ｋは、電源電圧ＶＤＤ１を生成する。これにより、比較部２１Ｋでは、比較部２１Ｊと同様に、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
【0104】
図１６は、本変形例に係る他の比較部２１Ｌの一構成例を表すものである。比較部２１Ｌは、電源回路２２Ｌと、比較回路２３とを有している。電源回路２２Ｌは、トランジスタＭＮ１０，ＭＮ１５と、容量素子Ｃ４，Ｃ６と、スイッチＳＷ３，ＳＷ５とを有している。
【0105】
トランジスタＭＮ１０のゲートは容量素子Ｃ４の一端およびスイッチＳＷ３の一端に接続され、ドレインは電源線ＶＤＤＬに接続され、ソースはトランジスタＭＮ１５のドレインに接続される。容量素子Ｃ４の一端はトランジスタＭＮ１０のゲートおよびスイッチＳＷ３の一端に接続され、他端には直流の電圧ＶＲＥＦ１が供給される。電圧ＶＲＥＦ１は、撮像制御部１５により生成される。スイッチＳＷ３は、制御信号ＳＨＳＷ１に基づいてオンオフするように構成され、一端はトランジスタＭＮ１０のゲートおよび容量素子Ｃ４の一端に接続され、他端にはバイアス電圧ＶＢ１が供給される。制御信号ＳＨＳＷ１およびバイアス電圧ＶＢ１は、撮像制御部１５により生成される。スイッチＳＷ３は、例えば、スイッチＳＷ１がオン状態になる期間においてオン状態になり、スイッチＳＷ１がオフ状態になる期間においてオフ状態になる。
【0106】
トランジスタＭＮ１５のゲートは容量素子Ｃ６の一端およびスイッチＳＷ５の一端に接続され、ドレインはトランジスタＭＮ１０のソースに接続され、ソースはトランジスタＭＰ１１のソースおよび後段回路１０２の電源端子に接続される。容量素子Ｃ６の一端はトランジスタＭＮ１５のゲートおよびスイッチＳＷ５の一端に接続され、他端には直流の電圧ＶＲＥＦ２が供給される。電圧ＶＲＥＦ２は、撮像制御部１５により生成される。スイッチＳＷ５は、制御信号ＳＨＳＷ２に基づいてオンオフするように構成され、一端はトランジスタＭＮ１５のゲートおよび容量素子Ｃ６の一端に接続され、他端にはバイアス電圧ＶＢ５が供給される。制御信号ＳＨＳＷ２およびバイアス電圧ＶＢ５は、撮像制御部１５により生成される。スイッチＳＷ５は、例えば、スイッチＳＷ１がオン状態になる期間においてオン状態になり、スイッチＳＷ１がオフ状態になる期間においてオフ状態になる。
【0107】
この構成により、比較部２１Ｌでは、定電流源として動作するトランジスタＭＮ１１が生成した電流が、トランジスタＭＮ１０，ＭＮ１５に流れ、トランジスタＭＮ１０，ＭＮ１５は、２段のソースフォロワとして動作する。そして、電源回路２２Ｌは、電源電圧ＶＤＤ１を生成する。これにより、比較部２１Ｌでは、比較部２１Ｊと同様に、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
【0108】
［変形例６］
上記実施の形態では、図１７に示すように、トランジスタＭＮ１０，ＭＮ１１のバックゲートに接地電圧ＶＳＳ０を供給するとともに、トランジスタＭＰ１１のバックゲートに電源電圧ＶＤＤ０を供給したが、これに限定されるものではない。以下に、本変形例について、いくつか例を挙げて説明する。
上記実施の形態では、図１７に示すように、トランジスタＭＮ１０，ＭＮ１１のバックゲートに接地電圧ＶＳＳ０を供給するとともに、トランジスタＭＰ１１のバックゲートに電源電圧ＶＤＤ０を供給したが、これに限定されるものではない。以下に、本変形例について、いくつか例を挙げて説明する。
【0109】
図１８は、本変形例に係る比較部２１Ｍの一構成例を表すものである。比較部２１Ｍは、電源回路２２Ｍを有している。電源回路２２Ｍにおいて、トランジスタＭＮ１０のバックゲートは、このトランジスタＭＮ１０のソースに接続される。トランジスタＭＮ１０は、例えば、ディープＮウェルによりＰ型の半導体基板と電気的に絶縁されたＰウェルに形成される。これにより、トランジスタＭＮ１０のゲート・ソース間電圧Ｖgsを小さくすることができるので、例えば、電源電圧ＶＤＤ０をより低くすることができ、消費電力を低減することができる。
【0110】
図１９は、本変形例に係る他の比較部２１Ｎの一構成例を表すものである。比較部２１Ｎは、比較回路２３Ｎを有している。比較回路２３Ｎにおいて、トランジスタＭＰ１１のバックゲートは、このトランジスタＭＰ１１のソースに接続される。これにより、トランジスタＭＰ１１のゲート・ソース間電圧Ｖgsの絶対値を小さくすることができるので、例えば、電源電圧ＶＤＤ０をより低くすることができ、消費電力を低減することができる。この比較部２１Ｎは、ディープＮウェルを形成できない製造プロセスを用いる場合に効果的である。
【0111】
図２０は、本変形例に係る他の比較部２１Ｐの一構成例を表すものである。比較部２１Ｐは、電源回路２２Ｍと、比較回路２３Ｎとを有している。すなわち、トランジスタＭＮ１０のバックゲートは、このトランジスタＭＮ１０のソースに接続され、トランジスタＭＰ１１のバックゲートは、このトランジスタＭＰ１１のソースに接続される。これにより、トランジスタＭＮ１０，ＭＰ１１のゲート・ソース間電圧Ｖgsの絶対値をともに小さくすることができるので、例えば、電源電圧ＶＤＤ０をより低くすることができ、消費電力を低減することができる。また、この比較部２１Ｐでは、トランジスタＭＰ１１，ＭＮ１０の両方のバックゲートがこれらのトランジスタのソースにそれぞれ接続されるので、これらのバックゲートは、ＡＤ変換部ＡＤＣを単位として個別に駆動される。よって、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
【0112】
［変形例７］
また、複数のＡＤ変換部ＡＤＣの電源回路におけるトランジスタＭＮ１０のバックゲートを互いに接続してもよい。図２１は、本変形例に係る撮像装置１Ｑにおける読出部２０Ｑの一構成例を表すものである。読出部２０Ｑは、複数の比較部２１Ｑと、電圧生成部１６Ｑとを有している。複数の比較部２１Ｑのそれぞれは、電源回路２２Ｑを有している。複数の電源回路２２ＱのトランジスタＭＮ１０のバックゲートは、互いに接続される。これらのトランジスタＭＮ１０のバックゲートには、直流の電圧ＶＤＣが供給される。これらの複数のトランジスタＭＮ１０は、１つのＰウェルに形成される。電圧生成部１６Ｑは、電圧ＶＤＣを生成するように構成される。電圧ＶＤＣは、トランジスタＭＮ１０のソースとＰウェルにより構成されるＰＮ接合が逆バイアスになるような電圧に設定される。
また、複数のＡＤ変換部ＡＤＣの電源回路におけるトランジスタＭＮ１０のバックゲートを互いに接続してもよい。図２１は、本変形例に係る撮像装置１Ｑにおける読出部２０Ｑの一構成例を表すものである。読出部２０Ｑは、複数の比較部２１Ｑと、電圧生成部１６Ｑとを有している。複数の比較部２１Ｑのそれぞれは、電源回路２２Ｑを有している。複数の電源回路２２ＱのトランジスタＭＮ１０のバックゲートは、互いに接続される。これらのトランジスタＭＮ１０のバックゲートには、直流の電圧ＶＤＣが供給される。これらの複数のトランジスタＭＮ１０は、１つのＰウェルに形成される。電圧生成部１６Ｑは、電圧ＶＤＣを生成するように構成される。電圧ＶＤＣは、トランジスタＭＮ１０のソースとＰウェルにより構成されるＰＮ接合が逆バイアスになるような電圧に設定される。
【0113】
このように、撮像装置１Ｑでは、電圧ＶＤＣを複数のトランジスタＭＮ１０のバックゲートに供給するようにした。この電圧ＶＤＣを適切に設定することにより、トランジスタＭＮ１０のゲート・ソース間電圧Ｖgsの絶対値を小さくすることができるので、例えば、電源電圧ＶＤＤ０をより低くすることができ、消費電力を低減することができる。また、撮像装置１Ｑでは、１つのＰウェルに複数のトランジスタＭＮ１０を設けるようにしたので、複数のＰウェルに複数のトランジスタＭＮ１０をそれぞれ設ける場合に比べて、例えばウェルコンタクトの面積を小さくすることができるので、レイアウト面積を小さくすることができる。
【0114】
［変形例８］
上記実施の形態では、複数のＡＤ変換部ＡＤＣのそれぞれの比較部２１において、電源回路２２の出力端子を比較回路２３に接続するようにしたが、これに限定されるものではない。これに代えて、例えば、２以上のＡＤ変換部ＡＤＣの電源回路２２の出力端子を互いに接続し、これらの出力端子を、この２以上のＡＤ変換部ＡＤＣの比較回路２３に接続してもよい。以下に、本変形例について詳細に説明する。
上記実施の形態では、複数のＡＤ変換部ＡＤＣのそれぞれの比較部２１において、電源回路２２の出力端子を比較回路２３に接続するようにしたが、これに限定されるものではない。これに代えて、例えば、２以上のＡＤ変換部ＡＤＣの電源回路２２の出力端子を互いに接続し、これらの出力端子を、この２以上のＡＤ変換部ＡＤＣの比較回路２３に接続してもよい。以下に、本変形例について詳細に説明する。
【0115】
図２２，２３は、本変形例に係る撮像装置１Ｒにおける読出部２０Ｒの一構成例を表すものである。読出部２０Ｒは、複数のＡＤ変換部ＡＤＣを有している。この例では、２つのＡＤ変換部ＡＤＣにおける電源回路２２の出力端子が、互いに接続される。具体的には、０番目のＡＤ変換部ＡＤＣ［０］の電源回路２２の出力端子と、１番目のＡＤ変換部ＡＤＣ［１］の電源回路２２の出力端子とが互いに接続される。これにより、これらの２つの電源回路２２が電源電圧ＶＤＤ１を生成する。０番目のＡＤ変換部ＡＤＣ［０］の比較回路２３、および１番目のＡＤ変換部ＡＤＣ［１］の比較回路２３は、この電源電圧ＶＤＤ１に基づいて動作を行う。また、２番目のＡＤ変換部ＡＤＣ［２］の電源回路２２の出力端子と、３番目のＡＤ変換部ＡＤＣ［３］の電源回路２２の出力端子とが互いに接続される。これにより、これらの２つの電源回路２２が電源電圧ＶＤＤ１を生成する。２番目のＡＤ変換部ＡＤＣ［２］の比較回路２３、および３番目のＡＤ変換部ＡＤＣ［３］の比較回路２３は、この電源電圧ＶＤＤ１に基づいて動作を行う。４番目以降についても同様である。これにより、２つの電源回路２２が電源電圧ＶＤＤ１を生成するので、この電源電圧ＶＤＤ１を生成する回路の出力インピーダンスを低くすることができ、上記実施の形態の場合と比べ、電源電圧ＶＤＤ１に含まれる回路ノイズを１／√２にすることができる。
【0116】
なお、この例では、２つのＡＤ変換部ＡＤＣにおける電源回路２２の出力端子を互いに接続したが、これに限定されるものではない。これに代えて、３以上のＡＤ変換部ＡＤＣにおける電源回路２２の出力端子を互いに接続してもよい。例えば、Ｎ個のＡＤ変換部ＡＤＣにおける電源回路２２の出力端子を互いに接続した場合には、電源電圧ＶＤＤ１に含まれる回路ノイズを１／√Ｎにすることができる。
【0117】
また、この例では、図２３に示したように、後段回路１０２が電源電圧ＶＤＤ１に基づいて動作を行うようにしたが、これに限定されるものではなく、これに代えて、例えば、図２４に示す読出部２０Ｓのように、後段回路１０２は、電源電圧ＶＤＤ０に基づいて動作を行うようにしてもよい。読出部２０Ｓは、複数の比較部２１Ｓを有している。複数の比較部２１Ｓのそれぞれは、比較回路２３Ｓを有している。比較回路２３Ｓの後段回路１０２は、電源電圧ＶＤＤ０に基づいて動作を行う。これにより、本変形例では、後段回路１０２の動作が電源電圧ＶＤＤ１に与える影響を抑えることができる。
【0118】
［変形例９］
上記実施の形態では、複数のＡＤ変換部ＡＤＣのそれぞれの比較部２１が電源回路２２を有するようにしたが、これらの電源回路２２とは別にさらに電源回路を設けてもよい。以下に、本変形例について詳細に説明する。
上記実施の形態では、複数のＡＤ変換部ＡＤＣのそれぞれの比較部２１が電源回路２２を有するようにしたが、これらの電源回路２２とは別にさらに電源回路を設けてもよい。以下に、本変形例について詳細に説明する。
【0119】
図２５，２６は、本変形例に係る撮像装置１Ｔにおける読出部２０Ｔの一構成例を表すものである。読出部２０Ｔは、複数のＡＤ変換部ＡＤＣと、複数の電源回路２８Ｔとを有している。複数の電源回路２８Ｔのそれぞれは、電源線ＶＤＤＬを介して供給された電源電圧ＶＤＤＡに基づいて電源電圧ＶＤＤ０を生成するように構成される。そして、電源回路２８Ｔは、生成した電源電圧ＶＤＤ０を、この例では２つのＡＤ変換部ＡＤＣの比較部２１Ｔに供給するようになっている。電源回路２８Ｔは、トランジスタＭＮ０を有している。トランジスタＭＮ０は、Ｎ型のＭＯＳトランジスタであり、ゲートにはバイアス電圧ＶＢ０が供給され、ドレインは電源線ＶＤＤＬに接続され、ソースは２つの比較部２１Ｔに接続される。電源電圧ＶＤＤＡおよびバイアス電圧ＶＢ０は、撮像制御部１５により生成される。比較部２１Ｔは、電源回路２２Ｄと、比較回路２３Ｓとを有している。電源回路２２ＤのトランジスタＭＮ１０のドレインは、電源回路２８ＴのトランジスタＭＮ０のソースに接続される。電源回路２８Ｔおよび電源回路２２Ｄは、２段のソースフォロワとして動作する。
【0120】
このように、読出部２０Ｔでは、２段のソースフォロワを設けるようにしたので、あるＡＤ変換部ＡＤＣにおいて比較部２１Ｔが信号ＣＭＰＯを遷移させたときに、過渡電流により生じた電源電圧ＶＤＤ０のノイズが、他のＡＤ変換部ＡＤＣの動作に影響するおそれを低減することができる。その結果、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。また、読出部２０Ｔでは、電源回路２８Ｔが、生成した電源電圧ＶＤＤ０を、この例では２つの比較部２１Ｔに供給するようにしたので、電源回路２８Ｔの数を抑えることができるので、回路面積を小さくすることができる。
【0121】
なお、この例では、電源回路２８Ｔが、生成した電源電圧ＶＤＤ０を、この例では２つの比較部２１Ｔに供給したが、これに限定されるものではない。これに代えて、３以上の比較部２１Ｔに供給してもよい。
【0122】
また、この例では、図２６に示したように、トランジスタＭＮ０を用いて電源回路２８Ｔを構成したが、これに限定されるものではなく、これに代えて、例えば図２７に示す読出部２０Ｕのように、トランジスタＭＮ０および演算増幅器ＯＰＡ０を用いて電源回路２８Ｕを構成してもよい。演算増幅器ＯＰＡ０の非反転入力端子にはバイアス電圧ＶＢ０が供給され、反転入力端子はトランジスタＭＮ０のソースに接続され、出力端子はトランジスタＭＮ０のゲートに接続される。これにより、電源回路２８Ｕは、安定した電源電圧ＶＤＤ０を生成することができる。その結果、本変形例では、複数のＡＤ変換部ＡＤＣの間の干渉を抑えることができる。
【0123】
［変形例１０］
また、複数のＡＤ変換部ＡＤＣのうちの互いに隣り合う２つのＡＤ変換部ＡＤＣの電源回路の出力端子の間に、可変抵抗素子を設けてもよい。以下に、本変形例について詳細に説明する。
また、複数のＡＤ変換部ＡＤＣのうちの互いに隣り合う２つのＡＤ変換部ＡＤＣの電源回路の出力端子の間に、可変抵抗素子を設けてもよい。以下に、本変形例について詳細に説明する。
【0124】
図２８は、本変形例に係る撮像装置１Ｖにおける読出部２０Ｖの一構成例を表すものである。読出部２０Ｖは、複数の比較部２１Ｔと、複数のトランジスタ１８Ｖと、電圧生成部１７Ｖとを有している。トランジスタ１８Ｖは、Ｎ型のＭＯＳトランジスタであり、複数のＡＤ変換部ＡＤＣのうちの互いに隣り合う２つのＡＤ変換部ＡＤＣの電源回路２２Ｄの出力端子の間にそれぞれ設けられている。トランジスタ１８Ｖのソースは、ある電源回路２２Ｄの出力端子に接続され、ドレインは、その電源回路２２Ｄと隣り合う電源回路２２Ｄの出力端子に接続され、ゲートには制御電圧Ｖctrlが供給される。トランジスタ１８Ｖにおけるドレイン・ソース間の抵抗値は、この制御電圧Ｖctrlに応じて変化する。すなわち、トランジスタ１８Ｖは、可変抵抗素子として機能する。電圧生成部１７Ｖは、制御電圧Ｖctrlを生成するように構成される。
【0125】
この構成により、例えば、トランジスタ１８Ｖの抵抗値を大きくした場合には、複数の電源回路２２Ｄの出力端子の間の抵抗値が大きくなるので、上記実施の形態に係る読出部２０（図５）の場合と同様に、例えば撮像画像にストリーキングが生じるおそれを低減することができ、その結果、撮像画像の画質を高めることができる。また、トランジスタ１８Ｖの抵抗値を小さくした場合には、複数の電源回路２２Ｄの出力端子の間の抵抗値が小さくなるので、変形例８に係る読出部２０Ｓ（図２４）の場合と同様に、出力インピーダンスを低くすることができ、電源電圧ＶＤＤ１に含まれる回路ノイズを小さくすることができる。
【0126】
なお、この例では、Ｎ型のＭＯＳトランジスタを用いて可変抵抗素子を構成したが、これに限定されるものではなく、これに代えて、例えばＰ型のＭＯＳトランジスタを用いて可変抵抗素子を構成してもよい。
【0127】
また、この例では、複数のＡＤ変換部ＡＤＣの全てをトランジスタ１８Ｖを介して接続するようにしたが、これに限定されるものではない。これに代えて、例えば、例えば、複数のＡＤ変換部ＡＤＣを、それぞれが２つ以上のＡＤ変換部ＡＤＣを含む複数のグループに区分し、同じグループに属するＡＤ変換部ＡＤＣをトランジスタ１８Ｖを介して接続してもよい。また、偶数番目の複数のＡＤ変換部ＡＤＣをトランジスタ１８Ｖを介して接続するとともに、奇数番目の複数のＡＤ変換部ＡＤＣをトランジスタ１８Ｖを介して接続してもよい。具体的には、例えば０番目のＡＤ変換部ＡＤＣ［０］および２番目のＡＤ変換部ＡＤＣ［２］をトランジスタ１８Ｖ（トランジスタ１８Ｖ１）を介して接続し、２番目のＡＤ変換部ＡＤＣ［２］および４番目のＡＤ変換部ＡＤＣ［４］をトランジスタ１８Ｖ（トランジスタ１８Ｖ２）を介して接続し、同様に、１番目のＡＤ変換部ＡＤＣ［１］および３番目のＡＤ変換部ＡＤＣ［３］をトランジスタ１８Ｖ（トランジスタ１８Ｖ３）を介して接続し、３番目のＡＤ変換部ＡＤＣ［３］および５番目のＡＤ変換部ＡＤＣ［５］をトランジスタ１８Ｖ（トランジスタ１８Ｖ４）を介して接続してもよい。
【0128】
また、この例では、１つの電圧生成部１７Ｖを設け、この電圧生成部１７Ｖが全てのトランジスタ１８Ｖの抵抗値を制御するようにしたが、これに限定されるものではない。これに代えて、例えば、複数の電圧生成部を設け、それらの複数の電圧生成部が、互いに異なるトランジスタ１８Ｖの抵抗値を制御するようにしてもよい。
【0129】
［変形例１１］
また、図２９に示す読出部２０Ｗのように、互いに隣り合っていない２つのＡＤ変換部ＡＤＣの電源回路２２の出力端子が、互いに接続されていてもよい。この例では、ｎ番目のＡＤ変換部ＡＤＣ［ｎ］、（ｎ＋２）番目のＡＤ変換部ＡＤＣ［ｎ＋２］、（ｎ＋３）番目のＡＤ変換部ＡＤＣ［ｎ＋３］、および（ｎ＋５）番目のＡＤ変換部ＡＤＣ［ｎ＋５］がグループ（第１のグループ）を構成し、この第１のグループに属する複数のＡＤ変換部ＡＤＣの電源回路２２の出力端子が互いに接続される。また、（ｎ＋４）番目のＡＤ変換部ＡＤＣ［ｎ＋４］、（ｎ＋６）番目のＡＤ変換部ＡＤＣ［ｎ＋６］、（ｎ＋７）番目のＡＤ変換部ＡＤＣ［ｎ＋７］、および（ｎ＋９）番目のＡＤ変換部ＡＤＣ［ｎ＋９］が他のグループ（第２のグループ）を構成し、この第２のグループに属する複数のＡＤ変換部ＡＤＣのの電源回路２２の出力端子が互いに接続される。すなわち、互いに電源回路２２が接続されたＡＤ変換部ＡＤＣ［ｎ＋３］およびＡＤ変換部ＡＤＣ［ｎ＋５］の間に設けられたＡＤ変換部ＡＤＣ［ｎ＋４］の電源回路２２は、これらの電源回路２２とは接続されていない。これにより、例えば撮像画像にストリーキングが生じた場合でも、その画像の境界をぼかすことができるので、ストリーキングが目立たないようにすることができる。第１のグループに属する複数のＡＤ変換部ＡＤＣの間で干渉が生じ、同様に、第２のグループに属する複数のＡＤ変換部ＡＤＣの間で干渉が生じる。第１のグループに属する複数のＡＤ変換部ＡＤＣの間の干渉の程度は、第２のグループに属する複数のＡＤ変換部ＡＤＣの間の干渉の程度とは異なる。よって、第１のグループに属する複数のＡＤ変換部ＡＤＣの間に、第２のグループに属するＡＤ変換部ＡＤＣを配置することにより、干渉の程度の違いに基づく画像の境界をぼかすことができる。
また、図２９に示す読出部２０Ｗのように、互いに隣り合っていない２つのＡＤ変換部ＡＤＣの電源回路２２の出力端子が、互いに接続されていてもよい。この例では、ｎ番目のＡＤ変換部ＡＤＣ［ｎ］、（ｎ＋２）番目のＡＤ変換部ＡＤＣ［ｎ＋２］、（ｎ＋３）番目のＡＤ変換部ＡＤＣ［ｎ＋３］、および（ｎ＋５）番目のＡＤ変換部ＡＤＣ［ｎ＋５］がグループ（第１のグループ）を構成し、この第１のグループに属する複数のＡＤ変換部ＡＤＣの電源回路２２の出力端子が互いに接続される。また、（ｎ＋４）番目のＡＤ変換部ＡＤＣ［ｎ＋４］、（ｎ＋６）番目のＡＤ変換部ＡＤＣ［ｎ＋６］、（ｎ＋７）番目のＡＤ変換部ＡＤＣ［ｎ＋７］、および（ｎ＋９）番目のＡＤ変換部ＡＤＣ［ｎ＋９］が他のグループ（第２のグループ）を構成し、この第２のグループに属する複数のＡＤ変換部ＡＤＣのの電源回路２２の出力端子が互いに接続される。すなわち、互いに電源回路２２が接続されたＡＤ変換部ＡＤＣ［ｎ＋３］およびＡＤ変換部ＡＤＣ［ｎ＋５］の間に設けられたＡＤ変換部ＡＤＣ［ｎ＋４］の電源回路２２は、これらの電源回路２２とは接続されていない。これにより、例えば撮像画像にストリーキングが生じた場合でも、その画像の境界をぼかすことができるので、ストリーキングが目立たないようにすることができる。第１のグループに属する複数のＡＤ変換部ＡＤＣの間で干渉が生じ、同様に、第２のグループに属する複数のＡＤ変換部ＡＤＣの間で干渉が生じる。第１のグループに属する複数のＡＤ変換部ＡＤＣの間の干渉の程度は、第２のグループに属する複数のＡＤ変換部ＡＤＣの間の干渉の程度とは異なる。よって、第１のグループに属する複数のＡＤ変換部ＡＤＣの間に、第２のグループに属するＡＤ変換部ＡＤＣを配置することにより、干渉の程度の違いに基づく画像の境界をぼかすことができる。
【0130】
［変形例１２］
上記実施の形態では、図４Ａに示したように、比較回路２３をシングルエンド型の回路により構成したが、これに限定されるものではなく、これに代えて、例えば、比較回路を差動型の回路により構成してもよい。以下に、本変形例に係る比較部３１Ａ，３１Ｂについて、詳細に説明する。
上記実施の形態では、図４Ａに示したように、比較回路２３をシングルエンド型の回路により構成したが、これに限定されるものではなく、これに代えて、例えば、比較回路を差動型の回路により構成してもよい。以下に、本変形例に係る比較部３１Ａ，３１Ｂについて、詳細に説明する。
【0131】
図３０Ａは、比較部３１Ａの一構成例を表すものである。比較部３１Ａは、電源回路２２と、比較回路３３Ａとを有している。比較回路３３Ａは、容量素子Ｃ３１～Ｃ３３と、トランジスタＭＮ３１～ＭＮ３３と、スイッチＳＷ３１，ＳＷ３２と、トランジスタＭＰ３１，ＭＰ３２とを有する。トランジスタＭＮ３１～ＭＮ３３は、Ｎ型のＭＯＳトランジスタであり、トランジスタＭＰ３１，ＭＰ３２は、Ｐ型のＭＯＳトランジスタである。
【0132】
容量素子Ｃ３１，Ｃ３２は一端および他端を有する。容量素子Ｃ３１の一端には参照信号ＲＡＭＰが供給され、他端は容量素子Ｃ３２の他端、トランジスタＭＮ３１のゲート、およびスイッチＳＷ３１の一端に接続される。容量素子Ｃ３２の一端には信号ＳＩＧが供給され、他端は容量素子Ｃ３１の他端、トランジスタＭＮ３１のゲート、およびスイッチＳＷ３１の一端に接続される。容量素子Ｃ３３の一端には直流の電圧ＶＲＥＦが印加され、他端はトランジスタＭＮ３２のゲートおよびスイッチＳＷ３２の一端に接続される。
【0133】
トランジスタＭＮ３１のゲートは容量素子Ｃ３１，Ｃ３２の他端およびスイッチＳＷ３１の一端に接続され、ドレインはトランジスタＭＰ３１のドレイン、トランジスタＭＰ３１，ＭＰ３２のゲート、およびスイッチＳＷ３１の他端に接続され、ソースはトランジスタＭＮ３２のソースおよびトランジスタＭＮ３３のドレインに接続される。トランジスタＭＭ３２のゲートは容量素子Ｃ３３の他端およびスイッチＳＷ３２の一端に接続され、ドレインはトランジスタＭＰ３２のドレイン、スイッチＳＷ３２の他端、および後段回路１０２の入力端子に接続され、ソースはトランジスタＭＮ３１のソースおよびトランジスタＭＮ３３のドレインに接続される。トランジスタＭＮ３３のゲートにはバイアス電圧ＶＢ２が供給され、ドレインはトランジスタＭＮ３１，ＭＮ３２のソースに接続され、ソースには接地電圧ＶＳＳ０が供給される。このトランジスタＭＮ３３は電流源として動作し、トランジスタＭＮ３１，ＭＮ３２は差動対として動作する。
【0134】
スイッチＳＷ３１は、制御信号ＡＺＳＷに基づいてオンオフするように構成され、スイッチＳＷ３１の一端は容量素子Ｃ３１，Ｃ３２の他端およびトランジスタＭＮ３１のゲートに接続され、他端はトランジスタＭＮ３１，ＭＰ３１のドレイン、およびトランジスタＭＰ３１，ＭＰ３２のゲートに接続される。スイッチＳＷ３２は、制御信号ＡＺＳＷに基づいてオンオフするように構成され、スイッチＳＷ３２の一端は容量素子Ｃ３３の他端およびトランジスタＭＮ３２のゲートに接続され、他端はトランジスタＭＮ３２，ＭＰ３２のドレインおよび後段回路１０２の入力端子に接続される。
【0135】
トランジスタＭＰ３１のゲートはトランジスタＭＰ３２のゲート、トランジスタＭＰ３１，ＭＮ３１のドレイン、およびスイッチＳＷ３１の他端に接続され、ドレインはトランジスタＭＰ３１，ＭＰ３２のゲート、トランジスタＭＮ３１のドレイン、およびスイッチＳＷ３１の他端に接続され、ソースはトランジスタＭＮ１０，ＭＰ３２のソースおよび後段回路１０２の電源端子に接続される。トランジスタＭＰ３２のゲートはトランジスタＭＰ３１のゲート、トランジスタＭＰ３１，ＭＮ３１のドレイン、およびスイッチＳＷ３１の他端に接続され、ドレインは後段回路１０２の入力端子、トランジスタＭＮ３２のドレイン、およびスイッチＳＷ３２の他端に接続され、ソースはトランジスタＭＮ１０，ＭＰ３１のソースおよび後段回路１０２の電源端子に接続される。トランジスタＭＰ３１，ＭＰ３２は、差動対であるトランジスタＭＮ３１，ＭＮ３２の負荷として動作する。
【0136】
ここで、トランジスタＭＮ３１は、本開示における「第１のトランジスタ」の一具体例に対応する。トランジスタＭＮ３２は、本開示における「第５のトランジスタ」の一具体例に対応する。容量素子Ｃ３３は、本開示における「第３の容量素子」の一具体例に対応する。スイッチＳＷ３２は、本開示における「第３のスイッチ」の一具体例に対応する。トランジスタＭＰ３１，ＭＰ３２は、本開示における「負荷回路」の一具体例に対応する。トランジスタＭＮ３３は、本開示における「第１の電流源」の一具体例に対応する。
【0137】
図３０Ｂは、比較部３１Ｂの一構成例を表すものである。比較部３１Ｂは、電源回路２２Ａと、比較回路３３Ｂとを有している。比較回路３３Ｂは、容量素子Ｃ４１～Ｃ４３と、トランジスタＭＰ１～ＭＰ４３と、スイッチＳＷ４１，ＳＷ４２と、トランジスタＭＮ４１，ＭＮ４２とを有する。トランジスタＭＰ４１～ＭＰ４３は、Ｐ型のＭＯＳトランジスタであり、トランジスタＭＮ４１，ＭＮ４２は、Ｎ型のＭＯＳトランジスタである。比較部３１Ｂの容量素子Ｃ４１～Ｃ４３は、比較部３１Ａの容量素子Ｃ３１～Ｃ３３にそれぞれ対応し、比較部３１ＢのトランジスタＭＰ４１～ＭＰ４３は、比較部３１ＡのトランジスタＭＮ３１～ＭＮ３３にそれぞれ対応し、比較部３１ＢのスイッチＳＷ４１，ＳＷ４２は、比較部３１ＡのスイッチＳＷ３１，ＳＷ３２にそれぞれ対応し、比較部３１ＢのトランジスタＭＮ４１，ＭＮ４２は、比較部３１ＡのトランジスタＭＰ３１，ＭＰ３２にそれぞれ対応する。
【0138】
［変形例１３］
上記実施の形態では、例えば図４Ａに示したように、比較回路２３は、容量素子Ｃ１，Ｃ２を用いて、信号ＳＩＧの電圧および参照信号ＲＡＭＰの電圧を合成し、合成された電圧に基づいて比較動作を行うようにしたが、これに限定されるものではない。以下に、本変形例に係る比較部５１Ａ，５１Ｂについて、詳細に説明する。
上記実施の形態では、例えば図４Ａに示したように、比較回路２３は、容量素子Ｃ１，Ｃ２を用いて、信号ＳＩＧの電圧および参照信号ＲＡＭＰの電圧を合成し、合成された電圧に基づいて比較動作を行うようにしたが、これに限定されるものではない。以下に、本変形例に係る比較部５１Ａ，５１Ｂについて、詳細に説明する。
【0139】
図３１Ａは、比較部５１Ａの一構成例を表すものである。比較部５１Ａは、電源回路２２と、比較回路５３Ａとを有している。比較回路５３Ａは、容量素子Ｃ５１，Ｃ５２を有している。容量素子Ｃ５１の一端には参照信号ＲＡＭＰが供給され、他端はトランジスタＭＮ３１のゲートおよびスイッチＳＷ３１の一端に接続される。容量素子Ｃ５２の一端には信号ＳＩＧが供給され、他端はトランジスタＭＮ３２のゲートおよびスイッチＳＷ３２の一端に接続される。ここで、容量素子Ｃ５１は、本開示における「第１の容量素子」の一具体例に対応する。容量素子Ｃ５２は、本開示における「第２の容量素子」の一具体例に対応する。
【0140】
図３１Ｂは、比較部５１Ｂの一構成例を表すものである。比較部５１Ｂは、電源回路２２Ａと、比較回路５３Ｂとを有している。比較回路５３Ｂは、容量素子Ｃ６１，Ｃ６２を有している。容量素子Ｃ６１の一端には参照信号ＲＡＭＰが供給され、他端はトランジスタＭＰ４１のゲートおよびスイッチＳＷ４１の一端に接続される。容量素子Ｃ６２の一端には信号ＳＩＧが供給され、他端はトランジスタＭＰ４２のゲートおよびスイッチＳＷ４２の一端に接続される。
【0141】
［その他の変形例］
また、これらの変形例のうちの２以上を組み合わせてもよい。
また、これらの変形例のうちの２以上を組み合わせてもよい。
【0142】
＜２．撮像装置の使用例＞
図３２は、上記実施の形態に係る撮像装置１の使用例を表すものである。上述した撮像装置１は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
図３２は、上記実施の形態に係る撮像装置１の使用例を表すものである。上述した撮像装置１は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。
【0143】
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョンや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
【0144】
＜３．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0145】
図３３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0146】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【0147】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0148】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0149】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0150】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0151】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0152】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【0153】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0154】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0155】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0156】
図３４は、撮像部１２０３１の設置位置の例を示す図である。
【0157】
図３４では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【0158】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0159】
なお、図２３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0160】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0161】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0162】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0163】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0164】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。これにより、車両制御システム１２０００では、撮像画像の画質を高めることができる。その結果、車両制御システム１２０００では、車両の衝突回避あるいは衝突緩和機能、車間距離に基づく追従走行機能、車速維持走行機能、車両の衝突警告機能、車両のレーン逸脱警告機能等の精度を高めることができる。
【0165】
＜４．測距装置への応用例＞
次に、本技術を測距装置に応用した場合の一例について、詳細に説明する。
次に、本技術を測距装置に応用した場合の一例について、詳細に説明する。
【0166】
図３５は、本応用例に係る測距装置９００の一構成例を表すものである。測距装置９００は、インダイレクト方式により計測対象物ＯＢＪまでの距離を計測するように構成される。測距装置９００は、発光部９０１と、光学系９０２と、光検出部９１０と、制御部９０３とを備えている。
【0167】
発光部９０１は、計測対象物ＯＢＪに向かって光パルスＬ０を射出するように構成される。発光部９０１は、制御部９０３からの指示に基づいて、発光および非発光を交互に繰り返す発光動作を行うことにより光パルスＬ０を射出するようになっている。発光部９０１は、例えば赤外光を射出する光源を有する。この光源は、例えば、レーザ光源やＬＥＤ（Light Emitting Diode）などを用いて構成される。
【0168】
光学系９０２は、光検出部９１０の受光面Ｓにおいて像を結像させるレンズを含んで構成される。この光学系９０２には、発光部９０１から射出され、計測対象物ＯＢＪにより反射された光パルス（反射光パルスＬ１）が入射するようになっている。
【0169】
光検出部９１０は、制御部９０３からの指示に基づいて、光を検出することにより距離画像ＰＩＣを生成するように構成される。距離画像ＰＩＣに含まれる複数の画素値のそれぞれは、計測対象物ＯＢＪまでの距離Ｄについての値を示す。そして、光検出部９１０は、生成した距離画像ＰＩＣを画像信号ＤＡＴＡとして出力するようになっている。
【0170】
制御部９０３は、発光部９０１および光検出部９１０に制御信号を供給し、これらの動作を制御することにより、測距装置９００の動作を制御するように構成される。
【0171】
図３６は、光検出部９１０の一構成例を表すものである。光検出部９１０は、画素アレイ９１１と、駆動部９１２と、参照信号生成部９１３と、読出部９１９と、信号処理部９１４と、撮像制御部９１５とを有している。例えば、画素アレイ９１１、駆動部９１２、参照信号生成部９１３、読出部９１９、信号処理部９１４、および撮像制御部９１５は、１枚の半導体基板に形成されてもよい。また、画素アレイ９１１が１枚の半導体基板に形成されるとともに、駆動部９１２、参照信号生成部９１３、読出部９１９、信号処理部９１４、および撮像制御部９１５が他の半導体基板に形成され、これらの２枚の半導体基板が重ねあわされるようにしてもよい。
【0172】
画素アレイ９１１は、マトリックス状に配置された複数の画素９２０を有している。画素９２０は、受光量に応じた画素電圧Ｖpixを生成するように構成される。
【0173】
図３７は、画素９２０の一構成例を表すものである。画素アレイ９１１は、複数の制御線９３１Ａと、複数の制御線９３１Ｂと、複数の制御線９３２Ａと、複数の制御線９３２Ａと、複数の制御線９３３と、複数の信号線９３９Ａと、複数の信号線９３９Ｂとを有している。
【0174】
画素９２０は、フォトダイオード９２１と、フローティングディフュージョン９２３Ａ，９２３Ｂと、トランジスタ９２２Ａ，９２２Ｂ，９２４Ａ，９２４Ｂ，９２５Ａ，９２５Ｂ，９２６Ａ，９２６Ｂとを有している。フォトダイオード９２１、フローティングディフュージョン９２３Ａ、およびトランジスタ９２２Ａ，９２４Ａ，９２５Ａ，９２６Ａからなる回路をタップＡとも呼ぶ。また、フォトダイオード９２１、フローティングディフュージョン９２３Ｂ、およびトランジスタ９２２Ｂ，９２４Ｂ，９２５Ｂ，９２６Ｂからなる回路をタップＢとも呼ぶ。
【0175】
タップＡにおいて、トランジスタ９２２Ａのゲートは制御線９３１Ａに接続され、ソースはフォトダイオード９２１に接続され、ドレインはフローティングディフュージョン９２３Ａに接続される。フローティングディフュージョン９２３Ａは、フォトダイオード９２１からトランジスタ９２２Ａを介して供給された電荷を蓄積するように構成される。トランジスタ９２４Ａのゲートは制御線９３２Ａに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはフローティングディフュージョン９２３Ａに接続される。トランジスタ９２５Ａのゲートはフローティングディフュージョン９２３Ａに接続され、ドレインには電源電圧ＶＤＤが供給され、ソースはトランジスタ９２６Ａのドレインに接続される。トランジスタ９２６Ａのゲートは制御線９３３に接続され、ドレインはトランジスタ９２５Ａのソースに接続され、ソースは信号線９３９Ａに接続される。以上、タップＡを例に説明したが、タップＢについても同様である。
【0176】
この構成により、画素９２０では、トランジスタ９２４Ａがオン状態になることによりフローティングディフュージョン９２３Ａがリセットされ、トランジスタ９２４Ｂがオン状態になることによりフローティングディフュージョン９２３Ｂがリセットされる。そして、トランジスタ９２２Ａ，９２２Ｂのうちのいずれか１つが交互にオン状態になることにより、フォトダイオード９２１により生成された電荷がフローティングディフュージョン９２３Ａおよびフローティングディフュージョン９２３Ｂに選択的に蓄積される。そして、トランジスタ９２６Ａ，９２６Ｂがオン状態になることにより、画素９２０は、フローティングディフュージョン９２３Ａに蓄積された電荷の量に応じた画素信号を信号線９３９Ａに出力するとともに、フローティングディフュージョン９２３Ｂに蓄積された電荷の量に応じた画素信号を信号線９３９Ｂに出力するようになっている。
【0177】
駆動部９１２（図３６）は、撮像制御部９１５からの指示に基づいて、画素ラインＬ単位で、画素アレイ９１１における複数の画素９２０を順次駆動するように構成される。参照信号生成部９１３は、撮像制御部９１５からの指示に基づいて、参照信号ＲＡＭＰを生成するように構成される。読出部９１９は、撮像制御部９１５からの指示に基づいて、画素アレイ９１１から信号線９３９Ａ，９３９Ｂを介して供給された画素信号に基づいてＡＤ変換を行うことにより、画像信号ＤＡＴＡ０を生成するように構成される。信号処理部９１４は、撮像制御部９１５からの指示に基づいて、画像信号ＤＡＴＡ０に対して、所定の信号処理を行うことにより距離画像ＰＩＣを生成し、この距離画像ＰＩＣを含む画像信号ＤＡＴＡを出力するように構成される。撮像制御部９１５は、駆動部９１２、参照信号生成部９１３、読出部９１９、および信号処理部９１４に制御信号を供給し、これらの回路の動作を制御することにより、光検出部９１０の動作を制御するように構成される。
【0178】
【0179】
発光部９０１は、制御部９０３からの指示に基づいて、デューティ比が５０％であるパルス波形を有する光パルスＬ０を射出する（図３８（Ａ））。この光パルスＬ０は、計測対象物ＯＢＪに向かって進行する。そして、この光パルスＬ０が計測対象物ＯＢＪにより反射され、反射された反射光パルスＬ１は、光検出部９１０に向かって進行する。そして、この光検出部９１０の画素９２０が、この反射光パルスＬ１を検出する（図３８（Ｂ））。画素９２０により検出された反射光パルスＬ１は、図３８（Ａ）に示した光パルスＬ０の波形を遅延時間ＤＬだけ遅延した波形を有する。この遅延時間ＤＬは、光が、発光部９０１、計測対象物ＯＢＪ、光検出部９１０の順に進行する時間であり、光の飛行時間に対応する。この光の飛行時間は、測距装置９００と計測対象物ＯＢＪとの間の距離に対応している。
【0180】
インダイレクト方式では、画素９２０のフローティングディフュージョン９２３Ａは、発光部９０１が発光する期間９４１において、フォトダイオード９２１の受光量に応じた信号電荷Ｑ１を蓄積し、画素９２０のフローティングディフュージョン９２３Ｂは、発光部９０１が消光する期間９４２において、フォトダイオード９２１の受光量に応じた信号電荷Ｑ２を蓄積する。そして、信号処理部９１４は、信号電荷Ｑ１と信号電荷Ｑ２との電荷比を求める。フォトダイオード９２１は、期間９５１，９５２において光を検出しているので、信号電荷Ｑ１の電荷量は、期間９５１の長さに比例し、信号電荷Ｑ２の電荷量は、期間９５２の長さに比例する。遅延時間ＤＬが短い場合には、信号電荷Ｑ１が多くなるとともに信号電荷Ｑ２が少なくなり、遅延時間ＤＬが長い場合には、信号電荷Ｑ１が少なくなるとともに信号電荷Ｑ２が多くなる。このように、信号電荷Ｑ１と信号電荷Ｑ２の電荷比は、遅延時間ＤＬに応じて変化する。インダイレクト方式では、この電荷比を求めることにより、例えば高い精度で遅延時間ＤＬを求めることができ、その結果、高い精度で、計測対象物ＯＢＪまでの距離を計測することができる。この読出部９１９には、本技術を適用することができる。これにより、距離画像の画質を高めることができる。
【0181】
以上、本開示に係る技術が適用され得る測距装置９００の一例について説明した。本開示に係る技術は、このような測距装置９００に適用され得る。これにより、測距装置９００では、距離画像の画質を高めることができる。
【0182】
以上、実施の形態および変形例、ならびにそれらの具体的な応用例を挙げて本技術を説明したが、本技術はこれらの実施の形態等には限定されず、種々の変形が可能である。
【0183】
例えば、上記の実施の形態では、図２に示したように画素Ｐを構成したが、これに限定されるものではなく、様々な構成の画素を用いることができる。
【0184】
なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
【0185】
なお、本技術は以下のような構成とすることができる。以下の構成の本技術によれば、画質を高めることができる。
【0186】
（１）第１の画素信号を生成可能な第１の画素と、
参照信号を生成可能な参照信号生成部と、
第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり前記第１の電源電圧を出力端子から出力可能な第１の電源回路と、前記第１の電源電圧に基づいて動作可能であり、前記第１の画素信号および前記参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する第１の比較部と
を備えた光検出装置。
（２）前記第１の比較回路は、第２の電源ノードに接続された第１の電流源を有する
前記（１）に記載の光検出装置。
（３）前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と
前記第１の画素の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと
を有する
前記（２）に記載の光検出装置。
（４）前記第１のトランジスタの前記ソースは、前記第１の電源回路の前記出力端子に接続され、
前記第１のトランジスタの前記ドレインは前記第１の電流源に接続された
前記（３）に記載の光検出装置。
（５）前記第１の比較回路は、
前記第１のトランジスタの前記ドレインに接続されたゲートと、ドレインと、ソースとを有する第２のトランジスタと、
ゲートと、前記第２のトランジスタのドレインに接続されたドレインと、前記第２の電源ノードに接続されたソースとを有する第３のトランジスタと、
オン状態になることにより前記第３のトランジスタの前記ゲートと前記第３のトランジスタの前記ドレインとを接続可能な第２のスイッチと
をさらに有する
前記（４）に記載の光検出装置。
（６）前記第１の比較部は、前記第２のトランジスタの前記ドレインに接続されたゲートと、前記第１の電源回路の前記出力端子に接続されたドレインと、前記第１のトランジスタの前記ドレインに接続されたソースとを有する第４のトランジスタをさらに有する
前記（５）に記載の光検出装置。
（７）前記第１のトランジスタの前記ソースは、前記第１の電流源に接続され、
前記第１の比較回路は、
ゲートと、ドレインと、前記第１の電流源に接続されたソースとを有する第５のトランジスタと、
前記第５のトランジスタの前記ゲートに接続された第３の容量素子と、
オン状態になることにより前記第５のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ドレインを接続可能な第３のスイッチと、
前記第１の電源回路の前記出力端子と、前記第１のトランジスタの前記ドレインと、前記第５のトランジスタの前記ドレインとに接続された負荷回路と
を有する
前記（３）に記載の光検出装置。
（８）前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
ゲートと、ドレインと、前記第１の電流源に接続されたソースとを有する第１のトランジスタと、
ゲートと、ドレインと、前記第１の電流源に接続されたソースとを有する第５のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と、
前記第１の画素の前記出力端子に接続された第１の端子と、前記第５のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと、
オン状態になることにより前記第５のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ドレインを接続可能な第３のスイッチと、
前記第１の電源回路の前記出力端子と、前記第１のトランジスタの前記ドレインと、前記第５のトランジスタの前記ドレインとに接続された負荷回路と
を有する
前記（２）に記載の光検出装置。
（９）前記負荷回路は、
ゲートと、前記第１のトランジスタの前記ドレインに接続されたドレインと、前記第１の電源回路の前記出力端子に接続されたソースとを有する第１の負荷トランジスタと、
前記第１の負荷トランジスタの前記ゲートに接続されたゲートと、前記第５のトランジスタのドレインに接続されたドレインと、前記第１の電源回路の前記出力端子に接続されたソースとを有する第２の負荷トランジスタと
を有する
前記（７）または（８）に記載の光検出装置。
（１０）前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
ゲートと、ドレインと、前記第１の電源回路の前記出力端子に接続されたソースとを有する第１のトランジスタと、
ゲートと、前記第１の電流源に接続されたドレインと、前記第１のトランジスタの前記ドレインに接続されたソースとを有する第６のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と
前記第１の画素の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第６のトランジスタの前記ドレインを接続可能な第１のスイッチと
を有する
前記（２）に記載の光検出装置。
（１１）前記バイアス電圧は、第１のバイアス電圧を含み、
前記第１の電源回路は、前記第１のバイアス電圧が供給されることが可能なゲートと、前記第１の電源ノードに接続されたドレインと、前記第１のトランジスタの前記ソースに接続されたソースとを有する第１の電源トランジスタを有する
前記（３）から（１０）のいずれかに記載の光検出装置。
（１２）前記バイアス電圧は、第１のバイアス電圧および第２のバイアス電圧を含み、
前記第１の電源回路は、
前記第１のバイアス電圧が供給されることが可能なゲートと、前記第１の電源ノードに接続されたドレインと、ソースとを有する第１の電源トランジスタと、
前記第２のバイアス電圧が供給されることが可能なゲートと、前記第１の電源トランジスタの前記ソースに接続されたドレインと、前記第１のトランジスタの前記ソースに接続されたソースとを有する第２の電源トランジスタと
前記（３）から（１０）のいずれかに記載の光検出装置。
（１３）前記第１の電源回路は、オン状態になることにより前記第１のバイアス電圧を前記第１の電源トランジスタの前記ゲートに供給可能な第４のスイッチをさらに有する
前記（１１）または（１２）に記載の光検出装置。
（１４）前記第１の電源回路は、前記第１の電源トランジスタの前記ゲートに接続された第４の容量素子をさらに有する
前記（１３）に記載の光検出装置。
（１５）前記第１の電源回路は、前記第１のバイアス電圧が供給されることが可能な非反転入力端子と、前記第１の電源トランジスタの前記ソースに接続された反転入力端子と、前記第１の電源トランジスタの前記ゲートに接続された出力端子とを有する演算増幅器をさらに有する
前記（１１）または（１２）に記載の光検出装置。
（１６）前記第１の電源トランジスタは、前記第１の電源トランジスタの前記ソースと接続されたバックゲートをさらに有する
前記（１１）または（１２）に記載の光検出装置。
（１７）所定の電圧を出力端子から出力可能な電圧生成部をさらに備え、
前記第１の電源トランジスタは、前記電圧生成部の前記出力端子に接続されたバックゲートをさらに有する
前記（１１）または（１２）に記載の光検出装置。
（１８）前記第１の電源回路は、オン状態になることにより前記第２のバイアス電圧を前記第２の電源トランジスタの前記ゲートに供給可能な第５のスイッチをさらに有する
前記（１２）に記載の光検出装置。
（１９）前記第１のトランジスタは、前記第１のトランジスタの前記ソースと接続されたバックゲートをさらに有する
前記（３）から（６）に記載の光検出装置。
（２０）前記第１の電流源は、ゲートと、ドレインと、前記第２の電源ノードに接続されたソースとを有する第１の電流源トランジスタを有する
前記（２）から（１９）のいずれかに記載の光検出装置。
（２１）前記第１の電流源は、
ゲートと、ドレインと、前記第２の電源ノードに接続されたソースとを有する第１の電流源トランジスタと、
ゲートと、ドレインと、前記第１の電流源トランジスタの前記ドレインに接続されたソースとを有する第２の電流源トランジスタと
を有する
前記（２）から（１９）のいずれかに記載の光検出装置。
（２２）前記第１の電流源は、オン状態になることにより第３のバイアス電圧を前記第１の電流源トランジスタの前記ゲートに供給可能な第６のスイッチをさらに有する
前記（２０）に記載の光検出装置。
（２３）第２の画素信号を生成可能な第２の画素と、
前記第１の電源ノードから供給された前記電源電圧および前記バイアス電圧に基づいて第２の電源電圧を生成可能であり前記第２の電源電圧を出力端子から出力可能な第２の電源回路と、前記第２の電源電圧に基づいて動作可能であり、前記第２の画素信号および前記参照信号に基づいて前記比較動作を行うことが可能な第２の比較回路とを有する第２の比較部と
をさらに備えた
前記（１）から（２２）のいずれかに記載の光検出装置。
（２４）前記第２の電源回路の前記出力端子は、前記第１の電源回路の前記出力端子に接続された
前記（２３）に記載の光検出装置。
（２５）第３の画素信号を生成可能な第３の画素と、
前記第１の電源ノードから供給された前記電源電圧および前記バイアス電圧に基づいて第３の電源電圧を生成可能であり前記第３の電源電圧を出力端子から出力可能な第３の電源回路と、前記第３の電源電圧に基づいて動作可能であり、前記第３の画素信号および前記参照信号に基づいて前記比較動作を行うことが可能な第３の比較回路とを有する第３の比較部と
をさらに備え、
前記第３の電源回路の前記出力端子は、前記第１の電源回路の前記出力端子と電気的に絶縁されるとともに、前記第２の電源回路の前記出力端子と電気的に絶縁され、
前記第３の比較部は、前記第１の比較部および前記第２の比較部の間に配置された
前記（２４）に記載の光検出装置。
（２６）前記第１の電源回路の前記出力端子に接続された第１の端子と、前記第２の電源回路の前記出力端子に接続された第２の端子とを有する可変抵抗素子をさらに備えた
前記（２３）に記載の光検出装置。
（２７）第３の電源ノードから供給された他の電源電圧に基づいて前記電源電圧を生成可能であり、前記電源電圧を前記第１の電源ノードに出力可能な第４の電源回路をさらに備えた
前記（２３）に記載の光検出装置。
（２８）光検出装置と
前記光検出装置の動作を制御する処理部と
を備え、
前記光検出装置は、
第１の画素信号を生成可能な第１の画素と、
参照信号を生成可能な参照信号生成部と、
第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり前記第１の電源電圧を出力端子から出力可能な第１の電源回路と、前記第１の電源電圧に基づいて動作可能であり、前記第１の画素信号および前記参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する第１の比較部と
を有する
電子機器。
参照信号を生成可能な参照信号生成部と、
第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり前記第１の電源電圧を出力端子から出力可能な第１の電源回路と、前記第１の電源電圧に基づいて動作可能であり、前記第１の画素信号および前記参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する第１の比較部と
を備えた光検出装置。
（２）前記第１の比較回路は、第２の電源ノードに接続された第１の電流源を有する
前記（１）に記載の光検出装置。
（３）前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
ゲートと、ドレインと、ソースとを有する第１のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と
前記第１の画素の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと
を有する
前記（２）に記載の光検出装置。
（４）前記第１のトランジスタの前記ソースは、前記第１の電源回路の前記出力端子に接続され、
前記第１のトランジスタの前記ドレインは前記第１の電流源に接続された
前記（３）に記載の光検出装置。
（５）前記第１の比較回路は、
前記第１のトランジスタの前記ドレインに接続されたゲートと、ドレインと、ソースとを有する第２のトランジスタと、
ゲートと、前記第２のトランジスタのドレインに接続されたドレインと、前記第２の電源ノードに接続されたソースとを有する第３のトランジスタと、
オン状態になることにより前記第３のトランジスタの前記ゲートと前記第３のトランジスタの前記ドレインとを接続可能な第２のスイッチと
をさらに有する
前記（４）に記載の光検出装置。
（６）前記第１の比較部は、前記第２のトランジスタの前記ドレインに接続されたゲートと、前記第１の電源回路の前記出力端子に接続されたドレインと、前記第１のトランジスタの前記ドレインに接続されたソースとを有する第４のトランジスタをさらに有する
前記（５）に記載の光検出装置。
（７）前記第１のトランジスタの前記ソースは、前記第１の電流源に接続され、
前記第１の比較回路は、
ゲートと、ドレインと、前記第１の電流源に接続されたソースとを有する第５のトランジスタと、
前記第５のトランジスタの前記ゲートに接続された第３の容量素子と、
オン状態になることにより前記第５のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ドレインを接続可能な第３のスイッチと、
前記第１の電源回路の前記出力端子と、前記第１のトランジスタの前記ドレインと、前記第５のトランジスタの前記ドレインとに接続された負荷回路と
を有する
前記（３）に記載の光検出装置。
（８）前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
ゲートと、ドレインと、前記第１の電流源に接続されたソースとを有する第１のトランジスタと、
ゲートと、ドレインと、前記第１の電流源に接続されたソースとを有する第５のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と、
前記第１の画素の前記出力端子に接続された第１の端子と、前記第５のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第１のトランジスタの前記ドレインを接続可能な第１のスイッチと、
オン状態になることにより前記第５のトランジスタの前記ゲートおよび前記第５のトランジスタの前記ドレインを接続可能な第３のスイッチと、
前記第１の電源回路の前記出力端子と、前記第１のトランジスタの前記ドレインと、前記第５のトランジスタの前記ドレインとに接続された負荷回路と
を有する
前記（２）に記載の光検出装置。
（９）前記負荷回路は、
ゲートと、前記第１のトランジスタの前記ドレインに接続されたドレインと、前記第１の電源回路の前記出力端子に接続されたソースとを有する第１の負荷トランジスタと、
前記第１の負荷トランジスタの前記ゲートに接続されたゲートと、前記第５のトランジスタのドレインに接続されたドレインと、前記第１の電源回路の前記出力端子に接続されたソースとを有する第２の負荷トランジスタと
を有する
前記（７）または（８）に記載の光検出装置。
（１０）前記第１の画素は、前記第１の画素信号を出力端子から出力可能であり、
前記参照信号生成部は、前記参照信号を出力端子から出力可能であり、
前記第１の比較回路は、
ゲートと、ドレインと、前記第１の電源回路の前記出力端子に接続されたソースとを有する第１のトランジスタと、
ゲートと、前記第１の電流源に接続されたドレインと、前記第１のトランジスタの前記ドレインに接続されたソースとを有する第６のトランジスタと、
前記参照信号生成部の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第１の容量素子と
前記第１の画素の前記出力端子に接続された第１の端子と、前記第１のトランジスタの前記ゲートに接続された第２の端子とを有する第２の容量素子と、
オン状態になることにより前記第１のトランジスタの前記ゲートおよび前記第６のトランジスタの前記ドレインを接続可能な第１のスイッチと
を有する
前記（２）に記載の光検出装置。
（１１）前記バイアス電圧は、第１のバイアス電圧を含み、
前記第１の電源回路は、前記第１のバイアス電圧が供給されることが可能なゲートと、前記第１の電源ノードに接続されたドレインと、前記第１のトランジスタの前記ソースに接続されたソースとを有する第１の電源トランジスタを有する
前記（３）から（１０）のいずれかに記載の光検出装置。
（１２）前記バイアス電圧は、第１のバイアス電圧および第２のバイアス電圧を含み、
前記第１の電源回路は、
前記第１のバイアス電圧が供給されることが可能なゲートと、前記第１の電源ノードに接続されたドレインと、ソースとを有する第１の電源トランジスタと、
前記第２のバイアス電圧が供給されることが可能なゲートと、前記第１の電源トランジスタの前記ソースに接続されたドレインと、前記第１のトランジスタの前記ソースに接続されたソースとを有する第２の電源トランジスタと
前記（３）から（１０）のいずれかに記載の光検出装置。
（１３）前記第１の電源回路は、オン状態になることにより前記第１のバイアス電圧を前記第１の電源トランジスタの前記ゲートに供給可能な第４のスイッチをさらに有する
前記（１１）または（１２）に記載の光検出装置。
（１４）前記第１の電源回路は、前記第１の電源トランジスタの前記ゲートに接続された第４の容量素子をさらに有する
前記（１３）に記載の光検出装置。
（１５）前記第１の電源回路は、前記第１のバイアス電圧が供給されることが可能な非反転入力端子と、前記第１の電源トランジスタの前記ソースに接続された反転入力端子と、前記第１の電源トランジスタの前記ゲートに接続された出力端子とを有する演算増幅器をさらに有する
前記（１１）または（１２）に記載の光検出装置。
（１６）前記第１の電源トランジスタは、前記第１の電源トランジスタの前記ソースと接続されたバックゲートをさらに有する
前記（１１）または（１２）に記載の光検出装置。
（１７）所定の電圧を出力端子から出力可能な電圧生成部をさらに備え、
前記第１の電源トランジスタは、前記電圧生成部の前記出力端子に接続されたバックゲートをさらに有する
前記（１１）または（１２）に記載の光検出装置。
（１８）前記第１の電源回路は、オン状態になることにより前記第２のバイアス電圧を前記第２の電源トランジスタの前記ゲートに供給可能な第５のスイッチをさらに有する
前記（１２）に記載の光検出装置。
（１９）前記第１のトランジスタは、前記第１のトランジスタの前記ソースと接続されたバックゲートをさらに有する
前記（３）から（６）に記載の光検出装置。
（２０）前記第１の電流源は、ゲートと、ドレインと、前記第２の電源ノードに接続されたソースとを有する第１の電流源トランジスタを有する
前記（２）から（１９）のいずれかに記載の光検出装置。
（２１）前記第１の電流源は、
ゲートと、ドレインと、前記第２の電源ノードに接続されたソースとを有する第１の電流源トランジスタと、
ゲートと、ドレインと、前記第１の電流源トランジスタの前記ドレインに接続されたソースとを有する第２の電流源トランジスタと
を有する
前記（２）から（１９）のいずれかに記載の光検出装置。
（２２）前記第１の電流源は、オン状態になることにより第３のバイアス電圧を前記第１の電流源トランジスタの前記ゲートに供給可能な第６のスイッチをさらに有する
前記（２０）に記載の光検出装置。
（２３）第２の画素信号を生成可能な第２の画素と、
前記第１の電源ノードから供給された前記電源電圧および前記バイアス電圧に基づいて第２の電源電圧を生成可能であり前記第２の電源電圧を出力端子から出力可能な第２の電源回路と、前記第２の電源電圧に基づいて動作可能であり、前記第２の画素信号および前記参照信号に基づいて前記比較動作を行うことが可能な第２の比較回路とを有する第２の比較部と
をさらに備えた
前記（１）から（２２）のいずれかに記載の光検出装置。
（２４）前記第２の電源回路の前記出力端子は、前記第１の電源回路の前記出力端子に接続された
前記（２３）に記載の光検出装置。
（２５）第３の画素信号を生成可能な第３の画素と、
前記第１の電源ノードから供給された前記電源電圧および前記バイアス電圧に基づいて第３の電源電圧を生成可能であり前記第３の電源電圧を出力端子から出力可能な第３の電源回路と、前記第３の電源電圧に基づいて動作可能であり、前記第３の画素信号および前記参照信号に基づいて前記比較動作を行うことが可能な第３の比較回路とを有する第３の比較部と
をさらに備え、
前記第３の電源回路の前記出力端子は、前記第１の電源回路の前記出力端子と電気的に絶縁されるとともに、前記第２の電源回路の前記出力端子と電気的に絶縁され、
前記第３の比較部は、前記第１の比較部および前記第２の比較部の間に配置された
前記（２４）に記載の光検出装置。
（２６）前記第１の電源回路の前記出力端子に接続された第１の端子と、前記第２の電源回路の前記出力端子に接続された第２の端子とを有する可変抵抗素子をさらに備えた
前記（２３）に記載の光検出装置。
（２７）第３の電源ノードから供給された他の電源電圧に基づいて前記電源電圧を生成可能であり、前記電源電圧を前記第１の電源ノードに出力可能な第４の電源回路をさらに備えた
前記（２３）に記載の光検出装置。
（２８）光検出装置と
前記光検出装置の動作を制御する処理部と
を備え、
前記光検出装置は、
第１の画素信号を生成可能な第１の画素と、
参照信号を生成可能な参照信号生成部と、
第１の電源ノードから供給された電源電圧およびバイアス電圧に基づいて第１の電源電圧を生成可能であり前記第１の電源電圧を出力端子から出力可能な第１の電源回路と、前記第１の電源電圧に基づいて動作可能であり、前記第１の画素信号および前記参照信号に基づいて比較動作を行うことが可能な第１の比較回路とを有する第１の比較部と
を有する
電子機器。
【0187】
本出願は、日本国特許庁において２０１９年３月２９日に出願された日本特許出願番号２０１９－０６８３５９号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
【0188】
当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30A】
【図30B】
【図31A】
【図31B】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】