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特許7536033ディスプレイ用に低電力の共通電極電圧を生成するシステム及び方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-08
(45)【発行日】2024-08-19
(54)【発明の名称】ディスプレイ用に低電力の共通電極電圧を生成するシステム及び方法
(51)【国際特許分類】
G09G 3/36 20060101AFI20240809BHJP
G09G 3/20 20060101ALI20240809BHJP
G02F 1/133 20060101ALI20240809BHJP
G05F 1/56 20060101ALI20240809BHJP
【ＦＩ】
G09G3/36
G09G3/20 611A
G09G3/20 624C
G09G3/20 624A
G09G3/20 624D
G02F1/133 505
G05F1/56
【請求項の数】
17
(21)【出願番号】P 2021553140
(86)(22)【出願日】2020-07-01
(65)【公表番号】
(43)【公表日】2022-09-05
(86)【国際出願番号】 US2020040468
(87)【国際公開番号】W WO2021003253
(87)【国際公開日】2021-01-07
【審査請求日】2023-05-19
(31)【優先権主張番号】62/869,432
(32)【優先日】2019-07-01
(33)【優先権主張国・地域又は機関】US
【早期審査対象出願】
(73)【特許権者】
【識別番号】523185970
【氏名又は名称】スナップ インコーポレイテッド
(74)【代理人】
【識別番号】110000176
【氏名又は名称】弁理士法人一色国際特許事務所
(72)【発明者】
【氏名】テイラー，スチュアート，エス．
【審査官】小野 博之
(56)【参考文献】
【文献】米国特許出願公開第２００８／０１７４２８５（ＵＳ，Ａ１）
【文献】米国特許出願公開第２００９／０１０９１５８（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１０／０２３８１４６（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｇ ３／００－３／３８
Ｇ０２Ｆ １／１３３
Ｇ０５Ｆ １／５６
(57)【特許請求の範囲】
【請求項1】
画像を表示するディスプレイシステムであって、ディスプレイパネルであって、
複数の画素を有し、
前記複数の画素はそれぞれ、画素電極電圧が印加される画素電極と共通電極電圧が印加される共通電極とを有する、ディスプレイパネルと、
デジタル駆動デバイスであって、
該デジタル駆動デバイスは、前記ディスプレイパネルに結合されており、
該デジタル駆動デバイスは、
前記複数の画素それぞれの前記画素電極電圧を、前記複数の画素それぞれの輝度又は色に応じて切り換えるためのデータを提供するビットプレーンメモリと、
前記共通電極電圧を提供するために前記ディスプレイパネルに結合されている共通電極回路と、
最大画素電圧を生成するように構成されており且つ前記ディスプレイパネルに結合されている少なくとも１つの第一増幅器とを有するデジタル駆動デバイスと
を備え、
前記画素電極電圧は、前記複数の画素のうちの少なくとも１つが前記ビットプレーンメモリから受け取る前記データにしたがって、最大画素電圧から所定の最小画素電圧に切り換わり、
前記共通電極回路は、所定の電圧を生成するように構成されている少なくとも１つの第二増幅器をさらに有し、
前記共通電極電圧の値は、ｉ）前記最小画素電圧から前記所定の電圧を引いた値と、ｉｉ）前記最大画素電圧に前記所定の電圧を足した値との間で切り換わり、
前記共通電極電圧は、前記ディスプレイパネル全体に亘ってＤＣ電圧バランスを維持する値を有する
ディスプレイシステム。
【請求項2】
請求項１に記載のディスプレイシステムであって、前記最大画素電圧は、１．２Ｖ～４Ｖの範囲の値を有し、
前記最小画素電圧は、０Ｖ～－２．８Ｖの範囲の値を有する
ディスプレイシステム。
【請求項3】
請求項１に記載のディスプレイシステムであって、前記所定の電圧は、約０～２Ｖの範囲の値を有する
ディスプレイシステム。
【請求項4】
請求項１に記載のディスプレイシステムであって、前記ディスプレイパネルは、液晶ディスプレイパネルである
ディスプレイシステム。
【請求項5】
請求項１に記載のディスプレイシステムであって、制御回路をさらに備え、
前記制御回路は、クロック制御出力ＣＳを前記共通電極回路に供給するために、前記共通電極回路に結合されている
ディスプレイシステム。
【請求項6】
請求項５のディスプレイシステムであって、前記共通電極回路は、前記クロック制御出力ＣＳを受け取る複数のスイッチをさらに有する
ディスプレイシステム。
【請求項7】
請求項６に記載のシステムであって、前記複数のスイッチのうちの少なくとも１つは、複数の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）トランジスタを有する
システム。
【請求項8】
請求項１に記載のディスプレイシステムであって、前記共通電極回路は、前記ディスプレイパネルとは別個の集積回路チップ上に位置する
ディスプレイシステム。
【請求項9】
請求項１に記載のディスプレイシステムであって、前記最小画素電圧は、ゼロであり、
前記共通電極電圧の値は、ゼロ未満と前記最大画素電圧超との間で切り換わる
ディスプレイシステム。
【請求項10】
画素電圧の複数の画素を有するディスプレイパネルのための共通電極電圧を生成する方法であって、少なくとも１つの第一コンデンサと少なくとも１つの第二コンデンサとを有する共通電極回路を、前記ディスプレイパネルに結合するステップと、
第一フェーズの間に、前記共通電極電圧の低い値を所定の電圧の負の値に基づいて生成するために、制御回路を用いて前記共通電極回路を選択的に制御するステップと、
第二フェーズの間に、前記共通電極電圧の高い値を生成するために、前記制御回路を用いて前記共通電極回路を選択的に制御するステップと、
最大画素電圧及び最小画素電圧を生成するように構成されている少なくとも１つの第一増幅器を、前記ディスプレイパネルに結合するステップと
を含み、
前記共通電極電圧の値は、ｉ）前記最小画素電圧から前記所定の電圧を引いた値と、ｉｉ）前記最大画素電圧に前記所定の電圧を足した値との間で切り換わり、
前記共通電極電圧は、前記ディスプレイパネル全体に亘ってＤＣ電圧バランスを維持する値を有する
方法。
【請求項11】
請求項１０に記載の方法であって、前記共通電極回路内の、前記少なくとも１つの第一コンデンサと前記少なくとも１つの第二コンデンサとを、前記所定の電圧に充電するステップをさらに含む
方法。
【請求項12】
請求項１０に記載の方法であって、前記方法は、前記所定の電圧を生成するように構成されている少なくとも１つの第二増幅器を、前記共通電極回路に結合するステップをさらに含む
方法。
【請求項13】
請求項１２に記載の方法であって、前記最大画素電圧は、１．２Ｖ～４Ｖの範囲の値を有し、
前記最小画素電圧は、０Ｖ～－２．８Ｖの範囲の値を有する
方法。
【請求項14】
請求項１２に記載の方法であって、前記所定の電圧は、０～２Ｖの範囲の値を有する
方法。
【請求項15】
請求項１２に記載の方法であって、前記ディスプレイパネルは、反射型液晶（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ ｏｎ Ｓｉｌｉｃｏｎ、ＬＣｏＳ）方式ディスプレイパネルである
方法。
【請求項16】
画像を表示するディスプレイシステムであって、ディスプレイパネルであって、
複数の画素を有し、
前記複数の画素はそれぞれ、画素電極電圧が印加される画素電極と共通電極電圧が印加される共通電極とを有する、ディスプレイパネルと、
デジタル駆動デバイスであって、
該デジタル駆動デバイスは、前記ディスプレイパネルに結合されており、
該デジタル駆動デバイスは、
前記複数の画素それぞれの前記画素電極電圧を、前記複数の画素それぞれの輝度又は色に応じて切り換えるためのデータを提供するビットプレーンメモリと、
前記共通電極電圧を提供するために前記ディスプレイパネルに結合されている共通電極回路と、
最大画素電圧を生成するように構成されており且つ前記ディスプレイパネルに結合されている少なくとも１つの第一増幅器と
を有するデジタル駆動デバイスと
を備え、
前記画素電極電圧は、前記複数の画素のうちの少なくとも１つが前記ビットプレーンメモリから前記データにしたがって、前記最大画素電圧から所定の最小画素電圧に切り換わり、
前記共通電極回路は、所定の電圧を生成するように構成されている少なくとも１つの第二増幅器をさらに有し、
前記共通電極電圧の値は、ｉ）前記最小画素電圧から前記所定の電圧を引いた値と、ｉｉ）前記最大画素電圧に前記所定の電圧を足した値との間で切り換わり、
前記共通電極回路は、前記ディスプレイパネルのバックプレーンチップ内に集積される
ディスプレイシステム。
【請求項17】
請求項１６に記載のディスプレイシステムであって、前記共通電極電圧は、前記ディスプレイパネル全体に亘ってＤＣ電圧バランスを維持する値を有する
ディスプレイシステム。
【発明の詳細な説明】
【背景技術】
【0001】
本出願は、２０１９年７月１日に出願された米国特許仮出願第６２／８６９，４３２号に対する優先権を主張する。
【0002】
一般に、ＬＣｏＳディスプレイは、シリコンバックプレーンの上に液晶層を使用する。ほとんどのＬＣｏＳディスプレイは、各画素に関連する電圧（ＶＰＩＸ）を制御するＣＭＯＳチップを有する。これらのディスプレイは、各セルへの共通電極用に所定の電圧を要する。全画素に対するこの共通電圧は、通常、カバーガラス上に酸化インジウムスズを載置して作製される透明な伝導層によって供給される。
【0003】
公知の共通電極電圧（ＶＣＯＭ）生成用電圧生成回路は、高いブレークダウン電圧を有するトランジスタを利用する。その結果、ダイ面積が大きくなり、それによりサーキットリのコストが増大する。共通電極電圧を生成するための電圧生成回路の多くは、より大きな電源電圧を要する線形増幅器として動作するトランジスタを利用するため、電力消費が増大する。例えば、電圧生成回路によっては、約９～１０Ｖの高電圧を要するものもある。現在の回路設計者らは、電力散逸が大きい線形増幅器を用いてこれらの回路を実現しており、この線形増幅器は、高電流（約２～３ｍＡ）で動作するものであり、所要電力は２０ｍＷ～３０ｍＷの範囲となる。加えて、従来の回路は高いブレークダウン電圧を有するため、他の回路や機能と集積する機会が少ない。特に、共通電極電圧を生成するための最もよく知られた実施態様は、高レベルの集積に適さないトランジスタを利用する。
【発明の概要】
【課題を解決するための手段】
【0004】
低～中程度のブレークダウン電圧のトランジスタを有する空間位相変調器やディスプレイ（ＬＣｏＳディスプレイ等）用に出力される低電力共通電極電圧を実現するためのシステム、回路及び方法の実施形態が提供される。本実施形態は、プロセス、装置、システム、デバイス、方法などの多数のやり方で実施されうることが理解されねばならない。
【0005】
一部の実施形態では、共通電極電圧生成用のサーキットリを有するディスプレイシステムを提供する。システムは、以下のような第一低電圧増幅器を備えることができる。この第一低電圧増幅器は、所定の電圧を生成するように構成されたものであり、この所定の電圧は、共通電極電圧（ＶＣＯＭ）を、接地又はＶＰＩＸ
－又はその両方に対して設定し、且つ、ＬＣｏＳディスプレイに関連する画素電圧（ＶＰＩＸ
＋）に対して設定するためのものである。システムは、画素電圧ＶＰＩＸ
＋を生成するように構成された第二低電圧増幅器も備える。さらに、共通電極回路は、所定の電圧及び画素電圧に基づいて共通電極電圧を生成するために、第一低電圧増幅器及び第二低電圧増幅器に結合されてもよい。実施形態の一つにおいては、一方又は両方の増幅器が回路の一部と考えられる。特に、制御回路を共通電極回路に結合することができ、第一フェーズの間に、制御回路は、所定の電圧の負の値に基づいて、低共通電極電圧を生成するように共通電極回路を選択的に制御する。さらに、第二フェーズの間に、制御回路は、所定の電圧と画素電圧との和に基づいて、高共通電極電圧を生成するように共通電極回路を選択的に制御することができる。実施形態の一つにおいては、第二フェーズは、第一フェーズの前に生じてもよい。
【0006】
一部の実施形態では、より低いブレークダウン電圧のトランジスタを有するＬＣｏＳディスプレイ用の共通電極駆動電圧を確立する方法を提供する。この方法は、共通電極電圧を設定するための所定の電圧を生成するステップを含むことができ、この所定の電圧は、共通電極電圧を、接地及びＬＣｏＳディスプレイに関連する画素電圧ＶＰＩＸに対して設定するためのものである。この方法は、第一コンデンサ及び第二コンデンサをそれぞれ、第一フェーズ及び第二フェーズの間に所定の電圧まで断続的に充電するステップをさらに含むことができる。第一フェーズの間に、この方法は、接地より所定の電圧だけ小さい低共通電極電圧を生成するために、第二コンデンサを共通電極ノードと接地との間に結合するステップをさらに含むことができる。この方法は、画素電圧より所定の電圧だけ大きい高共通電極電圧を生成するために、第二フェーズの間に、第一コンデンサを画素電圧ノードと共通電極ノードとの間に結合するステップをさらに含むことができる。
【0007】
ある実施形態においては、画像を表示するディスプレイシステムである。該ディスプレイシステムは、複数の画素を有するディスプレイパネルであって、複数の画素はそれぞれ画素電極電圧（ＶＰＥＶ）と共通電極電圧（ＶＣＯＭ）とを有するディスプレイパネルと、ディスプレイパネルに結合されたデジタル駆動デバイスであって、複数の画素それぞれにＶＰＥＶを提供するビットプレーンメモリと、ＶＣＯＭを提供するためにディスプレイパネルに結合されている共通電極回路と、最大画素電圧（ＶＰＩＸ
＋）と最小画素電圧（ＶＰＩＸ
－）とを生成するように構成されており且つディスプレイパネルに結合されている少なくとも１つの第一増幅器とを有するデジタル駆動デバイスとを備える。ＶＰＥＶは、複数の画素のうちの少なくとも１つがビットプレーンメモリから受け取る電圧にしたがってＶＰＩＸ
＋からＶＰＩＸ
－に切り換わる。共通電極回路は、所定の電圧ＶＤＡＣ＿ＣＯＭを生成するように構成されている少なくとも１つの第二増幅器をさらに有する。ＶＣＯＭの値は、ｉ）ＶＰＩＸ
－からＶＤＡＣ＿ＣＯＭを引いた値と、ｉｉ）ＶＰＩＸ
＋にＶＤＡＣ＿ＣＯＭを足した値との間で切り換わる。
【0008】
実施形態の一つにおいては、ＶＰＩＸ＋は１．２Ｖ～４Ｖの範囲の値を有し、ＶＰＩＸ
－は０Ｖ～－２．８Ｖの範囲の値を有する。実施形態の一つにおいては、請求項１に記載のディスプレイシステムであって、ＶＤＡＣ＿ＣＯＭは、約０～２Ｖの範囲の値を有する。実施形態の一つにおいては、請求項１に記載のディスプレイシステムであって、共通電極電圧ＶＣＯＭは、ディスプレイパネル全体に亘ってＤＣ電圧バランスを維持する。実施形態の一つにおいては、ディスプレイパネルは、液晶ディスプレイパネルである。
【0009】
実施形態の一つにおいては、ディスプレイシステムは制御回路をさらに備え、該制御回路は、クロック制御出力ＣＳを共通電極回路に供給するために、共通電極回路に結合されている。実施形態の一つにおいては、共通電極回路は、クロック制御出力ＣＳを受け取る複数のスイッチをさらに有する。実施形態の一つにおいては、複数のスイッチのうちの少なくとも１つは、複数のＭＯＳＦＥＴトランジスタを有する。実施形態の一つにおいては、共通電極回路は、ディスプレイパネルとは別個の集積回路チップ上に位置する。実施形態の一つにおいては、共通電極回路は、ディスプレイパネルと同じ集積回路チップに集積される。
【0010】
実施形態の一つにおいては、ＶＰＩＸ
－はゼロであり、ＶＣＯＭの値はＶＰＩＸ
－（例えば０Ｖ）未満～ＶＰＩＸ
＋超との間で変動する。本明細書の実施形態は、このＶＣＯＭ電圧振幅を、既知のシステムに比べて、低コスト、低電力、省スペース、高集積度で可能にする利点を有する。実施形態の一つにおいては、画素電圧ＶＰＩＸの複数の画素を有するディスプレイパネルのための共通電極駆動電圧ＶＣＯＭを生成する方法を提供する。実施形態の一つにおいては、この方法は、少なくとも１つの第一コンデンサと少なくとも１つの第二コンデンサとを有する共通電極回路をディスプレイパネルに結合するステップと、第一フェーズの間に、ＶＣＯＭの低い値を所定の電圧ＶＤＡＣ＿ＣＯＭの負の値に基づいて生成するために、制御回路を用いて共通電極回路を選択的に制御するステップと、第二フェーズの間に、ＶＣＯＭの高い値を生成するために制御回路を用いて共通電極回路を選択的に制御するステップと、最大画素電圧（ＶＰＩＸ
＋）及び最小画素電圧（ＶＰＩＸ
－）を生成するように構成されている少なくとも１つの第一増幅器をディスプレイパネルに結合するステップとを含み、ＶＣＯＭの値は、ａ）ＶＰＩＸ
－からＶＤＡＣ＿ＣＯＭを引いた値と、ｉｉ）ＶＰＩＸ
＋にＶＤＡＣ＿ＣＯＭを足した値との間で切り換わる。実施形態の一つにおいては、この方法は、共通電極回路内の、少なくとも１つの第一コンデンサと少なくとも１つの第二コンデンサとを、所定の電圧ＶＤＡＣ＿ＣＯＭに充電するステップをさらに含む。
【0011】
実施形態の一つにおいては、この方法は、所定の電圧ＶＤＡＣ＿ＣＯＭを生成するように構成されている少なくとも１つの第二増幅器を、共通電極回路に結合するステップをさらに含む。実施形態の一つにおいては、ＶＰＩＸ
＋は１．２Ｖ～４Ｖの範囲の値を有し、ＶＰＩＸ
－は０Ｖ～－２．８Ｖの範囲の値を有する。実施形態の一つにおいては、ＶＤＡＣ＿ＣＯＭは、０～２Ｖの範囲の値を有する。実施形態の一つにおいては、ＶＣＯＭの値は、ディスプレイパネル全体に亘ってＤＣ電圧バランス（即ち０Ｖ）を維持する。実施形態の一つにおいては、ディスプレイシステムは、ＬＣｏＳディスプレイシステムである。
【0012】
本実施形態のその他の態様及び利点は、記載される実施形態の原理を例として示す添付の図面と併せた以下の詳細な説明から明らかになるであろう。
【0013】
記載された実施形態及びその利点は、添付の図面と併せて以下の説明を参照することによって最もよく理解されうる。これらの図面は、記載された実施形態の要旨及び範囲から逸脱することなく、記載された実施形態に対して当業者が加えうる形態及び詳細のいかなる変更も、決して限定しない。
【図面の簡単な説明】
【0014】
【図1】本発明の実施形態の一つにおけるディスプレイシステムのブロック図である。
【図2A】本発明の実施形態の一つにおける、共通電極電圧生成のための回路を備えるディスプレイシステムの回路図である。
【図2D】本発明の実施形態の一つにおける、画素電圧ＶＰＩＸと共通電極電圧ＶＣＯＭとの間の電圧比較を示す、電圧とデータの図である。
【図3】本発明の実施形態の一つにおける、共通電極電圧生成のための回路を備えるディスプレイシステムの別の実施形態の回路図である。
【図4】本発明の実施形態の一つにおける、共通電極電圧ＶＣＯＭを生成する方法のフローチャートである。
【発明を実施するための形態】
【0015】
以下の実施形態は、共通電極電圧を生成するディスプレイシステム（ＬＣｏＳディスプレイシステム等）、関連するサーキットリ及び方法を説明する。当業者は、実施形態がこれらの特定の詳細の一部又は全部を用いずに実践されうることを理解しうる。その他の例では、実施形態を不必要に曖昧にしないため、周知のプロセス動作は、詳細に記載されていない。
【0016】
一部の実施形態では、ディスプレイシステムはＬＣｏＳディスプレイシステムであり、且つ、以下のような第一低電圧増幅器を有する共通電極電圧ＶＣＯＭ生成用の回路を備えることができる。この第一低電圧増幅器は、所定の電圧を生成するように構成されたものであり、この所定の電圧は、共通電極電圧ＶＣＯＭを、接地に対する値及びＬＣｏＳディスプレイに関連する画素電圧ＶＰＩＸに対する値に設定するために実現すべき電圧である。システムは、画素電圧ＶＰＩＸを生成するように構成された第二低電圧増幅器も備える。さらに、共通電極回路は、所定の電圧及び画素電圧ＶＰＩＸに基づいて共通電極電圧を生成するために、第一低電圧増幅器及び第二低電圧増幅器に結合されてもよい。特に、制御回路を共通電極回路に結合することができ、第一フェーズの間に、制御回路は、所定の電圧の負の値に基づいて、低共通電極電圧を生成するように共通電極回路を選択的に制御する。さらに、第二フェーズの間に、制御回路は、所定の電圧と画素電圧ＶＰＩＸとの和に基づいて、高共通電極電圧を生成するように共通電極回路を選択的に制御することができる。本明細書の実施形態にしたがって生成された共通電極電圧ＶＣＯＭは、本発明のＬＣｏＳディスプレイシステムの液晶ディスプレイパネル全体に亘って、約０Ｖの電圧（例えばＤＣ電圧）バランスを維持する。
【0017】
共通電極電圧ＶＣＯＭを生成する方法は、ＬＣｏＳディスプレイに関連する画素電圧ＶＰＩＸに対して所定の電圧を生成するステップと、第一コンデンサ及び第二コンデンサをそれぞれ、第一フェーズ及び第二フェーズの間に所定の電圧まで断続的に充電するステップとを含むことができる。特に、第一フェーズの間に、この方法は、接地より所定の電圧だけ小さい低共通電極電圧を生成するために、第二コンデンサを共通電極ノードと接地との間に結合するステップを含むことができる。この方法は、画素電圧ＶＰＩＸより所定の電圧だけ大きい高共通電極電圧を生成するために、第二フェーズの間に、第一コンデンサを画素電圧ノードと共通電極ノードとの間に結合するステップをさらに含むことができる。
【0018】
本明細書に記載の低電力共通電極電圧を実現するシステム、回路及び方法は、有利には、既知のトランジスタであり且つディスプレイ（ＬＣｏＳディスプレイ等）内で現在利用されているトランジスタよりも、ブレークダウン電圧がより低いトランジスタを採用しているＬＣｏＳイメージャやバックプレーンの共通電極電圧ＶＣＯＭを実現するために使用可能である。共通電極電圧生成プロセス又は共通電極回路又はその両方が、集積回路上に単独で実現してもよく、又は、その代わりに、ディスプレイパネルやイメージャの集積回路等の別の集積回路の一部として実現してもよい。本発明の実施形態では、既知のシステムと比べ、共通電極駆動電圧の実現に必要とされるトランジスタの必要なブレークダウン電圧が低減する。本明細書に記載の共通電極電圧生成回路及び方法では、必要なダイサイズが小さくなることにより、サーキットリ実装のコストも低下する。さらに、本明細書に開示されるシステム及び方法では、ＬＣｏＳバックプレーン／ディスプレイと同じダイ上に集積した場合、集積のレベルが高めることができる。実施形態の一つにおいては、ＶＣＯＭ回路は、ディスプレイとは別個のダイ上に集積されるか、又は、他のアナログ機能（例えば温度感知、光フィードバック等）と集積される。このように、ＶＣＯＭ生成回路（本明細書においては、その全部又は一部を共通電極回路と称してもよい）は、ＬＣｏＳディスプレイシステムのバックプレーンチップと集積されてもよく、又は、その代わりに、バックプレーンチップに電気的に接続された別個のチップ上に位置してもよい。本発明によるディスプレイシステム（ＬＣｏＳディスプレイシステム等）の実施形態は、電力消費もより少なくなっているため、バッテリ動作により適したものになっており、そのため、生成する熱はより少なくなる。供給電圧が小さいほど、電力散逸は少なくなる。本発明の実施形態では、約９～１０Ｖの値より小さい又は約半分の電源電圧により稼働する増幅器を利用することによって電力散逸が低減される。従来技術のサーキットリは、通常約２５ｍＷを散逸させるが、これに対して、本発明の一部の実施形態は、約５ｍＷしか散逸させない利益及び利点を有する。
【0019】
以下の説明では、多数の詳細を記載する。しかし、本発明がこれらの具体的詳細を用いなくても実践されうることが、当業者には明らかであろう。場合によっては、周知の構造体及びデバイスは、本発明を曖昧にすることを避けるために、詳細ではなくブロック図の形式で示される。
【0020】
明細書において「実施形態の一つ」又は「ある実施形態」と述べた場合は、実施形態に関連して記載される特定の特徴、構造、特性が、本発明の少なくとも１つの実施形態に含まれることを意味する。本明細書の様々な箇所にある「実施形態の一つにおいては」の文言は、必ずしも同じ実施形態を指すものではない。同様の参照番号は、図の説明全体を通して同様の要素を示す。
【0021】
図１では、本発明によるＬＣｏＳディスプレイシステム２の実施形態のブロック図が示されている。図に示すように、本発明によるディスプレイシステム２は、デジタル駆動デバイス４０に結合されたグラフィックス処理デバイス１０と、デジタル駆動デバイス４０に結合された光学エンジン５０とを備えることができる。実施形態の一つにおいては、グラフィックス処理デバイス１０は、生成及びブレンド（生成／ブレンド）モジュール１２を備えてもよい。生成／ブレンドモジュール１２は、オブジェクトの生成又はブレンド又はその両方を行うことができる。例えば、複合現実及び没入型拡張現実用途において、ブレンドモジュール１２は、生成されたオブジェクトを、カメラを介して得られた画像とブレンドしたり又はオブジェクト（現実のオブジェクト等）の他の視覚的表現とブレンドしたりしてもよい。生成／ブレンドモジュール１２は、データ、例えばビデオや画像データ出力を生成する。本発明の実施形態においては、生成／ブレンドモジュール１２は、代替現実のシステム、デバイス又は方法（例えば、拡張現実（ＡＲ）又は仮想現実（ＶＲ）又は複合現実（ＭＲ）又はこれらの組み合わせ）において、データ、例えばビデオや画像データ出力を生成する。本発明のある実施形態においては、生成／ブレンドモジュール１２は、ＡＲ画像、例えばヘッドマウントディスプレイ（Ｈｅａｄ‐Ｍｏｕｎｔｅｄ Ｄｉｓｐｌａｙ、ＨＭＤ）システム入力部で（例えばＲＧＢ）ビデオフレームを生成する。本発明の実施形態において、生成／ブレンドモジュール１２は、画像（ＡＲ画像等）を生成する駆動部又はシステム、例えばＨＭＤデバイス又はシステムに組み込まれてもよい。場合によっては、生成された画像は、カメラからの画像とブレンドしてもよい。
【0022】
本発明の実施形態の一つにおいては、グラフィックス処理デバイス１０は、プロセッサ３０を有するか又はプロセッサ３０に関連する。プロセッサ３０は、グラフィックス処理デバイス１０の内部にあってもよく、外部にあってもよい。本発明のある実施形態において、プロセッサ３０は、グラフィックス処理デバイス１０のソフトウェアモジュールやプログラムや命令を実行してもよい。例えば、プロセッサ３０は、ディザモジュール３３、チェックボードモジュール３４、コマンドスタッファ３７等のソフトウェアモジュールを実行してもよい。前述のモジュールの実行時に、プロセッサ３０は、１つ又は複数のルックアップテーブル（Ｌｏｏｋ‐Ｕｐ Ｔａｂｌｅ、ＬＵＴ）（色ＬＵＴ３２及びビットプレーンＬＵＴ３５等）に記憶されたデータにアクセスしてもよい。色ＬＵＴ３２及びビットプレーンＬＵＴ３５は、図１ではプロセッサとは別のものとして示されているが、メモリブロック２１に位置してもよい。メモリブロック２１は、グラフィックス処理デバイス１０の内部にあってもよく、外部にあってもよい。
【0023】
本発明のある実施形態においては、本発明による位置及び時間ディザモジュール３３は、ビット深度を、ネイティブディスプレイビット深度を超えて知覚的に拡張するために使用してもよい。ディザモジュール３３は、例えば高速照射「ディザリング」デジタル光処理（Ｄｉｇｉｔａｌ Ｌｉｇｈｔ Ｐｒｏｃｅｓｓｉｎｇ、ＤＬＰ）プロジェクタを活用することによって、高速移動するシーンを復元する際に利用してもよい。チェッカーボード３４モジュールは、本発明にしたがってチェッカーボード法を行ってもよい。プロセッサ３０は、本発明の範囲から逸脱することなく、より多い又はより少ない数のモジュールを実行可能であることが、当業者によって認識されるであろう。
【0024】
本発明の実施形態の一つにおいては、ビット回転モジュール１５を介してビット回転が生じる。ビット回転モジュール１５及び関連するプロセスは、プロセッサ（プロセッサ３０等）によって特定のビット数、例えば最上位ビット（ＭＳＢ：ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）を抽出するステップを含んでもよい。結果として生じるビットプレーンは、ビットプレーンの入力として使用されるか又はビットプレーンのＬＵＴ（１つ又は複数の）３５に記憶されるか又はその両方が行われる。本発明の実施形態の一つにおいては、ビットプレーンＬＵＴ３５は、グラフィックス処理デバイス１０のメモリ２１からアクセスされ、プロセッサ３０がビットプレーンＬＵＴ３５にアクセスする（即ち、各画素のデジタルレベル値及び時間とした場合の、光学エンジン５０内における、空間位相変調器５６の全ての出力バイナリ画素電極ロジックの瞬間状態）。本発明のある実施形態においては、プロセッサ３０は、ビットプレーンを生成するモジュール（例えばビットプレーンＬＵＴ３５）を実行してもよい。本発明の実施形態の一つにおいては、ビットプレーンＬＵＴ３５は、図１に示すようにグラフィックス処理デバイス１０に位置してもよい。別の実施形態では、ビットプレーンＬＵＴ３５は、デジタル駆動デバイス４０内にあってもよい。
【0025】
デジタル駆動デバイス４０は、グラフィックス処理デバイス１０からデータ（コマンド３６、３８等）を受信し、画像データを光学エンジン５０に通信する前に、受信されたデータを準備（例えば圧縮）する。デジタル駆動デバイス４０は、メモリ４１を有してもよい（メモリ４１は、該デバイスの内部にあってもよく外部にあってもよく、又は、他のデバイスと共有されてもよく、又は、その両方でもよい）。デジタル駆動デバイス４０は、様々なプログラムを有してもよく、例えば、プロセッサ３０によって実行されたときにデジタル駆動デバイス４０により受信されたデータの解析又は処理又はその両方を行うコマンドパーサモジュール４４を有することができる。デジタル駆動デバイス４０は、静的データ又は動的データ又はその両方（例えばビットプレーンメモリ４２、コマンドパーサ４４、光源制御部４６等）を有してもよい。本発明の実施形態の一つにおいては、コマンドスタッファ３７は、エンドユーザには見られないエリアで、ビデオパスにコマンドを挿入する。本発明のある実施形態においては、これらのコマンドは、例えば（１つ又は複数の）レーザ等の（１つ又は複数の）光源５２や駆動電圧（例えばＶＣＯＭ及びＶＰＩＸ等）を、例えば光源制御モジュール４６及びＶＣＯＭ＋ＶＰＩＸ制御モジュール４８を介して、直接的又は間接的に制御する。本発明のある実施形態においては、光源制御モジュール４６及びＶＣＯＭ＋ＶＰＩＸ制御モジュール４８は、ハードウェア又はソフトウェア又はその両方で実現してもよい。デジタル駆動デバイス４０は、例えば、コンピューティングシステムや、ヘッドマウントデバイスや、ＬＣｏＳディスプレイを利用する他のデバイスの、コンポーネントであってもよい。
【0026】
実施形態の一つにおいては、デジタル駆動デバイス４０は、コマンドパーサ４４も有する。コマンドパーサ４４は、コマンドスタッファ３７から受信されたコマンド３８を解析する。本発明の実施形態の一つにおいては、ＤＡＣ、デジタルオンオフ制御部等を介して、アナログ入力（電圧又は電流等）を制御することによって、光源制御部４６は、レーザ又はＬＥＤ等の（１つ又は複数の）光源５２を制御する。実施形態の一つにおいては、ＶＣＯＭ＋ＶＰＩＸ制御モジュール４８は、ＶＣＯＭ及びＶＰＩＸ電圧を制御する。本発明のある実施形態においては、光学エンジン５０は、図１に示すディスプレイシステム２を完成させるために必要なディスプレイコンポーネント及び他の全ての光学デバイスを有する。本発明のある実施形態においては、これには、（１つ又は複数の）光源５２と、光学系５４（レンズ、偏光子等）と、空間位相変調器５６とが含まれてもよい。
【0027】
本発明のある実施形態においては、図２Ａ、図２Ｂ、及び図３に示される制御回路１１０、２１０、共通電極回路１５０ａ、１５０ｂ、２５０、及び、関連する増幅器は、ＶＣＯＭ＋ＶＰＩＸ制御モジュール４８内にあってもよい。図２Ａのコマンドパーサ４４は、コンポーネント１１６（ＤＡＣ等）と、コンポーネント１１８（ＤＡＣ等）と、制御回路１１０（同様に、図３のコンポーネント２１８、２１６及び制御回路２１０）とに接続される。これらのコンポーネントは、以下でさらに詳細に説明される。増幅器１０８及び１０６によって生成される所望の電圧と適切なクロック制御出力ＣＳとを得るために、コマンドパーサ４４は、コンポーネント１１６、１１８及び制御回路１００にロジック制御出力（デジタル電圧等）を送信する。実施形態の一つにおいては、コマンドパーサ４４によって送信される電圧及び電流は、ディスプレイパネル１８０を駆動するための電圧及び電流に対応し、ディスプレイの画素の出力強度を最終的に決定する。
【0028】
特に、実施形態の一つにおいては、コマンドパーサ４４は、制御回路１１０とコンポーネント１１６・１１８とに、個々の電圧入力を提供する。これらの入力は、デジタル制御入力（即ち、電圧、ロジックレベル）である。コマンドパーサ４４によってコンポーネント１１６（ＤＡＣ等）に供給される電圧入力は、増幅器１０６への所望の入力電圧に対応するデジタルワードを表す。このコンポーネント１１６の出力は、増幅器１０６によって増幅され、電圧ＶＰＩＸ
＋を生成する。コマンドパーサ４４によってコンポーネント１１８（ＤＡＣ等）に供給される電圧入力は、増幅器１０８への必要な入力電圧に対応するデジタルワードを表す。コンポーネント１１８の出力は、増幅器１０８によって増幅され、ＶＤＡＣ＿ＣＯＭを生成する。コマンドパーサ４４によって制御回路１１０に供給される電圧入力は、制御出力ＣＳの周波数、デューティサイクル及び位相を確立する１つ又は複数のロジックレベル入力を表す。制御回路１１０の出力はクロック出力ＣＳである。
【0029】
図２Ａでは、共通電極電圧ＶＣＯＭを生成するためのサーキットリを備えるＬＣｏＳディスプレイシステム１００の回路図が示されている。図２Ａのシステム１００は、制御回路１１０（デジタル制御回路等）と、共通電極回路１５０ａと、生成されるＶＣＯＭに接続された画素の配列有するイメージャ又はディスプレイパネル又はその両方１８０を備える。ディスプレイパネル１８０は、列セレクタ１８２及び行セレクタ１８４も有する。共通電極回路１５０ａは、スイッチＳ１～Ｓ４及び第一低電圧増幅器１０８を有する。増幅器１０８は、コンポーネント１１８（例えばデジタルアナログ変換器（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ、ＤＡＣ））に接続されており、このコンポーネント１１８は、所望の電圧出力を生成してそれを増幅器１０８の入力に提供する。システム１００は、第二低電圧増幅器１０６も備える。増幅器１０６は、コンポーネント１１６（ＤＡＣ等）に結合されており、このコンポーネント１１６は、所定のＶＰＩＸを生成するために、増幅器１０６に所望の入力電圧を供給する。増幅器１０６の出力は、ＶＰＩＸ＋（画素電極電圧ＶＰＥＶの正の値）であり、共通電極回路１５０及びディスプレイパネル１８０に接続されている。画素電極電圧ＶＰＥＶは、ディスプレイパネル１８０及び２８０内の画素１８６ａ～ｎの画素電極に給電するために用いられる。
【0030】
画素電極電圧ＶＰＥＶは、ディスプレイパネル１８０内の複数の画素それぞれの画素電極の値である。実施形態の一つにおいては、画素電極電圧ＶＰＥＶは、ＶＰＩＸ－からＶＰＩＸ＋に切り換わるが、この切り換わりは、デジタル駆動デバイス４０内のビットプレーンメモリ４２から受信される、ディスプレイパネル１８０内の各画素のデータ（例えばデータビット）の値にしたがって行われる。図２Ａ及び図３に示されるように、ディスプレイパネル１８０には、複数の画素（例えば画素１８６ａ～ｎ）がある。（ディスプレイシステムにおいて、通常、画素数は変動し、例えば１００万～８００万画素が可能である。）ディスプレイパネル１８０の各画素１８６ａ～ｎによって受信されるデータは、所与の画素１８６ａ～ｎによって表示される所望の輝度又は色に応じて、図１のデジタル駆動デバイス４０内のビットプレーンメモリ４２から受信し且つ供給される。実施形態の一つにおいては、ディスプレイパネル１８０は、光学エンジン５０内に位置する。図２Ａ及び３のディスプレイパネル１８０、２８０は、図１の空間位相変調器５６と同じコンポーネント又は同じコンポーネントの一部と考えてもよい。
【0031】
制御回路１１０は、例えばシステム１００のディスプレイパネル１８０のバックプレーンチップ内の集積回路上に位置してもよい。あるいは、制御回路は、共通電極回路１５０ａに電気的に接続された別個のチップ上に位置してもよい。制御回路１１０は、共通電極回路１５０ａにクロック制御出力ＣＳを提供（例えばバスを介して伝送）するように構成された少なくとも１つのフリップフロップデバイス１１２を有する装置を備えてもよい。一部の実施形態では、制御回路１５０ａは、第一及び第二制御出力（図示せず）を提供するバッファ１１４に結合されたフリップフロップ１１２を有してもよい。共通電極回路１５０ａ内のスイッチのオンオフ切り換えをずらす目的で、第二制御出力は第一制御出力に対して遅延される。したがって、重複しない制御出力（即ち制御出力ＣＳはオン又はオフのいずれか）が実現されうる。
【0032】
第二低電圧増幅器１０６は、画素電圧ＶＰＩＸ
＋の生成に使用してもよい。ＶＰＩＸ
＋の値は、コマンドパーサ４４と連動してビットプレーンメモリ４２から出力される色シーケンスに基づいて、動的に変化することができ、ディスプレイパネル１８０の複数の画素によって表示される画像の表示色及び強度に対応している。これに対し、第一低電圧増幅器１０８（「低電圧」は例えば約５Ｖ以下で動作する増幅器を表す）は、電圧ＶＤＡＣ＿ＣＯＭを生成するために使用してもよい。本発明の実施形態の一つにおいては、電圧ＶＤＡＣ＿ＣＯＭは、増幅器１０８による出力で実現される所定の電圧である。電圧ＶＤＡＣ＿ＣＯＭ（即ちＶＣＯＭを確立するために使用される電圧）を実現するためにコンポーネント１１８（デジタルアナログ変換器（ＤＡＣ）等）に供給される電圧入力は、コマンドパーサ４４から得られる。電圧ＶＤＡＣ＿ＣＯＭは、ディスプレイパネルの画素電極電圧振幅（ＶＰＩＸ
＋～ＶＰＩＸ
－）と比べて比較的小さい。この所定の電圧ＶＤＡＣ＿ＣＯＭは、コマンドパーサ４４からコンポーネント１１８に供給される入力を調整することによってプログラム可能である。また、電圧ＶＤＡＣ＿ＣＯＭは、共通電極回路１５０ａの第一及び第二コンデンサ（Ｃ１、Ｃ２）を交互に充電するために使用可能であり、この第一及び第二コンデンサ（Ｃ１、Ｃ２）の充電は、対応する第一及び第二フェーズの間に（以下に記載する通り）行われる。
【0033】
実施形態の一つにおいては、低電圧増幅器１０８は、５ｍＷの演算増幅器を用いて実現してもよく、画素電圧ＶＰＩＸ
＋は４．０Ｖであり、所定の電圧ＶＤＡＣ＿ＣＯＭは１．５Ｖである。所定の電圧ＶＤＡＣ＿ＣＯＭの値は、液晶材料の要件及びディスプレイシステムの所望の用途（振幅や位相特性等）の関数として選択してもよい。そのため、正の画素電圧ＶＰＩＸ＋及び共通電極電圧ＶＣＯＭの範囲／スパン及びステップサイズは、様々であってもよい。一部の実施形態では、ＤＡＣには範囲／スパン及びステップサイズがあり、ビット数は、ステップサイズで除算した範囲の、２を底とした対数値（ｌｏｇ２）であるので、各ＤＡＣから１ビット除いて、画素電圧ＶＰＩＸ及び共通電極電圧ＶＣＯＭのステップサイズを２倍に増やしてもよい。
【0034】
一部の実施形態では、共通電極回路１５０ａは、第一低電圧増幅器１０８及び第二低電圧増幅器１０６の出力電圧を使用して、所定の電圧ＶＤＡＣ＿ＣＯＭと画素電極電圧ＶＰＩＸ
＋及びＶＰＩＸ
－とに基づいて、共通電極電圧ＶＣＯＭを生成してもよい。特に、制御回路１１０は共通電極回路１５０ａに結合可能である。第一フェーズの間に、制御回路１１０は、所定の電圧ＶＤＡＣ＿ＣＯＭの負の値及び画素電極電圧ＶＰＩＸ
－に基づいて低共通電圧Ｖ－
ＣＯＭを生成するように、共通電極回路１５０ａを選択的に制御することができ、さらに、第二フェーズの間に、制御回路１１０は、所定の電圧ＶＤＡＣ＿ＣＯＭと画素電圧ＶＰＩＸとの和に基づいて高共通電圧Ｖ＋
ＣＯＭを生成するように、共通電極回路１５０ａを選択的に制御することができる。
【0035】
特に、一部の実施形態では、共通電極回路１５０ａは、コンデンサＣ１を所定の電圧ＶＤＡＣ＿ＣＯＭに充電するために、スイッチ対（Ｓ１及びＳ２）を有することができ、このスイッチ対は、第一コンデンサＣ１の両側に結合されて第一コンデンサＣ１を接地と第一増幅器１０８の出力との間に結合している。あるいは、スイッチ対（Ｓ１及びＳ２）は、高共通電極電圧値又は最大共通電極電圧値（Ｖ＋
ＣＯＭ）を提供するために、第一コンデンサＣ１を第二増幅器１０６の出力と共通電極ノードＶＣＯＭとの間に結合することができる。
【0036】
さらに、共通電極回路１５０ａは、コンデンサＣ２を所定の電圧ＶＤＡＣ＿ＣＯＭに充電するために、第二スイッチ対（Ｓ３及びＳ４）を有することができ、この第二スイッチ対は、第二コンデンサＣ２の両側に結合されて第二コンデンサＣ２を接地と第一増幅器１０８の出力との間に結合している。あるいは、スイッチ対（Ｓ３及びＳ４）は、低共通電圧Ｖ－
ＣＯＭを提供するために、第二コンデンサＣ２を共通電極ノードＶＣＯＭと接地との間に結合することができる。
【0037】
動作時に、制御回路１１０は、制御出力ＣＳを提供する。この制御出力ＣＳによって、第一及び第二スイッチ対（Ｓ１～Ｓ４）を選択的に切り換え、二つの動作フェーズを提供する。特に、第一フェーズの間には、制御回路１１０からのクロッキング制御出力ＣＳが、第一スイッチ対Ｓ１及びＳ２を切り換え、第一コンデンサＣ１を接地と第一増幅器１０８の出力との間に結合して、コンデンサＣ１を所定の電圧ＶＤＡＣ＿ＣＯＭに充電できる。例えば、所定の電圧ＶＤＡＣ＿ＣＯＭが０．８Ｖに設定される場合、コンデンサＣ１は０．８Ｖに充電される。第一フェーズの間に、制御回路１１０からのクロッキング制御出力ＣＳは、同時に、第二コンデンサＣ２が共通電極ノードＶＣＯＭと接地との間に結合するように第二スイッチ対Ｓ３及びＳ４を切り換え可能である。その結果、共通電極ノードＶＣＯＭには低共通電圧Ｖ－
ＣＯＭが供給される。この電圧は、第二コンデンサが前のサイクルで最初に充電されたときに－ＶＤＡＣ＿ＣＯＭに設定されている。同様の例にしたがうと、低共通電圧Ｖ－
ＣＯＭは－０．８Ｖに設定可能である。
【0038】
動作時に、第二フェーズの間に、制御回路１１０からのクロッキング制御出力ＣＳは、第一コンデンサＣ１を第二増幅器１０６の出力と共通電極ノードＶＣＯＭとの間に結合するように、第一スイッチ対Ｓ１及びＳ２を切り換え可能である。その結果、共通電圧ノードは高共通電圧Ｖ＋
ＣＯＭに設定され、電圧Ｖ＋
ＣＯＭは、画素電圧ＶＰＩＸ＋と所定の電圧ＶＤＡＣ＿ＣＯＭとの和となる。例えば、所定の電圧ＶＤＡＣ＿ＣＯＭが０．８Ｖに設定される場合、高共通電圧Ｖ＋
ＣＯＭはＶＰＩＸ
＋＋０．８Ｖの和になる。第二フェーズの間に、制御回路１１０からのクロッキング制御出力ＣＳは、同時に、第二コンデンサＣ２が接地と第一増幅器１０８の出力との間に結合するように第二スイッチ対Ｓ３及びＳ４を切り換え可能である。したがって、第二コンデンサＣ２は、第一増幅器１０８の出力電圧ＶＤＡＣ＿ＣＯＭに充電される。例えば、所定の電圧ＶＤＡＣ＿ＣＯＭが０．８Ｖに設定される場合、第二コンデンサＣ２は０．８Ｖに充電される。実施形態の一つにおいては、Ｃ１及びＣ２を充電するために使用される電圧は異なっており、実施形態の一つにおいては、使用される電圧はほぼ同じである。
【0039】
一部の実施形態では、実施態様の一例では、画素電圧ＶＰＩＸ＋が２．８Ｖ～４．３３６Ｖの間（両端値を含む）に設定されてもよく、この場合、電圧は、１２ｍＶステップサイズの７ビットＤＡＣを使用して実現できる。この例は本発明の概念を限定するものではないことに留意しなければならない。範囲／ビット数及びステップサイズは、より大きくてもよく又はより小さくてもよい。本発明の実施形態の一つにおいては、使用するビット数が少なくなれば、使用するハードウェアがより少なくなり、本発明によるシステム又はデバイスの製造コストがより下がる。本発明のある実施形態においては、低電圧増幅器１０８によって生成される電圧ＶＤＡＣ＿ＣＯＭは、例えば０．８Ｖ～２．０８Ｖの間（両端値を含む）でもよく、この場合、電圧は、１０ｍＶステップサイズの７ビットＤＡＣを使用して実現できる。最終的には、提供される高共通電極電圧Ｖ＋
ＣＯＭは、（ＶＰＩＸ
＋＋０．８Ｖ）～（ＶＰＩＸ
＋＋２．０８Ｖ）でもよく、この場合、電圧は、１０ｍＶステップサイズの７ビットＤＡＣ等を使用して実現できる。したがって、生成される低共通電極電圧Ｖ－
ＣＯＭは、－２．０８Ｖ～－０．８Ｖ（両端値を含む）を取り得る。しかし、ＤＡＣのビット数、ＤＡＣ電圧の最小値及び最大値（範囲／スパン）、ステップサイズは変動しうることを、当業者は理解するはずである。また、ある実施形態においては演算増幅器１０８がＤＡＣに結合されなくてもよいことを、当業者は理解するはずである。これらの例は、本発明の実施形態を例示するために提示されるものである。しかし、本発明は記載されたこれらの例又は実施形態に限定されず、本発明の主旨及び範囲内で修正及び改変を加えて実践されうることが認識されねばならない。
【0040】
図２Ｂでは、図２Ａのシステムの共通電極回路１５０ａの代わりに使用可能な共通電極回路１５０ｂ（の一部）の実施形態が示されている。共通電極回路１５０ｂの関連する増幅器は示されていないことに留意されたい。しかし、当業者であれば、増幅器及び関連する電圧入力コンポーネントは、図２Ａに設けられているものと同様に設けられてよいことを理解するであろう。実施形態の一つにおいては、図２Ｂに示すように、スイッチ対Ｓ１及びＳ２は、トランジスタＴ１～Ｔ４から構成されてもよい。（例えばＭＯＳＦＥＴトランジスタ）。特に、複数のｐ型トランジスタ（Ｔ１、Ｔ４）及び複数のｎ型トランジスタ（Ｔ２、Ｔ３）のゲートが、クロッキング制御出力ＣＳを受け取るように結合されてもよい。制御出力ＣＳは、トランジスタ（Ｔ１～Ｔ４）のそれぞれのオンオフを、効果的に切り換える。実施形態の一つにおいては、トランジスタＴ１のドレインが第一コンデンサＣ１に結合される一方で、トランジスタＴ１のソースは電圧画素ノードＶＰＩＸに結合可能である。さらに、トランジスタＴ２のドレインがコンデンサＣ１に結合される一方で、第二トランジスタＴ２のソースは接地に結合可能である。トランジスタＴ４のソースが共通電極ノードＶＣＯＭに結合される一方で、トランジスタＴ３のソースは所定の電圧（即ち第一演算増幅器の出力電圧）ＶＤＡＣ＿ＣＯＭを受け取るために結合可能である。一部の実施形態では、トランジスタＴ３及びＴ４のドレインはいずれも、第一コンデンサＣ１に結合可能である。
【0041】
同様に、スイッチ対Ｓ３及びＳ４は、ＭＯＳＦＥＴトランジスタＴ５～Ｔ８から構成されてもよい。ｎ型トランジスタＴ５及びｐ型トランジスタＴ６のゲートが、制御出力ＣＳを受け取るように結合されてもよい。制御出力ＣＳは、トランジスタ（Ｔ５、Ｔ６）のそれぞれのオンオフを、効果的に切り換える。一部の実施形態では、トランジスタＴ５のドレインが第二コンデンサＣ２に結合される一方で、トランジスタＴ５のソースは共通電極ノードＶＣＯＭに結合可能である。さらに、トランジスタＴ６のドレインがコンデンサＣ２に結合される一方で、トランジスタＴ６のソースは接地に結合可能である。トランジスタＴ８のソースは接地に結合される一方で、トランジスタＴ７のソースは、所定の電圧ＶＤＡＣ＿ＣＯＭを受け取るために結合可能である。一部の実施形態では、トランジスタＴ７及びＴ８のドレインはいずれも、第二コンデンサＣ２に結合可能である。一部の実施形態では、スイッチ（Ｓ１～Ｓ４）を実現する各トランジスタ対が、直列に結合された複数のトランジスタ（図示せず）によって表されうる。直列のトランジスタは、より大きな電圧を共有／収容しうるスイッチを形成することに留意されたい。
【0042】
動作時には、制御出力が高い第一フェーズの間に、ｎ型トランジスタＴ２、Ｔ３、Ｔ５、及びＴ８の全てがオンになる。以下により詳細に記載されるように、これらのトランジスタがオンになる結果、第一コンデンサＣ１が接地と所定の電圧ＶＤＡＣ＿ＣＯＭとの間に接続される一方で、第二コンデンサＣ２が共通電極ノードＶＣＯＭと接地との間に結合される。制御出力が低い第二フェーズの間においては、ｐ型トランジスタ（Ｔ１、Ｔ４、Ｔ６、Ｔ７）がオンになる。その結果、第一コンデンサＣ１が画素電圧ノードＶＰＩＸと共通電極ノードＶＣＯＭとの間に結合される一方で、第二コンデンサＣ２が接地と所定の電圧ＶＤＡＣ＿ＣＯＭとの間に結合される。
【0043】
制御出力ＣＳが低い第二フェーズの間に、ｐ型トランジスタＴ１がオンになり、画素電圧ノードＶＰＩＸ
＋から第一コンデンサＣ１までの回路が効果的に接続される。制御出力ＣＳが低いとき、同時に、ｎ型トランジスタＴ２がオフになり、トランジスタＴ２のドレインを接続するノードから接地までの回路が効果的に開かれる。即ち、制御出力ＣＳが低いときには、コンデンサＣ１は画素電圧ＶＰＩＸを有するノードに結合される。
【0044】
また、制御出力ＣＳが高い第一フェーズの間に、ｐ型トランジスタＴ１がオフになり、画素電圧を含むノードと第一トランジスタＴ１のドレインとの間の回路が効果的に開かれる。制御出力ＣＳが高いことにより、同時に、ｎ型トランジスタＴ２がオンになり、トランジスタＴ２のドレインが接地に効果的に結合される。即ち、制御出力ＣＳが高いときには、コンデンサＣ１は接地に結合される。これにより、ＭＯＳＦＥＴトランジスタを使用したスイッチの実施態様は、第一コンデンサＣ１を接地／ＶＰＩＸ－又は画素電圧ノードＶＰＩＸのいずれかに効果的に結合する。
【0045】
第二スイッチＳ２では、ＭＯＳＦＥＴトランジスタを使用した実施態様は、反対になる。スイッチＳ２は、ｎ型トランジスタＴ３及びｐ型トランジスタＴ４を用いて実現されており、トランジスタのゲートは、クロッキング制御出力ＣＳに結合しており、これらのトランジスタのオンオフが切り換えられる。特に、前述のように、ｐ型トランジスタＴ４のソースが共通電極ノードＶＣＯＭに結合される一方で、ｎ型トランジスタＴ３のソースは第一増幅器１０８の出力に結合される。トランジスタＴ３及びＴ４のドレインはいずれも、第一コンデンサＣ１に結合される。動作時に、制御出力ＣＳが低い第二フェーズの間には、ｎ型トランジスタＴ３がオフになり、第一増幅器１０８の出力から第一コンデンサＣ１までの回路が効果的に開かれる。制御出力ＣＳが低いとき、同時に、ｐ型トランジスタＴ４がオンになり、コンデンサＣ１を接続するノードから共通電極ノードＶＣＯＭの回路が効果的に短絡する。即ち、制御出力ＣＳが低いときには、コンデンサＣ１は共通電極ノードＶＣＯＭに結合される。
【0046】
また、制御出力ＣＳが高い第一フェーズの間に、ｎ型トランジスタＴ３がオンになり、増幅器１０８の出力ノードとコンデンサＣ１との間の回路が効果的に短絡し、これによりコンデンサＣ１が所定の電圧ＶＤＡＣ＿ＣＯＭに結合される。制御出力ＣＳが高いことにより、同時に、ｐ型トランジスタＴ４がオフになり、トランジスタＴ４のドレインから共通電極ノードＶＣＯＭまでの回路が効果的に開かれる。即ち、制御出力ＣＳが高いときには、コンデンサＣ１は、所定の電圧ＶＤＡＣ＿ＣＯＭを受け取るように結合される。それにより、ＭＯＳＦＥＴトランジスタ（Ｔ１～Ｔ４）を使用したスイッチＳ１及びＳ２のスイッチの実施態様は、第一コンデンサを、画素電圧ノードと共通電極ノードＶＣＯＭとの間に又は接地と所定の電圧ＶＤＡＣ＿ＣＯＭを有するノードとの間に、効果的に結合する。
【0047】
同様に、スイッチ対Ｓ３及びＳ４は、ＭＯＳＦＥＴトランジスタＴ５～Ｔ８から構成されてもよい。制御出力ＣＳが低い第二フェーズの間に、トランジスタＴ５～Ｔ８のオンオフが切り換わって、所定の電圧ＶＤＡＣ＿ＣＯＭを有する出力ノードと接地との間にコンデンサＣ２が結合され、コンデンサＣ２は所定の電圧ＶＤＡＣ＿ＣＯＭまで効果的に充電される。逆に、制御出力ＣＳが高い第一フェーズの間に、スイッチトランジスタＴ５～Ｔ８がオンからオフに切り換わって、共通電極ノードＶＣＯＭと接地との間にコンデンサＣ２が結合され、共通電極ノードＶＣＯＭで所定の電圧ＶＤＡＣ＿ＣＯＭの負の値を印加する（図２Ａを参照して詳述した通り）。
【0048】
一実施形態において、スイッチ（Ｓ１～Ｓ４）としてのＭＯＳＦＥＴトランジスタ（Ｔ１～Ｔ８）の実施態様は、必要なオーバーヘッド電圧を低減する利益及び利点を有する。しかし、従来の実施態様では、Ｖ＋
ＣＯＭ及びＶ－
ＣＯＭの上下にそれぞれ、約±１Ｖの余分の供給電圧が必要である。ここで、供給電圧は、全ての可能な供給電圧値で正しい動作を保証するように選択可能である。さらに、本発明の実施形態の一つにおいては、スイッチトランジスタＳ１～Ｓ４のいずれか一つが経験する最大電圧は、ＶＣＯＭ＝－１Ｖ～５Ｖであるとき約又はちょうど６Ｖであり、ＶＣＯＭ＝－１．５Ｖ～５．５Ｖであるとき約又はちょうど７Ｖである。これに加えて、負電圧Ｖ－
ＣＯＭは約－１．５Ｖであってもよく、この場合、スイッチトランジスタＳ１～Ｓ４（デジタルトランジスタ等）が接地から絶縁され且つ－１．５Ｖからも絶縁されることが必要である。
【0049】
共通電極電圧ＶＣＯＭを生成するための本発明によるディスプレイシステム（例えばシステム１００）は、共通電極電圧ＶＣＯＭを実現するために使用されるトランジスタの必要なブレークダウン電圧を低下させ、共通電極電圧ＶＣＯＭサーキットリの電力散逸を低下させる。ブレークダウン電圧が低くなると、トランジスタが小さくて済むため、ダイ面積が効果的に縮小する。これに加えて、ブレークダウン電圧が低いと、サイズや電力やコスト削減のために将来のスケーリングされたノードへの共通電極電圧ＶＣＯＭの集積が可能となる。
【0050】
既知のシステムでは、共通電極回路の共通電極電圧ＶＣＯＭトランジスタのブレークダウン電圧は２０Ｖであり、ＶＣＯＭ増幅器の電力散逸は２０～３０ｍＷである。しかし、本明細書に開示される高（Ｖ＋
ＣＯＭ）及び低（Ｖ－
ＣＯＭ）共通電極電圧生成のシステム、回路及び方法は、より低い電圧の増幅器（例えば増幅器１０８）を使用する利益及び利点を有する。この低電圧増幅器は、第一及び第二コンデンサ（Ｃ１、Ｃ２）の電圧を確立することによって共通電極電圧ＶＣＯＭを生み出すために用いることができ、これらの第一及び第二コンデンサ（Ｃ１、Ｃ２）は、低共通電極電圧Ｖ－
ＣＯＭ用に接地（又はＶＰＩＸ
－）に接続されているか又は高共通電極電圧Ｖ＋
ＣＯＭ用に画素電圧ＶＰＩＸ
＋に接続されている。ある実施形態においては、より低電圧の増幅器１０８は、例えば０Ｖ～１．６Ｖの範囲の出力値を有してもよい。実施形態の一つにおいては、このようなより低い電圧を生み出す増幅器１０８の供給電圧は、例えば３．３～５Ｖの範囲でもよい。したがって、動作中は、コンデンサ（Ｃ１、Ｃ２）の一方が高共通電極電圧Ｖ＋
ＣＯＭ又は低共通電極電圧Ｖ－
ＣＯＭのいずれかを確立し、他方は充電されたり補充されたりする。したがって、コンデンサの充電は、スイッチＳ１～Ｓ４を使用してスワップ・切り換え・変更される。
増幅器１０８
増幅器１０８
【0051】
さらなる利益として、ディスプレイシステムの実施形態（例えばシステム１００、２００）の共通電極回路（例えば１５０ａ、１５０ｂ、２５０）は、共通電極電圧ＶＣＯＭを生成し、且つ、必要な電力供給は、大きな電力供給（例えば約９～１０Ｖ）を要する従来のディスプレイと比べて、低減される（例えば約５Ｖ）。また、本発明の実施形態の一つにおいては、増幅器１０８は、約１ｍＡの低めの電流で動作し（これに対して、従来のシステムでは約２～３ｍＡ）、電力を例えば約２０～３０ｍＷから約５ｍＷに低下させることができる。本明細書に開示されるこの共通電極電圧生成のシステム及び方法のさらなる利益は、外部電源電圧及びそれらの関連する調整器サーキットリの必要性を低減又は排除することである。その結果、本発明によるデバイス応用例又はディスプレイシステム又はその両方のコストが低下し、サイズ／面積及び電力が低減される。
【0052】
一部の実施形態では、第一及び第二コンデンサ（Ｃ１、Ｃ２）ならびに共通ＶＣＯＭ静電容量の間の電荷共有のため、コンデンサＣ１及びＣ２は、約０．１ｕＦ～１０ｕＦの間（両端値を含む）の値を取り得る。本発明のある実施形態においては、コンデンサＣ１及びＣ２は、約１ｕＦの値を取り得る。この結果、共通電極電圧ＶＣＯＭがそのプログラムされた／所望の電圧から約５～１０ｍＶ逸脱しうる。一部の実施形態では、この結果は十分に小さい場合には、無視してもよい。他の実施形態では、この結果の影響は、より大きなコンデンサを用いてコンデンサＣ１及びＣ２を実装することによって低減可能であり、例えばＣ１及びＣ２は２～５ｕＦの間（両端値を含む）を取り得る。本発明の実施形態の一つにおいては、ＶＣＯＭの逸脱は、コンデンサ（Ｃ１、Ｃ２）の電圧を共通電極電圧ＶＣＯＭの最終所望値よりも若干、例えば１～１０ｍＶだけ大きく又は小さくなるようにプログラムすることによって補償されうる。
【0053】
図２Ｂに示される前述の例は、説明のために提示したものである。これは、網羅的であることや、本システム及び方法を本明細書に開示した形態そのままに限定することを、意図したものではない。コンデンサのうち１つ又は複数のコンデンサを充電するために所望される正確な電圧に応じて、（トランジスタの本体の接続のほかに）トランジスタの種類及び必要な電圧振幅が、動作する回路に対して慎重に選択されねばならないことが、当業者に理解される。スイッチＳ１～Ｓ４の最終的実施態様及びそれらの対応するクロッキング制御出力ＣＳ詳細は、様々なスイッチトランジスタのゲート電圧と同様に、異なっていてもよく、又は、回路の機能性又は動作を改善するような特定の方法で選択してもよい。
【0054】
図２Ｃでは、一部の実施形態における図２Ｂに示した回路の動作例を示すタイミング図を示している。上述の図２Ｂで述べたように、制御出力ＣＳが高いときには、ｎ型トランジスタＴ２、Ｔ３、Ｔ５、及びＴ８はオンである一方で、ｐ型トランジスタＴ１、Ｔ４、Ｔ６及びＴ７がオフである。これは、第一フェーズの間に、第一コンデンサＣ１を所定のノードと接地との間に結合するようにスイッチＳ１及びＳ２がシフトし、第一コンデンサが所定の電圧ＶＤＡＣ＿ＣＯＭに効果的に充電されることを意味する。同時に、スイッチＳ３及びＳ４は、第二コンデンサＣ２を共通電極ノードＶＣＯＭと接地との間に結合する。図のように、共通電極ノードでの電圧は、所定の電圧ＶＤＡＣ＿ＣＯＭの負の値となる。
【0055】
また、制御出力ＣＳが低い第二フェーズの間に、ｎ型トランジスタＴ２、Ｔ３、Ｔ５、及びＴ８はオフである一方で、ｐ型トランジスタＴ１、Ｔ４、Ｔ６、Ｔ７がオンである。これは、第二フェーズの間に、第一コンデンサＣ１を画素電圧ノードＶＰＩＸと共通電極ノードＶＣＯＭとの間に結合するようにスイッチＳ１及びＳ２が切り換わり、画素電圧ＶＰＩＸと所定の電圧ＶＤＡＣ＿ＣＯＭとの電圧和が、共通電極ノードＶＣＯＭで効果的に供給されることを意味する。同時に、スイッチＳ３及びＳ４は、所定の電圧ＶＤＡＣ＿ＣＯＭを有する出力ノードと接地との間に、第二コンデンサＣ２を結合し、第二コンデンサＣ２を所定の電圧ＶＤＡＣ＿ＣＯＭまで効果的に充電する。したがって、図２Ｃのタイミング図に示すように、この第二フェーズの間には、共通電極ノードＶＣＯＭの電圧は、画素電圧ＶＰＩＸと所定の電圧ＶＤＡＣ＿ＣＯＭとの和と等しい。
【0056】
図２Ｄでは、一部の実施形態における、画素電圧ＶＰＩＸと共通電極電圧ＶＣＯＭとの間の電圧比較を示す、電圧とデータの図が示されている。図に示すように、高共通電極電圧Ｖ＋
ＣＯＭは、画素電圧ＶＰＩＸより大きい電圧に設定可能である。共通電極の電圧は、接地よりも又はＶＰＩＸ－よりも同じ量だけ小さい電圧に設定可能な低共通電極電圧Ｖ－
ＣＯＭに断続的に切り換えられうる。この特定の例では、画素電圧ＶＰＩＸが４Ｖである場合、高共通電極電圧Ｖ＋
ＣＯＭは５．５Ｖに設定可能であり、低共通電極電圧Ｖ－
ＣＯＭは－１．５Ｖに設定可能である。一部の実施形態では、示される電圧は、実施態様及び応用例に応じて、さらに正にシフトされるか又はさらに負にシフトされうる。例えば、画素電圧ＶＰＩＸ
＋は１．２Ｖであってもよく、接地電圧（ＶＰＩＸ－）は－２．８Ｖであってもよく、このとき、その差は４Ｖとなる。一部の実施形態では、５０％のデューティサイクルが存在する。
【0057】
一部の実施形態では、共通電極電圧ＶＣＯＭと画素電圧ＶＰＩＸとの間の好ましい電圧差は、ゼロに近くなりうる。これの代わりに、画素電圧ＶＰＩＸは１．５Ｖ～４．５Ｖとすることができ、赤緑青（ＲＧＢ）色モデルなどの色シーケンシャル（時間多重応用例）のための不均一なデューティサイクルを有することができる。本発明の実施形態の一つにおいては、電圧の極性は反転されてもよい。本発明の実施形態の一つにおいては、電源は例えばＶｄｄであり且つ正の接地として機能してもよく、ＶＰＩＸは負の電圧値を有してもよい。例えば、本発明のある実施形態においては、Ｖｄｄは１．２Ｖであり、ＶＰＩＸは－２．８Ｖである。当業者は、電圧値が変動しうることを理解するはずである。
【0058】
図３では、一部の実施形態による共通電極電圧生成のための回路の第二実施形態の回路図が示されている。システム２００は、制御回路２１０と、第一低電圧増幅器２０８を有する共通電極回路２５０と、第二低電圧増幅器２０６と、ＬＣｏＳディスプレイ又はパネル又はイメージャ２８０とを備える。ここで言及される低電圧は、例えば約５Ｖ以下の値が取り得る。増幅器２０８は、コンポーネント２１８（ＤＡＣ等）に接続されており、このコンポーネント２１８は、所望の出力電圧ＶＤＡＣ＿ＣＯＭを達成するために、所定の／予め選択された電圧を供給するためのものである。同様に、コンポーネント２１６（ＤＡＣ等）が増幅器２０６に結合されており、この増幅器２０６は、所望の出力電圧ＶＰＩＸ
＋を達成するために所定の／予め選択された電圧を供給するためのものである。
【0059】
図２Ａに関して同様に論じたように、コマンドパーサ４４は、以下のように、コンポーネント２１８・２１６と制御回路２１０とに、入力を供給する。特に、実施形態の一つにおいては、コマンドパーサ４４は、制御回路２１０とコンポーネント２１６・２１８とに、個々の電圧入力を提供する。これらの電圧入力は、デジタル制御出力（即ち電圧、ロジックレベル）である。コマンドパーサ４４によってコンポーネント２１６（ＤＡＣ等）に供給される電圧入力は、増幅器２０６への所望の入力電圧に対応するデジタルワードを表す。このコンポーネント２１６の出力は、増幅器１０６に入力されて増幅され、電圧ＶＰＩＸ
＋を生成する。
【0060】
コマンドパーサ４４によってコンポーネント２１８（ＤＡＣ等）に供給される電圧入力は、増幅器２０８への必要な入力電圧に対応するデジタルワードを表す。コンポーネント２１８の出力は、増幅器２０８によって増幅され、ＶＤＡＣ＿ＣＯＭを生成する。コマンドパーサ４４によって制御回路２１０に供給される電圧入力は、制御出力ＣＳの周波数、デューティサイクル及び位相を確立する１つ又は複数のロジックレベル入力を表す。制御回路２１０の出力は制御出力ＣＳである。
【0061】
第一実施形態と同様に、制御回路２１０は、少なくとも１つのクロッキング制御出力ＣＳを提供するために結合されたフリップフロップデバイス２１２を有する装置を備えてもよい。一部の実施形態では、制御回路２１０は、第一及び第二クロッキング制御出力を与えるためにバッファ２１４に結合されたフリップフロップ２１２を備えてもよく、この場合、第二クロッキング制御出力は、第一及び第二フェーズの間にトランジスタのオンオフを切り換えるタイミングが重複するように、第一クロッキング制御出力に対して遅延する。第二低電圧増幅器２０６は、画素電圧ＶＰＩＸの生成のために用いられてもよく、第一低電圧増幅器２０８は、ＬＣｏＳディスプレイパネル２８０の画素電圧ＶＰＩＸに比べて比較的小さい所定の電圧ＶＤＡＣ＿ＣＯＭを生成するために用いられてもよい。例えば、低電力増幅器２０８は、１～５ｍＷの演算増幅器を用いて実現可能であり、この場合、画素電圧ＶＰＩＸは４．０Ｖであり、所定の電圧ＶＤＡＣ＿ＣＯＭは１．６Ｖである。
【0062】
一部の実施形態では、共通電極回路２５０は、第一低電圧増幅器２０８及び第二低電圧増幅器２０６の出力電圧を使用して、所定の電圧ＶＤＡＣ＿ＣＯＭ及び画素電圧ＶＰＩＸに基づいて、共通電極電圧ＶＣＯＭを生成してもよい。特に、制御回路２１０を共通電極回路２５０に結合してもよく、この場合、第一フェーズの間には、制御回路２１０は、共通電極回路２５０を選択的に制御可能であり、抵抗器Ｒ１、Ｒ２、ＲＤＡＣを用いて実現される分圧器ネットワークによって決定される電圧の負の値に基づいて、低共通電圧Ｖ－
ＣＯＭが生成される。ここでは、抵抗器ＲＤＡＣは、所定のオフセットを加えるために使用されうる可変抵抗器である。さらに、第二フェーズの間には、制御回路２１０は、共通電極回路２５０を選択的に制御可能であり、抵抗器Ｒ１、Ｒ２、及びＲＤＡＣの分圧器ネットワークからの電圧と所定の電圧ＶＤＡＣ＿ＣＯＭと画素電圧ＶＰＩＸとの和に基づいて、高共通電圧Ｖ＋
ＣＯＭが生成される。
【0063】
一部の実施形態では、共通電極回路２５０は、接地と第一増幅器２０８の出力との間に第一コンデンサＣ３を結合するように、第一コンデンサＣ３の両側に結合されたスイッチ対（Ｓ５及びＳ６）を有してもよい。または、スイッチ対（Ｓ５及びＳ６）は、第二増幅器２０６の出力と共通電極ノードＶＣＯＭＰＰとの間に第一コンデンサＣ３を結合してもよい。さらに、共通電極回路２５０は、共通電極ノードＶＣＯＭＰＰと接地との間に結合される別のスイッチＳ７を有してもよい。前述のように、可変抵抗器ＲＤＡＣは、ミスマッチやＤＢＲ／仕事関数に対してＤＡＣをオフセットするために使用してもよい。特に、抵抗器Ｒ１、Ｒ２、ＲＤＡＣは分圧器ネットワークを実現しており、共通電極電圧ＶＣＯＭは約（ＶＰＩＸ／２）（１±α）であってもよい。ここでは、αは可変抵抗器ＲＤＡＣを用いて加えられるオフセット補正のための調整を表す。
【0064】
動作時に、制御回路２１０は、クロッキング制御出力ＣＳを提供する。このクロッキング制御出力ＣＳによって、スイッチＳ５～Ｓ７を選択的に切り換え、二つの動作フェーズを提供する。特に、第一フェーズの間には、制御回路２１０からの制御出力ＣＳが、第一スイッチ対Ｓ５及びＳ６を切り換え、第一コンデンサＣ３を接地と第一増幅器２０８の出力との間に結合して、コンデンサＣ３を所定の電圧ＶＤＡＣ＿ＣＯＭに充電できる。例えば、所定の電圧ＶＤＡＣ＿ＣＯＭが１．６Ｖに設定される場合、コンデンサは１．６Ｖに充電される。第一フェーズの間に、制御回路２１０からの制御出力ＣＳは、同時に、第二コンデンサＣ４が共通電極ノードＶＣＯＭと接地との間に結合するようにスイッチＳ７を切り換え可能である。その結果、共通電極ノードＶＣＯＭには、第二コンデンサＣ４の充電電圧が供給される。この電圧は、抵抗器Ｒ１、Ｒ２、及びＲＤＡＣの分圧器ネットワークによって供給される電圧である。
【0065】
第二フェーズの間に、制御回路２１０からの制御出力ＣＳは、第一コンデンサＣ３を第二増幅器２０６の出力（ＶＰＩＸ）と予備共通電極ノードＶＣＯＭＰＰとの間に結合するように、第一スイッチ対Ｓ５及びＳ６を切り換え可能である。その結果、予備共通電圧ノードＶＣＯＭＰＰは高共通電圧Ｖ＋
ＣＯＭに設定され、電圧Ｖ＋
ＣＯＭは電圧ＶＰＩＸとＶＤＡＣ＿ＣＯＭとの和となる。
【0066】
同時に、第二フェーズの間に、制御回路２１０からのクロッキング制御出力ＣＳは、スイッチＳ７を切り換えて回路を開き、共通電極電圧ノードＶＣＯＭを効果的に設定可能であり、抵抗器Ｒ１、Ｒ２、ＲＤＡＣの分圧器ネットワークによって供給される電圧と予備共通電圧ノードのＶＣＯＭＰＰ電圧との和に設定される。この値は、約（ＶＰＩＸ／２）（１±α）である。
【0067】
図３を参照すると、実施形態の一つにおいては、例えば、画素電圧ＶＰＩＸ
＋は２．８Ｖ～４．３３６Ｖの間であってもよく、この場合、電圧は、１２ｍＶステップサイズの７ビットＤＡＣを使用して実現できる。低電圧増幅器２０８によって生成される電圧ＶＤＡＣ＿ＣＯＭは、この例では１．６Ｖ～４．１６Ｖの間であってもよく、この場合、電圧ＶＤＡＣ＿ＣＯＭは、６ビットＤＡＣを使用して実現できる。最終的に、提供される共通電極電圧ＶＣＯＭＰＰは（ＶＰＩＸ
＋１．６Ｖ）～（ＶＰＩＸ
＋４．１６Ｖ）であってもよく、この場合、電圧ＶＣＯＭＰＰは、４０ｍＶステップサイズの６ビットＤＡＣを使用して実現できる。これらの例は、本発明の概念をさらに説明するために提示されたものである。本発明は記載されたこれらの例又は実施形態に限定されず、本発明の概念の主旨及び範囲内で修正及び改変を加えて実践されうることが認識されねばならない。
【0068】
図３を再び参照すると、実施形態の一つにおいては、この実施態様は、負の供給電圧からの絶縁の必要性を回避することができ、これはバルクシリコンにより適している。ブロッキングコンデンサとして作用するコンデンサＣ４の機能のおかげで、負の供給電圧が回避される。電圧ＶＰＩＸ
－は０以上に制限される。電圧振幅ＶＣＯＭＰＰは、回路２５０においてＶＰＩＸ
－からＶＰＩＸ
＋＋ＶＤＡＣ＿ＣＯＭで変動するように確立される。さらに、ＶＣＯＭのＤＣ平均値は、（ＶＰＩＸ
＋－ＶＰＩＸ－）／２であるように制限される（注：アルファ（α）＝０）。ＤＣブロッキングコンデンサＣ４により、ＶＣＯＭがＶＰＩＸ－よりも負になることが可能となる。ＶＣＯＭの電圧振幅は、（ＶＰＩＸ
－－（ＶＤＡＣ＿ＣＯＭ／２））と（ＶＰＩＸ
＋＋（ＶＤＡＣ＿ＣＯＭ／２））との間で変動する。なお、ここで、ＶＤＡＣ＿ＣＯＭは正電圧（通常１～４Ｖ）であるようにプログラムされる。これは図２Ａに提供される実施態様で要求される値の約二倍である。
【0069】
実施形態の一つにおいては、システム２００の共通電極回路２５０は、下方コンデンサＣ４を約－ＶＤＡＣ＿ＣＯＭ／２に予め充電しうる。あるいは、さらなる抵抗器（不図示）を使用して下方コンデンサＣ４に共通電極電圧ＶＣＯＭを供給して、放電時間定数を増加させ、ＶＣＯＭ降下を低減してもよい。実施形態の一つにおいては、例えば図２Ａに示すように、ＶＰＩＸ
－はゼロであり、ＶＣＯＭはゼロ未満とＶＰＩＸ
＋超との間で切り換わる。
【0070】
図４では、一部の実施形態における共通電極電圧を生成するための方法３００の例示的なフローチャートが示されている。第一アクション３１０において、方法３００は、第一及び第二コンデンサ（Ｃ１、Ｃ２）をプログラムするための１つ又は複数の所定の（プログラムされた）電圧ＶＤＡＣ＿ＣＯＭを生成するステップを含む。例えば、ある演算増幅器装置が第一プログラム電圧ＶＤＡＣ＿ＣＯＭを生成可能であり、その一方で、別の演算増幅器装備がＬＣｏＳディスプレイパネルの要件に対応する画素電圧ＶＰＩＸを生成可能である。方法３００は、アクション３２０で第一コンデンサＣ１を所定の電圧で最初に充電するステップを含んでもよい。例えば、コンデンサＣ２は、第一の所定の電圧ＶＤＡＣ＿ＣＯＭに最初にプログラムされてもよい。
【0071】
決定アクション３２５において、プロセスが第一フェーズに入っているか否かに関する判断が行われる。例えば、制御回路が制御出力を送信して、第一フェーズの動作用の特定のノードの間にコンデンサを結合する装置における選択スイッチを切り換えてもよい。第一フェーズに入っている場合、方法３００は、アクション３３０において、第一コンデンサを所定の電圧に充電するステップを含む。例えば、第一コンデンサＣ１は所定の電圧ＶＤＡＣ＿ＣＯＭに充電可能である。
【0072】
加えて、方法３００は、アクション３４０において、０Ｖ未満の共通電極電圧（Ｖ－
ＣＯＭ）を生成するために、接地ＧＮＤと共通電極ＶＣＯＭとの間に第二コンデンサを結合するステップを含んでもよい。方法３００が第一フェーズに入っていない場合には、プロセスが第二フェーズに入っていることが、アクション３２７において分かっている。第二フェーズに入っている場合には、方法３００は、アクション３５０において、第二コンデンサを所定の電圧に充電するステップを含んでもよい。これに加えて、方法３００は、アクション３６０において、画素電圧より大きい共通電極電圧（Ｖ＋
ＣＯＭ）を生成するために、画素電圧ノードＶＰＩＸと共通電極ＶＣＯＭとの間に第一コンデンサを結合するステップを含んでもよい。アクション３３０、３４０、３５０、３６０の最後に、プロセスは、コンデンサを断続的に充電及び接続するために決定アクション３２５に戻り、高共通電極電圧Ｖ＋
ＣＯＭ及び低共通電極電圧Ｖ－
ＣＯＭを二つのフェーズのうち対応するフェーズの間に共通電極ノードに提供する。
【0073】
以上の記載は、説明の目的で、特定の実施形態を参照して記載されている。しかし、上記の例示的な議論は、網羅的であること、又は本システム及び方法を開示された正確な形態に限定することを意図したものではない。上記の教示に鑑みて多数の修正例及びバリエーションが可能である。実施形態は、実施形態の原理及びその実際の応用例を最もよく説明し、それによって他の当業者が企図される特定の用途に適しうるように実施形態及び様々な修正例を最大限に活用できるようにするために選択及び記載された。したがって、本発明の実施形態は例示的であり限定的ではないと考えられねばならず、本発明は、本明細書に与えられた詳細に限定されるものではなく、添付の特許請求の範囲及び等価物の中で修正されうる。
【0074】
特に上記の説明では、多数の詳細が記載される。しかし、当業者には、本発明がこれらの具体的詳細を用いずに実践されうることが明らかであろう。一部の場合には、周知の構造体及びデバイスは、本発明を曖昧にすることを避けるために、詳細ではなくブロック図の形式で示される。
【0075】
さらに、上記の説明を読み理解した当業者には多数の他の実施形態が明らかになりうる。本発明は特定の例示的な実施形態を参照して説明されているが、本発明は、記載された実施形態に限定されず、本開示の精神及び範囲内で修正及び変更を加えて実践されうることが認識されるであろう。実施形態は、多数の代替形態において具現化され得、本明細書に記載された実施形態のみに限定されると考えられてはならない。したがって、明細書及び図面は、限定的な意味ではなく例示的な意味で考えられねばならない。
【0076】
第一、第二などの用語は、本明細書において様々なステップ又は計算を説明するために使用されうるが、これらのステップ又は計算はこれらの用語によって限定されてはならないことが理解されねばならない。これらの用語は、あるステップ又は計算を別のステップ又は計算から区別するために使用されるにすぎない。例えば、本開示の範囲から逸脱することなく、第一計算が第二計算と呼ばれ得、同様に第二ステップが第一ステップと呼ばれうる。本明細書で使用されるところの、「・・・又は・・・又はその両方」の用語及び「Ｉ」の記号は、関連する列挙された項目の１つ又は複数のありとあらゆる組み合わせを含む。本明細書で使用されるところの、単数形「一つの（ａ）」、「一つの（ａｎ）」及び「その（ｔｈｅ）」は、文脈により別段の明示がない限り複数形も含むことが意図される。本明細書で使用されるところの、「備える」、「有する」、「含む」等の用語は、記載された特徴、整数、ステップ、動作、要素、及びコンポーネントの少なくとも１つの存在を指定するが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、及びそれらのグループの少なくとも１つの存在又は追加を妨げないものとさらに理解される。したがって、本明細書で使用される用語は、特定の実施形態を説明する目的のためのものにすぎず、限定を意図するものではない。さらに、方法の動作は特定の順序で記載されているが、記載された動作の間に他の動作が行われてもよく、記載された動作はわずかに異なる時間に生じるように調整されてもよく、又は記載された動作は、処理に関連する様々な間隔での処理動作の発生を可能にするシステムに分散されてもよいことが理解されねばならない。
【0077】
様々なユニット、回路、又は他のコンポーネントは、１つ又は複数のタスクを行う「ように構成される」ものとして記載又は請求されうる。このような文脈では、ユニット／回路／コンポーネントが動作中に１つ又は複数のタスクを行う構造体（例えばサーキットリ）を含むことを示すことによって構造体を含意するために「ように構成される」という文言が使用される。そのため、指定されたユニット／回路／コンポーネントが現在動作していない（例えばオンでない）場合でも、ユニット／回路／コンポーネントは、タスクを行うように構成されると言うことができる。「ように構成される」の語とともに使用されるユニット／回路／コンポーネントは、ハードウェア、例えば回路、動作を実施するために実行可能なプログラム命令を記憶するメモリなどを含む。ユニット／回路／コンポーネントが一つ又は複数のタスクを行う「ように構成される」との記述は、そのユニット／回路／コンポーネントについて米国特許法第１１２条第６段落を発動させないことを明確に意図する。加えて、「ように構成される」は、問題の（１つ又は複数の）タスクを行うことができる様式で動作するようにソフトウェア及びファームウェアの少なくとも一方によって操作される一般的構造体（例えば一般的サーキットリ）（例えばソフトウェアを実行するＦＰＧＡ又は汎用プロセッサ）を含みうる。「ように構成される」は、１つ又は複数のタスクを実施又は遂行するように適合されたデバイス（例えば集積回路）を製作するために製造プロセス（例えば半導体製作設備）を適応させることも含まれる。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図3】
【図4】