特許 7536111 パルス除去回路、電圧検出回路及び検出方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-08

(45)【発行日】2024-08-19

(54)【発明の名称】パルス除去回路、電圧検出回路及び検出方法

(51)【国際特許分類】

   H03K 5/1252 20060101AFI20240809BHJP

   G01R 19/00 20060101ALI20240809BHJP

   H03K 5/131 20140101ALI20240809BHJP

【ＦＩ】

H03K5/1252

G01R19/00 L

H03K5/131

【請求項の数】 15

(21)【出願番号】P 2022562132

(86)(22)【出願日】2021-03-03

(65)【公表番号】

(43)【公表日】2023-05-22

(86)【国際出願番号】 CN2021078953

(87)【国際公開番号】W WO2021203875

(87)【国際公開日】2021-10-14

【審査請求日】2022-12-08

(31)【優先権主張番号】202010272031.8

(32)【優先日】2020-04-08

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】517380215

【氏名又は名称】北京集創北方科技股▲ふん▼有限公司

【氏名又は名称原語表記】Ｃｈｉｐｏｎｅ Ｔｅｃｈｎｏｌｏｇｙ （Ｂｅｉｊｉｎｇ） Ｃｏ．，Ｌｔｄ

【住所又は居所原語表記】Ｂｕｉｌｄｉｎｇ ５６，Ｎｏ．２ Ｎｏｒｔｈ Ｊｉｎｇ Ｙｕａｎ Ｓｔｒｅｅｔ， Ｂｅｉｊｉｎｇ Ｅｃｏｎｏｍｉｃ Ｔｅｃｈｎｏｌｏｇｉｃａｌ Ｄｅｖｅｌｏｐｍｅｎｔ Ａｒｅａ，Ｄａｘｉｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １００１７６，Ｃｈｉｎａ

(74)【代理人】

【識別番号】110001896

【氏名又は名称】弁理士法人朝日奈特許事務所

(72)【発明者】

【氏名】李 金博

【審査官】工藤 一光

(56)【参考文献】

【文献】特開２００３－１２４７８９（ＪＰ，Ａ）

【文献】特開昭６３－３９２１０（ＪＰ，Ａ）

【文献】特開平１０－２５３６６９（ＪＰ，Ａ）

【文献】国際公開第２０１３／０１８３５０（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１９／０３７９３６８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ５／００－５／２６

Ｇ０１Ｒ１９／００－１９／３２

(57)【特許請求の範囲】

【請求項1】

パルス除去回路であって、
論理信号及び第１入力信号を受信し、前記論理信号及び前記第１入力信号に基づいてクロック信号を生成するように構成されるクロック生成回路と、
前記クロック生成回路に接続され、前記クロック信号を受信し、前記クロック信号のサイクル数をカウントして第２入力信号を生成するように構成されるカウンタと、
前記カウンタに接続され、前記第１入力信号を前記クロック生成回路に提供し、前記第２入力信号に基づいてパルス除去信号を生成するように構成される信号出力回路と、を含み、
前記クロック生成回路は、
第１入力端子が前記論理信号を受信するように構成され、第２入力端子が前記第１入力信号を受信するように構成される第１ＡＮＤゲート回路と、
イネーブル端子が前記第１ＡＮＤゲート回路の出力端子に接続される発振器と、
一方の入力端子が前記第１ＡＮＤゲート回路の前記第２入力端子に接続されて前記第１入力信号を受信し、他方の入力端子が前記発振器のクロックパルス出力端子に接続され、出力端子が前記カウンタに接続されて前記カウンタに前記クロック信号を出力するように構成される、第２ＡＮＤゲート回路と、を含んでいる、
ことを特徴とするパルス除去回路。

【請求項2】

前記信号出力回路は、
複数の入力端子が前記第２入力信号を入力するように構成される多入力ＡＮＤゲート回路と、
信号入力端子が前記多入力ＡＮＤゲート回路の出力端子に接続される第１フリップフロップと、
信号入力端子が前記第１フリップフロップの信号出力端子に接続される第２フリップフロップと、
一方の入力端子が前記第１フリップフロップの信号出力端子に接続され、他方の入力端子が前記第２フリップフロップの信号出力端子に接続され、出力端子が前記クロック生成回路に前記第１入力信号を出力するように構成されるＮＡＮＤゲート回路と、
入力端子が前記ＮＡＮＤゲート回路の出力端子に接続され、出力端子が前記パルス除去信号を出力するように構成される第１インバータと、を含む、ことを特徴とする請求項１に記載のパルス除去回路。

【請求項3】

前記第１フリップフロップのクロックパルス入力端子は前記クロック生成回路のクロック信号出力端子に接続される、ことを特徴とする請求項２に記載のパルス除去回路。

【請求項4】

前記信号出力回路は第２インバータをさらに含み、前記第２インバータの一端は前記クロック生成回路のクロック信号出力端子に接続され、前記第２インバータの他端は前記第２フリップフロップのクロックパルス入力端子に接続される、ことを特徴とする請求項２又は３に記載のパルス除去回路。

【請求項5】

前記第１フリップフロップ及び前記第２フリップフロップのイネーブル端子は前記論理信号を入力するように構成される、ことを特徴とする請求項２～４のいずれか１項に記載のパルス除去回路。

【請求項6】

前記カウンタのイネーブル端子は前記論理信号を入力するように構成される、ことを特徴とする請求項１～５のいずれか１項に記載のパルス除去回路。

【請求項7】

前記カウンタでは、前記第２入力信号は前記カウンタの多重出力信号を含む、ことを特徴とする請求項１～６のいずれか１項に記載のパルス除去回路。

【請求項8】

前記信号出力回路では、前記第２入力信号に基づいてパルス除去信号を生成することは、
前記カウンタの多重出力信号がいずれもハイレベルであると判定されたときに、前記パルス除去信号を生成することを含む、ことを特徴とする請求項７に記載のパルス除去回路。

【請求項9】

電圧検出回路であって、
請求項１～８のいずれか１項に記載のパルス除去回路と、
出力端子が前記クロック生成回路に接続され、前記論理信号を前記クロック生成回路に提供するように構成されるヒステリシスコンパレータと、を含み、
前記ヒステリシスコンパレータの順方向入力端子は基準電圧を入力するように構成され、逆方向入力端子は第２電圧信号を入力するように構成され、
前記ヒステリシスコンパレータは、前記第２電圧信号と基準電圧とを比較し、比較結果に基づいて対応する前記論理信号を出力するように構成される、ことを特徴とする電圧検出回路。

【請求項10】

電圧調整回路をさらに含み、前記電圧調整回路の入力端子は第１電圧信号を入力するように構成され、前記電圧調整回路の出力端子は前記ヒステリシスコンパレータの逆方向入力端子に接続され、
前記電圧調整回路は、前記第１電圧信号を昇圧又は降圧して、前記第２電圧信号を得るように構成される、ことを特徴とする請求項９に記載の電圧検出回路。

【請求項11】

前記電圧調整回路では、前記第１電圧信号を昇圧又は降圧することは、
電圧調整器により前記第１電圧信号を一定の比例値で昇圧すること、又は、
抵抗分圧により前記第１電圧信号を一定の比例値で降圧することを含む、ことを特徴とする請求項１０に記載の電圧検出回路。

【請求項12】

請求項９～１１のいずれか１項に記載の電圧検出回路に適用される電圧検出方法であって、
電圧調整回路により検出対象の第１電圧信号を受信し、前記第１電圧信号を昇圧又は降圧して、第２電圧信号を得るステップと、
ヒステリシスコンパレータにより前記第２電圧信号と基準電圧とを比較して、論理信号を得るステップと、
パルス除去回路により前記論理信号に含まれる持続時間が閾値未満のパルス変異を除去して、パルス除去信号を得るステップと、を含む、ことを特徴とする電圧検出方法。

【請求項13】

請求項９～１１のいずれか１項に記載の電圧検出回路を含む、ことを特徴とする電子機器。

【請求項14】

前記電子機器は、ＡＭＯＬＥＤ駆動装置、ＬＣＤ駆動装置、電源管理装置又は電圧検出装置を含む、ことを特徴とする請求項１３に記載の電子機器。

【請求項15】

前記電子機器は、スマートモバイル装置、表示装置、給電装置、直流電力検出装置又は警報装置である、ことを特徴とする請求項１３に記載の電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願の相互参照］
本開示は、２０２０年０４月０８日に中国特許庁に提出された、出願番号が２０２０１０２７２０３１．８、名称が「パルス除去回路、電圧検出回路及び検出方法」の中国特許出願の優先権を主張し、その全内容は援用により本開示に組み込まれている。

【0002】

［技術分野］
本開示は、電圧検出の技術分野に関し、特にパルス除去回路、電圧検出回路、検出方法及び電子機器に関する。

【背景技術】

【0003】

アクティブマトリクス有機発光ダイオード（Ａｃｔｉｖｅ－ｍａｔｒｉｘ ｏｒｇａｎｉｃ ｌｉｇｈｔ－ｅｍｉｔｔｉｎｇ ｄｉｏｄｅ、ＡＭＯＬＥＤ）に対応する駆動チップの需要はますます大きくなっていが、駆動チップには、電圧をリアルタイムに検出し、電圧不足又は異常なパワーダウン現象の発生を防止する電圧検出モジュールが必要とされる。

【0004】

現在、電圧検出モジュールは主にヒステリシスコンパレータにより実現され、電圧が下限電圧未満であると検出した場合にハイレベルを出力し、及び電圧が上限電圧よりも高いと検出した場合にローレベルを出力し、それにより電圧不足又は異常なパワーダウン現象を検出する。しかしながら、短時間パルスが存在し、実際にパワーダウン又は電圧不足が発生しない場合には、検出誤差が発生する。

【発明の概要】

【課題を解決するための手段】

【0005】

本開示の実施例の目的は、例えば、電圧検出の精度を向上させるために、短時間パルスの干渉を除去可能なパルス除去回路を提供することである。

【0006】

本開示の実施例は短パルス除去回路を提供し、
論理信号及び第１入力信号を受信し、論理信号及び前記第１入力信号に基づいてクロック信号を生成するように構成されるクロック生成回路と、
クロック生成回路に接続され、クロック信号を受信し、クロック信号のサイクル数をカウントして第２入力信号を生成するように構成されるカウンタと、
カウンタに接続され、第１入力信号をクロック生成回路に提供し、第２入力信号に基づいてパルス除去信号を生成するように構成される信号出力回路と、を含む。

【0007】

選択可能に、クロック生成回路は、
一方の入力端子が論理信号を受信するように構成され、他方の入力端子が第１入力信号を受信するように構成される第１ＡＮＤゲート回路と、
イネーブル端子が第１ＡＮＤゲート回路の出力端子に接続される発振器と、
一方の入力端子が第１入力信号を受信するように構成され、他方の入力端子が発振器のクロックパルス出力端子に接続され、出力端子がカウンタに接続され、カウンタにクロック信号を出力するように構成される第２ＡＮＤゲート回路と、を含む。

【0008】

選択可能に、信号出力回路は、
複数の入力端子が第２入力信号を入力するように構成される多入力ＡＮＤゲート回路と、
信号入力端子が多入力ＡＮＤゲート回路の出力端子に接続される第１フリップフロップと、
信号入力端子が第１フリップフロップの信号出力端子に接続される第２フリップフロップと、
一方の入力端子が第１フリップフロップの信号出力端子に接続され、他方の入力端子が第２フリップフロップの信号出力端子に接続され、出力端子がクロック生成回路に第１入力信号を出力するように構成されるＮＡＮＤゲート回路と、
入力端子がＮＡＮＤゲート回路の出力端子に接続され、出力端子がパルス除去信号を出力するように構成される第１インバータと、を含む。

【0009】

選択可能に、第１フリップフロップのクロックパルス入力端子はクロック生成回路のクロック信号出力端子に接続される。

【0010】

選択可能に、信号出力回路は第２インバータをさらに含み、第２インバータの一端はクロック生成回路のクロック信号出力端子に接続され、第２インバータの他端は第２フリップフロップのクロックパルス入力端子に接続される。

【0011】

選択可能に、第１フリップフロップ及び第２フリップフロップのイネーブル端子は論理信号を入力するように構成される。

【0012】

選択可能に、カウンタのイネーブル端子は論理信号を入力するように構成される。

【0013】

選択可能に、前記カウンタでは、前記第２入力信号は前記カウンタの多重出力信号を含む。

【0014】

選択可能に、前記信号出力回路では、前記した前記第２入力信号に基づいてパルス除去信号を生成することは、前記カウンタの多重出力信号がいずれもハイレベルであると判定されたときに、前記パルス除去信号を生成することを含む。

【0015】

本開示の実施例は電圧検出回路をさらに提供し、
上記いずれかのパルス除去回路と、
出力端子が前記クロック生成回路に接続され、前記論理信号を前記クロック生成回路に提供するように構成されるヒステリシスコンパレータと、を含み、
前記ヒステリシスコンパレータの順方向入力端子は基準電圧を入力するように構成され、逆方向入力端子は第２電圧信号を入力するように構成され、
前記ヒステリシスコンパレータは、前記第２電圧信号と基準電圧とを比較し、比較結果に基づいて対応する前記論理信号を出力するように構成される。

【0016】

選択可能に、上記電圧検出回路は、
電圧調整回路をさらに含み、
前記電圧調整回路の入力端子は第１電圧信号を入力するように構成され、前記電圧調整回路の出力端子は前記ヒステリシスコンパレータの逆方向入力端子に接続され、
前記電圧調整回路は、前記第１電圧信号を昇圧又は降圧して、前記第２電圧信号を得るように構成される。

【0017】

選択可能に、前記電圧調整回路では、前記した前記第１電圧信号を昇圧又は降圧することは、電圧調整器により前記第１電圧信号を一定の比例値で昇圧すること、又は、抵抗分圧により前記第１電圧信号を一定の比例値で降圧することを含む。

【0018】

本開示の実施例は電圧検出方法をさらに提供し、
電圧調整回路により検出対象の第１電圧信号を受信し、前記第１電圧信号を昇圧又は降圧して、第２電圧信号を得るステップと、
ヒステリシスコンパレータにより前記第２電圧信号と基準電圧とを比較して、論理信号を得るステップと、
パルス除去回路により前記論理信号に含まれる持続時間が閾値未満のパルス変異を除去して、パルス除去信号を得るステップと、を含む。

【0019】

本開示の実施例は電子機器をさらに提供し、上記電圧検出回路を含む。

【0020】

選択可能に、前記電子機器は、ＡＭＯＬＥＤ駆動装置、ＬＣＤ駆動装置、電源管理装置又は電圧検出装置を含む。

【0021】

選択可能に、前記電子機器は、スマートモバイル装置、表示装置、給電装置、直流電力検出装置又は警報装置である。

【0022】

本開示の上記実施例に係る技術的解決手段は、クロック生成回路が論理信号及び第１入力信号に基づいてクロック信号を生成し、カウンタがクロック信号のサイクル数をカウントして、対応する第２入力信号を出力し、信号出力回路が第２入力信号に基づいてパルス除去信号を出力することができることにより、論理信号が持続するサイクル数が所定数になったときに、パルス除去信号がハイレベルを出力でき、それにより論理信号に含まれる短パルスを除去し、短パルスによる誤トリガを除去し、信号の安定性及び精度を向上させることができる。

【図面の簡単な説明】

【0023】

本開示の実施例の技術的解決手段をより明確に説明するために、以下、本開示の実施例に使用される必要がある図面を簡単に説明する。

【0024】

【図1】図１は本開示の実施例に係るパルス除去回路の模式図である。

【図2】図２はクロック信号と第２入力信号の波形模式図である。

【図3】図３は本開示の別の実施例に係るパルス除去回路の模式図である。

【図4】図４は図３に示されるパルス除去回路の異なる位置での信号の波形模式図である。

【図5】図５は本開示の一実施例に係る電圧検出回路の模式図である。

【図6】図６は本開示の実施例に係る電圧調整回路の模式図である。

【図7】図７は本開示の実施例に係る第１電圧信号、第２電圧信号、論理信号及びパルス除去信号の波形模式図である。

【図8】図８は本開示の実施例に係る電圧検出方法のフローチャートである。

【図9】図９は図８の対応する実施例におけるステップ８３０の詳細フローチャートである。

【発明を実施するための形態】

【0025】

以下、本開示の実施例の図面を参照しながら、本開示の実施例の技術的解決手段を説明する。

【0026】

類似する符号及びアルファベットは以下の図面において類似する項目を表すため、ある項目が１つの図面において定義されると、その後の図面においてそれをさらに定義して解釈する必要がない。また、本開示の説明では、「第１」、「第２」などの用語は、区別して説明するためのものに過ぎず、相対的な重要性を指示又は暗示するものとして理解できない。

【0027】

図１は本開示の実施例に係るパルス除去回路の模式図である。図１に示すように、パルス除去回路１００は、クロック生成回路１１と、カウンタ１２と、信号出力回路１３とを含む。カウンタ１２はそれぞれ信号出力回路１３及びクロック生成回路１１に接続されてもよい。

【0028】

クロック生成回路１１は、論理信号ＩＮ及び第１入力信号Ｓ＿４を受信し、論理信号ＩＮ及び第１入力信号Ｓ＿４に基づいてクロック信号を生成できるように構成されてもよい。

【0029】

カウンタ１２はクロック生成回路１１に接続されてもよく、カウンタ１２はクロック信号を受信し、クロック信号のサイクル数をカウントして第２入力信号ＣＫ＜Ｎ：０＞を生成できるように構成されてもよい。ここで、Ｎ＋１はカウンタ１２が出力した信号のビット数を表す。カウンタ１２が出力した信号が４ビットであるとすると、Ｎは３である。

【0030】

選択可能に、第２入力信号はカウンタ１２の多重出力信号を含んでもよく、例えば、カウンタ１２が４ビットバイナリカウンタである場合、４パスの出力信号を含み、すなわち第２入力信号はカウンタ１２の４パスの出力信号であってもよい。

【0031】

信号出力回路１３はカウンタ１２に接続されてもよく、信号出力回路１３は、第１入力信号Ｓ＿４をクロック生成回路１１に提供し、第２入力信号ＣＫ＜Ｎ：０＞に基づいてパルス除去信号ＯＵＴを生成できるように構成されてもよい。

【0032】

選択可能に、前記信号出力回路では、前記した前記第２入力信号に基づいてパルス除去信号を生成することは、前記カウンタの多重出力信号がいずれもハイレベルであると判定されたときに、前記パルス除去信号を生成することを含む。例えば、カウンタ１２が４ビットバイナリカウンタである場合、第２入力信号ＣＫ＜３：０＞に基づいて生成されたパルス除去信号ＯＵＴは、第２入力信号の４パスの信号がいずれもハイレベルであると判定されたときに、生成されたパルス除去信号ＯＵＴであってもよく、換言すれば、第２入力信号の４パスの信号がいずれもハイレベルであると判定されたときに、パルス除去信号ＯＵＴはハイレベルであってもよく、残りの時間のパルス除去信号ＯＵＴはローレベルであってもよい。具体的には、４入力端子を備えたＡＮＤゲート回路などを用いて上記機能を実現することができる。

【0033】

説明されるように、本開示の実施例では、カウンタにより前記パルス除去信号の生成をトリガするために必要な時間長さを設定でき、それにより回路における持続時間が短い短パルスを除去するという目的を達成することが記載されているが、本開示の実施例は、カウンタのカウントサイクルをどのように設定するか、及びカウンタと後続の論理回路をどのように接続するかを制限せず、例えば、カウンタは３ビットバイナリカウンタを用いてもよく、４ビットバイナリカウンタを用いてもよく、どのように選択するかは実際に除去する必要がある干渉短パルスの長さにより決められ、また、カウンタと後続の論理回路例えばＡＮＤゲート回路とは、カウントの要件に応じて任意に修正されてもよい。例えば、４ビットバイナリカウンタの第１パスの出力端子と４入力ＡＮＤゲート回路との間に１つのインバータが増設され、それにより０１１１までカウントすると、パルス除去信号を生成することを実現し、すなわち、４ビットバイナリカウンタが３ビットバイナリカウンタに変更される。以上の例は本開示の保護範囲を制限するものではない。

【0034】

選択可能に、論理信号ＩＮと第１入力信号Ｓ＿４の両方がハイレベルであるときに、クロック生成回路１１はクロック信号を出力する。クロック信号は一定のサイクルを有してもよい。

【0035】

カウンタ１２のイネーブル端子は論理信号ＩＮを入力してもよく、それにより論理信号ＩＮがハイレベルであるときに、カウンタ１２を起動する。カウンタ１２は、クロック生成回路１１が出力したクロック信号を受信し、受信したクロック信号のサイクル数をカウントすることができる。

【0036】

１つの４ビットカウンタ１２を例にすると、図２はクロック信号と第２入力信号ＣＫ＜Ｎ：０＞の波形模式図である。本実施例では、クロック信号はカウンタ１２の入力信号であってもよく、カウンタ１２が４ビットバイナリカウンタであることを例にすると、ＣＫ＜３＞、ＣＫ＜２＞、ＣＫ＜１＞、ＣＫ＜０＞はそれぞれカウンタ１２の出力信号（すなわち第２入力信号）の第１パスの信号、第２パスの信号、第３パスの信号及び第４パスの信号であってもよい。１つの完全なクロックサイクルを受信する前に、カウンタ１２は１０進数の０に対応する００００を出力し、１つの完全なクロックサイクルを受信すると、カウンタ１２は１０進数の１に対応する０００１を出力し、２つの完全なクロックサイクルを受信すると、カウンタ１２は１０進数の２に対応する０００２を出力し、このようにして、カウンタ１２が１５個のサイクルのクロック信号を受信すると、カウンタ１２は１０進数の１５に対応する１１１１を出力する。

【0037】

信号出力回路１３のイネーブル端子は論理信号ＩＮを入力してもよく、それにより論理信号ＩＮがハイレベルであるときに、信号出力回路１３を起動する。信号出力回路１３はカウンタ１２が出力した第２入力信号ＣＫ＜Ｎ：０＞を受信することができる。選択可能に、信号出力回路１３が１１１１を受信したときに、すなわちカウンタ１２が１５個のサイクルのクロック信号を受信したときに、信号出力回路１３が出力したパルス除去信号ＯＵＴはハイレベルであってもよく、１５個のサイクルよりも少ないと、信号出力回路１３が出力したパルス除去信号ＯＵＴはローレベルであってもよい。

【0038】

持続時間が１５個のサイクルよりも少ない論理信号ＩＮに対して、信号出力回路１３が出力したパルス除去信号ＯＵＴはいずれもローレベルであってもよく、１５個のサイクルよりも大きいと、信号出力回路１３はハイレベルを出力し続けることができ、それにより論理信号ＩＮが持続時間の短い短パルスであるときに、短パルスのサイクルが１５個のサイクルに達しないため、信号出力回路１３はハイレベルを出力せず、それにより短パルスの干渉を除去することができる。選択可能に、パルスサイクルが１０マイクロ秒未満であると、短パルスであるとみなされてもよい。

【0039】

信号出力回路１３は第２入力信号ＣＫ＜Ｎ：０＞が１１１１であることを受け付ける前に、すなわち論理信号ＩＮが１５個のサイクルよりも少ない間、信号出力回路１３がクロック生成回路１１に伝送した第１入力信号Ｓ＿４はハイレベルであってもよく、それによりクロック生成回路１１がクロック信号を出力し続けるようにし、信号出力回路１３は第２入力信号ＣＫ＜Ｎ：０＞が１１１１であることを受け付けたときに、信号出力回路１３が出力した第１入力信号Ｓ＿４はローレベルであり、それによりクロック生成回路１１は動作を停止し、このようにクロック生成回路１１の消費電力を低減させる。カウンタ１２は１１１１を出力し続け、それにより信号出力回路１３は、イネーブル端子の論理信号ＩＮがローレベルになるまでハイレベルを出力し続け、信号出力回路１３とカウンタ１２の両方は動作を停止する。

【0040】

実際の必要に応じて、信号出力回路１３がハイレベルを出力するトリガサイクル数を設定することができる。選択可能に、信号出力回路１３が０１１１を受信したときに、すなわちカウンタ１２が７つのサイクルのクロック信号を受信したときに、信号出力回路１３はハイレベルを出力することができる。それにより、論理信号ＩＮには持続時間が７つのサイクルよりも少ない短パルスが存在しても、信号出力回路１３はハイレベルを出力せず、それにより短パルスの干渉を除去することができる。

【0041】

上記実施例に係る技術的解決手段は、クロック生成回路１１が論理信号ＩＮ及び第１入力信号Ｓ＿４に基づいてクロック信号を生成し、カウンタ１２がクロック信号のサイクル数をカウントして、対応する第２入力信号ＣＫ＜Ｎ：０＞を出力し、信号出力回路１３が第２入力信号ＣＫ＜Ｎ：０＞に基づいてパルス除去信号ＯＵＴを出力することができることにより、論理信号ＩＮが持続するサイクル数が所定数になったときに、パルス除去信号ＯＵＴがハイレベルを出力でき、それにより論理信号に含まれる短パルスを除去し、さらに短パルスによる誤トリガを除去し、信号の安定性及び精度を向上させることができる。

【0042】

図３に示すように、上記クロック生成回路１１は、第１ＡＮＤゲート回路１１２と、発振器（ＯＳＣ）１１１と、第２ＡＮＤゲート回路１１３とを含んでもよい。

【0043】

第１ＡＮＤゲート回路１１２の一方の入力端子は論理信号ＩＮを受信するように構成されてもよく、他方の入力端子は第１入力信号Ｓ＿４を受信するように構成されてもよく、それにより、論理信号ＩＮと第１入力信号Ｓ＿４の両方がハイレベルであるときに、第１ＡＮＤゲート回路１１２はハイレベルを出力する。論理信号ＩＮ及び／又は第１入力信号Ｓ＿４がローレベルであるときに、第１ＡＮＤゲート回路１１２はローレベルを出力する。以下の他のＡＮＤゲート回路と区別するために、ここでのＡＮＤゲート回路は第１ＡＮＤゲート回路１１２と呼ばれる。

【0044】

発振器１１１のイネーブル端子ＥＮは第１ＡＮＤゲート回路１１２の出力端子に接続されてもよい。第１ＡＮＤゲート回路１１２がハイレベルを出力するときに、発振器１１１は動作し、第１ＡＮＤゲート回路１１２がローレベルを出力するときに、発振器１１１は動作を停止する。発振器１１１は、一定の周波数に応じてハイレベル（すなわちクロックパルス）を出力する周波数源であるとみなされてもよい。

【0045】

第２ＡＮＤゲート回路１１３の一方の入力端子は第１入力信号Ｓ＿４を受信するように構成されてもよく、他方の入力端子は発振器１１１のクロックパルス出力端子に接続されてもよく、第２ＡＮＤゲート回路１１３の出力端子はカウンタ１２に接続されてもよく、カウンタ（ＣＯＵＮＴＥＲ）１２にクロック信号を出力するように構成されてもよい。第１入力信号Ｓ＿４がハイレベルであるときに、第２ＡＮＤゲート回路１１３が出力したクロック信号は発振器１１１が出力したクロックパルスと同じであり、第１入力信号Ｓ＿４がローレベルであるときに、第１ＡＮＤゲート回路１１２はローレベルを出力し、さらに発振器１１１に動作を停止させ、それにより第２ＡＮＤゲート回路１１３もクロック信号を出力しない。

【0046】

図３に示すように、上記信号出力回路１３は、多入力ＡＮＤゲート回路１３１と、第１フリップフロップ１３２と、第２フリップフロップ１３３と、ＮＡＮＤゲート回路１３４と、第１インバータ１３５とを含んでもよい。

【0047】

多入力ＡＮＤゲート回路１３１の複数の入力端子は第２入力信号ＣＫ＜Ｎ：０＞を入力するように構成されてもよい。複数の入力端子がハイレベルを同時に入力するときに、多入力ＡＮＤゲート回路１３１はハイレベルを出力できる。例えば、４入力ＡＮＤゲート回路の場合、第２入力信号ＣＫ＜Ｎ：０＞が１１１１（すなわち４つのハイレベル）であるときに、多入力ＡＮＤゲート回路１３１はハイレベルを出力する。

【0048】

選択可能に、所定の論理信号ＩＮが７つのクロックサイクル以上持続していずれもハイレベルであり、最後の出力（ＯＵＴ）がハイレベルであるとすると、第２入力信号ＣＫ＜Ｎ：０＞は０１１１（ＣＫ＜３＞、ＣＫ＜２＞、ＣＫ＜１＞、ＣＫ＜０＞）であってもよい。第１パスの信号ＣＫ＜３＞は、インバータにより逆相されてから多入力ＡＮＤゲート回路１３１に入力され、それにより第２入力信号ＣＫ＜Ｎ：０＞が０１１１であるときに、多入力ＡＮＤゲート回路１３１はハイレベルを出力できる。

【0049】

第１フリップフロップ１３２の信号入力端子Ｄは多入力ＡＮＤゲート回路１３１の出力端子に接続されてもよい。第１フリップフロップ１３２はＤフリップフロップであってもよく、クロック信号の立ち上がりエッジでは第１フリップフロップ１３２の出力端子Ｑが入力端子Ｄの信号に追従し、それにより多入力ＡＮＤゲート回路１３１がハイレベルを出力するときに、第１フリップフロップ１３２はハイレベルを出力する。

【0050】

第２フリップフロップ１３３の信号入力端子Ｄは第１フリップフロップ１３２の信号出力端子Ｑに接続されてもよい。第１フリップフロップ１３２がハイレベルを出力するときに、第２フリップフロップ１３３はハイレベルを出力できる。第２フリップフロップ１３３は第１フリップフロップ１３２と同じであってもよい。

【0051】

ＮＡＮＤゲート回路１３４の一方の入力端子は第１フリップフロップ１３２の信号出力端子に接続されてもよく、ＮＡＮＤゲート回路１３４の他方の入力端子は第２フリップフロップ１３３の信号出力端子Ｑに接続されてもよく、ＮＡＮＤゲート回路１３４の出力端子はクロック生成回路１１に第１入力信号Ｓ＿４を出力するように構成されてもよい。第１フリップフロップ１３２がハイレベルを出力し、かつ第２フリップフロップ１３３がハイレベルを出力するときに、ＮＡＮＤゲート回路１３４はローレベルを出力する。それにより、クロック信号のサイクル数が予め設定された値（例えば１５個のサイクル）よりも少ないと、多入力ＡＮＤゲート回路１３１はローレベルを出力し、第１フリップフロップ１３２及び第２フリップフロップ１３３はローレベルを出力し、ＮＡＮＤゲート回路１３４はハイレベルを出力し、すなわち第１入力信号Ｓ＿４はハイレベルであり、それによりクロック生成回路が動作を継続してクロック信号を出力するようにする。

【0052】

第１インバータ１３５の入力端子はＮＡＮＤゲート回路１３４の出力端子に接続されてもよく、第１インバータ１３５の出力端子はパルス除去信号を出力するように構成されてもよい。ＮＡＮＤゲート回路がローレベルを出力するときに、第１インバータ１３５はハイレベルを出力でき、それにより、カウンタ１２がカウントしたクロック信号のサイクル数が予め設定された値ｎよりも大きいと、すなわち論理信号ＩＮがハイレベルにある時間がｎＴ（Ｔはクロック信号のサイクルを表す）よりも大きいと、第１インバータ１３５が出力したパルス除去信号ＯＵＴはハイレベルである。

【0053】

図３に示すように、第１フリップフロップ１３２のクロックパルス入力端子ＣＬＫはクロック生成回路１１のクロック信号出力端子Ａに接続されてもよい。それにより、回路全体のタイミングの同期が維持される。選択可能に、信号出力回路１３は第２インバータ１３６をさらに含んでもよく、第２インバータ１３６の一端はクロック生成回路１１のクロック信号出力端子Ａに接続されてもよく、第２インバータ１３６の他端は第２フリップフロップ１３３のクロックパルス入力端子ＣＬＫに接続されてもよい。

【0054】

クロック生成回路１１が出力したクロック信号と第２フリップフロップ１３３が受信したクロックパルスはちょうど逆相である。第１フリップフロップ１３２は立ち上がりエッジトリガであり、第２インバータ１３６と第２フリップフロップ１３３は立ち下がりエッジトリガを形成し、それにより、第２フリップフロップ１３３は第１フリップフロップ１３２よりも半サイクル遅れて、第２フリップフロップ１３３が第１フリップフロップ１３２が出力した信号を受信することを確保する。

【0055】

選択可能に、第１フリップフロップ１３２及び第２フリップフロップ１３３のイネーブル端子ＥＮは論理信号ＩＮを入力するように構成される。それにより、論理信号ＩＮがハイレベルであるときに、第１フリップフロップ１３２及び第２フリップフロップ１３３は起動でき、論理信号ＩＮがローレベルであるときに、第１フリップフロップ１３２及び第２フリップフロップ１３３は動作を停止できる。

【0056】

図４は図３に示されるパルス除去回路１００の異なる位置での信号の波形模式図である。図４に示すように、ＩＮは論理信号ＩＮを表し、最初にＩＮはローレベルであり、このときＥＮＯＳＣも０である。その後、ＩＮが立ち上がり、回路はＩＮの立ち上がりエッジでタイミングを開始し、このとき、回路は動作を開始し、ＥＮＯＳＣはハイレベルになり、ＯＳＣ（発振器１１１）は起動し、回路はサイクルを計算し始め、ＩＮがハイレベルである時間がｎＴ（ｎは予め設定されたクロックサイクル数である）を超え、すなわちＯＳＣがクロックをｎ個のサイクルを超えて出力するときに、多入力ＡＮＤゲート回路１３１の出力は１になり、その後、第１フリップフロップ１３２及び第２フリップフロップ１３３は順次トリガされ、すなわちＳ＿２及びＳ＿３は順次１になり、次にＮＡＮＤゲート回路１３４の出力Ｓ＿４は１から０になり、Ｓ＿４は第１インバータ１３５によりＯＵＴ信号を生成し、０から１になり、Ｓ＿４は第１ＡＮＤゲート回路１１２によりＥＮ＿ＯＳＣを０にし、このとき、ＯＵＴ出力はハイレベルであり、ＥＮＯＳＣはローレベルであり、ＯＳＣはオフになる。ＩＮがハイレベルである持続時間がｎＴ時間よりも少ないと、ＯＵＴ信号はトリガされない。論理信号ＩＮがローレベルになるときに、回路全体は動作を停止する。

【0057】

図５は本開示の一実施例に係る電圧検出回路の模式図である。図５に示すように、該電圧検出回路は、図１又は３に示されるパルス除去回路１００を含み、ヒステリシスコンパレータ２００をさらに含んでもよい。

【0058】

ヒステリシスコンパレータ２００の出力端子はクロック生成回路１１に接続され、論理信号ＩＮをクロック生成回路１１に提供するように構成され、ヒステリシスコンパレータ２００の順方向入力端子は基準電圧ＶＲＥＦを入力するように構成され、逆方向入力端子は第２電圧信号Ｖｄｅｔ＿２を入力するように構成される。ヒステリシスコンパレータ２００は、第２電圧信号Ｖｄｅｔ＿２と基準電圧とを比較して、論理信号ＩＮを得るように構成される。

【0059】

ヒステリシスコンパレータ２００が出力した論理信号ＩＮは、イネーブル信号としてカウンタ１２、第１フリップフロップ１３２及び第２フリップフロップ１３３に提供されてもよい。

【0060】

選択可能に、ヒステリシスコンパレータ２００は、ヒステリシスループ伝送特性を有するコンパレータであってもよい。正帰還を加えたシングルリミットコンパレータとして理解されてもよい。逆相入力シングルリミット電圧コンパレータに基づいて正帰還ネットワークを導入して、二重閾値を有する逆相入力ヒステリシスコンパレータ２００を形成する。ヒステリシスコンパレータ２００の基準電圧ＶＲＥＦはチップ内部の基準電圧であり、ＶＲＥＦ電圧を設定することにより論理信号ＩＮの電圧閾値を調整することができる。

【0061】

第２電圧信号Ｖｄｅｔ＿２は増加して上限電圧に近づく前に、論理信号ＩＮはハイレベルを不変に維持することができる。第２電圧信号Ｖｄｅｔ＿２がさらに増加すると、論理信号ＩＮはローレベルを不変に維持することができる。第２電圧信号Ｖｄｅｔ＿２が低下すると、下閾値よりも大きい限り、論理信号ＩＮは常にローレベルを不変に維持し、第２電圧信号Ｖｄｅｔ＿２が下閾値未満である場合にのみ、論理信号ＩＮはハイレベルになる。それにより、第２電圧信号Ｖｄｅｔ＿２にはノイズ及びリップルが存在しても、論理信号ＩＮの結果に影響することがなく、ノイズ及びリップルの干渉を除去する。

【0062】

選択可能に、図５に示すように、該電圧検出回路は電圧調整回路３００をさらに含む。

【0063】

選択可能に、電圧調整回路３００の入力端子は第１電圧信号Ｖｄｅｔを入力するように構成されてもよく、電圧調整回路３００の出力端子はヒステリシスコンパレータ２００の逆方向入力端子に接続されてもよく、電圧調整回路３００は、第１電圧信号Ｖｄｅｔを昇圧又は降圧して、第２電圧信号Ｖｄｅｔ＿２を出力するように構成されてもよい。

【0064】

選択可能に、第１電圧信号Ｖｄｅｔは検出対象の電圧信号であるとみなされてもよい。電圧調整回路３００は第１電圧信号Ｖｄｅｔを昇圧又は降圧することができる。検出対象の電圧信号の電圧値は通常高いか又は低く、後段のヒステリシスコンパレータ２００の入力範囲を超えるため、検出対象の電圧を降圧又は昇圧して、ヒステリシスコンパレータ２００に適した入力範囲内に調整する必要がある。検出対象の電圧信号が高いと、抵抗分圧により一定の比例で降圧し、検出対象の電圧が低いと、電圧調整器により一定の比例で昇圧する。このように、検出対象の電圧信号に正比例する第２電圧信号Ｖｄｅｔ＿２を得る。電圧調整比率が固定値Ｋであるとすると、Ｖｄｅｔ／Ｖｄｅｔ＿２＝Ｋとなり、さらに△Ｖｄｅｔ／△Ｖｄｅｔ＿２＝Ｋとなる。従って、検出対象の電圧Ｖｄｅｔが変化すると、第２電圧信号Ｖｄｅｔ＿２も一定の比率で変化する。

【0065】

選択可能に、前記電圧調整回路では、前記した前記第１電圧信号を昇圧又は降圧することは、電圧調整器により前記第１電圧信号を一定の比例値で昇圧すること、又は、抵抗分圧により前記第１電圧信号を一定の比例値で降圧することを含む。図６は本開示の実施例に係る電圧調整回路３００の模式図である。図６に示すように、第１電圧信号Ｖｄｅｔを抵抗Ｒ１及び抵抗Ｒ２で分圧して第２電圧信号Ｖｄｅｔ＿２を生成する。計算式はＶｄｅｔ＿２＝（Ｖｄｅｔ＊Ｒ２）／（Ｒ１＋Ｒ２）である。電圧調整回路３００により検出対象の電圧信号を予め降圧して、電圧検出範囲を拡大することができる。

【0066】

図７は本開示の実施例に係る第１電圧信号Ｖｄｅｔ、第２電圧信号Ｖｄｅｔ＿２、論理信号ＩＮ及びパルス除去信号の波形模式図である。

【0067】

図７に示すように、Ｖｄｅｔは第１電圧信号（すなわち検出対象の電圧）であり、電圧調整回路３００はＶｄｅｔをヒステリシスコンパレータ２００の検出に適した第２電圧信号Ｖｄｅｔ＿２に調整することができ、ヒステリシスコンパレータ２００は第２電圧信号Ｖｄｅｔ＿２と基準電圧とを比較して、論理信号ＩＮを出力することができ、その後、パルス除去回路１００は誤った短パルスＴｐｕｌｓｅを除去することができる。最後に１つの正確なパルス除去信号ＯＵＴを出力する。

【0068】

図８は本開示の実施例に係る電圧検出方法のフローチャートである。該電圧検出方法は図５の対応する実施例に係る電圧検出回路に適用される。該電圧検出方法は以下のステップＳ８１０～ステップＳ８３０を含んでもよい。

【0069】

ステップＳ８１０では、電圧調整回路３００により検出対象の第１電圧信号を受信し、前記第１電圧信号を昇圧又は降圧して、第２電圧信号を得る。

【0070】

ステップＳ８２０では、ヒステリシスコンパレータ２００により前記第２電圧信号と基準電圧とを比較して、論理信号を得る。

【0071】

ステップＳ８３０では、パルス除去回路１００により前記論理信号に含まれる持続時間が閾値未満のパルス変異を除去して、パルス除去信号を得る。

【0072】

パルス変異とは、信号変化の持続時間が閾値未満の短パルスを指し、例えば、パルスが１０マイクロ秒未満持続すると、短パルスであるとみなされてもよい。

【0073】

上記電圧調整回路３００、ヒステリシスコンパレータ２００及びパルス除去回路１００は上記実施例により実現されてもよい。

【0074】

選択可能に、図９に示すように、パルス除去回路１００により前記論理信号に含まれる持続時間が閾値未満のパルス変異を除去して、パルス除去信号を得る上記ステップ８３０は以下のステップを含んでもよい。

【0075】

ステップ８３１、クロック生成回路１１により論理信号ＩＮ及び第１入力信号Ｓ＿４を受信して、クロック信号を出力する。第１入力信号Ｓ＿４は信号出力回路１３により出力されてもよい。

【0076】

クロック信号のサイクル数が予め設定された数未満であるときに、信号出力回路１３が出力した第１入力信号Ｓ＿４はハイレベルであり、クロック生成回路１１はハイレベルの論理信号ＩＮ及びハイレベルの第１入力信号Ｓ＿４を受信して、クロック信号を出力する。

【0077】

ステップ８３２、カウンタ１２によりクロック信号を受信し、クロック信号のサイクル数をカウントして第２入力信号ＣＫ＜Ｎ：０＞を生成する。

【0078】

カウンタ１２はクロック信号のサイクル数をカウントして、複数ビットのバイナリデジタル信号を出力することができる。例えば、０１１１は７つのサイクルを表し、１１１１は１５個のサイクルを表す。第２入力信号ＣＫ＜Ｎ：０＞はカウンタ１２が生成した複数ビットのバイナリデジタル信号である。第２入力信号ＣＫ＜Ｎ：０＞を信号出力回路１３に入力できる。

【0079】

ステップ８３３、信号出力回路１３により第２入力信号ＣＫ＜Ｎ：０＞基づいて、パルス除去信号を生成する。

【0080】

信号出力回路１３は第２入力信号ＣＫ＜Ｎ：０＞を受信して処理した後に、パルス除去信号を生成する。例えば、第２入力信号ＣＫ＜Ｎ：０＞が１１１１であるときに、パルス除去信号はハイレベルを出力する。第２入力信号ＣＫ＜Ｎ：０＞が１１１１未満であるときに（すなわちクロック信号のサイクル数が１５個未満であるときに）、パルス除去信号はローレベルを出力する。それにより、短時間パルスによる干渉を除去する。

【0081】

本開示の実施例に係る電圧検出回路及び電圧検出方法は、ＡＭＯＬＥＤ（アクティブマトリクス有機発光ダイオードパネル）の駆動チップに適用され、外部から提供された電源電圧の検出に用いられてもよく、チップ内部に発生した電圧の検出に用いられてもよい。電圧状況をリアルタイムに監視し、電圧が低すぎて異常にパワーダウンすると、出力がトリガされる。

【0082】

本開示の実施例は電子機器をさらに提供し、該電子機器は上記実施例に記載の電圧検出回路を含んでもよい。該電子機器は、ＡＭＯＬＥＤ駆動装置、ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）駆動装置、電源管理装置又は電圧検出装置を含んでもよい。

【0083】

選択可能に、該電子機器はスマートモバイル装置であってもよく、スマートモバイル装置は、ＡＭＯＬＥＤディスプレイスクリーン又はＬＣＤディスプレイスクリーンが設けられたスマートフォン、スマートウェアラブルデバイス、スマートロボットなどであってもよい。

【0084】

該電子機器はさらに、ＡＭＯＬＥＤディスプレイスクリーン又はＬＣＤディスプレイスクリーンが設けられたテレビ、コンピュータ又はディスプレイなどの表示装置であってもよい。

【0085】

該電子機器はさらに、給電装置（例えば給電ボックス、電気ボックス、配電キャビネット、ＵＰＳ無停電電源）、直流電力検出装置又は警報装置であってもよい。本開示の実施例に係る電圧検出回路は上記提供された電子機器に装着されてもよい。

【0086】

本開示に係るいくつかの実施例では、開示された装置及び方法は、他の方式により実現されてもよい。以上説明された装置実施例は例示的なものに過ぎず、例えば、図面におけるフローチャート及びブロック図は、本開示の複数の実施例に係る装置、方法及びコンピュータプログラム製品により実現可能なアーキテクチャ、機能及び操作を示している。この点で、フローチャート又はブロック図における各枠は１つのモジュール、プログラムセグメント又はコードの一部を代表してもよく、モジュール、プログラムセグメント又はコードの一部は規定された論理機能を実現するための１つ又は複数の実行可能命令を含む。いくつかの代替的な実現形態では、枠にマークされた機能は図面にマークされた順番とは異なる順番で実行されてもよい。例えば、連続した２つの枠は、実際にほぼ並行に実行されてもよく、逆の順番で実行されてもよく、これは関連する機能により決められる。なお、ブロック図及び／又はフローチャートにおける各枠、及びブロック図及び／又はフローチャートにおける枠の組み合わせは、規定された機能又は動きを実行するハードウェアに基づく専用システムで実現されてもよく、又は専用ハードウェアとコンピュータ命令との組み合わせで実現されてもよい。

【0087】

また、本開示の各実施例における各機能モジュールは一緒に統合されて１つの独立した部分を形成してもよく、各モジュールは単独で存在してもよく、２つ又は２つ以上のモジュールは統合されて１つの独立した部分を形成してもよい。

【0088】

機能は、ソフトウェア機能モジュールの形式で実現され、かつ独立した製品として販売又は使用されるときに、１つのコンピュータ可読記憶媒体に記憶されてもよい。このような理解に基づき、本開示の技術的解決手段の本質的又は従来技術に貢献する部分又は該技術的解決手段の一部はソフトウェア製品の形式で具現化されてもよく、該コンピュータソフトウェア製品は１つの記憶媒体に記憶され、１台のコンピュータ機器（パーソナルコンピュータ、サーバ、又はネットワーク機器などであってもよい）に本開示の各実施例の方法の全部又は一部のステップを実行させるための複数の命令を含む。上記記憶媒体は、Ｕディスク、モバイルハードディスク、読み取り専用メモリ（ＲＯＭ、Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）、ランダムアクセスメモリ（ＲＡＭ、Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、磁気ディスク又は光ディスクなどのプログラムコードを記憶できる様々な媒体を含む。

【0089】

本開示の実施例はパルス除去回路、電圧検出回路、検出方法及び電子機器を提供し、本開示の実施例のパルス除去回路にはカウンタ、クロック生成回路及び信号出力回路が含まれるため、論理信号が持続するサイクル数が所定数になったときに、パルス除去信号がハイレベルを出力でき、それにより論理信号に含まれる短パルスを除去し、さらに短パルスによる誤トリガを除去し、信号の安定性及び電圧検出の精度を向上させることができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】