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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-08-09
(45)【発行日】2024-08-20
(54)【発明の名称】配線基板
(51)【国際特許分類】
   H05K 1/02 20060101AFI20240813BHJP
   H05K 3/28 20060101ALI20240813BHJP
【FI】
H05K1/02 R
H05K3/28 B
【請求項の数】 2
(21)【出願番号】P 2021027006
(22)【出願日】2021-02-24
(65)【公開番号】P2022128664
(43)【公開日】2022-09-05
【審査請求日】2023-07-24
(73)【特許権者】
【識別番号】000006633
【氏名又は名称】京セラ株式会社
(74)【代理人】
【識別番号】110003029
【氏名又は名称】弁理士法人ブナ国際特許事務所
(72)【発明者】
【氏名】石橋 博文
【審査官】沼生 泰伸
(56)【参考文献】
【文献】特開2010-157628(JP,A)
【文献】特開平10-027950(JP,A)
【文献】特開昭62-291126(JP,A)
【文献】特開2004-228151(JP,A)
【文献】特開2005-086096(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H05K 1/02
H05K 3/28
(57)【特許請求の範囲】
【請求項1】
上面に実装領域および導体層を有する絶縁基板と、
十字形状の開口を有しており、前記絶縁基板の上面において前記導体層の一部を被覆するソルダーレジストと、
前記開口内に位置しており前記導体層上にはんだ層を有するアライメントマークと、
を有しており、
平面視で、前記十字形状の交差部に、前記導体層および前記はんだ層が位置していない配線基板。
【請求項2】
断面視で、前記開口内に位置する前記導体層の上面を基準として、前記はんだ層の高さは、前記ソルダーレジストの高さよりも小さい請求項1に記載の配線基板。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、配線基板に関する。
【背景技術】
【0002】
従来、配線基板に半導体素子などを精度よく実装するために、アライメントマークが採用されている。アライメントマークは視認可能なように、配線基板上に形成されており、アライメントマークを目印にして、半導体素子などが配線基板に実装される。
【0003】
アライメントマークは、基板の大きさや視認性を考慮して、種々の形状を有するものが存在する。例えば、特許文献1に記載のように、十字形状を有するアライメントマークが採用されることがある。
【先行技術文献】
【特許文献】
【0004】
【文献】特許第3898628号
【発明の開示】
【発明が解決しようとする課題】
【0005】
ところで、配線基板の用途によっては、表面を被覆するはんだ層を含むアライメントマークを要求される場合がある。はんだの被覆は、導体層上に付与したはんだを溶融させることにより行われる。ところが、例えば、アライメントマークが十字形状を有する場合、溶融したはんだの表面張力の影響によって、アライメントマークの交差部(十字形状の交差部)中央にはんだ層が集まりやすい。そのため、アライメントマークの交差部中央において、はんだ層が凸状に隆起する。その結果、隆起部が擦れて汚染源となる場合がある。また、半導体素子実装時のアライメントの際、十字形状の交差部の4つの角部を認識して位置決めが行われる。そのため、十字形状の交差部の4つの角部が鮮明に認識されることが重要である。しかし、十字形状の交差部中央にはんだ層が集中することにより、上記4つの角部にはんだ層がいきわたらず、アライメントマークの認識性が低下する場合がある。
【0006】
本開示の課題は、はんだ層による汚染を低減し、かつ認識性に優れる十字形状を有するアライメントマークを含む配線基板を提供することである。
【課題を解決するための手段】
【0007】
本開示に係る配線基板は、上面に実装領域および導体層を有する絶縁基板と、十字形状の開口を有しており、絶縁基板の上面において導体層の一部を被覆するソルダーレジストと、開口内に位置しており導体層上にはんだ層を有するアライメントマークと、を有しており、平面視で、十字形状の交差部に、はんだ層が位置していない。
【発明の効果】
【0008】
本開示に係る配線基板は、はんだ層による汚染が少なく、かつ、十字形状のアライメントマークが認識性に優れる。
【図面の簡単な説明】
【0009】
図1】本開示の一実施形態に係る配線基板を示す断面図である。
図2図1に示す配線基板に設けられたアライメントマークの一実施形態を示し、(A)はアライメントマークの平面図であり、(B)は(A)に示すX-X線で切断した際のはんだ層被覆前の導体層の断面図であり、(C)はアライメントマークの断面図である。
図3図1に示す配線基板に設けられたアライメントマークの他の実施形態を示し、(A)はアライメントマークの平面図であり、(B)は(A)に示すY-Y線で切断した際のはんだ層被覆前の導体層の断面図であり、(C)はアライメントマークの断面図である。
図4図1に示す配線基板に設けられたアライメントマークの種々の実施形態を示し、(A)、(C)、(E)および(G)は、アライメントマークの平面図であり、(B)、(D)、(F)および(H)は、それぞれ(A)、(C)、(E)および(G)に示すZ-Z線で切断した際のアライメントマークの断面図である。
図5図1に示す配線基板に設けられたアライメントマークの種々の実施形態を示し、(A)、(C)、(E)および(G)は、アライメントマークの平面図であり、(B)、(D)、(F)および(H)は、それぞれ(A)、(C)、(E)および(G)に示すZ-Z線で切断した際のアライメントマークの断面図である。
【発明を実施するための形態】
【0010】
本開示の一実施形態に係る配線基板を、図1~5に基づいて説明する。図1は、本開示の一実施形態に係る配線基板1の断面を示す説明図である。一実施形態に係る配線基板1は、コア用絶縁層2、積層体3およびソルダーレジスト6を含む。
【0011】
コア用絶縁層2は、絶縁性を有する素材であれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド-トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂などの樹脂が挙げられる。これらの樹脂は2種以上を混合して用いてもよい。コア用絶縁層2の厚みは特に限定されず、例えば200μm以上800μm以下である。
【0012】
コア用絶縁層2には、補強材が含まれていてもよい。補強材としては、例えば、ガラス繊維、ガラス不織布、アラミド不織布、アラミド繊維、ポリエステル繊維などの絶縁性布材が挙げられる。補強材は2種以上を併用してもよい。さらに、コア用絶縁層2には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが分散されていてもよい。
【0013】
コア用絶縁層2は、コア用絶縁層2の上下面を電気的に接続するために、スルーホール導体21を有している。スルーホール導体21は、コア用絶縁層2の上下面を貫通するスルーホール内に位置している。スルーホール導体21は、例えば、銅めっきなどの金属めっきからなる導体で形成されている。スルーホール導体21は、コア用絶縁層2の上下面に位置する導体層4に接続されている。スルーホール導体21は、図1に示すようにスルーホールの内壁面のみに位置していてもよく、スルーホール内に充填されていてもよい。
【0014】
コア用絶縁層2の上面および下面には、積層体3が位置している。積層体3は、導体層4とビルドアップ用絶縁層5とが交互に積層された構造を有している。積層体3は、上面に半導体素子8を実装するための実装領域Xを含んでいる。実装領域Xに実装される半導体素子8は、一般的に配線基板に搭載される半導体素子であれば限定されない。このような半導体素子8としては、例えば、半導体集積回路素子、オプトエレクトロニクス素子などが挙げられる。
【0015】
図1では、実装領域Xが位置している側を、便宜上「上面」とする。積層体3に含まれる導体層4は、例えば銅箔や銅めっきから成る導体で形成されている。導体層4の厚みは特に限定されず、例えば5μm以上25μm以下である。
【0016】
積層体3に含まれるビルドアップ用絶縁層5は、コア用絶縁層2と同様、絶縁性を有する素材であれば特に限定されない。絶縁性を有する素材としては、例えば、エポキシ樹脂、ビスマレイミド-トリアジン樹脂、ポリイミド樹脂、ポリフェニレンエーテル樹脂などの樹脂が挙げられる。これらの樹脂は2種以上を混合して用いてもよい。積層体3にビルドアップ用絶縁層5が2層以上存在する場合、それぞれのビルドアップ用絶縁層5は、同じ樹脂で形成されていてもよく、異なる樹脂で形成されていてもよい。積層体3に含まれるビルドアップ用絶縁層5とコア用絶縁層2とは、同じ樹脂であってもよく、異なる樹脂であってもよい。
【0017】
さらに、積層体3に含まれるビルドアップ用絶縁層5には、シリカ、硫酸バリウム、タルク、クレー、ガラス、炭酸カルシウム、酸化チタンなどの無機絶縁性フィラーが、分散されていてもよい。積層体3に含まれるビルドアップ用絶縁層5の厚みは特に限定されず、例えば20μm以上40μm以下である。積層体3にビルドアップ用絶縁層5が2層以上存在する場合、それぞれのビルドアップ用絶縁層5は同じ厚みを有していてもよく、異なる厚みを有していてもよい。
【0018】
積層体3に含まれるビルドアップ用絶縁層5は、層間を電気的に接続するためのビアホール導体41を有している。ビアホール導体41は、積層体3に含まれるビルドアップ用絶縁層5の上下面を貫通するビアホール内に位置している。ビアホール導体41は、例えば、銅めっきなどの金属めっきからなる導体で形成されている。ビアホール導体41は、積層体3に含まれるビルドアップ用絶縁層5の上下面に位置する導体層4に接続されている。ビアホール導体41は、図1に示すようにビアホール内に充填されていてもよく、ビアホールの内壁面のみに位置していてもよい。
【0019】
一実施形態に係る配線基板1の両表面の一部には、ソルダーレジスト6が位置している。ソルダーレジスト6は、例えば、アクリル変性エポキシ樹脂で形成されている。ソルダーレジスト6は、例えば実装領域に半導体素子を実装するときの熱から導体層4を保護する機能を有している。ソルダーレジスト6は、導体層4の一部を露出する開口を有している。ソルダーレジスト6は、例えば10μm以上25μmの厚みを有している。
【0020】
一実施形態に係る配線基板1には、十字形状を有するアライメントマーク7が位置している。十字形状を平面視した場合、4つの先端部は直線状であってもよく、曲線であってもよく、直線と曲線とが混在していてもよい。アライメントマーク7は、実装領域X側の最表層に位置する導体層4表面に位置するはんだ層71を含む。具体的には、実装領域Xに隣接する導体層4が、十字形状の開口部を含むソルダーレジスト6で被覆されており、この開口部から露出している導体層4の表面にはんだ層71が被着してアライメントマーク7を形成している。
【0021】
図2(A)は、アライメントマーク7の一実施形態を示す平面図である。アライメントマーク7は、ソルダーレジスト6に含まれる十字形状の開口部によって、十字形状を有している。十字形状の縦パターンおよび横パターンの長さは限定されず、配線基板1の大きさや形状に応じて、適宜設定される。十字形状の縦パターンおよび横パターンの長さは、例えば、0.3mm以上1.5mm以下であり、縦パターンおよび横パターンが同じ長さであってもよく、異なる長さであってもよい。縦パターンおよび横パターンの幅は、例えば、0.1mm以上0.5mm以下であり、縦および横が同じ幅であってもよく、異なる幅であってもよい。図2(A)では、縦パターンおよび横パターンの長さおよび幅がほぼ同じであり、縦パターンおよび横パターンがほぼ中央部で交差している十字形状を有している。
【0022】
一実施形態に係る配線基板1において、アライメントマーク7を平面視した場合、十字形状の交差部に、はんだ層71が位置していない。具体的には、図2(A)では、アライメントマーク7を平面視した場合、十字形状の交差部に存在する導体層4が円形状に除去され、図2(B)に示すように、導体層4の下のビルドアップ用絶縁層5が露出している。図2(B)は図2(A)に示すX-X線で切断した際のはんだ層71被覆前の導体層4の断面図である。はんだ層71形成時の残渣としてはんだが交差部に被着していても、アライメント時に視認できない程度であれば構わない。
【0023】
図2(B)は、十字形状の交差部に位置する導体層4を除去することによって、はんだの濡れ性が悪い構造を交差部に設けている状態を示している。これにより、図2(C)に示すように、十字形状の交差部にはんだが集まりにくくなり、十字形状の交差部においてはんだ層71が隆起しなくなる。言い換えれば、開口内に位置する導体層4を基準にして、はんだ層71の高さが、ソルダーレジスト6の高さよりも小さい。はんだ層71の高さは、いずれの部分においてもソルダーレジスト6の表面よりも4μm以上低い。その結果、一実施形態に係る配線基板1は、はんだ層71が擦れることによって生じるはんだの異物により周囲を汚染することを低減できる。かつ半導体素子実装時のアライメントの際に、アライメントマーク7に照射した光が偏反射することも低減できアライメントマーク7の認識性にも優れる。十字形状の交差部に位置する導体層4の表面からソルダーレジスト6の表面までの高さ(すなわち、ソルダーレジスト6の厚み)は20μm程度である。
【0024】
さらに、半導体素子実装時のアライメントの際に、アライメントマーク7において、十字形状の交差部の4つの角部を認識して位置決めが行われる。そのため、十字形状の交差部の4つの角部が鮮明に認識されることが重要である。本開示の配線基板は、十字形状の交差部にはんだが集中することを回避したことにより、十字形状の交差部の4つの角部にはんだ層71がいきわたっているため認識性が向上している。
【0025】
本開示に係る配線基板1において、アライメントマーク7を平面視した場合、十字形状の交差部に、はんだ層71が位置しなければ、位置しないようにする手段は限定されない。したがって、十字形状の交差部に位置する導体層4の除去に限定されない。例えば、図3(A)に示すように、十字形状の開口部を平面視した場合、十字形状の交差部に、島状の絶縁体6’を形成して、導体層4を被覆することで、はんだ層71が位置しないようにしてもよい。絶縁体6’として、ソルダーレジスト6を用いても構わない。これにより、ソルダーレジスト6の形成時に島状のソルダーレジスト6を同時に形成できるため、生産効率の点で有利である。
【0026】
図3(A)および(B)に示すように、導体層4を、円形状を有する島状の絶縁体6’で被覆することによって、はんだ層71が位置しないようにすることができる。図3(B)は図3(A)に示すY-Y線で切断した際のはんだ層71被覆前の導体層4の断面図である。このような導体層4をはんだ層71で被覆すると、図3(C)に示すように、十字形状の交差部にはんだが集まらず、十字形状の交差部においてはんだ層71が隆起しなくなる。その結果、一実施形態に係る配線基板1は、はんだ層71が擦れることによって生じるはんだの異物により周囲を汚染することを低減できる。かつ半導体素子実装時のアライメントの際に、アライメントマーク7に照射した光が偏反射することも低減できアライメントマーク7の認識性にも優れる。
【0027】
さらに、本開示の配線基板は、十字形状の交差部にはんだが集中することを回避したことにより、十字形状の交差部の4つの角部にはんだ層71がいきわたっているため認識性が向上している。
【0028】
アライメントマーク7を平面視した場合、十字形状の交差部に、はんだ層71が視認されなくする種々の手段を、図4および5に示す。図4(A)、図4(C)、図4(E)および図4(G)は、アライメントマーク7の平面図であり、図4(B)、図4(D)、図4(F)および図4(H)は、それぞれ図4(A)、図4(C)、図4(E)および図4(G)に示すZ-Z線で切断した際の断面図である。
【0029】
上述の図2においては、アライメントマーク7を平面視した場合、十字形状の交差部に存在する導体層4が円形状になるように除去している。これに対し、図4(A)では、十字形状の交差部に存在する導体層4が四角形状になるように除去している。四角形状に除去する部分は、図4(E)に示すように、傾けた形状であってもよい。
【0030】
このように除去する形状は限定されず、円形状および四角形状以外に、三角形状、五角形状、六角形状など四角形状以外の多角形状であってもよく、楕円形状などであってもよい。
【0031】
上述の図3においては、アライメントマーク7を平面視した場合、導体層4を、円形状を有する島状の絶縁体6’で被覆している。これに対し、図4(C)では、十字形状の交差部に存在する導体層4を、四角形状を有する島状の絶縁体6’で被覆している。四角形状を有する島状の絶縁体6’は、図4(G)に示すように、傾けた形状であってもよい。
【0032】
このように島状の絶縁体6’の形状は限定されず、円形状および四角形状以外に、三角形状、五角形状、六角形状など四角形状以外の多角形状であってもよく、楕円形状などであってもよい。
【0033】
アライメントマーク7を平面視した場合、十字形状の交差部に、はんだ層71が位置していなければ、図5に示すように、十字形状の交差部から縦および横方向の少なくとも一方に、はんだ層71が位置しない部分が存在していてもよい。
【0034】
図5(A)および図5(E)は、図2と同様、導体層4を除去する形態である。図5(C)および図5(G)は、図5と同様、導体層4を、島状の絶縁体6’で被覆する形態である。
【0035】
本開示の配線基板は、上述の実施形態に係る配線基板1に限定されない。例えば、上述の実施形態に係る配線基板1では、アライメントマーク7は、縦パターンおよび横パターンの長さおよび幅がほぼ同じであり、縦パターンおよび横パターンがほぼ中央部で交差している十字形状を有している。しかし、本開示の配線基板において、アライメントマークは、縦パターンおよび横パターンの長さが異なっていてもよく、幅も異なっていてもよい。さらに、縦パターンおよび横パターンが中央部から左右上下にずれて交差していてもよい。
【0036】
さらに、十字形状を有するアライメントマークの縦パターンおよび横パターンは、配線基板の縦および横の辺と平行であってもよく、非平行であってもよい。
【符号の説明】
【0037】
1 配線基板
2 コア用絶縁層
21 スルーホール導体
3 積層体
4 導体層
41 ビアホール導体
5 ビルドアップ用絶縁層
6 ソルダーレジスト
6’ 絶縁体
7 アライメントマーク
71 はんだ層
8 半導体素子
図1
図2
図3
図4
図5