特許 7536924 電子パッケージ及び電子パッケージを製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-08-09

(45)【発行日】2024-08-20

(54)【発明の名称】電子パッケージ及び電子パッケージを製造する方法

(51)【国際特許分類】

   H01L 25/00 20060101AFI20240813BHJP

   H01S 5/024 20060101ALI20240813BHJP

   H01L 31/02 20060101ALI20240813BHJP

   H01S 5/02325 20210101ALI20240813BHJP

   G02B 6/12 20060101ALN20240813BHJP

【ＦＩ】

H01L25/00 A

H01S5/024

H01L31/02 B

H01S5/02325

G02B6/12 301

【請求項の数】 18

【外国語出願】

(21)【出願番号】P 2023023734

(22)【出願日】2023-02-17

(65)【公開番号】P2024025632

(43)【公開日】2024-02-26

【審査請求日】2023-02-20

(31)【優先権主張番号】2211691.7

(32)【優先日】2022-08-10

(33)【優先権主張国・地域又は機関】GB

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】ヨアンナ クリスティーナ スキバ‐ジマンスカ

(72)【発明者】

【氏名】ジョナサン ルパート アヤン ミュラー

(72)【発明者】

【氏名】リチャード マーク スティーブンソン

(72)【発明者】

【氏名】アンドリュー ジェームス シールズ

【審査官】正山 旭

(56)【参考文献】

【文献】特開平０４－１３０６５１（ＪＰ，Ａ）

【文献】特開２００６－０６６７０５（ＪＰ，Ａ）

【文献】特開２０１７－０６９４９０（ＪＰ，Ａ）

【文献】特開２００９－２０６３８４（ＪＰ，Ａ）

【文献】米国特許第０５３２９１５７（ＵＳ，Ａ）

【文献】特開平１０－１８９８６４（ＪＰ，Ａ）

【文献】特表２００８－５２０１１１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２２／００５２５０７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２５／００

Ｈ０１Ｓ ５／０２４

Ｈ０１Ｌ ３１／０２

Ｈ０１Ｓ ５／０２３２５

Ｇ０２Ｂ ６／１２

(57)【特許請求の範囲】

【請求項1】

電子パッケージであって、能動素子と、第１の基板と、第２の基板とを備え、
前記第１の基板は、第１の表面上に複数の第１の導電性トラックを備え、
前記第２の基板は、第２の表面上に複数の第２の導電性トラックを備え、
前記能動素子は、前記第１の基板の第１の表面に設けられ、
前記第２の表面とは反対の前記第２の基板の面が前記第１の表面と接触するように、前記第２の基板は、前記第１の基板の第１の表面上に提供され、
前記第１の表面上の前記第１の導電性トラックのうちの少なくともいくつかが露出されるように、前記第２の基板は、前記能動素子へのアクセスを可能にし、前記第１の基板上に位置付けられるアパーチャを有し、
前記能動素子は、前記第１の基板上の第１の導電性トラック及び前記第２の基板上の第２の導電性トラックのうちの少なくともいくつかに電気的に接続され、
前記能動素子は、光素子であり、
前記電子パッケージを出るように、前記能動素子によって放たれる放射を可能にする前記第１の基板及び前記第２の基板の平面に形成される間隙をさらに備える、電子パッケージ。

【請求項2】

前記第１の基板と前記第２の基板は、ＡｌＮを備える、請求項１に記載の電子パッケージ。

【請求項3】

前記第１の基板及び前記第２の基板は、階層状の配置で提供される、請求項１に記載の電子パッケージ。

【請求項4】

第１の導電性トラックは、少なくとも１０の導電性トラックを備え、第２の導電性トラックは、少なくとも１０の導電性トラックを備える、請求項１に記載の電子パッケージ。

【請求項5】

前記第２の基板は、前記第１の基板と直接接触する、請求項１に記載の電子パッケージ。

【請求項6】

前記光素子は、レーザ、フェーズドアレイレーザ、複数のフェーズドアレイレーザ、フェーズシフトアレイ、又は検出器アレイから選択される少なくとも１つである、請求項１に記載の電子パッケージ。

【請求項7】

前記間隙は、前記第１の基板と前記第２の基板との間の平面に沿って形成される、請求項１に記載の電子パッケージ。

【請求項8】

前記間隙は、前記第１の基板と前記第２の基板のうちの少なくとも１つに凹部として形成される、請求項７に記載の電子パッケージ。

【請求項9】

前記第２の基板は、前記電子パッケージからの放射のための前記凹部にわたるブリッジを形成する、請求項８に記載の電子パッケージ。

【請求項10】

前記ブリッジ上に形成される第３の導電性トラックは、前記ブリッジから離れる前記第１の導電性トラックまたは前記第２の導電性トラックへの接続を直接可能にするように成形される、請求項９に記載の電子パッケージ。

【請求項11】

前記光素子へ光を向ける又は前記光素子から放たれる光を収集するように構成された少なくとも１つの光集積回路（ＰＩＣ）をさらに備える、請求項１に記載の電子パッケージ。

【請求項12】

前記第１の基板がスタックの最も低い基板であるように、前記第２の基板は、前記第１の基板の第１の表面上に前記スタックで配置される複数のさらなる基板を形成し、前記複数のさらなる基板のそれぞれは、前記第１の基板の第１の表面に平行であり、前記第１の基板の第１の表面から最も遠い表面上に複数の導体が設けられ、前記複数のさらなる基板は、より低い基板上の導電性トラックの少なくとも一部に露出される階層状の配置である、請求項１に記載の電子パッケージ。

【請求項13】

前記さらなる基板は、前記能動素子へのアクセスを可能にするアパーチャを形成する、請求項１２に記載の電子パッケージ。

【請求項14】

前記能動素子は、ボンドワイヤを使用して、前記第１の基板上の前記第１の導電性トラックと前記第２の基板上の前記第２の導電性トラックとのうちの少なくともいくつかに電気的に接続され、前記ボンドワイヤは、最大１０ｍｍの長さを有する、請求項１に記載の電子パッケージ。

【請求項15】

前記第１の表面への前記第１の基板の反対側に設けられたプリント回路基板アセンブリ（ＰＣＢＡ）をさらに備える、請求項１に記載の電子パッケージ。

【請求項16】

前記第１の表面への前記第１の基板の反対側に設けられたヒートシンク及び／又は熱電対器（a heatsink and thermoelectric coupler）をさらに備える、請求項１に記載の電子パッケージ。

【請求項17】

前記第１の表面とは反対の前記第１の基板の表面は他との電気的及び熱的な接触がない、請求項１に記載の電子パッケージ。

【請求項18】

電子パッケージを製造する方法であって、前記方法は、
第１の基板を提供することと、前記第１の基板は第１の表面上に複数の第１の導電性トラックを備え、
前記第１の基板の第１の表面上に能動素子を提供することと、
第２の表面上に複数の第２の導電性トラックを備える第２の基板を提供することと、
前記第２の表面とは反対の前記第２の基板の面が前記第１の表面と接触するように、前記第１の基板の第１の表面上に前記第２の基板を位置付けることと、前記第１の表面上の第１の導電性トラックのうちの少なくともいくつかが露出されるように、前記第２の基板は、前記能動素子へのアクセスを可能にするアパーチャを有し、前記第１の基板上に位置付けられ、
前記能動素子を、前記第１の基板上の第１の導電性トラックと前記第２の基板上の第２の導電性トラックとのうちの少なくとも１つに電気的に接続することと、前記能動素子は、光素子であり、前記電子パッケージを出るように、前記能動素子によって放たれる放射を可能にする前記第１の基板及び前記第２の基板の平面に形成される間隙をさらに備える、を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

ここで説明する実施形態は、電子パッケージ及び電子パッケージを製造する方法に関する。

【背景技術】

【0002】

電子パッケージは、少なくとも１つの素子への複数の接続を有する少なくとも１つの能動素子を備えている。より複雑な電子パッケージでは、複数のレベルの能動素子及び接続が提供される。

【図面の簡単な説明】

【0003】

【図1】図１は、実施形態に従うパッケージの概略図である。

【図2A】図２Ａから２Ｃは、図１のパッケージの製造を示す概略図であり、図２Ａは、第１のサブマウントを示す。

【図2B】図２Ａから２Ｃは、図１のパッケージの製造を示す概略図であり、図２Ｂは、第２のサブマウントを示す。

【図2C】図２Ａから２Ｃは、図１のパッケージの製造を示す概略図であり、図２Ｃは、組み合わされた第１及び第２のサブマウントを示す。

【図3】図３は、さらなる実施形態に従うパッケージの概略図である。

【図4】図４は、第２の基板についてのバリエーションの概略図である。

【図5】図５は、図３のパッケージの平面図である。

【図6】図６は、プリント回路基板アセンブリ（ＰＣＢＡ）ボードに設けられた図５のパッケージの平面図である。

【図7】図７は、ＰＣＢＡボード及びヒートシンクに設けられた図５のパッケージの平面図である。

【図8】図８は、ＰＣＢＡボード及びヒートシンクに設けられた図５のパッケージの斜視図である。

【図9】図９は、寸法を示す図２Ｃのパッケージの斜視図である。

【発明を実施するための形態】

【0004】

実施形態において、能動素子と、第１の基板と、第２の基板とを備えている電子パッケージが提供され、
第１の基板は、第１の表面上に複数の導電性トラックを備え、
第２の基板は、第２の表面上に複数の導電性トラックを備え、能動素子は、第１の基板の第１の表面に設けられ、
第２の表面とは反対の第２の基板の面が第１の表面と接触するように、第２の基板は、第１の基板の第１の表面に重ねて提供され、
第１の表面上の複数の導電性トラックのうちの少なくともいくつかが露出されるように、第２の基板は、能動素子へのアクセスを可能にし、第１の基板上に位置付けられる開口を有し、
能動素子は、第１の基板上の複数のトラック及び第２の基板上の複数のトラックのうちの少なくともいくつかに電気的に接続される。

【0005】

多くの半導体及び光デバイスは、非常に多くの接続を必要とする。しかしながら、デバイスを含むパッケージを小さくしたいという要望がある。上記の構成は、多数の電気接続、例えば、１００を超える接続に対応することができるチップに対するマルチレベルパッケージングプラットフォームを提供する。さらに、第２の基板が第１の基板と直接接触して提供されてもよいことから、構成は、レベル間の良好な熱伝導性を可能にする。これは、パッケージの故障又は能動素子の最低限最適な性能をもたらすことがあるパッケージ過熱の可能性を低減する。

【0006】

上記は、ヒートシンクがデバイスの底に設けられ、すべての接続が上から設けられる構成を可能にする。

【0007】

実施形態において、第１の基板と第２の基板は窒化アルミニウム（ＡｌＮ）を備えている。ＡｌＮは、優れた熱特性を有し、したがって、パッケージ内の熱散逸を可能にする。ＡｌＮは、ＣＭＯＳ互換素材であり、これは、６．２ｅＶのワイドバンドギャップと、紫外から中赤外域をカバーする広い透過ウインドウと、有意な二次非線形光学効果とを有する。

【0008】

実施形態において、第１の基板と第２の基板は、能動素子の周りに階層状の配置で提供される。したがって、能動素子は、能動素子の周り設けられた導電性トラックの層に接続されることができる。層は、能動素子から傾斜している段である。層は、能動素子の周りの開口の全ての側面に、又はひとつだけに、又は側面の一部に設けられてもよい。

【0009】

実施形態において、第２の基板は、第１の基板と直接接触する。

【0010】

上述したように、マルチレベルパッケージは、多くの電気接続に対応することができる。実施形態において、複数の第１の導電性トラックは、少なくとも１０の導電性トラックを備え、複数の第２の導電性トラックは、少なくとも１０の導電性トラックを備えている。しかしながら、より多くのトラックを使用することができる。例えば、複数の第１の導電性トラックは、少なくとも５０の導電性トラックを備えていてもよく、複数の第２の導電性トラックは、少なくとも５０の導電性トラックを備えていてもよい。さらなる実施形態において、複数の第１の導電性トラックは、少なくとも１００の導電性トラックを備えていてもよく、複数の第２の導電性トラックは、少なくとも１００の導電性トラックを備えていてもよい。

【0011】

さらなる実施形態において、パッケージは、ヒートシンク及び／又は熱電対器「ＴＥＣ」をさらに備えている。

【0012】

実施形態において、能動素子は光素子である。例えば、光素子は、レーザ、フェーズドアレイレーザ、複数のフェーズドアレイレーザ、フェーズシフトアレイ、又は検出器アレイから選択される少なくとも１つであってもよい。ここで説明する構成は、これらのエッジに沿って検出する検出器が使用されることを可能にする。単一のユニット又は複数のユニットのいずれかとして設けられたフェーズドレーザアレイは、干渉効果とビームステアリングとが実現されることを可能にする。このような素子は、多数の接続を必要とする。また、光をパッケージの表面に入れ、及びパッケージの表面から出す必要性があり、これは、電気接続の利用可能なエリアを低減することがある。

【0013】

光をパッケージに入れ、又はパッケージから出すために、能動素子によって放出される放射がパッケージを出ることを可能にするように基板の平面に形成された間隙を電子パッケージはさらに備えてもよい。間隙は、第１の基板と第２の基板との間の平面に沿って形成されてもよい。

【0014】

間隙は、第１の基板と第２の基板のうちの少なくとも１つに凹部として形成される。例えば、間隙は、第１の基板の上面に凹部として、若しくは第２の基板の下面に凹部として形成されてもよく、又は間隙は、第１の基板の上面の凹部と第２の基板の下面の凹部の両方によって形成されてもよい間隙によって形成されてもよい。間隙は、能動素子からパッケージの外側への経路、又はパッケージ全体を通る経路を提供してもよい。

【0015】

さらなる実施形態において、第２の基板は、前記パッケージからの放射放出のための前記凹部にわたるブリッジを形成する。この構成は、光がブリッジ下で能動素子に入れられ、及び能動素子から出されることを可能にする。ブリッジは、これらの間の小さな間隙を可能にする入出射チップ（in- and out- coupling chips）上に直接存在せず、したがって、ボンディングプロセスの間、入出射チップへの任意の潜在的ダメージを防ぐ。

【0016】

ブリッジ上に形成される導電性トラックは、ブリッジから離れた導電性トラックへの接続を直接可能にするように（例えば、曲がって又は湾曲して）形成されてもよい。

【0017】

光を光素子に入れ、及び光素子から出すことは、通常はボンドワイヤを配置することが不可能であるパッケージの片側を取り除くことができる。

【0018】

ボンドワイヤが短い必要があることから複数の電子及び／又はＲＦ接続があるとき、問題はよりいっそう深刻である。また、複数のレーザアレイのケースにおいて、接続を提供できるエリアをさらに低減するチップの長さよりも、光が抽出される側で、チップはより幅広い。

【0019】

したがって、基板をスタックすることに加えて、基板によりブリッジを形成することは、パッケージに接続するためのより大きなエリアを提供する。

【0020】

さらなる実施形態において、少なくとも１つの光集積回路「ＰＩＣ」は、光を光素子に向ける又は光素子から放出された光を収集するように構成される。

【0021】

上記は、第１の基板及び第２の基板を備える説明したパッケージを有する。しかしながら、さらなる基板が可能である。実施形態において、電子パッケージが提供され、第１の基板がスタックの最も低い基板であるように、第２の基板は、第１の基板の第１の表面上にスタックで配置される複数のさらなる基板を形成し、複数のさらなる基板のそれぞれは、第１の基板の第１の表面に平行であり、第１の基板の第１の表面から最も遠い表面上に複数の導体が設けられ、複数のさらなる基板は、より低い基板上の導電性トラックの少なくとも一部に露出される階層状の配置である。

【0022】

さらなる基板は、能動素子へのアクセスを可能にするようにアパーチャを形成するように構成されてもよい。さらなる基板は、能動素子の周りの階層状の構造で配置されてもよい。さらなる基板のそれぞれは、完全に又は部分的にアパーチャを囲んでもよい。層は、アパーチャを完全に又は部分的に囲んでもよい。

【0023】

能動素子は、ボンドワイヤを使用して、第１の基板の複数のトラック又は第２の基板の複数のトラックのうちの少なくともいくつかに電気的に接続されてもよく、ボンドワイヤは、長くて１０ｍｍの長さを有している。

【0024】

上記構成において、さらなる基板は能動素子へのアクセスを可能にするアパーチャを形成する。スタックの高さが増加すると、導電性トラックは、能動素子から遠ざかる階層状の配置を形成する。

【0025】

能動素子は、ボンドワイヤを使用して、第１の基板上の複数のトラックと第２の基板上の複数のトラックのうちの少なくともいくつかに電気的に接続されてもよい。実施形態において、ボンドワイヤは、長くて１０ｍｍの長さを有している。これらのより短いボンドワイヤを使用する能力は、パッケージをＲＦ使用に特に適したものにする。より短いボンディングワイヤは、インピーダンス整合のための要件を低減させる。

【0026】

電子パッケージは、第１の基板の第１の表面と対向する側に設けられたＰＣＢＡをさらに備えていてもよい。ヒートシンク熱電対器（a heatsink and thermoelectric coupler）は、第１の基板の第１の表面と対向する側に設けられてもよい。ＰＣＢＡが存在する場合、ヒートシンク熱電対器は、ＰＣＢＡの能動素子と対向する側に設けられる。実施形態において、第１の基板に対向する第１の基板の表面は、接触がない。

【0027】

さらなる実施形態では、電子パッケージを製造する方法が提供され、方法は、
第１の基板を提供することと、前記第１の基板は、第１の表面上に複数の導電性トラックを備え、
前記第１の基板の第１の表面に能動素子を提供することと、
第２の表面上に複数の導電性トラックを備える第２の基板を提供することと、
第２の表面に対向する第２の基板の面が第１の表面と接触するように、第１の基板の第１の表面上に第２の基板を位置付けることと、第１の表面上の複数の導電性トラックのうちの少なくともいくつかが露出されるように、第２の基板は、能動素子へのアクセスを可能にする開口を有し、第１の基板上に位置付けられ、
能動素子を第１の基板上の複数のトラックと第２の基板上の複数のトラックのうちの少なくともいくつかに電気的に接続することとを備えている。

【0028】

上記実施形態において、能動素子は、第２の基板の位置付けの前に提供される。

【0029】

図１は、実施形態に従った電子パッケージの概略図である。電子パッケージは、第１の基板１を備えている。第１の基板は、ＡｌＮ基板である。基板は、第１の基板の第１の表面に設けられた複数の平行な導電性トラック３を有している。図１の構成では、第１の表面は、第１の基板１の一番上側に設けられる。トラックは、Ｔｉ／Ａｕ，Ｃｒ／Ａｕ，Ｎｉ／ＰＡ／Ａｕ，ＮＩ／Ａｕ（ＥＮＩＰＩＧ又はＥＮＩＧ）のようなワイヤボンド可能導電性素材を備えている。図１の構成では、第１の基板は中央凹部５を有しており、これは、基板１の中央ストリップに沿って伸長する。複数の導電性トラック３は、基板１の非凹部領域に設けられる。

【0030】

凹部において、能動素子が設けられる。この実施形態において、能動素子７は、複数のレーザアレイ、フェーズドアレイレーザ、複数のフェーズドアレイレーザ、検出器又はフェーズシフタのような光素子である。また、凹部５において、第１の光集積回路（ＰＩＣ）１７と第２のＰＩＣ１９が設けられる。第１のＰＩＣ１７、能動素子７、第２のＰＩＣ１９は、埋め込まれたストリップに沿って設けられる。第１のＰＩＣ１７が入力光ファイバ１５からのその入力を受け取り、能動素子７へ出力するように、第１のＰＩＣ１７は、入力光ファイバ１５に接続される。能動素子の出力は、その後出力ＰＩＣ１９に向けられ、これは、パッケージからの光２１を出力する。

【0031】

第２の基板９は、その後、第１の基板１の上に設けられる。第２の基板９と第１の基板１が互いに熱的接触するように、第２の基板９は、第１の基板１と直接接触する。第２の基板９は、ＡｌＮサブマウントを形成するＡｌＮ基板でもある。

【0032】

第２の基板９は、その第２の表面と呼ばれるその上面に設けられる複数の導電性トラック１０を有している。図１において、第２の基板９は、そこを通して形成される長方形又は正方形アパーチャ１２を有する平面の長方形又は正方形形状を有している。第２の基板は、第１の基板に設けられ、アパーチャ１２を通して能動素子へのアクセスを可能にするように位置付けられる。

【0033】

アパーチャ１２は、平行するエッジの２セットによって囲まれる。容易にするために、これらは、図１に示される文書のフレームを参照して、前方２３及び後方２５のエッジ、左２７及び右２９のエッジと呼ばれる。しかしながら、これらは相対的な用語であり、パッケージの固定された又は好ましい方向を示唆するものではない。前方２３及び後方２５のエッジはまた、Ｘ方向と呼ばれるものに沿って分離され、左２７及び右２９のエッジは、Ｘ方向と直交するＹ方向に沿って分離される。

【0034】

用語「上」及び「下」は相対的な用語として使用され、パッケージの上側は、能動素子が設けられる第１の基板の側として呼ばれる。

【0035】

第１の基板１に埋め込まれたストリップは、Ｙ方向に沿って伸長する。（Ｘ方向に伸長し、Ｙ方向に平行である）右及び左のエッジ２９、２７が第１の基板１の凹部に橋渡しで設けられるように、第２の基板は、第１の基板上に設けられる。第２の基板によって形成されるブリッジは、光を能動素子７に及び能動素子７から向けられることを可能にするように使用されることができる。図１において、ＰＩＣ１７、１９のようなさらなる要素が、第１の基板の凹部に沿って設けられる光経路に設けられる。

【0036】

Ｘ方向に分離される第２の基板の前方及び後方のエッジ２３、２５は、第１の基板の導電性トラック上に位置付けられるが、能動素子７に最も近い第１の基板１の導電性トラック３の一部が露出されることをこれらが可能にするように位置付けられる。この実施形態において、前方及び後方のエッジは、第１の基板１との階段状の構造を形成する。

【0037】

第２の基板上に、Ｙ方向に伸長する導電性トラックが第２の基板の右及び左のエッジに設けられる。Ｘ方向に伸長する導電性トラックは、第２の基板９の前方及び後方のエッジ２３、２５上に設けられる。

【0038】

能動素子７は、次に、第１及び第２の基板上の導電性トラックにワイヤボンドされる。この構成は、能動素子が短いボンドワイヤで導電性トラックにワイヤボンドされることを可能にする。短いボンドワイヤは、１０ｍｍ以下であってもよい。

【0039】

実施形態にしたがう製造方法を図２Ａから２Ｃを参照して説明する。

【0040】

図２Ａは、第１の基板１０１を示している。第１の基板１０１は、Ｘ方向におおよそ７０ｍｍ幅であるＡｌＮサブマウントである（Ｘ及びＹ方向は図１で規定された方向と同じである）。基板１０１は、中央ストリップ凹部１０２を形成するように機械的に引き延ばされてもよい。この実施形態において、中央ストリップ凹部は、おおよそ３０ｍｍ幅である。

【0041】

ＡｌＮ基板に対するパラメータは、用途ごとに異なることがある。例において、導電性トラックは、トラック間の間隔が０．１ｍｍである０．１ｍｍトラック幅を有してもよい。

【0042】

凹部は、例えば、０．７ｍｍの深さを有してもよい。この深さは、ＰＩＣとブリッジとの間の間隙も可能にする。凹部は、１つの基板だけに形成される必要はない。例えば、その５０％が第１の基板にあることができ、別の５０％が第２の基板（底側凹部）にあることができる。

【0043】

ＡｌＮ基板又はボードが引き延ばされ、導電性トラックは、スパッタリング又は他の適切な技術によって形成されてもよい。

【0044】

能動素子及び他の何らかのチップ、例えば、入力及び出力ＰＩＣは、その後、第１の基板の凹部に位置付けられる。これらは、エポキシのような非導電性接続又はシルバーペイント若しくはダグ（dag）のような導電性接続を使用して、基板に固定されてもよい。

【0045】

能動素子は、すべてのフロントファセットがチップエッジのうちの１つに沿った複数のレーザアレイであってもよい。フェーズドアレイ又は任意のレーザアレイチップは、独立して製造され、単に凹部に接着される（チップの詳細に依存して、導電性又は非導電性エポキシを使用できる－ＡｌＮは導電性ではない）。

【0046】

トラックは厚膜体積プロセス又はメッキ（電気メッキ又は無電解のメッキ）で達成される。

【0047】

サーミスタ１３１は、能動素子に近い第１の基板１０１に設けられ、これは、能動素子に近い温度を監視することを可能にする。

【0048】

次に、第２の基板１０５が製造される。第２の基板１０５は、概して平面基板である。第２の基板は、そこに形成される矩形アパーチャ１０５を有している。アパーチャは、Ｘ方向に分離する第１の及び第２のエッジ１０９、１１１と、平行であり、Ｙ方向に分離する第３及び第４のエッジ１１３、１１５とによって囲まれる。導電性トラック１１９は、第３及び第４のエッジに適用される。この特定の例において、第３のエッジ１１３及び第４のエッジ１１５のそれぞれに１６０のトラックがある。可能性ある寸法の実例として、この例では、Ｙ方向の基板の長さは、おおよそ６０から７０ｍｍである。Ｘ方向の基板の幅は、おおよそ４５ｍｍである。

【0049】

導電性トラック１１９は、上面に設けられ、いくつかの実施形態では、第２の基板１０５の側面（すなわち、Ｚ方向の表面）に設けられる。導電性トラック１１９は、上面に平行であり、上面と反対方向に面する第２の基板の下面には設けられない。第２の基板１０５が第１の基板１０１の上に設けられるとき、第２の基板１０５と第１の基板１０１との間に電気的接触がないことをこれは意味する。しかしながら、ＡｌＮ基板の接続は、２つの基板間の熱的接触があることを意味する。この例において、ストリップ状の凹部も、Ｙ方向に伸長する上の第２の基板の下面に設けられ、第１の基板１０１と第２の基板１０５の凹部は、Ｙ方向にパッケージを通るアパーチャを共に形成する。

【0050】

図２Ｃは、図２Ｂの第２の基板１０５が図２Ａの第１の基板１０１上に設けられた、組み立てられた構造を示している。導電性トラックを有する第３及び第４のエッジ１１３、１１５が、第１の基板１０１の中心に伸長するストリップ凹部１０３を横断するブリッジを形成するようにそれぞれ位置付けられるように、第２の基板１０５は向けられる。第２の基板１０５の下面の凹部は、第１の基板１０１の中央ストリップ凹部と整列するように提供され、能動素子を収容するアパーチャと能動素子への光の出入りを形成する。凹部の形状は、デバイスのタイプに適合させることができることに留意されたい。例えば、能動素子が入力光信号を必要とせず、出力放射のみを必要とする場合、ストリップ凹部は、パッケージを通して部分的に伸長するだけでよく、パッケージの開いた側のみを提供する。

【0051】

第３及び第４のエッジ１１３、１１５に垂直な第１及び第２次のエッジ１０９、１１１は、能動素子に最も近い第１の基板１０１上の導電性トラックが露出されることを可能にする形状であり、位置付けられる実施形態において、第１の基板１０１上の導電性トラックと第２の基板の第１及び第２のエッジ１０９、１１１により、階段状の構造が形成される。

【0052】

図１中に示すように、ワイヤボンディングが使用され、チップをパッケージと接続する。実施形態において、ボンドパッドは、少なくとも１００μｍ^２であり、ボンディングを促進するために上にＡｕ又はＡｌの層を有している。

【0053】

３つの基板が上記で示されている。しかしながら、任意の数の基板が使用されてもよい。導電性トラックへのワイヤのボンディングは、ボールボンダによって実行されてもよく、ボールボンダの最大高さは、基板のスタックの高さを制限することがある。典型的に、能動素子の上面からのスタックの高さは、約１．５ｍｍに制限される。

【0054】

図３は、実施形態にしたがうさらなるパッケージを示す。図３のデバイスは、３つのレベルを有している。レベル０は、第１のサブマウント２０１に対応し、これは、図１及び２を参照して説明された。レベル１は、第２のサブマウント２０３に対応し、これは、図１及び２を参照して説明された第２の基板に類似している。レベル２は、第３のサブマウント２０５である。

【0055】

明確にするために、この例では、第２のサブマウント２０３と第３のサブマウント２０５の一部のみが示される。第３のサブマウント２０５も第１及び第２のエッジに設けられた導電性トラックを有するという点で、第２のサブマウント２０３は、図１及び２を参照して説明された第２のサブマウントとはわずかに異なる（明確にするために、図１及び２を参照して説明した向きが使用される）。図１及び２に関して、これは、相対的特徴の説明を支援するために使用され、パッケージの必要とされる向きは示さない。

【0056】

第２の基板／サブマウント２０３の第４のエッジは、図１及び２Ｂのものとは異なる。図４は、第２のサブマウント２０３の第３及び第４のエッジ２１１、２１３を示す。第４のエッジ（図４に示すような右側エッジ）は、光チップの右側エッジから第１及び第２のエッジへの電気接続を可能にするように第１及び第２のエッジに向けた曲がった、曲がったトラックの２つのセットを有している。第４のエッジに沿ってパッケージの外に向けられる光に対して第４のエッジが使用される場合、これは、第４のエッジにボンドワイヤがない状態にすることを可能にする。

【0057】

第３のサブマウント２０５は、第２のサブマウント２０３と類似しているが、第３のサブマウント２０５のアパーチャは、第２のサブマウント２０３のものよりも広い。第３のサブマウント２０５が第２のサブマウント２０３上に設けられるとき、これは、第３のサブマウントより下の第２のサブマウント２０３の導電性トラックに露出される第２のサブマウントのものよりも、第３のサブマウント２０５上の導電性トラックが能動素子からさらに後退されることを意味する。したがって、図３のデバイスにおいて、導電性トラックの段のある構造２０７は、能動素子が短いボンドワイヤを使用して容易に接続することができる、３層の密集した導電性トラックを提供できる第１のサブマウント、第２のサブマウント、及び第３のサブマウントから示される。

【0058】

図５は、図３のデバイスの平面図である。第１の基板２０１は中央凹部エリア２２１を有する。上述したように、凹部エリア２２１は、第１の基板２０１と第２の基板２０３のいずれか又は両方を使用して形成されてもよい。能動素子２２３は、凹部エリア２２１に設けられている。この例において、明確にするために、入力及び出力ＰＩＣは示されないことに留意すべきである。しかしながら、これらは、必ずしも必要ではない。

【0059】

導電性トラック２２５は、第１及び第２のエッジ２２７、２２９に設けられる。導電性トラックは、ハッシュされた領域で示される。（ハッシングの方向は、導電性トラックの方向を示さないことに留意されたい）。

【0060】

第２の基板２０３は、その後、第２の基板２０３の各エッジに形成される導電性トラック２３１とともに示される。第２の基板は、能動素子２２３がアパーチャを通して見える、アパーチャとともに示される。上記で説明したように、能動素子２２３へのボンディング又は他の接続を可能にするために、これはなされる。

【0061】

最後に、第３の基板２０５は、第２の基板２０３上に提供される。第３の基板２０５は、能動素子２２３の周りにより大きなアパーチャを形成し、この例では、パッケージの３つの側面をカバーするように示されている。第３の基板２０５が３つの側面をカバーしたとしても、導電性トラックの余分な層に起因して、追加の導電性トラックを依然として提供する。部分的に又は全体的にアパーチャを囲むかどうかにかかわらず、任意の追加の層は、さらなる導電性トラックを提供する。第３の基板２０５は、第２の基板２０３に関してアパーチャから後退される。これは、能動素子が接続できる導電性トラックの段のある又は階層状のワイヤリングアレイの形成を可能にする。

【0062】

例えば、能動素子がフェーズドアレイレーザチップである場合、これは、例えば、６４ほどの接続を有していてもよい。例えば、ビームステアリング等を可能にするように、複数のこれらのレーザチップが提供される場合、これは、何百もの接続を必要とするかもしれない。図１から５を参照して説明される構造は、階層状のＡｌＮ基板の使用を通してこの接続要件に対応できる構造を提供する。

【0063】

図６は、ＰＣＢＡボード２５１であるさらなる外部パッケージに設けられた図５を参照して説明されたチップの平面図を示す。図６の構造には、ヒートシンク熱電対器２５３が設けられる。

【0064】

まず、図８を参照すると、ヒートシンク熱電対器２５３はパッケージ全体の下層として提供される。この一番上に、多層ＰＣＢＡ２５１が提供され、この上に、図１から５を参照して説明してきたパッケージ２５５が位置付けられる。以前に説明してきたこのパッケージ２５５は、中央パッケージ２５５として呼ばれる。

【0065】

図６中に示されるように、ＰＣＢＡ２５１は、そのエッジの周りに電気接続が提供される。しかしながら、電気接続２５７は、ＰＣＢＡ２５１上のどこかに提供されることができる。中央パッケージ２５５は、その後、ワイヤボンディング又は他のボンディングを介してこれらの接続に接続される。いくつかの実施形態では、ＰＣＢＡ２５１上の接続も、ＰＣＢＡ２５１から中央パッケージ２５５への接続を可能にするように階層状の構造で提供されてもよい。

【0066】

ＰＣＢＡ２５１は、中央パッケージ２５５よりはるかに大きくてもよい。したがって、電気接続が広がる又はそうでなければ散らばるように提供されることを可能にするより多くの間隔がある。したがって、ＰＣＢＡ２５１は、多くの接続が特に小さなエリア中の中央チップに必要とされる中央パッケージ２５５内の基板に能動素子を接続する困難さを被らない。

【0067】

図６中に示すように、中央パッケージ２５５は、光がパッケージ２５５から入ることを可能にするＰＣＢＡ２５１のエッジ上に設けられる。

【0068】

これは、ＰＣＢＡ２５１とヒートシンク熱電対器（ＴＥＣ）２５３との構成の平面図も示す図７により明確に示される。

【0069】

図８に示す構造の斜視図は、中央パッケージ２５５内の階層状の基板２０１、２０３、２０５の図を示すことを可能にする。階層状の基板は、中央能動素子に向けて下がっている。しかしながら、これらがパッケージの外側に向けて下がっているように、これらも層状になっている。これにより、導電性トラックをＰＣＢＡと接続するために導電性トラックとの接続が可能となる。

【0070】

パッケージについて、多くの異なる寸法が可能である。例において、パッケージは、以下に提示するように設計されてもよい、
Ｙ_ｍｉｎ＝Ａ_０ ^＊（ｗ＋ｓ）＋Ｌ_１
Ａ_０－レベル０上のパッケージの片側上の電気トラックの数
ｗ＝電気トラックの幅
ｓ＝電気トラック間の間隔
実際には ｗ＝０．１ｍｍ，ｓ＝０．１ｍｍ
Ｌ_１－Ｙ方向におけるＡｌＮボードレベル１の全長
Ｘ_ｍｉｎ＝Ａ_１ ^＊（ｗ＋ｓ）
Ａ_１－レベル１上のパッケージの片側上の電気トラックの数
Ｌ_２－ＡｌＮボードレベル２の長さ
Ｒ_ｍｉｎ-チップ操作のためのチップの幅＋８ｍｍ

【0071】

図９は、上記寸法を示すパッケージの概略図である。

【0072】

実施形態において、次の順序はパッケージを構築するために使用される：
第１の基板－＞能動素子（光素子）－＞デバイスをエッジにボンディングして電源を投入し、ＰＩＣチップを整列させる－＞さらなる基板及びさらなるボンディングにより継続

【0073】

ある特定の実施形態を説明したが、これらの実施形態は、例としてのみ提示されており、本発明の範囲を限定することは意図されない。実際に、本明細書に説明された、新規のデバイス及び方法は、様々な他の形式で具現化されてもよく、さらに、本明細書に説明されたデバイス、方法、及び製品の形式における様々な省略、置換、及び変更を、本発明の趣旨から逸脱することなく行うことができる。添付の特許請求の範囲及びそれらの均等物は、本発明の範囲及び趣旨内にあるような形式及び修正をカバーすることを意図される。

【図1】

【図2A】

【図2B】

【図2C】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】